JP6298629B2 - データ受信装置 - Google Patents

Description

本発明は、１対の差動入力端子を共用して、規格の異なる複数の入力信号を受信するデータ受信装置に関するものである。

一般に、差動信号を利用してデータの送受信を行うデータ送受信装置では、インピーダンス整合のために、データ送信装置側およびデータ受信装置側の両方において、例えば、１００Ωの終端抵抗を差動信号間に接続する必要がある。
さらに、ICチップの同一の入出力ピンを、規格の異なる複数の送受信信号を処理する複数の回路ブロックで共用する場合には、終端抵抗を差動信号間に接続するか、非接続とするかの切り替えが必要となる場合がある。

この場合の一例として、MIPI（Mobile Industry Processor Interface）規格に対応したデータ送受信装置がある。

図７は、MIPI規格に対応したデータ受信装置の構成を表す一例のブロック図である。MIPI規格では、データの受信モードとして、データを差動入力信号で受信するHS-RXモードと、シングルエンド入力信号で受信するLP-RXモードがある。これに応じて、同図に示すデータ受信装置４２は、データを差動入力信号で受信する受信回路HS-RXと、シングルエンド入力信号で受信する受信回路LP-RXとを備えている。
受信回路HS-RXは、HS-RXモードの場合に、１対の差動入力端子（ICチップの入出力ピン）Dp,Dnを介して入力される差動入力信号を受信する。一方、受信回路LP-RXは、LP-RXモードの場合に、同じ差動入力端子Dp,Dnを介して入力されるシングルエンド入力信号を受信する。
この場合、受信回路HS-RXでは、１００Ωの終端抵抗RTを差動信号間に接続することが必須であるが、受信回路LP-RXでは、終端抵抗RTを非接続とすることが、MIPI規格で要求されている。

MIPI規格には、切替スイッチとしてＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）を用いて、終端抵抗RTの接続／非接続を切り替える終端抵抗切替回路の具体例が示されている。
図８は、MIPI規格に対応した終端抵抗切替回路の構成を表す一例の回路図である。同図において、１００Ωの終端抵抗は、５０Ωずつの２つの終端抵抗１４，１６に分割されている。同図に示す終端抵抗切替回路４４では、切替信号がＨ（ハイレベル）の場合にＮＭＯＳ４６，４８がオン状態となり、２つの終端抵抗１４，１６が差動入力信号間に直列に接続される。一方、切替信号がＬ（ローレベル）の場合にＮＭＯＳ４６，４８がオフ状態となり、終端抵抗１４，１６は非接続となる。

次に、ICチップの同一の入出力ピンを共用し、上述するMIPI規格の２つの受信モードに対応した入力信号の受信に加えて、さらに、LVDS（Low voltage differential signaling）規格に対応した差動入力信号を受信する場合を考える。
この場合、それぞれの規格に対応した入力信号の入力電圧範囲、差動入力信号の振幅（差動振幅）、および、１００Ωの終端抵抗の接続／非接続を簡単にまとめると表１のようになる。

また、図９は、MIPIおよびLVDSそれぞれの規格に対応した入力信号の入力電圧範囲および振幅の一例を表す概念図である。
例えば、MIPI規格の高電圧が１．２V、データ受信装置の電源電圧が２．５Vの場合、LVDS規格に対応した入力信号は入力電圧範囲が広いため、MIPI規格の高電圧よりも高くなる場合がある。同図に示す例は、LVDS規格に対応した入力信号の入力電圧範囲は、MIPI規格の高電圧である１．２Vよりも高い、２．３V〜２．４V、差動振幅は、１００mVの場合である。

このように、ICチップの同一の入出力ピンを共用して、規格の異なる全ての入力信号を受信しようとすると、終端抵抗の接続／非接続を切り替えることができ、しかも、MIPI規格よりも広い入力電圧を受信できるようにすることが要求される。

しかし、図８に示す終端抵抗切替回路４４のように、ＮＭＯＳ４６，４８で終端抵抗１４，１６の接続／非接続を切り替える場合、図９に示すような入力電圧範囲の高いLVDS規格の差動入力信号を正常に受信することができない場合がある。

図１０は、図８に示す終端抵抗切替回路を使用したデータ受信装置において、図９に示すLVDS規格に対応した差動入力信号を受信した場合を表す一例の回路図である。同図に示すデータ受信装置５０は、受信回路１２と、終端抵抗１４，１６と、終端抵抗切替回路５２とを備えている。また、終端抵抗切替回路５２は、２つのインバータ３８，４０と、ＮＭＯＳ２０とを備えている。

終端抵抗１４，１６の接続／非接続を切り替えるための信号は、例えば、データ受信装置５０の外部から入力される。この信号は、２つのインバータ３８，４０を介して切替信号として出力される。インバータ３８，４０は、データ受信装置５０の電源IOVDDに供給される電源電圧およびグランドIOGNDに供給されるグランド電圧で動作するため、切替信号のＨは２．５V、Ｌは０Vである。ＮＭＯＳ２０は、切替信号に応じてオンオフが制御され、この例では、切替信号がＨの場合にオン（接続）状態、Ｌの場合にオフ（非接続）状態となる。

データ受信装置５０では、LVDS規格に対応した、前述の入力電圧範囲が２．３V〜２．４Vの差動入力信号を受信する場合、終端抵抗１４，１６を接続するために、切替信号はＨとされる。切替信号のＨは２．５V、差動入力端子PADNの電圧（差動入力信号の低電圧）は２．３Vであるから、ＮＭＯＳ２０のゲート−ソース間の電圧Vgsは、２．５V−２．３V＝０．２Vとなる。従って、ＮＭＯＳ２０のしきい値電圧Vthが０．６Vの場合、Vgs＜VthであるからＮＭＯＳ２０はオフ状態となり、終端抵抗１４，１６は非接続となる。

また、ＮＭＯＳ２０のバックゲートはデータ受信装置５０のグランドIOGNDに接続されているから０Vであるが、ソースは差動入力端子PADNに接続されているから２．３Vである。そのため、基板バイアス効果により、ＮＭＯＳ２０のしきい値電圧Vthは、ＮＭＯＳ２０のソースが０Vの場合よりも上昇している。従って、データ受信装置５０の電源電圧の２．５Vよりも高い電源電圧で動作する他の回路から、例えば、３．３VのＨの切替信号を入力したとしても、ＮＭＯＳ２０がオンしないこともあり得る。

このように、ＮＭＯＳ２０で終端抵抗１４，１６の接続／非接続を切り替える場合、LVDS規格に対応した差動入力信号の入力電圧範囲によっては、接続／非接続が意図通り動作せず、差動入力信号を正常に受信することができない場合がある。

また、図１１に示すように、MIPI規格のHS-RXモードに対応した、入力電圧範囲が０．１V〜０．３Vの差動入力信号を受信する場合、終端抵抗１４，１６を接続するために、切替信号はＨとされる。切替信号のＨは同じく２．５V、差動入力端子PADNの電圧は０．１Vであるから、ＮＭＯＳ２０のソース−ゲート間の電圧Vgsは、２．５V−０．１V＝２．４Vとなる。従って、ＮＭＯＳ２０のしきい値電圧Vthが０．６Vの場合、Vgs＞VthとなるからＮＭＯＳ２０はオン状態となり、終端抵抗１４，１６は差動入力端子PAD,PADN間に接続される。

また、図示しないが、MIPI規格のLP-RXモードに対応した、入力電圧範囲が０V〜１．２Vのシングルエンド入力信号を受信する場合、終端抵抗１４，１６を非接続とするために、切替信号はＬとされる。切替信号がＬの場合、差動入力端子PADNの電圧に関係なく、Vgs＜VthとなるからＮＭＯＳ２０はオフ状態となり、MIPI規格のLP-RXモードの場合に要求されるように、終端抵抗１４，１６を非接続とすることができる。

従って、図１０に示す終端抵抗切替回路５２により対応可能な規格をまとめると表２のようになり、１対の差動入力端子PAD,PADNを共用して、LVDS規格の差動入力信号を受信することはできない。

さらに、終端抵抗切替回路５２のＮＭＯＳ２０は、ICチップの入出力ピンを介して、外部と直接つながるため、EOS（Electrical OverStress）対策がされていることが望ましいが、本例では施されていない。
EOSとは、半導体製品の製造工程や出荷テストにおいて、ICチップの接地とICチップを実装する装置の接地とが異なることなどに起因して、ICチップのピンに過電圧が印加される現象である。例えば、半導体チップの動作電圧（例えば、３．３V）より遥かに大きな＋１０V〜＋２０V程度の過電圧が、ミリ秒〜数秒オーダの長い期間印加され、大電流が終端抵抗切替回路５２に流れて破壊されることがある。

ここで、本発明に関連性のある先行技術文献として、特許文献１〜６がある。これらはいずれも、過電流や過電圧から回路が破壊されるのを防止するためのものである。
例えば、特許文献１には、サイリスタの過電流破壊を防止するために、過電流がサイリスタに流れる場合に、ツェナーダイオードにより、カソードゲートの電位を固定することが記載されている。

特開平０６−１１２７９０号公報 特開２００２−１９８４４０号公報 特開２００５−１７６２９８号公報 特開２００７−２９２６８８号公報 特開２００９−０８１３０７号公報 特開２０１２−０２８５０７号公報

本発明の第１の目的は、前記従来技術の問題点を解消し、１対の差動入力端子を共用して、規格の異なる複数の入力信号を受信することができるデータ受信装置を提供することにある。
また、本発明の第２の目的は、上記第１の目的に加えて、EOSによる破壊から終端抵抗切替回路や終端抵抗とその配線を保護することができるデータ受信装置を提供することにある。

上記目的を達成するために、本発明は、１対の差動入力端子を共用して、規格の異なる３以上の入力信号を受信するデータ受信装置であって、
前記差動入力端子を介して入力される入力信号を受信する受信回路と、
一方の端子が前記差動入力端子のそれぞれに接続された第１および第２の終端抵抗と、
切替信号および反転切替信号に応じて、前記第１および第２の終端抵抗を、前記差動入力端子間に接続するか、非接続とするかを切り替える終端抵抗切替回路と、
EOS保護回路とを備え、
前記終端抵抗切替回路は、前記第１および第２の終端抵抗の他方の端子の間に並列に接続されたＮＭＯＳおよびＰＭＯＳを備え、
前記EOS保護回路は、負のしきい値電圧を持つ第１および第２のネイティブＮＭＯＳと、第１および第２のツェナーダイオードとを備え、
前記ＮＭＯＳのゲートには前記切替信号が入力され、そのバックゲートには前記データ受信装置のグランド電圧が入力され、前記ＰＭＯＳのゲートには前記反転切替信号が入力され、そのバックゲートには前記データ受信装置の電源電圧が入力され、
前記第１のネイティブＮＭＯＳは、前記第１の終端抵抗と前記ＮＭＯＳおよび前記ＰＭＯＳとの間に接続され、前記第２のネイティブＮＭＯＳは、前記第２の終端抵抗と前記ＮＭＯＳおよび前記ＰＭＯＳとの間に接続され、前記第１および第２のネイティブＮＭＯＳのゲートには前記データ受信装置の電源電圧が入力され、
前記第１のツェナーダイオードは、前記データ受信装置のグランドから、前記第１の終端抵抗と前記第１のネイティブＮＭＯＳとの間のノードに向かって順方向に接続され、前記第２のツェナーダイオードは、前記データ受信装置のグランドから、前記第２の終端抵抗と前記第２のネイティブＮＭＯＳとの間のノードに向かって順方向に接続され、
前記第１および第２のツェナーダイオードは、前記データ受信装置の電源電圧よりも高く、EOSにより印加される過電圧よりも低い、あらかじめ設定されたブレークダウン電圧を持つものであり、
前記３以上の入力信号は、前記第１および第２の終端抵抗を、前記差動入力端子間に接続する必要がある２以上の差動入力信号と、前記終端抵抗を非接続とする必要がある１以上のシングルエンド入力信号とを含み、
前記２以上の差動入力信号は、低電圧が前記データ受信装置の電源電圧よりも前記ＮＭＯＳのしきい値電圧だけ低い電圧よりも高い電圧となる１以上の差動入力信号を含むことを特徴とするデータ受信装置を提供するものである。

また、前記３以上の入力信号は、LVDS規格に対応した１つの差動入力信号と、MIPI規格に対応した１つの差動入力信号および１つのシングルエンド入力信号とからなる３つの入力信号であることが好ましい。

本発明によれば、ＮＭＯＳに加えて、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）で第１および第２の終端抵抗の接続／非接続を切り替えることにより、１対の差動入力端子を共有して、規格の異なる３以上の入力信号を正常に受信することができる。
また、本発明によれば、EOS保護回路を備えることにより、EOSによる過電圧の印加時に、終端抵抗切替回路や終端抵抗とその配線が破壊されるのを防止することができる。

本発明のデータ受信装置の構成を表す第１の実施形態の回路図である。 図１に示すデータ受信装置において、LVDS規格に対応した差動入力信号を受信した場合を表す一例の概念図である。 本発明のデータ受信装置の構成を表す第２の実施形態の回路図である。 図３に示すＰＭＯＳの寄生PNダイオード、および、EOSによる過電圧が差動入力端子PADに印加された場合に流れる電流Ieosの経路を表す概念図である。 図１に示すＰＭＯＳの寄生PNダイオード、および、EOSによる過電圧が差動入力端子PADに印加された場合に流れる電流Ieosの経路を表す概念図である。 図４に示すデータ受信装置において、EOSによる過電圧の印加によって流れる電流Ieosの経路のみを表す回路図である。 MIPI規格に対応したデータ受信装置の構成を表す一例のブロック図である。 MIPI規格に対応した終端抵抗切替回路の構成を表す一例の回路図である。 MIPIおよびLVDSそれぞれの規格に対応した入力信号の入力電圧範囲および振幅の一例を表す概念図である。 図８に示す終端抵抗切替回路を使用したデータ受信装置において、図９に示すLVDS規格に対応した差動入力信号を受信した場合を表す一例の回路図である。 図８に示す終端抵抗切替回路を使用したデータ受信装置において、MIPI規格に対応した差動入力信号を受信した場合を表す一例の回路図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のデータ受信装置を詳細に説明する。

図１は、本発明のデータ受信装置の構成を表す第１の実施形態の回路図である。同図に示すデータ受信装置１０は、１対の差動入力端子PAD,PADNを共用して、MIPI規格のHS-RXモードに対応した差動入力信号およびLP-RXモードに対応したシングルエンド入力信号、ならびに、LVDS規格に対応した差動入力信号からなる、規格の異なる３つの入力信号を受信するものであり、受信回路１２と、終端抵抗１４，１６と、終端抵抗切替回路１８とを備えている。

前述の通り、MIPI規格のHS-RXモードに対応した差動入力信号、および、LVDS規格に対応した差動入力信号を受信する場合、終端抵抗１４，１６を、差動入力端子PAD,PADN間に接続する必要がある。
一方、MIPI規格のLP-RXモードに対応したシングルエンド入力信号を受信する場合、終端抵抗１４，１６を非接続とする必要がある。

受信回路１２は、図示を省略しているが、差動入力端子PAD,PADNを介して入力される入力信号を受信するものである。

終端抵抗１４，１６（第１および第２の終端抵抗）は、差動入力信号を受信する場合に、インピーダンス整合のために、差動入力端子PAD,PADN間（差動入力信号間）に接続されるものである。
終端抵抗１４，１６の一方の端子は、差動入力端子PAD,PANDのそれぞれに接続されている。

終端抵抗切替回路１８は、切替信号および反転切替信号に応じて、終端抵抗１４，１６を、差動入力端子PAD,PADN間に接続するか、非接続とするかを切り替えるものである。
終端抵抗切替回路１８は、２つのインバータ３８，４０と、終端抵抗１４，１６の接続／非接続の切替スイッチとなるＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２０およびＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２２とを備えている。
ＮＭＯＳ２０およびＰＭＯＳ２２は、終端抵抗１４，１６の他方の端子の間に並列に接続されている。ＮＭＯＳ２０のゲートには切替信号が入力され、そのバックゲートにはデータ受信装置１０のグランド電圧が入力されている。また、ＰＭＯＳ２２のゲートには反転切替信号が入力され、そのバックゲートにはデータ受信装置１０の電源電圧が入力されている。

終端抵抗１４，１６の、差動入力端子PAD,PADN間への接続／非接続を切り替えるための信号は、例えば、データ受信装置１０の外部から入力される。この信号は、インバータ３８により反転されて前述の反転切替信号として出力され、さらに、インバータ４０により反転されて前述の切替信号として出力される。
本実施形態の場合、切替信号がＨ（ハイレベル）、つまり、反転切替信号がＬ（ローレベル）の場合に、終端抵抗１４，１６は差動入力端子PAD,PADN間に接続され、その逆の場合に非接続とされる。

次に、データ受信装置１０の動作を説明する。

インバータ３８，４０は、データ受信装置１０の電源電圧およびグランド電圧で動作するため、図２に示すように、切替信号および反転切替信号のＨは２．５V、Ｌは０Vである。
ＮＭＯＳ２０およびＰＭＯＳ２２は、それぞれ、切替信号および反転切替信号に応じてオンオフが制御される。本実施形態の場合、ＮＭＯＳ２０およびＰＭＯＳ２２は、切替信号がＨ、反転切替信号がＬの場合にオン（接続）状態、切替信号がＬ、反転切替信号がＨの場合にオフ（非接続）状態となる。

データ受信装置１０では、図２に示すように、例えば、LVDS規格に対応した、入力電圧範囲が２．３V〜２．４Vの差動入力信号を受信する場合、終端抵抗１４，１６を接続するために、切替信号がＨ、反転切替信号がＬとされる。
この場合、図１０に示す従来のデータ受信装置の場合と同じように、ゲート−ソース間の電圧Vgsが、ＮＭＯＳ２０のしきい値電圧Vthより低くなるため、ＮＭＯＳ２０はオフ状態となってしまう。
一方、反転切替信号はＬで０V、差動入力端子PADの電圧（差動入力信号の高電圧）は２．４Vであるから、ＰＭＯＳ２２のゲート−ソース間の電圧Vgsは、０V−２．４V＝−２．４Vとなる。従って、ＰＭＯＳ２２のしきい値電圧Vthが−０．６Vの場合、Vgs＜VthであるからＰＭＯＳ２２はオン状態となり、終端抵抗１４，１６は差動入力端子PAD,PADN間に接続される。

また、ＰＭＯＳ２２のバックゲートはデータ受信装置１０の電源IOVDDに接続されているから２．５Vであるが、ソースは差動入力端子PADに接続されているから２．４Vである。そのため、基板バイアス効果により、ＰＭＯＳ２２のしきい値電圧Vthは、ＰＭＯＳ２２のソースが２．５Vの場合よりも下降している。しかし、ＰＭＯＳ２２のゲート−ソース間の電圧Vgsは、ＰＭＯＳ２２のしきい値電圧Vthよりも十分に低いため、反転切替信号がＬの場合、ＰＭＯＳ２２はオン状態となる。

このように、ＮＭＯＳ２０に加えて、ＰＭＯＳ２２で終端抵抗１４，１６の接続／非接続を切り替えることにより、LVDS規格に対応した差動入力信号の入力電圧範囲が高く、ＮＭＯＳ２０がオン状態となることができない場合でも、ＰＭＯＳ２２がオン状態となるため、終端抵抗14，16を接続することができるため、差動入力信号を正常に受信することができる。

また、例えば、MIPI規格のHS-RXモードに対応した、入力電圧範囲が０．１V〜０．２Vの差動入力信号を受信する場合、終端抵抗１４，１６を接続するために、切替信号がＨ、反転切替信号がＬとされる。
この場合、反転切替信号のＬは同じく０V、差動入力端子PADの電圧は０．１Vであるから、ＰＭＯＳ２２のソース−ゲート間の電圧Vgsは、０V−０．１V＝-０．１Vとなる。従って、ＰＭＯＳ２２のしきい値電圧Vthが−０．６Vの場合、Vgs＞VthとなるからＰＭＯＳ２２はオフ状態となる。
しかし、ＮＭＯＳ２０は、図１１に示す従来の終端抵抗切替回路の場合と同様に動作してオン状態となり、終端抵抗１４，１６は差動入力端子PAD,PADN間に接続される。

また、図示しないが、MIPI規格のLP-RXモードに対応した、入力電圧範囲が０V〜１．２Vのシングルエンド入力信号を受信する場合、終端抵抗１４，１６を非接続とするために、切替信号はＬ、反転切替信号はＨとされる。
切替信号がＬ、反転切替信号がＨの場合、差動入力端子PAD及びPADNの電圧に関係なく、ＮＭＯＳ２０はVgs＜Vth、ＰＭＯＳ２２はVgs＞Vthとなるから、ＮＭＯＳ２０およびＰＭＯＳ２２はオフ状態となり、終端抵抗１４，１６を非接続とすることができる。

従って、図１に示す終端抵抗切替回路１８により対応可能な規格をまとめると表３のようになり、１対の差動入力端子PAD,PADNを共用して、MIPI規格の入力信号はもちろん、LVDS規格の差動入力信号も受信することできる。

次に、本発明の第２の実施形態のデータ受信装置について説明する。

図３は、本発明のデータ受信装置の構成を表す第２の実施形態の回路図である。同図に示すデータ受信装置２４は、図１に示すデータ受信装置１０において、さらに、EOS保護回路２６を備えるものである。
EOS保護回路２６は、終端抵抗切替回路１８や終端抵抗とその配線を、EOSの過電圧および過電流による破壊から保護するものであり、２つのネイティブＮＭＯＳ２８，３０（第１および第２のネイティブＮＭＯＳ）と、２つのツェナーダイオード３２，３４（第１および第２のツェナーダイオード）とを備えている。

ネイティブＮＭＯＳ２８，３０は、負のしきい値電圧を持つＮＭＯＳである。
ネイティブＮＭＯＳ２８は、終端抵抗１４とＮＭＯＳ２０およびＰＭＯＳ２２との間に接続され、ネイティブＮＭＯＳ３０は、終端抵抗１６とＮＭＯＳ２０およびＰＭＯＳ２２との間に接続されている。また、ネイティブＮＭＯＳ２８，３０のゲートにはデータ受信装置２４の電源電圧が入力されている。

なお、ネイティブＮＭＯＳ２８，３０のしきい値電圧は負であれば何ら限定されない。

ツェナーダイオード３２，３４は、データ受信装置２４の電源電圧よりも高く、EOSにより印加される過電圧よりも低い、あらかじめ設定された所定の電圧（ブレークダウン電圧）を持ち、ブレークダウン電圧がカソードに印加された場合にブレークダウンして、その両端の電圧を、ブレークダウン電圧に固定するものである。
ツェナーダイオード３２は、データ受信装置２４のグランドIOGNDから、終端抵抗１４とネイティブＮＭＯＳ２８との間のノードに向かって順方向に接続されている。また、ツェナーダイオード３４は、データ受信装置２４のグランドIOGNDから、終端抵抗１６とネイティブＮＭＯＳ３０との間のノードに向かって順方向に接続されている。

なお、ツェナーダイオード３２，３４のブレークダウン電圧は、データ受信装置２４の電源電圧よりも高く、EOSにより印加される過電圧よりも低い電圧であれば何ら限定されない。

次に、データ受信装置２４に、EOSが印加された場合の動作を説明する。

図４に示すように、通常動作時には、データ受信装置２４の電源電圧として、例えば、３．３V、グランド電圧として、０Vが供給される。
この場合、ツェナーダイオード３２，３４はブレークダウンしない。また、ネイティブＮＭＯＳ２８，３０のゲートはデータ受信装置２４の電源電圧に固定されるため、ネイティブＮＭＯＳ２８，３０は強いオン状態となる。
従って、ESO保護回路２６はデータ受信装置１０の通常動作を妨げない。

続いて、EOSによる過電圧が差動入力端子PAD,PADNに印加された場合について説明する。EOSによる過電圧の印加は、下記（１）〜（３）の条件を想定している。
（１）差動入力端子PAD＝＋１０V、かつ、差動入力端子PADN＝オープン、または、差動入力端子PAD＝オープン、かつ、差動入力端子PADN＝＋１０V。
（２）データ受信装置２４のグランド電圧＝０V。
（３）データ受信装置２４の電源電圧＝０V〜通常動作電圧（例えば、３．３V）、または、オープン。

なお、終端抵抗切替回路１８の対称性から、差動入力端子PAD,PADNに印加する、EOSによる過電圧は、例えば、差動入力端子PAD＝＋１０V、かつ、差動入力端子PADN＝オープンの条件の場合のみを考えれば十分である。

図１に示すデータ受信装置１０において、EOSによる＋１０Vの過電圧が差動入力端子PADに印加された場合、以下の（１）および（２）の問題が発生する場合がある。
（１）EOSによる＋１０Vの過電圧が差動入力端子PADに印加されると、ＮＭＯＳ２０およびＰＭＯＳ２２にも過電圧が印加され、破壊される恐れがある。
（２）図５に示すように、ＰＭＯＳ２２の寄生PNダイオード３６を介して、終端抵抗切替回路１８に大電流が流れ、終端抵抗１４や配線が熱破壊される恐れがある。

上記問題（１）について、EOSによる＋１０Vの過電圧が差動入力端子PADに印加された場合、図４に示すように、データ受信装置２４では、ツェナーダイオード３２がブレークダウンして、その両端の電圧はブレークダウン電圧に固定される。そのため、ネイティブＮＭＯＳ２８、ＮＭＯＳ２０およびＰＭＯＳ２２に印加される電圧は最大でもツェナーダイオード３２のブレークダウン電圧に抑えられる。
従って、ツェナーダイオード３２のブレークダウン電圧を適宜設定することにより、EOSによる過電圧が印加されるミリ秒〜数秒の比較的短い期間であれば、ネイティブＮＭＯＳ２８、ＮＭＯＳ２０およびＰＭＯＳ２２が破壊されるのを防止することができる。

なお、ネイティブＮＭＯＳ２８，３０，ＮＭＯＳ２０およびＰＭＯＳ２２に印加される電圧を低減するために、ツェナーダイオード３２，３４を使用することは必須ではない。被保護回路であるネイティブＮＭＯＳ２８，３０、ＮＭＯＳ２０およびＰＭＯＳ２２に過電圧がかかることを防止することができればよく、ツェナーダイオード３２，３４の代わりに、例えば、ダイオードストリングや、その他の同様の機能を備える回路を使用してもよい。

続いて、上記問題（２）について、終端抵抗切替回路１８にＰＭＯＳ２２を使用すると、図５に示すように、ＰＭＯＳ２２のソースおよびドレインからデータ受信装置１０の電源IOVDDに向かって前述の寄生PNダイオード３６が形成される。
そのため、データ受信装置２４では、上記（２）の場合にEOSによる過電圧の印加によって流れる電流Ieosは、図４に示すように、差動入力端子PAD、終端抵抗１４、ネイティブＮＭＯＳ２８、ＰＭＯＳ２２、ＰＭＯＳ２２の寄生PNダイオード３６、データ受信装置１０の電源IOVDDからなる経路で流れる。

図６は、図４に示すデータ受信装置において、EOSによる過電圧の印加によって流れる電流Ieosの経路のみを表す回路図である。ネイティブＮＭＯＳ２８のゲートの電圧はデータ受信装置２４の電源電圧である。また、前述の経路に電流Ieosが流れる場合、ネイティブＮＭＯＳ２８のソースの電圧は、データ受信装置２４の電源電圧Viovddよりも、寄生PNダイオード３６のしきい値電圧Vth_diodeだけ高い電圧（Viovdd＋Vth_diode）となる。そのため、EOSによる過電圧の印加時において、ネイティブＮＭＯＳ２８のゲート−ソース間電圧Vgsは、Vgs＝Viovdd−（Viovdd＋Vth_diode）＝−Vth_diodeとなる。
従って、ネイティブＮＭＯＳ２８は、オフ状態または弱いオン状態となり、高抵抗となるため、電流Ieosが流れる経路に大電流が流れることを回避することができ、熱破壊を防止することができる。

このように、EOS保護回路２６を備えることにより、EOSによる過電圧の印加時に、終端抵抗切替回路１８や終端抵抗とその配線が破壊されるのを防止することができる。

EOSによる＋１０Vの過電圧が差動入力端子PADNに印加される場合も同様に、EOS保護回路２６のネイティブＮＭＯＳ３０およびツェナーダイオード３４により、終端抵抗切替回路１８や終端抵抗とその配線が破壊されるのを防止することができる。

なお、本発明は、１対の差動入力端子PAD,PADNを共用して、終端抵抗１４，１６を、差動入力端子PAD,PADN間に接続する必要がある２以上の差動入力信号と、終端抵抗１４，１６を非接続とする必要がある１以上のシングルエンド入力信号とを含む、規格の異なる３以上の入力信号を受信することも可能である。
この場合、ＰＭＯＳ２２が必要となるのは、２以上の差動入力信号は、低電圧VILがデータ受信装置１０の電源電圧ViovddよりもＮＭＯＳ２０のしきい値電圧Vthだけ低い電圧Viovdd-Vthよりも高い電圧（VIL>Viovdd-Vth）となる１以上の差動入力信号を含む場合である。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０，２４，４２，５０ データ受信装置
１２ 受信回路
１４，１６ 終端抵抗
１８，４４，５２ 終端抵抗切替回路
２０，４６，４８ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２２ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
２６ EOS保護回路
２８，３０ ネイティブＮＭＯＳ
３２，３４ ツェナーダイオード
３６ 寄生PNダイオード
３８，４０ インバータ

Claims (2)

1. １対の差動入力端子を共用して、規格の異なる３以上の入力信号を受信するデータ受信装置であって、
   前記差動入力端子を介して入力される入力信号を受信する受信回路と、
   一方の端子が前記差動入力端子のそれぞれに接続された第１および第２の終端抵抗と、
   切替信号および反転切替信号に応じて、前記第１および第２の終端抵抗を、前記差動入力端子間に接続するか、非接続とするかを切り替える終端抵抗切替回路と、
   EOS保護回路とを備え、
   前記終端抵抗切替回路は、前記第１および第２の終端抵抗の他方の端子の間に並列に接続されたＮＭＯＳおよびＰＭＯＳを備え、
   前記EOS保護回路は、負のしきい値電圧を持つ第１および第２のネイティブＮＭＯＳと、第１および第２のツェナーダイオードとを備え、
   前記ＮＭＯＳのゲートには前記切替信号が入力され、そのバックゲートには前記データ受信装置のグランド電圧が入力され、前記ＰＭＯＳのゲートには前記反転切替信号が入力され、そのバックゲートには前記データ受信装置の電源電圧が入力され、
   前記第１のネイティブＮＭＯＳは、前記第１の終端抵抗と前記ＮＭＯＳおよび前記ＰＭＯＳとの間に接続され、前記第２のネイティブＮＭＯＳは、前記第２の終端抵抗と前記ＮＭＯＳおよび前記ＰＭＯＳとの間に接続され、前記第１および第２のネイティブＮＭＯＳのゲートには前記データ受信装置の電源電圧が入力され、
   前記第１のツェナーダイオードは、前記データ受信装置のグランドから、前記第１の終端抵抗と前記第１のネイティブＮＭＯＳとの間のノードに向かって順方向に接続され、前記第２のツェナーダイオードは、前記データ受信装置のグランドから、前記第２の終端抵抗と前記第２のネイティブＮＭＯＳとの間のノードに向かって順方向に接続され、
   前記第１および第２のツェナーダイオードは、前記データ受信装置の電源電圧よりも高く、EOSにより印加される過電圧よりも低い、あらかじめ設定されたブレークダウン電圧を持つものであり、
   前記３以上の入力信号は、前記第１および第２の終端抵抗を、前記差動入力端子間に接続する必要がある２以上の差動入力信号と、前記終端抵抗を非接続とする必要がある１以上のシングルエンド入力信号とを含み、
   前記２以上の差動入力信号は、低電圧が前記データ受信装置の電源電圧よりも前記ＮＭＯＳのしきい値電圧だけ低い電圧よりも高い電圧となる１以上の差動入力信号を含むことを特徴とするデータ受信装置。
2. 前記３以上の入力信号は、LVDS規格に対応した１つの差動入力信号と、MIPI規格に対応した１つの差動入力信号および１つのシングルエンド入力信号とからなる３つの入力信号である請求項１に記載のデータ受信装置。