KR20030067576A - 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법 - Google Patents

기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법 Download PDF

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KR20030067576A
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Abstract

본 발명은 회로 규모를 증대시키지 않고, 표시 장치의 종류에 관계없이 범용적으로 사용되는 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법을 제공한다. 기준 전압 발생 회로(48)는 제1 ∼ 제3 래더 저항 회로(70, 72, 74)를 포함한다. 제1 래더 저항 회로(70)는 그 양단의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치(多値)의 기준 전압을 출력한다. 제2 래더 저항 회로(72)는 저항치가 고정된 복수의 저항 회로가 직렬 접속되고, 복수의 기준 전압을 출력한다. 제3 래더 저항 회로(74)는 그 양단의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 기준 전압을 출력한다. 제1 ∼ 제3 래더 저항 회로(70, 72, 74)는 제1 및 제2 전원선 사이에 직렬 접속된다. 제1 및 제3 래더 저항 회로에 포함되는 가변 저항 회로의 저항치는, 소여의 코맨드 또는 외부 입력 단자로부터의 가변 제어 신호에 의해 가변 제어된다.

Description

기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법{REFERENCE VOLTAGE GENERATION CIRCUIT, DISPLAY DRIVER CIRCUIT, DISPLAY DEVICE, AND METHOD OF GENERATING REFERENCE VOLTAGE}
본 발명은 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법에 관한 것이다.
액정 장치 등의 전기 광학 장치로 대표되는 표시 장치는 소형화 또한 고 정세화가 요구되고 있다. 그 중에서도 액정 장치는 저소비 전력화가 실현되어, 휴대형의 전자 기기에 탑재되는 경우가 많다. 예를 들면, 휴대 전화기의 표시부로서탑재된 경우, 다계조화에 의한 색조가 풍부한 화상 표시가 요구된다.
일반적으로, 화상 표시를 행하기 위한 영상 신호는 표시 장치의 표시 특성에 따라 감마 보정이 행해진다. 이 감마 보정은 감마 보정 회로(넓은 의미로는 기준 전압 발생 회로)에 의해 행해진다. 액정 장치를 예로 들면, 감마 보정 회로는 계조 표시를 행하기 위한 계조 데이터에 기초하여, 화소의 투과율에 따른 전압을 생성한다.
이러한 감마 보정 회로는 표시 장치를 구동하는 표시 구동 회로에 내장된다. 따라서, 소형화가 요구되는 전자 기기에 탑재되는 표시 구동 회로는 소규모인 것이 바람직하다. 그 때문에, 감마 보정 회로는, 구동하는 표시 장치의 표시 특성으로 특화한 감마 보정을 행하도록 조정되어 있어, 표시 장치의 종류에 관계없이 범용적으로 사용되는 표시 구동 회로를 제공할 수 없었다.
본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적은 회로 규모를 증대시키지 않고, 표시 장치의 종류에 관계없이 범용적으로 사용되는 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치(多値)의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 그 양단 사이의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 전압을 출력하는 제1 래더 저항 회로와, 저항치가 고정된 복수의 저항 회로가 직렬 접속되고, 복수의 전압을 출력하는 제2 래더 저항 회로와, 그 양단 사이의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 전압을 출력하는 제3 래더 저항 회로를 포함하고, 상기 제1 ∼ 제3 래더 저항 회로는, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬로 접속되고, 상기 제1 및 제3 래더 저항 회로에 포함되는 가변 저항 회로는, 소여의 코맨드 설정 또는 소여의 가변 제어 신호에 기초하여, 저항치가 가변 제어되는 기준 전압 발생 회로에 관한 것이다.
본 발명에서, 제1 및 제2 전원선 사이에 제1 ∼ 제3 래더 저항 회로를 직렬로 접속하고, 각 래더 저항 회로로부터 다치의 기준 전압을 출력시킨다. 제1 및 제3 래더 저항 회로는, 그 양단 사이의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 제2 래더 저항 회로는, 저항치가 고정된 저항 회로가 직렬 접속되어 있다. 그리고, 제1 및 제3 래더 저항 회로는, 예를 들면 사용자로부터의 소여의 코맨드나 소여의 가변 제어 신호에 의해 가변 제어되는데, 제2 래더 저항 회로는 코맨드나 가변 제어 신호에 의해 저항치가 변경되지 않는 구성으로 되어 있다.
여기서, 제1 및 제3 래더 저항 회로의 가변 제어를 행하는 코맨드나 가변 제어 신호는 동일한 것이어도 되고, 별개의 것이어도 된다.
표시 패널, 특히 액정 패널에 대해서는, 액정재 등에 의존하여, 최적의 계조 표시를 행하기 위한 기준 전압이 달라, 표시 패널의 종류별로 래더 저항의 저항비를 최적화할 필요가 있다. 그러나, 중간조를 표현하는 영역에서는 표시 패널의 종류에 관계없이 거의 일정하다. 따라서, 본 발명에 의하면, 제1 및 제3 래더 저항 회로의 저항치만을 코맨드나 가변 제어 신호에 의해 가변 제어를 행하여, 표시 패널에 따른 저항비를 변경할 수 있도록 했으므로, 가변 제어에 수반하는 회로 규모의 증대를 최저한으로 억제하면서, 표시 패널의 종류에 관계없이 최적의 계조 표현을 행하기 위해 감마 보정된 기준 전압을 생성할 수 있다.
또, 본 발명의 기준 전압 발생 회로는, 상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는, 스위치 소자와 저항 소자가 직렬 접속된 저항 전환 회로가 병렬 접속되어 있어도 된다.
본 발명에 의하면, 스위치 소자와 저항 소자가 직렬 접속된 저항 전환 회로를 사용하여 상기 저항 전환 회로를 병렬로 접속함으로써, 스위치 소자의 제어에 의해 다양한 저항치를 용이하게 실현시키도록 했으므로, 간소한 구성으로 상술한 바와 같이 범용적인 기준 전압 발생 회로를 제공할 수 있다.
또, 본 발명의 기준 전압 발생 회로는, 상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는, 상기 저항 전환 회로와 병렬로 접속된 저항 소자를 포함할 수 있다.
본 발명에 의하면, 스위치 소자를 통하지 않는 저항 회로를, 저항 전환 회로와 병렬로 접속하도록 했으므로, 잘못된 스위치 제어에 의해 오픈 상태를 회피하기 위한 제어 또는 부가 회로를 간소화할 수 있다.
또, 본 발명에 관한 기준 전압 발생 회로는, 상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는, 저항 소자와 상기 저항 소자와 병렬로 접속된스위치 소자를 포함하는 저항 전환 회로가 직렬 접속되어 있어도 된다.
본 발명에 의하면, 저항 소자와 상기 저항 소자와 병렬로 접속된 스위치 소자에 의해 가변 저항 회로를 구성하고, 스위치 소자를 제어하여, 다양한 저항치를 용이하게 실현시키도록 했으므로, 간소한 구성으로 상술한 바와 같이 범용적인 기준 전압 발생 회로를 제공할 수 있다.
또, 본 발명에 관한 기준 전압 발생 회로는, 상기 제1 또는 제3 래더 저항 회로는,상기 가변 저항 회로를 적어도 2개 갖고, 직렬 접속되어 있어도 된다.
본 발명에 의하면, 보다 고정밀도로 저항비를 제어할 수 있어, 범용적인 기준 전압 발생 회로를 제공할 수 있다.
또, 본 발명에 관한 기준 전압 발생 회로는, 상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는, 제1∼제 R(R는 2 이상의 정수)의 기준 전압 중 제 i(1≤ i ≤ R, i는 정수) 기준 전압을 생성하기 위한 제 i(i는 양의 정수) 분할 노드와 제 (i-1) 기준 전압을 출력하기 위한 제 (i-1) 분할 노드 사이에 삽입된 저항 소자와, 상기 제 i 분할 노드에 그 입력이 접속된 전압 팔로워 접속의 제1 연산 증폭 회로와, 제 i 기준 전압의 출력 노드와 상기 제1 연산 증폭 회로의 출력 사이에 삽입된 제1 스위치 소자와, 상기 제 i 기준 전압의 출력 노드와 상기 제 i 분할 노드 사이에 삽입된 제2 스위치 소자를 포함하고, 상기 제1 및 제2 스위치 소자는, 소여의 구동 기간의 전반 기간에서, 상기 제1 스위치 소자가 온 상태, 상기 제2 스위치 소자가 오프 상태로 제어되고, 상기 구동 기간의 후반 기간에서, 상기 제1 스위치 소자가 오프 상태, 상기 제2 스위치 소자가 온 상태로 제어되며, 상기 제1 연산 증폭 회로는, 상기 후반 기간에서, 그 동작 전류가 제한 또는 정지되어도 된다.
본 발명에 의하면, 제1 연산 증폭 회로에 의해, 소여의 기준 전압을 신속하게 구동할 수 있도록 되는 동시에, 상기 제1 연산 증폭 회로의 전류 소비를 최저한으로 억제할 수 있으므로, 구동 기간이 단축화된 경우라도 저소비 전력화를 실현하는 기준 전압 발생 회로를 제공할 수 있다.
본 발명에 관한 기준 전압 발생 회로는, 상기 제1 연산 증폭 회로의 출력과 제 (i+1) 기준 전압의 출력 노드 사이에 삽입된 제2 연산 증폭 회로를 포함하고, 상기 제2 연산 증폭 회로는, 상기 전반 기간에서, 제 i 기준 전압에 소여의 오프셋 전압을 부가한 전압을 출력하고, 상기 후반 기간에서, 그 동작 전류가 제한 또는 정지되어도 된다.
본 발명에 의하면, 예를 들면 중간조를 표현하기 위한 기준 전압의 기동에 대해서도, 제1 연산 증폭 회로에 의해 고속화하고, 또한 제2 연산 증폭 회로에 의해 부가된 오프셋에 의해 고정밀도의 구동이 가능해진다. 또, 제2 연산 증폭 회로의 전류 소비를 최저한으로 억제할 수 있다.
또, 본 발명에 관한 기준 전압 발생 회로는, 상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제 P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제 L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제 L 저항 회로의 저항치를 제2 저항치로 한 경우, 상기 제2 래더 저항 회로는, 상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어도 된다.
본 발명에 의하면, 계조 표현을 저해하지 않고, 표시 패널의 종류에 의존하지 않는 기준 전압 발생 회로를 제공할 수 있다.
또, 본 발명에 관한 표시 구동 회로는, 상기 어느 하나에 기재된 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와, 상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 범용적인 감마 보정 회로를 포함하는 표시 구동 회로를 제공할 수 있어, 저비용화를 도모할 수 있다.
또, 본 발명에 관한 표시 구동 회로는, 상기 가변 제어 신호가 입력되는 외부 입력 단자를 포함할 수 있다.
본 발명에 의하면, 사용자 자신이 표시 패널에 따라, 용이하게 조정 가능한 표시 구동 회로를 제공할 수 있다.
또, 본 발명의 표시 장치는, 복수의 신호 전극과, 상기 복수의 신호 전극과 교차하는 복수의 주사 전극과, 상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소와, 상기 복수의 신호 전극을 구동하는 상기에 기재된 표시 구동 회로와, 상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 표시 패널의 종류에 의존하지 않는 범용적인 표시 구동 회로에 의해, 저비용으로 표시 장치를 제공할 수 있다.
또, 본 발명의 표시 장치는, 복수의 신호 전극과 상기 복수의 신호 전극과 교차하는 복수의 주사 전극과 상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소를 포함하는 표시 패널과, 상기 복수의 신호 전극을 구동하는 상기에 기재된 표시 구동 회로와, 상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 표시 패널의 종류에 의존하지 않는 범용적인 표시 구동 회로에 의해, 저비용으로 표시 장치를 제공할 수 있다.
또, 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬 접속된 제1 ∼ 제3 래더 저항 회로 중, 제2 래더 저항 회로의 저항치를 고정한 상태로, 상기 제1 및 제3 래더 저항 회로에 포함되는 저항 회로의 저항치를 소여의 코맨드 또는 가변 제어 신호에 기초하여 가변 제어하는 기준 전압 발생 방법에 관한 것이다.
본 발명에 의하면, 제1 및 제3 래더 저항 회로의 저항치만을 코맨드나 가변 제어 신호에 의해 가변 제어를 행하여, 표시 패널에 따른 저항비를 변경할 수 있도록 했으므로, 간소한 가변 제어에 의해, 표시 패널의 종류에 관계없이, 최적의 계조 표현을 행하기 위해 감마 보정된 기준 전압을 생성할 수 있다.
도 1은 본 실시 형태에 있어서의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 표시 장치의 구성의 개요를 도시하는 구성도,
도 2는 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 신호 드라이버 IC의 기능 블록도,
도 3은 감마 보정의 원리를 설명하기 위한 설명도,
도 4는 전압 팔로워 회로의 구성의 개요를 도시하는 블록도,
도 5는 전압 팔로워 회로의 동작 타이밍의 일례를 도시하는 타이밍 챠트,
도 6은 본 실시 형태에 있어서의 기준 전압 발생 회로의 구성의 개요를 도시하는 회로 구성도,
도 7은 계조 특성에 대해 설명하기 위한 설명도,
도 8은 제1 및 제2 액정 패널에서, 계조치에 따라 최적화된 기준 전압을 나타낸 설명도,
도 9는 계조치와 제1 및 제2 액정 패널의 저항치비의 관계를 나타낸 설명도,
도 10은 양단 4계조씩 삭제한 경우의 계조치와 제1 및 제2 액정 패널의 저항치비의 관계를 나타낸 설명도,
도 11은 양단 4계조씩 삭제한 경우의 계조치에 따라 최적화된 기준 전압을 나타낸 설명도,
도 12는 본 실시형태에서의 기준 전압 발생 회로를 적용한 경우의 구체적인 회로 구성예를 나타낸 도면,
도 13a, 도 13b, 도 13c는 제1 구성예에 있어서의 제1 래더 저항 회로의 회로 구성도,
도 14는 제2 구성예에 있어서의 제1 래더 저항 회로의 회로 구성도,
도 15는 제3 구성예에 있어서의 제1 래더 저항 회로의 회로 구성도,
도 16은 제4 구성예에 있어서의 제1 래더 저항 회로의 회로 구성도,
도 17은 제4 구성예에 있어서의 제1 래더 저항 회로의 동작 타이밍을 나타낸 타이밍도,
도 18은 연산 증폭 회로의 구체적인 회로 구성예를 도시하는 회로도,
도 19는 연산 증폭 회로의 동작 제어 타이밍을 도시하는 타이밍도,
도 20은 유기 EL 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 도시하는 구성도,
도 21a는 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 도시하는 회로 구성도, 도 21b는 화소 회로의 표시 제어 타이밍의 일례를 도시하는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 표시 장치 20 : 표시 패널
30 : 신호 드라이버 IC 32 : 주사 드라이버 IC
34 : 전원 회로 36 : 커먼 전극 구동 회로
38 : 신호 제어 회로 40 : 입력 래치 회로
42 : 시프트 레지스터 44 : 라인 래치 회로
46 : 래치 회로 50 : DAC
52 : 전압 팔로워 회로 60 : 연산 증폭기
62 : 컨트롤 신호 발생 회로 70 : 제1 래치 저항 회로
72 : 제2 래치 저항 회로 74 : 제3 래치 저항 회로
VR0, VR1, VR2, VR3 : 가변 저항 회로
90-01~90-04, 90-11~90-14, 90-21~90-24, 90-31~90-34, 94-01~94-04, 94-11~94-14, 94-21~94-24, 94-31~94-34 : 저항 전환 회로
이하, 본 발명의 바람직한 실시 형태에 대해 도면을 이용하여 상세하게 설명한다. 또한, 이하에 설명하는 실시 형태는 특허청구의 범위에 기재된 본 발명의내용을 부당하게 한정하는 것은 아니다. 또, 이하에서 설명되는 구성의 전부가 본 발명의 필수 구성 요건으로 한정되지는 않는다.
본 실시 형태에 있어서의 기준 전압 발생 회로는 감마 보정 회로로서 이용할 수 있다. 이 감마 보정 회로는 표시 구동 회로에 포함된다. 표시 구동 회로는 인가 전압에 의해 광학 특성을 변화시키는 전기 광학 장치, 예를 들면 액정 장치의 구동에 이용할 수 있다.
이하에서는 액정 장치에 본 실시 형태에 있어서의 기준 전압 발생 회로를 적용하는 경우에 대해 설명하는데, 이에 한정되지 않고, 다른 표시 장치에도 적용할 수 있다.
1. 표시 장치
도 1에 본 실시 형태의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 표시 장치의 구성의 개요를 도시한다.
표시 장치(좁은 의미로는 전기 광학 장치, 액정 장치)(10)는 표시 패널(좁은 의미로는 액정 패널)(20)을 포함할 수 있다.
표시 패널(20)은 예를 들면 유리 기판 상에 형성된다. 이 유리 기판상에는 Y 방향으로 다수 배열되어 각각 X방향으로 신장하는 주사 전극(게이트 라인)(G1∼GN)(N은, 2이상의 자연수)과, X방향으로 다수 배열되어 각각 Y 방향으로 신장하는 신호 전극(소스 라인)S1∼ SM(M은 2이상의 자연수)이 배치되어 있다. 또, 주사 전극 Gn(1≤ n≤ N, n은 자연수)과 신호 전극 Sm(1≤ m≤ M, m은 자연수)의 교차점에대응하여, 화소 영역(화소)이 설치되고, 이 화소 영역에 박막 트랜지스터(Thin Film Transistor : 이하, TFT라고 약기한다.)(22nm)가 배치되어 있다.
TFT(22nm)의 게이트 전극은 주사 전극(Gn)에 접속되어 있다. TFT(22nm)의 소스 전극은 신호 전극(Sm)에 접속되어 있다. TFT(22nm)의 드레인 전극은 액정 용량(넓은 의미로는 액정 소자)(24nm)의 화소 전극(26nm)에 접속되어 있다.
액정 용량(24nm)에 있어서는 화소 전극(26nm)에 대향하는 대향 전극(28nm)과의 사이에 액정이 봉입되어 형성되고, 이들 전극간의 인가 전압에 따라 화소의 투과율이 변화도록 되어 있다. 대향 전극(28nm)에는 대향 전극 전압(Vcom)이 공급된다.
표시 장치(10)는 신호 드라이버 IC(30)를 포함할 수 있다. 신호 드라이버 IC(30)로서, 본 실시 형태에 있어서의 표시 구동 회로를 이용할 수 있다. 신호 드라이버 IC(30)는 화상 데이터에 기초하여, 표시 패널(20)의 신호 전극(S1∼SM)을 구동한다.
표시 장치(10)는 주사 드라이버 IC(32)를 포함할 수 있다. 주사 드라이버 IC(32)는 1 수직 주사 기간 내에, 표시 패널(20)의 주사 전극(G1∼ GN)을 차례로 구동한다.
표시 장치(10)는 전원 회로(34)를 포함할 수 있다. 전원 회로(34)는 신호 전극의 구동에 필요한 전압을 생성하고, 신호 드라이버 IC(30)에 대해 공급한다. 또, 전원 회로(34)는 주사 전극의 구동에 필요한 전압을 생성하여, 주사 드라이버IC(32)에 대해 공급한다. 또한, 전원 회로(34)는 대향 전극 전압(Vcom)을 생성할 수 있다.
표시 장치(10)는 커먼 전극 구동 회로(36)를 포함할 수 있다. 커먼 전극 구동 회로(36)는 전원 회로(34)에 의해 생성된 대향 전극 전압(Vcom)이 공급되고, 이 대향 전극 전압(Vcom)을 표시 패널(20)의 대향 전극에 출력한다.
표시 장치(10)는 신호 제어 회로(38)를 포함할 수 있다. 신호 제어 회로(38)는 도시하지 않은 중앙 처리 장치(Central Processing Unit : 이하, CPU로 약기한다.) 등의 호스트에 의해 설정된 내용에 따라서, 신호 드라이버 IC(30), 주사 드라이버 IC(32), 전원 회로(34)를 제어한다. 예를 들면, 신호 제어 회로(38)는 신호 드라이버 IC(30) 및 주사 드라이버 IC(32)에 대해, 동작 모드의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하고, 전원 회로(34)에 대해, 극성 반전 타이밍의 제어를 행한다.
또한, 도 1에서는 표시 장치(10)에 전원 회로(34), 커먼 전극 구동 회로(36) 또는 신호 제어 회로(38)를 포함하여 구성하도록 하고 있는데, 이들 중 적어도 1개를 표시 장치(10)의 외부에 설치하여 구성하도록 해도 된다. 혹은, 표시 장치(10)에 호스트를 포함하도록 구성하는 것도 가능하다.
또, 도 1에 있어서, 신호 드라이버 IC(30)의 기능을 갖는 표시 구동 회로, 및 주사 드라이버 IC(32)의 기능을 가지는 주사 전극 구동 회로 중 적어도 1개를 표시 패널(20)이 형성된 유리 기판 상에 형성하도록 해도 된다.
이러한 구성의 표시 장치(10)에 있어서, 신호 드라이버 IC(30)는 계조 데이터에 기초하는 계조 표시를 행하기 위해, 해당 계조 데이터에 대응한 전압을 신호 전극에 출력하도록 되어 있다. 신호 드라이버 IC(30)는 신호 전극에 출력하는 전압을 계조 데이터에 기초하여 감마 보정한다. 이 때문에, 신호 드라이버 IC(30)는 감마 보정을 행하는 기준 전압 발생 회로(좁은 의미로는 감마 보정 회로)를 포함한다.
일반적으로, 표시 패널(20)은 그 구조나 이용되는 액정재에 따라 계조 특성이 다르다. 즉, 액정에 인가해야할 전압과 화소의 투과율의 관계가 일정하지는 않다. 그래서, 계조 데이터에 따라 액정에 인가해야 할 최적의 전압을 생성하기 위해, 기준 전압 발생 회로에 의해 감마 보정이 행해진다.
계조 데이터에 기초하여 선택되어 출력되는 전압을 최적화하기 위해, 감마 보정에서는 래더 저항에 의해 생성되는 다치의 전압을 보정한다. 이 때, 표시 패널(20)의 제조 메이커 등으로부터 지정된 전압을 생성하도록, 래더 저항을 구성하는 저항 회로의 저항비가 정해진다.
이러한 감마 보정에 의하면, 구동 대상의 표시 패널에 최적의 전압을 사용하여 구동할 수 있는 한편, 구동 대상의 표시 패널마다 래더 저항을 구성하는 각 저항 회로의 저항비를 변화시켜 기준 전압 발생 회로에 의해 발생되는 전압을 변경할 필요가 발생한다. 그 때문에, 구동 대상의 표시 패널의 종류가 다르면, 기준 전압 발생 회로를 포함하는 표시 구동 회로도 변화시킬 필요가 있다. 따라서, 표시 구동 회로를 범용화할 수 없어, 한층의 저비용화를 도모할 수 없었다.
그래서 본 실시형태에서는, 구동 대상의 표시 패널의 종류에 관계없이, 범용적으로 사용할 수 있는 기준 전압 발생 회로와, 이것을 사용한 표시 구동 회로를 제공한다.
이하에서는, 상술한 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 신호 드라이버 IC(30)에 대해 설명한다.
2. 신호 드라이버 IC
도 2에 본 실시 형태에 있어서의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 신호 드라이버 IC(30)의 기능 블록도를 도시한다.
신호 드라이버 IC(30)는 입력 래치 회로(40), 시프트 레지스터(42), 라인 래치 회로(44), 래치 회로(46), 기준 전압 선택 회로(좁은 의미로는 감마 보정 회로)(48), DAC(Digita1/Analog Converter)(넓은 의미로는 전압 선택 회로)(50), 전압 팔로워회로(넓은 의미로는 신호 전극 구동 회로)(52)를 포함한다.
입력 래치 회로(40)는 도 1에 도시하는 신호 제어 회로(38)로부터 공급되는 예를 들면 각 6비트의 RGB 신호로 이루어지는 계조 데이터를, 클록 신호(CLK)에 기초하여 래치한다. 클록 신호(CLK)는 신호 제어 회로(38)로부터 공급된다.
입력 래치 회로(40)에서 래치된 계조 데이터는 시프트 레지스터(42)에서, 클록 신호(CLK)에 기초하여 차례로 시프트된다. 시프트 레지스터(42)에서 차례로 시프트되어 입력된 계조 데이터는 라인 래치 회로(44)에 취입된다.
라인 래치 회로(44)에 취입된 계조 데이터는 래치 펄스 신호(LP)의 타이밍으로 래치 회로(46)에 래치된다. 래치 펄스 신호(LP)는 수평 주사 주기로 입력된다.
기준 전압 발생 회로(48)는 구동 대상의 표시 패널의 계조 표현이 최적화되도록 정해진 래더 저항의 저항비를 이용하여, 고전위측의 전원 전압(제1 전원 전압)(V0)과 저전위측의 전원 전압(제2 전원 전압)(VSS) 사이에서 저항 분할된 분할 노드에서 발생한 다치의 기준 전압(V0 ∼ VY)(Y는 자연수)을 출력한다.
도 3에 감마 보정의 원리를 설명하기 위한 도면을 도시한다.
여기서는 액정의 인가 전압에 대한 화소의 투과율의 변화를 나타내는 계조 특성의 도면을 모식적으로 도시한다. 화소의 투과율을 0% ∼ 100%(또는 100% ∼0%)로 표시하면, 일반적으로 액정의 인가 전압이 작아질수록 또는 커질수록 투과율의 변화가 작아진다. 또 액정의 인가 전압이 중간 부근의 영역에서는 투과율의 변화가 커진다.
그래서, 상술한 투과율의 변화와 반대의 변화를 행하는 감마(γ) 보정을 행함으로써, 인가 전압에 따라 리니어로 변화하는 감마 보정된 투과율을 실현시킬 수 있다. 따라서, 디지털 데이터인 계조 데이터에 기초하여, 최적화된 투과율을 실현하는 기준 전압(Vγ)을 생성시킬 수 있다. 즉, 이러한 기준 전압이 생성되도록 래더 저항의 저항비를 실현하면 된다.
도 2에 있어서의 기준 전압 발생 회로(48)에서 생성된 다치의 기준 전압(V0 ∼ VY)은 DAC(50)에 공급된다.
DAC(50)는 래치 회로(46)로부터 공급된 계조 데이터에 기초하여, 다치의 기준 전압(V0 ∼ VY) 중 어느 하나의 전압을 선택하여, 전압 팔로워 회로(52)에 출력한다.
전압 팔로워 회로(52)는 임피던스 변환을 행하여, DAC(50)로부터 공급된 전압에 기초하여 신호 전극을 구동한다.
이와 같이 신호 드라이버 IC(30)는 신호 전극마다, 계조 데이터에 기초하여 다치의 기준 전압 중에서 선택한 전압을 이용하여, 임피던스 변환을 행하여 출력한다.
도 4에 전압 팔로워 회로(52)의 구성의 개요를 도시한다.
여기서는 1출력당의 구성만을 도시한다.
전압 팔로워 회로(52)는 연산 증폭기(60), 제1 및 제2 스위칭 소자(Q1, Q2)를 포함한다.
연산 증폭기(60)는 전압 팔로워 접속되어 있다. 즉, 연산 증폭기(60)의 출력 단자가 반전 입력 단자에 접속되어, 음귀환이 구성되어 있다.
연산 증폭기(60)의 비반전 입력 단자에는 도 2에 도시하는 DAC(50)에서 선택된 기준 전압(Vin)이 입력된다. 연산 증폭기(60)의 출력 단자는 제1 스위칭 소자(Q1)를 통해 구동 전압(Vout)이 출력되는 신호 전극에 접속된다. 해당 신호 전극은 제2 스위칭 소자(Q2)를 통해, 연산 증폭기(60)의 비반전 입력 단자에도 접속되어 있다.
컨트롤 신호 발생 회로(62)는 제1 및 제2 스위칭 소자(Q1, Q2)의 온 오프 제어를 행하기 위한 제어 신호(VFcnt)를 생성한다. 이러한 컨트롤 신호 발생 회로(62)는 1 또는 다수의 신호 전극마다 설치할 수 있다.
제2 스위칭 소자(Q2)는 제어 신호(VFcnt)에 의해 온 오프 제어된다. 제1 스위칭 소자(Q1)는 제어 신호(VFcnt)가 입력된 인버터 회로(INV1)의 출력 신호에 의해 온 오프 제어된다.
도 5에 전압 팔로워 회로(52)의 동작 타이밍의 일례를 도시한다.
컨트롤 신호 발생 회로(62)에 의해 생성된 제어 신호(VFcnt)는 래치 펄스 신호(LP)에 의해 규정되는 선택 기간(구동 기간)(t)의 전반 기간(구동 기간의 처음 소여 기간)(t1)과 후반 기간(t2)에서 논리 레벨이 변화한다. 즉, 전반 기간(t1)에서 제어 신호(VFcnt)의 논리 레벨이 "L"이 되면, 제1 스위칭 소자(Q1)가 온, 제2 스위칭 소자(Q2)가 오프로 된다. 또, 후반 기간(t2)에서 제어 신호(VFcnt)의 논리 레벨이 "H"가 되면, 제1 스위칭 소자(Q1)가 오프, 제2 스위칭 소자(Q2)가 온으로 된다. 따라서, 선택 기간(t)에서, 전반 기간(t1)에서는 전압 팔로워 접속된 연산 증폭기(60)에 의해 임피던스 변환되어 신호 전극이 구동되고, 후반 기간(t2)에서는 DAC(50)으로부터 출력된 기준 전압을 이용하여 신호 전극이 구동된다.
이와 같이 구동함으로써, 액정 용량이나 배선 용량 등의 충전에 필요한 전반 기간(t1)에서는 높은 구동 능력을 갖는 전압 팔로워 접속된 연산 증폭기(60)에 의해 고속으로 구동 전압(Vout)을 기동하고, 높은 구동 능력이 불필요한 후반 기간(t2)에서는 DAC(50)에 의해 구동 전압을 출력할 수 있다. 따라서, 전류 소비가 큰 연산 증폭기(60)의 동작 기간을 최저한으로 억제하여, 저소비화를 도모할 수 있는 동시에, 라인 수의 증가에 의해 선택 기간(t)이 짧아져 충전 기간이 부족해지는 사태를 회피할 수 있다.
도 2에서의 기준 전압 발생 회로(48)는, 구동 대상의 표시 패널의 계조 특성에 착안하여, 래더 저항을 구성하는 각 저항 회로를 전부 가변으로 하지 않고, 그일부의 저항 회로만 가변 제어할 수 있도록 구성된다. 이것에 의해, 래더 저항의 회로 규모나 제어선의 배선, 또는 제어 자체가 간소화된다. 특히, 다계조화가 진행됨에 따라, 발생해야 할 기준 전압의 다치화가 예상되므로, 가능한한 래더 저항의 회로 규모를 증대시키지 않고, 또한 표시 패널에 의존하지 않고 범용화할 수 있는 것이 바람직하다.
또한, 기준 전압 발생 회로(48)는 마스크 변경 등에 의한 배선 전환으로 가변 제어를 행하는 것이 아니라, 사용자로부터의 소여의 코맨드 또는 외부 입력 단자로부터의 가변 제어 신호에 기초하여, 상술한 래더 저항의 가변 제어를 행한다. 이것에 의해, 신호 드라이버 IC(30)를 표시 패널의 종류에 관계없이 범용적으로 사용할 수 있다.
다음으로, 기준 전압 발생 회로(48)에 대해 상세하게 설명한다.
3. 기준 전압 발생 회로
도 6에 본 실시 형태에 있어서의 기준 전압 발생 회로(48)의 구성의 개요를 도시한다.
여기서는 본 실시 형태에 있어서의 기준 전압 발생 회로(48) 이외에, DAC(50)와 전압 팔로워 회로(52)를 함께 도시하고 있다.
기준 전압 발생 회로(48)는 고전위측의 전원 전압(제1 전원 전압)(V0)이 공급되는 제1 전원선과 저전위측의 전원 전압(제2 전원 전압)(VSS)이 공급되는 제2 전원선 사이에 접속된 래더 저항 회로에 의해, 다치의 기준 전압(V0 ∼ VY)을 출력한다. 보다 구체적으로는, 기준 전압 발생 회로(48)는 제1 ∼ 제3 래더 저항회로(70, 72, 74)를 포함한다. 제1 래더 저항 회로(70)는 그 양단부의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 전압을 출력한다. 제2 래더 저항 회로(72)는 저항치가 고정된 복수의 저항 회로가 직렬 접속되고, 복수의 전압을 출력한다. 제3 래더 저항 회로(74)는 그 양단부의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 전압을 출력한다.
제1 ∼ 제3 래더 저항 회로(70, 72, 74)는 제1 및 제2 전원선 사이에 직렬 접속된다. 보다 구체적으로는, 일단이 제1 전원선에 접속된 제1 래더 저항 회로(70)의 타단에는, 제2 래더 저항 회로(72)의 일단이 접속된다. 제2 래더 저항 회로(72)의 타단에는, 제3 래더 저항 회로(74)의 일단이 접속되고, 제3 래더 저항 회로(74)의 타단에는 제2 전원선이 접속된다. 제1 래더 저항 회로(70)는 래더 저항을 구성하는 각 저항 회로의 양단의 전압을 다치의 기준 전압으로서 출력한다. 제2 래더 저항 회로(72)는 래더 저항을 구성하는 각 저항 회로의 양단의 전압을 다치의 기준 전압으로서 출력한다. 제3 래더 저항 회로(74)는 래더 저항을 구성하는 각 저항 회로의 양단의 전압을 다치의 기준 전압으로서 출력한다.
제1 래더 저항 회로(70)에 포함되는 가변 저항 회로는, 예를 들면 사용자로부터 지정된 제1 코맨드 또는 소여의 외부 입력 단자를 통해 입력된 제1 가변 제어 신호에 기초하여 저항치의 가변 제어가 행해진다. 제3 래더 저항 회로(74)에 포함되는 가변 저항 회로는, 예를 들면 사용자로부터 지정된 제2 코맨드 또는 소여의 외부 입력 단자를 통해 입력된 제2 가변 제어 신호에 기초하여 저항치의 가변 제어가 행해진다. 제1 및 제3 래더 저항 회로(70, 74)에는 저항치가 고정된 저항 회로가 포함되어 있어도 되고, 전체가 가변 저항 회로로 구성되어 있어도 되며, 적어도 1개의 가변 저항 회로를 포함하여 구성되어 있으면 된다. 가변 저항 회로는 저항 소자나, 저항 소자와 스위치 소자 등에 의해 실현할 수 있다.
제1 및 제2 코맨드는 동일 코맨드여도 되고, 별개로 지정되는 코맨드여도 된다. 제1 및 제2 가변 제어 신호는 동일 제어 신호여도 되고, 별개로 입력되는 제어 신호여도 된다.
이렇게 기준 전압 발생 회로(48)는 제1 및 제2 전원선 사이에 접속된 래더 저항 중, 제1 및 제2 전원 전압에 가까운 기준 전압을 생성하기 위한 저항 회로만을 가변 제어하는 구성으로 되어 있다. 그 때문에, 래더 저항을 구성하는 전체 저항 회로에 대해 가변 제어를 행할 필요가 없어지므로 제어가 용이해지고, 또한 회로 규모의 증대를 방지할 수 있다.
기준 전압 발생 회로(48)에 의해 생성된 다치의 기준 전압(V0 ∼ VY)은 DAC(50)에 공급된다. DAC(50)는 기준 전압의 출력 노드마다 설치된 스위치 회로를 갖는다. 각 스위치 회로는 도 2에 도시하는 래치 회로(46)로부터 공급된 계조 데이터에 기초하여 택일적으로 온 제어된다. DAC(50)는 이렇게 하여 선택한 전압을 출력 전압(Vin)으로서 전압 팔로워 회로(52)에 출력한다.
3. 1 계조 특성
도 7에 계조 특성에 대해 설명하기 위한 도면을 도시한다.
일반적으로 표시 패널, 특히 액정 패널은 그 구조나 액정재에 따라 계조 특성이 다르다. 따라서, 액정에 인가해야 할 전압과 화소의 투과율의 관계가 일정하게 되지 않는 것이 알려져 있다. 도 7에 도시하는 바와 같이, 전원 전압이 5V계인 제1 액정 패널과, 전원 전압이 3V계인 제2 액정 패널을 예로 들면, 화소의 투과율의 변화가 큰 능동 영역에서 동작하는 인가 전압의 범위가 다르다. 이 때문에, 제1 및 제2 액정 패널 각각 별개로, 최적의 계조 표현을 실현하는 전압으로 보정하기 위해, 래더 저항의 저항비를 정할 필요가 있다. 여기서, 래더 저항의 저항비란, 제1 및 제2 전원선 사이에 직렬 접속되는 래더 저항의 총 저항치에 대한 각 저항 회로의 저항치의 비를 말한다.
도 8에 제1 및 제2 액정 패널에 있어서, 계조치에 따라 최적화된 기준 전압을 나타낸다.
여기서는, 64계조의 각 계조치에 대해 최적화된 기준 전압을, 전원 전압을 기준으로 한 상대치비로 나타내고 있으며, 계조치가 최대일 때 기준 전압의 상대치가 "100"이 된다. 도 8에 나타낸 바와 같이, 액정 패널에 의존하여, 보정된 기준 전압이 다르다.
그래서 본 발명자는, 저항치비에 착안하여 해석을 진행한 결과, 이하와 같은 것을 알았다. 여기서 저항치비란, 래더 저항이 직렬 접속된 제1 ∼ 제 P(P는 양의 정수) 저항 회로에 의해 구성되어 있는 것으로 하면, 제1 액정 패널에 대해 최적화된 기준 전압을 생성하는 제 L(1 ≤ L ≤ P, L은 양의 정수) 저항 회로의 저항치를 제1 저항치, 제2 액정 패널에 대해 최적화된 기준 전압을 생성하는 제 L 저항 회로의 저항치를 제2 저항치로 한 경우, 제2 저항치에 대한 제1 저항치의 비를 말한다.
도 9에 계조치와 제1 및 제2 액정 패널의 저항치비의 관계를 나타낸다.
여기서는, 64계조분의 기준 전압을 생성하기 위해 필요한 63개의 저항치비에 대해 나타내고 있다. 저항치비에 착안하면, 고전위측의 전원 전압 및 저전위측의 전원 전압에 가까운 기준 전압을 생성하는 부분(80, 82)에서는 저항치비가 높아지나, 중간조의 부분(84)의 저항치비는 거의 "1"인 것을 알 수 있다. 저항치비가 거의 "1"인 경우, 해당 계조치에 대응한 기준 전압을 생성하기 위한 저항치가 동등한 것을 나타낸다.
또한, 고전위측의 전원 전압 및 저전위측의 전원 전압에 가까운 기준 전압을 생성하는 부분(80, 82)의 양단 4계조분을 삭제한 경우에는, 도 10에 나타낸 바와 같이, 중간조의 기준 전압을 생성하기 위한 저항치는 거의 "1"이 되는 것이 보다 현저해져, 중간조의 기준 전압을 생성하기 위한 저항 회로를 공용할 수 있는 것을 의미한다.
그래서, 도 8에 나타낸 제1 및 제2 액정 패널에 대해, 고전위측의 전원 전압 및 저전위측의 전원 전압에 가까운 기준 전압을 생성하는 부분(80, 82)의 양단 4계조분을 삭제한 경우의 계조 특성은, 도 11에 나타낸 바와 같이 중간조에서 거의 일치하는 것이 판명되었다.
따라서, 감마 보정을 행하기 위한 래더 저항의 고전위측 및 저전위측의 전원 전압에 가까운 여러 개(예를 들면 4개)씩의 저항 회로의 저항치만을 조정함으로써, 다른 종류의 액정 패널에 대해 최적의 감마 보정을 행할 수 있는 기준 전압 발생 회로를 제공할 수 있다. 즉, 래더 저항을 구성하는 전체 저항 회로에 대해 가변 제어를 행할 필요가 없다.
그래서, 도 6에 나타낸 바와 같이, 본 실시형태에서의 기준 전압 발생 회로(48)는 제1 및 제3 래더 저항 회로(70, 74)만을 가변 제어하고, 중간조의 기준 전압을 생성하기 위한 제2 래더 저항 회로(72)에서는 저항치가 고정된 저항 회로만에 의해 구성한다.
또한, 제2 래더 저항 회로(72)를 구성하는 각 저항 회로는 저항치비가 거의 "1"인 경우 뿐만 아니라 저항치비가 "2" 이하이면, 계조 특성을 저해하지 않고, 범용적인 기준 전압 발생 회로를 제공할 수 있다.
도 12에, 기준 전압 발생 회로(48)가 적용된 신호 드라이버 IC(30)의 구체적인 구성의 일례를 나타낸다.
여기서는 기준 전압 발생 회로(48)가, M개의 신호 전극의 구동에 공용화되어 있는 경우를 도시하고 있다. 즉, M개의 신호 전극(S1∼SM) 각각에 대해 DAC(50-1 ∼ 50-M), 전압 팔로워 회로(52-1 ∼ 52-M)를 갖고 있다.
DAC(50-1) ∼ DAC(50-M)은 각 신호 전극에 대응하는 계조 데이터에 기초하여, 다치의 기준 전압 중에서 1개의 기준 전압을 선택한다. DAC(50-1 ∼ 50-M)에 공급되는 다치의 기준 전압은 기준 전압 발생 회로(48)에서 생성된다. 기준 전압 발생 회로(48)는 제1 ∼ 제3 래더 저항 회로와(70, 72, 74)를 포함한다. 제1 및 제3 래더 저항 회로(70, 74)는, 사용자로부터의 코맨드 또는 외부 입력 단자를 통해 입력된 가변 제어 신호에 의해, 래더 저항을 구성하는 저항 회로의 저항치가 가변 제어된다. 이렇게 구성함으로써, 신호 전극 수가 증가해도 기준 전압 발생 회로(48)에 의한 회로 규모의 증대를 억제하는 효과는 현저해진다.
3. 2 래더 저항의 가변 제어의 예
도 7에 나타낸 계조 특성에 있어서, 소여의 투과율(tr1, tr2) 범위의 투과율의 변화가 큰 영역을 능동 영역, 그 이외를 제1 및 제2 비능동 영역으로 한다. 능동 영역은 중간조의 계조치에 따른 전압이 인가되는 영역이다. 제1 비능동 영역을 액정의 인가 전압이 클 때 투과율이 변화하는 영역으로 하고, 제2 비능동 영역을 액정의 인가 전압이 작을 때 투과율이 변화하는 영역으로 한다.
소여의 액정 패널에 있어서, 투과율 tr2를 얻기 위한 인가 전압을 VA, 투과율 tr1을 얻기 위한 인가 전압을 VA'(제1 액정 패널의 경우 VA=VA1, VA'=VA1'이며, 제2 액정 패널의 경우 VA=VA2, VA'=VA2')로 한 경우, 제1 및 제2 전원 전압의 전압차를 VDIF로 했을 때, (VDIF-VA)/VDIF가 클수록, 제1 및 제3 래더 저항 회로(70, 74)에서 가변 제어되는 가변 저항 회로의 저항치를 크게 하고, (VDIF-VA)/VDIF가 작을수록 제1 및 제3 래더 저항 회로(70, 74)에서 가변 제어되는 가변 저항 회로의 저항치를 작게 한다.
예를 들면 도 8에 나타낸 제1 액정 패널의 경우에 제1 및 제3 래더 저항 회로(70, 74)에서 가변 제어되는 가변 저항 회로의 저항치를, 제2 액정 패널의 경우에 제1 및 제3 래더 저항 회로(70, 74)에서 가변 제어되는 가변 저항 회로의 저항치보다 크게 한다.
또, 상술한 능동 영역이 도 9에 나타낸 저항치비가 2 이하가 되는 것이 바람직하다. 즉, 제2 래더 저항 회로(72)에서는, 저항치비가 2 이하가 되는 저항 회로가 직렬 접속되도록 구성하는 것이 바람직하다. 그리고, 그 양단의 계조치에 대응한 기준 전압을 생성하는 제1 및 제2 래더 저항 회로(70, 74)의 가변 저항 회로에 대해서는, 상술한 바와 같이 가변 제어한다.
예를 들면, 이상과 같이 가변 제어를 행함으로써, 도 6에 나타낸 구성의 기준 전압 발생 회로(48)를 포함하는 신호 드라이버 IC(30)를, 구동 대상의 표시 패널에 관계없이 범용적으로 사용할 수 있게 된다.
3. 3. 래더 저항의 구성
기준 전압 발생 회로(48)에서 상술한 바와 같이 가변 제어되는 제1 및 제3 래더 저항 회로(70, 74)는, 예를 들면 이하와 같이 구성할 수 있다. 이하에서는, 제1 래더 저항 회로(70)의 구성예에 대해 설명하는데, 제3 래더 저항 회로(74)도 동일하게 구성할 수 있다.
3. 3. 1 제1 구성예
도 13a, 도 13b, 도 13c에 제1 래더 저항 회로(70)의 제1 구성예를 도시한다.
여기서는 제1 래더 저항 회로(70)는 도 13a에 도시하는 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0 ∼ VR3)를 포함하는 것으로 한다.
가변 저항 회로는 도 13b에 도시하는 바와 같이, 스위치 회로(스위치 소자)와 저항 회로(저항 소자)가 직렬 접속된 저항 전환 회로를 병렬 접속하여 구성할 수 있다. 이 경우, 병렬 접속된 저항 전환 회로의 스위치 회로에서는, 코멘트 또는 외부 입력 단자를 통해 입력되는 가변 제어 신호에 기초하여, 적어도 1개가 온이 되도록 제어된다.
예를 들면, 가변 저항 회로(VR0)는 저항 전환 회로(90-01 ∼ 90-04)를 병렬 접속하여 구성할 수 있다. 가변 저항 회로(VR1)는 저항 전환 회로(90-11 ∼ 90-14)를 병렬 접속하여 구성할 수 있다. 가변 저항 회로(VR2)는 저항 전환 회로(90-21 ∼ 90-24)를 병렬 접속하여 구성할 수 있다. 가변 저항 회로(VR3)는 저항 전환 회로(90-31 ∼ 90-34)를 병렬 접속하여 구성할 수 있다.
또 도 13c에 나타낸 바와 같이, 가변 저항 회로에서 병렬 접속된 저항 전환 회로에 대해, 또한 저항 회로를 병렬 접속하도록 해도 된다.
예를 들면, 가변 저항 회로(VR0)는 저항 전환 회로(90-01 ∼ 90-94)와 병렬로, 저항 회로(92-0)를 접속하여 구성할 수 있다. 가변 저항 회로(VR1)는 저항 전환 회로(90-11 ∼ 90-14)와 병렬로 저항 회로(92-1)를 접속하여 구성할 수 있다. 가변 저항 회로(VR2)는 저항 전환 회로(90-21 ∼ 90-24)와 병렬로 저항 회로(92-2)를 접속하여 구성할 수 있다. 가변 저항 회로(VR3)는 저항 전환 회로(90-31 ∼ 90-34)와 병렬로 저항 회로(92-3)를 접속하여 구성할 수 있다.
이 경우, 병렬 접속된 저항 전환 회로의 스위치 회로가 적어도 1개가 온이 되도록 제어할 필요가 없어지므로, 잘못 설정되어 오픈이 되는 상태를 회피하거나, 또는 해당 상태를 회피하는 회로를 설치할 필요가 없어져, 구성 또는 제어가 간소화된다.
이러한 구성에 있어서, 각 저항 전환 회로의 스위치 회로는, 코맨드 또는 외부 입력 단자를 통해 입력되는 가변 제어 신호에 기초하여, 온 오프 제어된다.
3. 3. 2 제2 구성예
도 14에 제1 래더 저항 회로(70)의 제2 구성예를 나타낸다.
여기서는 제1 래더 저항 회로(70)는 도 13a에 나타낸 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0 ∼ VR3)를 포함하는 것으로 한다.
가변 저항 회로는 도 14에 나타낸 바와 같이, 저항 회로와 스위치 회로가 병렬로 접속된 저항 전환 회로를 직렬 접속하여 구성할 수 있다. 이 경우, 저항 전환 회로의 스위치 소자는 코맨드 또는 외부 입력 단자를 통해 입력되는 가변 제어 신호에 기초하여 온 오프 제어된다.
예를 들면 가변 저항 회로(VR0)는 저항 전환 회로(94-01 ∼ 94-04)를 직렬 접속하여 구성할 수 있다. 가변 저항 회로(VR1)는 저항 전환 회로(94-11 ∼ 94-14)를 직렬 접속하여 구성할 수 있다. 가변 저항 회로(VR2)는 저항 전환 회로(94-21 ∼ 94-24)를 직렬 접속하여 구성할 수 있다. 가변 저항 회로(VR3)는 저항 전환 회로(94-31 ∼ 94-34)를 직렬 접속하여 구성할 수 있다.
이러한 구성에 있어서, 각 저항 전환 회로의 스위치 회로는, 코맨드 또는 외부 입력 단자를 통해 입력되는 가변 제어 신호에 기초하여, 온 오프 제어된다.
3. 3. 3 제3 구성예
도 15에 제1 래더 저항 회로(70)의 제3 구성예를 나타낸다.
여기서는 제1 래더 저항 회로(70)는 도 13a에 나타낸 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0 ∼ VR3)를 포함하는 것으로 한다.
가변 저항 회로(VR0)에서는, 제1 전원선과 분할 노드(ND1) 사이에 직렬로 접속된 스위치 회로(스위치 소자)(SWA) 및 저항 회로(R01)가 삽입되어 있다. 분할 노드(ND1)와 기준 전압(V1)의 출력 노드 사이에는 스위치 회로(SW11)가 삽입되어 있다. 또, 가변 저항 회로(VR0)에서는 제1 전원선과 노드(ND1B) 사이에 직렬로 접속된 스위치 회로(SWB) 및 저항 회로(R02)가 삽입되어 있다. 노드(ND1B)와 기준 전압(V1) 사이에는 스위치 회로(SW12)가 삽입되어 있다. 또한, 가변 저항 회로(VRO)에서는 제1 전원선과 노드(ND1C) 사이에 직렬로 접속된 스위치 회로(SWC) 및 저항 회로(R03)가 삽입되어 있다. 노드(ND1C)와 기준 전압(V1)의 출력 노드 사이에는 스위치 회로(SW13)가 삽입되어 있다.
가변 저항 회로(VR1)에서는, 분할 노드(ND1)와 분할 노드(ND2) 사이에 저항 회로(R11)가 삽입되어 있다. 분할 노드(ND2)와 기준 전압(V2)의 출력 노드 사이에는 스위치 회로(SW21)가 삽입되어 있다. 또, 가변 저항 회로(VR1)에서는, 노드(ND1B)와 노드(ND2B) 사이에 저항 회로(R12)가 삽입되어 있다. 노드(ND2B)와 기준 전압(V2)의 출력 노드 사이에는 스위치 회로(SW22)가 삽입되어 있다. 또한, 가변 저항 회로(VR1)에서는, 노드(ND1C)와 노드(ND2C) 사이에 저항 회로(R13)가 삽입되어 있다. 노드(ND2C)와 기준 전압(V2)의 출력 노드 사이에는 스위치 회로(SW23)가 삽입되어 있다.
가변 저항 회로(VR2)에서는, 분할 노드(ND2)와 분할 노드(ND3) 사이에 저항 회로(R21)가 삽입되어 있다. 분할 노드(ND3)와 기준 전압(V3)의 출력 노드 사이에는 스위치 회로(SW31)가 삽입되어 있다. 또, 가변 저항 회로(VR2)에서는 노드(ND2B)와 노드(ND3B) 사이에 저항 회로(R22)가 삽입되어 있다. 노드(ND3B)와 기준 전압(V3)의 출력 노드 사이에는 스위치 회로(SW32)가 삽입되어 있다. 또한, 가변 저항 회로(VR2)에서는 노드(ND2C)와 노드(ND3C) 사이에 저항 회로(R23)가 삽입되어 있다. 노드(ND3C)와 기준 전압(V3)의 출력 노드 사이에는 스위치 회로(SW33)가 삽입되어 있다.
가변 저항 회로(VR3)에서는 분할 노드(ND3)와 기준 전압(V4)의 출력 노드 사이에 저항 회로(R31)가 삽입되어 있다. 또 가변 저항 회로(VR3)에서는, 노드(ND3B)와 기준 전압(V4)의 출력 노드 사이에 저항 회로(R32)가 삽입되어 있다. 또한, 가변 저항 회로(VR3)에서는, 노드(ND3C)와 기준 전압(V4)의 출력 노드 사이에 저항 회로(R33)가 삽입되어 있다.
이러한 구성에 있어서, 스위치 회로(SWA, SWB, SWC, SW11∼SW13, SW21∼SW23, SW31∼SW33)는 코맨드 또는 외부 입력 단자를 통해 입력되는 가변 제어 신호에 기초하여 온 오프 제어된다.
예를 들면, 스위치 회로(SWB, SWC, SW13, SW22)가 온, 스위치 회로(SWA, SW11, SW12, SW21, SW23)가 오프인 경우, 기준 전압(V1)으로서 전원 전압(V0)이 저항 회로(R03)에 의해 전압 강하한 전압이 출력되고, 기준 전압(V2)으로서 전원 전압(V0)으로부터 저항 회로(R03)와 저항 회로(R12)에 의해 전압 강하한 전압이 출력된다.
이렇게, 래더 저항의 가변 저항 회로의 설정 가능한 저항치에 의해 다양화할 수 있으므로, 많은 표시 패널에 최적화할 수 있는 기준 전압 발생 회로를 포함하는 신호 드라이버 IC를 제공할 수 있게 된다.
3. 3. 4 제4 구성예
도 16에 제1 래더 저항 회로(70)의 제4 구성예를 나타낸다.
여기서는 제1 래더 저항 회로(70)는 도 13a에 나타낸 바와 같이 예를 들면 직렬 접속된 가변 저항 회로(VR0 ∼ VR3)를 포함하는 것으로 한다.
가변 저항 회로(VR0)에서는, 제1 전원선과 분할 노드(ND1) 사이에 저항 회로(R0)가 삽입되어 있다. 또, 가변 저항 회로(VR0)에서는, 분할 노드(ND1)와 기준 전압(V1)의 출력 노드 사이에 전압 팔로워 회로(96-1)가 삽입되어 있다. 전압 팔로워 회로(96-1)는 도 4에 나타낸 전압 팔로워 회로와 동일한 구성을 이루고 있으며, 전압 팔로워 회로(96-1)에 포함되는 각 스위치 회로는 제어 신호(cnt0, cnt1)에 의해 온 오프 제어된다.
가변 저항 회로(VR1)에서는, 분할 노드(ND1)와 분할 노드(ND2) 사이에 저항회로(R1)가 삽입되어 있다. 또, 가변 저항 회로(VR1)에서는, 분할 노드(ND2)와 기준 전압(V2)의 출력 노드 사이에 전압 팔로워 회로(96-2)가 삽입되어 있다. 전압 팔로워 회로(96-2)는 도 4에 나타낸 전압 팔로워 회로와 동일한 구성을 이루고 있으며, 전압 팔로워 회로(96-2)에 포함되는 각 스위치 회로는 제어 신호(cnt0, cnt1)에 의해 온 오프 제어된다.
가변 저항 회로(VR2)에서는, 분할 노드(ND2)와 분할 노드(ND3) 사이에 저항 회로(R2)가 삽입되어 있다. 또, 가변 저항 회로(VR2)에서는, 분할 노드(ND3)와 기준 전압(V3)의 출력 노드 사이에 전압 팔로워 회로(96-3)가 삽입되어 있다. 전압 팔로워 회로(96-3)는 도 4에 나타낸 전압 팔로워 회로와 동일한 구성을 이루고 있으며, 전압 팔로워 회로(96-3)에 포함되는 각 스위치 회로는 제어 신호(cnt0, cnt1)에 의해 온 오프 제어된다.
가변 저항 회로(VR3)에서는, 분할 노드(ND3)와 기준 전압(V4)의 출력 노드 사이에, 저항 회로(R3)가 삽입되어 있다. 또, 가변 저항 회로(VR3)에서는, 전압 팔로워 회로(96-3)의 전압 팔로워 접속된 연산 증폭기의 출력 단자와 기준 전압(V4)의 출력 노드 사이에 오프셋 부착 연산 증폭 회로(98)가 삽입되어 있다. 연산 증폭 회로(98)는 제어 신호(cnt1)에 의해 동작 제어된다(동작 전류의 제어가 행해진다).
즉, 제1 ∼ 제 R(R은 2 이상의 정수) 기준 전압 중 제 i(1 ≤ i ≤ R, i는 정수) 기준 전압(예를 들면 기준 전압 V3)을 생성하기 위한 제 i 분할 노드(예를 들면 분할 노드 ND3)와 제 (i-1) 기준 전압을 생성하기 위한 제 (i-1) 분할 노드(예를 들면 분할 노드 ND2) 사이에, 저항 소자(예를 들면 저항 회로 R2)가 삽입된다. 또한, 제 i 분할 노드에 그 입력 단자가 접속된 전압 팔로워 접속의 제1 연산 증폭기(예를 들면 전압 팔로워 회로(96-3)의 연산 증폭기)와, 제 i 기준 전압의 출력 노드와 제1 연산 증폭기의 출력 사이에 삽입된 제1 스위치 회로(예를 들면 전압 팔로워 회로(96-3)의 제1 스위치 소자)와, 제 i 기준 전압의 출력 노드와 제 i 분할 노드 사이에 삽입된 제2 스위치 회로(예를 들면 전압 팔로워 회로(96-3)의 제2 스위치 소자)를 설치한다.
그리고, 제 (i+1) 분할 노드와 제 (i+2) 분할 노드 사이에 삽입되는 저항 회로의 저항치가 고정된 경우, 제1 연산 증폭기(예를 들면 전압 팔로워 회로(96-3)의 연산 증폭기)의 출력과 제 (i+1) 기준 전압의 출력 노드 사이에 제2 연산 증폭 회로(예를 들면 연산 증폭 회로 98)가 삽입된다.
도 17에, 도 16에 나타낸 제1 래더 저항 회로(70)의 제어 타이밍의 일례를 나타낸다.
예를 들면, 저항 회로(VR0)에 있어서, 래치 펄스 신호(LP)에 의해 규정되는 선택 기간(구동 기간) t의 전반 기간(구동 기간의 처음 소여 기간)(t1)과 후반 기간 (t2)에서, 제어 신호(cnt0, cnt1)의 논리 레벨이 변화한다. 즉, 전반 기간(t1)에서 제어 신호(cnt0)의 논리 레벨이 "L", 제어 신호(cnt1)의 논리 레벨이 "H"가 되면, 전압 팔로워 접속된 연산 증폭기가 기준 전압(V1)의 출력 노드를 구동한다. 또, 후반 기간(t2)에서, 제어 신호(cnt0)의 논리 레벨이 "H", 제어 신호(cnt1)의 논리 레벨이 "L"이 되면, 분할 노드(ND1)와 기준 전압(V4)의 출력 노드가 단락된다. 따라서, 선택 기간(t)에 있어서, 전반 기간(t1)에서는 전압 팔로워 접속된 연산 증폭기에 의해 임피던스 변환되어 기준 전압(V1)의 출력 노드가 구동되고, 후반 기간(t2)에서는 저항 회로(R0)를 통해 기준 전압(V1)의 출력 노드의 전압이 정해진다.
즉, 도 17에 나타낸 바와 같이, 액정 용량이나 배선 용량 등의 충전에 필요한 전반 기간(t1)에서는, 높은 구동 능력을 갖는 전압 팔로워 접속된 연산 증폭기에 의해 고속으로 구동 전압을 기동하고, 높은 구동 능력이 불필요한 후반 기간(t2)에서는 저항 회로(R0)에 의해 구동 전압을 출력할 수 있다. 따라서, 전압 팔로워 회로에 의해 임피던스 변환을 행할 수 있으므로, 제1 ∼ 제3 구성예와 동일한 효과를 얻을 수 있다.
또한, 전압 팔로워 회로(96-1 ∼ 96-3)의 연산 증폭기에 대해서는, 동작시에는 동작 전류가 정상적으로 흐르므로, 선택 기간(t)의 후반 기간(t2)에서, 해당 동작 전류를 제한 또는 정지시키는 것이 바람직하다.
또한, 가변 저항 회로(VR3)에서는, 선택 기간(t)의 전반 기간(t1)에서, 연산 증폭 회로(98)가 기준 전압(V3)에 오프셋을 부가한 전압을, 기준 전압(V4)으로서 출력한다.
마찬가지로, 연산 증폭 회로(98)에 대해서도, 선택 기간(t)의 후반 기간(t2)에 있어서, 해당 동작 전류를 제한 또는 정지시키는 것이 바람직하다.
도 18에, 연산 증폭 회로(98)의 상세한 구성예를 나타낸다.
연산 증폭 회로(98)는 차동 증폭부(100)와, 출력부(102)를 포함한다.
차동 증폭부(100)는 제1 및 제2 차동 증폭부(104, 106)를 포함한다.
제1 차동 증폭부(104)는 게이트 전극에 기준 신호(VREFN)가 인가되는 n형 MOS 트랜지스터(Trn1)(이하, n형 MOS 트랜지스터(Trnx)(x는 임의의 정수)를 단순히 Trnx로 약기한다.)의 드레인·소스간에 흐르는 전류를 전류원으로 하고, 이 전류원은 Trn2 ∼ Trn4의 소스 단자에 접속된다. Trn2, Trn3의 게이트 전극에는 연산 증폭 회로(98)의 출력 신호(OUT)가 인가되어 있다. Trn4의 게이트 전극에는 입력 신호(IN)가 인가되어 있다.
Trn2 ∼ Trn4의 드레인 단자는 커런트 미러 구조의 p형 MOS 트랜지스터(Trp1)(이하, p형 MOS 트랜지스터 Trpy(y는 임의의 정수)를 단순히 Trpy로 약기한다.), Trp2의 드레인 단자에 접속된다. 또한, Trp1, Trp2의 게이트 전극은 Trn2, Trn3의 드레인 단자에 접속된다.
Trp2의 드레인 단자로부터 차동 출력 신호(SO1)가 출력된다.
제2 차동 증폭부(106)는 게이트 전극에 기준 신호(VREFP)가 인가되는 Trp3의 드레인·소스간에 흐르는 전류를 전류원으로 하고, 이 전류원은 Trp4 ∼Trp6의 소스 단자에 접속된다. Trp4, Trp5의 게이트 전극에는 연산 증폭 회로(98)의 출력 신호(OUT)가 인가되어 있다. Trp6의 게이트 전극에는 입력 신호(IN)가 인가되어 있다.
Trp4 ∼ Trp6의 드레인 단자는 커런트 미러 구조의 Trn5, Trn6의 드레인 단자에 접속된다. 또한, Trn5, Trn6의 게이트 전극은 Trp4, Trp5의 드레인 단자에 접속된다.
Trn6의 드레인 단자로부터 차동 출력 신호(SO2)가 출력된다.
출력부(102)는 전원 전압(VDD)과 접지 전원 전압(VSS) 사이에 직렬 접속된 Trp7와 Trn7를 포함한다. Trp7의 게이트 전극에는 차동 출력 신호(SO1)가 인가되어 있다. Trn7의 게이트 전극에는 차동 출력 신호(SO2)가 인가되어 있다. Trp7 및 Trn7의 드레인 단자로부터, 출력 신호(OUT)가 출력된다.
또한, Trp7의 게이트 전극은 Trp8의 드레인 단자가 접속된다. Trp8의 소스 단자는 전원 전압(VDD)에 접속되고, 게이트 전극에는 인에이블 신호(ENB)가 인가된다. Trn7의 게이트 전극은 Trn8의 드레인 단자가 접속된다. Trn8의 소스 단자는 접지 전원 전압(VSS)에 접속되고, 게이트 전극에는 반전 인에이블 신호(XENB)가 인가된다.
이러한 구성의 연산 증폭 회로(98)는 도 19에 도시하는 바와 같이 기준 신호(VREFN, VREFP), 인에이블 신호(ENB), 반전 인에이블 신호(XENB)가 동작하고, 입력 신호(IN)의 전압에 오프 셋을 부가한 출력 신호(OUT)를 출력한다. 기준 신호(VREFN)와 인에이블 신호(ENB)로서, 도 16 및 도 17에 도시한 제어 신호(cnt1)를 이용할 수 있다. 기준 신호(VREFP)와 반전 인에이블 신호(ENB)로서, 제어 신호(cnt1)를 반전한 신호를 이용할 수 있다.
제1 차동 증폭부(104)에 있어서, 기준 신호(VREFN)의 논리 레벨이 "H"가 되어 Trn1이 전류원으로서 동작을 개시하면, 출력 신호(OUT)와 입력 신호(IN)에 기초하여, 차동쌍을 구성하는 Trn2, Trn3와 Trn4의 구동 능력의 차에 대응한 전압이 차동 출력 신호(SO1)로서 출력된다. 이 때 Trp8은 차단되므로, 차동 출력 신호(SO1)가 그대로 Trp7의 게이트 전극에 인가된다. 또한, 제2 차동 증폭부(106)에 있어서도, 마찬가지로 차동 출력 신호(SO2)가 Trn7의 게이트 전극에 인가된다. 그 결과, 출력부(102)는 입력 신호(IN)에 상술한 차동쌍을 구성하는 구동 능력에 대응한 오프 셋이 부가된 출력 신호(OUT)를 출력할 수 있다.
제1 차동 증폭부(104)에 있어서, 기준 신호(VREFN)의 논리 레벨이 "L"이 되어 Trn1이 차단되면, 증폭 동작이 불가능하게 되어, Trp8을 통해 Trp7의 게이트 전극에 전원 전압(VDD)이 인가된다. 마찬가지로, 제2 차동 증폭부(106)에 있어서도, Trn8을 통해 Trn7의 게이트 전극에 접지 전원 전압(VSS)이 인가된다. 그 결과, 출력부(102)는 그 출력을 하이 임피던스 상태로 한다. 또한, 기준 신호(VREFN, VREFP)에 의해, 전류원에 흐르는 전류를 제한 또는 정지할 수 있으므로, 동작이 불필요한 기간에서는 동작 전류가 흐르지 않도록 제어할 수 있다.
이렇게 함으로써, 연산 증폭 회로(98)는 오프 셋을 고정밀도로 부가할 수 있다. 따라서, 도 4의 구성예에 있어서는, 전압 팔로워 회로에 의한 임피던스 변환을 이용하여, 가변 저항 회로의 저항치를 가변 제어할 수 있어, 표시 패널의 종류에 관계없이 범용적인 기준 전압 발생 회로를 구성할 수 있다.
제4 구성예에서는, 가변 저항 회로(VR0 ∼ VR3)를 제어 신호(cnt0, cnt1)로 가변 제어하는 것으로 설명했으나, 이것에 한정되는 것은 아니다. 가변 저항 회로(VR0 ∼ VR3)를 별개의 제어 신호로 가변 제어하도록 해도 된다.
4. 기타
이상에 있어서는 TFT을 이용한 액정 패널을 구비하는 액정 장치를 예로 설명했는데, 이에 한정되는 것은 아니다. 기준 전압 발생 회로(48)에서 생성한 기준 전압을 소여의 전류 변환 회로에서 전류로 바꿔, 전류 구동형의 소자에 공급하도록 해도 된다. 이렇게 하면, 예를 들면 신호 전극 및 주사 전극에 의해 특정되는 화소에 대응하여 형성된 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC에도 적용할 수 있다.
도 20에 이러한 신호 드라이버 IC에 의해 구동되는 유기 EL 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 도시한다.
유기 EL 패널은 신호 전극(Sm)과 주사 전극(Gn)의 교차점에, 구동 TFT(800nm)와, 스위치 TFT(810nm)와, 유지 캐패시터(820nm)와, 유기 LED(830nm)를 갖는다. 구동 TFT(800nm)는 p형 트랜지스터에 의해 구성된다.
구동 TFT(800nm)와 유기 LED(830nm)는 전원선에 직렬로 접속된다.
스위치 TFT(810nm)는 구동 TFT(800nm)의 게이트 전극과, 신호 전극(Sm) 사이에 삽입된다. 스위치 TFT(810nm)의 게이트 전극은 주사 전극(Gn)에 접속된다.
유지 캐패시터(820nm)는 구동 TFT(800nm)의 게이트 전극과, 캐패시터 라인 사이에 삽입된다.
이러한 유기 EL 소자에 있어서, 주사 전극(Gn)이 구동되어 스위치 TFT(810nm)가 온으로 되면, 신호 전극(Sm)의 전압이 유지 캐패시터(820nm)에 기입됨과 동시에,구동 TFT(800nm)의 게이트 전극에 인가된다. 구동 TFT(800nm)의 게이트 전압(Vgs)은 신호 전극(Sm)의 전압에 의해 결정되고, 구동 TFT(800nm)에 흐르는 전류가 정해진다. 구동 TFT(800nm)와 유기 LED(830nm)는 직렬 접속되어 있으므로, 구동 TFT(800nm)에 흐르는 전류가 그대로 유기 LED(830nm)에 흐르는 전류가 된다.
따라서, 유지 캐패시터(820nm)에 의해 신호 전극(Sm)의 전압에 따른 게이트 전압(Vgs)을 유지함으로써, 예를 들면 1프레임 기간중에 있어서, 게이트 전압(Vgs)에 대응한 전류를 유기 LED(830nm)에 흐르게 함으로써, 해당 프레임에 있어서 계속해서 빛나는 화소를 실현할 수 있다.
도 21a에 신호 드라이버 IC를 이용하여 구동되는 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 도시한다. 도 21b에 이 화소 회로의 표시 제어 타이밍의 일례를 도시한다.
이 경우도, 유기 EL 패널은 구동 TFT(900nm)와, 스위치 TFT(910nm)와, 유지 캐패시터(920nm)와, 유기 LED(930nm)를 갖는다.
도 20에 도시한 2 트랜지스터 방식의 화소 회로와 다른 점은 정전압 대신에 스위치 소자로서의 p형 TFT(940nm)를 통해 정전류원(950nm)으로부터의 정전류 Idata를 화소에 공급하도록 한 점과, 전원선에 스위치 소자로서의 p형 TFT(960nm)를 통해 유지 캐패시터(920nm) 및 구동 TFT(900nm)와 접속하도록 한 점이다.
이러한 유기 EL 소자에 있어서, 우선 게이트 전압(Vgp)에 의해 p형 TFT(960nm)를 오프로 하여 전원선을 차단하고, 게이트 전압(Vse1)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)를 온으로 하고, 정전류원(950nm)으로부터의 정전류 Idata를 구동 TFT(900nm)에 흐르게 한다.
구동 TFT(900nm)에 흐르는 전류가 안정되기까지의 동안에, 유지 캐패시터(920nm)에는 정전류 Idata에 따른 전압이 유지된다.
계속해서, 게이트 전압(Vsel)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)를 오프로 하고, 또한 게이트 전압(Vgp)에 의해 P형 TFT(960nm)를 온으로 하여, 전원선과 구동 TFT(900nm) 및 유기 LED(930nm)를 전기적으로 접속한다. 이 때, 유지 캐패시터(920nm)에 유지된 전압에 의해, 정전류 Idata와 거의 동등하거나 또는 이에 따른 크기의 전류가 유기 LED(930nm)에 공급된다.
이러한 유기 EL 소자에서는, 예를 들면 주사 전극을 게이트 전압(Vse1)이 인가되는 전극, 신호 전극을 데이터선으로 하여 구성할 수 있다.
유기 LED는 투명 아노드(ITO)의 상부에 발광층을 설치하고, 또한 그 상부에 메탈 캐소드를 설치하도록 해도 되고, 메탈 아노드의 상부에 발광층, 광투과성 캐소드, 투명 시일을 설치하도록 해도 되며, 그 소자 구조에 한정되는 것은 아니다.
이상 설명한 바와 같은 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC를 상술한 바와 같이 구성함으로써, 유기 EL 패널에 대해 범용적으로 이용되는 신호 드라이버 IC를 제공할 수 있다.
또한, 본 발명은 상술한 실시의 형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양하게 변형 실시가 가능하다. 예를 들면, 플라즈마 디스플레이 장치에도 적용 가능하다.

Claims (19)

  1. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치(多値)의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    그 양단 사이의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 전압을 출력하는 제1 래더 저항 회로;
    저항치가 고정된 복수의 저항 회로가 직렬 접속되고, 복수의 전압을 출력하는 제2 래더 저항 회로; 및
    그 양단 사이의 저항치가 가변하는 가변 저항 회로를 적어도 1개 포함하고, 다치의 전압을 출력하는 제3 래더 저항 회로를 포함하고,
    상기 제1 ∼ 제3 래더 저항 회로는,
    제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬로 접속되고,
    상기 제1 및 제3 래더 저항 회로에 포함되는 가변 저항 회로는,
    소여의 코맨드 설정 또는 소여의 가변 제어 신호에 기초하여, 저항치가 가변 제어되는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제1항에 있어서,
    상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는,
    스위치 소자와 저항 소자가 직렬 접속된 저항 전환 회로가 병렬 접속되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제2항에 있어서,
    상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는,
    상기 저항 전환 회로와 병렬로 접속된 저항 소자를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제1항에 있어서,
    상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는,
    저항 소자와 상기 저항 소자와 병렬로 접속된 스위치 소자를 포함하는 저항 전환 회로가 직렬 접속되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  5. 제2항에 있어서,
    상기 제1 또는 제3 래더 저항 회로는,
    상기 가변 저항 회로를 적어도 2개 갖고, 직렬 접속되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  6. 제1항에 있어서,
    상기 제1 또는 제3 래더 저항 회로에 포함되는 가변 저항 회로는,
    제1 ∼ 제 R(R는 2 이상의 정수) 기준 전압 중 제 i(1≤ i≤ R, i는 정수)기준 전압을 생성하기 위한 제 i(i는 양의 정수) 분할 노드와 제 (i-1)의 기준 전압을 출력하기 위한 제 (i-1) 분할 노드 사이에 삽입된 저항 소자;
    상기 제 i 분할 노드에 그 입력이 접속된 전압 팔로워 접속의 제1 연산 증폭 회로;
    제 i 기준 전압의 출력 노드와 상기 제1 연산 증폭 회로의 출력 사이에 삽입된 제1 스위치 소자; 및
    상기 제 i 기준 전압의 출력 노드와 상기 제 i 분할 노드 사이에 삽입된 제2 스위치 소자를 포함하고,
    상기 제1 및 제2 스위치 소자는,
    소여의 구동 기간의 전반 기간에서, 상기 제1 스위치 소자가 온 상태, 상기 제2 스위치 소자가 오프 상태로 제어되고,
    상기 구동 기간의 후반 기간에서, 상기 제1 스위치 소자가 오프 상태, 상기 제2 스위치 소자가 온 상태로 제어되며,
    상기 제1 연산 증폭 회로는,
    상기 후반 기간에서, 그 동작 전류가 제한 또는 정지되는 것을 특징으로 하는 기준 전압 발생 회로.
  7. 제6항에 있어서,
    상기 제1 연산 증폭 회로의 출력과 제 (i+1) 기준 전압의 출력 노드 사이에 삽입된 제2 연산 증폭 회로를 포함하고,
    상기 제2 연산 증폭 회로는,
    상기 전반 기간에서, 제 i 기준 전압에 소여의 오프셋 전압을 부가한 전압을 출력하고,
    상기 후반 기간에서, 그 동작 전류가 제한 또는 정지되는 것을 특징으로 하는 기준 전압 발생 회로.
  8. 제1항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  9. 제2항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  10. 제3항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  11. 제4항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  12. 제5항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  13. 제6항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  14. 제7항에 있어서,
    상기 제1 ∼ 제3 래더 저항 회로를 구성하는 제1 ∼ 제P(P는 양의 정수) 저항 회로 중, 제1 표시 패널을 구동하는 경우의 제L(1 ≤ L ≤ P, L은 정수) 저항 회로의 저항치를 제1 저항치, 제2 표시 패널을 구동하는 경우의 제L 저항 회로의 저항치를 제2 저항치로 한 경우,
    상기 제2 래더 저항 회로는,
    상기 제2 저항치에 대한 상기 제1 저항치의 비가 2 이하가 되는 저항 회로에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  15. 제1항에 기재된 기준 전압 발생 회로;
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로; 및
    상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  16. 제15항에 있어서,
    상기 가변 제어 신호가 입력되는 외부 입력 단자를 포함하는 것을 특징으로 하는 표시 구동 회로.
  17. 복수의 신호 전극;
    상기 복수의 신호 전극과 교차하는 복수의 주사 전극;
    상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소;
    상기 복수의 신호 전극을 구동하는 제15항에 기재된 표시 구동 회로; 및
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  18. 복수의 신호 전극;
    상기 복수의 신호 전극과 교차하는 복수의 주사 전극; 및
    상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소를 포함하는 표시 패널;
    상기 복수의 신호 전극을 구동하는 제15항에 기재된 표시 구동 회로; 및
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  19. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서,
    제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬 접속된 제1 ∼ 제3 래더 저항 회로 중, 제2 래더 저항 회로의 저항치를 고정한 상태로, 상기 제1 및 제3 래더 저항 회로에 포함되는 저항 회로의 저항치를 소여의 코맨드 또는 가변 제어 신호에 기초하여 가변 제어하는 것을 특징으로 하는 기준 전압 발생방법.
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