KR100532722B1 - 표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법 - Google Patents

표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법 Download PDF

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Abstract

정상적으로 흐르는 전류를 삭감함으로써, 저소비 전력화를 도모할 수 있는 표시 구동 회로, 표시 장치, 표시 패널 및 표시 구동 방법을 제공한다. 신호 드라이버 IC(넓은 의미로는, 표시 구동 회로)(30)는 계조 데이터를 이용하여 신호 전극을 구동하는 신호 전극 구동 회로(62)를 포함한다. 신호 전극 구동 회로(62)는 프리 차지 회로(70), DAC 회로(72), 구동 전압 조정 회로(74)를 포함한다. 프리 차지 회로(70)는 1 수평 주사기간의 처음 기간인 제1 스테이지에서, 신호 전극에 접속되는 출력 전극(Vout)을 프리 차지 전압으로 설정한다. 제1 스테이지 다음의 제2 스테이지에서는, DAC 회로(72)가 계조 데이터에 기초하는 기준 전압에 출력 전극(Vout)을 설정한다. 제2 스테이지 다음의 제3 스테이지에서는, 구동 전압 조정 회로(74)가 이 계조 데이터를 이용하여 출력 전극(Vout)의 전압을 조정한다.

Description

표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법{DISPLAY DRIVER CIRCUIT, DISPLAY PANEL, DISPLAY DEVICE, AND DISPLAY DRIVE METHOD}
본 발명은 표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법에 관한 것이다.
최근, 휴대 전화로 대표되는 휴대형 전자 기기의 표시 장치로서, 박막 트랜지스터(Thin Film Transistor : 이하, TFT라고 생략한다.)형 액정 장치가 이용되고 있다. 그 때문에, TFT형 액정 장치의 저소비 전력화가 요구되고 있다.
그러나, TFT형 액정 장치를 구동하는 표시 구동 회로에서는, 화소에 배치된 TFT(넓은 의미로는, 화소 스위치 소자)에 접속되는 신호 전극을, 전압 팔로워 접속된 연산 증폭기를 이용하여 구동하는 것이 행해진다. 이것에 의해, 높은 구동 능력을 얻을 수 있지만, 연산 증폭기에 정상적으로 전류를 계속 흐르게 할 필요가 있기 때문에, 소비 전력을 저감하는 것이 곤란하다는 문제가 있었다.
본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 정상적으로 흐르는 전류를 삭감함으로써, 저소비 전력화를 도모할 수 있는 표시 구동 회로, 표시 패널, 표시 장치 및 표시 구동 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위해서 본 발명은, (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여, 신호 전극을 구동하는 표시 구동 회로에 있어서, 구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압에 설정하는 프리 차지 회로, 상기 프리 차지 전압에 설정된 상기 출력 전극을 상기 계조 데이터에 기초하는 기준 전압으로 설정하는 전압 선택 회로, 및 상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하는 구동 전압 조정 회로를 포함하는 표시 구동 회로에 관계한다.
본 발명에 의하면, 구동 기간에 신호 전극에 공급해야 하는 전압을, 먼저 프리 차지 회로에 의해 프리 차지 전압으로 설정하고, 전압 선택 회로에 의해 계조 데이터에 기초하는 기준 전압으로 크게 설정한 후, 구동 전압 조정 회로에 의해 조정하도록 하였기 때문에, 연산 증폭기를 이용하지 않고, 목적으로 하는 계조 전압을 신호 전극에 인가할 수 있다. 이것에 의해, 연산 증폭기에 정상적으로 흐르는 전류 소비를 삭감하고, 표시 구동 회로의 저소비 전력화를 도모할 수 있게 된다.
또 본 발명에 관한 표시 구동 회로는, 상기 전압 선택 회로는 상기 출력 전극을 (a+b) 비트의 계조 데이터의 상위 a 비트에 기초하는 기준 전압으로 설정할 수 있다.
여기서 상위 a 비트를 이용함으로써, 예를 들면 6 비트의 계조 데이터에 기초하는 계조 레벨을 16 종류로 분할하는 상위 4 비트의 계조 데이터와 같이, (a+b) 비트의 계조 데이터에 기초하는 계조 레벨을 크게 구분할 수 있다.
본 발명에 의하면, 상술한 바와 같이 연산 증폭기를 이용하지 않고 목적으로 하는 계조 전압을 신호 전극에 인가할 수 있는 표시 구동 회로에 있어서, 미리 준비해 둔 기준 전압의 수를 줄일 수 있고, 구성의 간소화를 도모할 수 있다.
또 본 발명에 관한 표시 구동 회로는, 상기 구동 전압 조정 회로는 소여의 제1 전원 전압이 공급되는 제1 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제1 트랜지스터와, 소여의 제2 전원 전압이 공급되는 제2 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제2 트랜지스터를 포함하고, 상기 제1 또는 제2 트랜지스터의 게이트 전극에 (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 게이트 신호가 인가되어도 좋다.
본 발명에 의하면, 제1 및 제2 전원선과 출력 전극 사이에 접속된 제1 및 제2 트랜지스터를 포함하는 구동 전압 조정 회로를 이용하도록 하였기 때문에, 제1 또는 제2 트랜지스터의 PWM 제어에 의해, 용량성을 갖는 출력 전극의 부하나 표시 패널의 계조 특성에 따라서, 목적으로 하는 계조 전압을 정밀도 좋게 설정할 수 있다.
또 본 발명에 관한 표시 구동 회로는, 상기 구동 전압 조정 회로는 감마 보정 전압이 공급되는 신호선에 그 소스 단자가 접속되고, 상기 출력 전극에 그 드레인 단자가 접속된 적어도 1개의 감마 보정용 트랜지스터를 포함하고, 상기 감마 보정용 트랜지스터의 게이트 전극에 (a+b) 비트의 계조 데이터에 기초하여 생성된 게이트 신호가 인가되어도 좋다.
본 발명에 의하면, 보정해야 하는 감마 보정 전압이 공급되는 신호선과 출력 전극 사이에 감마 보정용 트랜지스터를 설치하고, 이 감마 보정용 트랜지스터를 계조 데이터에 기초하여 제어하도록 하였기 때문에, 디지털적인 트랜지스터 제어에 의해 기준 전압에 설정된 출력 전극의 전압을 감마 보정할 수 있다. 따라서, 감마 보정 전압에 구동하는 기간을 짧게 할 수 있고, 또한 구성의 간소화를 도모할 수 있다.
또 본 발명에 관한 표시 구동 회로는, 상기 구동 전압 조정 회로는 소여의 제1 전원 전압이 공급되는 제1 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제1 트랜지스터와, 소여의 제2 전원 전압이 공급되는 제2 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제2 트랜지스터와, 감마 보정 전압이 공급되는 신호선에 그 소스 단자가 접속되고, 상기 출력 전극에 그 드레인 단자가 접속된 적어도 1개의 감마 보정용 트랜지스터를 포함하고, 상기 제1 또는 제2 트랜지스터의 게이트 전극에, (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 게이트 신호가 인가되고, 상기 감마 보정용 트랜지스터의 게이트 전극에 (a+b) 비트의 계조 데이터에 기초하여 생성된 게이트 신호가 인가되어도 좋다.
본 발명에서는, 구동 기간에 신호 전극에 공급해야 하는 전압을 먼저 프리 차지 회로에 의해 프리 차지 전압으로 설정하고, 전압 선택 회로에 의해 계조 데이터에 기초하는 기준 전압으로 크게 설정한 후, 구동 전압 조정 회로에 의해 조정하도록 하였다. 또한, 보정해야 하는 감마 보정 전압이 공급되는 신호선과 출력 전극 사이에 감마 보정용 트랜지스터를 설치하고, 이 감마 보정용 트랜지스터를 계조 데이터에 기초하여 제어하도록 하였다. 이것에 의해, 연산 증폭기를 이용하지 않고, 목적으로 하는 계조 전압을 신호 전극에 인가할 수 있다. 따라서, 연산 증폭기에 정상적으로 흐르는 전류 소비를 삭감하고, 표시 구동 회로의 저소비 전력화를 도모할 수 있게 된다. 또, 동시에 디지털적인 트랜지스터 제어에 의해 출력 전극의 전압을 감마 보정할 수 있다.
또 본 발명에 관한 표시 구동 회로는, 상기 출력 전극과 전기적으로 접속되는 신호 전극에 화소에 대응하는 화소 스위치 소자를 통해 화소 전극이 접속되는 경우에, 상기 프리 차지 전압은 상기 화소 전극의 대향 전극의 전압과 동위상의 전압이어도 된다.
여기서 대향 전극의 전압과 동위상의 전압은 대향 전극의 전압과 동일하지 않아도 되고, 제1 또는 제2 전원 전압의 한쪽에 미소 전압만큼 시프트한 전압을 포함할 수 있으며, 대향 전극의 전압과 동위상으로 변화하면 된다.
본 발명에 의하면, 화소 전극과 대향 전극 사이의 인가 전압의 절대값을 유지한 채로 극성만을 변화시킬 수 있기 때문에, 일반적인 극성 반전 구동을 행하는 표시 구동 회로에 범용적으로 이용할 수 있고, 저소비 전력화를 도모할 수 있다.
또 본 발명에 관한 표시 패널은 다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소와, 계조 데이터에 기초하여 상기 다수의 신호 전극을 구동하는 상기 어느 하나에 기재된 표시 구동 회로와, 상기 다수의 주사 전극을 주사하는 주사 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 신호 전극을 구동하는 표시 구동 회로에 연산 증폭기를 이용하지 않기 때문에, 표시 구동 회로를 포함하는 표시 패널의 저소비 전력화를 도모할 수 있다.
또 본 발명에 관한 표시 장치는, 다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소를 포함하는 표시 패널과, 계조 데이터에 기초하여 상기 다수의 신호 전극을 구동하는 상기 어느 하나에 기재된 표시 구동 회로와, 상기 다수의 주사 전극을 주사하는 주사 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 신호 전극을 구동하는 표시 구동 회로에 연산 증폭기를 이용하지 않기 때문에, 표시 구동 회로를 포함하는 표시 장치의 저소비 전력화를 도모할 수 있다.
또 본 발명은, (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여 신호 전극을 구동하는 표시 구동 방법에 있어서, 구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하고, 상기 프리 차지 전압으로 설정된 상기 출력 전극을 상기 계조 데이터에 기초하는 기준 전압으로 설정하고, 상기 계조 데이터를 이용하여 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하는 표시 구동 방법에 관계한다.
본 발명에 의하면, 구동 기간에 신호 전극에 공급해야 하는 전압을 먼저 프리 차지 전압으로 설정하고, 계조 데이터에 기초하는 기준 전압으로 크게 설정한 후, 계조 데이터에 기초하는 조정을 하도록 하였기 때문에, 연산 증폭기를 이용하지 않고 목적으로 하는 계조 전압을 신호 전극에 인가할 수 있다. 이것에 의해, 연산 증폭기에 정상적으로 흐르는 전류 소비를 삭감하고, 표시 구동의 저소비 전력화를 도모할 수 있게 된다.
또 본 발명에 관한 표시 구동 방법은, 상기 출력 전극을 (a+b) 비트의 계조 데이터의 상위 a 비트에 기초하는 기준 전압으로 설정할 수 있다.
여기에서 상위 a 비트를 이용함으로써, 예를 들면 6 비트의 계조 데이터에 기초하는 계조 레벨을 16종류로 분할하는 상위 4 비트의 계조 데이터와 같이, (a+b) 비트의 계조 데이터에 기초하는 게조 레벨을 크게 구분할 수 있다.
본 발명에 의하면, 상술한 바와 같이, 연산 증폭기를 이용하지 않고 목적으로 하는 계조 전압을 신호 전극에 인가할 수 있기 때문에, 미리 준비해 둔 기준 전압의 수를 줄이고, 구성의 간소화를 도모할 수 있다.
또 본 발명에 관한 표시 구동 방법은, (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 기간만큼, 소여의 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선의 어느 한쪽과, 상기 기준 전압으로 설정된 상기 출력 전극을 전기적으로 접속할 수 있다.
본 발명에 의하면, PWM 제어에 의해, 제1 및 제2 전원선과 출력 전극을 전기적으로 접속하도록 하였기 때문에, 용량성을 갖는 출력 전극의 부하나 표시 패널의 계조 특성에 따라 목적으로 하는 계조 전압을 정밀도 좋게 설정할 수 있다.
또 본 발명에 관한 표시 구동 방법은, (a+b) 비트의 계조 데이터에 기초하여, 상기 기준 전압으로 설정된 출력 전극을 소여의 감마 보정 전압으로 설정할 수 있다.
본 발명에 의하면, 계조 데이터에 기초하여 기준 전압으로 설정된 출력 전극을 감마 보정 전압으로 설정하도록 하였기 때문에, 감마 보정 전압에 구동하는 기간을 짧게 할 수 있고, 또한 구성의 간소화를 도모할 수 있다.
이하, 본 발명의 바람직한 실시형태에 대해 도면을 이용하여 상세하게 설명한다. 또한, 이하에 설명하는 실시형태는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또 이하에서 설명되는 구성의 전부가 본 발명의 필수 구성 요건이라고는 한정하지 않는다.
1. 액정 장치
도 1은 액정 장치의 구성의 개요를 도시한다.
액정 장치(넓은 의미로는, 전기 광학 장치, 표시 장치)(10)는 TFT형 액정 장치이다. 액정 장치(10)는 액정 패널(넓은 의미로는 표시 패널)(20)을 포함한다.
액정 패널(20)은 예를 들면 유리 기판 상에 형성된다. 이 유리 기판 상에는 Y 방향으로 다수 배열되어 각각 X 방향으로 신장하는 주사 전극(게이트 라인)(G1∼GN)(N은 2 이상의 자연수)과, X 방향으로 다수 배열되어 각각 Y 방향으로 신장하는 신호 전극(소스 라인)(S1∼SM)(M은 2 이상의 자연수)이 배치되어 있다. 주사 전극(Gn)(1≤n≤N, n은 자연수)과 신호 전극(Sm)(1≤m≤M, m은 자연수)과의 교차점에 대응하여, 화소(화소 영역)가 배치되어 있다. 이 화소는 TFT(넓은 의미로는 화소 스위치 소자)(22nm)를 포함한다.
TFT(22nm)의 게이트 전극은 주사 전극(Gn)에 접속되어 있다. TFT(22nm)의 소스 전극은 신호 전극(Sm)에 접속되어 있다. TFT(22nm)의 드레인 전극은 액정 용량(넓은 의미로는 액정 소자)(24nm)의 화소 전극(26nm)에 접속되어 있다.
액정 용량(24nm)에 있어서는 화소 전극(26nm)에 대향하는 대향 전극(28nm) 사이에 액정이 밀봉되어 형성되고, 이들 전극간의 인가 전압에 따라 화소의 투과율이 변화하게 되어 있다. 대향 전극(28nm)에는 대향 전극 전압(Vcom)이 공급된다.
액정 장치(10)는 신호 드라이버 IC(30)를 포함할 수 있다. 신호 드라이버 IC(30)로서, 본 실시형태에서의 표시 구동 회로를 이용할 수 있다. 신호 드라이버 IC(30)는 화상 데이터에 따라, 액정 패널(20)의 신호 전극(S1∼SM)을 구동한다.
액정 장치(10)는 주사 드라이버 IC(넓은 의미로는 주사 전극 구동 회로)(32)를 포함할 수 있다. 주사 드라이버 IC(32)는 1 수직 주사기간 내에 액정 패널(20)의 주사 전극(G1∼GN)을 순차 구동한다.
액정 장치(10)는 전원 회로(34)를 포함할 수 있다. 전원 회로(34)는 신호 전극의 구동에 필요한 전압을 생성하여 신호 드라이버 IC(30)에 공급한다. 또한 전원 회로(34)는 주사 전극의 구동에 필요한 전압을 생성하여 주사 드라이버 IC(32)에 공급한다.
액정 장치(10)는 커먼 전극 구동 회로(36)를 포함할 수 있다. 커먼 전극 구동 회로(36)는 전원 회로(34)에 의해 생성된 대향 전극 전압(Vcom)이 공급되고, 이 대향 전극 전압(Vcom)을 표시 패널(20)의 대향 전극에 출력한다.
액정 장치(10)는 신호 제어 회로(38)를 포함할 수 있다. 신호 제어 회로(38)는 도시하지 않은 중앙 처리 장치(Central Processing Unit : 이하, CPU로 생략한다.) 등의 호스트에 의해 설정된 내용에 따라서, 신호 드라이버 IC(30), 주사 드라이버 IC(32), 전원 회로(34)를 제어한다. 예를 들면, 신호 제어 회로(38)는 신호 드라이버 IC(30) 및 주사 드라이버 IC(32)에 대해, 동작 모드의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하여, 전원 회로(34)에 대해 극성 반전 타이밍의 제어를 행한다.
또한, 도 1에서는 액정 장치(10)에 전원 회로(34), 커먼 전극 구동 회로(36) 또는 신호 제어 회로(38)를 포함하여 구성하도록 하고 있는데, 이들 중 적어도 하나를 액정 장치(10)의 외부에 설치하여 구성하도록 해도 된다. 혹은, 액정 장치(10)에 호스트를 포함시키도록 구성하는 것도 가능하다.
또한, 도 2에 도시하는 바와 같이, 신호 드라이버 IC(30)의 기능을 갖는 신호 드라이버(넓은 의미로는 표시 구동 회로)(40) 및 주사 드라이버 IC(32)의 기능을 갖는 주사 드라이버(넓은 의미로는 주사 전극 구동 회로)(42)를 액정 패널(44)이 형성된 유리 기판 상에 형성하고, 액정 패널(44)을 액정 장치(10)에 포함하는 구성으로 해도 된다. 또, 신호 드라이버(40)만을 액정 패널(44)이 형성된 유리 기판 상에 형성하도록 구성해도 된다.
2. 신호 드라이버 IC
도 3에 신호 드라이버 IC(30)의 구성의 개요를 도시한다.
신호 드라이버 IC(30)는 입력 래치 회로(50), 시프트 레지스터(52), 라인 래치 회로(54), 래치 회로(56)를 포함할 수 있다.
입력 래치 회로(50)는 도 1에 도시하는 신호 제어 회로(38)로부터 공급되는 예를 들면 각 6 비트의 RGB 신호로 이루어지는 계조 데이터를 클록 신호(CLK)에 따라 래치한다. 클록 신호(CLK)는 신호 제어 회로(38)로부터 공급된다.
입력 래치 회로(50)로 래치된 계조 데이터는 시프트 레지스터(52)에서 클록 신호(CLK)에 기초하여 순차 시프트 된다. 시프트 레지스터(52)로 순차 시프트 되어 입력된 계조 데이터는 라인 래치 회로(54)에 조합된다.
라인 래치 회로(54)에 조합된 계조 데이터는 래치 펄스 신호(LP)의 타이밍으로 래치 회로(56)에 래치된다. 래치 펄스 신호(LP)는 수평 주사 주기 타이밍으로 입력된다.
신호 드라이버 IC(30)는 연산 증폭기를 이용하지 않고, (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여 신호 전극을 구동한다. 보다 구체적으로는, 신호 드라이버 IC(30)는 구동 타이밍을 3개의 스테이지로 나누고, (a+b) 비트의 계조 데이터를 이용하여 신호 전극을 구동한다. 그래서, 신호 드라이버 IC(30)는 신호 전극 구동 제어 회로(58), 기준 전압 발생 회로(60), 신호 전극 구동 회로(62)를 포함할 수 있다.
신호 전극 구동 제어 회로(58)는 래치 회로(56)에 의해 래치된 계조 데이터를 이용하여, 수평 주사기간(넓은 의미로는, 선택 기간, 구동 기간)에, 상술한 3 스테이지에 대응하는 구동 제어 신호를 생성하고, 신호 전극 구동 회로(62)에 공급한다.
기준 전압 발생 회로(60)는 (a+b) 비트의 계조 데이터 중 상위 a 비트에 기초하여 다수의 기준 전압을 발생한다.
예를 들면, 계조 데이터가 6(a=4, b=2) 비트인 경우, 고 전위 측의 시스템 전원 전압(VDDHS)과 저 전위 측의 시스템 접지 전원 전압(VSSHS) 사이에 64 계조의 각 계조 레벨에 대응하는 기준 전압이 필요하게 된다. 기준 전압 발생 회로(64)는 상위 4 비트의 계조 데이터에 대응하는 16 종류의 기준 전압(V4, V8, …, V64(=VDDHS))을 발생한다. 이들 기준 전압(V4, V8, …, V64)은 신호 전극 구동 회로(62)에 공급된다.
신호 전극 구동 회로(62)는 기준 전압 발생 회로(60)로부터 공급된 기준 전압과, 신호 전극 구동 제어 회로(58)로부터 공급되는 구동 제어 신호를 이용하여, 출력 전극(Vout1∼VoutM)을 구동한다. 출력 전극(Vout1∼VoutM)은 각각 신호 전극(S1∼SM)과 전기적으로 접속된다.
도 4에 신호 전극 구동 회로(62)의 원리 구성의 개요를 도시한다.
여기서는, 출력 전극(Vout1∼VoutM) 중 1개의 출력 전극에 대한 구성을 도시하고 있다. 또 이하에서는 (a+b) 비트의 계조 데이터에 대해 a가 「4」, b가 「2」로서 설명한다.
신호 전극 구동 회로(62)는 프리 차지 회로(70), DAC 회로(넓은 의미로는, 전압 선택 회로)(72), 구동 전압 조정 회로(74)를 포함한다.
프리 차지 회로(70)는 1 수평 주사기간(1H)(넓은 의미로는, 선택 기간, 구동 기간)의 처음 기간인 제1 스테이지에서, 출력 전극(Vout)을 소여의 프리 차지 전압에 프리 차지한다. 신호 드라이버 IC(30)에 의해, 액정 용량에 인가되는 전압의 극성을 프레임, 라인 혹은 도트 단위로 반전시키는 극성 반전 구동이 행해지는 경우에는, 프리 차지 전압으로서, 극성 반전 구동의 중심 전압인 대향 전극 전압(Vcom)과 동위상의 전압(VCOM)을 채용할 수 있다. 예를 들면, 대향 전극 전압(Vcom)이 -0.5V∼4.5V의 범위에서 극성 반전 주기로 변화하는 경우, 0.0V∼5V(VSSHS∼VDDHS) 범위의 전압(VCOM)을 대향 전극 전압(Vcom)과 동위상으로 변화시킬 수 있다.
DAC 회로(72)는 신호 전극 구동 제어 회로(58)로부터 공급되는 구동 제어 신호에 포함되는 선택 신호에 기초하여, 기준 전압 발생 회로(60)로부터 공급되는 다수의 기준 전압으로부터 1개의 기준 전압을 선택하고, 제1 스테이지에 계속되는 제2 스테이지에서, 선택한 기준 전압으로 출력 전극(Vout)을 설정한다. 이와 같은 선택 신호는 신호 전극 구동 제어 회로(58)에서 6 비트의 계조 데이터의 상위 비트(예를 들면, 6 비트의 계조 데이터의 상위 4 비트)에 기초하여 생성된다.
구동 전압 조정 회로(74)는 제2 스테이지에 계속되는 제3 스테이지에서, 신호 전극 구동 제어 회로(58)로부터 공급되는 구동 제어 신호에 포함되는 제어 신호(게이트 신호)에 기초하여, 출력 전극(Vout)의 전압을 조정한다. 이와 같은 제어 신호는 신호 전극 구동 제어 회로(58)에 있어서, 6 비트의 계조 데이터의 하위 비트 또는 이 하위 비트와 상위 비트의 적어도 일부(예를 들면, 6 비트의 계조 데이터의 하위 2비트, 또는 6 비트의 계조 데이터)에 기초하여 생성된다.
이와 같이 구성함으로써, 예를 들면 극성 반전 구동과 같이 출력 전극의 인가 전압을 변화시키는 경우, 먼저 제1 스테이지에서 프리 차지 전압에 설정된 출력 전극을 제2 스테이지에서 상위 4 비트의 계조 데이터에 대응하는 큰 목적 전압으로 설정한 후, 계속되는 제3 스테이지에서 6 비트의 계조 데이터에 대응하는 계조 전압으로 조정할 수 있다. 따라서, 연산 증폭기를 이용하지 않고, 목적으로 하는 계조 전압을 신호 전극에 인가할 수 있기 때문에, 연산 증폭기에 정상적으로 흐르는 전류 소비를 삭감하고, 저소비 전력화를 도모할 수 있게 된다.
이하에서는, 이와 같은 신호 전극 구동 회로(62)의 구체적인 구성에 대해 설명한다.
2.1 제1 실시형태
제1 실시형태에서는, 구동 전압 조정 회로(74)로서 6 비트의 계조 데이터의 하위 2비트 또는 이 하위 2비트와 상위 4 비트의 적어도 일부에 기초하는 펄스 폭 변조(Pulse Width Modulation : 이하, PWM이라고 생략한다.) 제어에 의해 출력 전극의 전압을 조정하는 PWM 회로가 이용되고 있다.
도 5에 제1 실시형태에서의 신호 전극 구동 회로(62)의 구성예를 도시한다.
프리 차지 회로(70)는 프리 차지용 p형 MOS 트랜지스터(Tpr)를 포함한다. 프리 차지용 p형 MOS 트랜지스터(Tpr)의 소스 단자는 전압(VCOM)(넓은 의미로는 프리 차지 전압)이 공급되고 있는 프리 차지선에 접속되고, 그 드레인 단자는 출력 전극(Vout)에 접속된다. 프리 차지용 p형 MOS 트랜지스터(Tpr)의 게이트 전극에는 프리 차지 신호(PC)가 인가된다. 프리 차지 신호(PC)는 신호 전극 구동 제어 회로(58)에 있어서, 예를 들면 래치 펄스 신호(LP)에 의해 규정되는 1H의 처음 소여의 기간(제1 스테이지의 기간)만큼 액티브가 되도록 생성된다.
또한, 극성 반전 구동에 의해, 부극성에서 정극성으로 극성 반전이 행해지는 경우, 프리 차지 전압으로서 전압(VCOM)을 보다 정극성 측으로 시프트 하여 목적으로 하는 계조 전압에 가까운 전압을 이용하도록 해도 된다. 이 경우, 목적으로 하는 계조 전압에 재빨리 도달시킬 수 있다. 또 극성 반전 구동에 의해, 정극성에서 부극성으로 극성 반전이 행해지는 경우, 프리 차지 전압으로서, 전압(VCOM)을 보다 부극성 측으로 시프트 하여 목적으로 하는 계조 전압에 가까운 전압을 이용하도록 해도 된다. 이 경우에도, 목적으로 하는 계조 전압에 재빨리 도달시킬 수 있다.
DAC 회로(넓은 의미로는, 전압 선택 회로)(72)는 전압 선택용 p형 MOS 트랜지스터(Tp1∼Tp16)를 포함한다. 전압 선택용 p형 MOS 트랜지스터(Tpj)(1 ≤j ≤16)의 소스 단자는 기준 전압 발생 회로(60)로부터 공급된 기준 전압(V)(4j)(=V4, V8, …, V64)이 인가되는 기준 전압 공급선에 접속되고, 그 드레인 단자는 출력 전극(Vout)에 접속된다. 전압 선택용 p형 MOS 트랜지스터(Tpj)의 게이트 전극에는 선택 신호(cj)가 인가된다. 선택 신호(c)(4j)(=c4, c8, …, c64)는 예를 들면, 신호 전극 구동 제어 회로(58)에서 생성된다.
구동 전압 조정 회로(74)는 제1 및 제2 트랜지스터(Tppwm, Tnpwm)를 포함한다. 제1 트랜지스터(Tppwm)는 p형 MOS 트랜지스터에 의해 실현할 수 있다. 제2 트랜지스터(Tnpwm)는 n형 MOS 트랜지스터에 의해 구성할 수 있다.
제1 트랜지스터(Tnpwm)의 소스 단자는 고 전위 측의 시스템 전원 전압(VDDHS)(넓은 의미로는, 제1 전원 전압)이 공급되는 제1 전원선에 접속되고, 그 드레인 단자는 출력 전극(Vout)에 접속된다. 제1 트랜지스터(Tppwm)의 게이트 전극에는 게이트 신호(cpp)가 인가된다. 게이트 신호(cpp)는 예를 들면 신호 전극 구동 제어 회로(58)에서 생성된다.
제2 트랜지스터(Tppwm)의 소스 단자는 저 전위 측의 시스템 접지 전원 전압(VSSHS)(넓은 의미로는, 제2 전원 전압)이 공급되는 제2 전원선에 접속되고, 그 드레인 단자는 출력 전극(Vout)에 접속된다. 제2 트랜지스터(Tnpwm)의 게이트 전극에는 게이트 신호(cpn)가 인가된다. 게이트 신호(cpn)는 예를 들면 신호 전극 구동 제어 회로(58)에서 생성된다.
이와 같이 구동 전압 조정 회로(74)는 제1 트랜지스터(Tppwm)를 통해 출력 전극과 고 전위 측의 시스템 전원 전압(VDDHS)을 전기적으로 접속시키고, 또는 제2 트랜지스터(Tnpwm)를 통해 출력 전극과 저 전위 측의 시스템 접지 전원 전압(VSSHS)을 전기적으로 접속시킨다. 이것에 의해, 제1 또는 제2 트랜지스터(Tppwm, Tnpwm)의 도통 기간에 따라서, 용량성의 출력 전극의 전압을 높게 한다든지, 낮게 한다든지 하여 전압 조정을 행할 수 있게 되어 있다. 제1 및 제2 트랜지스터(Tppwm, Tnpwm)의 도통 기간은 게이트 신호(cpp, cpn)의 펄스 폭에 의해 제어된다.
여기서 계조 데이터가 예를 들면 도 6에 도시하는 바와 같이 6 비트 구성의 계조 데이터(D5∼D0)이고, 상위 4(a=4) 비트의 계조 데이터(D5∼D2), 하위 2(b=2) 비트의 계조 데이터(D1∼D0)에 의해 구성되는 것으로 한다.
예를 들면 액정 패널(20)의 계조 특성은, 도 7에 도시하는 바와 같은 특성을 나타낸다. 즉, 화소의 투과율이 높은 범위와 낮은 범위에서는, 신호 전극의 인가 전압의 변화에 대한 투과율의 변화율이 작지만, 화소의 투과율이 중간인 곳에서는 신호 전극의 인가 전압의 변화에 대한 투과율의 변화율이 커진다. 그 때문에, 계조 데이터에 기초하여 신호 전극에 인가하는 계조 전압(Vg)에 대해서는 이 계조 특성을 고려한 전압으로 설정할 필요가 있다.
그래서 화소의 투과율이 0% 내지 100% 사이를 64의 계조 레벨로 구분하였을 때, 상위 4 비트분의 계조 데이터에 대응하는 16 종류의 기준 전압을 준비해 둔다.
그리고, 출력 전극(Vout)을 계조 데이터에 기초하는 계조 전압(Vg)으로 설정하는 경우에는, 먼저 제1 스테이지에서, 6 비트의 계조 데이터가 입력되었을 때, 출력 전극(Vout)을 프리 차지 전압으로 프리 차지한다. 다음의 제2 스테이지에서는 미리 준비된 계조 레벨(x)(0 ≤x ≤60, x는 정수)과 계조 레벨(x+4) 사이에 있는 6 비트의 계조 데이터에 대해, 목적 전압을 전압(Vx)(또는 전압(Vx+4))으로서, 이 목적 전압(Vx)(또는 목적 전압(Vx+4))을 선택하기 위한 선택 신호(cx)(또는 cx+4)를 생성한다. 다음의 제3 스테이지에서는, 계조 전압(Vg)으로 조정하기 위해, 목적 전압(Vx)에 설정된 출력 전극(Vout)의 전압을 계조 전압(Vg)으로 인상하는 데에 필요로 하는 펄스 폭의 게이트 신호(cpp)(또는 목적 전압(Vx+4)에 설정된 출력 전극(Vout)의 전압을 계조 전압(Vg)으로 인하하는 데에 필요로 하는 펄스 폭의 게이트 신호(cpn))를 생성한다. 이와 같은 게이트 신호(cpp, cpn)의 펄스 폭은 구동 대상의 표시 패널의 부하를 고려하여 설정된다.
예를 들면, 도 8A에 도시하는 바와 같이, 신호 전극 구동 제어 회로(58)에 있어서, 6 비트의 계조 데이터에 대응하여 제2 스테이지의 목적 전압, 제3 스테이지의 조정 방향(인상 또는 인하) 및 펄스 폭(보다 구체적으로는, 이 펄스 폭에 대응하는 펄스 수)을 디코드 출력시키도록 할 수 있다. 이것에 의해, 6 비트의 계조 데이터(D5∼D0)가 입력되었을 때에, 신호 전극 구동 제어 회로(58)에서 제2 스테이지의 목적 전압(Vx)을 선택하기 위한 선택 신호(cx)를 생성할 수 있다. 또 6 비트의 계조 데이터(D5∼D0)가 입력되었을 때에, 신호 전극 구동 제어 회로(58)에서 상기 계조 데이터에 기초하는 펄스 수에 대응하는 펄스 폭의 게이트 신호를 제3 스테이지의 조정용 펄스 폭을 갖는 게이트 신호(cpp)(또는 게이트 신호(cpn))로서 생성할 수 있다.
그 결과, 도 8B에 도시하는 바와 같이, 수평 주사기간의 처음 제1 스테이지에서 출력 전극은 프리 차지 회로(70)에 의해 전압(VCOM)으로 설정되고, 계속되는 제2 스테이지에서 DAC 회로(72)에 의해 목적 전압(Vx)으로 설정된다. 그리고, 제3 스테이지에서 구동 전압 조정 회로(PWM 회로)(74)에 의해 게이트 신호(cpp) 또는 게이트 신호(cpn)의 펄스 폭에 대응하는 기간만큼 출력 전극이 제1 또는 제2 전원선에 접속되고, 출력 전압의 조정이 행해진다.
도 9에 제1 실시형태에서의 신호 전극 구동 회로(62)의 동작 타이밍의 일례를 도시한다.
여기서는, 6 비트의 계조 데이터(D5∼D0)가 「100110」이고, 극성 반전 구동으로 부극성에서 정극성으로 반전되어 계조 전압(V38)이 출력되는 경우에 대해 설명한다.
신호 전극 구동 제어 회로(58)는 래치 펄스 신호(LP)에 의해 규정되는 1 수평 주사기간의 처음 기간만큼 프리 차지 신호(PC)를 액티브한다. 이것에 의해, 프리 차지 회로(70)에서 출력 전극(Vout)의 전압은 프리 차지선에 공급되어 있는 전압(VCOM)으로 설정된다(제1 스테이지).
계속해서, 래치 회로(56)로부터 이 계조 데이터가 입력된 신호 전극 구동 제어 회로(58)는 이 계조 데이터에 기초하여 목적 전압이 V40인 것을 나타내는 선택 신호(c40)를 액티브한다. 이것에 의해, DAC 회로(72)에서 전압 선택용 p형 MOS 트랜지스터(Tp40)만이 도통되고, 기준 전압 발생 회로(60)로부터 공급되는 다수의 기준 전압 중 기준 전압(V40)이 공급되는 기준 전압 신호선과, 출력 전극(Vout)이 전기적으로 접속된다. 그리고, 출력 전극(Vout)의 전압은 기준 전압(V40)으로 설정된다(제2 스테이지).
다음에, 래치 회로(56)로부터 이 계조 데이터가 입력된 신호 전극 구동 제어 회로(58)는 도 8A에 도시하는 바와 같이, 이 계조 데이터에 기초하여 액정 패널(20)의 신호 전극의 부하를 고려한 펄스 폭(tni)을 갖는 게이트 신호(cpn)를 생성한다. 이것에 의해, 구동 전압 조정 회로(PWM 회로)(74)에서 제2 트랜지스터(Tnpwm)가 도통하고, 제2 전원선과 출력 전극(Vout)이 펄스 폭(tni)에 상당하는 기간만큼 전기적으로 접속된다. 그리고, 출력 전극(Vout)의 전압은 계조 전압(V38)으로 조정되게 된다.
이와 같이 제1 실시형태에 의하면, 액정 패널(20)의 신호 전극에 접속되는 출력 전극을 연산 증폭기를 이용하지 않고 구동하도록 하였기 때문에, 연산 증폭기에 정상적으로 흐르는 전류 소비를 삭감하고, 저소비 전력화를 도모할 수 있다. 또 구동 전압 조정 회로로서 PWM 회로를 이용하도록 하였기 때문에, 표시 패널의 계조 특성에 따라 출력해야 하는 최적의 계조 전압에 조정을 정밀도 좋게 행할 수 있다.
또한 DAC 회로(72)의 선택 신호(c4∼c64)를 상위 4 비트의 계조 데이터에만 기초하여 디코드 출력시키는 것도 가능하다. 또, 게이트 신호(cpp, cpn)를 하위 2비트의 계조 데이터에만 대응하는 펄스 폭의 신호로서 출력시키는 것도 가능하다.
2.2 제2 실시형태
제2 실시형태에서는, 구동 전압 조정 회로로서 감마(γ) 보정 회로가 이용되고 있다. 이 감마 보정 회로는 출력 전극(Vout)의 전압을 6 비트의 계조 데이터에 기초하여 보정해야 하는 전압으로 보정할 수 있다.
도 10에 제2 실시형태에서의 신호 전극 구동 회로의 구성예를 도시한다.
단, 제1 실시형태에서의 신호 전극 구동 회로(62)와 동일 부분은 동일 부호를 붙이고, 적당히 설명을 생략한다.
제2 실시형태에서의 신호 전극 구동 회로(100)는 제1 실시형태에서의 신호 전극 구동 회로(62)와 동일한 프리 차지 회로(70) 및 DAC 회로(72)를 포함한다. 신호 전극 구동 회로(100)는 구동 전압 조정 회로(110)를 포함하고, 구동 전압 조정 회로(110)로서 감마 보정 회로가 이용되고 있다. 이와 같은 신호 전극 구동 회로(100)는 도 3에 도시하는 신호 드라이버 IC의 신호 전극 구동 회로로서 채용할 수 있다.
감마 보정 회로(110)는 보정해야 하는 감마 보정 전압이 공급되어 있는 신호선과, 출력 전극(Vout) 사이에 적어도 1개의 감마 보정용 트랜지스터가 접속된다. 그리고, 감마 보정용 트랜지스터의 게이트 전극에 인가되는 게이트 신호에 의해, 출력 전극의 전압이 감마 보정된 전압으로 조정된다.
감마 보정 회로(110)가 p형 MOS 트랜지스터의 제1 감마 보정용 트랜지스터(Tγ1)만을 포함하는 경우, 제1 감마 보정용 트랜지스터(Tγ1)의 소스 단자는 제1 감마 보정 전압(Vγ1)이 공급되고 있는 신호선에 접속되고, 그 드레인 단자는 출력 전극(Vout)에 접속된다. 제1 감마 보정용 트랜지스터(Tγ1)의 게이트 전극에는 게이트 신호(cγ1)가 인가된다. 게이트 신호(cγ1)는 신호 전극 구동 제어 회로(58)에서 생성된다. 이 경우, 감마 보정 전압을 전환하여 신호선에 공급함으로써, 출력 전극의 전압을 다수의 감마 보정 전압 중 어느 하나로 감마 보정할 수 있다.
감마 보정 회로(110)가 p형 MOS 트랜지스터인 제1∼제j(j는 2 이상의 정수)의 감마 보정용 트랜지스터(Tγ1∼Tγj)를 포함하는 경우, 제1∼제j의 감마 보정용 트랜지스터(Tγ1∼Tγj)의 소스 단자는 각각 제1∼제j의 감마 보정 전압(Vγ1∼Vγj)이 공급되고 있는 신호선에 접속되고, 그 드레인 단자는 각각 출력 전극(Vout)에 접속된다. 제1∼제j의 감마 보정용 트랜지스터(Tγ1∼Tγj)의 게이트 전극에는 각각 게이트 신호(cγ1∼cγj)가 인가된다. 게이트 신호(cγ1∼cγj)는 신호 전극 구동 제어 회로(58)에서 생성된다.
이와 같이 구동 전압 조정 회로(110)는 감마 보정용 트랜지스터를 통해, 보정해야 하는 감마 보정 전압이 공급되는 신호선과 출력 전극을 전기적으로 접속시킨다. 이것에 의해, 게이트 신호에 의한 디지털적인 제어에 의해, 대단히 간소한 구성으로 액정 패널(20)의 계조 표시를 실현할 수 있게 된다.
이 경우, 신호 전극 구동 제어 회로(58)에서는 도 11에 도시하는 바와 같이, 6 비트의 계조 데이터에 대응하여, 제2 스테이지의 목적 전압, 제3 스테이지의 보정해야 하는 감마 보정 전압을 디코드 출력시키도록 할 수 있다. 이것에 의해, 6 비트의 계조 데이터(D5∼D0)가 입력되었을 때에, 신호 전극 구동 제어 회로(58)에서 제2 스테이지의 목적 전압(Vx)을 선택하기 위한 선택 신호(cx)와, 제3 스테이지에서 보정해야 하는 감마 보정 전압(Vγx)에 보정하기 위한 감마 보정용 트랜지스터의 게이트 신호(cγx)를 생성할 수 있다.
도 12에 제2 실시형태에서의 신호 전극 구동 회로(100)의 동작 타이밍의 일례를 도시한다.
여기서는, 6 비트의 계조 데이터(D5∼D0)가 「011100」이고, 계조 전압(Vγx)이 극성 반전 구동으로 부극성에서 정극성으로 반전되어 출력되는 경우에 대해 설명한다.
신호 전극 구동 제어 회로(58)는 래치 펄스 신호(LP)에 의해 규정되는 1 수평 주사기간의 처음 기간만큼 프리 차지 신호(PC)를 액티브로 한다. 이것에 의해, 프리 차지 회로(70)에서 출력 전극(Vout)의 전압은 프리 차지선에 공급되어 있는 전압(VCOM)으로 설정된다(제1 스테이지).
계속해서, 래치 회로(56)로부터 이 계조 데이터가 입력된 신호 전극 구동 제어 회로(58)는 이 계조 데이터에 기초하여 목적 전압이 V28인 것을 나타내는 선택 신호(c28)를 액티브로 한다. 이것에 의해, DAC 회로(72)에서 전압 선택용 p형 MOS 트랜지스터(Tp28)만이 도통되고, 기준 전압 발생 회로(60)로부터 공급되는 다수의 기준 전압 중 기준 전압(V28)이 공급되는 기준 전압 신호선과, 출력 전극(Vout)이 전기적으로 접속된다. 그리고, 출력 전극(Vout)의 전압은 기준 전압(V28)으로 설정된다(제2 스테이지).
다음에, 래치 회로(56)로부터 이 계조 데이터가 입력된 신호 전극 구동 제어 회로(58)는 이 계조 데이터에 기초하여 감마 보정 전압(Vγx)으로 보정하기 위한 게이트 신호(cγx)를 생성한다. 이것에 의해, 구동 전압 조정 회로(감마 보정 회로)(110)에서 게이트 신호(cγx)가 게이트 전극에 인가되는 감마 보정용 트랜지스터가 도통되고, 감마 보정 전압(Vγx)과 출력 전극(Vout)이 전기적으로 접속된다. 그리고, 출력 전극(Vout)의 전압은 감마 보정 전압(Vγx)으로 조정되게 된다.
이와 같이 제2 실시형태에 의하면, 액정 패널(20)의 신호 전극에 접속되는 출력 전극을 연산 증폭기를 이용하지 않고 구동하도록 하였기 때문에, 연산 증폭기에 정상적으로 흐르는 전류 소비를 삭감하고, 저소비 전력화를 도모할 수 있다. 또 구동 전압 조정 회로로서 감마 보정 회로를 이용하도록 하였기 때문에, 대단히 간소한 구성으로 표시 패널의 계조 표시를 실현할 수 있다.
2.3 제3 실시형태
제3 실시형태에서는, 구동 전압 조정 회로로서, 제1 실시형태에서의 PWM 회로와 제2 실시형태에서의 감마 보정 회로가 이용되고 있다.
도 13에 제3 실시형태에서의 신호 전극 구동 회로의 구성예를 도시한다.
단, 제1 및 제2 실시형태에서의 신호 전극 구동 회로(62, 100)와 동일 부분은 동일 부호를 붙이고, 적당히 설명을 생략한다.
제3 실시형태에서의 신호 전극 구동 회로(120)는 제1 실시형태에서의 신호 전극 구동 회로(62)와 동일한 프리 차지 회로(70) 및 DAC 회로(72)를 포함한다. 신호 전극 구동 회로(120)는 구동 전압 조정 회로(130)를 포함한다. 구동 전압 조정 회로(130)는 PWM 회로(132)와 감마 보정 회로(134)를 포함한다. 이와 같은 신호 전극 구동 회로(120)는 도 3에 도시하는 신호 드라이버 IC의 신호 전극 구동 회로로서 채용할 수 있다.
제3 실시형태에서의 구동 전압 조정 회로(130)에 대해서는, PWM 회로(132)와 감마 보정 회로(134)가 제1 및 제2 실시형태와 동일하기 때문에 상세한 설명을 생략한다.
이와 같이 제3 실시형태에서는, 구동 전압 조정 회로(130)로서, 제1 실시형태에서의 구동 전압 조정 회로(74)와 동등한 기능을 갖는 PWM 회로(132)와, 제2 실시형태에서의 구동 전압 조정 회로(110)와 동등한 기능을 갖는 감마 보정 회로(134)를 이용하도록 하였기 때문에, PWM 회로(132)에 의한 전압 조정 시에 감마 보정 회로(134)에 의해 바이어스 전류를 흐르게 하여 감마 보정을 함께 행할 수 있다.
3. 그 외
상술한 실시형태에서는 TFT를 이용한 액정 패널을 구비하는 액정 장치를 예로 설명하였지만, 이것에 한정되는 것은 아니다. 예를 들면, 출력 전극(Vout)에 설정한 전압을 소여의 전류 변환 회로에 의해 전류로 바꾸고, 전류 구동형의 소자에 공급하도록 해도 된다. 이와 같이 하면, 예를 들면 신호 전극 및 주사 전극에 의해 특정되는 화소에 대응하여 설치된 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC에도 적용할 수 있다.
도 14에 이와 같은 신호 드라이버 IC에 의해 구동되는 유기 EL 패널에서의 2 트랜지스터 방식의 화소 회로의 일례를 도시한다.
유기 EL 패널은 신호 전극(Sm)과 주사 전극(Gn)과의 교차점에, 구동 TFT(800nm), 스위치 TFT(810nm), 유지 커패시터(820nm) 및 유기 LED(830 nm)를 갖는다. 구동 TFT(800nm)는 p형 트랜지스터에 의해 구성된다.
구동 TFT(800nm)와 유기 LED(830nm)는 전원선에 직렬로 접속된다.
스위치 TFT(810nm)는 구동 TFT(800nm)의 게이트 전극과 신호 전극(Sm) 사이에 삽입된다. 스위치 TFT(810nm)의 게이트 전극은 주사 전극(Gn)에 접속된다.
유지 커패시터(820nm)는 구동 TFT(800nm)의 게이트 전극과 커패시터 라인 사이에 삽입된다.
이와 같은 유기 EL 소자에 있어서, 주사 전극(Gn)이 구동되어 스위치 TFT(810nm)가 온이 되면, 신호 전극(Sm)의 전압이 유지 커패시터(820nm)에 기입되는 동시에, 구동 TFT(800nm)의 게이트 전극에 인가된다. 구동 TFT(800nm)의 게이트 전압(Vgs)은 신호 전극(Sm)의 전압에 의해 결정되고, 구동 TFT(800nm)에 흐르는 전류가 정해진다. 구동 TFT(800nm)와 유기 LED(830nm)는 직렬 접속되어 있기 때문에, 구동 TFT(800nm)에 흐르는 전류가 그대로 유기 LED(830nm)에 흐르는 전류가 된다.
따라서, 유지 커패시터(820nm)에 의해 신호 전극(Sm)의 전압에 따른 게이트 전압(Vgs)을 유지함으로써, 예를 들면 1 프레임 기간 중에서 게이트 전압(Vgs)에 대응하는 전류를 유기 LED(830nm)에 흐르게 함으로써, 상기 프레임에서 빛이 계속되는 화소를 실현할 수 있다.
도 15A에, 신호 드라이버 IC를 이용하여 구동되는 유기 EL 패널에서의 4 트랜지스터 방식의 화소 회로의 일례를 도시한다. 도 15B에 이 화소 회로의 표시 제어 타이밍의 일례를 도시한다.
이 경우에도, 유기 EL 패널은 구동 TFT(900nm), 스위치 TFT(910nm), 유지 커패시터(920nm) 및 유기 LED(930nm)를 갖는다.
도 14에 도시한 2 트랜지스터 방식의 화소 회로와 다른 점은, 정전압 대신에 스위치 소자로서의 p형 TFT(940nm)를 통해 정전류원(950nm)으로부터의 정전류(Idata)를 화소에 공급하도록 한 점과, 전원선에 스위치 소자로서의 p형 TFT(960nm)를 통해 유지 커패시터(920nm) 및 구동 TFT(900nm)와 접속하도록 한 점이다.
이와 같은 유기 EL 소자에서, 먼저 게이트 전압(Vgp)에 의해 p형 TFT(960nm)를 오프로 하여 전원선을 차단하고, 게이트 전압(Vsel)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)를 온으로 하고, 정전류원(950nm)으로부터의 정전류(Idata)를 구동 TFT(900nm)에 흐르게 한다.
구동 TFT(900nm)에 흐르는 전류가 안정될 때까지 사이에, 유지 커패시터(920nm)에는 정전류(Idata)에 따른 전압이 유지된다.
계속해서, 게이트 전압(Vsel)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)를 오프로 하고, 또한 게이트 전압(Vgp)에 의해 p형 TFT(960nm)를 온으로 하고, 전원선과 구동 TFT(900nm) 및 유기 LED(930nm)를 전기적으로 접속한다. 이 때, 유지 커패시터(920nm)에 유지된 전압에 의해, 정전류(Idata)와 거의 동등하거나, 또는 이것에 따른 크기의 전류가 유기 LED(930nm)에 공급된다.
이와 같은 유기 EL 소자에서는, 예를 들면 주사 전극을 게이트 전압(Vsel)이 인가되는 전극, 신호 전극을 데이터 선으로서 구성할 수 있다.
유기 LED는 투명 애노드(ITO)의 상부에 발광층을 설치하고, 또한 그 상부에 메탈 캐소드를 설치하도록 해도 되고, 메탈 애노드의 상부에 발광층, 광 투과성 캐소드, 투명 시일을 설치하도록 해도 되며, 그 소자 구조에 한정되는 것은 아니다.
이상 설명한 바와 같은 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC를 상술한 바와 같이 구성함으로써, 유기 EL 패널에 대해 범용적으로 이용되는 신호 드라이버 IC를 제공할 수 있다.
또, 유기 EL 소자 외에, 마이크로 미러 디바이스(MMD)를 표시 소자로서 설치한 표시 패널을 구동하는 경우에 적용할 수 있다.
또한, 본 발명은 상술한 실시형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 플라즈마 디스플레이 장치에도 적용 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 정상적으로 흐르는 전류를 삭감함으로써, 저소비 전력화를 도모할 수 있다.
도 1은 액정 장치 구성의 개요를 도시하는 구성도,
도 2는 액정 패널 구성의 일례를 도시하는 구성도,
도 3은 신호 드라이버 IC 구성의 개요를 도시하는 블록도,
도 4는 신호 전극 구동 회로의 원리 구성의 개요를 도시하는 블록도,
도 5는 제1 실시형태에서의 신호 전극 구동 회로의 구성예를 도시하는 회로도,
도 6은 계조 데이터에 대해 설명하기 위한 설명도,
도 7은 계조 특성에 대해 설명하기 위한 설명도,
도 8A는 제1 실시형태에서 계조 데이터와, 제2 스테이지의 목적 전압 및 제3 스테이지의 게이트 신호와의 관계를 설명하기 위한 설명도이고, 도 8B는 출력 전극의 전압 변화를 설명하기 위한 설명도,
도 9는 제1 실시형태에서의 출력 전압의 변화의 일례를 도시하는 타이밍도,
도 10은 제2 실시형태에서의 신호 전극 구동 회로의 구성예를 도시하는 회로도,
도 11은 제2 실시형태에서 계조 데이터와, 제2 스테이지의 목적 전압 및 제3 스테이지의 게이트 신호와의 관계를 설명하기 위한 설명도,
도 12는 제2 실시형태에서의 출력 전압의 변화의 일례를 도시하는 타이밍도,
도 13은 제3 실시형태에서의 신호 전극 구동 회로의 구성예를 도시하는 회로도,
도 14는 유기 EL 패널에서의 2 트랜지스터 방식의 화소 회로의 일례를 도시하는 구성도,
도 15A는 유기 EL 패널에서의 4 트랜지스터 방식의 화소 회로의 일례를 도시하는 회로 구성도이고, 도 15B는 화소 회로의 표시 제어 타이밍의 일례를 도시하는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 액정 장치(표시 장치) 20, 44 : 액정 패널(표시 패널)
22nm : TFT 24nm : 액정 용량
26nm : 화소 전극 28nm : 대향 전극
30 : 신호 드라이버 IC(표시 구동 회로) 32 : 주사 드라이버 IC
34 : 전원 회로 36 : 커먼 전극 구동 회로
38 : 신호 제어 회로
40 : 신호 드라이버(표시 구동 회로)
42 : 주사 드라이버(주사 전극 구동 회로)
50 : 입력 래치 회로 52 : 시프트 레지스터
54 : 라인 래치 회로 56 : 래치 회로
58 : 신호 전극 구동 제어 회로 60 : 기준 전압 발생 회로
62, 100, 120 : 신호 전극 구동 회로 70 : 프리 차지 회로
72 : DAC 회로(전압 선택 회로)
74 : 구동 전압 조정 회로(PWM 회로)
110 : 구동 전압 조정 회로(감마 보정 회로)
130 : 구동 전압 조정 회로 132 : PWM 회로
134 : 감마 보정 회로

Claims (15)

  1. 삭제
  2. (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여 신호 전극을 구동하는 표시 구동 회로에 있어서,
    구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하는 프리 차지 회로,
    상기 프리 차지 전압으로 설정된 상기 출력 전극을 상기 계조 데이터에 기초하는 기준 전압으로 설정하는 전압 선택 회로, 및
    상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하는 구동 전압 조정 회로를 포함하며,
    상기 전압 선택 회로는,
    상기 출력 전극을 (a+b) 비트의 계조 데이터의 상위 a 비트에 기초하는 기준 전압으로 설정하는 것을 특징으로 하는 표시 구동 회로.
  3. (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여 신호 전극을 구동하는 표시 구동 회로에 있어서,
    구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하는 프리 차지 회로,
    상기 프리 차지 전압으로 설정된 상기 출력 전극을 상기 계조 데이터에 기초하는 기준 전압으로 설정하는 전압 선택 회로, 및
    상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하는 구동 전압 조정 회로를 포함하며,
    상기 구동 전압 조정 회로는,
    소여의 제1 전원 전압이 공급되는 제1 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제1 트랜지스터와,
    소여의 제2 전원 전압이 공급되는 제2 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제2 트랜지스터를 포함하고,
    상기 제1 또는 제2 트랜지스터의 게이트 전극에,
    (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 게이트 신호가 인가되는 것을 특징으로 하는 표시 구동 회로.
  4. 제2항에 있어서,
    상기 구동 전압 조정 회로는,
    소여의 제1 전원 전압이 공급되는 제1 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제1 트랜지스터와,
    소여의 제2 전원 전압이 공급되는 제2 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제2 트랜지스터를 포함하고,
    상기 제1 또는 제2 트랜지스터의 게이트 전극에,
    (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 게이트 신호가 인가되는 것을 특징으로 하는 표시 구동 회로.
  5. (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여 신호 전극을 구동하는 표시 구동 회로에 있어서,
    구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하는 프리 차지 회로,
    상기 프리 차지 전압으로 설정된 상기 출력 전극을 상기 계조 데이터에 기초하는 기준 전압으로 설정하는 전압 선택 회로, 및
    상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하는 구동 전압 조정 회로를 포함하며,
    상기 구동 전압 조정 회로는,
    감마 보정 전압이 공급되는 신호선에 그 소스 단자가 접속되고, 상기 출력 전극에 그 드레인 단자가 접속된 적어도 1개의 감마 보정용 트랜지스터를 포함하고,
    상기 감마 보정용 트랜지스터의 게이트 전극에,
    (a+b) 비트의 계조 데이터에 기초하여 생성된 게이트 신호가 인가되는 것을 특징으로 하는 표시 구동 회로.
  6. 제2항에 있어서,
    상기 구동 전압 조정 회로는,
    감마 보정 전압이 공급되는 신호선에 그 소스 단자가 접속되고, 상기 출력 전극에 그 드레인 단자가 접속된 적어도 1개의 감마 보정용 트랜지스터를 포함하고,
    상기 감마 보정용 트랜지스터의 게이트 전극에,
    (a+b) 비트의 계조 데이터에 기초하여 생성된 게이트 신호가 인가되는 것을 특징으로 하는 표시 구동 회로.
  7. (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여 신호 전극을 구동하는 표시 구동 회로에 있어서,
    구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하는 프리 차지 회로,
    상기 프리 차지 전압으로 설정된 상기 출력 전극을 상기 계조 데이터에 기초하는 기준 전압으로 설정하는 전압 선택 회로, 및
    상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하는 구동 전압 조정 회로를 포함하며,
    상기 구동 전압 조정 회로는,
    소여의 제1 전원 전압이 공급되는 제1 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제1 트랜지스터와,
    소여의 제2 전원 전압이 공급되는 제2 전원선 및 상기 출력 전극에, 그 소스 단자 및 드레인 단자가 접속된 제2 트랜지스터와,
    감마 보정 전압이 공급되는 신호선에 그 소스 단자가 접속되고, 상기 출력 전극에 그 드레인 단자가 접속된 적어도 1개의 감마 보정용 트랜지스터를 포함하고,
    상기 제1 또는 제2 트랜지스터의 게이트 전극에,
    (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 게이트 신호가 인가되고,
    상기 감마 보정용 트랜지스터의 게이트 전극에,
    (a+b) 비트의 계조 데이터에 기초하여 생성된 게이트 신호가 인가되는 것을 특징으로 하는 표시 구동 회로.
  8. 제2항에 있어서,
    상기 출력 전극과 전기적으로 접속되는 신호 전극에, 화소에 대응하는 화소 스위치 소자를 통해 화소 전극이 접속되는 경우에,
    상기 프리 차지 전압은,
    상기 화소 전극의 대향 전극의 전압과 동위상의 전압인 것을 특징으로 하는 표시 구동 회로.
  9. 표시 패널에 있어서,
    다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소와,
    계조 데이터에 기초하여 상기 다수의 신호 전극을 구동하는 청구항 2 내지 8 중 어느 한 항에 기재된 표시 구동 회로와,
    상기 다수의 주사 전극을 주사하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 패널.
  10. 표시 장치에 있어서,
    다수의 주사 전극 및 다수의 신호 전극에 의해 특정되는 화소를 포함하는 표시 패널과,
    계조 데이터에 기초하여 상기 다수의 신호 전극을 구동하는 청구항 2 내지 8 중 어느 한 항에 기재된 표시 구동 회로와,
    상기 다수의 주사 전극을 주사하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  11. 삭제
  12. (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여, 신호 전극을 구동하는 표시 구동 방법에 있어서,
    구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하고,
    상기 프리 차지 전압으로 설정된 상기 출력 전극을, 상기 계조 데이터에 기초하는 기준 전압으로 설정하고,
    상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하며,
    상기 출력 전극을 (a+b) 비트의 계조 데이터의 상위 a 비트에 기초하는 기준 전압으로 설정하는 것을 특징으로 하는 표시 구동 방법.
  13. (a+b)(a, b는 양의 정수) 비트의 계조 데이터에 기초하여, 신호 전극을 구동하는 표시 구동 방법에 있어서,
    구동 기간의 처음의 소여의 기간에, 신호 전극과 전기적으로 접속되는 출력 전극을 소여의 프리 차지 전압으로 설정하고,
    상기 프리 차지 전압으로 설정된 상기 출력 전극을, 상기 계조 데이터에 기초하는 기준 전압으로 설정하고,
    상기 계조 데이터를 이용하여, 상기 기준 전압으로 설정된 상기 출력 전극의 전압을 조정하며,
    (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 기간만큼 소여의 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선의 어느 한쪽과, 상기 기준 전압으로 설정된 상기 출력 전극을 전기적으로 접속하는 것을 특징으로 하는 표시 구동 방법.
  14. 제12항에 있어서,
    (a+b) 비트의 계조 데이터의 하위 b 비트 또는 이 하위 b 비트와 상위 a 비트의 적어도 일부에 기초하는 펄스 폭의 기간만큼 소여의 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선의 어느 한쪽과, 상기 기준 전압으로 설정된 상기 출력 전극을 전기적으로 접속하는 것을 특징으로 하는 표시 구동 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    (a+b) 비트의 계조 데이터에 기초하여, 상기 기준 전압으로 설정된 출력 전극을 소여의 감마 보정 전압으로 설정하는 것을 특징으로 하는 표시 구동 방법.
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