JP2010532013A - 液晶表示装置、その駆動装置、デジタル／アナログ変換器、および出力電圧増幅回路 - Google Patents

Abstract

本発明は、液晶表示装置、その駆動装置、デジタル／アナログ変換器、および出力電圧増幅回路に関する。
本発明は、複数の基準階調電圧を生成する基準階調電圧生成器、および複数の基準階調電圧に基づいて複数の階調電圧を生成し、複数の階調電圧の中から外部から印加されるｍビットの映像信号に対応する階調電圧を選択して生成されるデータ信号を画素に印加するデータ駆動部を含み、データ駆動部は、複数の階調電圧の中から映像信号のうちのｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部、映像信号のうちのｋ個のビットのビット値に対応してそれぞれ第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部、および２ｋ個の電圧を合成してデータ信号を生成し、生成されたデータ信号を複数の画素に印加する出力電圧増幅部を含む液晶表示装置の駆動装置を提供する。
本発明によれば、実現費用および実現面積が小さい液晶表示装置を実現することができる。

Description

本発明は、液晶表示装置、その駆動装置、デジタル／アナログ変換器、および出力電圧増幅回路に関する。

近来のパーソナルコンピュータやテレビなどの軽量化及び薄型化によってディスプレイ装置も軽量化及び薄型化が要求されており、このような要求によって陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ；ＣＲＴ）の代わりに液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）などのフラット型ディスプレイが開発されている。

液晶表示装置は、両基板の間に注入されている異方性誘電率を有する液晶物質に電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を印加して、この電界の強さを調節して外部の光源（バックライト）から基板に透過される光の量を調節することによって、所望の画像信号を得る表示装置である。

このような液晶表示装置は、携帯が容易なフラットパネル型ディスプレイのうちの代表的なものであって、この中でも、薄膜トランジスタ（Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ；ＴＦＴ）をスイッチング素子として利用したＴＦＴ−ＬＣＤが主に利用されている。

一般に、液晶表示装置は、基準階調電圧に基づいて生成される複数の階調電圧の中から液晶表示装置パネルの各画素を通して表示する階調に対応する階調電圧を選択するために、入力されるデジタルデータに対応する電圧を出力するデコーダーを利用する。

図１は１０ビットの入力デジタルデータに対応する電圧を出力する一般的なデコーダーを概略的に示した図面である。

図１に示したように、１０ビットの入力デジタルデータに対応する電圧を出力する一般的なデコーダーは、２０４６（＝２１１−２＝２１０＋２９＋２８＋２７＋２６＋２５＋２４＋２３＋２２＋２１）個のスイッチを含む。もし、デジタルデータのビット数が「１」増加すれば、デコーダーは４０９４（＝２１２−２）個のスイッチを含まなければならない。このようにデジタルデータのビット数に対応するデコーダーに含まれるスイッチの個数は、液晶表示装置の実現費用はもちろん、液晶表示装置の実現面積が大きくなる問題点がある。

一方、従来のデコーダーに含まれるスイッチを減少させるための技術が下記特許文献１に提示されている。下記特許文献１は、デコーダーに含まれるスイッチの個数を減少させる代わりに、階調電圧を出力する出力増幅器の構造を変更して電圧を合成して出力することによって入力デジタルデータに対応するすべての電圧を出力するが、これを図２を参照して説明する。

図２は従来の出力増幅器の構造を示した図面である。

図２に示した従来の下記特許文献１の出力増幅器は、デコーダーから出力される複数の電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄそれぞれによって駆動されて、並列に連結されて第１入力端を形成する入力トランジスタＳ１、Ｓ２、Ｓ３、Ｓ４、および出力電圧（Ｖｏｕｔ）に対応するフィードバック信号Ｖｘによって駆動されて、並列に連結されて第２入力端を形成する入力トランジスタＳ１´、Ｓ２´、Ｓ３´、Ｓ４´を含む。第１入力端を形成する入力トランジスタＳ１、Ｓ２、Ｓ３、Ｓ４および第２入力端を形成する入力トランジスタＳ１´、Ｓ２´、Ｓ３´、Ｓ４´の一端は全て一つの接点Ｎａに連結され、接点Ｎａは定電流源Ｉｘを通じてＶＳＳ電圧を供給する電源ＶＳＳに連結される。

しかし、図２に示した出力増幅器は、複数の電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄの電圧差を正確に反映することができない問題点があるので、これを補完するための方案が切実な状況にある。

韓国登録特許１０−０３３６６８３

本発明が解決しようとする技術的課題は、液晶表示装置の実現費用および実現面積を減少させる液晶表示装置、その駆動装置、デジタル／アナログ変換器、および出力電圧増幅回路を提供することにある。

本発明の特徴による液晶表示装置は、複数の走査信号を伝達する複数の走査線、複数のデータ信号を伝達する複数のデータ線、および前記複数の走査線および前記複数のデータ線によって定義される複数の画素を含む液晶表示パネル、複数の基準階調電圧を生成する基準階調電圧生成器、および前記複数の基準階調電圧に基づいて外部から印加されるｍビットの映像信号のうちのｍ−ｋ個のビットのビット値に対応して第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を合成して前記複数のデータ信号を生成し、生成された前記複数のデータ信号を前記複数の画素に印加するデータ駆動部を含み、前記データ駆動部は、第１乃至第３デコーダーを含み、前記第１乃至第３デコーダーを利用して前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個以下のビットのビット値にそれぞれ対応する第３乃至第５階調電圧を生成し、前記第３乃至第５階調電圧の中から二つの電圧を選択して前記第１および第２階調電圧を生成するデジタル／アナログ変換器を含む。ここで、ｍは３以上の自然数であり、ｋはｍ−２より小さい自然数である。

また、本発明の他の特徴による液晶表示装置は、複数の走査信号を伝達する複数の走査線、複数のデータ信号を伝達する複数のデータ線、および前記複数の走査線および前記複数のデータ線によって定義される複数の画素を含む液晶表示パネル、複数の基準階調電圧を生成する基準階調電圧生成器、および前記複数の基準階調電圧に基づいて外部から印加されるｍビットの映像信号のうちのｍ−ｋ個のビットのビット値に対応して第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を合成して生成される前記複数のデータ信号、または前記映像信号のうちのｎ個のビットのビット値に対応して生成される第３階調電圧に対応する前記複数のデータ信号を前記複数の画素に印加するデータ駆動部を含み、前記データ駆動部は、前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個以下のビットのビット値にそれぞれ対応して生成される第４乃至第６階調電圧の中から二つの電圧を選択して前記第１および第２階調電圧を生成したり、または前記第３階調電圧を生成するデジタル／アナログ変換器を含む。ここで、ｍは３以上の自然数であり、ｋはｍ−２より小さい自然数である。そして、ｎは２より大きいか同一であって、ｍより小さい自然数である。

また、本発明の特徴による液晶表示装置の駆動装置は、複数の基準階調電圧を生成する基準階調電圧生成器、および前記複数の基準階調電圧に基づいて複数の階調電圧を生成し、前記複数の階調電圧の中から外部から印加されるｍビットの映像信号に対応する階調電圧を選択して生成されるデータ信号を前記画素に印加するデータ駆動部を含み、前記データ駆動部は、前記複数の階調電圧の中から前記映像信号のうちのｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部、前記映像信号のうちのｋ個のビットのビット値に対応してそれぞれ前記第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部、および前記２ｋ個の電圧を合成して前記データ信号を生成し、生成された前記データ信号を複数の画素に印加する出力電圧増幅部を含む。ここで、ｍは３以上の自然数であり、ｋはｍ−２より小さい自然数である。

また、本発明の他の特徴による液晶表示装置の駆動装置は、複数の基準階調電圧を生成する基準階調電圧生成器、および前記複数の基準階調電圧に基づいて複数の階調電圧を生成し、前記複数の階調電圧の中から外部から印加されるｍビットの映像信号に対応する階調電圧を選択して生成されるデータ信号を前記画素に印加するデータ駆動部を含み、前記データ駆動部は、前記複数の階調電圧の中から前記映像信号のうちのｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部、前記映像信号のうちのｋ個のビットのビット値に対応してそれぞれ前記第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部、前記映像信号のうちの少なくとも２個以上のビットのビット値にそれぞれ対応する第３階調電圧を生成する一つ以上のデコーダー、および前記２ｋ個の電圧を合成して前記データ信号を生成したり、または前記第３階調電圧に対応する前記データ信号を生成し、生成された前記データ信号を複数の画素に印加する出力電圧増幅部を含む。ここで、ｍは３以上の自然数であり、ｋはｍ−２より小さい自然数である。

また、本発明の特徴によるデジタル／アナログ変換器は、複数の基準階調電圧に基づいて複数の階調電圧を生成し、前記複数の階調電圧の中から外部から印加されるデジタル映像信号に対応する階調電圧を選択して出力するデジタル／アナログ変換器であって、ｍビットの前記デジタル映像信号のうちのｋ個のビットを除いたｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部、および前記デジタル映像信号のうちの前記ｋ個のビットのビット値に対応してそれぞれ前記第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部を含む。ここで、ｍは３以上の自然数であり、ｋはｍ−２より小さい自然数である。

また、本発明の特徴による出力電圧増幅回路は、映像信号に対応する階調電圧を受信して前記階調電圧に対応するデータ信号を生成して液晶表示装置の画素に印加する出力電圧増幅回路であって、前記映像信号に対応する階調電圧によってオン／オフ駆動される複数の第１スイッチ、前記データ信号によってオン／オフ駆動され、それぞれの一端が前記複数の第１スイッチのうちの対応する第１スイッチの一端と接点を有する複数の第２スイッチ、複数の前記接点および第１電圧を供給する第１電源の間にそれぞれ連結される複数の電流源、および前記複数の第２スイッチの他端に連結されて、前記複数の階調電圧を合成して生成される前記データ信号を前記画素に出力する出力端を含む。

本発明の特徴によると、データ駆動部に含まれるスイッチの個数を減少させることによって、液晶表示装置の実現費用および実現面積を減少させることができる。

１０ビットの入力デジタルデータに対応する電圧を出力する一般的なデコーダーを概略的に示した図面である。 従来の出力増幅器構造を示した図面である。 本発明の実施例による液晶表示装置を示した図面である。 本発明の実施例による液晶表示装置の各画素１１０の等価回路を示した図面である。 本発明の実施例によるデータ駆動部３００のブロック図である。 本発明の第１実施例によるデジタル／アナログ変換器３０３を示したブロック図である。 本発明の実施例による上位および下位電圧生成部３０３２を示したブロック図である。 本発明の第１実施例による第１デコーダー３０３２２を示した図面である。 本発明の第１実施例による第２デコーダー３０３２４を示した図面である。 本発明の第１実施例による第３デコーダー３０３２６を示した図面である。 本発明の実施例による選択電圧出力部３０３２８を概略的に示した図面である。 本発明の第１実施例による出力電圧生成部３０３４を示した図面である。 本発明の実施例による出力電圧増幅部３０４を概略的に示した図面である。 従来の出力増幅器の出力電圧（Ｖｏｕｔ）を示した波形図である。 本発明の実施例による出力増幅器の出力電圧（Ｖｏｕｔ）を示した波形図である。 本発明の第２実施例による第１デコーダー３０３２２´を示した図面である。 本発明の第２実施例による第２デコーダー３０３２４´を示した図面である。 本発明の第２実施例による第３デコーダー３０３２６´を示した図面である。 本発明の第２実施例による出力電圧生成部３０３４´を示した図面である。 本発明の第２実施例によるデジタル／アナログ変換器３０３´を示した図面である。 ｎが「３」である場合に、これに対応する本発明の実施例による第４デコーダー３０３６を例示した図面である。 本発明の実施例による上位および下位電圧生成部３０３２´を例示した図面である。

以下、添付図面を参照して、本発明の実施例に対して、本発明が属する技術分野で通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は多様な相異した形態に実現され、ここで説明する実施例に限られない。そして、図面では、本発明を明確に説明するために、説明に関係ない部分は省略し、明細書全体にわたって類似した部分については、類似した図面符号を付けた。

明細書全体で、ある部分が他の部分に「連結」されているという時、これは「直接的に連結」されている場合だけでなく、その中間に他の素子をおいて「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことを意味する。

以下、本発明の実施例による液晶表示装置、その駆動装置、デジタル／アナログ変換器、および出力電圧増幅回路について図面を参照して詳細に説明する。

図３は本発明の実施例による液晶表示装置を示した図面である。

図３に示したように、本発明の実施例による液晶表示装置は、液晶表示装置パネル１００、走査駆動部２００、データ駆動部３００、基準階調電圧生成部４００、および信号制御部５００を含む。

液晶表示装置パネル１００には走査駆動部２００から印加される走査オン信号を伝達するための複数の走査線（Ｇ１−Ｇｎ）が形成されており、複数の走査線と絶縁されて交差して、階調データに対応する階調データ電圧を伝達するためのデータ線（Ｄ１−Ｄｍ）が形成されている。行列形態に配列された複数の画素１１０は、それぞれ走査線およびデータ線によって取り囲まれており、走査線およびデータ線を通して入力される信号によってバックライト（図示せず）から走査される光の透過率を変更させるが、これを図４を参照して説明する。

図４は本発明の実施例による液晶表示装置の各画素１１０の等価回路を示した図面である。図４に示したように、液晶表示装置の各画素１１０は、ＴＦＴ１１２、液晶キャパシタＣ１、およびストレージキャパシタＣｓｔを含む。参考として、図４で、データ線Ｄｍはデータ線（Ｄ１−Ｄｍ）のうちの任意の一つのデータ線を示し、走査線Ｇｎは走査線（Ｇ１−Ｇｎ）のうちの任意の一つの走査線を示す。

ＴＦＴ１１２は、ソース電極がデータ線Ｄｍに連結され、ゲート電極が走査線Ｇｎに連結される。液晶キャパシタＣ１は、ＴＦＴ１１２のドレイン電極および共通電圧Ｖｃｏｍの間に連結される。そして、ストレージキャパシタＣｓｔは、液晶キャパシタＣ１に並列に連結される。

図４で、走査線Ｇｎに走査信号が供給されてＴＦＴ１１２がターンオンされると、データ線Ｄｍに供給されたデータ電圧ＶｄがＴＦＴ１１２を通じて各画素電極（図示せず）に印加される。そうすると、画素電極に印加される画素電圧Ｖｐおよび共通電圧Ｖｃｏｍの差に該当する電界が液晶（図４では等価的に液晶キャパシタＣ１で示した）に印加されて、この電界の強さに対応する透過率で光が透過される。この時、画素電圧Ｖｐは１フレームまたは１フィールドの間維持されなければならず、図４のストレージキャパシタＣｓｔが画素電極に印加される画素電圧Ｖｐを維持するために補助的に使用される。

走査駆動部２００は、液晶表示装置パネル１００の走査線（Ｇ１−Ｇｎ）に連結されて、ゲートオン電圧Ｖｏｎおよびゲートオフ電圧Ｖｏｆｆの組み合わせからなる走査信号を走査線（Ｇ１−Ｇｎ）に印加する。より詳しくは、走査駆動部２００は、走査線（Ｇ１−Ｇｎ）に順次にゲートオン電圧Ｖｏｎを印加して、ゲートオン電圧Ｖｏｎが印加された走査線にゲート電極が連結されるＴＦＴをターンオンさせる。

データ駆動部３００は、信号制御部５００および基準階調電圧生成部４００にそれぞれ連結されている複数のデータ駆動集積回路（図示せず）を含む。それぞれのデータ駆動集積回路は、液晶表示装置パネル１００のデータ線（Ｄ１−Ｄｍ）のうちの対応するデータ線に連結されており、基準階調電圧生成部４００から入力される基準階調電圧に基づいて複数の階調電圧を生成し、複数の階調電圧の中から該当する階調電圧を選択して、これをデータ信号として連結されたデータ線（Ｄ１−Ｄｍ）に印加する。

基準階調電圧生成部４００は、電源電圧供給部（図示せず）から入力される複数の電圧（ＶＤＤ、ＶＳＳ、Ｖｇｍａ）を利用して画素１１０の透過率に関する二対の基準階調電圧の集合を生成する。二対のうちの一対は共通電圧Ｖｃｏｍに対して正の値（Ｖｃｏｍ〜ＶＤＤ）を有し、他の一対は負の値（Ｖｃｏｍ〜Ｖｓｓ）を有する。また、基準階調電圧生成部４００は、二対の基準階調電圧以外に電圧（ＶＰ１またはＶＰ２ｍ）および電圧（ＶＮ１またはＶＮ２ｍ）を追加的に生成する。ここで、電圧Ｖｇｍａは、電圧ＶＳＳから電圧ＶＤＤの間の任意の電圧である。一方、電圧（ＶＰ（−１）、ＶＮ（−１）、ＶＰ２ｍおよびＶＮ２ｍ）については後述する。

信号制御部５００は、外部またはグラフィック制御器（図示せず）から階調データ信号（Ｒ、Ｇ、Ｂ Ｄａｔａ）およびその表示を制御する入力制御信号を受信する。入力制御信号の例としては、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、データ印加領域信号（ＤＥ）、およびメインクロック（ＭＣＬＫ）などがある。ここで、データ印加領域信号（ＤＥ）はデータが出る区域（出力される領域）を示す信号であり、メインクロック（ＭＣＬＫ）はマイクロ・プロセッサ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）（図示せず）から受信されて基準信号になるクロック信号である。

信号制御部５００は、階調データ信号（Ｒ、Ｇ、Ｂ Ｄａｔａ）を液晶表示装置パネル１００の動作条件に合うように適切に処理して、ゲート制御信号（Ｓｇ）、データ制御信号（Ｓｄ）、およびデジタル映像信号（ＤＡＴ）を生成する。信号制御部５００は、ゲート制御信号（Ｓｇ）を走査駆動部２００に伝達し、データ制御信号Ｓｄおよびデジタル映像信号ＤＡＴをデータ駆動部３００に供給することによって、走査駆動部２００およびデータ駆動部３００を制御する。

ゲート制御信号（Ｓｇ）は、走査開始を指示する走査開始信号（ＳＴＶ）、およびゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも一つのクロック信号を含む。ゲート制御信号（Ｓｇ）は、また、ゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネイブル信号（ＯＥ）をさらに含むことができる。

データ制御信号（Ｓｄ）は、一つの行の画素１１０に対する映像信号の伝送開始を知らせる水平同期開始信号（ＳＴＨ）、データ線（Ｄ１−Ｄｍ）にデータ信号の印加を指示するロード信号（ＬＯＡＤ）、およびデータクロック信号（ＨＣＬＫ）を含む。データ制御信号（Ｓｄ）は、また、共通電圧（Ｖｃｏｍ）に対するデータ信号の電圧極性（以下、「共通電圧に対するデータ信号の電圧極性」を略して「データ信号の極性」という）を反転させる反転信号（ＲＶＳ）をさらに含むことができる。また、データ制御信号（Ｓｄ）は、データ駆動部３００の動作を制御する複数の信号（ＳＥＬ０、ＳＥＬ１、ＳＨＬ）をさらに含むことができる。

信号制御部５００からのデータ制御信号（Ｓｄ）によって、データ駆動部３００のそれぞれのデータ駆動集積回路は、一つの行の画素１１０に対するデジタル映像信号（ＤＡＴ）を受信して、基準階調電圧生成部４００からの基準階調電圧に基づいて複数の階調電圧を生成した後、これらの階調電圧の中から各デジタル映像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル映像信号（ＤＡＴ）をアナログデータ信号に変換した後、これを当該データ線（Ｄ１−Ｄｍ）に印加する。

走査駆動部２００は、信号制御部５００からのゲート制御信号（Ｓｇ）によってゲートオン電圧（Ｖｏｎ）を走査線（Ｇ１−Ｇｎ）に印加して、この走査線（Ｇ１−Ｇｎ）に連結されたスイッチング素子をターンオンさせる。そうすると、データ線（Ｄ１−Ｄｍ）に印加されたデータ信号がターンオンされたスイッチング素子を通して該当画素１１０に印加される。

画素１１０に印加されたデータ信号の電圧および共通電圧（Ｖｃｏｍ）の差は、液晶キャパシタ（Ｃ１）の充電電圧、つまり画素電圧（Ｖｐ）として現れる。液晶分子は、画素電圧（Ｖｐ）の大きさによって配列が異なり、それによって液晶層を通過する光の偏光が変化する。このような偏光の変化は液晶表示装置パネル１００に付着された偏光子によって光の透過率の変化として現れる。

１水平周期〔「１Ｈ」ともいい、水平同期信号（Ｈｓｙｎｃ）およびデータイネイブル信号（ＤＥ）の一周期と同一である］を単位としてこのような過程を繰り返すことによって、すべてのゲート線（Ｇ１−Ｇｎ）に対して順次にゲートオン電圧（Ｖｏｎ）を印加し、すべての画素１００にデータ信号を印加して、１フレーム（ｆｒａｍｅ）の映像を表示する。

１フレームが終わると次のフレームが始まって、各画素１１０に印加されるデータ信号の極性が以前のフレームでの極性と反対になるようにデータ駆動部３００に印加される反転信号（ＲＶＳ）の状態が制御される（フレーム反転）。この時、１フレーム内でも反転信号（ＲＶＳ）の特性によって一つのデータ線を通して流れるデータ信号の極性が変化したり（例：行反転、点反転）、一つの画素行に印加されるデータ信号の極性が互いに異なることがある（例：行反転、点反転）。

次に、図５を参照して、本発明の実施例によるデータ駆動部３００について詳細に説明する。

図５は本発明の実施例によるデータ駆動部３００のブロック図である。

図５に示したように、本発明の実施例によるデータ駆動部３００は、シフトレジスタ３０１、ラッチ３０２、デジタル／アナログ変換器３０３、出力電圧増幅部３０４、および出力バッファー３０５を含む。

シフトレジスタ３０１は、信号制御部５００からデータクロック信号（ＨＣＬＫ）および複数の制御信号（ＳＨＬ、ＳＥＬ０、ＳＥＬ１）を受信して、シフト方向制御信号（ＳＨＬ）のレベルによってパルス入出力端子（ＤＩＯ１、ＤＩＯ２）の機能を定めてシフト方向を決定する。例えば、シフト方向制御信号（ＳＨＬ）がハイレベルであれば、パルス入出力端子（ＤＩＯ１）はシフトレジスタ３０１の動作開始を指示する開始パルス（図示せず）の入力ピンとして機能し、パルス入出力端子（ＤＩＯ２）は開始パルスの出力ピンとして機能する。もちろん、シフト方向制御信号（ＳＨＬ）がローレベルであれば、パルス入出力端子（ＤＩＯ１、ＤＩＯ２）の機能は変化するようになる。一方、制御信号（ＳＥＬ０、ＳＥＬ１）は出力選択信号であって、制御信号（ＳＥＬ０、ＳＥＬ１）それぞれのレベルによってシフトレジスタ３０１の出力端子のうちのイネイブルされる出力端子が決定される。

ラッチ３０２は、シフトレジスタ３０１から入力されるイネイブル信号によって信号制御部５００から入力されるデジタル映像信号（ＤＡＴ）を保存する。シフトレジスタ３０１は、データクロック信号（ＨＣＫ）に同期してイネイブル信号が出力される出力端子の位置を一つずつシフトさせ、それによってシフトレジスタ３０１の出力端子それぞれに対応するラッチ３０２の領域も順次にシフトされる。これによって、ラッチ３０２の全領域に信号制御部５００から入力されるデジタル映像信号（ＤＡＴ）が順次に保存される。

ラッチ３０２の全領域に信号制御部５００から入力されるデジタル映像信号（ＤＡＴ）が保存されると、データ駆動集積回路は、隣接したデータ駆動集積回路にキャリー（ｃａｒｒｙ）信号などを出力して、隣接したデータ駆動集積回路も同一な動作が行われるようにする。このような動作によって、結局、一つの行分のデジタル映像信号（ＤＡＴ）がすべてのデータ駆動部３００のラッチ３０２に分けて保存される。

一つの行分のデジタル映像信号（ＤＡＴ）がラッチ３０２の全領域に保存されると、信号制御部５００は、ラッチ３０２に印加するロード信号（ＬＯＡＤ）のレベルを変更させ、これによってラッチ３０２の全領域に保存されたデジタル映像信号（ＤＡＴ）が一度にデジタル／アナログ変換器３０３に伝達される。

デジタル／アナログ変換器３０３は、ラッチ３０２の奇数番目の領域に対応する複数のポジティブデコーダー（Ｐｏｓｉｔｉｖｅ Ｄｅｃｏｄｅｒ）およびラッチ３０２の偶数番目の領域に対応する複数のネガティブデコーダー（Ｎｅｇａｔｉｖｅ Ｄｅｃｏｄｅｒ）を含む。複数のポジティブデコーダー（Ｐｏｓｉｔｉｖｅ Ｄｅｃｏｄｅｒ）は、基準階調電圧生成部４００から正の値（Ｖｃｏｍ〜ＶＤＤ）の基準階調電圧（ＶＰ０〜ＶＰ１０２３）および電圧（ＶＰ（−１）またはＶＰ２ｍ）を受信して、それぞれ対応するラッチ３０２の奇数番目の領域から受信したデジタル映像信号（ＤＡＴ）に対応する階調電圧（データ信号）を選択して出力電圧増幅部３０４に出力する。複数のネガティブデコーダー（Ｎｅｇａｔｉｖｅ Ｄｅｃｏｄｅｒ）は、基準階調電圧生成部４００から負の値（ＶＳＳ〜Ｖｃｏｍ）の基準階調電圧（ＶＮ０〜ＶＮ１０２３）および電圧（ＶＮ（−１）またはＶＮ２ｍ）を受信して、それぞれ対応するラッチ３０２の偶数番目の領域から受信したデジタル映像信号（ＤＡＴ）に対応する階調電圧（データ信号）を選択して出力電圧増幅部３０４に出力する。ここで、ＶＰ（−１）は、共通電圧（Ｖｃｏｍ）より所定のレベルだけ低い電圧であるか、または共通電圧（Ｖｃｏｍ）より所定のレベルだけ高い電圧であり、ＶＮ（−１）は、共通電圧（Ｖｃｏｍ）より所定のレベルだけ低い電圧であるか、または共通電圧（Ｖｃｏｍ）より所定のレベルだけ高い電圧である。また、ＶＮ２ｍは、ＶＳＳより所定のレベルだけ高い電圧であり、ＶＰ２ｍは、ＶＤＤより所定のレベルだけ低い電圧である。そして、ｍは、ラッチ３０２からデジタル／アナログ変換器３０３に入力されるデジタル映像信号（ＤＡＴ）のビット数を意味する。

一方、前記で説明したのとは異なって、デジタル／アナログ変換器３０３のポジティブデコーダー（Ｐｏｓｉｔｉｖｅ Ｄｅｃｏｄｅｒ）がラッチ３０２の偶数番目の領域に対応するように形成され、ネガティブデコーダー（Ｎｅｇａｔｉｖｅ Ｄｅｃｏｄｅｒ）がラッチ３０２の奇数番目の領域に対応するように形成されることもできる。

出力電圧増幅部３０４は、複数の出力増幅器（図示せず）を含む。それぞれの出力増幅器は、電圧フォロアー（ｖｏｌｔａｇｅ ｆｏｌｌｏｗｅｒ）として機能する。

出力バッファー３０５は、複数のＭＵＸ回路（図示せず）を含む。複数のＭＵＸ回路それぞれの入力端はポジティブデコーダーおよびネガティブデコーダーの出力信号をそれぞれ受信する一対の電圧フォロアーに連結され、出力端はデータ線（Ｄ１−Ｄｍ）のうちの連続する二つのデータ線（Ｄｏｄｄ、Ｄｅｖｅｎ）に連結される。それぞれのＭＵＸ回路は、信号制御部５００から入力される反転信号（ＲＶＳ）によって一対の電圧フォロアから受信した二つのデータ信号を二つのデータ線（Ｄｏｄｄ、Ｄｅｖｅｎ）のうちの一つのデータ線を通して選択的に出力する。

図６は本発明の第１実施例によるデジタル／アナログ変換器３０３を示したブロック図である。

図６に示したように、本発明の第１実施例によるデジタル／アナログ変換器３０３は、上位および下位電圧生成部３０３２および出力電圧生成部３０３４を含む。

上位および下位電圧生成部３０３２は、ラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）のうちの設定されたビット数だけ下位ビットを除いたビットを利用して上位電圧および下位電圧（ＶＨ、ＶＬ）を生成する。ここで、上位電圧（ＶＨ）は上位および下位電圧生成部３０３２から出力される二つの電圧のうちの共通電圧Ｖｃｏｍとの電圧差が大きい電圧を示し、下位電圧（ＶＬ）は上位および下位電圧生成部３０３２から出力される二つの電圧のうちの共通電圧（Ｖｃｏｍ）との電圧差が小さい電圧を示す。

出力電圧生成部３０３４は、上位および下位電圧生成部３０３２から上位電圧（ＶＨ）および下位電圧（ＶＬ）を受信して、上位および下位電圧生成部３０３２で上位電圧および下位電圧（ＶＨ、ＶＬ）を生成するのに利用されない下位ビットを利用して複数の電圧（Ｖｏ）を生成する。

例えば、ラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）が１０ビットであり、設定された下位ビットが２ビットである場合、上位および下位電圧生成部３０３２は１０ビットのうちの上位８ビットを利用して上位電圧（ＶＨ）および下位電圧（ＶＬ）を生成する。そして、出力電圧生成部３０３４は上位および下位電圧生成部３０３２で利用されない下位２ビットを利用して上位および下位電圧生成部３０３２から入力される上位電圧（ＶＨ）および下位電圧（ＶＬ）を変換して、四つの電圧（Ｖｏ）を生成する。

以下では、ラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）のビット数をｍで示す。また、ラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）のうちの上位および下位電圧生成部３０３２で上位電圧および下位電圧（ＶＨ、ＶＬ）を生成するのに利用されずに電圧（Ｖｏ）を生成するために出力電圧生成部３０３４で利用される下位ビットのビット数をｋで示す。ここで、ｋはｍより小さい整数である。そして、ラッチ３０２から入力されるｍビットのデジタル映像信号（ＤＡＴ）から電圧（Ｖｏ）を生成するために出力電圧生成部３０３４で利用されるｋ個の下位ビットを引いたｍ−ｋ個のビットを上位ビットと命名し、ｍおよびｋをそれぞれ「１０」および「２」に仮定して説明する。また、以下では、ｍビットのうちの第ｍビットはｍビットに含まれるビット中の最上位ビットを示し、第１ビットはｍビットに含まれるビット中の最下位ビットを示す。そして、以下で、グレーレベルは、１０ビットのデジタル映像信号（ＤＡＴ）を１０進数に変換した値に対応するグレー電圧を示す。

図７は本発明の実施例による上位および下位電圧生成部３０３２を示したブロック図である。

図７に示したように、本発明の実施例による上位および下位電圧生成部３０３２は、第１乃至第３デコーダー３０３２２、３０３２４、３０３２６および選択電圧出力部３０３２８を含む。参考として、図７に示した第１乃至第３デコーダー３０３２２、３０３２４、３０３２６は、ポジティブデコーダーを例示したものであり、ネガティブデコーダーで実現される場合については後述する。

第１デコーダー３０３２２は、ラッチ３０２から出力される１０ビットのデジタル映像信号（ＤＡＴ）中の下位４ビットを除いた６ビットを受信して、入力されるビットそれぞれのビット値によって電圧（ＶＤ１）を生成して選択電圧出力部３０３２８に出力する。

第２デコーダー３０３２４は、ラッチ３０２から出力される１０ビットのデジタル映像信号（ＤＡＴ）中の下位３ビットを除いた７ビットを受信して、入力されるビットそれぞれのビット値によって電圧（ＶＤ２）を生成して選択電圧出力部３０３２８に出力する。

第３デコーダー３０３２６は、ラッチ３０２から出力される１０ビットのデジタル映像信号（ＤＡＴ）中の下位３ビットを除いた７ビットを受信して、入力されるビットそれぞれのビット値によって電圧（ＶＤ３）を生成して選択電圧出力部３０３２８に出力する。

選択電圧出力部３０３２８は、ラッチ３０２から出力される１０ビットのデジタル映像信号（ＤＡＴ）中の上位ビットである８個のビットの下位２ビットのビット値によって第１乃至第３デコーダー３０３２２、３０３２４、３０３２６からそれぞれ入力される電圧の中から二つの電圧（ＶＨ、ＶＬ）を選択して出力電圧生成部３０３４に伝達する。

以下、本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６について図８乃至図１０を参照して説明する。

図８乃至図１０で、ＶＰ３、ＶＰ７、ＶＰ１１、…、ＶＰ１０１５、ＶＰ１０１９、およびＶＰ１０２３のそれぞれは、基準階調電圧生成部４００から入力される基準階調電圧（Ｖｃｏｍ〜ＶＤＤ）のうちの電圧（Ｖｇｍａ）から電圧（ＶＤＤ）を２１０＋１個の抵抗（Ｒ１〜Ｒ１０２４）で分圧して生成される２１０個のグレー電圧（ＶＰ０〜ＶＰ１０２３）のうちの一つを示す。ここで、電圧（Ｖｇｍａ）は、共通電圧Ｖｃｏｍより所定のレベルだけ高い電圧である。一方、図８乃至図１０で、第１乃至第３デコーダー３０３２２、３０３２４、３０３２６に含まれる複数のスイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）は、全て同一なタイプのスイッチ、つまりＰタイプ電界効果トランジスタで形成される。一方、複数のスイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）は、全てＮタイプ電界効果トランジスタで形成されることもでき、この時には、各スイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）の制御電極に入力される信号は全て反転されなければならない。デコーダー３０３２２、３０３２４、３０３２６に含まれるスイッチを全て同一なタイプで形成するのは、本発明の実施例による上位および下位電圧生成部３０３２のレイアウト面積の減少のためであって、これは本発明の技術分野の当業者には広く知られた事実であるので、追加的な説明は省略する。また、図８乃至図１０で、Ｄ１０ＮおよびＤ１０Ｐはそれぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの最上位ビットである第１０ビットのビット値および第１０ビットのビット値の反転信号によってオン／オフ駆動されるスイッチを示す。同様に、Ｄ６Ｎ、Ｄ５Ｎ、およびＤ４Ｎはそれぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第６ビット、第５ビット、および第４ビットのビット値によってオン／オフ駆動されるスイッチを示し、Ｄ６Ｐ、Ｄ５Ｐ、およびＤ４Ｐはそれぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第６ビット、第５ビット、および第４ビットのビット値の反転信号によってオン／オフ駆動されるスイッチを示す。

図８は本発明の第１実施例による第１デコーダー３０３２２を示した図面であり、図９は本発明の第１実施例による第２デコーダー３０３２４を示した図面である。

図８に示したように、本発明の第１実施例による第１デコーダー３０３２２は、第５ビットから第１０ビットまでの６個のビットを受信して、入力されるビットそれぞれのビット値によってＶＰ７乃至ＶＰ１０１５のうちの一つのグレー電圧を選択して電圧（ＶＤ１）として出力する。第１デコーダー３０３２２は、ＶＰ７からグレーレベルの差が１６ずつであるグレー電圧、つまりＶＰ７、ＶＰ２３、ＶＰ３９、ＶＰ５５、…、ＶＰ９６７、ＶＰ９８３、ＶＰ９９９、およびＶＰ１０１５の６４（２６）個のグレー電圧を受信する。これによって、第１デコーダー３０３２２に含まれるスイッチの個数は２７−２（＝２６＋２５＋２４＋２３＋２２＋２１）個になる。

図９に示したように、本発明の第１実施例による第２デコーダー３０３２４は、第４ビットから第１０ビットまでの７個のビットを受信して、入力されるビットそれぞれのビット値によってＶＰ３乃至ＶＰ１０１９のうちの一つのグレー電圧を選択して電圧（ＶＤ２）として出力する。ここで、第２デコーダー３０３２４は、ＶＰ３からグレーレベルの差が８ずつであるグレー電圧、つまりＶＰ３、ＶＰ１１、ＶＰ１９、ＶＰ２７、…、ＶＰ９９５、ＶＰ１００３、ＶＰ１０１１、およびＶＰ１０１９の１２８（２７）個のグレー電圧を受信する。これによって、第２デコーダー３０３２４に含まれるスイッチの個数は２８−２（＝２７＋２６＋２５＋２４＋２３＋２２＋２１）個になる。

図１０は本発明の第１実施例による第３デコーダー３０３２６を示した図面である。図１０で、ＶＰ（−１）は基準階調電圧生成部４００で生成されて供給される電圧であって、Ｖｃｏｍより多少低いか高い電圧であって、下記の数式１で定義される。

（数１）
ＶＰ０＝ＶＰ（−１）＋（ＶＰ３−ＶＰ（−１））＊（１／４）

つまり、ＶＰ（−１）はＶＰ０よりＶＰ１−ＶＰ０だけ低い電圧である。

図１０に示したように、本発明の第１実施例による第３デコーダー３０３２６は、第４ビットから第１０ビットまでの７個のビットを受信して、入力されるビットそれぞれのビット値によってＶＰ（−１）乃至ＶＰ１０２３のうちの一つのグレー電圧を選択して電圧（ＶＤ３）に出力する。ここで、第３デコーダー３０３２６は、ＶＰ１５からグレーレベルの差が１６ずつの電圧差を有するグレー電圧、つまりＶＰ１５、ＶＰ３１、ＶＰ４７、…、ＶＰ９９１、ＶＰ１００７、およびＶＰ１０２３とＶＰ（−１）の１２８（２７）個のグレー電圧を受信するが、入力されるグレー電圧のうちの最低電圧であるＶＰ（−１）および最高電圧であるＶＰ１０２３を除いた他の電圧をそれぞれ二つのスイッチを通して受信する形態に形成される。これによって、第３デコーダー３０３２６に含まれるスイッチの個数は２８−２（＝２７＋２６＋２５＋２４＋２３＋２２＋２１）個になる。

ここで、本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６にそれぞれ入力される最低電圧の間の関係は、次の通りである。つまり、第１デコーダー３０３２２に入力される最低電圧（ＶＰ７）は、第２デコーダー３０３２４に入力される最低電圧（ＶＰ３）よりグレーレベルが４だけ高い電圧であり、第３デコーダー３０３２６に入力される最低電圧（ＶＰ（−１））は、第２デコーダー３０３２４に入力される最低電圧（ＶＰ３）よりグレーレベルが４だけ低い電圧になるように設定される。また、本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６から出力される電圧（ＶＤ１´´〜ＶＤ３´´）は、デジタル映像信号（ＤＡＴ）の第４ビットから第１０ビットまでの７個のビットのビット値にそれぞれ対応して相互間に常にグレーレベル４ずつの電圧差を有する。

次に、本発明の実施例による選択電圧出力部３０３２８を図１１を参照して説明する。

図１１は本発明の実施例による選択電圧出力部３０３２８を概略的に示した図面である。参考として、図１１で、選択電圧出力部３０３２８に含まれるスイッチ（ＳＷ１〜ＳＷ１０）は全て同一なタイプのスイッチ、つまりＮタイプ電界効果トランジスタで形成される。一方、スイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）は全てＰタイプ電界効果トランジスタで形成されることもでき、この時には、各スイッチ（ＳＷ１〜ＳＷ１０）の制御電極に入力される信号は全て反転されなければならない。ここで、選択電圧出力部３０３２８に含まれるスイッチ（ＳＷ１〜ＳＷ１０）を全て同一なタイプで形成するのは、本発明の実施例による選択電圧出力部３０３２８に含まれるスイッチ（ＳＷ１〜ＳＷ１０）のレイアウト面積の減少のためである。

図１１に示したように、本発明の実施例による選択電圧出力部３０３２８は、複数のスイッチ（ＳＷ１〜ＳＷ１０）を含む。複数のスイッチ（ＳＷ１〜ＳＷ１０）のそれぞれは１０ビットのデジタル映像信号（ＤＡＴ）のうちの第３ビットおよび第４ビットのビット値によってオン／オフ駆動されて、第１乃至第３デコーダー３０３２２、３０３２４、３０３２６から入力される電圧（ＶＤ１〜ＶＤ３）の中から二つの電圧を選択して出力する。第３ビットおよび第４ビットのビット値によって選択電圧出力部３０３２８が出力する上位電圧（ＶＨ）および下位電圧（ＶＬ）を下記の表１に示した。参考として、表１で、データ<４>およびデータ<３>はそれぞれラッチ３０２から出力される１０ビットのデジタル映像信号（ＤＡＴ）のうちの第４ビットおよび第３ビットのビット値を示す。

本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６から出力される電圧（ＶＤ１〜ＶＤ３）の相互間には常にグレーレベルが４ずつ差異が生じるので、本発明の実施例による選択電圧出力部３０３２８が出力する二つの電圧（ＶＨ、ＶＬ）は相互間にグレーレベル４ずつの電圧差を有する。

次に、本発明の第１実施例による出力電圧生成部３０３４を図１２を参照して説明する。

図１２は本発明の第１実施例による出力電圧生成部３０３４を示した図面である。図１２に示したように、本発明の第１実施例による出力電圧生成部３０３４は、複数のスイッチ（ＳＷ１１〜ＳＷ１７）を含み、選択電圧出力部３０３２８から入力される上位電圧（ＶＨ）および下位電圧（ＶＬ）を利用して四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）を生成して出力電圧増幅部３０４に出力する。

複数のスイッチ（ＳＷ１２〜ＳＷ１７）は、ラッチ３０２から入力される１０ビットのデジタル映像信号（ＤＡＴ）のうちの上位および下位電圧生成部３０３２で利用される第３ビットから第１０ビットまでを除いた２個のビット、つまり第１ビットおよび第２ビットのビット値によってオン／オフ駆動される。そして、スイッチ（ＳＷ１１）は常にオン状態を維持する。

具体的に、スイッチ（ＳＷ１１）は、一端に入力される上位電圧（ＶＨ）を第１電圧出力端に伝達する。スイッチ（ＳＷ１２）は、第１および第２ビットのビット値が「０１」、「１０」、および「１１」である時にオンされて、一端に入力される上位電圧（ＶＨ）を第２電圧出力端に伝達する。スイッチ（ＳＷ１３）は、第１および第２ビットのビット値が「００」である時にオンされて、一端に入力される下位電圧（ＶＬ）を第２電圧出力端に伝達する。スイッチ（ＳＷ１４）は、第１および第２ビットのビット値が「１０」および「１１」である時にオンされて、一端に入力される上位電圧（ＶＨ）を第３電圧出力端に伝達する。スイッチ（ＳＷ１５）は、第１および第２ビットのビット値が「００」および「０１」である時にオンされて、一端に入力される下位電圧（ＶＬ）を第３電圧出力端に伝達する。スイッチ（ＳＷ１６）は、第１および第２ビットのビット値が「１１」である時にオンされて、一端に入力される上位電圧（ＶＨ）を第４電圧出力端に伝達する。スイッチ（ＳＷ１７）は、第１および第２ビットのビット値が「００」、「０１」、および「１０」である時にオンされて、一端に入力される下位電圧（ＶＬ）を第４電圧出力端に伝達する。

図１２で、本発明の第１実施例による出力電圧生成部３０３４が生成する四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）は、下記のＩ乃至ＩＶの四つの場合のうちの一つに決定される。

第１および第２ビットのビット値が全て「０」である時、
Ｖａ＝上位電圧（ＶＨ）、Ｖｂ＝Ｖｃ＝Ｖｄ＝下位電圧（ＶＬ）

ＩＩ 第１ビットが「１」であり、第２ビットが「０」である時、
Ｖａ＝Ｖｂ＝上位電圧（ＶＨ）、Ｖｃ＝Ｖｄ＝下位電圧（ＶＬ）

ＩＩＩ 第１ビットが「０」であり、第２ビットが「１」である時、
Ｖａ＝Ｖｂ＝Ｖｃ＝上位電圧（ＶＨ）、Ｖｄ＝下位電圧（ＶＬ）

ＩＶ 第１および第２ビットのビット値が全て「１」である時、
Ｖａ＝Ｖｂ＝Ｖｃ＝Ｖｄ＝上位電圧（ＶＨ）

図１３は本発明の実施例による出力電圧増幅部３０４を概略的に示した図面である。参考として、図１３では、トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）を全てＮタイプ電界効果トランジスタで示したが、これとは異なって、トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）は全てＰタイプ電界効果トランジスタで形成されることもできる。また、トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）は同一な役割を果たす他のスイッチで実現されることもできる。

図１３に示したように、本発明の実施例による出力電圧増幅部３０４は、出力増幅器を含む。出力増幅器の二つの入力端のうちの一つの入力端は四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）によって駆動される４個のトランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）を含み、他の一つの入力端はフィードバック信号（Ｖｘ）によって駆動される４個のトランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）を含む。ここで、出力電圧（Ｖｏｕｔ）は、データ線（Ｄ１−Ｄｍ）を通じて画素１１０に印加される階調電圧であり、フィードバック信号（Ｖｘ）は、出力端を通して出力中の出力電圧（Ｖｏｕｔ）と同一である。

トランジスタ（ＳＷ２１）およびトランジスタ（ＳＷ３１）の一端は続点（Ｎ１）を有し、電流源（Ｉ１）を通じてＶＳＳ電圧を供給する電源（ＶＳＳ）に連結される。トランジスタ（ＳＷ２２）およびトランジスタ（ＳＷ３２）の一端は続点（Ｎ２）を有し、電流源（Ｉ２）を通じてＶＳＳ電圧を供給する電源（ＶＳＳ）に連結される。トランジスタ（ＳＷ２３）およびトランジスタ（ＳＷ３３）の一端は続点（Ｎ３）を有し、電流源（Ｉ３）を通じてＶＳＳ電圧を供給する電源（ＶＳＳ）に連結される。そして、トランジスタ（ＳＷ２４）およびトランジスタ（ＳＷ３４）の一端は続点（Ｎ４）を有し、電流源（Ｉ４）を通じてＶＳＳ電圧を供給する電源（ＶＳＳ）に連結される。

トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）それぞれの一端に流れる電流（Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ）は、トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）のゲートに入力される四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）のレベルに比例する。トランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）は、全て同一なフィードバック信号（Ｖｘ）をゲート電極で受信して駆動されるが、トランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）それぞれの一端に印加される電圧（Ｖｘ１、Ｖｘ２、Ｖｘ３、Ｖｘ４）は電流（Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ）により変化し、これによって出力電圧（Ｖｏｕｔ）が変化する。つまり、トランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）それぞれの一端に印加される電圧（Ｖｘ１、Ｖｘ２、Ｖｘ３、Ｖｘ４）が変化することによって、同一なゲート制御電圧（Ｖｘ）によって駆動されるトランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）の一端に流れる電流（Ｉｘａ、Ｉｘｂ、Ｉｘｃ、Ｉｘｄ）が変化する。出力増幅器の出力端は、トランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）の他端に共通で接点を有するので、トランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）の一端に流れる電流（Ｉｘａ、Ｉｘｂ、Ｉｘｃ、Ｉｘｄ）が変化することによって、ＶＳＳ電圧を供給する電源（ＶＳＳ）および出力増幅器の出力端の間の電圧差の変動によって出力電圧（Ｖｏｕｔ）が変化する。

即ち、本発明の第１実施例による出力電圧生成部３０３４が生成する四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）が先に言及したＩ乃至ＩＶの四つの場合のうちのいずれの場合に該当するかによって出力電圧（Ｖｏｕｔ）のレベルが変更される。具体的に、選択電圧出力部３０３２８から出力される上位電圧（ＶＨ）および下位電圧（ＶＬ）の間の電圧差をΔと仮定すれば、出力電圧（Ｖｏｕｔ）は、Ｉ乃至ＩＶの四つ場合に対して次のａ）乃至ｄ）のように上位電圧（ＶＨ）および下位電圧（ＶＬ）を合成した値になる。

ａ）Ｉｆ、Ｖａ＝上位電圧（ＶＨ）、Ｖｂ＝Ｖｃ＝Ｖｄ＝下位電圧（ＶＬ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）＋（Δ／４）＊上位電圧（ＶＨ）

ｂ）Ｉｆ、Ｖａ＝Ｖｂ＝上位電圧（ＶＨ）、Ｖｃ＝Ｖｄ＝下位電圧（ＶＬ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）＋（２Δ／４）＊上位電圧（ＶＨ）

ｃ）Ｉｆ、Ｖａ＝Ｖｂ＝Ｖｃ＝上位電圧（ＶＨ）、Ｖｄ＝下位電圧（ＶＬ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）＋３Δ／４＊上位電圧（ＶＨ）

ｄ）Ｉｆ、Ｖａ＝Ｖｂ＝Ｖｃ＝Ｖｄ＝上位電圧（ＶＨ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝上位電圧（ＶＨ）

本発明の実施例による選択電圧出力部３０３２８が出力する二つの電圧（ＶＨ、ＶＬ）は、相互間にグレーレベル４ずつの電圧差を有するので、本発明の実施例による出力電圧増幅部３０４は、デジタル映像信号（ＤＡＴ）に対応する全てのグレーレベルを出力することができる。

以下、出力電圧（Ｖｏｕｔ）がＩ乃至ＩＶの四つの場合に対応して前記ａ）乃至ｄ）のように上位電圧（ＶＨ）および下位電圧（ＶＬ）を合成した値になる理由について説明する。

まず、ゲート入力電圧およびこれに対応してトランジスタの一端に流れる電流を数式で示すと、下記の数式２の通りである。

（数２）
Ｉ＝μＣｏｘ（Ｗ／Ｌ）[（Ｖｇｓ−Ｖｔ）Ｖｄｓ−１／２Ｖｄｓ２]

（ここで、Ｗはトランジスタのチャンネルの幅、Ｌはトランジスタのチャンネルの長さ、Ｖｇｓはトランジスタのゲートソース間の電圧差、Ｖｔはトランジスタのしきい電圧、Ｖｄｓはトランジスタのドレインソース間の電圧差、Ｃｏｘはオキシドキャパシタンス（Ｏｘｉｄｅ ｃａｐａｃｉｔａｎｃｅ）、μは電荷移動度である。）

一方、数式２に示したトランジスタの一端に流れる電流（Ｉ）は、トランジスタのドレインおよびソースの間の電圧差の変化量に対応する電流（Ｉ）の変化量で示すと、下記の数式３のように示すことができる。

（数３）
δＩ＝μＣｏｘ（Ｗ／Ｌ）[（Ｖｇｓ−Ｖｔ）（δＶｄｓ）−１／２（δＶｄｓ２）]
（ここで、δは変化量、αは定数である。）

数式３で、１／２（δＶｄｓ２）は非常に小さい値であるため、これを無視して、μＣｏｘ（δＶｄｓ）を定数αで示すと、電流（Ｉ）の変化量δＩは下記の数式４のように示すことができる。

（数４）
δＩ≒α（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔ）

数式４を利用して、四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）それぞれに対応してトランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）それぞれの一端に流れる電流（Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ）を示すと、下記の数式５の通りである。

（数５）
Ｉａ＝α（Ｗ２１／Ｌ２１）（Ｖａ−Ｖｘ１−Ｖｔ２１）、
Ｉｂ＝α（Ｗ２２／Ｌ２２）（Ｖｂ−Ｖｘ２−Ｖｔ２２）、
Ｉｃ＝α（Ｗ２３／Ｌ２３）（Ｖｃ−Ｖｘ３−Ｖｔ２３）、
Ｉｄ＝α（Ｗ２４／Ｌ２４）（Ｖｄ−Ｖｘ４−Ｖｔ２４）

また、フィードバック信号（Ｖｘ）によって駆動される４個のトランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）それぞれの一端に流れる電流（Ｉｘａ、Ｉｘｂ、Ｉｘｃ、Ｉｘｄ）を数式４を利用して示すと、下記の数式６の通りである。

（数６）
Ｉｘａ＝α（Ｗ３１／Ｌ３１）（Ｖｘ−Ｖｘ１−Ｖｔ３１）、
Ｉｘｂ＝α（Ｗ３２／Ｌ３２）（Ｖｘ−Ｖｘ２−Ｖｔ３２）、
Ｉｘｃ＝α（Ｗ３３／Ｌ３３）（Ｖｘ−Ｖｘ３−Ｖｔ３３）、
Ｉｘｄ＝α（Ｗ３４／Ｌ３４）（Ｖｘ−Ｖｘ４−Ｖｔ３４）

一方、出力電圧増幅器の二つの入力端は、電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）の構造に形成され、これによってトランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）それぞれの一端に流れる電流の和は、トランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）それぞれの一端に流れる電流の和と同一であり、これを数式７に示した。

（数７）
Ｉａ＋Ｉｂ＋Ｉｃ＋Ｉｄ＝Ｉｘａ＋Ｉｘｂ＋Ｉｘｃ＋Ｉｘｄ

出力電圧増幅器の二つの入力端を形成するトランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）およびトランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）それぞれのチャンネルの幅（Ｗ）、チャンネルの長さ（Ｌ）、およびしきい電圧（Ｖｔ）が同一に形成されると仮定して、これを数式で示すと、下記の数式８の通りである。

（数８）
Ｗ２１＝Ｗ２２＝Ｗ２３＝Ｗ２４＝Ｗ３１＝Ｗ３２＝Ｗ３３＝Ｗ３４、
Ｌ２１＝Ｌ２２＝Ｌ２３＝Ｌ２４＝Ｌ３１＝Ｌ３２＝Ｌ３３＝Ｌ３４、
Ｖｔ２１＝Ｖｔ２２＝Ｖｔ２３＝Ｖｔ２４＝Ｖｔ３１＝Ｖｔ３２＝Ｖｔ３３＝Ｖｔ３４

数式８を数式５乃至数式７に代入すれば、フィードバック信号（Ｖｘ）およびデコーダーから出力される複数の電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）の間の関係は、数式９の通りである。

（数９）
Ｖｘ＝（Ｖａ＋Ｖｂ＋Ｖｃ＋Ｖｄ）／４

この時、Δは上位電圧（ＶＨ）から下位電圧（ＶＬ）を引き算演算した値と同一であって、これによってＩ乃至ＩＶの四つの場合に対応する出力電圧（Ｖｏｕｔ）は前記ａ）乃至ｄ）のように示される。

以下、ａ）乃至ｄ）それぞれの場合に対して、図２に示した従来の韓国登録特許１０−０３３６６８３に提示された出力増幅器および図１３に示した本発明の実施例による出力増幅器の出力電圧（Ｖｏｕｔ）を図１４を参照して比較する。参考として、図２に示した従来の韓国登録特許１０−０３３６６８３に提示された出力増幅器および図１３に示した本発明の実施例による出力増幅器は、全てＩ乃至ＩＶの四つの場合に前記ａ）乃至ｄ）のような出力電圧（Ｖｏｕｔ）を出力するためのものである。

図１４ａは従来の出力増幅器の出力電圧（Ｖｏｕｔ）を示した波形図であり、図１４ｂは本発明の実施例による出力増幅器の出力電圧（Ｖｏｕｔ）を示した波形図である。

図１４ａおよび図１４ｂに示したように、本発明の実施例による出力増幅器の出力電圧（Ｖｏｕｔ）は、上位電圧（ＶＨ）および下位電圧（ＶＬ）を合成して生成しようとする中間電圧を正確に生成することができるが、従来の韓国登録特許１０−０３３６６８３に提示された出力増幅器は、正確な中間電圧の生成が行われず、これは次のような理由によるものである。

まず、前記Ｉ乃至ＩＶの四つの場合それぞれに対して、図２に示した従来の韓国登録特許１０−０３３６６８３に提示された出力増幅器の接点（Ｎａ）に印加される電圧がそれぞれＶｓ１、Ｖｓ２、Ｖｓ３、およびＶｓ４のように互いに異なる電圧に変化するようになる。この時、トランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）それぞれの一端に流れる電流（Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ）は、次のｅ）乃至ｈ）の通りである。

ｅ）Ｉａ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ１−Ｖｔ）、Ｉｂ＝Ｉｃ＝Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＬ−Ｖｓ１−Ｖｔ）、

ｆ）Ｉａ＝Ｉｂ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ２−Ｖｔ）、Ｉｃ＝Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＬ−Ｖｓ２−Ｖｔ）、

ｇ）Ｉａ＝Ｉｂ＝Ｉｃ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ３−Ｖｔ）、Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＬ−Ｖｓ３−Ｖｔ）、

ｈ）Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ４−Ｖｔ）

前記ｅ）乃至ｈ）に示したように、図２に示した従来の韓国登録特許１０−０３３６６８３に提示された出力増幅器は、同一な電圧が入力されても場合によって電流（Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ）量が異なるようになる。これによって、図１４ａに示したように、出力電圧（Ｖｏｕｔ）が上位電圧（ＶＨ）および下位電圧（ＶＬ）を合成して生成しようとする正確な中間電圧にならない。

一方、本発明の実施例による出力増幅器は、従来の韓国登録特許１０−０３３６６８３に提示された出力増幅器とは異なって、トランジスタ（ＳＷ２１、ＳＷ３１）、トランジスタ（ＳＷ２２、ＳＷ３２）、トランジスタ（ＳＷ２３、ＳＷ３３）、およびトランジスタ（ＳＷ２４、ＳＷ３４）がそれぞれ電流源（Ｉ１、Ｉ２、Ｉ３、Ｉ４）に別途に連結される構造に形成される。これによって、トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）のうちの上位電圧（ＶＨ）をゲート電極で受信するトランジスタ、電流源（Ｉ１、Ｉ２、Ｉ３、Ｉ４）、およびトランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）の間の接点に印加される電圧は常にＶｓ１で一定である。同様に、トランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）のうちの下位電圧（ＶＨ）をゲート電極で受信するトランジスタ、電流源（Ｉ１、Ｉ２、Ｉ３、Ｉ４）、およびトランジスタ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）の間の接点に印加される電圧は常にＶｓ２で一定である。つまり、前記Ｉ乃至ＩＶの四つの場合それぞれに対して、本発明の実施例による出力増幅器のトランジスタ（ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４）それぞれの一端に流れる電流（Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ）は、次のｉ）乃至ｌ）の通りである。これによって、図１４ｂに示したように、本発明の実施例による出力増幅器の出力電圧（Ｖｏｕｔ）は、上位電圧（ＶＨ）および下位電圧（ＶＬ）を合成して生成しようとする中間電圧を正確に生成するようになる。

ｉ）Ｉａ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ１−Ｖｔ）、Ｉｂ＝Ｉｃ＝Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＬ−Ｖｓ２−Ｖｔ）、

ｊ）Ｉａ＝Ｉｂ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ１−Ｖｔ）、Ｉｃ＝Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＬ−Ｖｓ２−Ｖｔ）、

ｋ）Ｉａ＝Ｉｂ＝Ｉｃ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ１−Ｖｔ）、Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＬ−Ｖｓ２−Ｖｔ）、

ｌ）Ｉａ＝Ｉｂ＝Ｉｃ＝Ｉｄ＝α（Ｗ１／Ｌ１）（ＶＨ−Ｖｓ１−Ｖｔ）

一方、デジタル映像信号（ＤＡＴ）が「０００００００１００」である時の本発明の実施例による出力増幅器の出力電圧（Ｖｏｕｔ）は、次の通りである。デジタル映像信号（ＤＡＴ）が「０００００００１００」であれば、第１乃至第３デコーダー３０３２２、３０３２４、３０３２６からそれぞれ出力される電圧（ＶＤ１〜ＶＤ３）はそれぞれＶＰ７、ＶＰ３、およびＶＰ（−１）になり、選択電圧出力部３０３２８から出力される上位電圧（ＶＨ）および下位電圧（ＶＬ）はそれぞれＶＰ７およびＶＰ３になる。この時、出力電圧生成部３０３４から出力される四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）のうちのＶａはＶＰ７になり、Ｖｂ、Ｖｃ、およびＶｄは全てＶＰ３になるので、前記ａ）の場合と同一であり、これによって出力電圧（Ｖｏｕｔ）はＶＰ３＋（Δ／４）＊ＶＰ７になる。ここで、上位電圧（ＶＨ）および下位電圧（ＶＬ）の間の電圧差であるΔはＶＰ７−ＶＰ３であるため、（Δ／４）はＶＰ４−ＶＰ３と同一であり、出力電圧（Ｖｏｕｔ）はＶＰ４になる。

下記の表２は、デジタル映像信号（ＤＡＴ）に対応する出力電圧増幅部３０４の出力電圧（Ｖｏｕｔ）を示したものである。参考として、表２で、Ｄａｔａ<１０:５>、Ｄａｔａ<４>、Ｄａｔａ<３>、およびＤａｔａ<２:１>はそれぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第１０ビットから第５ビットまでのビット値、第４ビットのビット値、第３ビットのビット値、および第２ビットから第１ビットのビット値を示す。

表２に示したように、第１乃至第３デコーダー３０３２２、３０３２４、３０３２６からそれぞれ出力される電圧（ＶＤ１〜ＶＤ３）は、１０ビットのデジタル映像信号（ＤＡＴ）のうちの第４ビットから第１０ビットまでのビット値に対応する。つまり、デジタル映像信号（ＤＡＴ）の第４ビットから第１０ビットまでのビット値が「０００００００」であれば、電圧（ＶＤ１〜ＶＤ３）はそれぞれＶＰ７、ＶＰ３、およびＶＰ（−１）になり、デジタル映像信号（ＤＡＴ）の第４ビットから第１０ビットまでのビット値が「１１１１１１１」であれば、電圧（ＶＤ１〜ＶＤ３）はそれぞれＶＰ１０１５、ＶＰ１０１９、およびＶＰ１０２３になる。

前述した本発明の第１実施例によるデジタル／アナログ変換器３０３および出力電圧増幅部３０４に含まれるスイッチの個数は、次の通りである。

第１デコーダー３０３２２に含まれるスイッチの個数は１２６（＝２７−２）個であり、第２デコーダー３０３２４および第３デコーダー３０３２６に含まれるスイッチの個数はそれぞれ２５４（＝２８−２）個である。そして、選択電圧出力部３０３２８に含まれるスイッチの個数は１０個であり、出力電圧生成部３０３４に含まれるスイッチの個数は７（＝（２＊２２）−１）個である。

つまり、本発明の第１実施例によるデジタル／アナログ変換器３０３および出力電圧増幅部３０４に含まれるスイッチの総数は６５１（＝１２６＋２５４＋２５４＋１０＋７）個で、図１に示した一般的なデコーダーで２０４６個のスイッチを利用しなければならなかったのに比べて顕著に少ない個数のスイッチを含む。これによって液晶表示装置の実現費用および実現面積を減少させることができる。

基準階調電圧生成部４００で生成するＶＰ（−１）は、全て本発明の第１実施例によるデジタル／アナログ変換器３０３を利用して生成される電圧（ＶＨ、ＶＬ）を合成してラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）に対応する全ての階調電圧を生成するためのものである。

つまり、表２で、選択電圧出力部３０３２８から出力される上位電圧（ＶＨ）および下位電圧（ＶＬ）の間にはグレーレベル４ずつの電圧差が存在する。出力電圧生成部３０３４および出力電圧増幅部３０４は、上位電圧（ＶＨ）および下位電圧（ＶＬ）を利用して上位電圧（ＶＨ）および下位電圧（ＶＬ）そのものまたは上位電圧（ＶＨ）および下位電圧（ＶＬ）の間の電圧を階調電圧として生成して出力バッファー３０５を通じてデータ線に印加する。例えば、表２で、デジタル映像信号（ＤＡＴ）が「００００００００ＸＸ」（ここで、Ｘは「０」または「１」）である場合、上位電圧（ＶＨ）および下位電圧（ＶＬ）はそれぞれＶＰ３およびＶＰ（−１）になり、データ線に印加される階調電圧は、デジタル映像信号（ＤＡＴ）の下位２ビットのビット値によってＶＰ３およびＶＰ（−１）を合成した結果であるＶＰ０、ＶＰ１、ＶＰ２、およびＶＰ３のうちのいずれか一つになる。

一方、図８乃至図１０に示した本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６は、基準階調電圧生成部４００から２１０個のグレー電圧（ＶＰ０〜ＶＰ１０２３）およびＶＰ（−１）が印加されて駆動されるデコーダーを示したものである。もし、基準階調電圧生成部４００がＶＰ（−１）の代わりにＶＰ２ｍを生成するように設定される場合、データ線に印加される階調電圧は、基準階調電圧生成部４００がＶＰ（−１）を生成する場合と同様にデジタル映像信号（ＤＡＴ）の下位２ビットのビット値によってＶＰ４およびＶＰ０を合成した結果であるＶＰ０、ＶＰ１、ＶＰ２、およびＶＰ３のうちのいずれか一つとなって、結論的に同一に駆動される。このために、基準階調電圧生成部４００から第１乃至第３デコーダー３０３２２、３０３２４、３０３２６にそれぞれ入力されるグレー電圧が変化しなければならず、これを図１５乃至図１７を参照して説明する。

図１５乃至図１７で、ＶＰ０、ＶＰ４、ＶＰ８、…、ＶＰ１００８、ＶＰ１０１２、ＶＰ１０１６、およびＶＰ１０２０のそれぞれは基準階調電圧生成部４００から入力される基準階調電圧（Ｖｃｏｍ〜ＶＤＤ）のうちの電圧（Ｖｇｍａ）から電圧（ＶＤＤ）を２１０＋１個の抵抗（Ｒ１〜Ｒ１０２４）で分圧して生成される２１０個のグレー電圧（ＶＰ０〜ＶＰ１０２３）のうちの一つを示す。ここで、電圧（Ｖｇｍａ）は、図８乃至図１０に示した本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６と同様に共通電圧Ｖｃｏｍより所定のレベルだけ高い電圧である。一方、図１５乃至図１７で、本発明の第２実施例による第１乃至第３デコーダー３０３２２´、３０３２４´、３０３２６´に含まれるスイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）は、全て同一なタイプのスイッチ、つまりＰタイプ電界効果トランジスタで形成される。一方、スイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）は、全てＮタイプ電界効果トランジスタで形成されることもでき、この時には、各スイッチ（Ｄ４Ｎ、Ｄ４Ｐ、Ｄ５Ｎ、Ｄ５Ｐ、Ｄ６Ｎ、Ｄ６Ｐ、…、Ｄ１０Ｎ、Ｄ１０Ｐ）に入力される信号は全て反転されなければならない。また、図１５乃至図１７で、Ｄ１０ＮおよびＤ１０Ｐは、それぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの最上位ビットである第１０ビットのビット値および第１０ビットのビット値の反転信号によってオン／オフ駆動されるスイッチを示す。同様に、Ｄ６Ｎ、Ｄ５Ｎ、およびＤ４Ｎは、それぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第６ビット、第５ビット、および第４ビットのビット値によってオン／オフ駆動されるスイッチを示し、Ｄ６Ｐ、Ｄ５Ｐ、およびＤ４Ｐは、それぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第６ビット、第５ビット、および第４ビットのビット値の反転信号によってオン／オフ駆動されるスイッチを示す。

図１５は本発明の第２実施例による第１デコーダー３０３２２´を示した図面であり、図１６は本発明の第２実施例による第２デコーダー３０３２４´を示した図面である。

図１５に示したように、本発明の実施例による第１デコーダー３０３２２´は、第５ビットから第１０ビットまでの６個のビットを受信して、入力されるビットそれぞれのビット値によってＶＰ８乃至ＶＰ１０１６のうちの一つのグレー電圧を選択して電圧（ＶＤ１´）として出力する。ここで、第１デコーダー３０３２２´は、ＶＰ８からグレーレベルの差が１６ずつのグレー電圧、つまりＶＰ８、ＶＰ２４、ＶＰ４０、ＶＰ５６、…、ＶＰ９６８、ＶＰ９８４、ＶＰ１０００、およびＶＰ１０１６の６４（２６）個のグレー電圧を受信する。これによって、第１デコーダー３０３２２´に含まれるスイッチの個数は２７−２（＝２６＋２５＋２４＋２３＋２２＋２１）個になり、これは図８に示した本発明の第１実施例による第１デコーダー３０３２２に含まれるスイッチの個数と同一である。

図１６に示したように、本発明の実施例による第２デコーダー３０３２４は、第４ビットから第１０ビットまでの７個のビットを受信して、入力されるビットそれぞれのビット値によってＶＰ４乃至ＶＰ１０２０のうちの一つのグレー電圧を選択して電圧（ＶＤ２´）として出力する。ここで、第２デコーダー３０３２４は、ＶＰ４からグレーレベルの差が８ずつのグレー電圧、つまりＶＰ４、ＶＰ１２、ＶＰ２０、ＶＰ２８、…、ＶＰ９９６、ＶＰ１００４、ＶＰ１０１２、およびＶＰ１０２０の１２８（２７）個のグレー電圧を受信する。これによって、第２デコーダー３０３２４に含まれるスイッチの個数は２８−２（＝２７＋２６＋２５＋２４＋２３＋２２＋２１）個になり、これは図９に示した本発明の第１実施例による第２デコーダー３０３２４に含まれるスイッチの個数と同一である。

図１７は本発明の第２実施例による第３デコーダー３０３２６´を示した図である。

図１７で、ＶＰ１０２４は基準階調電圧生成部４００から入力される電圧であって、ＶＤＤより多少低い電圧であり、下記の数式１０のように定義される。

（数１０）
ＶＰ１０２１＝ＶＰ１０２０＋（ＶＰ１０２４−ＶＰ１０２０）＊（１／４）

つまり、ＶＰ１０２４はＶＰ１０２３よりＶＰ１０２３−ＶＰ１０２２だけ高い電圧である。

参考として、数式１および数式１０を通して定義したＶＰ（−１）およびＶＰ１０２４は、２１０＋１個の抵抗（Ｒ１〜Ｒ１０２４）で分圧して生成することができる２１０個のグレー電圧（ＶＰ０〜ＶＰ１０２３）に含まれない電圧である。特に、ＶＰ１０２４は、前述した基準階調電圧生成部４００で生成されるＶＰ２ｍにｍ＝１０を代入したものである。

図１７に示したように、本発明の第２実施例による第３デコーダー３０３２６´は、第４ビットから第１０ビットまでの７個のビットを受信して、入力されるビットそれぞれのビット値によってＶＰ０乃至ＶＰ１０２４のうちの一つのグレー電圧を選択して電圧（ＶＤ３´）として出力する。ここで、第３デコーダー３０３２６´は、ＶＰ０からグレーレベルの差が１６ずつのグレー電圧、つまりＶＰ０、ＶＰ１６、ＶＰ３２、…、ＶＰ９９２、およびＶＰ１００８とＶＰ１０２４の１２８（２７）個のグレー電圧を受信するが、入力されるグレー電圧のうちの最低電圧であるＶＰ０および最高電圧であるＶＰ１０２４を除いた他の電圧をそれぞれ二つのスイッチを通して受信する形態に形成される。これによって、本発明の第２実施例による第３デコーダー３０３２６´に含まれるスイッチの個数は図１０に示した本発明の第１実施例による第３デコーダー３０３２６と同一に２８−２（＝２７＋２６＋２５＋２４＋２３＋２２＋２１）個になる。

ここで、本発明の第２実施例による第１乃至第３デコーダー３０３２２´、３０３２４´、３０３２６´にそれぞれ入力される最低電圧の間の関係は、次の通りである。つまり、第１デコーダー３０３２２´に入力される最低電圧（ＶＰ８）は、第２デコーダー３０３２４´に入力される最低電圧（ＶＰ４）よりグレーレベルが４だけ高い電圧であり、第３デコーダー３０３２６´に入力される最低電圧（ＶＰ０）は第２デコーダー３０３２４´に入力される最低電圧（ＶＰ４）よりグレーレベルが４だけ低い電圧になるように設定される。また、本発明の第２実施例による第１乃至第３デコーダー３０３２２´、３０３２４´、３０３２６´から出力される電圧（ＶＤ１´〜ＶＤ３´）は、デジタル映像信号（ＤＡＴ）の第４ビットから第１０ビットまでの７個のビットのビット値それぞれに対応して相互間に常にグレーレベル４ずつの電圧差を有する。

一方、図１２に示した本発明の第１実施例による出力電圧生成部３０３４は、本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６を含む上位および下位電圧生成部３０３２から出力される上位および下位電圧（ＶＨ、ＶＬ）に適合するように設定されたものである。図１５乃至図１７に示した本発明の第２実施例による第１乃至第３デコーダー３０３２２´、３０３２４´、３０３２６´を利用する場合、出力電圧生成部３０３４の構造も変更されなければならず、これを図１８を参照して説明する。

図１８は本発明の第２実施例による出力電圧生成部３０３４´を示した図面である。図１８に示したように、本発明の第２実施例による出力電圧生成部３０３４´は、複数のスイッチ（ＳＷ１１´〜ＳＷ１７´）を含み、選択電圧出力部３０３２８から入力される上位電圧および下位電圧を利用して生成される四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）を出力電圧増幅部３０４に出力する。

複数のスイッチ（ＳＷ１２´〜ＳＷ１７´）は、ラッチ３０２から入力される１０ビットのデジタル映像信号（ＤＡＴ）のうちの上位および下位電圧生成部３０３２で利用される上位８ビットを除いた２個のビット、つまり第１ビットおよび第２ビットのビット値によってオン／オフ駆動される。そして、スイッチ（ＳＷ１１´）は常にオンの状態を維持する。

具体的に、スイッチ（ＳＷ１１´）は、一端に入力される下位電圧（ＶＬ）を第１電圧出力端に伝達する。スイッチ（ＳＷ１２´）は、第１および第２ビットのビット値が「００」、「０１」、および「１０」である時にオンされて、一端に入力される下位電圧（ＶＬ）を第２電圧出力端に伝達する。スイッチ（ＳＷ１３´）は、第１および第２ビットのビット値が「１１」である時にオンされて、一端に入力される上位電圧（ＶＨ）を第２電圧出力端に伝達する。スイッチ（ＳＷ１４´）は、第１および第２ビットのビット値が「００」および「０１」である時にオンされて、一端に入力される下位電圧（ＶＬ）を第３電圧出力端に伝達する。スイッチ（ＳＷ１５´）は、第１および第２ビットのビット値が「１０」および「１１」である時にオンされて、一端に入力される上位電圧（ＶＨ）を第３電圧出力端に伝達する。スイッチ（ＳＷ１６´）は、第１および第２ビットのビット値が「００」である時にオンされて、一端に入力される下位電圧（ＶＬ）を第４電圧出力端に伝達する。スイッチ（ＳＷ１７´）は、第１および第２ビットのビット値が「０１」、「１０」、および「１１」である時にオンされて、一端に入力される上位電圧（ＶＨ）を第４電圧出力端に伝達する。

図１８で、本発明の第２実施例による出力電圧生成部３０３４´が生成する四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）は、下記のＶ乃至ＶＩＩＩの四つの場合のうちの一つに決定される。

Ｖ 第１および第２ビットのビット値が全て「０」である時、
Ｖａ＝Ｖｂ＝Ｖｃ＝Ｖｄ＝下位電圧（ＶＬ）
ＶＩ 第１ビットが「１」であり、第２ビットが「０」である時、
Ｖａ＝Ｖｂ＝Ｖｃ＝下位電圧（ＶＬ）、Ｖｄ＝上位電圧（ＶＨ）
ＶＩＩ 第１ビットが「０」であり、第２ビットが「１」である時、
Ｖａ＝Ｖｂ＝下位電圧（ＶＬ）、Ｖｃ＝Ｖｄ＝上位電圧（ＶＨ）
ＶＩＩＩ 第１および第２ビットのビット値が全て「１」である時、
Ｖａ＝下位電圧（ＶＬ）、Ｖｂ＝Ｖｃ＝Ｖｄ＝上位電圧（ＶＨ）

この時、図１３に示した本発明の実施例による出力電圧増幅部３０４の出力電圧（Ｖｏｕｔ）は、Ｖ乃至ＶＩＩＩの四つの場合それぞれに対して次のｍ）乃至ｐ）のように上位電圧（ＶＨ）および下位電圧（ＶＬ）を合成した値になる。

ｍ）Ｉｆ、Ｖａ＝Ｖｂ＝Ｖｃ＝Ｖｄ＝下位電圧（ＶＬ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）

ｎ）Ｉｆ、Ｖａ＝Ｖｂ＝Ｖｃ＝下位電圧（ＶＬ）、Ｖｄ＝上位電圧（ＶＨ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）＋（Δ／４）＊上位電圧（ＶＨ）

ｏ）Ｉｆ、Ｖａ＝Ｖｂ＝下位電圧（ＶＬ）、Ｖｃ＝Ｖｄ＝上位電圧（ＶＨ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）＋２Δ／４＊上位電圧（ＶＨ）

ｐ）Ｉｆ、Ｖａ＝下位電圧（ＶＬ）、Ｖｂ＝Ｖｃ＝Ｖｄ＝上位電圧（ＶＨ）、
Ｔｈｅｎ、出力電圧（Ｖｏｕｔ）＝下位電圧（ＶＬ）＋３Δ／４＊上位電圧（ＶＨ）

例えば、デジタル映像信号（ＤＡＴ）が「０００００００００１」であれば、第１乃至第３デコーダー３０３２２、３０３２４、３０３２６´からそれぞれ出力される電圧（ＶＤ１´〜ＶＤ３´）はそれぞれＶＰ８、ＶＰ４、およびＶＰ０になり、選択電圧出力部３０３２８から出力される上位電圧（ＶＨ）および下位電圧（ＶＬ）はそれぞれＶＰ４およびＶＰ０になる。この時、出力電圧生成部３０３４から出力される四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）のうちのＶａ、Ｖｂ、およびＶｃは全てＶＰ０になり、ＶｄはＶＰ４になるので、前記のｆ）の場合と同一であり、これによって出力電圧（Ｖｏｕｔ）はＶＰ０＋（Δ／４）＊ＶＰ４になる。ここで、上位電圧（ＶＨ）および下位電圧（ＶＬ）の間の電圧差であるΔはＶＰ４−ＶＰ０であるため、（Δ／４）はＶＰ１−ＶＰ０と同一であり、出力電圧（Ｖｏｕｔ）はＶＰ１になる。

下記の表３は、本発明の第２実施例による第３デコーダー３０３２６´および本発明の第２実施例による出力電圧生成部３０３４´を含む上位および下位電圧生成部３０３２を利用することによるデジタル映像信号（ＤＡＴ）に対応する出力電圧増幅部３０４の出力電圧（Ｖｏｕｔ）を示したものである。参考として、表３で、Ｄａｔａ<１０:５>、Ｄａｔａ<４>、Ｄａｔａ<３>、およびＤａｔａ<２:１>はそれぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第１０ビットから第５ビットまでのビット値、第４ビットのビット値、第３ビットのビット値、および第２ビットから第１ビットのビット値を示す。

表３に示したように、第１乃至第３デコーダー３０３２２´、３０３２４´、３０３２６´からそれぞれ出力される電圧（ＶＤ１´〜ＶＤ３´）は、１０ビットのデジタル映像信号（ＤＡＴ）のうちの第４ビットから第１０ビットまでのビット値に対応する。つまり、デジタル映像信号（ＤＡＴ）の第４ビットから第１０ビットまでのビット値が「０００００００」であれば、電圧（ＶＤ１´〜ＶＤ３´）はそれぞれＶＰ８、ＶＰ４、およびＶＰ０になり、デジタル映像信号（ＤＡＴ）の第４ビットから第１０ビットまでのビット値が「１１１１１１１」であれば、電圧（ＶＤ１´〜ＶＤ３´）はそれぞれＶＰ１０１６、ＶＰ１０２０、およびＶＰ１０２４になる。

前記本発明の第１実施例によるデジタル／アナログ変換器３０３に含まれるスイッチの個数は、図１に示した一般的なデコーダーに比べて少なく、本発明の第１実施例によるデジタル／アナログ変換器３０３および出力電圧増幅部３０４に含まれるスイッチの個数は、次の通りである。

第１デコーダー３０３２２´に含まれるスイッチの個数は１２６（＝２７−２）個であり、第２デコーダー３０３２４´および第３デコーダー３０３２６´に含まれるスイッチの個数はそれぞれ２５４（＝２８−２）個である。そして、選択電圧出力部３０３２８に含まれるスイッチの個数は１０個であり、出力電圧生成部３０３４´に含まれるスイッチの個数は７（＝（２＊２２）−１）個である。

つまり、本発明の第１実施例によるデジタル／アナログ変換器３０３および出力電圧増幅部３０４に含まれるスイッチの総数は６５１（＝１２６＋２５４＋２５４＋１０＋７）個で、図１に示した一般的なデコーダーで２０４６個のスイッチを利用しなければならなかったのに比べて非常に少ない個数のスイッチを含む。これによって、液晶表示装置の実現費用および実現面積を減少させることができる。

基準階調電圧生成部４００で生成するＶＰ（−１）およびＶＰ２ｍは、本発明の第１実施例によるデジタル／アナログ変換器３０３を利用して生成される電圧（ＶＨ、ＶＬ）を合成してラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）に対応する全ての階調電圧を生成するためのものである。

一方、本発明の第１および第２実施例による第１乃至第３デコーダーがネガティブデコーダーで実現されると、第１乃至第３デコーダーはポジティブデコーダーで実現される場合と類似するが、共通電圧（Ｖｃｏｍ）を基準にして負の電圧を出力するように形成される。もし、基準階調電圧生成部４００が負の値（ＶＳＳ〜Ｖｃｏｍ）の基準階調電圧（ＶＳＳ〜Ｖｇｍａ）およびＶＮ（−１）を第３デコーダーに供給すれば、第１乃至第３デコーダーは図８乃至図１０に示した本発明の第１実施例による第１乃至第３デコーダーと類似した構造に形成される。そして、基準階調電圧生成部４００が負の値（ＶＳＳ〜Ｖｃｏｍ）の基準階調電圧（ＶＳＳ〜Ｖｇｍａ）およびＶＮ２ｍを第３デコーダーに供給すれば、第１乃至第３デコーダーは図１４乃至図１６に示した本発明の第１実施例による第１乃至第３デコーダーと類似した構造に形成される。この時、電圧（Ｖｇｍａ）は共通電圧Ｖｃｏｍより所定のレベルだけ低い電圧である。

前記本発明の第１実施例によるデジタル／アナログ変換器３０３および出力電圧増幅部３０４は、ラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）のビット数（ｍ）および電圧（Ｖｏ）を生成するために出力電圧生成部３０３４で利用される下位ビットのビット数（ｋ）をそれぞれ１０および２に特定して例示したものである。しかし、ｍおよびｋのビット数は異なって設定されてもよく、以下ではｍおよびｋのビット数を特定せずに、本発明の第１実施例によるデジタル／アナログ変換器３０３および出力電圧増幅部３０４を一般化して説明する。

まず、第１デコーダー３０３２２、３０３２２´は、ｍ−ｋ−３ビットからｍビットまでのｍ−ｋ−２個のビットを受信して、入力されるビットそれぞれのビット値によって２ｍ−ｋ−２個のグレー電圧のうちの一つを選択して電圧（ＶＤ１、ＶＤ１´）として出力する。この時、第１デコーダー３０３２２、３０３２２´に含まれるスイッチの個数は２ｍ−ｋ−１−２（＝２ｍ−ｋ−２＋…＋２２＋２１）個になる。

第２デコーダー３０３２４、３０３２４´は、ｍ−ｋ−２ビットからｍビットまでのｍ−ｋ−１個のビットを受信して、入力されるビットそれぞれのビット値によって２ｍ−ｋ−１個のグレー電圧のうちの一つを選択して電圧（ＶＤ２、ＶＤ２´）として出力する。この時、第２デコーダー３０３２４、３０３２４´に含まれるスイッチの個数は２ｍ−ｋ−２（＝２ｍ−ｋ−１＋…＋２２＋２１）個になる。

第３デコーダー３０３２６、３０３２６´は、ｍ−ｋ−２ビットからｍビットまでのｍ−ｋ−１個のビットを受信して、入力されるビットそれぞれのビット値によって２ｍ−ｋ−１個のグレー電圧のうちの一つを選択して電圧（ＶＤ３、ＶＤ３´）として出力する。この時、第３デコーダー３０３２６、３０３２６´に含まれるスイッチの個数は２ｍ−ｋ−２（＝２ｍ−ｋ−１＋…＋２２＋２１）個になる。

一方、第３デコーダー３０３２６、３０３２６´に入力される２ｍ−ｋ−１個のグレー電圧のうちの一つは、ＶＰ（−１）、ＶＮ（−１）、ＶＰ２ｍ、およびＶＮ２ｍのうちの一つであり、ＶＰ（−１）またはＶＰ２ｍはポジティブデコーダーに供給され、ＶＮ（−１）またはＶＮ２ｍはネガティブデコーダーに供給されるのは前述した通りである。また、第１乃至第３デコーダーに入力される最小グレー電圧は、基準階調電圧生成部４００で電圧（ＶＰ（−１）、ＶＮ（−１）、ＶＰ２ｍ、ＶＮ２ｍ）のうちのどれを生成するかによって異なるが、これも先に説明したものと同一であるので、追加的な説明はしない。

ここで、ＶＰ２ｍおよびＶＮ２ｍを一般化して示すと、下記の数式１１および１２の通りである。

（数１１）
ＶＰ（２ｍ−３）＝ＶＰ（２ｍ−４）＋（ＶＰ２ｍ−ＶＰ（２ｍ−４））＊（１／４）

（数１２）
ＶＮ（２ｍ−３）＝ＶＮ（２ｍ−４）＋（ＶＮ２ｍ＋ＶＮ（２ｍ−４））＊（１／４）

一方、第１デコーダーに入力される２ｍ−ｋ−２個のグレー電圧は、２ｋ＋２ずつのグレーレベルの差を有し、第２デコーダーに入力される２ｍ−ｋ−１個のグレー電圧は、２ｋ＋１ずつのグレーレベルの差を有する。そして、第２デコーダーに入力される２ｍ−ｋ−１個のグレー電圧は、２ｋ＋２ずつのグレーレベルの差を有する。

また、第１乃至第３デコーダーから出力されるグレー電圧を一般化して示すと、次の通りである。

第１デコーダー３０３２４、３０３２４´から出力されるグレー電圧はＶ（２（ｋ＋２）＊Ｘ＋Ｃ２）になり、第２デコーダー３０３２４、３０３２４´から出力されるグレー電圧はＶ（２（ｋ＋１）＊Ｙ＋Ｃ１）になる。ここで、Ｘはラッチ３０２から入力されるｍビットのデジタル映像信号（ＤＡＴ）のうちの第ｍ−ｋ−３ビットから第ｍビットまでのｍ−ｋ−２個のビットのビット値を１０進数に変換した値であり、Ｙはラッチ３０２から入力されるｍビットのデジタル映像信号（ＤＡＴ）のうちの第ｍ−ｋ−２ビットから第ｍビットまでのｍ−ｋ−１個のビットのビット値を１０進数に変換した値である。

一方、第３デコーダー３０３２６、３０３２６´から出力されるグレー電圧は、第ｍ−ｋ−１ビットのビット値によって変化する。つまり、第ｍ−ｋ−１ビットのビット値が「０」であれば、第３デコーダー３０３２６から出力されるグレー電圧はＶ（２（ｋ＋２）＊Ｘ＋Ｃ３）になり、第ｍ−ｋ−１ビットのビット値が「１」であれば、第３デコーダー３０３２６から出力されるグレー電圧はＶ（２（ｋ＋２）＊Ｘ＋Ｃ４）になる。この時、Ｃ１、Ｃ２、Ｃ３、およびＣ４の間の関係を下記の数式１３に示した。

（数１３）
ΙＣ２−Ｃ１Ι＝２ｋ、
ΙＣ３−Ｃ１Ι＝２ｋ、
ΙＣ３−Ｃ４Ι＝２（ｋ＋２）、
ΙＣ２−Ｃ３Ι＝２（ｋ＋１）、ｉｆＣ３＜Ｃ４
ΙＣ２−Ｃ４Ι＝２（ｋ＋１）、ｉｆＣ３＞Ｃ４

一方、図１１に示した本発明の実施例による選択電圧出力部３０３２８は例示的なものであって、これと同一な動作をする他の形態の回路に代替されてもかまわない。
ここで、同一な動作とは、第ｍ−ｋ−２ビットのビット値によって第１乃至第３デコーダーから入力される電圧（ＶＤ１〜ＶＤ３）を下記のように選択して出力することをいう。つまり、第ｍ−ｋ−２ビットのビット値が「０」であれば、電圧（ＶＤ１〜ＶＤ３）の中から電圧レベルが低い二つの電圧を選択して出力し、第ｍ−ｋ−２ビットのビット値が「１」であれば、電圧（ＶＤ１〜ＶＤ３）の中から電圧レベルが高い二つの電圧を選択して出力する。

また、出力電圧生成部３０３４、３０３４´も例示的なものであって、電圧（Ｖｏ）の個数は、四つの電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）より大きくなるように形成される。つまり、ｍビットのうちの下位ｋビットのビット値によって２ｋ個の電圧を出力する形態に形成されるが、これを一般化すれば、下記の２種類の場合（ｑ、ｒ）のうちの一つになる。

ｑ．下位ｋビットのビット値を１０進数に変換した値（ｓ）に対応して、
Ｉｆ、ｓ＝「０」、２ｋ個の下位電圧出力。
Ｉｆ、ｓ＝「１」、１個の上位電圧および２ｋ−１個の下位電圧出力。
Ｉｆ、ｓ＝「２」、２個の上位電圧および２ｋ−２個の下位電圧出力。
Ｉｆ、ｓ＝「２ｋ−２」、２ｋ−２個の上位電圧および２個の下位電圧出力。
Ｉｆ、ｓ＝「２ｋ−１」、２ｋ−１個の上位電圧（ＶＨ）および１個の下位電圧（ＶＬ）出力。

ｒ．下位ｋビットのビット値を１０進数に変換した値（ｓ）に対応して、
Ｉｆ、ｓ＝「０」、１個の上位電圧および２ｋ−１個の下位電圧出力。
Ｉｆ、ｓ＝「１」、２個の上位電圧および２ｋ−２個の下位電圧出力。
Ｉｆ、ｓ＝「２ｋ−３」、２ｋ−２個の上位電圧および２ｋ−３個の下位電圧出力。
Ｉｆ、ｓ＝「２ｋ−２」、２ｋ−１個の上位電圧（ＶＨ）および１個の下位電圧（ＶＬ）出力。
Ｉｆ、ｓ＝「２ｋ−１」、２ｋ個の上位電圧出力。

この時、出力電圧生成部に含まれるスイッチの個数は(２＊２ｋ）−１になる。そして、本発明の実施例による出力電圧増幅部３０４の二つの入力端を形成するトランジスタの個数は、出力電圧生成部の出力電圧の個数に対応するように形成されなければならない。つまり、出力電圧生成部の出力電圧が２ｋ個であれば、出力増幅器の入力端の一側および他側のスイッチもそれぞれ２ｋ個に形成されなければならない。

前記本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６から出力される電圧（ＶＤ１〜ＶＤ３）の相互間の電圧差が４グレーレベルになるように設定し、出力電圧増幅部３０４を通じて電圧（ＶＤ１〜ＶＤ３）のうちの二つの電圧を合成して中間電圧を生成する。これは、前述した本発明の第２実施例による第１乃至第３デコーダー３０３２２´、３０３２４´、３０３２６´を利用する場合にも同一である。これによって、本発明の実施例によるデータ駆動部３００がデジタル映像信号（ＤＡＴ）に対応する全てのグレーレベルを出力することができるのは、前述した通りである。

一方、抵抗（Ｒ１〜Ｒ１０２４）それぞれの抵抗値は全て同一ではなく、特に抵抗（Ｒ１〜Ｒ１０２４）のうちの電圧（Ｖｇｍａ）および電圧（ＶＤＤ）を供給する電源に近接して形成される抵抗は、抵抗（Ｒ１〜Ｒ１０２４）に含まれる他の抵抗と比較する時、抵抗値の偏差が大きい。これは、液晶表示装置パネル１００の特徴によるもので、電圧（Ｖｇｍａ）に近接した電圧（ＶＰ０、ＶＰ１、ＶＰ２、…）の間の電圧偏差および電圧（ＶＤＤ）に近接した電圧（ＶＰ１０２３、ＶＰ１０２２、ＶＰ１０２１、…）の間の電圧偏差が電圧（ＶＰ０〜ＶＰ１０２３）に含まれる他の電圧の間の電圧偏差に比べて大きく設定されるためである。

このような電圧間の偏差によって、本発明の第１実施例によるデジタル／アナログ変換器３０３を利用して生成される４グレーレベルの電圧差を有する二つの電圧（ＶＬ、ＶＨ）を出力電圧増幅部３０４を通じて合成して出力される中間電圧および実際に出力しようとする電圧の間に大きな電圧誤差が発生することがある。このような電圧誤差の発生要因を除去するための本発明の第２実施例によるデジタル／アナログ変換器３０３´を図１９を参照して説明する。

以下では、ラッチ３０２から入力されるデジタル映像信号（ＤＡＴ）を１０ビット、デジタル映像信号（ＤＡＴ）のうちの電圧（Ｖｏ）を生成するために出力電圧生成部３０３４で利用される下位ビット数を２ビットに仮定して説明する。

図１９は本発明の第２実施例によるデジタル／アナログ変換器３０３´を示した図面である。

図１９に示したように、本発明の第２実施例によるデジタル／アナログ変換器３０３´は、上位および下位電圧生成部３０３２´、出力電圧生成部３０３４、および第４デコーダー３０３６を含む。参考として、出力電圧生成部３０３４は、本発明の第１実施例によるデジタル／アナログ変換器３０３に含まれる出力電圧生成部３０３４と同一に形成されるので、同一な図面符号で示して、追加的な説明は省略する。

まず、第４デコーダー３０３６は、ラッチ３０２から出力されるデジタル映像信号（ＤＡＴ）を受信して、入力されるビットそれぞれのビット値によってＶＰ０からＶＰ（２ｎ−１）までグレーレベルの差が１ずつの２ｎ個のグレー電圧を受信する。ここで、ｎは２以上の自然数であって、デジタル映像信号（ＤＡＴ）のビット数より小さい自然数に設定されなければならない。

また、第４デコーダー３０３６は、デジタル映像信号（ＤＡＴ）に含まれるビット全体、つまり１０ビットのうちのｎの大きさに対応する個数のビットのビット値によってオン／オフ駆動されるスイッチを含むように形成される。

以下、ｎを「３」に仮定して、この時の第４デコーダー３０３６を図２０を参照して説明する。図２０で、ＶＰ０乃至ＶＰ７のそれぞれは基準階調電圧生成部４００から入力される基準階調電圧（Ｖｃｏｍ〜ＶＤＤ）のうちの電圧（Ｖｇｍａ）から電圧（ＶＤＤ）を２１０＋１個の抵抗（Ｒ１〜Ｒ１０２４）で分圧して生成される２１０個のグレー電圧（ＶＰ０〜ＶＰ１０２３）のうちの一つを示す。ここで、電圧（Ｖｇｍａ）は本発明の第１実施例によるデジタル／アナログ変換器３０３に含まれる第１乃至第３デコーダーでと同様に、共通電圧（Ｖｃｏｍ）より所定のレベルだけ高い電圧である。一方、図２０で、第４デコーダー３０３６に含まれるスイッチ（Ｄ１Ｎ、Ｄ１Ｐ、Ｄ２Ｎ、Ｄ２Ｐ、Ｄ３Ｎ、Ｄ３Ｐ）は、全て同一なタイプのスイッチ、つまりＰタイプ電界効果トランジスタで形成される。一方、スイッチ（Ｄ１Ｎ、Ｄ１Ｐ、Ｄ２Ｎ、Ｄ２Ｐ、Ｄ３Ｎ、Ｄ３Ｐ）は、全てＮタイプ電界効果トランジスタで形成されることもでき、この時には、各スイッチ（Ｄ１Ｎ、Ｄ１Ｐ、Ｄ２Ｎ、Ｄ２Ｐ、Ｄ３Ｎ、Ｄ３Ｐ）に入力される信号は全て反転されなければならない。また、図２０で、Ｄ１ＮおよびＤ１Ｐはそれぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの最下位ビットである第１ビットのビット値および第１ビットのビット値の反転信号によってオン／オフ駆動されるスイッチを示す。同様に、Ｄ２ＮおよびＤ３Ｎは、それぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第２ビットおよび第３ビットのビット値によってオン／オフ駆動されるスイッチを示し、Ｄ２ＰおよびＤ３Ｐは、それぞれ１０ビットのデジタル映像信号（ＤＡＴ）のうちの第２ビットおよび第３ビットのビット値の反転信号によってオン／オフ駆動されるスイッチを示す。

図２０は、ｎが「３」である時に、これに対応する本発明の実施例による第４デコーダー３０３６を例示した図面である。

図２０に示したように、第４デコーダー３０３６は、デジタル映像信号（ＤＡＴ）のうちの第１ビットから第３ビットまでの３個のビットを受信するように設定され、この時、第４デコーダー３０３６に含まれるスイッチの個数は２４−２（＝２３＋２２＋２１）個になる。

第４デコーダー３０３６は、ＶＰ０からＶＰ７までグレーレベルの差が１ずつのグレー電圧、つまりＶＰＯ、ＶＰ１、ＶＰ２、…、ＶＰ６、ＶＰ７の８（＝２３）個のグレー電圧を受信して、デジタル映像信号（ＤＡＴ）のうちの第１ビットから第３ビットまでの３個のビットのビット値によってＶＰ０乃至ＶＰ７のうちの一つのグレー電圧を選択的に出力する。

以下、本発明の第２実施例によるデジタル／アナログ変換器３０３´に含まれる上位および下位電圧生成部３０３２´を図２１を参照して説明する。

図２１は本発明の実施例による上位および下位電圧生成部３０３２´を例示した図面である。

図２１に示したように、本発明の実施例による上位および下位電圧生成部３０３２´は、第５乃至第７デコーダー３０３２２´´、３０３２４´´、３０３２６´´、および選択電圧出力部３０３２８を含む。参考として、選択電圧出力部３０３２８は、本発明の第１実施例によるデジタル／アナログ変換器３０３に含まれる選択電圧出力部３０３２８と同一に形成されるので、同一な図面符号で示して、追加的な説明は省略する。

第５乃至第７デコーダー３０３２２´´〜３０２２６´´は、図８乃至図１０で示した本発明の第１実施例による第１乃至第３デコーダー３０３２２、３０３２４、３０３２６と非常に類似して形成されたので、異なる点だけを説明する。

第５デコーダー３０３２２´´は、図８に示した本発明の第１実施例による第１デコーダー３０３２２で、抵抗Ｒ７および抵抗Ｒ８の接点およびスイッチ（Ｄ５Ｐ）の一端に連結されるスイッチをさらに一つ含む。このスイッチは、デジタル映像信号（ＤＡＴ）のうちの第５デコーダー３０３２２´´に入力される第３ビットのビット値が「０」であればターンオフされ、「１」であればターンオンされる。また、第６デコーダー３０３２４´´は、図９に示した本発明の第１実施例による第２デコーダー３０３２４で、抵抗Ｒ３および抵抗Ｒ４の接点に連結されるスイッチ（Ｄ４Ｐ）を除いたものと同一であり、第７デコーダー３０３２６´´は、図１０に示した本発明の第１実施例による第３デコーダー３０３２６で、ＶＰ（−１）電圧を受信するスイッチ（Ｄ４Ｐ）を除いたものと同一である。これは、第４デコーダー３０３６に入力されるグレー電圧および第５乃至第７デコーダー３０３２２´´〜３０２２６´´に入力されるグレー電圧が重ならないようにするためである。

本発明の第２実施例によるデジタル／アナログ変換器３０３´は、次の通り動作する。

第４デコーダー３０３６は、デジタル映像信号（ＤＡＴ）のうちの第１ビットから第３ビットまでの３個のビットのうちの少なくとも一つのビットのビット値が「１」である場合にだけグレー電圧を出力する。この時、上位および下位電圧生成部３０３２´および出力電圧生成部３０３４を通じて出力される電圧は存在せず、これによって第４デコーダー３０３６の出力電圧が本発明の第２実施例によるデジタル／アナログ変換器３０３´の出力電圧（Ｖｏ）になる。これとは反対に、デジタル映像信号（ＤＡＴ）のうちの第１ビットから第３ビットまでの３個のビットのビット値が全て「"０」である場合、第４デコーダー３０３６は、グレー電圧を出力せず、この時には、上位および下位電圧生成部３０３２´および出力電圧生成部３０３４を通じて出力される電圧が本発明の第２実施例によるデジタル／アナログ変換器３０３´の出力電圧（Ｖｏ）になる。

一方、グレー電圧のうちのＶＰ７は、第４デコーダー３０３６および第５デコーダー３０３２２´´に共通で入力され、その理由を表２を参照して説明する。

デジタル映像信号（ＤＡＴ）の第４ビットのビット値が「１」であり、第１乃至第３ビットのビット値が全て「０」である場合、第４デコーダー３０３６から出力されるグレー電圧は存在しない。これによって、第５乃至第７デコーダー３０３２２´´〜３０２２６´´の出力電圧（ＶＤ１´´〜ＶＤ３´´）を利用して生成された上位および下位電圧（ＶＨ、ＶＬ）を合成して出力電圧（Ｖｏｕｔ）を生成する。もし、第５デコーダー３０３２２´´にＶＰ７が入力されなければ、表２でデジタル映像信号（ＤＡＴ）の第４ビットのビット値が「１」であり、第３ビットのビット値が「０」である場合、第５デコーダー３０３２２´´から出力される電圧（ＶＤ１´´）はＶＰ７にならない。これによって、表２のように、上位および下位電圧生成部３０３２´から出力される上位および下位電圧（ＶＨ、ＶＬ）、つまりＶＰ１１およびＶＰ７を利用した電圧を合成することができず、電圧の合成による中間電圧ＶＰ８、ＶＰ９、およびＶＰ１０の生成は行われない。

一方、第４デコーダー３０３６は、ＶＰ１０１６からＶＰ１０２３までグレーレベルの差が１ずつであるグレー電圧、つまりＶＰ１Ｏ１６、ＶＰ１０１７、ＶＰ１０１８、…、ＶＰ１０２２、ＶＰ１０２３の８（＝２３）個のグレー電圧を受信して、デジタル映像信号（ＤＡＴ）のうちの第７ビットから第１０ビットまでの３個のビットのビット値によってＶＰ１０１６乃至ＶＰ１０２３のうちの一つのグレー電圧を選択的に出力するように設定されることもできる。また、第４デコーダー３０３６は、Ｖ０からＶ１０２３のうちのグレーレベルの差が１ずつである特定の８個の電圧、例えばＶＰ５１１、ＶＰ５１２、ＶＰ５１３、…、ＶＰ５１７、ＶＰ５１８の８（＝２３）個のグレー電圧を受信して、デジタル映像信号（ＤＡＴ）のうちの３個のビットのビット値によってＶＰ５１１乃至ＶＰ５１８のうちの一つのグレー電圧を選択的に出力するように設定されることもできる。

一方、第４デコーダー３０３６および第５乃至第７デコーダー３０３２２´´、３０３２４´´、３０２２６´´に共通で入力されるグレー電圧は、電圧の合成による中間電圧の生成のためのものであって、前記で言及したそれぞれの場合に対応して第４デコーダー３０３６および第５デコーダー３０３２２´´に共通で入力されるグレー電圧は存在しないこともあり、第４デコーダー３０３６および第６デコーダー３０３２４´´、または第４デコーダー３０３６および第７デコーダー３０３２６´´に共通で入力されるグレー電圧が存在するのは当然である。

また、本発明の第２実施例によるデジタル／アナログ変換器３０３´は、第８デコーダー（図示せず）をさらに含むことができる。この場合、第４デコーダー３０３６は、ＶＰＯ、ＶＰ１、ＶＰ２、…、ＶＰ６、ＶＰ７の８（＝２３）個のグレー電圧のうちのデジタル映像信号（ＤＡＴ）の第１ビットから第３ビットまでの３個のビットのビット値に対応するグレー電圧を出力し、第８デコーダーは、ＶＰ１Ｏ１６、ＶＰ１０１７、ＶＰ１０１８、…、ＶＰ１０２２、ＶＰ１０２３の８（＝２３）個のグレー電圧のうちのデジタル映像信号（ＤＡＴ）の第７ビットから第１０ビットまでの３個のビットのビット値に対応するグレー電圧を出力するように設定される。

また、本発明の第２実施例によるデジタル／アナログ変換器３０３´は、複数のデコーダー（図示せず）をさらに含むことができ、この場合、複数のデコーダーのそれぞれは、Ｖ０からＶ１０２３のうちのグレーレベルの差が１ずつである特定の８個の電圧のうちのデジタル映像信号（ＤＡＴ）の３個のビットのビット値に対応するグレー電圧を出力するように設定される。

以上の内容は、ｎを「３」に仮定した時の第４デコーダー３０３６を説明したものである。

ここで、ｎは２以上の自然数であり、デジタル映像信号（ＤＡＴ）のビット数より小さい自然数に設定されなければならない。

まず、第４デコーダー３０３６は、ラッチ３０２から出力されるデジタル映像信号（ＤＡＴ）を受信して、入力されるビットそれぞれのビット値によってＶＰ０からＶＰ（２ｎ−１）までグレーレベルの差が１ずつである２ｎ個のグレー電圧を受信する。ここで、ｎは２以上の自然数であり、デジタル映像信号（ＤＡＴ）のビット数より小さい自然数に設定されなければならない。

また、第４デコーダー３０３６は、デジタル映像信号（ＤＡＴ）に含まれるビット全体、つまり１０ビットのうちのｎの大きさに対応する個数のビットのビット値によってオン／オフ駆動されるスイッチを含むように形成される。

一方、図８、図９、図１０、図１５、図１６、図１７、および図２０で、本発明の第１および第２実施例による第１乃至第３デコーダー、および第４デコーダー３０３６は、それぞれ受信したデジタルデータ（ＤＡＴ）のうちの最下位ビットから最上位ビットの順序に抵抗（Ｒ１〜Ｒ１０２４）に近接して形成されるスイッチのオン／オフを制御するように形成されるものとして示したが、これとは反対に形成されることもできる。

前記本発明の実施例による液晶表示装置は、データ駆動部３００に含まれるスイッチの個数を減少させることによって、液晶表示装置の実現費用および実現面積を減少させることができる。

以上で、本発明の望ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形および改良形態も、本発明の権利範囲に属するものである。

Claims (35)

1. 複数の走査信号を伝達する複数の走査線、複数のデータ信号を伝達する複数のデータ線、および前記複数の走査線および前記複数のデータ線によって定義される複数の画素を含む液晶表示パネル；
   複数の基準階調電圧を生成する基準階調電圧生成器；および
   前記複数の基準階調電圧に基づいて外部から印加されるｍビットの映像信号のうちのｍ−ｋ個のビットのビット値に対応して第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を合成して前記複数のデータ信号を生成し、生成された前記複数のデータ信号を前記複数の画素に印加するデータ駆動部；を含み、
   前記データ駆動部は、
   第１乃至第３デコーダーを含み、前記第１乃至第３デコーダーを利用して前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個以下のビットのビット値にそれぞれ対応する第３乃至第５階調電圧を生成し、前記第３乃至第５階調電圧の中から二つの電圧を選択して前記第１および第２階調電圧を生成するデジタル／アナログ変換器を含む、液晶表示装置。
   （ここで、ｍは３以上の自然数、ｋはｍ−２より小さい自然数である。）
2. 前記デジタル／アナログ変換器は、
   前記第３乃至第５階調電圧の中から前記ｍ−ｋ個のビットのうちの二つのビットのビット値に対応する二つの階調電圧を前記第１および第２階調電圧として選択して出力する選択電圧出力部；および
   前記第１および第２階調電圧を利用して前記２ｋ個の電圧を生成して出力する出力電圧生成部；をさらに含む、請求項１に記載の液晶表示装置。
3. 前記データ駆動部は、
   データクロック信号に同期してイネイブル信号が出力される出力端子の位置をシフトするシフトレジスタ；
   前記シフトレジスタによって出力される前記イネイブル信号に応答して順次に動作領域が選択され、前記選択された動作領域の前記映像信号を順次に記憶し、記憶された前記映像信号を前記デジタル／アナログ変換器に出力するラッチ；および
   前記２ｋ個の電圧を合成して前記データ信号を生成し、生成された前記データ信号を前記画素に印加する出力電圧増幅部；をさらに含む、請求項２に記載の液晶表示装置。
4. 前記出力電圧増幅部は、
   前記２ｋ個の電圧をそれぞれの制御電極で受信してオン／オフ駆動される２ｋ個の第１スイッチを含む第１入力端；
   前記データ信号をそれぞれの制御電極で受信してオン／オフ駆動され、それぞれの第１端が前記２ｋ個の第１スイッチそれぞれの第１端に連結される２ｋ個の第２スイッチを含む第２入力端；
   一端が前記２ｋ個の第１スイッチおよび前記２ｋ個の第２スイッチそれぞれの第１端に連結され、他端が共通電圧より低い第１電圧を供給する第１電源に連結される２ｋ個の電流源；および
   前記２ｋ個の第２スイッチそれぞれの第２端に共通で連結されて、前記２ｋ個の電圧を合成して生成される前記データ信号を前記画素に出力する出力端；を含む、請求項３に記載の液晶表示装置。
5. 複数の基準階調電圧を生成する基準階調電圧生成器；および
   前記複数の基準階調電圧に基づいて複数の階調電圧を生成し、前記複数の階調電圧の中から外部から印加されるｍビットの映像信号に対応する階調電圧を選択して生成されるデータ信号を前記画素に印加するデータ駆動部；を含み、
   前記データ駆動部は、
   前記複数の階調電圧の中から前記映像信号のうちのｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部；
   前記映像信号のうちのｋ個のビットのビット値に対応してそれぞれ前記第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部；および
   前記２ｋ個の電圧を合成して前記データ信号を生成し、生成された前記データ信号を複数の画素に印加する出力電圧増幅部；を含む、液晶表示装置の駆動装置。
   （ここで、ｍは３以上の自然数、ｋはｍ−２より小さい自然数である。）
6. 前記電圧生成部は、
   前記複数の基準階調電圧に基づいて前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個以下のビットのビット値にそれぞれ対応する第３乃至第５階調電圧を生成する第１乃至第３デコーダー；および
   前記第３乃至第５階調電圧の中から二つの電圧を選択して前記第１および第２階調電圧を生成する選択電圧出力部；を含む、請求項５に記載の液晶表示装置の駆動装置。
7. 前記第１乃至第３デコーダーは、
   前記複数の基準階調電圧に基づいてそれぞれ互いに異なる２ｍ−ｋ−１個以下の階調電圧を生成し、前記２ｍ−ｋ−１個以下の階調電圧の中から前記ｍ−ｋ−２個以下のビットのビット値に対応する前記第３乃至第５階調電圧を選択して出力する、請求項６に記載の液晶表示装置の駆動装置。
8. 前記第１デコーダーは、
   前記複数の基準階調電圧に基づいて２ｍ−ｋ−２個の階調電圧を生成し、前記２ｍ−ｋ−２個の階調電圧の中から前記ｍ−ｋ−２個のビットのビット値に対応する前記第３階調電圧を選択して出力し、
   前記第２および第３デコーダーは、
   前記複数の基準階調電圧に基づいてそれぞれ互いに異なる２ｍ−ｋ−１個の階調電圧を生成し、前記２ｍ−ｋ−１個の階調電圧の中から前記ｍ−ｋ個のビットのうちのｍ−ｋ−１個のビットのビット値にそれぞれ対応する前記第４および第５階調電圧を選択して出力する、請求項７に記載の液晶表示装置の駆動装置。
9. 前記複数の基準階調電圧は、
   共通電圧を供給する第１電源および前記共通電圧より高い第１電圧を供給する第２電源の間、または前記第１電源および前記共通電圧より低い第２電圧を供給する第３電源の間に直列に連結される２ｍ＋１個の抵抗それぞれによって分圧されて生成される２ｍ個の階調電圧であり、
   前記２ｍ−ｋ−２個の階調電圧は、前記２ｍ個の階調電圧のうちの第３電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋２）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧である、請求項８に記載の液晶表示装置の駆動装置。
10. 前記第２デコーダーが生成する２ｍ−ｋ−１個の階調電圧は、
    前記２ｍ個の階調電圧のうちの第４電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧であり、
    前記第３電圧および前記第４電圧の絶対値の差は、前記２ｍ＋１個の抵抗のうちの２ｋ個の抵抗に印加される電圧である、請求項９に記載の液晶表示装置の駆動装置。
11. 前記第３デコーダーが生成する２ｍ−ｋ−１個の階調電圧は、
    前記ｍ−ｋ個のビットのうちの第１ビットのビット値が第１レベルであれば、前記２ｍ個の階調電圧のうちの第５電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧であり、
    前記第１ビットのビット値が第２レベルであれば、前記２ｍ個の階調電圧のうちの第６電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧であり、
    前記第５電圧および前記第６電圧の絶対値の差および前記第５電圧および前記第４電圧の絶対値の差は、それぞれ前記２ｍ＋１個の抵抗のうちの２（ｋ＋２）個および２ｋ個の抵抗に印加される電圧である、請求項１０に記載の液晶表示装置の駆動装置。
12. 前記第５電圧の絶対値が前記第６電圧の絶対値より大きければ、前記第３電圧および前記第５電圧の絶対値の差が前記２ｍ＋１個の抵抗のうちの２（ｋ＋１個の抵抗に印加される電圧であり、
    前記第５電圧の絶対値が前記第４電圧の絶対値より小さければ、前記第３電圧および前記第６電圧の絶対値の差が前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧である、請求項１１に記載の液晶表示装置の駆動装置。
13. 前記選択電圧出力部は、
    前記ｍ−ｋ個のビットのうちの一つのビットのビット値が第１レベルであれば、前記第３乃至第５階調電圧の中から電圧が低い二つの階調電圧を前記第１および第２階調電圧として選択し、
    前記ｍ−ｋ個のビットのうちの一つのビットのビット値が第２レベルであれば、前記第３乃至第５階調電圧の中から電圧が高い二つの階調電圧を前記第１および第２階調電圧として選択する、請求項６に記載の液晶表示装置の駆動装置。
14. 前記出力電圧生成部は、
    前記ｋ個のビットのビット値を１０進数に変換して生成される第１値に対応するｎ個の前記第１階調電圧および２ｋ−ｎ個の前記第２階調電圧を出力し、
    前記ｎは前記第１値と同一であるか、または前記第１値に「１」をたし算演算した結果である、請求項５に記載の液晶表示装置の駆動装置。
15. 前記出力電圧増幅部は、
    前記２ｋ個の電圧をそれぞれの制御電極で受信してオン／オフ駆動される２ｋ個の第１スイッチを含む第１入力端；
    前記データ信号をそれぞれの制御電極で受信してオン／オフ駆動され、それぞれの第１端が前記２ｋ個の第１スイッチそれぞれの第１端に連結される２ｋ個の第２スイッチを含む第２入力端；
    一端が前記２ｋ個の第１スイッチおよび前記２ｋ個の第２スイッチそれぞれの第１端に連結され、他端が前記第２電源に連結される２ｋ個の電流源；および
    前記２ｋ個の第２スイッチそれぞれの第２端に共通で連結されて、前記２ｋ個の電圧を合成して生成される前記データ信号を前記画素に出力する出力端；を含む、請求項５に記載の液晶表示装置の駆動装置。
16. 複数の基準階調電圧に基づいて複数の階調電圧を生成し、前記複数の階調電圧の中から外部から印加されるデジタル映像信号に対応する階調電圧を選択して出力するデジタル／アナログ変換器において、
    ｍビットの前記デジタル映像信号の中からｋ個のビットを除いたｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部；および
    前記デジタル映像信号のうちの前記ｋ個のビットのビット値に対応してそれぞれ前記第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部；を含む、デジタル／アナログ変換器。
    （ここで、ｍは３以上の自然数、ｋはｍ−２より小さい自然数である。）
17. 前記電圧生成部は、
    前記複数の基準階調電圧に基づいて２ｍ−ｋ−２個の階調電圧を生成し、前記２ｍ−ｋ−２個の階調電圧の中から前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個のビットのビット値に対応する第３階調電圧を選択して出力する第１デコーダー；および
    前記複数の基準階調電圧に基づいてそれぞれ互いに異なる２ｍ−ｋ−１個の階調電圧を生成し、前記２ｍ−ｋ−１個の階調電圧の中から前記ｍ−ｋ個のビットのうちのｍ−ｋ−１個のビットのビット値にそれぞれ対応する第４および第５階調電圧を選択して出力する第２および第３デコーダー；を含む、請求項１６に記載のデジタル／アナログ変換器。
18. 複数の走査信号を伝達する複数の走査線、複数のデータ信号を伝達する複数のデータ線、および前記複数の走査線および前記複数のデータ線によって定義される複数の画素を含む液晶表示パネル；
    複数の基準階調電圧を生成する基準階調電圧生成器；および
    前記複数の基準階調電圧に基づいて外部から印加されるｍビットの映像信号のうちのｍ−ｋ個のビットのビット値に対応して第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を合成して生成される前記複数のデータ信号、または前記映像信号のうちのｎ個のビットのビット値に対応して生成される第３階調電圧に対応する前記複数のデータ信号を前記複数の画素に印加するデータ駆動部；を含み、
    前記データ駆動部は、
    前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個以下のビットのビット値にそれぞれ対応して生成される第４乃至第６階調電圧の中から二つの電圧を選択して前記第１および第２階調電圧を生成したり、または前記第３階調電圧を生成するデジタル／アナログ変換器を含む、液晶表示装置。
    （ここで、ｍは３以上の自然数、ｋはｍ−２より小さい自然数、ｎは２より大きいか同一であって、ｍより小さい自然数である。）
19. 前記デジタル／アナログ変換器は、
    前記第４乃至第６階調電圧の中から前記ｍ−ｋ個のビットのうちの二つのビットのビット値に対応する二つの階調電圧を前記第１および第２階調電圧として選択して出力する選択電圧出力部；
    前記第１および第２階調電圧を利用して前記２ｋ個の電圧を生成して出力する出力電圧生成部；および
    前記ｎ個のビットのビット値に対応する第３階調電圧を生成して出力するデコーダーをさらに含み、
    前記ｎ個のビットは前記ｍ−ｋ−２個以下のビットに含まれない、請求項１８に記載の液晶表示装置。
20. 前記データ駆動部は、
    データクロック信号に同期してイネイブル信号が出力される出力端子の位置をシフトするシフトレジスタ；
    前記シフトレジスタによって出力される前記イネイブル信号に応答して順次に動作領域が選択され、前記選択された動作領域の前記映像信号を順次に記憶し、記憶された前記映像信号を前記デジタル／アナログ変換器に出力するラッチ；および
    前記２ｋ個の電圧を合成して前記データ信号を生成したり、または前記第３階調電圧に対応する前記データ信号を生成し、生成された前記データ信号を前記画素に印加する出力電圧増幅部；をさらに含む、請求項１９に記載の液晶表示装置。
21. 前記出力電圧増幅部は、
    前記２ｋ個の電圧または前記第３階調電圧をそれぞれの制御電極で受信してオン／オフ駆動される２ｋ個の第１スイッチを含む第１入力端；
    前記データ信号をそれぞれの制御電極で受信してオン／オフ駆動され、それぞれの第１端が前記２ｋ個の第１スイッチそれぞれの第１端に連結される２ｋ個の第２スイッチを含む第２入力端；
    一端が前記２ｋ個の第１スイッチおよび前記２ｋ個の第２スイッチそれぞれの第１端に連結され、他端が共通電圧より低い第１電圧を供給する第１電源に連結される２ｋ個の電流源；および
    前記２ｋ個の第２スイッチそれぞれの第２端に共通で連結されて、前記２ｋ個の電圧を合成して生成される前記データ信号を前記画素に出力する出力端；を含む、請求項２０に記載の液晶表示装置。
22. 複数の基準階調電圧を生成する基準階調電圧生成器；および
    前記複数の基準階調電圧に基づいて複数の階調電圧を生成し、前記複数の階調電圧の中から外部から印加されるｍビットの映像信号に対応する階調電圧を選択して生成されるデータ信号を前記画素に印加するデータ駆動部；を含み、
    前記データ駆動部は、
    前記複数の階調電圧の中から前記映像信号のうちのｍ−ｋ個のビットのビット値に対応する第１および第２階調電圧を選択して出力する電圧生成部；
    前記映像信号のうちのｋ個のビットのビット値に対応してそれぞれ前記第１および第２階調電圧のうちの一つに決定される２ｋ個の電圧を出力する出力電圧生成部；
    前記映像信号のうちの少なくとも二個以上のビットのビット値にそれぞれ対応する第３階調電圧を生成する一つ以上のデコーダー；および
    前記２ｋ個の電圧を合成して前記データ信号を生成したり、または前記第３階調電圧に対応する前記データ信号を生成し、生成された前記データ信号を複数の画素に印加する出力電圧増幅部；を含む、液晶表示装置の駆動装置。
    （ここで、ｍは３以上の自然数、ｋはｍ−２より小さい自然数である。）
23. 前記少なくとも２個以上のビットは前記ｍ−ｋ個のビットに含まれないビットであり、
    前記一つ以上のデコーダーおよび前記電圧生成部は、前記データ駆動部に入力される前記映像信号に対応して選択的に駆動される、請求項２２に記載の液晶表示装置の駆動装置。
24. 前記電圧生成部は、
    前記複数の基準階調電圧に基づいて前記ｍ−ｋ個のビットのうちのｍ−ｋ−２個以下のビットのビット値にそれぞれ対応する第４乃至第６階調電圧を生成する第１乃至第３デコーダー；および
    前記第４乃至第６階調電圧の中から二つの電圧を選択して前記第１および第２階調電圧を生成する選択電圧出力部；を含む、請求項２３に記載の液晶表示装置の駆動装置。
25. 前記第１乃至第３デコーダーは、
    前記複数の基準階調電圧に基づいてそれぞれ互いに異なる２ｍ−ｋ−１個以下の階調電圧を生成し、前記２ｍ−ｋ−１個以下の階調電圧の中から前記ｍ−ｋ−２個以下のビットのビット値に対応する前記第４乃至第６階調電圧を選択して出力する、請求項２４に記載の液晶表示装置の駆動装置。
26. 前記第１デコーダーは、
    前記複数の基準階調電圧に基づいて２ｍ−ｋ−２個の階調電圧を生成し、前記２ｍ−ｋ−２個の階調電圧の中から前記ｍ−ｋ−２個のビットのビット値に対応する前記第４階調電圧を選択して出力し、
    前記第２および第３デコーダーは、
    前記複数の基準階調電圧に基づいてそれぞれ互いに異なる２ｍ−ｋ−１個の階調電圧を生成し、前記２ｍ−ｋ−１個の階調電圧の中から前記ｍ−ｋ個のビットのうちのｍ−ｋ−１個のビットのビット値にそれぞれ対応する前記第５および第６階調電圧を選択して出力する、請求項２５に記載の液晶表示装置の駆動装置。
27. 前記複数の基準階調電圧は、
    共通電圧を供給する第１電源および前記共通電圧より高い第１電圧を供給する第２電源の間、または前記第１電源および前記共通電圧より低い第２電圧を供給する第３電源の間に直列に連結される２ｍ＋１個の抵抗それぞれによって分圧されて生成される２ｍ個の階調電圧であり、
    前記２ｍ−ｋ−２個の階調電圧は、前記２ｍ個の階調電圧のうちの第３電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋２）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧である、請求項２６に記載の液晶表示装置の駆動装置。
28. 前記第３デコーダーが生成する２ｍ−ｋ−１個の階調電圧は、前記２ｍ個の階調電圧のうちの第４電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧であり、
    前記第３電圧および前記第４電圧の絶対値の差は、前記２ｍ＋１個の抵抗のうちの２ｋ個の抵抗に印加される電圧である、請求項２７に記載の液晶表示装置の駆動装置。
29. 前記第３デコーダーが生成する２ｍ−ｋ−１個の階調電圧は、
    前記ｍ−ｋ個のビットのうちの第１ビットのビット値が第１レベルであれば、前記２ｍ個の階調電圧のうちの第５電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧であり、
    前記第１ビットのビット値が第２レベルであれば、前記２ｍ個の階調電圧のうちの第６電圧から前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧ずつの電圧差を有する階調電圧であり、
    前記第５電圧および前記第６電圧の絶対値の差、および前記第５電圧および前記第４電圧の絶対値の差は、それぞれ前記２ｍ＋１個の抵抗のうちの２（ｋ＋２）個および２ｋ個の抵抗に印加される電圧である、請求項２８に記載の液晶表示装置の駆動装置。
30. 前記第５電圧の絶対値が前記第６電圧の絶対値より大きければ、前記第３電圧および前記第５電圧の絶対値の差が前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧であり、
    前記第５電圧の絶対値が前記第４電圧の絶対値より小さければ、前記第３電圧および前記第６電圧の絶対値の差が前記２ｍ＋１個の抵抗のうちの２（ｋ＋１）個の抵抗に印加される電圧である、請求項２９に記載の液晶表示装置の駆動装置。
31. 前記選択電圧出力部は、
    前記ｍ−ｋ個のビットのうちの一つのビットのビット値が第１レベルであれば、前記第４乃至第６階調電圧の中から電圧が低い二つの階調電圧を前記第１および第２階調電圧として選択し、
    前記ｍ−ｋ個のビットのうちの一つのビットのビット値が第２レベルであれば、前記第４乃至第６階調電圧の中から電圧が高い二つの階調電圧を前記第１および第２階調電圧として選択する、請求項２４に記載の液晶表示装置の駆動装置。
32. 前記出力電圧生成部は、
    前記ｋ個のビットのビット値を１０進数に変換して生成される第１値に対応するｎ個の前記第１階調電圧および２ｋ−ｎ個の前記第２階調電圧を出力し、
    前記ｎは前記第１値と同一であるか、または前記第１値に「１」をたし算演算した結果である、請求項２２に記載の液晶表示装置の駆動装置。
33. 前記出力電圧増幅部は、
    前記２ｋ個の電圧または前記第３階調電圧をそれぞれの制御電極で受信してオン／オフ駆動される２ｋ個の第１スイッチを含む第１入力端；
    前記データ信号をそれぞれの制御電極で受信してオン／オフ駆動され、それぞれの第１端が前記２ｋ個の第１スイッチそれぞれの第１端に連結される２ｋ個の第２スイッチを含む第２入力端；
    一端が前記２ｋ個の第１スイッチおよび前記２ｋ個の第２スイッチそれぞれの第１端に連結され、他端が前記第２電源に連結される２ｋ個の電流源；および
    前記２ｋ個の第２スイッチそれぞれの第２端に共通で連結されて、前記２ｋ個の電圧を合成して生成される前記データ信号を前記画素に出力する出力端；を含む、請求項２２に記載の液晶表示装置の駆動装置。
34. 映像信号に対応する階調電圧を受信して前記階調電圧に対応するデータ信号を生成して液晶表示装置の画素に印加する出力電圧増幅回路において、
    前記映像信号に対応する階調電圧によってオン／オフ駆動される複数の第１スイッチ；
    前記データ信号によってオン／オフ駆動され、それぞれの一端が前記複数の第１スイッチのうちの対応する第１スイッチの一端と接点を有する複数の第２スイッチ；
    複数の前記接点および第１電圧を供給する第１電源の間にそれぞれ連結される複数の電流源；および
    前記複数の第２スイッチの他端に連結されて、前記複数の階調電圧を合成して生成される前記データ信号を前記画素に出力する出力端；を含む、出力電圧増幅回路。
35. 前記複数の第１スイッチはそれぞれ互いに異なる複数の階調電圧によってオン／オフ駆動される、請求項３４に記載の出力電圧増幅回路。