TWI467586B - 用於低功率消耗應用之移位暫存器 - Google Patents

用於低功率消耗應用之移位暫存器 Download PDF

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Description

用於低功率消耗應用之移位暫存器
本發明係關於移位暫存器電路，且尤指其適用於提供最低可能功率消耗之移位暫存器設計。
第l圖係說明針對於單級靜態移位暫存器之一種習用的設計。如同關於任何的移位暫存器，此電路10係具有一訊號輸入in、一時脈輸入ck、與於此架構之互補輸出out與out＊ 。該電路係由二個軌線電壓VDD與VSS所提供的一供應電壓所供電。
此特定電路係運用一輸入訊號的緩衝電晶體MP1，其饋接一對的交叉耦接式電晶體MP2與MP3，以儲存該輸入訊號狀態。連接至MP1之輸出的反相器INV1與INV2係作為以緩衝輸出電壓與電流位準。時脈開關電晶體MN1、MN2、MN3與MN4係接通該移位暫存器以接受諸如自前一級的一數位輸入訊號。
針對於該移位暫存器以運作，開關MN1－MN4係必須為完全接通或關斷，因此需要於其閘極端子之全軌線至軌線的電壓擺幅(swing)。即使外部的低電壓時脈訊號係施加，位準移位器與時脈緩衝器(未顯示於第1圖)係必須為運用以使得閘極控制電壓成為全軌線電壓擺幅。不幸的是，於此等時脈緩衝器之功率消耗係等於V2 Cp fc ，其中，V係電源供應電壓差異(VDD－VSS)，Cp 係連接至時脈緩衝器輸出之總寄生電容，且fc 係時脈頻率。藉著高電壓供應 (10伏特或更大者)、多個串聯的移位暫存器、長的連接線、與高時脈頻率，第1圖之運用級電路的一種移位暫存器係將因此為消耗大量的功率。
第2圖係說明另一種習知的移位暫存器級電路20，其某個程度為改良於第1圖之設計。此移位暫存器級電路係適以操作於一低電壓擺幅的時脈訊號而非高電壓擺幅的邏輯電路。舉例而言，於VDD與VSS之間的電壓範圍係可能為10伏特以提供高速。然而，來自時脈輸入ck之電壓擺幅係可能為較小許多(於3伏特左右之規模)以降低功率消耗。
針對於第2圖之電路20的輸入與輸出訊號係如後： ck具有自VEE至VDD的峰對峰電壓之時脈訊號(VEE>VSS) e＊ 自先前的移位暫存器級之互補輸出 o與o＊ 分別為暫存器輸出與其互補輸出 r針對於個別的移位暫存器之重設訊號 vgp類比偏壓電壓 pc預充電訊號，以在起始之前而初始化所有的移位暫存器至低
電路20係構成，俾使一內部節點a係作為針對於輸入訊號狀態及針對於驅動輸出緩衝器INV1之一集合點。在此，狀態電晶體之數目係已經減少至其配置於串級(cascode) 串聯之僅為二者，MP2與MP1。該ck訊號輸入係饋送至MP2之源極。VDD供應電壓係饋送以偏壓電晶體MP2之本體。MP2之閘極係自前一個移位暫存器級之互補的輸出所饋入。
MP1之閘極係由其為一類比偏壓電壓之vgp所控制。MP1係偏壓，俾使當其源極電壓係相較於vgp為大於一量VtP而導通，其中，Vtp係MP1之臨限電壓。一預充電輸入pc與一重設輸入r係饋入MP1之汲極，其亦設定於節點a之電壓。
於作業時，電壓vgp係因此設定為使得VEE－vgp<Vtp，其中，Vtp係電晶體MP1之臨限電壓。當ck係低(VEE)，MPl係關斷(off)且節點a係保持為於其先前值；當ck係高(VDD)且前級輸出e係高(其意指：e＊ 係低(VSS))，節點a係透過電晶體MP1與MP2而充電為達到一高電壓(VDD)。
第2圖之電路20係因此為相較於第1圖之電路10而提供降低的功率消耗。然而，於諸如此舉之設計，藉著由一低電壓擺幅的輸入時脈所驅動之一種高電壓擺幅的移位暫存器，內部或外部的位準移位器與時脈緩衝器係因此經常為必要。
本發明係一種針對於高電壓移位暫存器之改良設計，其直接接受低電壓時脈訊號輸入而無須運用時脈緩衝器。特別而言，一種移位暫存器級電路係適以操作於一低電壓 擺幅時脈訊號，該級電路係具有單一個輸入電晶體所直接驅動之單一個狀態節點a。此配置係允許降低的功率消耗。
本發明係亦提供改良的速度。該移位暫存器級之速度係主要為由其連接至單一節點a之寄生電容、與其自一時脈訊號ck至節點a之一小訊號電阻所決定。寄生電容係包括接線電容、於其連接至節點a之電晶體的電容。
多個應用係可利用造成的低功率消耗與高速。此等者係包括：設計以運用根據本發明之一種移位暫存器的顯示器；執行於電池之可攜式裝置，諸如視訊眼戴件(eyewear)；用於攝錄影機(camcorder)與數位相機之電子式探視器(viewfinder)；軍事系統，諸如熱武器瞄準器與夜視型防護鏡；及，其他的最終用途。
本發明之實施例的說明係如後。
第3圖係說明其改良於第1與2圖之配置的一種電路30。在此，時脈訊號輸入ck亦驅動一級電晶體MP1。然而，MP1之閘極係饋送自一對的串級(cascode)電晶體MP2與MP3，其設定於節點a之狀態為如由輸入e＊ 與vgp所決定。自前級之反相輸入e＊ 係饋送至反相器INV3之輸入端子，以控制電晶體MP3之閘極。MP3汲極端子係控制電晶體MP1之閘極。電晶體MP2之源極端子係自電壓VDD而饋電。
一意圖的預充電輸入pc＊ 係連同一重設訊號r＊ 為饋送通過單一個NAND閘。單一個NAND閘之輸出係驅動訊號 緩衝電晶體MN1之閘極端子。第一反相器INVl與第二反相器INV2係分別提供反相的輸出out＊ 與非反相的輸出out。
電路30之作業係類似於第2圖之電路20。然而，連接至節點a之電晶體的數目係減少。此外，透過反相器INV1與INV2，節點a係屏蔽為隔開外部接線與由移位暫存器級30所驅動的裝置。自ck至節點a之電阻係亦自一對的串級電晶體者而減少至單一個電晶體者。
就第2圖之電路20而言，vgp係設定為VEE－vgp<Vtp，其中，Vtp係電晶體MP1之臨限電壓。第4A圖之例圖係可助於視覺化此情況，其中，Vsw係電晶體MP1之切換臨限且Vtp係MP1之P通道臨限電壓。
第4B圖係更為特定說明低電壓時脈訊號ck之情況，其中，訊號值係變化自一高軌線電壓VDD而僅為降低至一電壓VEE，VEE係相較於低軌線電壓VSS為較大許多。於VEE與VDD之間的擺幅係可例如為僅3.3伏特而臨限電壓Vth係設定為稍高於VEE。
第3圖之移位暫存器級30的速度係因此為主要由連接至節點a之寄生電容、與自時脈輸入ck至節點a之小訊號電阻所決定。此寄生電容係包括接線電容、與其為連接至節點a之彼等電晶體的電容。
電晶體MP1係接著偏壓為俾使其當充電節點a而幾乎未接通。由於此切換作業係將已經為相當緩慢(即：其為由具有低電壓擺幅之一時脈訊號所控制)，故於其為避免引入 額外的電阻。
由輸出驅動器反相器INV1與INV2所提出的輸出負載係進一步降低，由於節點a係僅需要驅動對於反相器INV1之單一個輸入而無直接外部輸出。反相器INV1與INV2係因此亦提供自輸出out與out＊ 之隔離，而提供電路30具有自其將為由外部電路所提出的阻抗之進一步隔離。
反相器INV1與INV2係可包含快速10伏特擺幅的閘，其依據功率消耗之觀點而相較於由低電壓擺幅時脈訊號所驅動的內部移位暫存器20電路之其餘者為較少關係。此種配置係藉由僅具有單一連接而亦降低於節點a之電容負載。
第3圖之電路30係因此允許節點a以僅為由一低電壓擺幅時脈訊號ck所驅動而擺動自VDD至VSS(擺動自0－3伏特之一較低許多的電壓範圍)，而且使得電阻負載與電容負載為最小。第3圖之電路30係因此提供其優於第l圖之電路l0及/或第2圖之電路20的優點，理由如後：1.藉由結合小的r＊ 與pc＊ 輸入，僅有一個電晶體(MN1)係運用以提供預充電或重設節點a。
2.藉由在其施加至該級電路前而結合輸入vgp與e＊ ，僅有另一個電晶體(MP1)係需要以驅動節點a。此種配置係降低其提供自時脈輸入至節點a之電阻，因此電阻相乘電容(RC)延遲係亦為降低。
3.藉由高電壓擺幅(10伏特)閘以隔離輸出訊號out與out＊ ，提高的速度係達成。
第5A與5B圖係說明多個第3圖之個別級30為可如何組合以提供一種管線式的移位暫存器50。在此，至少三個個別的級30係需要以饋送一邏輯位元1為自輸入至輸出。此串聯連接(管線式)的級30－1、30－2、與30－3係各者具有反相的輸出訊號o＊ ，其饋入下個接續的反相輸入訊號e＊ 。一對的偏移時脈訊號ck0與ck1係饋入個別級。一給定級30－3之輸出係饋入初始級之重設輸入。此電路係因此提供循環移位暫存器之一種型式，其中，一位元值係可移位自輸入至輸出。
第5B圖之時序圖係說明的是：舉例而言，於預充電pc訊號之上升緣，所有的狀態(o0、o1、o2、o3、等等)係重設至一零邏輯狀態。於ck0之下一個上升緣，輸出o0(自第一級30－1)係將切換至一高邏輯值狀態。於時脈訊號ckl之下一個上升緣，類似的變化係發生於o1(第二級30－2的輸出)之狀態。於時脈訊號ck0之下一個上升緣，輸出o2係亦將接著達到一高電壓狀態。自第三級30－3的輸出o2回到第一級30－1之反饋連接係將接著致使第一級30－1的輸出狀態o0為返回至一低邏輯值。
視該移位暫存器之期望長度而定，自一級30－4(未顯示)的輸出o3之反饋訊號係類似控制於一串之該等諸級的第二級30－2、等等。
第6圖係高階圖，說明諸如第5A圖所示之一種管線式移位暫存器50為可如何配置以提供一種雙向式移位暫存器60。諸如管線50－1之一者係配置以移位為自左至右， 且一第二管線50－2係移位為自右至左。連接至各個輸出位元之多工器51－1、...、51－n－1、51－n係允許選擇所運用之方向。
根據本發明之移位暫存器係可運用於諸多不同應用。作為僅為一個實例，描述於西元2007年4月5日所提出之共同申請中的美國專利申請案第11/784,215號(以參照方式而納入於本文)之型式的顯示器係包括一陣列之畫素(pixel)元件。如為習知於此技藝，彼等畫素元件係由列選擇線與行選擇線所控制。此等選擇線係可饋送自其為實施如本文所述之個別的移位暫存器50。該種型式之顯示器係可相繼為運用於數位相機、數位單鏡頭(SLR,Single Lens Reflex)相機、夜視型顯示器、手持式視訊遊戲機、行動電話、視訊眼戴式(eyewear)裝置、與其他的類似產品。
儘管本發明係已經特定顯示及描述為關於其實施例，熟悉此技藝之人士係將瞭解的是：於形式與細節之種種的變化係可作成於其而未脫離由隨附申請專利範圍所涵蓋之本發明的範疇。
10‧‧‧第1圖之電路
20‧‧‧第2圖之電路
30‧‧‧第3圖之電路
30－1、30－2、30－3‧‧‧級
50‧‧‧第5A圖之移位暫存器
50－1、50－2‧‧‧管線
51－l、...、51－n－1、51－n‧‧‧多工器
60‧‧‧第6圖之移位暫存器
a‧‧‧節點
ck、ck0、ck1‧‧‧時脈輸入
e＊ ‧‧‧自前級的互補輸出
in‧‧‧訊號輸入
o、o＊ 、o0、o1、o2、o3‧‧‧輸出
out、out＊ ‧‧‧輸出
pc、pc＊ ‧‧‧預充電訊號
r、r＊ ‧‧‧重設訊號
INV1、INV2、INV3‧‧‧反相器
MN1－MN4‧‧‧電晶體
MPl、MP2、MP3‧‧‧電晶體
Vgp‧‧‧偏壓電壓
Vth‧‧‧臨限電壓
VDD、VSS‧‧‧軌線電壓
VEE‧‧‧時脈電壓
前文係由如伴隨圖式所示之本發明實施例的上述較為特定說明而顯明，其中，相同的參考符號係指於不同視圖之中的相同部分。圖式係無須為依比例所繪製，而是強調在於說明本發明之實施例。
第1圖係說明其順應低電壓擺幅時脈訊號輸入之一種先前技藝的移位暫存器級。
第2圖係說明另一種先前技藝的移位暫存器級。
第3圖係說明本發明之一個實施例。
第4A與4B圖係更為詳細說明時脈訊號。
第5A與5B圖係顯示第3圖之多級為如何結合且顯示一個時序圖。
第6圖係說明一種雙向移位暫存器的高階圖。
30‧‧‧移位暫存器級(電路)
a‧‧‧節點
ck‧‧‧時脈輸入
e＊ ‧‧‧自前級的互補輸出
out、out＊ ‧‧‧輸出
pc＊ ‧‧‧預充電訊號
r＊ ‧‧‧重設訊號
INV1、INV2、INV3‧‧‧反相器
MN1‧‧‧電晶體
MP1、MP2、MP3‧‧‧電晶體
Vgp‧‧‧偏壓電壓
VDD、VSS‧‧‧軌線電壓

Claims (11)

  1. 一種移位暫存器級電路，包含：一單級電晶體(MP1)，一源極端子係連接以接收一時脈訊號(ck)，一閘極端子係連接以接收一狀態輸入訊號，一汲極端子係提供一級輸出節點訊號，該時脈訊號係一低電壓時脈訊號，其具有於一高電壓供應參考(VDD)與一低時脈電壓(VEE)之間的一電壓範圍，該低時脈電壓(VEE)係大於一低供應參考電壓(VSS)；及一輸入電路，包含至少一個輸入電晶體，其具有一閘極端子係連接以接收一級輸入訊號，汲極或源極端子係連接至一參考供應電壓，且另一源極或汲極端子係連接至一偏壓電壓(Vgp)，該偏壓電壓(Vgp)係取決於該輸入電晶體之一臨限電壓(Vth)與該低時脈電壓(VEE)，且該輸入電路係連接以提供該狀態輸入訊號至單級驅動電晶體之該閘極端子；其中該輸入電路係包含：一對輸入電晶體(MP2)與(MP3)，連接為一串級串聯對，使得該輸入電晶體(MP2)之一汲極端子係於一串級對節點為連接至該輸入電晶體(MP3)之一源極端子，該輸入電晶體(MP2)與該輸入電晶體(MP3)之閘極端子係連接以接收互補的輸入訊號，該輸入電晶體(MP2)之一源極端子係連接至高供應電壓參考(VDD)，該輸入電晶體(MP3)之一汲極端子係連接至偏壓電壓(Vgp)，且於該串級對節點以提供該狀態輸入訊號至單級驅動電晶體。
  2. 如申請專利範圍第1項之電路，其中，該低時脈電壓(VEE)係高於0伏特且低於3.3伏特。
  3. 如申請專利範圍第1項之電路，其中，該互補的輸入訊號係接收自另一個移位暫存器級電路。
  4. 如申請專利範圍第1項之電路，更包含：單一個緩衝電晶體(MN1)，於源極端子或汲極端子的其中一端子處係連接以接收一較低供應電壓(VSS)，於源極端子或汲極端子的其中另一端子處係連接至該級輸出節點，及經由一閘極端子以接收一預充電輸入。
  5. 如申請專利範圍第1項之電路，更包含：一邏輯閘，連接於一第一輸入端子以接收一預充電訊號，於一第二輸入端子以接收一級重設訊號，及於其耦接至該級輸出節點之一輸出端子以提供一節點控制訊號。
  6. 如申請專利範圍第5項之電路，其中，該邏輯閘係一NAND閘。
  7. 如申請專利範圍第5項之電路，更包含：至少一個輸出緩衝反相器(INV1)，連接至該級輸出節點以將其隔離。
  8. 一種多級管線式移位暫存器電路，包含：至少三個移位暫存器級，各級係包含：一單級電晶體(MP1)，於一源極端子係連接以接收一時脈訊號(ck)，於一閘極端子係連接以接收一狀態輸入訊號，及於一汲極端子係提供一級輸出節點訊號，該時脈訊號係一低電壓時脈訊號，其具有於一高電壓供應參考(VDD)與一低時脈電壓(VEE)之間的一電壓範圍，該低時脈電壓(VEE) 係大於一低供應參考電壓(VSS)；一輸入電路，包含至少一個輸入電晶體，其具有一閘極端子為連接以接收一級輸入節點訊號，一汲極或源極端子之一者為連接至一參考供應電壓，且另一源極或汲極端子之一者為連接至一偏壓電壓(Vgp)，該偏壓電壓(Vgp)係取決於該輸入電晶體之一臨限電壓(Vth)與該低時脈電壓(VEE)，且該輸入電路係連接以提供該狀態輸入訊號至單級驅動電晶體之該閘極端子；及一邏輯閘，連接於一第一輸入端子以接收一預充電訊號，於一第二輸入端子以接收一級重設訊號，及於一輸出端子以提供一節點控制訊號，該輸出端子係耦接以提供該級輸出節點訊號；且該至少三個移位暫存器級係進而連接，使得一第一移位暫存器級之級輸出節點訊號係連接至一第二移位暫存器級之一級輸入節點訊號，第二移位暫存器級之級輸出節點訊號係連接至一第三移位暫存器級之一級輸入節點訊號，且第三移位暫存器級之級輸出節點訊號係連接以提供預充電訊號至第一移位暫存器級。
  9. 如申請專利範圍第8項之電路，其中，該移位暫存器級係耦接至一顯示元件。
  10. 如申請專利範圍第9項之電路，其中，該顯示元件係運用於一數位相機、數位單鏡頭(SLR)相機、夜視型顯示器、手持式視訊進戲機、行動電話、或視訊眼戴式裝置之一者。
  11. 如申請專利範圍第9項之電路，其中，一顯示列選擇線或一顯示行選擇線之至少一者係提供自該移位暫存器。
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