CN101563722A - 用于低功率消耗应用的移位寄存器 - Google Patents

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Abstract

一种高电压移位寄存器级，其直接接受低电压时钟信号输入而无需运用时钟缓冲器。特别是，一种移位寄存器级电路适以于低电压摆幅时钟信号下操作，该级电路具有直接驱动的单一个状态节点a。此配置允许降低功率消耗与较高操作速度。

Description

用于低功率消耗应用的移位寄存器
相关申请
本申请案主张2006年11月20日提申的美国临时专利申请案第60/860,059号的权益。本文以引用的方式将其全部教示并入作为参考。
技术领域
本发明关于移位寄存器电路，且尤指其适用于提供最低可能功率消耗的移位寄存器设计。
背景技术
图1说明针对于单级静态移位寄存器的一种现有的设计。如同关于任何的移位寄存器，此电路10具有一信号输入in、一时钟输入ck、与于此架构的互补输出out与out*。该电路由两个轨线电压VDD与VSS所提供的一供应电压所供电。
此特定电路运用一输入信号的缓冲晶体管MP1，其馈接一对的交叉耦接式晶体管MP2与MP3，以储存该输入信号状态。连接至MP1的输出的反相器INV1与INV2作为以缓冲输出电压与电流位准。时钟开关晶体管MN1、MN2、MN3与MN4接通该移位寄存器以接受诸如自前一级的一数字输入信号。
针对于该移位寄存器以运作，开关MN1-MN4必须为完全接通或关断，因此需要于其闸极端子的全轨线至轨线的电压摆幅(swing)。即使外部的低电压时钟信号被施加，位准移位器与时钟缓冲器(未显示于图1)必须为运用以使得闸极控制电压成为全轨线电压摆幅。不幸的是，于此等时钟缓冲器的功率消耗等于V2Cpfc，其中，V是电源供应电压差异(VDD-VSS)，Cp连接至时钟缓冲器输出的总寄生电容，且fc是时钟频率。借着高电压供应(10伏特或更大者)、多个串联的移位寄存器、长的连接线、与高时钟频率，图1运用级电路的一种移位寄存器将因此消耗大量的功率。
图2说明另一种现有的移位寄存器级电路20，其某个程度为改良于图1的设计。此移位寄存器级电路适以操作于一低电压摆幅的时钟信号而非高电压摆幅的逻辑电路。举例而言，于VDD与VSS之间的电压范围可能为10伏特以提供高速。然而，来自时钟输入ck的电压摆幅可能为较小许多(于3伏特左右的规模)以降低功率消耗。
针对于图2的电路20的输入与输出信号如后：
ck具有自VEE至VDD的峰对峰电压的时钟信号(VEE＞VSS)
e*自先前的移位寄存器级的互补输出
o与o*分别为寄存器输出与其互补输出
r针对于个别的移位寄存器的重设信号
vgp模拟偏压电压
pc预充电信号，以在起始之前而初始化所有的移位寄存器至低
电路20设置成使一内部节点a作为针对于输入信号状态及针对于驱动输出缓冲器INV1的一集合点。在此，状态晶体管的数目已经减少至两个，MP2与MP1，其以串级(cascode)串联配置。该ck信号输入馈送至MP2源极。VDD供应电压馈送以偏压晶体管MP2的本体。MP2的闸极自前一个移位寄存器级的互补的输出所馈入。
MP1的闸极由其为一模拟偏压电压的vgp所控制。MP1是偏压，当其源极电压大于vgp的量为Vtp时导通，其中，Vtp是MP1的临限电压。一预充电输入pc与一重设输入r是馈入MP1的汲极，其亦设定于节点a的电压。
于作业时，电压vgp因此设定为使得VEE-vgp＜Vtp，其中，Vtp是晶体管MP1的临限电压。当ck为低(VEE)，MP1为关断(off)且节点a保持为于其先前值；当ck为高(VDD)且前级输出e为高(其意指：e*为低(VSS))，节点a透过晶体管MP1与MP2而充电达到一高电压(VDD)。
图2的电路20因此相较于图1的电路10而提供降低的功率消耗。然而，于诸如此举的设计，借着由一低电压摆幅的输入时钟所驱动的一种高电压摆幅的移位寄存器，内部或外部的位准移位器与时钟缓冲器因此经常为必要。
发明内容
本发明是一种针对于高电压移位寄存器的改良设计，其直接接受低电压时钟信号输入而无须运用时钟缓冲器。特别而言，一种移位寄存器级电路适以操作于一低电压摆幅时钟信号，该级电路具有单一个输入晶体管所直接驱动的单一个状态节点a。此配置允许降低的功率消耗。
本发明亦提供改良的速度。该移位寄存器级的速度主要为由连接至单一节点a的寄生电容、与自一时钟信号ck至节点a的一小信号电阻所决定。寄生电容包括接线电容、连接至节点a的晶体管的电容。
多种应用可利用所产生的低功率消耗与高速。此等者包括：设计以运用根据本发明的一种移位寄存器的显示器；执行于电池的可携式装置，诸如视讯眼戴件(eyewear)；用于摄录像机(camcorder)与数字相机的电子式探视器(viewfinder)；军事系统，诸如热武器瞄准器与夜视型防护镜；及，其它的最终用途。
附图说明
前文由如伴随图式所示的本发明实施例所下述较为特定说明而显明，其中，相同的参考符号指于不同视图之中的相同部分。图式无须为依比例所绘制，而是强调在于说明本发明的实施例。
图1说明其顺应低电压摆幅时钟信号输入的一种先前技艺的移位寄存器级。
图2说明另一种先前技艺的移位寄存器级。
图3说明本发明的一个实施例。
图4A与4B更为详细说明时钟信号。
图5A与5B显示图3的多级为如何结合且显示一个时序图。
图6说明一种双向移位寄存器的高阶图。
具体实施方式
本发明实施例的说明如后。
图3说明其改良于图1与2的配置的一种电路30。在此，时钟信号输入ck亦驱动一级晶体管MP1。然而，MP1的闸极馈送自一对的串级(cascode)晶体管MP2与MP3，其设定于节点a的状态为如由输入e*与vgp所决定。自前级的反相输入e*馈送至反相器INV3的输入端子，以控制晶体管MP3的闸极。MP3汲极端子控制晶体管MP1的闸极。晶体管MP2的源极端子自电压VDD而馈电。
一意图的预充电输入pc*连同一重设信号r*为馈送通过单一个NAND闸。单一个NAND闸的输出驱动信号缓冲晶体管MN1的闸极端子。第一反相器INV1与第二反相器INV2分别提供反相的输出out*与非反相的输出out。
电路30的操作类似于图2的电路20。然而，连接至节点a的晶体管的数目减少。此外，透过反相器INV1与INV2，节点a屏蔽为隔开外部接线与由移位寄存器级30所驱动的装置。自ck至节点a的电阻亦自一对的串级晶体管者而减少至单一个晶体管。
就图2的电路20而言，vgp设定为VEE-vgp＜Vtp，其中，Vtp是晶体管MP1的临限电压。图4A的例图可助于可视化此情况，其中，Vsw是晶体管MP1的切换临限且Vtp是MP1的p信道临限电压。
图4B更为特定说明低电压时钟信号ck的情况，其中，信号值变化自一高轨线电压VDD而仅为降低至一电压VEE，VEE相较于低轨线电压VSS为较大许多。于VEE与VDD之间的摆幅可例如为仅3.3伏特而临限电压Vth设定为稍高于VEE。
图3的的移位寄存器级30的速度因此为主要由连接至节点a的寄生电容、与自时钟输入ck至节点a的小信号电阻所决定。此寄生电容包括接线电容、连接至节点a的那些晶体管的电容。
晶体管MP1接着偏压，当充电节点a时其几乎未接通。由于此切换作业将已经为相当缓慢(即：其为由具有低电压摆幅的一时钟信号所控制)，故于其为避免引入额外的电阻。
由输出驱动器反相器INV1与INV2所提出的输出负载进一步降低，由于节点a仅需要驱动对于反相器INV1的单一个输入而无直接外部输出。反相器INV1与INV2因此亦提供自输出out与out*的隔离，而提供电路30具有自其将为由外部电路所提出的阻抗的进一步隔离。
反相器INV1与INV2可包含快速10伏特摆幅的闸，其依据功率消耗的观点而相较于由低电压摆幅时钟信号所驱动的内部移位寄存器20电路的其余者为较少关系。此种配置藉由仅具有单一连接而亦降低于节点a的电容负载。
图3的电路30因此允许节点a以仅为由一低电压摆幅时钟信号ck所驱动而摆动自VDD至VSS(摆动自0-3伏特的一较低许多的电压范围)，而且使得电阻负载与电容负载为最小。图3的电路30因此提供其优于图1的电路10和/或图2的电路20的优点，理由如后：
1.藉由结合小的r*与pc*输入，仅有一个晶体管(MN1)运用以提供预充电或重设节点a。
2.藉由在其施加至该级电路前而结合输入vgp与e*，仅有另一个晶体管(MP1)需要以驱动节点a。此种配置降低其提供自时钟输入至节点a的电阻，因此电阻相乘电容(RC)延迟亦为降低。
3.藉由高电压摆幅(10伏特)闸以隔离输出信号out与out*，获得提高的速度。
图5A与5B说明多个图3的个别级30为可如何组合以提供一种管线式的移位寄存器50。在此，至少三个个别的级30需要以馈送一逻辑位1为自输入至输出。此串联连接(管线式)的级30-1、30-2、与30-3各者具有反相的输出信号o*，其馈入下个接续的反相输入信号e*。一对的偏移时钟信号ck0与ck1馈入个别级。一给定级30-3的输出馈入初始级的重设输入。此电路因此提供循环移位寄存器的一种型式，其中，一位值可移位自输入至输出。
图5B的时序图说明的是：举例而言，于预充电pc信号的上升缘，所有的状态(o0、o1、o2、o3、等等)重设至一零逻辑状态。于ck0的下一个上升缘，输出o0(自第一级30-1)将切换至一高逻辑值状态。于时钟信号ck1的下一个上升缘，类似的变化发生于o1(第二级30-2的输出)状态。于时钟信号ck0的下一个上升缘，输出o2亦将接着达到一高电压状态。自第三级30-3的输出o2回到第一级30-1的反馈连接将接着致使第一级30-1的输出状态o0为返回至一低逻辑值。
视该移位寄存器的期望长度而定，自一级30-4(未显示)的输出o3的反馈信号类似控制于一串的该等诸级的第二级30-2、等等。
图6是高阶图，说明诸如图5A所示的一种管线式移位寄存器50为可如何配置以提供一种双向式移位寄存器60。诸如管线50-1之一配置以移位为自左至右，且一第二管线50-2移位为自右至左。连接至各个输出位的多任务器51-1、...、51-n-1、51-n允许选择所运用的方向。
根据本发明的移位寄存器可运用于诸多不同应用。作为仅为一个实例，描述于公元2007年4月5日所提出的共同申请中的美国专利申请案第11/784,215号(以参照方式而纳入于本文)的型式的显示器包括一数组的画素(pixel)组件。如为现有于此技艺，那些画素组件由列选择线与行选择线所控制。此等选择线可馈送自其为实施如本文所述的个别的移位寄存器50。该种型式的显示器可相继为运用于数字相机、数字单镜头(SLR，Single Lens Reflex)相机、夜视型显示器、手持式视讯游戏机、行动电话、视讯眼戴式(eyewear)装置、与其它的类似产品。
尽管本发明已经特定显示及描述为关于其实施例，熟悉此技艺的人士将了解的是：于形式与细节的种种的变化可作成于其而未脱离由随附申请专利范围所涵盖的本发明的范畴。

Claims (12)

1.一种移位寄存器级电路，包含：
一单级晶体管MP1，在一源极端子处连接以接收一时钟信号ck，在一闸极端子处连接以接收一状态输入信号，在一汲极端子处提供一级输出节点信号，该时钟信号为一低电压时钟信号，其具有介于一高电压供应参考VDD与一低时钟电压VEE之间的一电压范围，VEE大于一低供应参考电压VSS；及
一输入电路，包含至少一个输入晶体管，其具有一闸极端子连接以接收一级输入信号，汲极或源极端子其中之一连接至一参考供应电压，且另一源极或汲极端子其中之一连接至一偏压电压Vgp，电压Vgp取决于该输入晶体管的一临限电压Vth与该低时钟电压VEE，且该输入电路连接以提供该状态输入信号至单级驱动晶体管的该闸极端子。
2.如权利要求1所述的电路，其中该输入电路包含：一对输入晶体管MP2与MP3，连接为一串级串联对，使得MP2的一汲极端子于一串级对节点处连接至MP3的一源极端子，MP2与MP3的闸极端子连接以接收互补的输入信号，MP2的一源极端子连接至高供应电压参考VDD，MP3的一汲极端子连接至偏压电压Vgp，且于该串级对节点处提供该状态输入信号至单级驱动晶体管。
3.如权利要求1所述的电路，其中，该低时钟电压VEE高于0伏特且低于3.3伏特。
4.如权利要求1所述的电路，其中，该互补级输入信号接收自另一个移位寄存器级电路。
5.如权利要求1所述的电路，更包含：单一个缓冲晶体管MN1，于一汲极端子处连接以接收一较低供应电压VSS，于一源极端子处连接至该级输出节点，及经由一闸极端子以接收一预充电输入。
6.如权利要求1所述的电路，更包含：一逻辑闸，连接于一第一输入端子处以接收一预充电信号，于一第二输入端子处以接收一级重设信号，以及于耦接至该级输出节点的一输出端子处以提供一节点控制信号。
7.如权利要求6所述的电路，其中，该逻辑闸为一NAND闸。
8.如权利要求6所述的电路，更包含：至少一个输出缓冲反相器INV1，连接至该级输出节点以将其隔离。
9.一种多级管线式移位寄存器电路，包含：
至少三个移位寄存器级，各级包含：
一单级晶体管MP1，于一源极端子处连接以接收一时钟信号ck，于一闸极端子处连接以接收一状态输入信号，及于一汲极端子处提供一级输出节点信号，该时钟信号为一低电压时钟信号，其具有介于一高电压供应参考VDD与一低时钟电压VEE之间的一电压范围，VEE大于一低供应参考电压VSS；
一输入电路，包含至少一个输入晶体管，其具有一闸极端子连接以接收一级输入节点信号，汲极或源极端子其中之一连接至一参考供应电压，且另一源极或汲极端子其中之一连接至一偏压电压Vgp，电压Vgp取决于该输入晶体管的一临限电压Vth与该低时钟电压VEE，且该输入电路连接以提供该状态输入信号至单级驱动晶体管的该闸极端子；及
一逻辑闸，连接于一第一输入端子处以接收一预充电信号，于一第二输入端子处以接收一级重设信号，及于一输出端子处以提供一节点控制信号，该输出端子耦接以提供该级输出节点信号；且
该至少三个移位寄存器级进一步连接，使得一第一移位寄存器级的级输出节点信号连接至一第二移位寄存器级的一级输入节点信号，该第二移位寄存器级的级输出节点信号连接至一第三移位寄存器级的一级输入节点信号，且该第三移位寄存器级的级输出节点信号连接以提供该预充电信号至该第一移位寄存器级。
10.如权利要求9所述的电路，其中，该移位寄存器级耦接至一显示组件。
11.如权利要求10所述的电路，其中，该显示组件运用于一数字相机、数字单镜头(SLR)相机、夜视型显示器、手持式视讯游戏机、行动电话、或视讯眼戴式装置其中之一。
12.如权利要求10所述的电路，其中，一显示列选择线或一显示行选择线的至少一者提供自该移位寄存器。
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