JP2019113864A - 半導体装置 - Google Patents

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Jun Koyama
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Abstract

【課題】消費電力が小さく抑えられ、出力される電位の振幅が小さくなるのを防ぐことができる、単極性のトランジスタを用いた半導体装置。【解決手段】第１電位を有する第１配線、第２電位を有する第２配線、及び第３電位を有する第３配線と、極性が同じである第１トランジスタ及び第２トランジスタと、第１トランジスタ及び第２トランジスタのゲートに第１電位を与えるか、第１トランジスタ及び第２トランジスタのゲートに第３電位を与えるかを選択し、なおかつ、第１トランジスタ及び第２トランジスタのドレイン端子に、１電位を与えるか否かを選択する複数の第３トランジスタと、を有し、第１トランジスタのソース端子は、第２配線に接続され、第２トランジスタのソース端子は、第３配線に接続されている半導体装置。【選択図】図１

Description

本発明は、単極性のトランジスタを用いた回路、上記回路を用いた半導体表示装置などの
、半導体装置に関する。
液晶表示装置、ＥＬ表示装置などの半導体表示装置は、バックプレーン（回路基板）のコ
ストを下げるために、ＣＭＯＳよりも、単極性の半導体で構成されている方が望ましい。
以下の特許文献１及び特許文献２では、半導体表示装置の駆動回路に用いられる、インバ
ータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術について
開示されている。
特開２００１−３２５７９８号公報 特開２０１０−２７７６５２号公報
ところで、非晶質シリコンや酸化物半導体を有するトランジスタで構成された半導体表示
装置は、第５世代（横１２００ｍｍ×縦１３００ｍｍ）以上のガラス基板に対応できるた
め、生産性が高く、コストが低いという利点を有する。しかし、非晶質シリコンや酸化物
半導体を有するトランジスタは、一般的には単極性であり、なおかつ、ノーマリオンにな
りやすい傾向を有する。そして、単極性のトランジスタで構成された回路では、トランジ
スタがノーマリオンだと、消費電力が増大する、或いは、出力される電位の振幅が小さく
なるなどの不具合が生じる。
例えば、特許文献２の図１０に記載されている回路において、トランジスタＱ２は、その
ソース端子が低電位ＶＳＳに固定されている。トランジスタＱ２がノーマリオフであるな
らば、トランジスタＱ２は、そのゲートに低電位ＶＳＳが与えられると非導通状態（オフ
）になる。しかし、トランジスタＱ２がノーマリオンだと、トランジスタＱ２は、そのゲ
ートに低電位ＶＳＳが与えられても、ソース端子の電位を基準としたときのゲートとソー
ス端子間の電圧であるゲート電圧が、トランジスタＱ２の閾値電圧よりも高いままである
。そのため、トランジスタＱ２はオフにはならず、導通状態（オン）となる。
トランジスタＱ２がオフであるべきところ、オンになってしまうと、回路内に不要な電流
が流れ、消費電流が大きくなる。さらには、上記不要な電流によって、回路に電位（例え
ば、特許文献２の図１０の場合、ローレベルの電位ＶＳＳ、或いはクロック信号ＣＬＫＡ
のハイレベルの電位ＶＤＤ及びローレベルの電位ＶＳＳ）の供給を行うための配線に流れ
る電流が増加する。そして、上記配線が有する抵抗により、電位ＶＤＤが供給される配線
の電位が下降、電位ＶＳＳが供給される配線の電位が上昇する。その結果、回路から出力
される電位の振幅が、理想的な電位差である、電位ＶＤＤと電位ＶＳＳの電位差よりも、
小さくなってしまう。
特に、半導体表示装置の画素部において、複数の画素に接続されたバスラインと呼ばれる
配線、例えば走査線や信号線などに、回路から出力される電位を供給する場合、回路から
の電位の出力を制御するトランジスタ（例えば、特許文献２の図１０の場合、トランジス
タＱ２）には、大きな電流供給能力が求められる。そのため、当該トランジスタのチャネ
ル幅Ｗは、回路内の他のトランジスタのチャネル幅Ｗよりも、大きい値に設計されること
が多い。しかし、トランジスタのドレイン電流は、チャネル幅Ｗに比例する。よって、ノ
ーマリオンであるトランジスタのチャネル幅Ｗを大きくすると、オフとすべきときに当該
トランジスタに流れる電流が、他のトランジスタよりも大きくなる。従って、回路に流れ
る不要な電流が増大し、消費電力が増大する、或いは、出力される電位の振幅が小さくな
る、といった上述したような現象が、顕著に起こりやすい。
上述したような技術的背景のもと、本発明では、消費電力が小さく抑えられる半導体装置
の提供を、課題の一つとする。或いは、本発明では、出力される電位の振幅が小さくなる
のを防ぐことができる半導体装置の提供を、課題の一つとする。
本発明の一態様に係る半導体装置は、複数のトランジスタを有し、上記複数のトランジス
タをそれぞれオンまたはオフにすることで、高電位及び低電位のいずれか一方の電位を選
択して出力する回路である。そして、本発明の一態様では、上記複数のトランジスタのう
ち、出力側のトランジスタのソース端子に電位を与える配線と、他のトランジスタのソー
ス端子に電位を供給する配線とを、異ならせる構成とする。さらに、他のトランジスタの
ソース端子に電位を供給する配線から、当該他のトランジスタを介して出力側のトランジ
スタのゲートに電位が与えられることで、出力側のトランジスタがオフになるような構成
を有するものとする。
上記構成により、出力側のトランジスタのゲートと、ソース端子とを電気的に分離するこ
とができる。よって、出力側のトランジスタがノーマリオンであったとし、それにより、
当該トランジスタのソース端子に電位を供給するための配線の電位が変動したとしても、
当該トランジスタのゲートに電位を供給するための配線の電位は、上記変動とは無関係で
ある。よって、出力側のトランジスタのドレイン電流により、当該トランジスタのソース
端子の電位が変動していくと、当該トランジスタのゲート電圧が閾値電圧に近づく構成、
すなわち負帰還がかかる構成とすることができる。従って、出力側のトランジスタがノー
マリオンであっても、当該トランジスタをオフにすべきときに、オフにすることができる
。
本発明の一態様では、消費電力が小さく抑えられる、単極性のトランジスタを用いた半導
体装置を提供することができる。或いは、本発明の一態様では、出力される電位の振幅が
小さくなるのを防ぐことができる半導体装置を提供することができる。
半導体装置の構成を示す図。 パルス発生回路の構成を示す図。 パルス発生回路のタイミングチャート。 シフトレジスタの構成を示す図。 シフトレジスタのタイミングチャート。 第ｊのパルス発生回路２００＿ｊを、模式的に示した図。 比較例のパルス発生回路の構成と、電位ＧＲＯＵＴの波形について説明する図。 パルス発生回路の構成を示す図。 パルス発生回路の構成を示す図。 パルス発生回路の構成を示す図。 インバータの構成を示す図。 駆動回路と画素の断面図。 トランジスタの断面図。 パネルの構成を示す図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導
体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置
には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた
ＥＬ表示装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅ
ｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌ
ｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に
有しているその他の半導体表示装置がその範疇に含まれる。
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画
素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモ
ジュールとを、その範疇に含む。
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る半導体装置の、回路構成の一例を示す。図１（Ａ）
に示す半導体装置１００は、複数のトランジスタで構成された回路１０１と、トランジス
タ１０２と、トランジスタ１０３とを有する。図１（Ａ）に示した半導体装置１００にお
いて、少なくともトランジスタ１０２とトランジスタ１０３は、同じ極性を有する。図１
（Ａ）では、トランジスタ１０２と、トランジスタ１０３とが、共にｎチャネル型である
場合を例示している。
回路１０１には、配線１０４及び配線１０５を介して、ハイレベルの電位ＶＤＤ、或いは
ローレベルの電位ＶＳＳが与えられている。図１（Ａ）では、配線１０４を介して電位Ｖ
ＤＤが回路１０１に与えられ、配線１０５を介して電位ＶＳＳが回路１０１に与えられて
いる場合を例示している。また、回路１０１には、配線１０７を介して信号の電位Ｖｉｎ
が与えられる。
トランジスタ１０２のゲートとドレイン端子とは、回路１０１に接続されている。回路１
０１は、電位ＶＤＤと電位ＶＳＳのいずれか一方を、電位Ｖｉｎに従って選択し、トラン
ジスタ１０２のゲート或いはドレイン端子に与える。配線１０５の電位ＶＳＳは、トラン
ジスタ１０２のソース端子に与えられる。
なお、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に
接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の
一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
また、トランジスタ１０３のゲートとドレイン端子とは、回路１０１に接続されている。
回路１０１は、電位ＶＤＤと電位ＶＳＳのいずれか一方を、電位Ｖｉｎに従って選択し、
トランジスタ１０３のゲート或いはドレイン端子に与える。トランジスタ１０３のソース
端子には、配線１０６を介して電位ＶＥＥが与えられる。電位ＶＥＥは電位ＶＤＤよりも
低いローレベルの電位である。そして、電位ＶＥＥは、電位ＶＳＳと同じ電位であるか、
それより高い電位であることが望ましい。
なお、トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各電
極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型
トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えら
れる電極がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ば
れる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと仮定
して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従っ
てソース端子とドレイン端子の呼び方が入れ替わる。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧又は電位が、
供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続
している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝
送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介し
て間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際に
は、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の
機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜
が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、回路１０１からトランジスタ１０２のゲートに与えられる電位と、回路１０１から
トランジスタ１０３のゲートに与えられる電位とは、同じ電位であるものとする。図１（
Ａ）では、トランジスタ１０２のゲートと、トランジスタ１０３のゲートとが接続されて
いる場合を例示している。
図１（Ａ）に示す半導体装置１００は、上記信号の電位Ｖｉｎに従って、回路１０１内の
複数のトランジスタと、トランジスタ１０２及びトランジスタ１０３とを、それぞれオン
またはオフにすることで、電位ＶＤＤ及び電位ＶＥＥのいずれか一方を選択し、電位Ｖｏ
ｕｔとして配線１０８に出力する。具体的には、回路１０１により配線１０４と配線１０
８とが接続されると、配線１０４の電位が電位Ｖｏｕｔとして出力される。また、トラン
ジスタ１０３により配線１０６と配線１０８とが接続されると、配線１０６の電位が電位
Ｖｏｕｔとして出力される。
複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線や信号線などに、半導
体装置１００から出力される電位Ｖｏｕｔを供給する場合、上記電位Ｖｏｕｔの出力を制
御するトランジスタ１０３には、大きな電流供給能力が求められる。そのため、当該トラ
ンジスタ１０３のチャネル幅Ｗは、回路１０１内のトランジスタ、或いはトランジスタ１
０２のチャネル幅Ｗよりも、大きい値に設計することが望ましい。
なお、トランジスタ１０２がｎチャネル型である場合、トランジスタ１０２は、そのゲー
トに回路１０１から電位ＶＤＤが与えられるとオンになる。また、トランジスタ１０２は
、そのゲートに回路１０１から電位ＶＳＳが与えられると、ゲート電圧Ｖｇｓが０Ｖとな
る。よって、トランジスタ１０２がノーマリオフ、すなわち閾値電圧Ｖｔｈが０Ｖより高
ければ、トランジスタ１０２はオフになる。しかし、トランジスタ１０２がノーマリオン
、すなわち閾値電圧Ｖｔｈが０Ｖ以下であれば、トランジスタ１０２はオフせずにオンと
なる。
トランジスタ１０３も、トランジスタ１０２と同様の動作を行う。具体的に、トランジス
タ１０３がｎチャネル型である場合、トランジスタ１０３は、そのゲートに回路１０１か
ら電位ＶＤＤが与えられるとオンになる。また、トランジスタ１０３は、そのゲートに回
路１０１から電位ＶＳＳが与えられると、ゲート電圧Ｖｇｓ＝ＶＳＳ−ＶＥＥとなるため
、ゲート電圧Ｖｇｓは０Ｖ以下となる。よって、トランジスタ１０３がノーマリオフ、す
なわち閾値電圧Ｖｔｈが０Ｖより高ければ、トランジスタ１０３はオフになる。しかし、
トランジスタ１０３がノーマリオン、すなわち閾値電圧Ｖｔｈが０Ｖ以下であれば、トラ
ンジスタ１０３はオフせずにオンとなる場合もある。
以下、トランジスタ１０２及びトランジスタ１０３がノーマリオンである場合における、
図１（Ａ）に示す半導体装置１００の動作について、詳しく説明する。
ＶＳＳ−ＶＥＥ＞Ｖｔｈである場合、トランジスタ１０３のゲートに電位ＶＳＳが与えら
れると、トランジスタ１０３のゲート電圧Ｖｇｓは、Ｖｇｓ＝ＶＳＳ−ＶＥＥ＞Ｖｔｈと
なる。よって、トランジスタ１０３はオンとなる。また、上述したように、トランジスタ
１０２は、そのゲートに電位ＶＳＳが与えられると、電位ＶＥＥの値に依らずにオンとな
る。
そして、トランジスタ１０２及びトランジスタ１０３がオフであるべきところ、オンにな
ってしまうと、トランジスタ１０２及びトランジスタ１０３のドレイン端子に回路１０１
から電位ＶＤＤが与えられたときに、トランジスタ１０２を介して配線１０５に電流が流
れ、トランジスタ１０３を介して配線１０６に電流が流れる。よって、配線１０５の電位
は、電位ＶＳＳから電位ＶＳＳ＋Ｖαまで上昇する。また、配線１０６の電位も同様に、
電位ＶＥＥから電位ＶＥＥ＋Ｖβまで上昇する。
なお、上述したように、トランジスタ１０３のチャネル幅Ｗがトランジスタ１０２のチャ
ネル幅Ｗよりも大きい場合、ゲート電圧Ｖｇｓが同じであっても、トランジスタ１０２を
介して配線１０５に流れる電流より、トランジスタ１０３を介して配線１０６に流れる電
流の方が大きくなる。よって、トランジスタ１０３のチャネル幅Ｗがトランジスタ１０２
のチャネル幅Ｗよりも大きい場合、配線１０６の電位の上昇が、配線１０５の電位の上昇
より大きくなり、最終的には電位ＶＳＳ＋Ｖα＝電位ＶＥＥ＋Ｖβ＋Ｖｔｈとなる。よっ
て、トランジスタ１０３は、そのゲート電圧Ｖｇｓが閾値電圧Ｖｔｈに達するまで低くな
るため、オフに近い状態となる。従って、トランジスタ１０３がノーマリオンであっても
、当該トランジスタ１０３をオフにすべきときに、オフに近い状態にすることができる。
一方、ＶＳＳ−ＶＥＥ≦Ｖｔｈである場合、トランジスタ１０３のゲートに電位ＶＳＳが
与えられると、ゲート電圧Ｖｇｓ＝ＶＳＳ−ＶＥＥ≦Ｖｔｈとなる。よって、この場合、
トランジスタ１０３は、ノーマリオンであってもオフにすることができる。
なお、トランジスタ１０２は、そのゲートに電位ＶＳＳが与えられると、電位ＶＥＥの値
に依らずにオンとなる。よって、配線１０５の電位は、電位ＶＳＳから電位ＶＳＳ＋Ｖα
まで上昇する。配線１０５の電位は、回路１０１によりトランジスタ１０３のゲートに与
えられるため、配線１０５の電位の上昇により、トランジスタ１０３のゲートに与えられ
る電位も電位ＶＳＳから電位ＶＳＳ＋Ｖαまで上昇する。
トランジスタ１０３のゲートに与えられる電位が上昇しても、ゲート電圧Ｖｇｓ＝ＶＳＳ
＋Ｖα−ＶＥＥ≦Ｖｔｈであれば、トランジスタ１０３はオフのままである。ゲート電圧
Ｖｇｓ＝ＶＳＳ＋Ｖα−ＶＥＥ＞Ｖｔｈだと、トランジスタ１０３はオンになってしまう
。しかし、この場合、トランジスタ１０３を介して配線１０６に電流が流れることで、配
線１０６の電位が上昇し、最終的には電位ＶＳＳ＋Ｖα＝電位ＶＥＥ＋Ｖγ＋Ｖｔｈとな
る。よって、トランジスタ１０３は、そのゲート電圧Ｖｇｓが閾値電圧Ｖｔｈに達するま
で低くなるため、オフに近い状態となる。
この様に、本発明の一態様に係る半導体装置１００では、出力側に位置するトランジスタ
１０３のソース端子に電位を与える配線１０６と、トランジスタ１０３以外のトランジス
タ（例えばトランジスタ１０２）のソース端子に電位を供給する配線１０５とを、異なら
せる構成とすることで、トランジスタ１０３のドレイン電流が大きいと、トランジスタ１
０３のゲート電圧が閾値電圧に近づくように、負帰還をかけることができる。従って、ト
ランジスタ１０３がノーマリオンであっても、トランジスタ１０３をオフにすることがで
きる。よって、各配線が有する抵抗により、配線１０４の電位が下降、配線１０５の電位
が上昇しても、半導体装置１００の消費電力を小さく抑えることができる。また、半導体
装置１００から出力される電位Ｖｏｕｔの振幅が小さくなるのを防ぐことができる。
なお、図１（Ａ）では、トランジスタ１０２と、トランジスタ１０３とが、共にｎチャネ
ル型である場合を例示しているが、トランジスタ１０２と、トランジスタ１０３とは、共
にｐチャネル型であっても良い。ただし、この場合、トランジスタ１０２のソース端子に
接続された配線１０５と、トランジスタ１０３のソース端子に接続された配線１０６とに
は、配線１０４よりも高い電位が与えられる構成とする。
また、図１（Ａ）に示す半導体装置では、配線１０６が有する電位の出力を制御する、出
力側のトランジスタ１０３がノーマリオンの場合について説明した。しかし、本発明の一
態様では、配線１０４が有する電位の出力を制御する、出力側のトランジスタがノーマリ
オンであっても、当該トランジスタをオフにすべきときに、オフにすることができる。以
下、配線１０４が有する電位の出力を制御する、出力側のトランジスタに着目し、本発明
の一態様に係る半導体装置の動作について説明する。
図１（Ｂ）に、本発明の一態様に係る半導体装置の、回路構成の別の一例を示す。図１（
Ｂ）に示す半導体装置１００は、複数のトランジスタで構成された回路１０１と、トラン
ジスタ１０２と、トランジスタ１０３と、トランジスタ１０９と、容量素子１１０とを有
する。半導体装置１００において、少なくともトランジスタ１０２、トランジスタ１０３
、及びトランジスタ１０９は、同じ極性を有する。図１（Ｂ）では、トランジスタ１０２
、トランジスタ１０３、及びトランジスタ１０９が、共にｎチャネル型である場合を例示
している。
そして、図１（Ｂ）に示す半導体装置１００では、図１（Ａ）の場合とは異なり、トラン
ジスタ１０３のゲートが、回路１０１に接続され、トランジスタ１０３のドレイン端子は
、トランジスタ１０９のソース端子及び配線１０８に接続されている。また、トランジス
タ１０９のゲートは回路１０１に接続されている。回路１０１は、電位Ｖｉｎに従って、
電位ＶＤＤと電位ＶＳＳのいずれか一方をトランジスタ１０３のゲートに与え、他方をト
ランジスタ１０９のゲートに与える。トランジスタ１０３のソース端子には、配線１０６
を介して電位ＶＥＥが与えられる。トランジスタ１０９のドレイン端子には、配線１０４
を介して電位ＶＤＤが与えられる。
容量素子１１０は、トランジスタ１０９のゲート電圧を保持する機能を有する。ただし、
トランジスタ１０９のゲートが有する寄生容量が大きい場合など、容量素子１１０を設け
ずともそのゲート電圧を保持できる場合は、必ずしも容量素子１１０を設ける必要はない
。
次いで、トランジスタ１０２、トランジスタ１０３、及びトランジスタ１０９がノーマリ
オンである場合における、半導体装置１００の動作について、詳しく説明する。
ＶＳＳ−ＶＥＥ＞Ｖｔｈである場合、トランジスタ１０２及びトランジスタ１０３のゲー
トに電位ＶＤＤが与えられると、トランジスタ１０２及びトランジスタ１０３はオンにな
る。一方、トランジスタ１０２及びトランジスタ１０３のゲートに電位ＶＤＤが与えられ
ているとき、トランジスタ１０９のゲートには電位ＶＳＳが与えられる。よって、トラン
ジスタ１０９は、そのゲート電圧ＶｇｓがＶｇｓ＝ＶＳＳ−ＶＥＥ＞Ｖｔｈとなるため、
本来ならばオフであるべきところ、オンとなる。そのため、トランジスタ１０９及びトラ
ンジスタ１０３を介して配線１０６と配線１０４の間に電流が流れ、配線１０４の電位は
下降し、配線１０５の電位は上昇する。
しかし、本発明の一態様では、配線１０６の電位が電位ＶＥＥから電位ＶＥＥ＋Ｖａまで
上昇することで、トランジスタ１０９のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈに達するまで
低くなり、最終的にトランジスタ１０９はオフに近い状態となる。具体的には、電位ＶＳ
Ｓ＝電位ＶＥＥ＋Ｖα＋Ｖｔｈとなると、トランジスタ１０９はオフになる。従って、ト
ランジスタ１０９がノーマリオンであっても、当該トランジスタ１０９をオフにすべきと
きに、オフに近い状態にすることができる。
一方、ＶＳＳ−ＶＥＥ≦Ｖｔｈである場合、トランジスタ１０９のゲートに電位ＶＳＳが
与えられると、ゲート電圧Ｖｇｓ＝ＶＳＳ−ＶＥＥ≦Ｖｔｈとなる。よって、この場合、
トランジスタ１０９は、ノーマリオンであってもオフにすることができる。
この様に、本発明の一態様に係る半導体装置１００では、出力側に位置するトランジスタ
１０３のソース端子に電位を与える配線１０６と、トランジスタ１０３以外のトランジス
タ（例えばトランジスタ１０２）のソース端子に電位を供給する配線１０５とを、異なら
せる構成とすることで、トランジスタ１０９のドレイン電流が大きいと、トランジスタ１
０９のゲート電圧が閾値電圧に近づくように、負帰還をかけることができる。従って、ト
ランジスタ１０９がノーマリオンであっても、トランジスタ１０９をオフにすることがで
きる。よって、各配線が有する抵抗により、配線１０４の電位が下降、配線１０５の電位
が上昇しても、半導体装置１００の消費電力を小さく抑えることができる。また、半導体
装置１００から出力される電位Ｖｏｕｔの振幅が小さくなるのを防ぐことができる。
なお、図１（Ｂ）では、トランジスタ１０２、トランジスタ１０３、及びトランジスタ１
０９が、共にｎチャネル型である場合を例示しているが、トランジスタ１０２、トランジ
スタ１０３、及びトランジスタ１０９は、共にｐチャネル型であっても良い。ただし、こ
の場合、トランジスタ１０２のソース端子に接続された配線１０５と、トランジスタ１０
３のソース端子に接続された配線１０６とには、配線１０４よりも高い電位が与えられる
構成とする。
次いで、本発明の一態様に係る半導体装置の一つである、パルス発生回路について説明す
る。図２に、本発明の一態様に係るパルス発生回路の一例を示す。
図２に示すパルス発生回路２００は、回路２０１と、トランジスタ２０２乃至トランジス
タ２０４とを有する。回路２０１は、図１（Ａ）にて示した回路１０１に相当する。トラ
ンジスタ２０２及びトランジスタ２０３は、図１（Ａ）にて示したトランジスタ１０２に
相当する。トランジスタ２０４は、図１（Ａ）にて示したトランジスタ１０３に相当する
。また、パルス発生回路２００は、配線２０５乃至配線２１２から各種電位が与えられ、
配線２１３及び配線２１４に電位を出力する構成を、有している。
上記パルス発生回路２００を複数段接続させることで、シフトレジスタを構成することが
できる。
トランジスタ２０２及びトランジスタ２０３がｎチャネル型である場合、具体的に、配線
２０５には電位ＶＤＤが与えられ、配線２０６には電位ＶＳＳが与えられ、配線２０７に
は電位ＶＥＥが与えられる。また、配線２０８には電位ＬＩＮが与えられ、配線２０９に
は電位ＲＩＮが与えられる。電位ＬＩＮ及び電位ＲＩＮは、図１（Ａ）に示す半導体装置
１００における電位Ｖｉｎに相当する。
また、配線２１０乃至配線２１２には、クロック信号ＣＬ１乃至クロック信号ＣＬ４のう
ち、いずれか３つのクロック信号の電位が、それぞれが与えられる。図２では、配線２１
０にクロック信号ＣＬ１の電位が、配線２１１にクロック信号ＣＬ２の電位が、配線２１
２にクロック信号ＣＬ３の電位が、それぞれ与えられている場合を例示している。
トランジスタ２０２は、そのゲートがトランジスタ２０３及びトランジスタ２０４のゲー
トに接続され、そのソース端子が配線２０６に接続され、そのドレイン端子が回路２０１
に接続されている。トランジスタ２０３は、そのソース端子が配線２０６に接続され、そ
のドレイン端子が回路２０１に接続されている。トランジスタ２０４は、そのソース端子
が配線２０７に接続され、そのドレイン端子が回路２０１及び配線２１３に接続されてい
る。
また、回路２０１は、トランジスタ２１５乃至トランジスタ２２３と、容量素子２２４及
び容量素子２２５とを有している。具体的に、トランジスタ２１５は、そのゲートが配線
２０８に接続され、そのソース端子がトランジスタ２０２のドレイン端子に接続され、そ
のドレイン端子が配線２０５に接続されている。トランジスタ２１６は、そのゲートが配
線２１１に接続され、そのソース端子がトランジスタ２１８のドレイン端子に接続され、
そのドレイン端子が配線２０５に接続されている。トランジスタ２１７は、そのゲートが
配線２０９に接続され、そのソース端子がトランジスタ２０２、トランジスタ２０３、及
びトランジスタ２０４のゲートに接続され、そのドレイン端子が配線２０５に接続されて
いる。トランジスタ２１８は、そのゲートが配線２１２に接続され、そのソース端子がト
ランジスタ２０２、トランジスタ２０３、及びトランジスタ２０４のゲートに接続されて
いる。トランジスタ２１９は、そのゲートが配線２０８に接続され、そのソース端子が配
線２０６に接続され、そのドレイン端子がトランジスタ２０２、トランジスタ２０３、及
びトランジスタ２０４のゲートに接続されている。トランジスタ２２０は、そのゲートが
配線２０５に接続され、そのソース端子及びドレイン端子の一方がトランジスタ２１５の
ソース端子及びトランジスタ２０２のドレイン端子に接続され、その他方がトランジスタ
２２１のゲートに接続されている。トランジスタ２２１は、そのソース端子が配線２１４
に接続され、そのドレイン端子が配線２１０に接続されている。トランジスタ２２２は、
そのゲートが配線２０５に接続され、そのソース端子及びドレイン端子の一方がトランジ
スタ２１５のソース端子及びトランジスタ２０２のドレイン端子に接続され、その他方が
トランジスタ２２３のゲートに接続されている。トランジスタ２２３は、そのソース端子
が配線２１３に接続され、そのドレイン端子が配線２１０に接続されている。容量素子２
２４は、その一方の電極がトランジスタ２２１のゲートに接続され、その他方の電極が配
線２１４に接続されている。容量素子２２５は、その一方の電極がトランジスタ２２３の
ゲートに接続され、その他方の電極が配線２１３に接続されている。
図２に示したパルス発生回路２００の動作について、図３に示したタイミングチャートを
用いて説明する。
図３に示すように、期間ｔ１において、配線２１０に与えられるクロック信号ＣＬ１の電
位はローレベル、配線２１１に与えられるクロック信号ＣＬ２の電位はハイレベル、配線
２１２に与えられるクロック信号ＣＬ３の電位はハイレベル、配線２０８に与えられる電
位ＬＩＮはローレベル、配線２０９に与えられる電位ＲＩＮはローレベルとなる。
よって、期間ｔ１において、パルス発生回路２００では、トランジスタ２０２乃至トラン
ジスタ２０４、トランジスタ２１６、トランジスタ２１８、トランジスタ２２０、トラン
ジスタ２２２がオンとなる。また、トランジスタ２１５、トランジスタ２１７、トランジ
スタ２１９、トランジスタ２２１、トランジスタ２２３がオフとなる。したがって、配線
２０７の電位が、電位ＧＯＵＴとして配線２１３から出力される。また、配線２０６の電
位が、電位ＳＲＯＵＴとして配線２１４から出力される。
次いで、図３に示すように、期間ｔ２において、配線２１０に与えられるクロック信号Ｃ
Ｌ１の電位はローレベル、配線２１１に与えられるクロック信号ＣＬ２の電位はローレベ
ル、配線２１２に与えられるクロック信号ＣＬ３の電位はハイレベル、配線２０８に与え
られる電位ＬＩＮはハイレベル、配線２０９に与えられる電位ＲＩＮはローレベルとなる
。
よって、期間ｔ２において、パルス発生回路２００では、トランジスタ２１５、トランジ
スタ２１８乃至トランジスタ２２３がオンとなる。また、トランジスタ２０２乃至トラン
ジスタ２０４、トランジスタ２１６及びトランジスタ２１７がオフとなる。したがって、
配線２１０の電位が、電位ＧＯＵＴとして配線２１３から出力され、電位ＳＲＯＵＴとし
て配線２１４から出力される。
次いで、図３に示すように、期間ｔ３において、配線２１０に与えられるクロック信号Ｃ
Ｌ１の電位はハイレベル、配線２１１に与えられるクロック信号ＣＬ２の電位はローレベ
ル、配線２１２に与えられるクロック信号ＣＬ３の電位はローレベル、配線２０８に与え
られる電位ＬＩＮはハイレベル、配線２０９に与えられる電位ＲＩＮはローレベルとなる
。
よって、期間ｔ３において、パルス発生回路２００では、トランジスタ２１５、トランジ
スタ２１９、トランジスタ２２１、トランジスタ２２３がオンとなる。また、トランジス
タ２０２乃至トランジスタ２０４、トランジスタ２１６乃至トランジスタ２１８、トラン
ジスタ２２０、トランジスタ２２２がオフとなる。したがって、配線２１０の電位が、電
位ＧＯＵＴとして配線２１３から出力され、電位ＳＲＯＵＴとして配線２１４から出力さ
れる。
次いで、図３に示すように、期間ｔ４において、配線２１０に与えられるクロック信号Ｃ
Ｌ１の電位はハイレベル、配線２１１に与えられるクロック信号ＣＬ２の電位はハイレベ
ル、配線２１２に与えられるクロック信号ＣＬ３の電位はローレベル、配線２０８に与え
られる電位ＬＩＮはローレベル、配線２０９に与えられる電位ＲＩＮはローレベルとなる
。
よって、期間ｔ４において、パルス発生回路２００では、トランジスタ２１６、トランジ
スタ２２１、トランジスタ２２３がオンとなる。また、トランジスタ２０２乃至トランジ
スタ２０４、トランジスタ２１５、トランジスタ２１７乃至トランジスタ２２０、トラン
ジスタ２２２がオフとなる。したがって、配線２１０の電位が、電位ＧＯＵＴとして配線
２１３から出力され、電位ＳＲＯＵＴとして配線２１４から出力される。
次いで、図３に示すように、期間ｔ５において、配線２１０に与えられるクロック信号Ｃ
Ｌ１の電位はローレベル、配線２１１に与えられるクロック信号ＣＬ２の電位はハイレベ
ル、配線２１２に与えられるクロック信号ＣＬ３の電位はハイレベル、配線２０８に与え
られる電位ＬＩＮはローレベル、配線２０９に与えられる電位ＲＩＮはハイレベルとなる
。
よって、期間ｔ５において、パルス発生回路２００では、トランジスタ２０２乃至トラン
ジスタ２０４、トランジスタ２１６乃至トランジスタ２１８、トランジスタ２２０、トラ
ンジスタ２２２がオンとなる。また、トランジスタ２１５、トランジスタ２１９、トラン
ジスタ２２１、トランジスタ２２３がオフとなる。したがって、配線２０７の電位が、電
位ＧＯＵＴとして配線２１３から出力される。また、配線２０６の電位が、電位ＳＲＯＵ
Ｔとして配線２１４から出力される。
なお、上記動作において、トランジスタ２０４がオフになるのは、期間ｔ２乃至期間ｔ４
である。特に期間ｔ３及び期間ｔ４では、配線２１０に与えられるクロック信号ＣＬ１の
電位がハイレベルであるため、トランジスタ２０４がオンであると、トランジスタ２０４
及びトランジスタ２２３を介して、配線２１０と配線２０７の間に電流が流れる。しかし
、本発明の一態様では、トランジスタ２０４のゲートとソース端子とが、電気的に分離し
ている。具体的には、トランジスタ２０４をオフとするとき、トランジスタ２０４のゲー
トには配線２０６の電位を与え、トランジスタ２０４のソース端子には、配線２０７の電
位を与えることができる。よって、配線２１０と配線２０７の間に電流が流れても、その
電流によって配線２０７の電位が上昇し、トランジスタ２０４のゲート電圧Ｖｇｓが閾値
電圧Ｖｔｈに近づくため、最終的にトランジスタ２０４をオフにすることができる。
図４に、上記パルス発生回路２００を複数段接続させることで構成されるシフトレジスタ
を、一例として示す。
図４に示すシフトレジスタは、パルス発生回路２００＿１乃至パルス発生回路２００＿ｙ
を有する。パルス発生回路２００＿１乃至パルス発生回路２００＿ｙは、それぞれ、図２
に示したパルス発生回路２００と同じ構成を有する。ただし、図２に示した配線２１０乃
至配線２１２には、クロック信号ＣＬ１乃至ＣＬ４のうち、いずれか３つのクロック信号
の電位が、それぞれが与えられる。
具体的に、パルス発生回路２００＿４ｍ＋１では、配線２１０にクロック信号ＣＬ１、配
線２１１にクロック信号ＣＬ２、配線２１２にクロック信号ＣＬ３が与えられる。パルス
発生回路２００＿４ｍ＋２では、配線２１０にクロック信号ＣＬ２、配線２１１にクロッ
ク信号ＣＬ３、配線２１２にクロック信号ＣＬ４が与えられる。パルス発生回路２００＿
４ｍ＋３では、配線２１０にクロック信号ＣＬ３、配線２１１にクロック信号ＣＬ４、配
線２１２にクロック信号ＣＬ１が与えられる。パルス発生回路２００＿４ｍ＋４では、配
線２１０にクロック信号ＣＬ４、配線２１１にクロック信号ＣＬ１、配線２１２にクロッ
ク信号ＣＬ２が与えられる。ただし、ｍは、パルス発生回路２００の総数がｙであること
を満たす、任意の整数とする。
また、図４に示したシフトレジスタにおいて、パルス発生回路２００＿ｊ（ｊは、ｙ以下
の自然数）が有する配線２０８乃至配線２１４の位置を、図６に模式的に示す。図４と図
６から分かるように、パルス発生回路２００＿ｊの配線２０８には、前段のパルス発生回
路２００＿ｊ−１の配線２１４から出力された電位ＳＲＯＵＴｊ−１が、電位ＬＩＮとし
て与えられる。ただし、１段目のパルス発生回路２００＿１の配線２０８には、スタート
パルス信号ＳＰの電位が与えられる構成とする。
また、パルス発生回路２００＿ｊの配線２０９には、２つ後段のパルス発生回路２００＿
ｊ＋２の配線２１４から出力された電位ＳＲＯＵＴｊ＋２が、電位ＲＩＮとして与えられ
る。ただし、ｙ−１段目のパルス発生回路２００＿ｙ−１の配線２０８には、電位ＲＩＮ
＿ｙ−１が与えられ、ｙ段目のパルス発生回路２００＿ｙの配線２０８には、電位ＲＩＮ
＿ｙが与えられる構成とする。電位ＲＩＮ＿ｙ−１は、パルス発生回路２００＿ｙ＋１が
存在すると仮定したときに、当該パルス発生回路２００＿ｙ＋１から出力されるであろう
電位ＳＲＯＵＴｙ＋１を想定している。また、電位ＲＩＮ＿ｙは、パルス発生回路２００
＿ｙ＋２が存在すると仮定したときに、当該パルス発生回路２００＿ｙ＋２から出力され
るであろう電位ＳＲＯＵＴｙ＋２を想定している。
パルス発生回路２００＿ｊの配線２１３からは、電位ＧＯＵＴｊが出力される。
図５に、クロック信号ＣＬ１乃至クロック信号ＣＬ４の電位と、スタートパルス信号ＳＰ
の電位と、電位ＧＯＵＴ１乃至電位ＧＯＵＴ３のタイミングチャートを示す。クロック信
号ＣＬ１乃至クロック信号ＣＬ４は、電位の立ち上がりのタイミングが４分の１周期ずつ
後ろにシフトした波形を有している。図４に示したシフトレジスタは、上記信号に従って
動作する。そして、パルス幅が上記クロック信号の２分の１周期分であり、なおかつ、上
記クロック信号の４分の１周期分ずつパルスが後ろにシフトした波形を有する、電位ＧＯ
ＵＴ１乃至電位ＧＯＵＴｙを出力する。
例えば、図４に示したシフトレジスタを用いて、半導体表示装置のバスラインと呼ばれる
配線、例えば走査線や信号線などに、電位ＧＯＵＴ１乃至電位ＧＯＵＴｙを供給する場合
、パルス発生回路２００＿１乃至パルス発生回路２００＿ｙがそれぞれ有する出力側のト
ランジスタ２０４には、大きな電流供給能力が求められる。よって、トランジスタ２０４
のチャネル幅Ｗは、トランジスタ２０４以外のトランジスタのチャネル幅Ｗよりも、大き
い値に設計されることが多い。そのため、トランジスタ２０４がノーマリオンであると、
シフトレジスタの消費電力が増大する、或いは、出力される電位ＧＯＵＴ１乃至電位ＧＯ
ＵＴｙの振幅が小さくなる、といった現象が、顕著に起こりやすい。しかし、本発明の一
態様では、パルス発生回路２００＿１乃至パルス発生回路２００＿ｙがそれぞれ有する出
力側のトランジスタ２０４がノーマリオンであっても、当該トランジスタ２０４をオフに
すべきときに、オフにすることができる。
よって、上記シフトレジスタを用いた、本発明の一態様に係るシフトレジスタは、消費電
力が小さく抑えられ、出力される電位ＧＯＵＴ１乃至電位ＧＯＵＴｙの振幅が小さくなる
のを防ぐことができる。さらに、上記シフトレジスタを用いた本発明の一態様に係る半導
体表示装置は、消費電力を低く抑えられ、バスラインに与えられる信号の振幅が小さいこ
とに起因する表示不良の発生を、防ぐことができる。
比較例として、図２に示したパルス発生回路２００において、配線２０６と配線２０７と
が電気的に接続されている場合について考察する。図７（Ａ）に、比較例のパルス発生回
路が有するトランジスタ２０４、トランジスタ２２２、トランジスタ２２３、容量素子２
２５、配線２０５、配線２０７、配線２１０の接続関係を示す。比較例のパルス発生回路
では、配線２０７が配線２０６（図示せず）に接続されており、なおかつ電位ＶＳＳが与
えられているものとする。
また、図７（Ａ）では、配線２０７が有する配線抵抗を、抵抗２３０として図示している
。また、配線２１０が有する配線抵抗を、抵抗２３１として図示している。
なお、アモルファスシリコンや酸化物半導体を用いたトランジスタは、前述したようにノ
ーマリオンになることがある。例えば、トランジスタのチャネル長Ｌが６μｍ、チャネル
幅Ｗが１０μｍであった場合に、ゲート電圧Ｖｇｓが０Ｖのときに流れる電流が０．５μ
Ａであったとする。トランジスタの電流供給能力を高めるために、そのチャネル幅Ｗを１
０００μｍ程度にすることは珍しくないが、上記電流電圧特性を有するトランジスタのチ
ャネル幅を１０μｍから１０００μｍに広げたとすると、ゲート電圧Ｖｇｓが０Ｖのとき
に流れる電流は、１００倍の０．０５ｍＡとなる。
各パルス発生回路で０．０５ｍＡの電流が無駄に消費されると仮定すると、シフトレジス
タが有するパルス発生回路の段数を９６０段とした場合、シフトレジスタ全体では約５０
ｍＡの電流が流れることになる。
そして、抵抗２３０が１００Ω、抵抗２３１が１００Ωであると仮定する。また、トラン
ジスタ２０４はノーマリオンであり、上述したようにゲート電圧Ｖｇｓが０Ｖのときに０
．０５ｍＡの電流を流すと仮定する。トランジスタ２２３のドレイン端子と配線２１０の
接続箇所をノードＡとし、トランジスタ２０４のソース端子と配線２０７の接続箇所をノ
ードＢとすると、トランジスタ２０４に電流が流れることにより、ノードＡの電位は下降
し、ノードＢの電位は上昇する。配線２０７における電位の上昇量は、トランジスタ２０
４に流れる電流と抵抗２３０の抵抗値とシフトレジスタの段数との積に相当する。また、
配線２１０における電位の下降量は、トランジスタ２０４に流れる電流と抵抗２３１の抵
抗値とシフトレジスタの段数との積に相当する。よって、電位の下降量と電位の上昇量は
、それぞれ最大５Ｖとなる。
図７（Ｂ）に、配線２１３から出力される電位ＧＯＵＴの、理想的な波形を実線２３２で
示す。理想的な電位ＧＯＵＴは、そのパルスの電位差が電位ＶＳＳと電位ＶＤＤの差に相
当する。また、図７（Ｂ）に、配線２０７の電位が上昇し、配線２１０における電位が下
降した場合における、配線２１３から出力される電位ＧＯＵＴの波形を、実線２３３で示
す。実線２３３で示す電位ＧＯＵＴは、そのパルスの電位差が電位ＶＳＳ＋ΔＶ１と電位
ＶＤＤ−ΔＶ２の差に相当する。ΔＶ１とΔＶ２は、上記例だと５Ｖ程度となるので、本
来の振幅より大幅に縮小してしまうことが分かる。
しかし、本発明の一態様では、出力側のトランジスタ２０４がノーマリオンであったとし
ても、トランジスタ２０４をオフにすることができる。よって、出力される電位ＧＯＵＴ
の振幅が小さくなるのを防ぐことを防ぎ、消費電力を小さく抑えることができる。
（実施の形態２）
本発明の一態様に係る、パルス発生回路の構成例について説明する。
図８（Ａ）に示すパルス発生回路３００は、回路３０１と、トランジスタ３０２乃至トラ
ンジスタ３０４とを有する。回路３０１は、図１（Ａ）にて示した回路１０１に相当する
。トランジスタ３０２及びトランジスタ３０３は、図１（Ａ）にて示したトランジスタ１
０２に相当する。トランジスタ３０４は、図１（Ａ）にて示したトランジスタ１０３に相
当する。
上記パルス発生回路３００を複数段接続させることで、シフトレジスタを構成することが
できる。
トランジスタ３０２は、そのゲートがトランジスタ３０３及びトランジスタ３０４のゲー
トに接続され、そのソース端子が配線３０６に接続され、そのドレイン端子が回路３０１
に接続されている。トランジスタ３０３は、そのソース端子が配線３０６に接続され、そ
のドレイン端子が回路３０１及び配線３１４に接続されている。トランジスタ３０４は、
そのソース端子が配線３０７に接続され、そのドレイン端子が回路３０１及び配線３１３
に接続されている。
また、回路３０１は、トランジスタ３１５乃至トランジスタ３２０を有している。具体的
に、トランジスタ３１５は、そのゲートが配線３０８に接続され、そのソース端子がトラ
ンジスタ３０２のドレイン端子に接続され、そのドレイン端子が配線３０５に接続されて
いる。トランジスタ３１６は、そのゲートが配線３０９に接続され、そのソース端子がト
ランジスタ３０２、トランジスタ３０３、及びトランジスタ３０４のゲートに接続され、
そのドレイン端子が配線３０５に接続されている。トランジスタ３１７は、そのゲートが
配線３１０に接続され、そのソース端子がトランジスタ３０２、トランジスタ３０３、及
びトランジスタ３０４のゲートに接続され、そのドレイン端子が配線３０５に接続されて
いる。トランジスタ３１８は、そのゲートが配線３０８に接続され、そのソース端子が配
線３０６に接続され、そのドレイン端子がトランジスタ３０２、トランジスタ３０３、及
びトランジスタ３０４のゲートに接続されている。トランジスタ３１９は、そのゲートが
トランジスタ３１５のソース端子及びトランジスタ３０２のドレイン端子に接続され、そ
のソース端子が配線３１４に接続され、そのドレイン端子が配線３１１に接続されている
。トランジスタ３２０は、そのゲートがトランジスタ３１５のソース端子及びトランジス
タ３０２のドレイン端子に接続され、そのソース端子が配線３１３に接続され、そのドレ
イン端子が配線３１２に接続されている。
トランジスタ３０２乃至トランジスタ３０４がｎチャネル型である場合、具体的に、配線
３０５には電位ＶＤＤが与えられ、配線３０６には電位ＶＳＳが与えられ、配線３０７に
は電位ＶＥＥが与えられる。また、配線３０８乃至配線３１２には、図１（Ａ）に示す半
導体装置１００における電位Ｖｉｎの他に、クロック信号などの各種の信号の電位が与え
られる。そして、配線３１３から電位ＧＯＵＴが、配線３１４から電位ＳＲＯＵＴが出力
される。
図８（Ａ）に示すパルス発生回路３００は、上記構成により、出力側のトランジスタ３０
４のゲートと、ソース端子とを電気的に分離することができる。よって、トランジスタ３
０４がノーマリオンであったとし、それにより、当該トランジスタ３０４のソース端子に
電位を供給するための配線３０７の電位が上昇したとしても、トランジスタ３０４をオフ
にすべきときに、オフにすることができる。
図８（Ｂ）に示すパルス発生回路３３０は、回路３３１と、トランジスタ３３２乃至トラ
ンジスタ３３４とを有する。回路３３１は、図１（Ａ）にて示した回路１０１に相当する
。トランジスタ３３２及びトランジスタ３３３は、図１（Ａ）にて示したトランジスタ１
０２に相当する。トランジスタ３３４は、図１（Ａ）にて示したトランジスタ１０３に相
当する。
上記パルス発生回路３３０を複数段接続させることで、シフトレジスタを構成することが
できる。
トランジスタ３３２は、そのゲートがトランジスタ３３３及びトランジスタ３３４のゲー
トに接続され、そのソース端子が配線３３６に接続され、そのドレイン端子が回路３３１
に接続されている。トランジスタ３３３は、そのソース端子が配線３３６に接続され、そ
のドレイン端子が回路３３１及び配線３４５に接続されている。トランジスタ３３４は、
そのソース端子が配線３３７に接続され、そのドレイン端子が回路３３１及び配線３４４
に接続されている。
また、回路３３１は、トランジスタ３４６乃至トランジスタ３５２を有している。具体的
に、トランジスタ３４６は、そのゲートが配線３３８に接続され、そのソース端子がトラ
ンジスタ３３２のドレイン端子に接続され、そのドレイン端子が配線３３５に接続されて
いる。トランジスタ３４７は、そのゲートが配線３３９に接続され、そのソース端子がト
ランジスタ３３２、トランジスタ３３３、及びトランジスタ３３４のゲートに接続され、
そのドレイン端子が配線３３５に接続されている。トランジスタ３４８は、そのゲートが
配線３４０に接続され、そのソース端子がトランジスタ３３２、トランジスタ３３３、及
びトランジスタ３３４のゲートに接続され、そのドレイン端子が配線３３５に接続されて
いる。トランジスタ３４９は、そのゲートが配線３３８に接続され、そのソース端子が配
線３３６に接続され、そのドレイン端子がトランジスタ３３２、トランジスタ３３３、及
びトランジスタ３３４のゲートに接続されている。トランジスタ３５０は、そのゲートが
配線３４１に接続され、そのソース端子がトランジスタ３３２、トランジスタ３３３、及
びトランジスタ３３４のゲートに接続され、そのドレイン端子が配線３３５に接続されて
いる。トランジスタ３５１は、そのゲートがトランジスタ３４６のソース端子及びトラン
ジスタ３３２のドレイン端子に接続され、そのソース端子が配線３４５に接続され、その
ドレイン端子が配線３４２に接続されている。トランジスタ３５２は、そのゲートがトラ
ンジスタ３４６のソース端子及びトランジスタ３３２のドレイン端子に接続され、そのソ
ース端子が配線３４４に接続され、そのドレイン端子が配線３４３に接続されている。
トランジスタ３３２乃至トランジスタ３３４がｎチャネル型である場合、具体的に、配線
３３５には電位ＶＤＤが与えられ、配線３３６には電位ＶＳＳが与えられ、配線３３７に
は電位ＶＥＥが与えられる。また、配線３３８乃至配線３４３には、図１（Ａ）に示す半
導体装置１００における電位Ｖｉｎの他に、クロック信号などの各種の信号の電位が与え
られる。そして、配線３４４から電位ＧＯＵＴが、配線３４５から電位ＳＲＯＵＴが出力
される。
図８（Ｂ）に示すパルス発生回路３３０は、上記構成により、出力側のトランジスタ３３
４のゲートと、ソース端子とを電気的に分離することができる。よって、トランジスタ３
３４がノーマリオンであったとし、それにより、当該トランジスタ３３４のソース端子に
電位を供給するための配線３３７の電位が上昇したとしても、トランジスタ３３４をオフ
にすべきときに、オフにすることができる。
図９（Ａ）に示すパルス発生回路３６０は、回路３６１と、トランジスタ３６２乃至トラ
ンジスタ３６４とを有する。回路３６１は、図１（Ａ）にて示した回路１０１に相当する
。トランジスタ３６２及びトランジスタ３６３は、図１（Ａ）にて示したトランジスタ１
０２に相当する。トランジスタ３６４は、図１（Ａ）にて示したトランジスタ１０３に相
当する。
上記パルス発生回路３６０を複数段接続させることで、シフトレジスタを構成することが
できる。
トランジスタ３６２は、そのゲートがトランジスタ３６３及びトランジスタ３６４のゲー
トに接続され、そのソース端子が配線３６６に接続され、そのドレイン端子が回路３６１
に接続されている。トランジスタ３６３は、そのソース端子が配線３６６に接続され、そ
のドレイン端子が回路３６１及び配線３７５に接続されている。トランジスタ３６４は、
そのソース端子が配線３６７に接続され、そのドレイン端子が回路３６１及び配線３７４
に接続されている。
また、回路３６１は、トランジスタ３７６乃至トランジスタ３８２を有している。具体的
に、トランジスタ３７６は、そのゲートが配線３６８に接続され、そのソース端子がトラ
ンジスタ３６２のドレイン端子に接続され、そのドレイン端子が配線３６５に接続されて
いる。トランジスタ３７７は、そのゲートが配線３６５に接続され、そのソース端子及び
ドレイン端子の一方がトランジスタ３７６のソース端子及びトランジスタ３６２のドレイ
ン端子に接続され、その他方がトランジスタ３８１及びトランジスタ３８２のゲートに接
続されている。トランジスタ３７８は、そのゲートが配線３６９に接続され、そのソース
端子がトランジスタ３６２、トランジスタ３６３、及びトランジスタ３６４のゲートに接
続され、そのドレイン端子が配線３６５に接続されている。トランジスタ３７９は、その
ゲートが配線３６８に接続され、そのソース端子が配線３６６に接続され、そのドレイン
端子がトランジスタ３６２、トランジスタ３６３、及びトランジスタ３６４のゲートに接
続されている。トランジスタ３８０は、そのゲートが配線３７０に接続され、そのソース
端子がトランジスタ３６２、トランジスタ３６３、及びトランジスタ３６４のゲートに接
続され、そのドレイン端子が配線３６５に接続されている。トランジスタ３８１は、その
ソース端子が配線３７５に接続され、そのドレイン端子が配線３７１に接続されている。
トランジスタ３８２は、そのソース端子が配線３７４に接続され、そのドレイン端子が配
線３７２に接続されている。
トランジスタ３６２乃至トランジスタ３６４がｎチャネル型である場合、具体的に、配線
３６５には電位ＶＤＤが与えられ、配線３６６には電位ＶＳＳが与えられ、配線３６７に
は電位ＶＥＥが与えられる。また、配線３６８乃至配線３７２には、図１（Ａ）に示す半
導体装置１００における電位Ｖｉｎの他に、クロック信号などの各種の信号の電位が与え
られる。そして、配線３７４から電位ＧＯＵＴが、配線３７５から電位ＳＲＯＵＴが出力
される。
図９（Ａ）に示すパルス発生回路３６０は、上記構成により、出力側のトランジスタ３６
４のゲートと、ソース端子とを電気的に分離することができる。よって、トランジスタ３
６４がノーマリオンであったとし、それにより、当該トランジスタ３６４のソース端子に
電位を供給するための配線３６７の電位が上昇したとしても、トランジスタ３６４をオフ
にすべきときに、オフにすることができる。
図９（Ｂ）に示すパルス発生回路４００は、回路４０１と、トランジスタ４０２乃至トラ
ンジスタ４０４とを有する。回路４０１は、図１（Ａ）にて示した回路１０１に相当する
。トランジスタ４０２及びトランジスタ４０３は、図１（Ａ）にて示したトランジスタ１
０２に相当する。トランジスタ４０４は、図１（Ａ）にて示したトランジスタ１０３に相
当する。
上記パルス発生回路４００を複数段接続させることで、シフトレジスタを構成することが
できる。
トランジスタ４０２は、そのゲートがトランジスタ４０３及びトランジスタ４０４のゲー
トに接続され、そのソース端子が配線４０６に接続され、そのドレイン端子が回路４０１
に接続されている。トランジスタ４０３は、そのソース端子が配線４０６に接続され、そ
のドレイン端子が回路４０１及び配線４１５に接続されている。トランジスタ４０４は、
そのソース端子が配線４０７に接続され、そのドレイン端子が回路４０１及び配線４１４
に接続されている。
また、回路４０１は、トランジスタ４１６乃至トランジスタ４２３を有している。具体的
に、トランジスタ４１６は、そのゲートが配線４０８に接続され、そのソース端子がトラ
ンジスタ４０２のドレイン端子に接続され、そのドレイン端子が配線４０５に接続されて
いる。トランジスタ４１７は、そのゲートが配線４０５に接続され、そのソース端子及び
ドレイン端子の一方がトランジスタ４１６のソース端子及びトランジスタ４０２のドレイ
ン端子に接続され、その他方がトランジスタ４２１のゲートに接続されている。トランジ
スタ４１８は、そのゲートが配線４０９に接続され、そのソース端子がトランジスタ４０
２、トランジスタ４０３、及びトランジスタ４０４のゲートに接続され、そのドレイン端
子が配線４０５に接続されている。トランジスタ４１９は、そのゲートが配線４０８に接
続され、そのソース端子が配線４０６に接続され、そのドレイン端子がトランジスタ４０
２、トランジスタ４０３、及びトランジスタ４０４のゲートに接続されている。トランジ
スタ４２０は、そのゲートが配線４１０に接続され、そのソース端子がトランジスタ４０
２、トランジスタ４０３、及びトランジスタ４０４のゲートに接続され、そのドレイン端
子が配線４０５に接続されている。トランジスタ４２１は、そのソース端子が配線４１５
に接続され、そのドレイン端子が配線４１１に接続されている。トランジスタ４２２は、
そのゲートが配線４０５に接続され、そのソース端子及びドレイン端子の一方がトランジ
スタ４２１のゲートに接続され、その他方がトランジスタ４２３のゲートに接続されてい
る。トランジスタ４２３は、そのソース端子が配線４１４に接続され、そのドレイン端子
が配線４１２に接続されている。
トランジスタ４０２乃至トランジスタ４０４がｎチャネル型である場合、具体的に、配線
４０５には電位ＶＤＤが与えられ、配線４０６には電位ＶＳＳが与えられ、配線４０７に
は電位ＶＥＥが与えられる。また、配線４０８乃至配線４１２には、図１（Ａ）に示す半
導体装置１００における電位Ｖｉｎの他に、クロック信号などの各種の信号の電位が与え
られる。そして、配線４１４から電位ＧＯＵＴが、配線４１５から電位ＳＲＯＵＴが出力
される。
図９（Ｂ）に示すパルス発生回路４００は、上記構成により、出力側のトランジスタ４０
４のゲートと、ソース端子とを電気的に分離することができる。よって、トランジスタ４
０４がノーマリオンであったとし、それにより、当該トランジスタ４０４のソース端子に
電位を供給するための配線４０７の電位が上昇したとしても、トランジスタ４０４をオフ
にすべきときに、オフにすることができる。
図１０に示すパルス発生回路４３０は、回路４３１と、トランジスタ４３２乃至トランジ
スタ４３４とを有する。回路４３１は、図１（Ａ）にて示した回路１０１に相当する。ト
ランジスタ４３２及びトランジスタ４３３は、図１（Ａ）にて示したトランジスタ１０２
に相当する。トランジスタ４３４は、図１（Ａ）にて示したトランジスタ１０３に相当す
る。
上記パルス発生回路４３０を複数段接続させることで、シフトレジスタを構成することが
できる。
トランジスタ４３２は、そのゲートがトランジスタ４３３及びトランジスタ４３４のゲー
トに接続され、そのソース端子が配線４３６に接続され、そのドレイン端子が回路４３１
に接続されている。トランジスタ４３３は、そのソース端子が配線４３６に接続され、そ
のドレイン端子が回路４３１及び配線４４５に接続されている。トランジスタ４３４は、
そのソース端子が配線４３７に接続され、そのドレイン端子が回路４３１及び配線４４４
に接続されている。
また、回路４３１は、トランジスタ４４６乃至トランジスタ４５３を有している。具体的
に、トランジスタ４４６は、そのゲートが配線４３８に接続され、そのソース端子がトラ
ンジスタ４３２のドレイン端子に接続され、そのドレイン端子が配線４３５に接続されて
いる。トランジスタ４４７は、そのゲートが配線４３９に接続され、そのソース端子がト
ランジスタ４３２、トランジスタ４３３、及びトランジスタ４３４のゲートに接続され、
そのドレイン端子が配線４３５に接続されている。トランジスタ４４８は、そのゲートが
配線４４０に接続され、そのソース端子がトランジスタ４３２、トランジスタ４３３、及
びトランジスタ４３４のゲートに接続され、そのドレイン端子が配線４３５に接続されて
いる。トランジスタ４４９は、そのゲートが配線４３８に接続され、そのソース端子が配
線４３６に接続され、そのドレイン端子がトランジスタ４３２、トランジスタ４３３、及
びトランジスタ４３４のゲートに接続されている。トランジスタ４５０は、そのゲートが
配線４３５に接続され、そのソース端子及びドレイン端子の一方がトランジスタ４４６の
ソース端子及びトランジスタ４３２のドレイン端子に接続され、その他方がトランジスタ
４５１のゲートに接続されている。トランジスタ４５１は、そのソース端子が配線４４５
に接続され、そのドレイン端子が配線４４１に接続されている。トランジスタ４５２は、
そのゲートが配線４３５に接続され、そのソース端子及びドレイン端子の一方がトランジ
スタ４４６のソース端子及びトランジスタ４３２のドレイン端子に接続され、その他方が
トランジスタ４５３のゲートに接続されている。トランジスタ４５３は、そのソース端子
が配線４４４に接続され、そのドレイン端子が配線４４２に接続されている。
トランジスタ４３２乃至トランジスタ４３４がｎチャネル型である場合、具体的に、配線
４３５には電位ＶＤＤが与えられ、配線４３６には電位ＶＳＳが与えられ、配線４３７に
は電位ＶＥＥが与えられる。また、配線４３８乃至配線４４２には、図１（Ａ）に示す半
導体装置１００における電位Ｖｉｎの他に、クロック信号などの各種の信号の電位が与え
られる。そして、配線４４４から電位ＧＯＵＴが、配線４４５から電位ＳＲＯＵＴが出力
される。
図１０に示すパルス発生回路４３０は、上記構成により、出力側のトランジスタ４３４の
ゲートと、ソース端子とを電気的に分離することができる。よって、トランジスタ４３４
がノーマリオンであったとし、それにより、当該トランジスタ４３４のソース端子に電位
を供給するための配線４３７の電位が上昇したとしても、トランジスタ４３４をオフにす
べきときに、オフにすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本発明の一態様に係る半導体装置の一つである、インバータの構成例について説明する。
図１１に、本発明の一態様に係るインバータの一例を示す。図１１に示すインバータ５０
０は、回路５０１と、トランジスタ５０２及びトランジスタ５０３とを有する。回路５０
１は、図１（Ａ）にて示した回路１０１に相当する。トランジスタ５０２は、図１（Ａ）
にて示したトランジスタ１０２に相当する。トランジスタ５０３は、図１（Ａ）にて示し
たトランジスタ１０３に相当する。
トランジスタ５０２は、そのゲートが配線５０９に接続され、そのソース端子が配線５０
５に接続され、そのドレイン端子が回路５０１に接続されている。トランジスタ５０３は
、そのゲートが配線５０９に接続され、そのソース端子が配線５０６に接続され、そのド
レイン端子が回路５０１及び配線５０８に接続されている。
また、回路５０１は、トランジスタ５１０乃至トランジスタ５１２と、容量素子５１３と
を有している。具体的に、トランジスタ５１０は、そのゲートが配線５０７に接続され、
そのソース端子がトランジスタ５０２のドレイン端子に接続され、そのドレイン端子が配
線５０４に接続されている。トランジスタ５１１は、そのゲートが配線５０４に接続され
、そのソース端子及びドレイン端子の一方がトランジスタ５１０のソース端子及びトラン
ジスタ５０２のドレイン端子に接続され、その他方がトランジスタ５１２のゲートに接続
されている。トランジスタ５１２は、そのソース端子がトランジスタ５０３のドレイン端
子及び配線５０８に接続され、そのドレイン端子が配線５０４に接続されている。容量素
子５１３は、その一方の電極がトランジスタ５１２のゲートに接続され、その他方の電極
が配線５０８に接続されている。
トランジスタ５０２及びトランジスタ５０３がｎチャネル型である場合、具体的に、配線
５０４には電位ＶＤＤが与えられ、配線５０５には電位ＶＳＳが与えられ、配線５０６に
は電位ＶＥＥが与えられる。また、配線５０７にはクロック信号の電位が与えられ、配線
５０９には、図１（Ａ）に示す半導体装置１００における電位Ｖｉｎが与えられる。図１
１では、電位Ｖｉｎが、図２に示すパルス発生回路２００の配線２１４から出力される電
位ＳＲＯＵＴである場合を例示している。そして、配線５０８から、電位ＳＲＯＵＴの極
性を反転させることで得られる電位ＳＲＯＵＴｂが、出力される。
図１１に示すインバータ５００は、上記構成により、出力側のトランジスタ５０３のゲー
トと、ソース端子とを電気的に分離することができる。よって、トランジスタ５０３がノ
ーマリオンであったとし、それにより、当該トランジスタ５０３のソース端子に電位を供
給するための配線５０６の電位が上昇したとしても、トランジスタ５０３をオフにすべき
ときに、オフにすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
ＥＬ表示装置を例に挙げて、本発明の一態様に係る半導体表示装置の、画素と駆動回路の
断面構造について、図１２を用いて説明する。図１２に、画素８４０と駆動回路８４１の
断面図を一例として示す。
図１２において、画素８４０は、発光素子８３２と、発光素子８３２への電流の供給を制
御するトランジスタ８３１とを有する。画素８４０は、上記発光素子８３２及びトランジ
スタ８３１に加えて、画像信号の画素８４０への入力を制御するトランジスタや、画像信
号の電位を保持する容量素子など、各種の半導体素子を有していても良い。
また、図１２において、駆動回路８４１は、トランジスタ８３０と、トランジスタ８３０
のゲート電圧を保持するための容量素子８３３とを有する。具体的にトランジスタ８３０
は、駆動回路８４１の一部に相当するシフトレジスタが有する、出力側のトランジスタに
相当する。駆動回路８４１は、上記トランジスタ８３０及び容量素子８３３に加えて、ト
ランジスタや容量素子などの各種の半導体素子を有していても良い。
トランジスタ８３１は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜
８１６と、導電膜８１６上のゲート絶縁膜８０２と、導電膜８１６と重なる位置において
ゲート絶縁膜８０２上に位置する半導体膜８１７と、ソース端子またはドレイン端子とし
て機能し、半導体膜８１７上に位置する導電膜８１５及び導電膜８１８とを有する。導電
膜８１６は走査線としても機能する。
トランジスタ８３０は、絶縁表面を有する基板８００上に、ゲートとして機能する導電膜
８１２と、導電膜８１２上のゲート絶縁膜８０２と、導電膜８１２と重なる位置において
ゲート絶縁膜８０２上に位置する半導体膜８１３と、ソース端子またはドレイン端子とし
て機能し、半導体膜８１３上に位置する導電膜８１４及び導電膜８１９とを有する。
容量素子８３３は、絶縁表面を有する基板８００上に、導電膜８１２と、導電膜８１２上
のゲート絶縁膜８０２と、導電膜８１２と重なる位置においてゲート絶縁膜８０２上に位
置する導電膜８１９とを有する。
また、導電膜８１４、導電膜８１５、導電膜８１８、導電膜８１９上には、絶縁膜８２０
及び絶縁膜８２１が、順に積層されるように設けられている。そして、絶縁膜８２１上に
は、陽極として機能する導電膜８２２が設けられている。導電膜８２２は、絶縁膜８２０
及び絶縁膜８２１に形成されたコンタクトホール８２３を介して、導電膜８１８に接続さ
れている。
また、導電膜８２２の一部が露出するような開口部を有した絶縁膜８２４が、絶縁膜８２
１上に設けられている。導電膜８２２の一部及び絶縁膜８２４上には、ＥＬ層８２５と、
陰極として機能する導電膜８２６とが、順に積層するように設けられている。導電膜８２
２と、ＥＬ層８２５と、導電膜８２６とが重なっている領域が、発光素子８３２に相当す
る。
なお、本発明の一態様では、トランジスタ８３０及びトランジスタ８３１は、非晶質、微
結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体が半導体膜に用
いられていても良いし、酸化物半導体などのワイドギャップ半導体が半導体膜に用いられ
ていても良い。
トランジスタ８３０及びトランジスタ８３１の半導体膜に、非晶質、微結晶、多結晶又は
単結晶である、シリコン又はゲルマニウムなどの半導体が用いられる場合、一導電性を付
与する不純物元素を上記半導体膜に添加して、ソース端子またはドレイン端子として機能
する不純物領域を形成する。例えば、リンまたはヒ素を上記半導体膜に添加することで、
ｎ型の導電性を有する不純物領域を形成することができる。また、例えば、ボロンを上記
半導体膜に添加することで、ｐ型の導電性を有する不純物領域を形成することができる。
トランジスタ８３０及びトランジスタ８３１の半導体膜に、酸化物半導体が用いられる場
合、ドーパントを上記半導体膜に添加して、ソース端子またはドレイン端子として機能す
る不純物領域を形成しても良い。ドーパントの添加は、イオン注入法を用いることができ
る。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、
ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパン
トとして用いた場合、不純物領域中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×
１０２２／ｃｍ３以下であることが望ましい。
なお、シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリ
ング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理によ
り結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層
部を剥離した単結晶シリコンなどを用いることができる。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる
半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。
そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性
を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ
以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減
され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いる
ことにより、トランジスタのオフ電流を下げることができる。
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低
いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチ
ャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電
圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定
限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、ト
ランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分
かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から
流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当
該測定では、に高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に
用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定
した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数
十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化
された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性
を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端
子の電位を基準としたときのゲートの電位が０Ｖ以下であるときに、ソース端子とドレイ
ン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネ
ル型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも低い電位とした
状態において、ソース端子の電位を基準としたときのゲートの電位が０Ｖ以上であるとき
に、ソース端子とドレイン端子の間に流れる電流のことを意味する。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（
亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−
Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または
３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比
を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜すること
で、多結晶または後述するＣＡＡＣ−ＯＳが形成されやすくなる。また、Ｉｎ、Ｇａ、及
びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１０
０％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜
は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中
の金属元素の原子数比組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１
〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ま
しくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝
３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に
用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙ
とする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記タ
ーゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好
ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することによ
り、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパ
ッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気
すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭
素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含
まれる不純物の濃度を低減できる。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（
水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成し
やすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化
物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために
、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸
素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を
施す。
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させ
ることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板
の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下
程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行
えるため、ガラス基板の歪点を超える温度でも処理することができる。
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素
欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲ
ート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜
を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与され
るようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含ま
れる酸化物半導体の化学量論的組成を満たすことができる。半導体膜には化学量論的組成
を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜をｉ型に近
づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気
的特性の向上を実現することができる。
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希
ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃
以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ
以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
また、酸化物半導体は、アモルファス（非晶質）であってもよいし、結晶性を有していて
もよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構
成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルフ
ァスでもよい。一部分が結晶性を有する構成の一例として、ｃ軸配向し、かつａｂ面、表
面または界面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂
直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａ
ｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化
物（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を用いてもよい。
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三
角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向か
ら見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物を
いう。
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また
、ＣＡＡＣ−ＯＳは結晶部分を含むが、１つの結晶部分と他の結晶部分の境界を明確に判
別できないこともある。
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基
板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ
−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳ
が形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣ−ＯＳは、その組成などに応じて、可視光に対して透光性を有していたり、有し
ていなかったりする。
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
次いで、本発明の半導体装置が有するトランジスタの、具体的な構成の一例について説明
する。
図１３（Ａ）に示すトランジスタは、チャネルエッチ構造の、ボトムゲート型である。
そして、図１３（Ａ）に示すトランジスタは、絶縁表面上に形成されたゲート電極（ゲー
ト）１６０２と、ゲート電極１６０２上のゲート絶縁膜１６０３と、ゲート絶縁膜１６０
３上においてゲート電極１６０２と重なっている半導体膜１６０４と、半導体膜１６０４
上に形成された導電膜１６０５、導電膜１６０６とを有する。さらに、トランジスタは、
半導体膜１６０４、導電膜１６０５及び導電膜１６０６上に形成された絶縁膜１６０７を
、その構成要素に含めても良い。
なお、図１３（Ａ）に示したトランジスタは、半導体膜１６０４と重なる位置において絶
縁膜１６０７上に形成されたバックゲート電極を、更に有していても良い。
図１３（Ｂ）に示すトランジスタは、チャネル保護構造の、ボトムゲート型である。
そして、図１３（Ｂ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６１
２と、ゲート電極１６１２上のゲート絶縁膜１６１３と、ゲート絶縁膜１６１３上におい
てゲート電極１６１２と重なっている半導体膜１６１４と、半導体膜１６１４上に形成さ
れたチャネル保護膜１６１８と、半導体膜１６１４上に形成された導電膜１６１５、導電
膜１６１６とを有する。さらに、トランジスタは、チャネル保護膜１６１８、導電膜１６
１５及び導電膜１６１６上に形成された絶縁膜１６１７を、その構成要素に含めても良い
。
なお、図１３（Ｂ）に示したトランジスタは、半導体膜１６１４と重なる位置において絶
縁膜１６１７上に形成されたバックゲート電極を、更に有していても良い。
チャネル保護膜１６１８を設けることによって、半導体膜１６１４のチャネル形成領域と
なる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤による膜
減りなどのダメージを防ぐことができる。従ってトランジスタの信頼性を向上させること
ができる。
図１３（Ｃ）に示すトランジスタは、ボトムコンタクト構造の、ボトムゲート型である。
そして、図１３（Ｃ）に示すトランジスタは、絶縁表面上に形成されたゲート電極１６２
２と、ゲート電極１６２２上のゲート絶縁膜１６２３と、ゲート絶縁膜１６２３上の導電
膜１６２５、導電膜１６２６と、ゲート絶縁膜１６２３上においてゲート電極１６２２と
重なっており、なおかつ導電膜１６２５、導電膜１６２６上に形成された半導体膜１６２
４とを有する。さらに、トランジスタは、導電膜１６２５、導電膜１６２６、及び半導体
膜１６２４上に形成された絶縁膜１６２７を、その構成要素に含めても良い。
なお、図１３（Ｃ）に示したトランジスタは、半導体膜１６２４と重なる位置において絶
縁膜１６２７上に形成されたバックゲート電極を、更に有していても良い。
図１３（Ｄ）に示すトランジスタは、ボトムコンタクト構造の、トップゲート型である。
そして、図１３（Ｄ）に示すトランジスタは、絶縁表面上に形成された導電膜１６４５、
導電膜１６４６と、導電膜１６４５及び導電膜１６４６上の半導体膜１６４４と、半導体
膜１６４４上に形成されたゲート絶縁膜１６４３と、ゲート絶縁膜１６４３上において半
導体膜１６４４と重なっているゲート電極１６４２とを有する。さらに、トランジスタは
、ゲート電極１６４２上に形成された絶縁膜１６４７を、その構成要素に含めても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
図１４に、半導体表示装置の一形態に相当する、パネルの一例について説明する。図１４
に示すパネルは、基板７００と、基板７００上の画素部７０１、信号線駆動回路７０２、
走査線駆動回路７０３、及び端子７０４とを有する。
画素部７０１は複数の画素を有し、各画素には、表示素子と、当該表示素子の動作を制御
する単数または複数のトランジスタとが設けられている。走査線駆動回路７０３は、各画
素に接続された走査線への電位の供給を制御することで、画素部７０１が有する画素を選
択する。信号線駆動回路７０２は、走査線駆動回路７０３により選択された画素への画像
信号の供給を制御する。
そして、図１４に示すパネルでは、走査線駆動回路７０３に、本発明の一態様に係るシフ
トレジスタを用いる。図１４では、端子７０４を介して、走査線駆動回路７０３に電位Ｖ
ＥＥ、電位ＶＳＳ、電位ＶＤＤが与えられている場合を例示している。
走査線は、複数の画素に接続されているため、大きな電流供給能力が求められるが、本発
明の一態様に係るシフトレジスタを用いて当該走査線への電位の供給を行うことで、走査
線に与える電位の振幅が小さくなるのを防ぐことができる。よって、走査線に与えられる
信号の振幅が小さいことに起因する、画素部７０１における表示不良を低減させ、高画質
の画像を表示することができる。
なお、本実施の形態では、走査線駆動回路７０３に、本発明の一態様に係るシフトレジス
タを用いる場合について説明したが、信号線駆動回路７０２に、本発明の一態様に係るシ
フトレジスタを用いても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示
す。
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。携帯型ゲーム機の駆動回路に、本発明の一態様に係る半導体
装置を用いることで、消費電力が低く、動作が安定した携帯型ゲーム機を提供することが
できる。表示部５００３または表示部５００４に本発明の一態様に係る半導体装置を用い
ることで、高画質の携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示し
た携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有
する。表示機器の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電
力が低く、動作が安定した表示機器を提供することができる。表示部５２０２に本発明の
一態様に係る半導体表示装置を用いることで、高画質の表示機器を提供することができる
。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの
全ての情報表示用表示機器が含まれる。
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。ノート型パーソナ
ルコンピュータの駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電
力が低く、動作が安定したノート型パーソナルコンピュータを提供することができる。表
示部５４０２に本発明の一態様に係る半導体表示装置を用いることで、高画質のノート型
パーソナルコンピュータを提供することができる。
図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更できる。第１表示部５６０３における映像を、接続部５６０５におけ
る第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても
良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力
装置としての機能が付加された半導体表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、半導体表示装置にタッチパネルを設けることで付加することがで
きる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を
半導体表示装置の画素部に設けることでも、付加することができる。携帯情報端末の駆動
回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く、動作が安定
した携帯情報端末を提供することができる。第１表示部５６０３、或いは第２表示部５６
０４に本発明の一態様に係る半導体表示装置を用いることで、高画質の携帯情報端末を提
供することができる。
図１５（Ｅ）は携帯電話であり、筐体５８０１、表示部５８０２、音声入力部５８０３、
音声出力部５８０４、操作キー５８０５、受光部５８０６等を有する。受光部５８０６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。携
帯電話の駆動回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く
、動作が安定した携帯電話を提供することができる。表示部５８０２に本発明の一態様に
係る半導体表示装置を用いることで、高画質の携帯電話を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 半導体装置
１０１ 回路
１０２ トランジスタ
１０３ トランジスタ
１０４ 配線
１０５ 配線
１０６ 配線
１０７ 配線
１０８ 配線
１０９ トランジスタ
１１０ 容量素子
２００ パルス発生回路
２００＿１乃至２００＿ｙ パルス発生回路
２０１ 回路
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ 配線
２０６ 配線
２０７ 配線
２０８ 配線
２０９ 配線
２１０ 配線
２１１ 配線
２１２ 配線
２１３ 配線
２１４ 配線
２１５ トランジスタ
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ トランジスタ
２２０ トランジスタ
２２１ トランジスタ
２２２ トランジスタ
２２３ トランジスタ
２２４ 容量素子
２２５ 容量素子
２３０ 抵抗
２３１ 抵抗
２３２ 実線
２３３ 実線
３００ パルス発生回路
３０１ 回路
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ 配線
３０６ 配線
３０７ 配線
３０８ 配線
３０９ 配線
３１０ 配線
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ トランジスタ
３１６ トランジスタ
３１７ トランジスタ
３１８ トランジスタ
３１９ トランジスタ
３２０ トランジスタ
３３０ パルス発生回路
３３１ 回路
３３２ トランジスタ
３３３ トランジスタ
３３４ トランジスタ
３３５ 配線
３３６ 配線
３３７ 配線
３３８ 配線
３３９ 配線
３４０ 配線
３４１ 配線
３４２ 配線
３４３ 配線
３４４ 配線
３４５ 配線
３４６ トランジスタ
３４７ トランジスタ
３４８ トランジスタ
３４９ トランジスタ
３５０ トランジスタ
３５１ トランジスタ
３５２ トランジスタ
３６０ パルス発生回路
３６１ 回路
３６２ トランジスタ
３６３ トランジスタ
３６４ トランジスタ
３６５ 配線
３６６ 配線
３６７ 配線
３６８ 配線
３６９ 配線
３７０ 配線
３７１ 配線
３７２ 配線
３７４ 配線
３７５ 配線
３７６ トランジスタ
３７７ トランジスタ
３７８ トランジスタ
３７９ トランジスタ
３８０ トランジスタ
３８１ トランジスタ
３８２ トランジスタ
４００ パルス発生回路
４０１ 回路
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ 配線
４０６ 配線
４０７ 配線
４０８ 配線
４０９ 配線
４１０ 配線
４１１ 配線
４１２ 配線
４１４ 配線
４１５ 配線
４１６ トランジスタ
４１７ トランジスタ
４１８ トランジスタ
４１９ トランジスタ
４２０ トランジスタ
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４３０ パルス発生回路
４３１ 回路
４３２ トランジスタ
４３３ トランジスタ
４３４ トランジスタ
４３５ 配線
４３６ 配線
４３７ 配線
４３８ 配線
４３９ 配線
４４０ 配線
４４１ 配線
４４２ 配線
４４４ 配線
４４５ 配線
４４６ トランジスタ
４４７ トランジスタ
４４８ トランジスタ
４４９ トランジスタ
４５０ トランジスタ
４５１ トランジスタ
４５２ トランジスタ
４５３ トランジスタ
５００ インバータ
５０１ 回路
５０２ トランジスタ
５０３ トランジスタ
５０４ 配線
５０５ 配線
５０６ 配線
５０７ 配線
５０８ 配線
５０９ 配線
５１０ トランジスタ
５１１ トランジスタ
５１２ トランジスタ
５１３ 容量素子
７００ 基板
７０１ 画素部
７０２ 信号線駆動回路
７０３ 走査線駆動回路
７０４ 端子
８００ 基板
８０２ ゲート絶縁膜
８１２ 導電膜
８１３ 半導体膜
８１４ 導電膜
８１５ 導電膜
８１６ 導電膜
８１７ 半導体膜
８１８ 導電膜
８１９ 導電膜
８２０ 絶縁膜
８２１ 絶縁膜
８２２ 導電膜
８２３ コンタクトホール
８２４ 絶縁膜
８２５ ＥＬ層
８２６ 導電膜
８３０ トランジスタ
８３１ トランジスタ
８３２ 発光素子
８３３ 容量素子
８４０ 画素
８４１ 駆動回路
１６０２ ゲート電極
１６０３ ゲート絶縁膜
１６０４ 半導体膜
１６０５ 導電膜
１６０６ 導電膜
１６０７ 絶縁膜
１６１２ ゲート電極
１６１３ ゲート絶縁膜
１６１４ 半導体膜
１６１５ 導電膜
１６１６ 導電膜
１６１７ 絶縁膜
１６１８ チャネル保護膜
１６２２ ゲート電極
１６２３ ゲート絶縁膜
１６２４ 半導体膜
１６２５ 導電膜
１６２６ 導電膜
１６２７ 絶縁膜
１６４２ ゲート電極
１６４３ ゲート絶縁膜
１６４４ 半導体膜
１６４５ 導電膜
１６４６ 導電膜
１６４７ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 第１筐体
５６０２ 第２筐体
５６０３ 第１表示部
５６０４ 第２表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 表示部
５８０３ 音声入力部
５８０４ 音声出力部
５８０５ 操作キー
５８０６ 受光部

Claims (1)

  1. 第１電位を有する第１配線、及び第２電位を有する第２配線と、
    極性が同じである第１トランジスタ及び第２トランジスタと、
    前記第１トランジスタ及び前記第２トランジスタのゲートへの、前記第２電位の供給を制御する複数の第３トランジスタと、を有し、
    前記第１トランジスタのソース端子は、前記第１配線に接続され、
    前記第２トランジスタのソース端子は、前記第２配線に接続されている半導体装置。
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