CN106887437B

CN106887437B - 半导体装置

Info

Publication number: CN106887437B
Application number: CN201610890269.0A
Authority: CN
Inventors: 小山润
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-08-29
Filing date: 2012-08-22
Publication date: 2020-10-02
Anticipated expiration: 2032-08-22
Also published as: TW201946251A; TWI668839B; KR102205238B1; CN103765776A; KR102094920B1; DE112012003576T5; JP2017060160A; JP2022066221A; KR102537771B1; TW201316165A; KR20210127796A; TWI805306B; TW202115867A; US9001959B2; TW201834205A; DE112012003576B4; KR102162170B1; KR102257731B1; TWI621243B; KR20210008927A

Abstract

一种包括具有相同极性晶体管的半导体装置功耗低且能够防止输出的电位的幅度变小。该半导体装置，包括：具有第一电位的第一布线；具有第二电位的第二布线；具有第三电位的第三布线；具有相同极性的第一晶体管及第二晶体管；以及用来选择是对第一晶体管及第二晶体管的栅极供应第一电位还是对第一晶体管及第二晶体管的栅极供应第三电位以及用来选择是否对第一晶体管及第二晶体管的漏极端子供应一个电位的多个第三晶体管。第一晶体管的源极端子与第二布线连接，并且第二晶体管的源极端子与第三布线连接。

Description

半导体装置

技术领域

本发明涉及一种包括具有相同极性的晶体管的电路以及诸如包括上述电路的半导体显示装置等半导体装置。

背景技术

为了降低底板(电路板)的成本，作为诸如液晶显示装置、EL显示装置等半导体显示装置，与包括互补金属氧化物半导体(CMOS)相比，更优选包括具有相同极性的半导体。专利文献1及专利文献2公开了一种由具有相同极性的晶体管构成用于半导体显示装置的驱动电路的诸如反相器、移位寄存器等各种电路的技术。

[参考文献]

[专利文献1]日本专利申请公开2001-325798号公报

[专利文献2]日本专利申请公开2010-277652号公报

发明内容

作为由非晶硅或氧化物半导体晶体管构成的半导体显示装置，可以使用第五代(宽1200mm×长1300mm)或第五代之后的玻璃衬底。因此这种半导体装置具有高生产率且低成本的优点。但是，包括非晶硅或氧化物半导体晶体管通常具有相同极性并容易变为常导通(normally-on)。并且，由具有相同极性的晶体管构成的电路有当晶体管为常导通时功耗增大或者电位输出的幅度变小等的问题。

例如，在专利文献2的图10所公开的电路中，晶体管Q2的源极端子的电位被固定为低电位VSS。如果晶体管Q2为常截止(normally-off)，当晶体管Q2的栅极被施加低电位VSS时晶体管Q2截止。但是，当晶体管Q2为常导通时，即使晶体管Q2的栅极被施加低电位VSS，相对于源极端子的栅极的电压(栅电压)仍高于晶体管Q2的阈值电压。因此，晶体管Q2不是截止而是导通。

当晶体管Q2在应该为截止时导通时，无用的电流流过电路而导致消耗电流增大。再者，上述无用的电流使流过用来对电路供应电位(例如，在专利文献2的图10的情况下，低电平的电位VSS或时钟信号CLKA的高电平电位VDD及低电平电位VSS)的布线的电流增大。并且，上述布线的电阻使被供应电位VDD的布线的电位降低，并使被供应电位VSS的布线的电位上升。其结果，从电路输出的电位的幅度小于电位VDD与电位VSS之间的电位差(理想的电位差)。

尤其是，在半导体显示装置的像素部中，当对与多个像素连接的被称为总线的布线(例如，扫描线或信号线)供应从电路输出的电位时，用来控制从电路输出电位的晶体管(例如，专利文献2的图10中的晶体管Q2)需要具有较大的电流供给能力。因此，在很多情况下，将该晶体管的沟道宽度W设定为大于电路中的其他晶体管的沟道宽度W。晶体管的漏极电流与沟道宽度W成正比。因此，在将常导通晶体管的沟道宽度W设定为大的情况下，当常导通晶体管应该截止时，流过常导通晶体管的电流比其他晶体管的电流大。因此，流过电路的无用的电流增大而导致上述功耗增大或输出的电位的幅度缩小等显著地发生。

鉴于上述技术背景，本发明的目的之一是提供一种低功耗的半导体装置。此外，本发明的目的之一是提供一种能够防止输出的电位的幅度变小的半导体装置。

根据本发明的一个方式的半导体装置是一种电路，该电路包括多个晶体管，并且通过使上述多个晶体管分别为导通或截止来选择性地输出高电位或低电位。在本发明的一个方式中，在多个晶体管中，通过不同布线对输出侧的晶体管的源极端子及对其他晶体管的源极端子供应的电位。并且，当用来将电位供应给其他晶体管的源极端子的布线的电位通过上述其他晶体管供应给输出侧晶体管的栅极时，输出侧晶体管截止。

上述结构可以使输出侧晶体管的栅极与源极端子彼此电分离。因此，即使输出侧晶体管为常导通而使用来将电位供应给输出侧晶体管的源极端子的布线的电位发生变化，用来将电位供应给输出侧晶体管的栅极端子的布线的电位与上述变化无关。因此，当因输出侧晶体管的漏极电流使输出侧晶体管的源极端子的电位发生变化时，可以使输出侧晶体管的栅电压接近于阈值电压，即，能够进行负反馈。因此，即使输出侧晶体管为常导通，该晶体管可以在应该截止时截止。

在本发明的一个方式中，可以提供一种低功耗的由具有相同极性的晶体管构成的半导体装置。此外，在本发明的一个方式中，可以提供一种能够防止输出的电位的幅度变小的半导体装置。

附图说明

图1A和1B示出半导体装置的结构；

图2示出脉冲发生器的结构；

图3是脉冲发生器的时序图；

图4示出移位寄存器的结构；

图5是移位寄存器的时序图；

图6示意性地示出第j脉冲发生器200_j；

图7A示出脉冲发生器(比较例)的结构，图7B示出电位GROUT的波形；

图8A和8B示出脉冲发生器的结构；

图9A和9B示出脉冲发生器的结构；

图10示出脉冲发生器的结构；

图11示出反相器的结构；

图12是驱动电路及像素的截面图；

图13A至13D是晶体管的截面图；

图14示出面板的结构；

图15A至15E示出电子设备。

具体实施方式

参照附图对本发明的实施方式进行详细说明。注意，本发明不局限于以下说明。所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的说明中。

注意，本发明可以用来制造任何种类的半导体装置，诸如微处理器、图像处理电路、数字信号处理器(DSP：Digital Signal Processor)、微控制器等的集成电路、RF标签以及半导体显示装置等。半导体显示装置的范畴包括液晶显示装置、在各像素中设置以有机发光元件(OLED)为代表的发光元件的EL显示装置、电子纸、数字微镜装置(DMD：DigitalMicromirror Device)、等离子体显示面板(PDP：Plasma Display Panel)及场致发射显示器(FED：Field Emission Display)以及在驱动电路中包括由半导体膜构成的电路元件的其他半导体显示装置。

注意，在本说明书中半导体显示装置的范畴包括各像素中形成有液晶元件或发光元件等显示元件的面板以及该面板上安装有包括控制器的IC等的模块。

实施方式1

图1A示出根据本发明的一个方式的半导体装置的电路结构的一个例子。图1A所示的半导体装置100包括具有多个晶体管的电路101、晶体管102及晶体管103。在图1A所示的半导体装置100中，至少晶体管102与晶体管103具有相同极性。在图1A中，晶体管102及晶体管103为n沟道型晶体管。

电路101通过布线104及布线105被供应高电平电位VDD及低电平电位VSS。在图1A中，通过布线104电位VDD被供应给电路101，通过布线105电位VSS被供应给电路101。另外，通过布线107信号电位Vin被供应给电路101。

晶体管102的栅极和漏极端子与电路101连接。电路101根据电位Vin选择电位VDD或电位VSS并将选择的电位供应给晶体管102的栅极或漏极端子。布线105的电位VSS被供应给晶体管102的源极端子。

另外，晶体管的“源极端子”是指为活性层的一部分的源区或者与活性层连接的源电极。同样地，晶体管的“漏极端子”是指为活性层的一部分的漏区或者与活性层连接的漏电极。

另外，晶体管103的栅极及漏极端子与电路101连接。电路101根据电位Vin选择电位VDD或电位VSS并将选择的电位供应给晶体管103的栅极或漏极端子。晶体管103的源极端子通过布线106被供应电位VEE。电位VEE是低于电位VDD的低电平电位。并且，电位VEE优选为与电位VSS相等或者高于电位VSS的电位。

注意，晶体管的“源极端子”及“漏极端子”根据晶体管的极性或供应给电极的电位的电平而调换。一般而言，在n沟道型晶体管中，将被供应低电位的电极称为源极端子，而将被供应高电位的电极称为漏极端子。另外，在p沟道型晶体管中，将被供应低电位的电极称为漏极端子，而将被供应高电位的电极称为源极端子。在本说明书中，虽然有时为了方便起见假设源极端子和漏极端子为固定来对晶体管的连接关系进行说明，但是实际上源极端子和漏极端子根据上述电位关系而调换。

在本说明书中，“连接”是指电连接，其相当于能够供应或者传送电流、电压或电位的状态。由此，连接状态并不仅是指直接连接的状态，而包括以能够供应或者传送电流、电压或电位的方式通过布线、导电膜、电阻器、二极管、晶体管等元件间接连接的状态。

即使在电路图上独立的构成要素彼此连接，也有一个导电膜兼具多个构成要素的功能的情况，例如布线的一部分用作电极的情况等。在本说明书中“连接”也指上述一个导电膜兼具多个构成要素的功能的情况。

另外，从电路101供应给晶体管102的栅极的电位与从电路101供应给晶体管103的栅极的电位相同。在图1A中，晶体管102的栅极与晶体管103的栅极彼此连接。

图1A所示的半导体装置100根据上述信号电位Vin分别使电路101内的多个晶体管、晶体管102及晶体管103导通或截止，以选择电位VDD或电位VEE并将选择的电位作为电位Vout向布线108输出。具体地，当通过电路101布线104与布线108彼此连接时，布线104的电位被作为电位Vout输出。另外，当通过晶体管103布线106与布线108彼此连接时，布线106的电位被作为电位Vout输出。

当对与多个像素连接的被称为总线的布线(例如，扫描线或信号线)供应从上述半导体装置100输出的电位Vout时，用来控制上述电位Vout的输出的晶体管103需要具有较大的电流供给能力。因此，优选的是，将该晶体管103的沟道宽度W设定为大于电路101内的晶体管的沟道宽度W或晶体管102的沟道宽度W。

另外，在晶体管102为n沟道型晶体管的情况下，当从电路101向晶体管102的栅极供应电位VDD时，晶体管102导通。当从电路101向晶体管102的栅极供应电位VSS时，栅电压Vgs变为0V。因此，当晶体管102为常截止，即，阈值电压Vth高于0V时，晶体管102截止。当晶体管102为常导通，即，阈值电压Vth为0V以下时，晶体管102不是截止而是导通。

晶体管103与晶体管102同样地工作。具体地，在晶体管103为n沟道型晶体管的情况下，当从电路101向晶体管103的栅极供应电位VDD时，晶体管103导通。另外，当从电路101向晶体管103的栅极供应电位VSS时，栅电压Vgs等于VSS-VEE，即栅电压Vgs变为0V以下。因此，当晶体管103为常截止，即阈值电压Vth高于0V时，晶体管103截止。当晶体管103为常导通，即阈值电压Vth为0V以下时，有时晶体管103不是截止而是导通。

下面，对使晶体管102及晶体管103常导通时的图1A所示的半导体装置100的工作进行详细说明。

在VSS-VEE＞Vth的情况下，当晶体管103的栅极被供应电位VSS时，晶体管103的栅电压Vgs等于VSS-VEE＞Vth。因此，晶体管103导通。另外，如上所述，当晶体管102的栅极被供应电位VSS时，无论电位VEE的电平如何晶体管102都导通。

并且，在晶体管102及晶体管103本应截止但为导通的情况下，当从电路101向晶体管102及晶体管103的漏极端子供应电位VDD时，通过晶体管102电流流过布线105，并且通过晶体管103电流流过布线106。因此，布线105的电位从电位VSS上升至电位VSS+Vα。同样地，布线106的电位从电位VEE上升至电位VEE+Vβ。

另外，如上所述，在晶体管103的沟道宽度W大于晶体管102的沟道宽度W的情况下，即使晶体管102及晶体管103具有相同的栅电压Vgs，通过晶体管103流过布线106的电流量大于通过晶体管102流过布线105的电流量。因此，在晶体管103的沟道宽度W大于晶体管102的沟道宽度W的情况下，布线106的电位比布线105的电位上升得大，其结果电位VSS+Vα等于电位VEE+Vβ+Vth。由此，晶体管103的栅电压Vgs下降至阈值电压Vth，晶体管103几乎变为截止。因此，即使晶体管103为常导通，该晶体管103可以在应该截止时几乎变为截止。

在VSS-VEE≤Vth的情况下，当晶体管103的栅极被供应电位VSS时，栅电压Vgs等于VSS-VEE≤Vth。因此，在这种情况下，即使晶体管103为常导通晶体管103也可以截止。

另外，当晶体管102的栅极被供应电位VSS时，无论电位VEE的电平如何晶体管102都导通。因此，布线105的电位从电位VSS上升至电位VSS+Vα。由于布线105的电位从电路101被供应到晶体管103的栅极，因此由于布线105的电位上升供应给晶体管103的栅极的电位也从电位VSS上升至电位VSS+Vα。

即使供应给晶体管103的栅极的电位上升，只要栅电压Vgs＝VSS+Vα-VEE≤Vth，则晶体管103仍为截止。当栅电压Vgs＝VSS+Vα-VEE＞Vth时，晶体管103导通。但是，在这种情况下，当通过晶体管103电流流过布线106时，布线106的电位上升，其结果电位VSS+Vα等于电位VEE+Vγ+Vth。因此，由于晶体管103的栅电压Vgs下降至阈值电压Vth，晶体管103几乎变为截止。

如此，在根据本发明的一个方式的半导体装置100中，通过输出侧晶体管103的源极端子及晶体管103以外的晶体管(例如晶体管102)的源极端子分别供应给不同的布线105及布线106，当晶体管103的漏极电流较大时，以使晶体管103的栅电压接近于阈值电压的方式可以进行负反馈。由此，即使晶体管103为常导通，晶体管103也可以截止。因此，即使由于各布线的电阻使布线104的电位下降且使布线105的电位上升，也可以降低半导体装置100的功耗。此外，可以防止从半导体装置100输出的电位Vout的幅度变小。

另外，虽然在图1A中晶体管102及晶体管103为n沟道型晶体管，但是晶体管102及晶体管103也可以为p沟道型晶体管。在上述情况下，比布线104的电位高的电位供应给与晶体管102的源极端子连接的布线105及与晶体管103的源极端子连接的布线106。

在图1A所示的半导体装置中，用来控制输出布线106的电位的输出侧晶体管103为常导通。但是，在本发明的一个方式中，即使用来控制输出布线104的电位的输出侧晶体管为常导通，该晶体管可以在应该截止时截止。下面，针对用来控制输出布线104的电位的输出侧晶体管，对根据本发明的一个方式的半导体装置的工作进行说明。

图1B示出根据本发明的一个方式的半导体装置的电路结构的另一个例子。图1B所示的半导体装置100包括具有多个晶体管的电路101、晶体管102、晶体管103、晶体管109及电容器110。在半导体装置100中，至少晶体管102、晶体管103及晶体管109具有相同极性。在图1B中，晶体管102、晶体管103及晶体管109为n沟道型晶体管。

与图1A不同，在图1B所示的半导体装置100中，晶体管103的栅极与电路101连接，晶体管103的漏极端子与晶体管109的源极端子及布线108连接。晶体管109的栅极与电路101连接。根据电位Vin，电路101将电位VDD和电位VSS中的一个供应给晶体管103的栅极，而将另一个供应给晶体管109的栅极。晶体管103的源极端子通过布线106被供应电位VEE。晶体管109的漏极端子通过布线104被供应电位VDD。

电容器110具有保持晶体管109的栅电压的功能。注意，在即使不设置电容器110也可以保持晶体管109的栅电压的情况下，例如，在晶体管109的栅极的寄生电容大的情况下，并不需要设置电容器110。

接着，下面对使晶体管102、晶体管103及晶体管109常导通时的半导体装置100的工作进行详细说明。

在VSS-VEE＞Vth的情况下，当晶体管102及晶体管103的栅极被供应电位VDD时，晶体管102及晶体管103导通。当晶体管102及晶体管103的栅极被供应电位VDD时，晶体管109的栅极被供应电位VSS。因此，晶体管109的栅电压Vgs等于VSS-VEE＞Vth，而晶体管109虽然应该截止但是导通。因此，通过晶体管109及晶体管103电流流过布线106与布线104之间，布线104的电位下降而布线105的电位上升。

但是，在本发明的一个方式中，当布线106的电位从电位VEE上升至电位VEE+Va时，晶体管109的栅电压Vgs下降至阈值电压Vth，其结果晶体管109几乎变为截止。具体地，当电位VSS等于电位VEE+Vα+Vth时，晶体管109截止。由此，即使晶体管109为常导通，该晶体管109也可以在应该截止时几乎变为截止。

在VSS-VEE≤Vth的情况下，当晶体管109的栅极被供应电位VSS时，栅电压Vgs等于VSS-VEE≤Vth。因此，在这种情况下，即使晶体管109为常导通晶体管109也可以截止。

如此，在根据本发明的一个方式的半导体装置100中，通过输出侧晶体管103的源极端子及晶体管103以外的晶体管(例如晶体管102)的源极端子分别供应给不同的布线105及布线106，当晶体管109的漏极电流较大时，以使晶体管109的栅电压接近于阈值电压的方式可以进行负反馈。由此，即使晶体管109为常导通，晶体管109也可以截止。因此，即使由于各布线所具有的电阻使布线104的电位下降且使布线105的电位上升，也可以降低半导体装置100的功耗。此外，可以防止从半导体装置100输出的电位Vout的幅度变小。

另外，虽然在图1B中晶体管102、晶体管103及晶体管109为n沟道型晶体管，但是晶体管102、晶体管103及晶体管109也可以为p沟道型晶体管。在上述情况下，比布线104的电位高的电位供应给与晶体管102的源极端子连接的布线105及与晶体管103的源极端子连接的布线106。

接着，对根据本发明的一个方式的半导体装置之一的脉冲发生器进行说明。图2示出根据本发明的一个方式的脉冲发生器的一个例子。

图2所示的脉冲发生器200包括电路201、晶体管202至晶体管204。电路201相当于图1A所示的电路101。晶体管202及晶体管203相当于图1A所示的晶体管102。晶体管204相当于图1A所示的晶体管103。脉冲发生器200从布线205至布线212被供应各种电位并对布线213及布线214输出电位。

通过连接多个脉冲发生器200可以构成移位寄存器。

在晶体管202及晶体管203为n沟道型晶体管的情况下，具体地，布线205被供应电位VDD，布线206被供应电位VSS，布线207被供应电位VEE。布线208被供应电位LIN，布线209被供应电位RIN。电位LIN及电位RIN相当于图1A所示的半导体装置100中的电位Vin。

另外，布线210至布线212分别被供应时钟信号CL1至时钟信号CL4中的任三个时钟信号的电位。在图2中，对布线210、布线211以及布线212分别供应时钟信号CL1的电位、时钟信号CL2的电位以及时钟信号CL3的电位。

晶体管202的栅极与晶体管203及晶体管204的栅极连接。晶体管202的源极端子与布线206连接。晶体管202的漏极端子与电路201连接。晶体管203的源极端子与布线206连接。晶体管203的漏极端子与电路201连接。晶体管204的源极端子与布线207连接。晶体管204的漏极端子与电路201及布线213连接。

另外，电路201还包括晶体管215至晶体管223、电容器224及电容器225。具体地，晶体管215的栅极与布线208连接。晶体管215的源极端子与晶体管202的漏极端子连接。晶体管215的漏极端子与布线205连接。晶体管216的栅极与布线211连接。晶体管216的源极端子与晶体管218的漏极端子连接。晶体管216的漏极端子与布线205连接。晶体管217的栅极与布线209连接。晶体管217的源极端子与晶体管202、晶体管203及晶体管204的栅极连接。晶体管217的漏极端子与布线205连接。晶体管218的栅极与布线212连接。晶体管218的源极端子与晶体管202、晶体管203及晶体管204的栅极连接。晶体管219的栅极与布线208连接。晶体管219的源极端子与布线206连接。晶体管219的漏极端子与晶体管202、晶体管203及晶体管204的栅极连接。晶体管220的栅极与布线205连接。晶体管220的源极端子和漏极端子中的一个与晶体管215的源极端子及晶体管202的漏极端子连接。晶体管220的源极端子和漏极端子中的另一个与晶体管221的栅极连接。晶体管221的源极端子与布线214连接。晶体管221的漏极端子与布线210连接。晶体管222的栅极与布线205连接。晶体管222的源极端子和漏极端子中的一个与晶体管215的源极端子及晶体管202的漏极端子连接。晶体管222的源极端子和漏极端子中的另一个与晶体管223的栅极连接。晶体管223的源极端子与布线213连接。晶体管223的漏极端子与布线210连接。电容器224的一个电极与晶体管221的栅极连接。电容器224的另一个电极与布线214连接。电容器225的一个电极与晶体管223的栅极连接。电容器225的另一个电极与布线213连接。

参照图3中的时序图对图2所示的脉冲发生器200的工作进行说明。

如图3所示，在期间t1中，供应给布线210的时钟信号CL1的电位低，供应给布线211的时钟信号CL2的电位高，供应给布线212的时钟信号CL3的电位高，供应给布线208的电位LIN低，供应给布线209的电位RIN低。

因此，在期间t1中，在脉冲发生器200中，晶体管202至晶体管204、晶体管216、晶体管218、晶体管220、晶体管222导通。另外，晶体管215、晶体管217、晶体管219、晶体管221、晶体管223截止。因此，布线207的电位被作为电位GOUT从布线213输出。另外，布线206的电位被作为电位SROUT从布线214输出。

接着，如图3所示，在期间t2中，供应给布线210的时钟信号CL1的电位低，供应给布线211的时钟信号CL2的电位低，供应给布线212的时钟信号CL3的电位高，供应给布线208的电位LIN高，供应给布线209的电位RIN低。

因此，在期间t2中，在脉冲发生器200中，晶体管215、晶体管218至晶体管223导通。另外，晶体管202至晶体管204、晶体管216及晶体管217截止。由此，布线210的电位被作为电位GOUT从布线213输出并被作为电位SROUT从布线214输出。

接着，如图3所示，在期间t3中，供应给布线210的时钟信号CL1的电位高，供应给布线211的时钟信号CL2的电位低，供应给布线212的时钟信号CL3的电位低，供应给布线208的电位LIN高，供应给布线209的电位RIN低。

因此，在期间t3中，在脉冲发生器200中，晶体管215、晶体管219、晶体管221、晶体管223导通。另外，晶体管202至晶体管204、晶体管216至晶体管218、晶体管220、晶体管222截止。由此，布线210的电位被作为电位GOUT从布线213输出，并被作为电位SROUT从布线214输出。

接着，如图3所示，在期间t4中，供应给布线210的时钟信号CL1的电位高供应给布线211的时钟信号CL2的电位高，供应给布线212的时钟信号CL3的电位低，供应给布线208的电位LIN低，供应给布线209的电位RIN低。

因此，在期间t4中，在脉冲发生器200中，晶体管216、晶体管221、晶体管223导通。另外，晶体管202至晶体管204、晶体管215、晶体管217至晶体管220、晶体管222截止。因此，布线210的电位被作为电位GOUT从布线213输出，并作为电位SROUT从布线214输出。

接着，如图3所示，在期间t5中，供应给布线210的时钟信号CL1的电位低，供应给布线211的时钟信号CL2的电位高，供应给布线212的时钟信号CL3的电位高，供应给布线208的电位LIN低，供应给布线209的电位RIN高。

因此，在期间t5中，在脉冲发生器200中，晶体管202至晶体管204、晶体管216至晶体管218、晶体管220、晶体管222导通。另外，晶体管215、晶体管219、晶体管221、晶体管223截止。由此，布线207的电位被作为电位GOUT从布线213输出。另外，布线206的电位被作为电位SROUT从布线214输出。

另外，在上述工作中，在期间t2至期间t4中晶体管204截止。尤其是在期间t3及期间t4中，由于供应给布线210的时钟信号CL1的电位高，当晶体管204导通时，通过晶体管204及晶体管223电流流过布线210与布线207之间。但是，在本发明的一个方式中，晶体管204的栅极与源极端子彼此电分离。具体地，当晶体管204截止时，可以对晶体管204的栅极供应布线206的电位，对晶体管204的源极端子供应布线207的电位。因此，即使电流流过布线210与布线207之间，也该电流使布线207的电位上升而使晶体管204的栅电压Vgs接近于阈值电压Vth。其结果晶体管204可以截止。

图4示出通过连接上述多个脉冲发生器200构成的移位寄存器的例子。

图4所示的移位寄存器包括脉冲发生器200_1至脉冲发生器200_y。脉冲发生器200_1至脉冲发生器200_y具有与图2所示的脉冲发生器200相同的结构。注意，图2所示的布线210至布线212分别被供应时钟信号CL1至CL4中的任三个时钟信号的电位。

具体地，在脉冲发生器200_4m+1中，布线210、布线211以及布线212分别被供应时钟信号CL1、时钟信号CL2以及时钟信号CL3。在脉冲发生器200_4m+2中，布线210、布线211以及布线212分别被供应时钟信号CL2、时钟信号CL3以及时钟信号CL4。在脉冲发生器200_4m+3中，布线210、布线211以及布线212分别被供应时钟信号CL3、时钟信号CL4以及时钟信号CL1。在脉冲发生器200_4m+4中，布线210、布线211以及布线212分别被供应时钟信号CL4、时钟信号CL1以及时钟信号CL2。注意，m是满足脉冲发生器200的总数为y的任意整数。

另外，图6示意性地示出图4中的移位寄存器中的脉冲发生器200_j(j为y以下的自然数)布线208至布线214的位置。由图4和图6可知，从上一个脉冲发生器200_j-1的布线214输出的电位SROUTj-1被作为电位LIN供应给脉冲发生器200_j的布线208。注意，第一脉冲发生器200_1的布线208被供应起始脉冲信号SP的电位。

另外，从两级后的脉冲发生器200_j+2的布线214输出的电位SROUTj+2被作为电位RIN供应到脉冲发生器200_j的布线209。注意，第y-1级的脉冲发生器200_y-1的布线208被供应电位RIN_y-1，第y级的脉冲发生器200_y的布线208被供应电位RIN_y。在假设设置脉冲发生器200_y+1的情况下，电位RIN_y-1是从该脉冲发生器200_y+1输出的电位SROUTy+1。另外，在假设设置脉冲发生器200_y+2的情况下，电位RIN_y是从该脉冲发生器200_y+2输出的电位SROUTy+2。

从脉冲发生器200_j的布线213输出电位GOUTj。

图5是时钟信号CL1至时钟信号CL4的电位、起始脉冲信号SP的电位、电位GOUT1至电位GOUT3的时序图。时钟信号CL1至时钟信号CL4呈现电位上升时序以四分之一周期向后推移的波形。图4所示的移位寄存器对应于上述信号进行工作，并输出电位GOUT1至电位GOUTy，该电位GOUT1至电位GOUTy的脉冲宽度为上述时钟信号的二分之一周期且电位GOUT1至电位GOUTy呈现脉冲以上述时钟信号的四分之一周期向后推移的波形。

例如，在图4所示的移位寄存器对半导体显示装置的被称为总线的布线(例如，扫描线或信号线)供应电位GOUT1至电位GOUTy的情况下，脉冲发生器200_1至脉冲发生器200_y中的输出侧晶体管204需要具有较大的电流供给能力。因此，在很多情况下，将晶体管204的沟道宽度W设定为大于晶体管204以外的晶体管的沟道宽度W。因此，当晶体管204为常导通时，移位寄存器的功耗增大或输出的电位GOUT1至电位GOUTy的幅度缩小等显著地发生。但是，在本发明的一个方式中，即使脉冲发生器200_1至脉冲发生器的输出侧晶体管204为常导通，也可以在该晶体管204应该截止时截止该晶体管204。

因此，根据本发明的一个方式的上述移位寄存器将功耗抑制得较小，并可以防止输出的电位GOUT1至电位GOUTy的幅度变小。包括上述移位寄存器的根据本发明的一个方式的半导体显示装置将功耗抑制得较小，并可以防止因对总线供应的信号的幅度小而引起的显示不良。

作为比较例，对图2所示的脉冲发生器200中的布线206与布线207电连接时的情况进行考察。图7A示出比较例的脉冲发生器所含有的晶体管204、晶体管222、晶体管223、电容器225、布线205、布线207、布线210的连接关系。在比较例的脉冲发生器中，布线207与布线206(未图示)连接并被供应电位VSS。

另外，图7A分别示出布线207的电阻及布线210的电阻作为电阻230及电阻231。

另外，如上所述，有时非晶硅或氧化物半导体晶体管为常导通。例如，在晶体管具有6μm的沟道长度L及10μm的沟道宽度W的情况下，将栅电压Vgs为0V时流过的电流假设为0.5μA。为了增加晶体管的电流供给能力，在很多情况下将晶体管的沟道宽度W增宽至1000μm左右。当将具有上述电流电压特性的晶体管的沟道宽度从10μm增宽至1000μm时，栅电压Vgs为0V时流过的电流变为100倍(0.05mA)。

假设各脉冲发生器消耗0.05mA的电流，当移位寄存器中的脉冲发生器的个数为960个时，整个移位寄存器中流过50mA左右的电流。

并且，假设电阻230及电阻231具有100Ω的电阻。再者，假设晶体管204为常导通并在上述那样当栅电压Vgs为0V时0.05mA的电流流过。当将晶体管223的漏极端子与布线210的连接部分表示为节点A，并将晶体管204的源极端子与布线207的连接部分表示为节点B时，在电流流过晶体管204时，节点A的电位下降，节点B的电位上升。布线207的电位上升量相当于流过晶体管204的电流与电阻230的电阻与移位寄存器的个数的积。另外，布线210中的电位下降量相当于流过晶体管204的电流与电阻231的电阻与移位寄存器的个数的积。因此，电位下降量与电位上升量分别达到5V。

在图7B中，以实线232示出从布线213输出的电位GOUT的理想波形。理想电位GOUT的脉冲电位差相当于电位VSS与电位VDD之间的差。另外，在图7B中，以实线233示出当布线207的电位上升而布线210的电位下降时的从布线213输出的电位GOUT的波形。以实线233示出的电位GOUT的脉冲电位差相当于电位VSS+ΔV1与电位VDD-ΔV2之间的差。在上述例子中ΔV1及ΔV2成为5V左右，由此可知该幅度从原来的幅度大幅减少。

但是，在本发明的一个方式中，即使输出侧晶体管204为常导通，晶体管204也可以截止。由此，可以防止被输出的电位GOUT的幅度变小，由此可以降低功耗。

实施方式2

下面，对根据本发明的一个方式的脉冲发生器的结构实例进行说明。

图8A所示的脉冲发生器300包括电路301、晶体管302至晶体管304。电路301相当于图1A所示的电路101。晶体管302及晶体管303相当于图1A所示的晶体管102。晶体管304相当于图1A所示的晶体管103。

通过连接多个脉冲发生器300可以构成移位寄存器。

晶体管302的栅极与晶体管303及晶体管304的栅极连接。晶体管302的源极端子与布线306连接。晶体管302的漏极端子与电路301连接。晶体管303的源极端子与布线306连接。晶体管303的漏极端子与电路301及布线314连接。晶体管304的源极端子与布线307连接。晶体管304的漏极端子与电路301及布线313连接。

另外，电路301还包括晶体管315至晶体管320。具体地，晶体管315的栅极与布线308连接。晶体管315的源极端子与晶体管302的漏极端子连接。晶体管315的漏极端子与布线305连接。晶体管316的栅极与布线309连接。晶体管316的源极端子与晶体管302、晶体管303及晶体管304的栅极连接。晶体管316的漏极端子与布线305连接。晶体管317的栅极与布线310连接。晶体管317的源极端子与晶体管302、晶体管303及晶体管304的栅极连接。晶体管317的漏极端子与布线305连接。晶体管318的栅极与布线308连接。晶体管318的源极端子与布线306连接。晶体管318的漏极端子与晶体管302、晶体管303及晶体管304的栅极连接。晶体管319的栅极与晶体管315的源极端子及晶体管302的漏极端子连接。晶体管319的源极端子与布线314连接。晶体管319的漏极端子与布线311连接。晶体管320的栅极与晶体管315的源极端子及晶体管302的漏极端子连接。晶体管320的源极端子与布线313连接。晶体管320的漏极端子与布线312连接。

当晶体管302至晶体管304为n沟道型时，具体地，布线305被供应电位VDD，布线306被供应电位VSS，布线307被供应电位VEE。另外，布线308至布线312除了被供应图1A所示的半导体装置100的电位Vin之外还被供应时钟信号等的各种信号电位。电位GOUT及电位SROUT分别从布线313及布线314被输出。

在图8A所示的脉冲发生器300中，上述结构可以使输出侧的晶体管304的栅极与源极端子电分离。因此，即使晶体管304为常导通而使用来对该晶体管304的源极端子供应电位的布线307的电位上升，也可以在晶体管304应该截止时变为截止。

图8B所示的脉冲发生器330包括电路331、晶体管332至晶体管334。电路331相当于图1A所示的电路101。晶体管332及晶体管333相当于图1A所示的晶体管102。晶体管334相当于图1A所示的晶体管103。

通过连接多个脉冲发生器330可以构成移位寄存器。

晶体管332的栅极与晶体管333及晶体管334的栅极连接。晶体管332的源极端子与布线336连接。晶体管332的漏极端子与电路331连接。晶体管333的源极端子与布线336连接。晶体管333的漏极端子与电路331及布线345连接。晶体管334的源极端子与布线337连接。晶体管334的漏极端子与电路331及布线344连接。

另外，电路331还包括晶体管346至晶体管352。具体地，晶体管346的栅极与布线338连接。晶体管346的源极端子与晶体管332的漏极端子连接。晶体管346的漏极端子与布线335连接。晶体管347的栅极与布线339连接。晶体管347的源极端子与晶体管332、晶体管333及晶体管334的栅极连接。晶体管347的漏极端子与布线335连接。晶体管348的栅极与布线340连接。晶体管348的源极端子与晶体管332、晶体管333及晶体管334的栅极连接。晶体管348的漏极端子与布线335连接。晶体管349的栅极与布线338连接。晶体管349的源极端子与布线336连接。晶体管349的漏极端子与晶体管332、晶体管333及晶体管334的栅极连接。晶体管350的栅极与布线341连接。晶体管350的源极端子与晶体管332、晶体管333及晶体管334的栅极连接。晶体管350的漏极端子与布线335连接。晶体管351的栅极与晶体管346的源极端子及晶体管332的漏极端子连接。晶体管351的源极端子与布线345连接。晶体管351的漏极端子与布线342连接。晶体管352的栅极与晶体管346的源极端子及晶体管332的漏极端子连接。晶体管352的源极端子与布线344连接。晶体管352的漏极端子与布线343连接。

当晶体管332至晶体管334为n沟道型时，具体地，布线335被供应电位VDD，布线336被供应电位VSS，布线337被供应电位VEE。另外，布线338至布线343除了被供应图1A所示的半导体装置100的电位Vin之外还被供应时钟信号等的各种信号电位。电位GOUT及电位SROUT分别从布线344及布线345被输出。

在图8B所示的脉冲发生器330中，上述结构可以使输出侧的晶体管334的栅极与源极端子电分离。因此，即使晶体管334为常导通而使用来对该晶体管334的源极端子供应电位的布线337的电位上升，也可以在晶体管334应该截止时变为截止。

图9A所示的脉冲发生器360包括电路361、晶体管362至晶体管364。电路361相当于图1A所示的电路101。晶体管362及晶体管363相当于图1A所示的晶体管102。晶体管364相当于图1A所示的晶体管103。

通过连接多个脉冲发生器360可以构成移位寄存器。

晶体管362的栅极与晶体管363及晶体管364的栅极连接。晶体管362的源极端子与布线366连接。晶体管362的漏极端子与电路361连接。晶体管363的源极端子与布线366连接。晶体管363的漏极端子与电路361及布线375连接。晶体管364的源极端子与布线367连接。晶体管364的漏极端子与电路361及布线374连接。

另外，电路361还包括晶体管376至晶体管382。具体地，晶体管376的栅极与布线368连接。晶体管376的源极端子与晶体管362的漏极端子连接。晶体管376的漏极端子与布线365连接。晶体管377的栅极与布线365连接。晶体管377的源极端子和漏极端子中的一方与晶体管376的源极端子及晶体管362的漏极端子连接。晶体管377的源极端子和漏极端子中的另一方与晶体管381及晶体管382的栅极连接。晶体管378的栅极与布线369连接。晶体管378的源极端子与晶体管362、晶体管363及晶体管364的栅极连接。晶体管378的漏极端子与布线365连接。晶体管379的栅极与布线368连接。晶体管379的源极端子与布线366连接。晶体管379的漏极端子与晶体管362、晶体管363及晶体管364的栅极连接。晶体管380的栅极与布线370连接。晶体管380的源极端子与晶体管362、晶体管363及晶体管364的栅极连接。晶体管380的漏极端子与布线365连接。晶体管381的源极端子与布线375连接。晶体管381的漏极端子与布线371连接。晶体管382的源极端子与布线374连接。晶体管382的漏极端子与布线372连接。

当晶体管362至晶体管364为n沟道型时，具体地，布线365被供应电位VDD，布线366被供应电位VSS，布线367被供应电位VEE。另外，布线368至布线372除了被供应图1A所示的半导体装置100的电位Vin之外还被供应时钟信号等的各种信号电位。电位GOUT及电位SROUT分别从布线374及布线375被输出。

在图9A所示的脉冲发生器360中，上述结构可以使输出侧的晶体管364的栅极与源极端子电分离。因此，即使晶体管364为常导通而使用来对该晶体管364的源极端子供应电位的布线367的电位上升，也可以在晶体管364应该截止时变为截止。

图9B所示的脉冲发生器400包括电路401、晶体管402至晶体管404。电路401相当于图1A所示的电路101。晶体管402及晶体管403相当于图1A所示的晶体管102。晶体管404相当于图1A所示的晶体管103。

通过连接多个脉冲发生器400可以构成移位寄存器。

晶体管402的栅极与晶体管403及晶体管404的栅极连接。晶体管402的源极端子与布线406连接。晶体管402的漏极端子与电路401连接。晶体管403的源极端子与布线406连接。晶体管403的漏极端子与电路401及布线415连接。晶体管404的源极端子与布线407连接。晶体管404的漏极端子与电路401及布线414连接。

另外，电路401还包括晶体管416至晶体管423。具体地，晶体管416的栅极与布线408连接。晶体管416的源极端子与晶体管402的漏极端子连接。晶体管416的漏极端子与布线405连接。晶体管417的栅极与布线405连接。晶体管417的源极端子和漏极端子中的一方与晶体管416的源极端子及晶体管402的漏极端子连接。晶体管417的源极端子和漏极端子中的另一方与晶体管421的栅极连接。晶体管418的栅极与布线409连接。晶体管418的源极端子与晶体管402、晶体管403及晶体管404的栅极连接。晶体管418的漏极端子与布线405连接。晶体管419的栅极与布线408连接。晶体管419的源极端子与布线406连接。晶体管419的漏极端子与晶体管402、晶体管403及晶体管404的栅极连接。晶体管420的栅极与布线410连接。晶体管420的源极端子与晶体管402、晶体管403及晶体管404的栅极连接。晶体管420的漏极端子与布线405连接。晶体管421的源极端子与布线415连接。晶体管421的漏极端子与布线411连接。晶体管422的栅极与布线405连接。晶体管422的源极端子和漏极端子中的一方与晶体管421的栅极连接。晶体管422的源极端子和漏极端子中的另一方与晶体管423的栅极连接。晶体管423的源极端子与布线414连接。晶体管423的漏极端子与布线412连接。

当晶体管402至晶体管404为n沟道型时，具体地，布线405被供应电位VDD，布线406被供应电位VSS，布线407被供应电位VEE。另外，布线408至布线412除了被供应图1A所示的半导体装置100的电位Vin之外还被供应时钟信号等的各种信号电位。电位GOUT及电位SROUT分别从布线414及布线415被输出。

在图9B所示的脉冲发生器400中，上述结构可以使输出侧的晶体管404的栅极与源极端子电分离。因此，即使晶体管404为常导通而使用来对该晶体管404的源极端子供应电位的布线407的电位上升，也可以在晶体管404应该截止时变为截止。

图10所示的脉冲发生器430包括电路431、晶体管432至晶体管434。电路431相当于图1A所示的电路101。晶体管432及晶体管433相当于图1A所示的晶体管102。晶体管434相当于图1A所示的晶体管103。

通过连接多个脉冲发生器430可以构成移位寄存器。

晶体管432的栅极与晶体管433及晶体管434的栅极连接。晶体管432的源极端子与布线436连接。晶体管432的漏极端子与电路431连接。晶体管433的源极端子与布线436连接。晶体管433的漏极端子与电路431及布线445连接。晶体管434的源极端子与布线437连接。晶体管433的漏极端子与电路431及布线444连接。

另外，电路431还包括晶体管446至晶体管453。具体地，晶体管446的栅极与布线438连接。晶体管446的源极端子与晶体管432的漏极端子连接。晶体管446的漏极端子与布线435连接。晶体管447的栅极与布线439连接。晶体管447的源极端子与晶体管432、晶体管433及晶体管434的栅极连接。晶体管447的漏极端子与布线435连接。晶体管448的栅极与布线440连接。晶体管448的源极端子与晶体管432、晶体管433及晶体管434的栅极连接。晶体管448的漏极端子与布线435连接。晶体管449的栅极与布线438连接。晶体管449的源极端子与布线436连接。晶体管449的漏极端子与晶体管432、晶体管433及晶体管434的栅极连接。晶体管450的栅极与布线435连接。晶体管450的源极端子和漏极端子中的一方与晶体管446的源极端子及晶体管432的漏极端子连接。晶体管450的源极端子和漏极端子中的另一方与晶体管451的栅极连接。晶体管451的源极端子与布线445连接。晶体管451的漏极端子与布线441连接。晶体管452的栅极与布线435连接。晶体管452的源极端子和漏极端子中的一方与晶体管446的源极端子及晶体管432的漏极端子连接。晶体管452的源极端子和漏极端子中的另一方与晶体管453的栅极连接。晶体管453的源极端子与布线444连接。晶体管453的漏极端子与布线442连接。

当晶体管432至晶体管434为n沟道型时，具体地，布线435被供应电位VDD，布线436被供应电位VSS，布线437被供应电位VEE。另外，布线438至布线442除了被提供图1A所示的半导体装置100的电位Vin之外还被供应时钟信号等的各种信号电位。电位GOUT及电位SROUT分别从布线444及布线445被输出。

在图10所示的脉冲发生器430中，上述结构可以使输出侧的晶体管434的栅极与源极端子电分离。因此，即使晶体管434为常导通而使用来对该晶体管434的源极端子供应电位的布线437的电位上升，也可以在晶体管434应该截止时变为截止。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式3

下面，对根据本发明的一个方式的半导体装置之一的反相器的结构实例进行说明。

图11示出根据本发明的一个方式的反相器的一个例子。图11所示的反相器500包括电路501、晶体管502及晶体管503。电路501相当于图1A中示出的电路101。晶体管502相当于图1A中示出的晶体管102。晶体管503相当于图1A中示出的晶体管103。

晶体管502的栅极与布线509连接。晶体管502的源极端子与布线505连接。晶体管502的漏极端子与电路501连接。晶体管503的栅极与布线509连接。晶体管503的源极端子与布线506连接。晶体管503的漏极端子与电路501及布线508连接。

另外，电路501还包括晶体管510至晶体管512及电容器513。具体地，晶体管510的栅极与布线507连接。晶体管510的源极端子与晶体管502的漏极端子连接。晶体管510的漏极端子与布线504连接。晶体管511的栅极与布线504连接。晶体管511的源极端子和漏极端子中的一个与晶体管510的源极端子及晶体管502的漏极端子连接。晶体管511的源极端子和漏极端子中的另一个与晶体管512的栅极连接。晶体管512的源极端子与晶体管503的漏极端子及布线508连接。晶体管512的漏极端子与布线504连接。电容器513的一个电极与晶体管512的栅极连接。电容器513的另一个电极与布线508连接。

当晶体管502及晶体管503为n沟道型晶体管时，具体地，布线504被供应电位VDD，布线505被供应电位VSS，布线506被供应电位VEE。布线507被供应时钟信号电位，布线509被供应图1A中示出的半导体装置100中的电位Vin。在图11中，电位Vin为从图2所示的脉冲发生器200的布线214输出的电位SROUT。从布线508输出通过反转电位SROUT的极性得到的电位SROUTb。

在图11所示的反相器500中，上述结构可以使输出侧的晶体管503的栅极与源极端子电分离。因此，即使晶体管503为常导通而使用来对该晶体管503的源极端子供应电位的布线506的电位上升，晶体管503在应该截止时也可以变为截止。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式4

参照图12以EL显示装置为例对根据本发明的一个方式的半导体显示装置中的像素和驱动电路的截面结构进行说明。图12是像素840和驱动电路841的截面图的一个例子。

在图12中，像素840包括发光元件832以及用来控制对发光元件832供应电流的晶体管831。像素840除了包括上述发光元件832及晶体管831之外，还可以包括用来控制对像素840输入图像信号的晶体管、用来保持图像信号的电位的电容器等各种各样的半导体元件。

另外，在图12中，驱动电路841包括晶体管830以及用来保持晶体管830的栅电压的电容器833。具体地，晶体管830相当于作为驱动电路841的一部分的移位寄存器所含有的输出侧晶体管。驱动电路841除了包括上述晶体管830及电容器833之外，还可以包括晶体管、电容器等各种各样的半导体元件。

晶体管831在具有绝缘表面的衬底800上包括：用作栅极的导电膜816；导电膜816上的栅极绝缘膜802；以与重叠导电膜816的方式位于栅极绝缘膜802上的半导体膜817；用作源极端子及漏极端子的位于半导体膜817上的导电膜815及导电膜818。导电膜816也用作扫描线。

晶体管830在具有绝缘表面的衬底800上包括：用作栅极的导电膜812；导电膜812上的栅极绝缘膜802；以与导电膜812重叠的方式位于栅极绝缘膜802上的半导体膜813；用作源极端子及漏极端子的位于半导体膜813上的导电膜814及导电膜819。

电容器833在具有绝缘表面的衬底800上包括：导电膜812；导电膜812上的栅极绝缘膜802；以与导电膜812重叠的方式位于栅极绝缘膜802上的导电膜819。

另外，在导电膜814、导电膜815、导电膜818、导电膜819上依次层叠有绝缘膜820及绝缘膜821。并且，在绝缘膜821上形成有用作阳极的导电膜822。导电膜822通过形成于绝缘膜820及绝缘膜821中的接触孔823与导电膜818连接。

另外，具有使导电膜822的一部分露出的开口部的绝缘膜824设置在绝缘膜821上。在导电膜822的一部分及绝缘膜824上依次层叠有EL层825及用作阴极的导电膜826。导电膜822、EL层825及导电膜826彼此重叠的区域相当于发光元件832。

另外，在本发明的一个方式中，晶体管830及晶体管831都可以包括包含非晶、微晶、多晶或单晶半导体(例如，硅或锗)的半导体膜或者包含宽带隙半导体(例如，氧化物半导体)的半导体膜。

当晶体管830及晶体管831的半导体膜包含非晶、微晶、多晶或单晶半导体(例如，硅或锗)时，对上述半导体膜添加赋予一种导电性的杂质元素来形成用作源极端子及漏极端子的杂质区。例如，通过对上述半导体膜添加磷或砷，可以形成具有n型导电性的杂质区。另外，例如，通过对上述半导体膜添加硼，可以形成具有p型导电性的杂质区。

在作为晶体管830及晶体管831的半导体膜使用氧化物半导体的情况下，可以对上述半导体膜添加掺杂剂来形成用作源极端子及漏极端子的杂质区。可以使用离子注入法添加掺杂剂。作为掺杂剂，例如可以使用氦、氩、氙等稀有气体或氮、磷、砷、锑等第15族原子等。例如，在将氮用作掺杂剂的情况下，杂质区中的氮原子的浓度优选为5×10¹⁹/cm³以上且1×10²²/cm³以下。

另外，作为硅半导体可以使用：通过等离子体CVD等的气相生长或溅射形成的非晶硅；通过激光退火法等处理而使非晶硅结晶化而得到的多晶硅；通过对单晶硅片注入氢离子等而使表层部剥离的单晶硅等。

另外，作为氧化物半导体，优选至少包含铟(In)或锌(Zn)。尤其是氧化物半导体优选包含In及Zn。另外，作为用来减小包括该氧化物半导体的晶体管的电特性偏差的稳定剂(stabilizer)，优选除了上述元素以外还包含镓(Ga)。作为稳定剂优选包含锡(Sn)。作为稳定剂优选包含铪(Hf)。作为稳定剂优选包含铝(Al)。

作为其它稳定剂，也可以包含镧系元素的镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)中的一种或多种。

例如，作为氧化物半导体可以使用：氧化铟；氧化锡；氧化锌；二元金属氧化物如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元金属氧化物如In-Ga-Zn类氧化物(也称为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物。另外，上述氧化物半导体也可以包含硅。

注意，例如，In-Ga-Zn类氧化物是指包含In、Ga和Zn的氧化物，而对In、Ga、Zn的比率没有限制。另外，也可以包含In、Ga、Zn以外的金属元素。另外，在无电场时电阻充分高并能够充分地降低关态电流(off-state current)。并且，由于迁移率高，所以In-Ga-Zn类氧化物适合用于半导体装置的半导体材料。

例如，可以使用In∶Ga∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)或In∶Ga∶Zn＝2∶2∶1(＝2/5∶2/5∶1/5)的原子比的In-Ga-Zn类氧化物或其原子比接近于上述原子比的氧化物。此外，优选使用In∶Sn∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)、In∶Sn∶Zn＝2∶1∶3(＝1/3∶1/6∶1/2)或In∶Sn∶Zn＝2∶1∶5(＝1/4∶1/8∶5/8)的原子比的In-Sn-Zn类氧化物或其原子比接近于上述原子比的氧化物。

例如，使用In-Sn-Zn类氧化物比较容易得到高迁移率。但是，即使使用In-Ga-Zn类氧化物，也可以通过降低块体内缺陷密度来提高迁移率。

另外，通过减少成为电子给体(供体)的水分或氢等杂质且减少氧缺陷而被高纯度化的氧化物半导体(purified Oxide Semiconductor)成为本征半导体(i型)或实质上本征。因此，包括上述氧化物半导体的晶体管具有极低的关态电流。另外，氧化物半导体的带隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。通过使用通过充分减少水分或氢等杂质的浓度并减少氧缺陷而被高纯度化的氧化物半导体膜，可以降低晶体管的关态电流。

具体而言，根据各种试验可以证明将被高纯度化的氧化物半导体用作半导体膜的晶体管的关态电流低。例如，即使元件具有1×10⁶μm的沟道宽度及10μm的沟道长度，也可以在1V至10V的源极端子与漏极端子之间的电压(漏极电压)下使关态电流为半导体参数分析仪的测量极限以下，例如为1×10^-13A以下。在此情况下，可知根据晶体管的沟道宽度被规格化的关态电流为100zA/μm以下。另外，电容器与晶体管彼此连接并通过使用如下电路来测量关态电流，在该电路中由该晶体管控制流入到电容器或从电容器流出的电荷。在该测量时，将被高纯度化的氧化物半导体膜用于上述晶体管的沟道形成区，并根据电容器的单位时间的电荷量推移测量该晶体管的关态电流。其结果，可知在晶体管的源极端子与漏极端子之间的电压为3V的情况下，可以获得为几十yA/μm的更低的关态电流。因此，将被高纯度化的氧化物半导体膜用于沟道形成区的晶体管具有比晶体硅晶体管低得多的关态电流。

注意，在没有特别的说明的情况下，在本说明书中n沟道型晶体管中关态电流是指在使漏极端子的电位高于源极端子或栅极的电位的状态下，当以源极端子的电位为标准时的栅极的电位为0V以下时，流过源极端子与漏极端子之间的电流。此外，在本说明书中，p沟道型晶体管的关态电流是指在使漏极端子的电位低于源极端子或栅极的电位的状态下，当以源极端子的电位为标准时的栅极的电位为0V以上时，流过源极端子与漏极端子之间的电流。

此外，例如，氧化物半导体膜可以通过使用包含In(铟)、Ga(镓)和Zn(锌)的靶材的溅射形成。在通过溅射形成In-Ga-Zn类氧化物半导体膜的情况下，优选使用原子数比为In∶Ga∶Zn＝1∶1∶1、4∶2∶3、3∶1∶2、1∶1∶2、2∶1∶3或3∶1∶4的In-Ga-Zn类氧化物的靶材。当使用具有上述原子数比的In-Ga-Zn类氧化物的靶材形成氧化物半导体膜时，容易形成多晶或后述c轴取向结晶氧化物半导体(CAAC-OS：C Axis Aligned Crystaline OxideSemiconductor)。包含In、Ga及Zn的靶材的填充率为90％以上且100％以下，优选为95％以上且低于100％。通过使用填充率高的靶材，可以形成致密的氧化物半导体膜。

另外，在作为氧化物半导体使用In-Zn类的材料的情况下，将所使用的靶材的原子数比设定为In∶Zn＝50∶1至1∶2(摩尔数比为In₂O3∶ZnO＝25∶1至1∶4)，优选为In∶Zn＝20∶1至1∶1(摩尔数比为In₂O₃∶ZnO＝10∶1至1∶2)，更优选为In∶Zn＝1.5∶1至15∶1(以摩尔数比则为In₂O₃∶ZnO＝3∶4至15∶2)。例如，，当作为用来使用In-Zn类氧化物形成的氧化物半导体膜的靶材具有为In∶Zn∶O＝X∶Y∶Z的原子数比时，满足Z＞1.5X+Y。通过将Zn的比率保持于上述范围内，可以提高迁移率。

具体地，可以通过将衬底放置在保持为减压状态的处理室内边去除残留在处理室内的水分边导入被去除了氢及水分的溅射气体并使用上述靶材来以形成氧化物半导体膜。在进行成膜时，也可以将衬底温度设定为100℃至600℃，优选为200℃至400℃。通过边加热衬底边进行氧化物半导体膜的成膜，可以降低形成的氧化物半导体膜中含有的杂质浓度。另外，可以减轻由于溅射带来的损伤。为了去除残留在处理室中的水分，优选使用吸附型真空泵。例如，优选使用低温泵、离子泵、钛升华泵。作为排气单元，也可以使用配备有冷阱的涡轮泵。例如，在使用低温泵对处理室进行排气时，排出氢原子、水(H₂O)等包含氢原子的化合物(优选为包含碳原子的化合物)等。由此可以降低该处理室中形成的氧化物半导体膜所包含的杂质浓度。

另外，有时通过溅射等形成的氧化物半导体膜包含大量的作为杂质的水分或氢(包括羟基)。由于水分或氢容易形成供体能级，因此成为氧化物半导体中的杂质。于是，在本发明的一个方式中，为了减少氧化物半导体膜中的水分或氢等杂质(为了进行脱水化或脱氢化)，优选在减压气氛、氮或稀有气体等惰性气体气氛、氧气气氛或超干燥空气(使用CRDS(cavity ring-down laser spectroscopy：光腔衰荡光谱法)方式的露点计进行测定时的水分量是20ppm(露点换算为-55℃)以下，优选的是1ppm以下，更优选的是10ppb以下)气氛下对氧化物半导体膜进行加热处理。

通过对氧化物半导体膜进行加热处理，可以使氧化物半导体膜中的水分或氢脱离。具体而言，可以在250℃以上且750℃以下，优选在400℃以上且低于衬底的应变点的温度下进行加热处理。例如，以500℃进行3分钟以上且6分钟以下左右的加热处理即可。通过使用RTA作为加热处理，可以在短时间内进行脱水化或脱氢化，由此即使在超过玻璃衬底的应变点的温度下也可以进行处理。

此外，有时由于上述加热处理，氧从氧化物半导体膜脱离而在氧化物半导体膜内形成氧缺损。由此，在本发明一个方式中，作为接触于氧化物半导体膜的诸如栅极绝缘膜等绝缘膜，使用包含氧的绝缘膜。并且，通过在形成包含氧的绝缘膜之后进行加热处理，将氧从上述绝缘膜供应到氧化物半导体膜。通过采用上述结构，可以降低成为供体的氧缺损，而满足包括在氧化物半导体膜中的氧化物半导体的化学计量组成比。氧化物半导体膜的氧的比率优选为高于化学计量组成比。其结果是，氧化物半导体膜可以成为实质上本征，并可以减轻因氧缺损而导致的晶体管的电特性偏差，从而实现电特性的提高。

在氮、超干燥空气或稀有气体(例如氩、氦等)的气氛下优选以200℃至400℃，例如以250℃至350℃进行用来将氧供应到氧化物半导体膜的加热处理。上述气体的含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下。

另外，氧化物半导体既可以为非晶，又可以具有结晶性。当采用后者时，氧化物半导体既可以是单晶或多晶，又可以具有其一部分具有结晶性的结构、在非晶中包含具有结晶性的部分的结构或非非晶。作为其一部分具有结晶性的结构的一个例子，也可以使用包含c轴取向状态的结晶的氧化物半导体(CAAC-OS：C-Axis Aligned Crystalline OxideSemiconductor：c轴取向结晶氧化物半导体)，其中在从垂直于a-b面、表面或界面的方向看时具有三角形状或六角形状的原子排列。在结晶中，在从垂直于c轴的方向看时金属原子排列为层状或者金属原子和氧原子排列为层状，而在a-b面上a轴或b轴的方向不同(以c轴为中心回转)。

从广义来理解，CAAC-OS是指包括如下相的非单晶氧化物，在该相中在从垂直于a-b面的方向看时具有三角形状、六角形状、正三角形状或正六角形状的原子排列，并且在从垂直于c轴方向的方向看时金属原子排列为层状或者金属原子和氧原子排列为层状。

CAAC-OS不是单晶，但是这不意味着只由非晶形成。虽然CAAC-OS包括结晶部分，但是有时一个结晶部分与其他结晶部分的边界不明确。

也可以用氮取代CAAC-OS所包含的氧的一部分。另外，CAAC-OS所包含的结晶部分的c轴也可以取向为固定的方向(例如，垂直于形成有CAAC-OS的衬底的表面或CAAC-OS的表面等的方向)。此外，CAAC-OS所包含的结晶部分的a-b面的法线也可以取向为固定的方向(例如，垂直于形成有CAAC-OS的衬底的表面或CAAC-OS的表面的方向)。

CAAC-OS根据其组成等而使可见光透过或不透过。

作为上述CAAC-OS的例子，也可以举出一种结晶，该结晶被形成为膜状，并且在从垂直于膜表面或支撑衬底表面的方向看时具有三角形或六角形的原子排列，并且在观察其膜截面时确认到金属原子排列为层状或金属原子及氧原子(或氮原子)排列为层状。

接着，对根据本发明的半导体装置所具有的晶体管的具体结构实例进行说明。

图13A所示的晶体管是沟道蚀刻结构的底栅型晶体管。

并且，图13A所示的晶体管包括：形成在绝缘表面上的栅电极(栅极)1602；栅电极1602上的栅极绝缘膜1603；在栅极绝缘膜1603上与栅电极1602重叠的半导体膜1604；以及形成在半导体膜1604上的导电膜1605及导电膜1606。该晶体管还可以包括形成在半导体膜1604、导电膜1605及导电膜1606上的绝缘膜1607。

另外，图13A所示的晶体管还可以包括在与半导体膜1604重叠的位置形成在绝缘膜1607上的背栅电极。

图13B所示的晶体管是沟道保护结构的底栅型晶体管。

图13B所示的晶体管包括：形成在绝缘表面上的栅电极1612；栅电极1612上的栅极绝缘膜1613；在栅极绝缘膜1613上与栅电极1612重叠的半导体膜1614；形成在半导体膜1614上的沟道保护膜1618；以及形成在半导体膜1614上的导电膜1615及导电膜1616。该晶体管还可以包括形成在沟道保护膜1618、导电膜1615及导电膜1616上的绝缘膜1617。

另外，图13B所示的晶体管还可以包括在与半导体膜1614重叠的位置形成在绝缘膜1617上的背栅电极。

沟道保护膜1618可以防止在后面的工序中对用作沟道形成区的半导体膜1614中的一部分造成损伤，诸如蚀刻时的等离子体或蚀刻剂所导致的膜的减少。由此，可以提高晶体管的可靠性。

图13C所示的晶体管是底接触结构的底栅型晶体管。

并且，图13C所示的晶体管包括：绝缘表面上的栅电极1622；栅电极1622上的栅极绝缘膜1623；栅极绝缘膜1623上的导电膜1625、导电膜1626；以及在栅极绝缘膜1623上与栅电极1622重叠且形成在导电膜1625、导电膜1626上的半导体膜1624。并且，该晶体管也可以包括形成在导电膜1625、导电膜1626及半导体膜1624上的绝缘膜1627。

另外，图13C所示的晶体管还可以包括在与半导体膜1624重叠的位置形成在绝缘膜1627上的背栅电极。

图13D所示的晶体管是底接触结构的顶栅型晶体管。

并且，图13D所示的晶体管包括：绝缘表面上的导电膜1645及导电膜1646；导电膜1645及导电膜1646上的半导体膜1644；形成在半导体膜1644上的栅极绝缘膜1643；以及在栅极绝缘膜1643上与半导体膜1644重叠的栅电极1642。并且，该晶体管也可以包括形成在栅电极1642上的绝缘膜1647。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式5

图14示出相当于半导体显示装置的一个方式的面板的一个例子。图14所示的面板包括：衬底700；以及衬底700上的像素部701、信号线驱动电路702、扫描线驱动电路703以及端子704。

像素部701包括多个像素。各像素包括显示元件以及用来控制该显示元件的工作的一个或多个晶体管。扫描线驱动电路703通过控制对与各像素连接的扫描线的电位供应来选择像素部701中的像素。信号线驱动电路702控制对像素供应由扫描线驱动电路703选择的图像信号。

在图14所示的面板中，作为扫描线驱动电路703使用根据本发明的一个方式的移位寄存器。在图14中，通过端子704对扫描线驱动电路703供应电位VEE、电位VSS、电位VDD。

由于扫描线与多个像素连接，所以扫描线需要具有较大的电流供给能力。通过使用根据本发明的一个方式的移位寄存器对该扫描线供应电位，可以防止供应给扫描线的电位的幅度变小。因此，可以降低因供应给扫描线的信号幅度小而引起的像素部701的显示不良，从而可以显示高清晰度的图像。

注意，虽然在本实施方式中使用根据本发明的一个方式的移位寄存器作为扫描线驱动电路703，但是也可以使用根据本发明的一个方式的移位寄存器作为信号线驱动电路702。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式6

可以将根据本发明的一个方式的半导体装置用于显示设备、个人计算机、具备记录媒体的图像再现装置(典型地是，能够再现如DVD(Digital Versatile Disc：数字通用磁盘)等记录媒体并具有用来显示其图像的显示器的装置)。此外，作为能够包括根据本发明的一个方式的半导体装置的电子设备，可以举出移动电话、游戏机(包括便携式游戏机)、掌上电脑、电子书阅读器、例如摄像机和数码相机等影像拍摄装置、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(例如，汽车音频系统和数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)、自动售货机等。图15A至15E示出这种电子设备的具体例子。

图15A示出便携式游戏机，其包括框体5001、框体5002、显示部5003、显示部5004、麦克风5005、扬声器5006、操作键5007、触屏笔5008等。通过将根据本发明的一个方式的半导体装置用于便携式游戏机的驱动电路，可以提供功耗低且工作稳定的便携式游戏机。通过将根据本发明的一个方式的半导体装置用于显示部5003或显示部5004，可以提供高清晰度的便携式游戏机。注意，虽然图15A所示的便携式游戏机具有显示部5003及显示部5004两个显示部，但是便携式游戏机所具有的显示部的数目不局限于此。

图15B示出显示设备，其包括框体5201、显示部5202、支架5203等。通过将根据本发明的一个方式的半导体装置用于显示设备的驱动电路，可以提供功耗低且工作稳定的显示设备。通过将根据本发明的一个方式的半导体显示装置用于显示部5202，可以提供高清晰度的显示设备。注意，显示设备是指用于显示信息的所有显示设备，例如用于个人计算机、电视广播接收以及广告显示的显示设备。

图15C示出笔记本式个人计算机，其包括框体5401、显示部5402、键盘5403及指向装置5404等。通过将根据本发明的一个方式的半导体装置用于笔记本式个人计算机的驱动电路，可以提供功耗低且工作稳定的笔记本式个人计算机。通过将根据本发明的一个方式的半导体显示装置用于显示部5402，可以提供高清晰度的笔记本式个人计算机。

图15D示出掌上电脑，其包括第一框体5601、第二框体5602、第一显示部5603、第二显示部5604、连接部5605、操作键5606等。第一显示部5603设置在第一框体5601中，第二显示部5604设置在第二框体5602中。第一框体5601与第二框体5602通过连接部5605连接，第一框体5601与第二框体5602之间的角度可以由连接部5605改变。第一显示部5603中的图像可以根据连接部5605的第一框体5601与第二框体5602之间的角度进行切换。作为第一显示部5603和第二显示部5604中的至少一个也可以使用附加有位置输入的功能的半导体显示装置。注意，可以通过在半导体显示装置中设置触摸屏来对其添加位置输入的功能。此外，也可以通过在半导体显示装置的像素部中设置被称为光电传感器的光电转换元件来对其添加位置输入装置的功能。通过将根据本发明的一个方式的半导体装置用于掌上电脑的驱动电路，可以提供功耗低且工作稳定的掌上电脑。通过将根据本发明的一个方式的半导体显示装置用于第一显示部5603或第二显示部5604，也可以提供高清晰度的掌上电脑。

图15E示出移动电话，其包括框体5801、显示部5802、声音输入部5803、音声输出部5804、操作键5805、光接收部5806等。通过将接收到光接收部5806的光转换为电信号，可以提取外部的图像。通过将根据本发明的一个方式的半导体装置用于移动电话的驱动电路，可以提供功耗低且工作稳定的移动电话。通过将根据本发明的一个方式的半导体显示装置用于显示部5802，可以提供高清晰度的移动电话。

本实施方式可以与其他实施方式适当地组合而实施。

附图标记说明

100：半导体装置；101：电路；102：晶体管；103：晶体管；104：布线；105：布线；106：布线；107：布线；108：布线；109：晶体管；110：电容器；200：脉冲发生器；200_1至200_y：脉冲发生器；201：电路；202：晶体管；203：晶体管；204：晶体管；205：布线；206：布线；207：布线；208：布线；209：布线；210：布线；211：布线；212：布线；213：布线；214：布线；215：晶体管；216：晶体管；217：晶体管；218：晶体管；219：晶体管；220：晶体管；221：晶体管；222：晶体管；223：晶体管；224：电容器；225：电容器；230：电阻；231：电阻；232：实线；233：实线；300：脉冲发生器；301：电路；302：晶体管；303：晶体管；304：晶体管；305：布线；306：布线；307：布线；308：布线；309：布线；310：布线；311：布线；312：布线；313：布线；314：布线；315：晶体管；316：晶体管；317：晶体管；318：晶体管；319：晶体管；320：晶体管；330：脉冲发生器；331：电路；332：晶体管；333：晶体管；334：晶体管；335：布线；336：布线；337：布线；338：布线；339：布线；340：布线；341：布线；342：布线；343：布线；344：布线；345：布线；346：晶体管；347：晶体管；348：晶体管；349：晶体管；350：晶体管；351：晶体管；352：晶体管；360：脉冲发生器；361：电路；362：晶体管；363：晶体管；364：晶体管；365：布线；366：布线；367：布线；368：布线；369：布线；370：布线；371：布线；372：布线；374：布线；375：布线；376：晶体管；377：晶体管；378：晶体管；379：晶体管；380：晶体管；381：晶体管；382：晶体管；400：脉冲发生器；401：电路；402：晶体管；403：晶体管；404：晶体管；405：布线；406：布线；407：布线；408：布线；409：布线；410：布线；411：布线；412：布线；414：布线；415：布线；416：晶体管；417：晶体管；418：晶体管；419：晶体管；420：晶体管；421：晶体管；422：晶体管；423：晶体管；430：脉冲发生器；431：电路；432：晶体管；433：晶体管；434：晶体管；435：布线；436：布线；437：布线；438：布线；439：布线；440：布线；441：布线；442：布线；444：布线；445：布线；446：晶体管；447：晶体管；448：晶体管；449：晶体管；450：晶体管；451：晶体管；452：晶体管；453：晶体管；500：反相器；501：电路；502：晶体管；503：晶体管；504：布线；505：布线；506：布线；507：布线；508：布线；509：布线；510：晶体管；511：晶体管；512：晶体管；513：电容器；700：衬底；701：像素部；702：信号线驱动电路；703：扫描线驱动电路；704：端子；800：衬底；802：栅极绝缘膜；812：导电膜；813：半导体膜；814：导电膜；815：导电膜；816：导电膜；817：半导体膜；818：导电膜；819：导电膜；820：绝缘膜；821：绝缘膜；822：导电膜；823：接触孔；824：绝缘膜；825：EL层；826：导电膜；830：晶体管；831：晶体管；832：发光元件；833：电容器；840：像素；841：驱动电路；1602：栅电极；1603：栅极绝缘膜；1604：半导体膜；1605：导电膜；1606：导电膜；1607：绝缘膜；1612：栅电极；1613：栅极绝缘膜；1614：半导体膜；1615：导电膜；1616：导电膜；1617：绝缘膜；1618：沟道保护膜；1622：栅电极；1623：栅极绝缘膜；1624：半导体膜；1625：导电膜；1626：导电膜；1627：绝缘膜；1642：栅电极；1643：栅极绝缘膜；1644：半导体膜；1645：导电膜；1646：导电膜；1647：绝缘膜；5001：框体；5002：框体；5003：显示部；5004：显示部；5005：麦克风；5006：扬声器；5007：操作键；5008：触屏笔；5201：框体；5202：显示部；5203：支架；5401：框体；5402：显示部；5403：键盘；5404：指向装置；5601：第一框体；5602：第二框体；5603：第一显示部；5604：第二显示部；5605：连接部；5606：操作键；5801：框体；5802：显示部；5803：声音输入部；5804：声音输出部；5805：操作键；5806：光接收部。

本申请基于2011年8月29日提交到日本专利局的日本专利申请No.2011-185614，通过引用将其完整内容并入在此。

Claims

1.一种半导体装置，包括：

第一晶体管；

第二晶体管；

第三晶体管；以及

第四晶体管，

其中，所述第一晶体管的源极和漏极中的一个电连接到第一布线，

其中，所述第一晶体管的所述源极和所述漏极中的另一个电连接到第二布线以及所述第二晶体管的源极和漏极中的一个，

其中，所述第二晶体管的所述源极和所述漏极中的另一个电连接到第三布线，

其中，所述第三晶体管的源极和漏极中的一个电连接到第四布线，

其中，所述第三晶体管的所述源极和所述漏极中的另一个电连接到所述第二晶体管的栅极，

其中，所述第四晶体管的源极和漏极中的一个电连接到所述第四布线，

其中，所述第四晶体管的所述源极和所述漏极中的另一个电连接到所述第一晶体管的栅极，

其中，所述第一晶体管的所述栅极电连接到所述第三晶体管的栅极，

其中，所述第三布线被供应时钟信号，以及

其中，所述第二布线输出信号。

2.一种半导体装置，包括：

第一晶体管；

第二晶体管；

第三晶体管；

第四晶体管；以及

第五晶体管，

其中，所述第五晶体管的源极和漏极中的一个电连接到所述第二晶体管的所述栅极，

其中，所述第五晶体管的所述源极和所述漏极中的另一个电连接到第五布线，

其中，所述第三布线被供应时钟信号，以及

其中，所述第二布线输出信号。

3.一种半导体装置，包括：

第一晶体管；

第二晶体管；

第三晶体管；以及

第四晶体管，

其中，所述第三布线被供应时钟信号，

其中，所述第二布线输出信号，以及

其中，所述第一晶体管的沟道宽度大于所述第三晶体管的沟道宽度。

4.一种半导体装置，包括：

第一晶体管；

第二晶体管；

第三晶体管；

第四晶体管；以及

第五晶体管，

其中，所述第三布线被供应时钟信号，以及

其中，所述第二布线输出信号，以及