KR0175228B1 - 논리회로 및 액정표시장치 - Google Patents

논리회로 및 액정표시장치 Download PDF

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KR0175228B1
KR0175228B1 KR1019950030305A KR19950030305A KR0175228B1 KR 0175228 B1 KR0175228 B1 KR 0175228B1 KR 1019950030305 A KR1019950030305 A KR 1019950030305A KR 19950030305 A KR19950030305 A KR 19950030305A KR 0175228 B1 KR0175228 B1 KR 0175228B1
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히로시 요네다
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

본 발명의 논리회로는 복수의 논리신호에 논리 연산을 행하여 논리결과신호를 출력한다. 상기 논리회로는 패스 트랜지스터 논리회로를 구비하며, 상기 패스 트랜지스터 회로는 : 복수의 전개효과 트랜지스터중 적어도 2개가 직렬로 접속되고, 상기 적어도 2개의 전계효과 트랜지스터의 각 게이트 전극이 대응하는 제1논리신호를 수신하며, 그의 드레인과 소스전극 중 하나가 대응하는 제2논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 적어도 2개의 복수의 전계효과 트랜지스터의 드레인과 소스전극중 타방을 연결하고, 논리결과신호를 출력하기 위한 노드를 포함한다. 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)이다.

Description

논리회로 및 액정표시장치
제1도는 본 발명의 패스 트랜지스터 논리회로에 사용되는 박막트랜지스터의 단면도이다.
제2a도는 본 발명의 제1실시예에 따른 패스 트랜지스터 논리회로도이다.
제2b 및 c도는 각각 a도에 보인 패스 트랜지스터회로에 사용된 XOR/XNOR회로 및 풀업회로의 회로 구성을 보인 도면이다.
제2d 및 e도는 각각 b 및 c도에 보인 XOR/XNOR 회로 및 풀업회로의 논리기능을 보인 도면이다.
제3도는 제2a도에 보인 패스 트랜지스터 논리 회로가 사용되는 4-2 가산기를 보인 도면이다.
제4도는 제2a도에 보인 패스 트린지스터 논리 회로가 제25a도에 보인 종래 CMOS 논리회로의 동작특성의 시뮬레이션 결과를 보인 도면이다.
제5a도는 본 발명의 제2실시예의 패스 트랜지스터 논리회로가 사용되는 액정표시장치의 개략도이다.
제5b도는 제5a도에 보인 액정표시장치의 화소부를 보인 도면이다.
제6도는 본 발명의 제2실시예의 패스 트랜지스터 논리회로가 사용되는 주사신호선 구동회로를 보인 도면이다.
제7도는 종래 CMOS 논리회로가 사용되는 종래 주사신호선 구동회로를 보인 도면이다.
제8도는 제6도에 보인 주사신호선 구동회로에 사용되는 패스 트랜지스터 논리회로의 구성을 보인 도면이다.
제9도는 제7도에 보인 주사신호선 구동회로에 사용되는 종래 CMOS 논리회로의 구성을 보인 도면이다.
제10도는 제8도에 보인 패스 트랜지스터 논리 회로의 동작특성의 시뮬레이션 결과를 보인 도면이다.
제11도는 제9도에 보인 종래 CMOS 논리회로의 동작특성의 시뮬레이션 결과를 보인 도면이다.
제12도는 본 발명의 제3실시예의 패스 트랜지스터 논리회로가 사용되는 데이터신호선 구동회로를 보인 도면이다.
제13도는 상기 데이터신호선 구동회로의 시프트레지스터부를 보인 도면이다.
제14a도는 상기 데이터신호선 구동회로에 있어서 시프트레지스터부에서 내부 노드로 출력되는 샘플링 신호들의 파형도이다.
제14b도는 상기 데이터신호선 구동회로에 있어서 패스 트랜지스터 논리 회로에서 출력되는 논리(AND) 신호들의 파형도이다.
제15도는 영상신호가 화소에 기입될 데이터 신호선에 공급될 때 영상신호의 변동을 보인 도면이다.
제16는 종래 CMOS 논리회로가 사용되는 종래 데이터신호선 구동회로를 보인 도면이다.
제17도는 제12도에 보인 데이터신호선 구동회로에 사용되는 패스 트랜지스터 논리회로와 버퍼회로를 보인 도면이다.
제18도는 제16도에 보인 데이터신호선 구동회로에 사용되는 종래 CMOS 논리회로와 버퍼회로를 보인 도면이다.
제19는 제17도에 보인 패스 트랜지스터 논리회로의 동작특성의 시뮬레이션 결과를 보인 도면이다.
제20도는 제18도에 보인 종래 CMOS 논리회로의 동작특성의 시뮬레이션 결과를 보인 도면이다.
제21a도는 본 발명의 패스 트린지스터 논리회로가 제공된 액정표시장치의 화소부를 보인 도면이다.
제21b도는 스위칭 트랜지스터 대신 패스 트랜지스터 논리회로가 제공된 액정표시장치의 화소부를 보인 도면이다.
제22a 및 b도는 종래 CMOS 논리회로(INV)의 회로 구성 및 대응 논리기 능을 보인 도면이다.
제23a 및 b도는 종래 CMOS 논리회로(NAND)의 회로 구성 및 대응 논리 기능을 보인 도면이다.
제24a 및 b도는 종래 CMOS 논리회로(NOR)의 회로 구성 및 대응 논리기능을 보인 도면이다.
제25a도는 종래 CMOS 논리회로(XOR)의 논리기능을 보인 도면이다.
제25b도는 a도에 보인 종래 CMOS 논리회로(XOR)의 회로구성을 보인 도면이다.
제25c도는 a도에 보인 3개의 XOR논리회로를 구성하는 종래 CMOS 논리회로의 회로구성를 보인 도면이다.
제26a 및 b도는 패스 트랜지스터회로(AND/NAND)의 회로구성 및 대응 논리기능을 보인 도면이다.
제27a 및 b도는 패스 트랜지스터회로(OR/NOR)의 회로구성 및 대응 논리기능을 보인 도면이다.
제28a 및 b도는 패스 트랜지스터회로(XOR/XNOR)의 회로구성 및 대응논리기능을 보인 도면이다.
* 도면의 주요부분에 대한 부호의 설명
21, 22, 23, 24 : 트랜지스터 100 : 박막 트랜지스터
101 : 절연성 기관 102 : 활성층
104 : 게이트 절연막 105 : 층간절연막
110 : 논리회로 112 : 풀업회로
120, 140 : 패스트랜지스터회로 150,190 : 버퍼회로
180 : CMOS 회로 200 : 가산기
300 : 4-2 가산기 301 : 화소
302 : 데이터 신호선 구동회로 303, 400 : 주사 신호선 구동회로
본 발명은 논리회로 및 액정표시장치에 관한 것으로, 특히 전계효과 박막트랜지스터(TFT)를 사용한 패스 트랜지스터 로직을 포함하는 논리회로 및 상기 패스 트랜지스터 논리회로를 사용하는 액정표시장치에 관한 것이다.
반도체장치에 사용되는 논리회로는 연산속도, 소비전력, 점유면적, 및 동작 안정도에 대해 높은 성능을 갖도록 요망된다. 이 특성향상에 대한 요구는 반도체장치를 사용하는 시스템이 더욱 소형화되고 고도로 집적될수록 증대된다.
종래의 논리회로로서는 CMOS 논리회로가 잘 알려져 있다. 제22a 내지 24b도는 전원단자(VCC)와 접지단자(GND)간에 결합된 복수의 전계효과 트랜지스터를 포함하는 기본 논리 게이트를 보여준다. 이 트랜지스터들은 전원전압과 접지전압간의 전압차를 이용하여 동작되며, 2진 논리신호가 각 트랜지스터의 게이트전극에 입력된다.
제22a 및 22b도는 각각 반전회로(1)의 회로구성 및 대응하는 논리기능(INV)을 도시한다. 제23a 및 23b도는 각각 NAND회로(2)의 회로구성 및 대응하는 논리기능(NAND)을 도시한다. 제24a 및 24b도는 각각 NOR회로(3)의 회로구성 및 대응하는 논리기능(NOR)을 도시한다. 보다 복잡한 논리는 불대수 이론에 따라 이들 기본 논리회로의 조합에 의해 실현될 수 있다.
예를 들면, 제25a도에 도시한 바와 같이 배타적 OR(XOR) 기능이 제25b도에 도시한 바와 같이 2개의 INV회로(1) 및 3개의 NOR회로(2)를 사용하여 XOR회로 (10)로서 실현된다. 이 XOR회로(10)는 다수의 게이트를 필요로 하는 비교적 큰 회로이다. 48개의 트랜지스터를 포함하는 CMOS 논리회로(11)는 매우 큰 회로로 예측된다.
최근, 패스 트랜지스터 논리회로가 제안되어 매우 주목되고 있다(예컨대, IEEE JOURNAL OF SOLID -STATE CIRCUITS, Vol. 25, No. 2, April 1990, pp. 388-395참조). 이 논문에 기술된 패스 트랜지스터 논리회로는 n채널 MOS트랜지스터들로 구성된다. 2진 논리신호가 게이트전극 및 드레인전극에 입력되어 논리회로에 포함된 트랜지스터의 수가 감소되어 고속 연산을 실현하고 소비전력을 절감하도록 하고 있다.
제26a 및 28b도는 전형적인 패스 트랜지스터 논리회로를 나타낸다. 제26a 및 26b도는 AND/NAND 회로(4)의 논리구성 및 대응하는 논리기능을 도시한다. 신호 A(/A) 및 B(/B)가 AND/NAND회로(4)에 입력되고, 신호 A 및 B의 연산결과(C) 및 NAND 연산결과(/C)가 출력된다.
이와 유사하게, 제27a 및 27b도는 각각 OR/NOR 회로(5)의 논리구성 및 대응하는 논리기능을 도시한다. 제28a 및 28b도는 각각 XOR/XNOR 회로(6)의 논리구성 및 대응하는 논리기능을 도시한다.
AND/NAND 또는 OR/NOR 기능과 같은 비교적 간단한 논리기능의 경우, CMOS 논리와 패스 트랜지스터 논리회로간의 이용되는 트랜지스터의 수에 있어서의 큰 차이는 없다. 그러나, XOR/XNOR 기능과 같은 비교적 복잡한 논리기능의 경우, 패스 트랜지스터 논리회로에 포함된 트랜지스터의 수는 제28a도에 도시한 바와 같이 CMOS 논리회로에 포함된 수보다 매우 적다.
상기한 종래의 패스 트랜지스터 논리회로는 다음과 같은 단점이 있다.
신호들이 n채널 트랜지스터에 의해서만 전파되기 때문에, 트랜지스터들의 임계전압량만큼 출력신호의 전압레벨이 전원전압레벨로 부터 본질적으로 감소되고, 고전압레벨의 출력신호만 충분치 않게 된다. p채널 트랜지스터가 사용되는 경우, 저전압레벨의 출력신호가 열화된다.
p형 반도체 기판에 형성된 n채널 트랜지스터들이 사용될 때, 트랜지스터를 안정적으로 동작시키기 위해 기판의 벌크 부분과 n채널 트랜지스터의 소스 및 드레인영역간에 역바이어스 전압이 인간될 수 있도록 기판의 전압레벨이 설정된다. 예컨대, 고전압레벨의 신호가 전송되는 경우등에 있어서, 소스 및 드레인 전극의 전압레벨은 기판의 그것보다 높아진다. 이 경우, 실효 임계전압(즉, 게이트전극 아래에 형성된 채널의 게이트전압레벨)이 기판전압효과로 인해 높아진다. 따라서, 예컨대, 5V의 소스전압레벨과 0.8V의 임계전압에 대해서, 출력전압레벨은 약 3.3V로 되어 소스전압레벨로부터 1.7V 감소된다. 이는 논리회로의 트랜지스터를 적절히 동작시키기 위한 가용 전압레벨을 감소시켜, 측정이 이러한 에러를 회피하지 않는한 오동작이 발생하게 된다.
패스 트랜지스터 논리회로에 있어서, 입력신호가 채널과 게이트전극간의 용량(즉, 게이트 절연막 용량)은 물론 소스전극 및 드레인전극과 기판간의 기생 용량(즉, pn접합 용량)을 구동(즉, 충방전)하기 때문에 트랜지스터의 드레인전극에 입력되는 입력신호상의 부하는 비교적 크다. 직렬접속된 복수의 기본 논리 게이트를 포함하는 패스 트랜지스터 논리회로의 경우, 입력신호는 복수의 채널 게이트 용량, 소스-기판 용량, 및 드레인-기판 용량을 구동하기 위해 사용된다. 따라서, 패스 트랜지스터 논리 회로로부터의 출력신호가 열화된다. 이와 같은 문제를 제거하기 위해, 출력신호를 정형하기 의한 인버터와 같은 버퍼회로가 기본 논리 게이트들의 결합단마다 필요하게 된다. 이 버퍼회로는 패스 트랜지스터 논리회로를 사용하여 얻어진 동작속도의 향상 및 트랜지스터의 수의 감소의 효과를 저하시킨다.
또한, 패스 트랜지스터 논리회로는 단일형 트랜지스터(상기 예에서는 n채널 트랜지스터들)로 구성되기 때문에, 논리회로의 구성과 CMOS 트랜지스터로 구성되는 버퍼회로의 구성에 일관성이 없다. 상기 논리회로와 버퍼회로에 사용된 n채널 트랜지스터와 p채널 트랜지스터의 수는 다르기 때문에, n채널 트랜지스터와 p채널 트랜지스터들이 랜덤하게 배치되어 반도체 기판에 있어서의 웰형상이 복잡하게 된다. 예컨대, 웰이 다수의 많은 작은 부분으로 분할되는 복잡한 형상으로 되어 무효영역이 커지게 되어, 안정한 웰 전원 등의 제공이 어렵게 된다. 이는 반도체기판에 있어서의 트랜지스터에 대한 웰의 실효적인 레이아웃을 어렵게 한다.
본 발명의 논리회로는 복수의 입력논리신호에 대해 논리연산을 행한다. 상기 논리회로는 패스 트랜지스터 논리회로를 구비하고, 상기 패스 트랜지스터회로에 포함되는 전계효과 트랜지스터는 박막 트랜지스터이며, 제1 및 제2상기 트랜지스터는 제1논리신호를 수신하기 위해, 공통 접속된 접지 전극을 갖고, 상기 제1트랜지스터의 소스 전극과 상기 제2트랜지스터의 드레인 전극은 제2논리신호를 수신하기 위해 공통접속되며, 상기 제1트랜지스터의 드레인 전극과 상기 제2트랜지스터의 소스 전극은 상기 제1 및 제2논리신호에 대해 상기 제1 및 제2트랜지스터에 의해 행해지는 논리 연산의 결과를 출력한다.
본 발명의 실시예1에 있어서, 본 발명의 논리회로는 복수의 입력논리신호에 논리연산을 행하여 논리결과신호를 출력하는 논리회로로서, 상기 논리회로는, 복수의 전계효과 트랜지스터중 적어도 2개가 직렬로 접속되고, 상기 적어도 2개의 전계효과 트랜지스터의 각 게이트 전극이 공통접속되어 대응하는 제1논리신호를 수신하며, 상기 적어도 2개의 전계효과 트랜지스터의 각각의 드레인전극 및 소스전극중 하나가 대응하는 제2 논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 적어도 2개의 전계효과 트랜지스터의 각각의 드레인과 소스전극중 다른 것을 접속하여 논리결과신호를 출력하기 위한 노드; 를 포함하는 패스 트랜지스터 논리회로를 구비하며, 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)이다.
본 발명의 다른 실시예에 있어서, 본 발명의 논리회로는 패스 트랜지스터 회로를포함하여, 상기 패스 트랜지스터 회로는, 복수의 전계효과 트랜지스터 중 적어도 2개가 직렬로 접속되어 1쌍을 형성하고, 상기 1쌍의 각 전계효과 트랜지스터의 게이트 전극이 대응하는 제1논리신호를 수신하며, 상기 1쌍의 각 전계효과 트랜지스터에 대한 드레인과 소스전극중 하나가 대응하는 제2논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 1쌍의 트렌지스터와 상기 복수의 전계효과 트랜지스터의 다른 트랜지스터를 연결하고, 논리결과신호를 출력하기 위한 노드; 를 포함하고, 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)들이다.
본 발명의 또 다른 실시예에 있어서, 상기 패스 트랜지스터 논리회로는 논리결과신호와 그의 반전신호를 포함하는 1쌍의 신호를 출력하기 위한 1쌍의 노드를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 패스 트랜지스터 논리회로는 채널폭당 ON저항이 다른 채널형 TFT들의 그것 보다 적은 공통채널형 TFT들로 구성된다.
본 발명의 또 다른 실시예에 있어서, 상기 패스 트랜지스터 논리회로는 n채널형 TFT와 p채널형 TFT를 모두 포함한다.
본 발명의 또 다른 실시예에 있어서, 각 TFT의 박막이 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘중 하나로 이루어진다.
본 발명의 또 다른 실시예에 있어서, TFT들의 박막이 유리기판상에 형성된 다결정 실리콘 박막이다.
본 발명의 또 다른 실시예에 있어서, 상기 패스 트랜지스터 논리회로가 기판상에 형성되며, 액정표시장치의 화소 어레이의 스위칭 TFT들도 상기 기판상에 형성된다.
본 발명에 따른 액정표시장치는, 절연기판상에 매트릭스형태로 배열된 복수의 화소를 포함하는 화소 어레이; 각 화소에 데이터 신호를 공급하기 위한 복수의 데이터 신호선; 화소로의 데이터 신호의 공급의 제어하는 주사 신호를 각 화소에 공급하기 위한 복수의 주사 신호선; 각 데이터 신호선으로의 데이터 신호의 인가를 제어하기 위한 데이터신호선 구동회로; 및 각 주사신호선으로의 주사 신호의 인가를 제어하기 위한 주사신호선 구동회로를 포함한다. 상기 화소 어레이, 데이터신호선 구동회로 및 주사신호선 구동회로중 적어도 하나는 복수의 입력 논리신호로 논리연산을 행하고 논리결과신호를 출력하기 위한 논리회로를 구비하며, 상기 논리회로는, 복수의 전계효과 트랜지스터중 적어도 2개가 직렬로 접속되고, 상기 적어도 2개의 전계효과 트랜지스터의 각 게이트 전극이 대응하는 제1논리신호를 수신하며, 그의 드레인과 소스전극중 하나가 대응하는 제2논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 적어도 2개의 전계효과 트랜지스터의 드레인과 소스 전극들중 다른 것을 연결하고, 논리결과신호를 출력하기 위한 노드를 포함하며, 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)인, 패스 트랜지스터 논리회로를 포함한다.
본 발명의 실시예1에 있어서, 논리회로는 패스 트랜지스터 논리회로를 포함하며, 복수의 박막 트랜지스터(TFT); 상기 복수의 TFT에 포함된 제1TFT 및 제2TFT의 소스전극들을 연결하고, 논리결과신호를 출력하기 위한 제1노드; 및 상기 복수의 TFT에 포함된 제3TFT 및 제4TFT의 소스전극들을 연결하고, 논리결과신호의 반전신호를 출력하기 위한 제2노드를 포함하며, 상기 제1TFT의 드레인전극에 제1논리신호가 입력되고, 상기 제3TFT의 드레인 전극에 반전된 제1논리신호가 입력되고, 상기 제2TFT의 드레인 전극에 제2논리신호가 입력되고, 상기 제4TFT의 드레인 전극에 반전된 제2논리신호가 입력되며, 상기 제2논리신호와 상기 반전된 제2논리신호중 하나가 상기 제1TFT 및 제3TFT의 게이트전극들에 입력되고, 상기 제2논리 신호와 상기 반전된 제2논리신호중 다른 것이 상기 제2 TFT 및 제4TFT의 게이트전극들에 입력되는, 패스 트랜지스터 논리회로를 구비한다.
본 발명의 다른 실시예에 있어서, 논리회로는, 복수의 박막 트랜지스터(TFT); 상기 복수의 TFT에 포함된 제1TFT 및 제2TFT의 소스전극들을 연결하고, 논리결과신호를 출력하기 위한 제1노드; 및 상기 복수의 TFT에 포함된 제3TFT 및 제4 TFT의 소스전극들을 연결하고, 반전된 논리결과신호를 출력하기 위한 제2노드를 포함하며, 상기 제1TFT 및 제4TFT의 드레인전극에 제1 논리신호가 입력되고, 상기 제2TFT 및 제3TFT의 드레인전극에 반전된 제1논리신호가 입력되고, 상기 제2TFT 및 제4TFT의 게이트전극에 제2논리신호가 입력되고, 상기 제1TFT 및 제3TFT의 게이트전극에 반전된 제2논리신호가 입력되는, 패스 트랜지스터 논리회로를 구비한다.
본 발명의 또 다른 실시예에 있어서, 논리회로는 복수의 박막 트랜지스터(TFT)를 포함하는 패스 트랜지스터 논리회로를 구비하며, 상기 복수의 TFT중 적어도 2개의 TFT가 직렬로 접속되어 1쌍을 형성하고, 상기 쌍에 포함된 TFT들이 공통채널형 TFT들을 구성하고, 상기 쌍의 각 TFT의 게이트 전극이 대응하는 제1논리신호를 수신하고, 상기 쌍의 각 TFT의 드레인과 소스 전극중 하나가 대응하는 제2 논리신호를 수신하며, 다른 채널형의 상보적 TFT가 상기 쌍의 각 TFT에 대해 제공되고, 상기 상보적 TFT의 게이트 전극은 상기 대응하는 제1논리신호를 수신한다.
상기한 바와 같이, 본 발명은 (1)트랜지스터들을 적절히 동작시키기 위한 충분한 전압 레벨이 제공될 수 있도록 기판 전압 효과가 제거되는 패스 트랜지스터 논리회로를 제공하고, (2)트랜지스터들이 용이하게 레이아웃될수 있도록 복잡한 구성이 아닌 패스 트랜지스터 논리회로를 제공하고, (3)고속연산이 실현되고 그의 면적 및 소비전력이 감소되는 패스 트랜지스터 논리회로를 제공하며, (4)상기 패스 트랜지스터 논리회로를 포함하는 액정표시장치를 제공한다.
본 발명의 상기 목적 및 기타 특징을 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.
이하, 첨부도면들을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
[실시예 1]
제1도는 본 발명의 패스-트랜지스터 논리회로에 사용되는 박막트랜지스터(TFT)(100)의 구성을 나타낸다. 상기 TFT(100)에서, 활성층(102)은 절연성기판(101)상에 형성된다. 이 실시예에서, 활성층(102)으로서 실리콘막이 사용된다. 상기 실리콘막은 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘등으로 만들어진다. 절연성 기판(101)은 석영, 사파이어, 또는 유리 등의 절연체로 되거나, 또는 절연층으로서 산화된 표면을 가진 실리콘 기판 등의 절연층이 제공되어 있는 기판으로 될 수 있다.
활성층(102)은 채널영역(102a), 및 그 채널영역(102a)의 양측에 제공된 소스영역(102b)과 드레인 영역(102c)을 포함한다. 소스영역(102a)과 드레인 영역(102c)은 불순물을 실리콘막에 도핑함에 의해 형성된다. 트랜지스터는 불순물에 따라 n-채널형 트랜지스터 또는 p-채널형 트랜지스터로 형성된다. 예컨대, n-채널형 트랜지스터는 실리콘막에 인 또는 비소등과 같은 V족 원소를 도핑하여 형성된다. 한편, p-채널형 트랜지스터는 실리콘막에 보론 등의 Ⅲ족 원소를 도핑하여 형성된다.
실리콘 산화막 등의 게이트 절연막(104)이 활성층(102)을 피복하도록 기판(101)상에 형성된다. 채널영역(102a)상에는 게이트 절연막(104)을 통해 게이트 전극(103)이 형성되고 상기 채널영역과 게이트전극 사이에 게이트 절연막이 끼워져 있다. 게이트전극(103)은 다결정리기콘, 텅스텐, 티탄, 몰리브덴, 또는 알루미늄으로 만들어진다.
또한, 실리콘 산화막 등의 층간절연막(105)이 게이트전극(103) 및 절연막(104)상에 형성된다. 상기 절연막들(105,104)은 각각 소스영역(102b)과 드레인영역(102c)에 대응하는 콘택트홀(105a,105b)을 가진다. 소스전극(106a)과 드레인전극(106b)은 층간절연막(105)상에 형성된다. 소스전극(106a)은 콘택트홀(105a)을 통해 활성층(102)의 소스영역(102c)에 접속된다. 드레인전극(106b)은 콘택트홀(105b)을 통해 활성층의(102) 드레인영역(102c)에 접속된다. 상기 소스 및 드레인전극들(106a,106b)은 알루미늄, 구리등으로 만들어진다.
제2a도는 본 발명의 패스-트랜지스터 논리회로(110)를 나타낸다. 상기 패스-트랜지스터 논리회로(110)는 제2d도에 도시된 바와 같이 직렬로 접속된 3개의 배타적 논리회로(XOR/XNOR)회로(111)를 포함한다. 상기 패스-트랜지스터 논리회로(110)는, 예컨대 제3도에 도시된 바와 같이 4-2가산기(200)에 사용된다. 제3도에는, 패스-트랜지스터 논리회로(110)와 같은 논리단을 가진 대응하는 논리회로(110')가 도시된다. 4-2가산기(200)는 당업자들에게 알려진 바와 같이, CPU(중앙연산처리장치)에 조합된 승산기에 사용되는 공통 모듈이다.
제2a도의 패스-트랜지스터 논리회로(110)는 4-2가산기(200)의 크리티컬패스(최대의 지연시간을 갖는 신호경로)에 대응한다. (예컨대, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 26, No.4, April 1991 pp. 600-606). 4-2가산기(200)에 4개의 신호들(A,B,C,D)이 입력되고, 그 4-2가산기(200)는 신호들(S,C1,C2)을 출력한다. 4-2가산기(200)의 크리티컬 패스는 제3도에 도시된 논리회로(110')에서와 같이 화(和)신호(S)를 출력하는 경로이다.
제2b도는 XOR/XNOR회로(111)의 구성을 나타낸다. XOR/XNOR 회로(111)는 4개의 트랜지스터들(21,22,23,24)을 포함한다. 트랜지스터들(21,22)의 소스전극들은 논리신호(C)를 출력하는 출력단자(노드) (27-1)에 접속된다. 이와 유사하게, 트랜지스터들(21,24)의 소스전극들은 논리신호(/C)를 출력하는 다른 출력단자(노드)(27-2)에 접속된다. 입력신호(A)는 입력단자(25-1)를 통해 트랜지스터들(21,24)의 각 드레인전극들에 입력되고, 입력신호(/A)는 다른 입력단자(25-1)를 통해 트랜지스터들(22,23)의 각 드레인전극들에 입력된다. 입력신호(B)는 입력단자(26-1)를 통해 트랜지스터들(22,24)의 각 게이트전극들에 입력되고, 입력신호(/B)는 입력단자(26-2)를 통해 트랜지스터들(21,23)의 각 게이트전극들에 입력된다.
상기 신호들(/A,/B,/C)은 각각 신호들(A,B,C)의 반전신호들이며, 반전이라는 용어는 신호가 하이일 때, 반전신호는 로우이고, 신호가 로우일 때, 반전신호가 하이로 됨을 의미한다. 이 표시방법은 신호들(A,B,C)이 아닌 다른 신호들에 대해서도 마찬가지이다.
제 2a도에 도시된 바와 같이, 그의 구성이 제2c도에 도시된 풀업회로(112)가 패스-트랜지스터 논리회로(110)의 출력부에 제공된다. 풀업회로는 트랜지스터들의 임계전압만큼 저하된 패스-프랜지스터 논리회로(110)의 출력신호의 진폭을 회복시키도록 사용된다. 제2e도는 풀업회로(112)의 심볼을 나타낸다.
제2a도에 도시된 바와 같이, 패스-트랜지스터 논리회로(110)는 한쌍의 논리신호들(E,/E)을 출력하며, 그 신호들(E,/E)간의 전압차에 의해 논리 정보가 전달된다. 따라서, 회로를 구동하기 위한 신호가, 1개의 신호(E) 또는 (/E)인 경우에 비해, 2배의 진폭을 갖게된다. 따라서 회로의 적절한 구동을 위한 신호의 충분한 전압레벨을 얻을 수 있다.
일반적으로, n-채널 트랜지스터는 p-채널형 트랜지스터보다 큰 콘덕턴스를 가진다. 이는 전자의 이동도가 정공의 이동도보다 크기 때문이다. 따라서, 동작속도를 향상시키기 위해서는 n-채널형 트랜지스터들이 p-채널 트랜지스터 보다 더 유리하다.
그러나, 다결정 실리콘 박막 트랜지스터를 포함하는 일부 경우에는, n-채널형 트랜지스터의 구조가 브레이크다운 전압 및/또는 누설전류를 제어하도록 개조된다. 예컨대, 채널폭을 크게하고, LDD 구조 또는 오프셋 구조를 채용하는 것등이다. 이 경우에, 원래의 p-채널형 트랜지스터의 콘덕턴스는 개조된 n-채널형 트랜지스터의 콘덕턴스보다 크게된다. 즉, p-채널 트랜지스터의 채널영역 양측에서의 기생저항을 포함하는 채널폭당 온 저항이 개조된 n-채널형 트랜지스터의 경우보다 작아지게 된다. 이 경우, 패스트랜지스터 논리회로용으로 n-채널형 트랜지스터 대신에 p-채널형 트랜지스터를 사용하는 것이 바람직하다. 본 발명에서는, 더 큰 콘덕턴스를 가진 임의 채널타입의 트랜지스터들이 패스-트랜지스터 논리회로용으로 선택되어 사용된다.
이제, 발명의 패스-트랜지스터 논리회로(110)(제2a도에 도시됨)를 그 패스-트랜지스터 논리회로(110)와 같은 논리기능을 가진 종래의 CMOS 논리회로(11)(제25a도에 도시됨)와 비교하여 설명한다. 패스-트랜지스터 논리회로(110)의 트랜지스터의 갯수는 종래의 CMOS 논리회로(11)는 트랜지스터 갯수 48개보다 크게 작은 14개이다. 또한, 패스-트랜지스터 논리회로(110)의 점유면적도 트랜지스터 갯수가 최소화됨에 따라 감소되며, 기생용량이 소멸됨으로써 전력소비도 감소된다.
제4도는 제2a도 및 25a도에 각각 도시된 본 발명에 따른 패스-트랜지스터 논리회로의 3단분의 XOR 논리회로의 동작과 종래의 CMOS 논리회로의 동작을 시뮬레이션한 결과를 나타낸다. 제4도에서, 곡선(40)(INPUT)은 입력신호(A)의 파형을 나타내며; 곡선(41)(PTL-TFT)은 박막 트랜지스터를 이용한 패스-트랜지스터 논리회로(110)에서의 출력신호(E)의 파형을 타나내며; 곡선(42)(PLT-IC)은 반도체 기판상에 형성된 트랜지스터를 이용한 패스-트랜지스터 논리회로에서의 출력신호의 파형을 타나내며; 곡선(43)(CMOS-TFT)은 박막 트랜지스터를 이용한 CMOS 트랜지스터 논리회로에서의 출력신호의 파형을 타나내며; 곡선(44)(CMOS-IC)은 반도체 기판상에 형성된 트랜지스터를 이용한 CMOS 트랜지스터 논리회로에서의 출력신호(E)의 파형을 나타낸다.
전술한 논리회로에 사용된 트랜지스터들은 각각 0.8μm의 게이트폭을 가진 것으로 가정한다. 또한, 상기 박막 트랜지스터들은 각각 단결정실리콘으로 제조된 박막을 가진 것으로 가정한다.
제4도에 도시된 바와같이, 입력신호(A)가 하이일때(그리고 입력신호(/A)가 로우일 때), 각 논리회로들에서의 출력신호는 각각의 지연시간 후에 확정된다. 그 지연시간은 입력신호(A)가 최대진폭의 1/2 진폭을 갖게 될 때의 시간으로부터 출력신호(E)가 최대진폭의 1/2 진폭을 갖게 될 때까지 측정된 시간으로 한다.
곡선(41)은 박막 트랜지스터를 이용한 패스-트랜지스터 논리회로(110)가 최소 지연시간을 가지는 것을 나타낸다. 패스-트랜지스터 논리회로용으로 반도체 기판상에 형성된 트랜지스터들 대신에 박막 트랜지스터를 이용함으로써, 패스-트랜지스터 논리회로의 동작속도를 향상시킨다. 곡선(42)과 곡선(41)을 비교하면, 지연시간의 비가 약 0.41로 감소된다. 한편, CMOS 논리회로(곡선(43)과 곡선(44) 참조)를 포함하는 경우에는, 박막 트랜지스터를 이용함으로써 상기 지연시간의 비가 0.69로 감소된다. 따라서, 반도체 기판상에 형성된 트랜지스터 대신에 박막 트랜지스터를 이용할때의 장점은 최소 지연시간에 관한 한, CMOS 논리회로보다는 패스-트랜지스터 논리회로의 경우가 더욱 크게 나타난다.
반도체 기판상에 형성된 트랜지스터를 이용한 논리회로의 동작을 나타내는 곡선(42)과 곡선(44)를 비교하면, CMOS 트랜지스터들 대신에 패스-트랜지스터를 사용함에 의해 지연시간의 비가 약 0.25로 감소된다. 한편, 박막 트랜지스터를 사용하는 논리회로의 동작을 나타내는 곡선(41)과 곡선 (43)을 비교하면, CMOS 트랜지스터 대신에 패스-트랜지스터를 사용함에 의해 지연시간의 비가 약 0.15로 감소된다. 따라서, 박막 트랜지스터가 사용되는 경우에, CMOS 트랜지스터 대신에 패스-트랜지스터를 사용할때의 장점은 최소 지연시간의 면에서 더욱 크게 나타난다.
이 실시예에서, 패스-트 랜지스터 논리회로를 사용함에 의해, 논리회로에 포함되는 트랜지스터의 갯수가 감소된다. 이에 따라, 신호 경로에서의 트랜지스터의 갯수가 감소됨으로써 동작속도가 향상되고 전력소비가 감소된다.
또한, 본 발명에서는, 미세 구조로 할 때의 어려움과 같은 박막 트랜지스터 제조시의 문제점을 트랜지스터의 갯수를 감소시킴에 의해 해결한다. 그 어려움은, 예컨대 절연층에서 반도체층의 결정성 향상을 위한 프로세스중에 온도범위의 제약으로 인한 것등이다.
박막 트랜지스터를 사용함에 의해, 종래 패스-트랜지스터 논리회로의 문제점이 해결될 수 있다. 박막 트랜지스터는, 소스 및 드레인 전극의 전압레벨들이 기판의 레벨보다 높을 때 유효임계전압이 증가되는 기판전압효과를 갖지 않기 때문에, 신호레벨(신호진폭)의 감소가 방지되어 논리회로가 적절하고 안정적으로 동작될 수 있다.
박막 트랜지스터는 소스 및 드레인 전극과 기판 사이에 기생용량을 갖지 않으므로, 입력신호의 부하가 반도체 기판상에 형성된 트랜지스터와 비교해 매우 작다. 따라서, 동작속도를 더욱 향상시킬 수 있고 전력소비를 감소시킬 수 있다. 또한, 입력신호의 부하를 감소시킴으로써, 출력신호의 파형정형을 위한 버퍼회로들의 갯수가 감소될 수 있다. 따라서, 논리회로를 더욱 소형화할 수 있다.
박막 트랜지스터는 반도체 기판내에 웰(well)들을 형성할 필요가 없으므로, 패스-트랜지스터 논리회로를 복잡하게 할 수 있는 n-채널형 트랜지스터와 p-채널형 트랜지스터의 레이아웃을 배열하기가 용이하다. 또한, 웰을 배치하는 공간, 웰의 경계에서의 영역, 및 웰 전위 레벨 설정을 위한 배선이 박막 트랜지스터에서는 필요하지 않으므로, 논리회로의 점유면적이 감소될 수 있다.
이 실시예에서는, 다른 채널 타입보다 콘덕턴스가 더 큰 단일채널형 박막 트랜지스터가 패스-트랜지스터 논리회로에 사용 됨으로써, 동작속도가 더욱 향상된다. 예컨대, 캐리어 이동도, 제조공정, 트랜지스터 구조, 트랜지스터 채널 폭등으로 인해, n-채널형 트랜지스터의 콘덕턴스가 p-채널형 트랜지스터의 콘덕턴스와 크게 다르다. 이 경우에는, 더 큰 콘덕턴스를 가진 박막 트랜지스터로 된 채널타입을 사용하여 패스-트랜지스터 논리회로를 구성하는 것이 매우 유익하다. 단일채널형 트랜지스터를 이용함으로써 제조공정수를 감소시켜서 생산성을 향상시킬 수 있다.
박막 트랜지스터의 반도체 층으로 실리콘 박막을 사용함에 의해, 실리콘 재료를 이용하는 종래의 프로세스 기술 및 설계기술을 논리회로의 생산에 용이하게 활용할 수 있다.
유리기판상에 형성된 다결정 실리콘 박막이 박막 트랜지스터용으로 사용되는 경우에, 그 박막 트랜지스터는 기판의 대면적에 걸쳐 형성될 수 있다. 따라서, 표시장치를 구동하기 위한 구동회로에 제공되는 논리회로 뿐 아니라 대형 표시영역고 고표시품위를 가진 표시장치에도 상기한 바와 같이 제조된 트랜지스터를 이용할 수 있다.
[실시예 2]
이 실시예에서는, 액정표시장치의 구동회로로 사용되는 본 발명의 패스-트랜지스터 논리회로의 응용에 대해 설명한다.
제5a도는 화소(301), 데이터 신호선 구동회로(소스 드라이버)(302), 및 주사 신호선 구동회로(게이트 드라이버)(303)를 포함하는 액정표시장치(300)를 나타낸다. 화소(301)는 매트릭스로 배열되어 데이터 신호선 SLj(j=1,2,......,m)과 주사신호선 GLi(i=1,2,...n)의 교차점들에 제공되며, 여기서은 j, i, m, n은 자연수이다. 데이터 신호선 구동회로(302)는 각 신호선(SLj)에 영상신호를 공급하며 주사신호선 구동회로(303)는 각 주사선(GLi)에 주사신호를 공급한다.
제5b도는 화소(301)의 구성(등가회로)을 나타낸다. 이 화소(301)는 스위칭소자로서의 트랜지스터(SW), 액정용량(CL), 및 필요에 따라 제공되는 보조용량(CS)을 포함한다. 주사선들(GLi) 중 하나가 선택되어 주사신호로써 공급되면, 대응하는 화소(301)의 스위칭소자(SW)가 도통상태로 구동되며, 신호선의 영상신호가 스위칭소자(SW)를 통해 선택된 화소(301)내에 기입된다.
상기 영상신호는 그리고 맥정용량(CL) 및 보조용량(CS)에 의해 보유된다. 화소전극과 대향전극(도시안됨) 사이의 전압차는 그 전극들 사이에 제공되는 액정의 투과율을 변조시킨다.
제5a도에서, DATA는 화소(301)에 기입될 영상신호입력을 나타내며, CLKS및 SPSS는 데이터 신호선 구동회로(302)를 동작시키는 타이밍신호를 나타내며, CLKG, SPSG, 및 GPS는 주사 신호선 구동회로(303)를 동작시키는 타이밍 신호를 나타낸다. 주사 신호선 구동회로(303)는 클럭신호(CLKG), 스타트신호(SPSG), 및 펄스신호(GPS)에 의해 주사신호를 생성하여, 그 주사신호를 주사선들(GLi)에 순차 공급한다.
제6도는 이 실시예의 주사 신호선 구동회로(303)의 구성을 나타낸다. 주사신호선 구동회로(303)는 수직방향으로 인접한 복수의 화소들(즉, 다른 주사선(GLi)에 접속된 화소)에 동일한 영상신호가 기입되는 것을 방지하는 구성을 가진다. 주사 신호선 구동회로(303)는 인접한 2개의 시프트 레지스터(SR)의 신호들과 펄스신호(GPS)를 출력하기 위해 3-입력 NAND 동작을 실행하는 패스-트랜지스터 논리회로(NAND3)(120)를 포함한다. 제6도에 도시된 바와 같이, 패스-트랜지스터 논리회로(120)는 2개의 n-채널 박막 트랜지스터(121,122) 및 2개의 p-채널 박막 트랜지스터(123,124)를 포함한다.
제7도는 NAND3 게이트로써 CMOS 논리회로를 이용하는 종래의 주사 신호선 구동회로(400)를 나타낸다.
제8도는 패스-트랜지스터 논리회로(NAND3)(120) 및 버퍼회로(INV)를 나타낸다. 이 실시예에서는, 병렬로 접속된 트랜지스터들(123,124)의 각 드레인 전극에 입력되는 입력신호가 고레벨(VCC)로 클립된다. 따라서, p-채널 트랜지스터의 경우에, 트랜지스터의 출력신호는 고레벨로서 전원 공급 전압 레벨(VCC)을 갖게되어, 그 출력신호로써 더 큰 부하를 구동할 수 있다. 따라서, 고속동작을 실현하기 위해서는 2개의 트랜지스터(123,124)에 p-채널 트랜지스터를 이용하는 편이 유익하다.
또한, n-채널 트랜지스터와 p-채널 트랜지스터를 상보적인 방식으로 병용함에 의해, 반전신호를 필요로 하지 않는다. 따라서, 논리회로를 소형화할 수 있다.
제9도는 제7도에 도시된 종래의 주사 신호선 구동회로(400)에 사용되는 종래의 CMOS 논리회로(NAND3)(130) 및 버퍼회로(INV)를 나타낸다. 제9도에 도시된 바와 같이, 종래의 CMOS 논리회로(NAND3)(130)는 3개의 n-채널 트랜지스터(131,132,133) 및 3개의 p-채널 트랜지스터(134,135,136)를 포함한다. 종래의 CMOS 논리회로(130)와 비교할 때, 본 발명의 패스-트랜지스터 논리회로(120)는 트랜지스터 갯수를 2/3로 감소시킨다.
제10도 및 11도는 본 발명의 패스-트랜지스터 논리회로(120) 및 종래의 CMOS 논리회로(130)의 동작을 시물레이션한 결과를 나타낸다. 상기 시물레이션에서는, 논리회로들(120,130)에 포함된 트랜지스터들이 각각 0.8μm 의 게이트 폭과 다결정 실리콘으로 제조된 박막을 가지는 것으로 가정한다. 제10도 및 11도에서, 곡선(50)(PULSE)은 입력신호 B(/B)의 파형을 나타내며, 곡선(51)(OUT(PTL))은 패스트랜지스터 논리회로(120)에서의 출력신호(OUT)의 파형을 나타내며; 곡선(52)OVT(CMOS)은 종래의 CMOS논리회로(130)에서의 출력신호(OUT)의 파형을 나타낸다.
제10도 및 11도에 도시된 바와 같이, 패스-트랜지스터 논리회로(120)의 동작속도는 종래의 CMOS 논리회로(130)에 비해 약 30% 증가된다. 그 동작속도는, 입력신호(PULSE)의 상승 에지와 하강 에지에 뒤이은 출력신호(OUT)의 지연 시간의 평방근(T)으로 측정된다 : T=((X2+Y2)/21/2, 여기에서 X는 입력신호(PULSE)가 그의 상승 에지에서 7볼트(즉, 최대진폭 14볼트의 절반)까지 상승된 시간으로부터 출력신호(OUT)가 입력신호(PULSE)에 뒤이어 7볼트까지 상승될 때의 시간까지의 지연시간을 나타내며, 이와 유사하게, Y는 입력신호(PULSE)가 그의 하강 에지에서 최대진폭 14볼트로부터 7볼트로 떨어질 때의 시간으로부터 출력신호(OUT)가 입력신호(PULSE)에 뒤이어 7볼트로 떨어질 때의 시간까지의 지연시간을 나타낸다.
이 실시예에서, 패스-트랜지스터 논리회로는 n-채널 트랜지스터 및 p-채널 트랜지스터를 포함하여, 1개의 신호를 이용하여 n-채널 및 p-채널 트랜지스터를 상보적인 방식으로 동작시킬 수 있다. 이에 따라, 논리회로를 동작시키기 위한 신호들의 갯수를 감소시킬 수 있다. 예컨대, 반전신호를 소거할 수 있다. 따라서, 반전신호 발생회로가 불필요하게 되어, 배선등이 감소됨으로써 논리회로가 소형화될 수 있고 전력소비가 감소될 수 있다.
[실시예 3]
이 실시예에서는, 제5a도에 도시된 액정표시장치(300)에 사용되는 다른 패스-트랜지스터 회로에 대해 설명한다.
제12도는 이 실시예의 데이터 신호선 구동회로(302)의 구성을 나타낸다. 데이터 신호선 구동회로(302)는, 클럭신호(CLKS) 및 스타트신호(SPSS)를 이용하여, 영상신호 DATA를 샘플링하고 그 영상신호 데이터를 데이터 신호선(SLj)에 순차 공급한다.
데이터 신호선 구동회로(302)는 수평방향으로 인접한 복수의 화소들(즉, 다른 신호선들(SLj)에 접속된 화소들)에 동일한 영상신호가 기입되는 것을 방지하고, 염상신호의 변동을 최소화하는 구성을 가진다.
제12도에 도시된 바와 같이, 데이터 신호선 구동회로(302)는 시프트 레지스터부(170)의 2개의 인접한 시프트 레지스터(SR)의 신호를 출력하기 위해 AND/NAND 동작을 실행하는 패스-트랜지스터 논리회로(AND/NAND)(140)를 포함한다. 또한, 데이터 신호선 구동회로(302)는 버퍼회로(150)와 샘플링 스위치(160)를 포함한다. 패스-트랜지스터 논리회로(140)는 4개의 n-채널 박막 트랜지스터(141)를 포함한다. 샘플링 스위치(160)는 패스-트랜지스터 논리회로(140)에서의 출력 논리신호(AND)와 그의 반전신호(NAND)에 의해 제어된다.
제12도에 도시된 바와 같이, 각 시프트 레지스터(SR)는 한쌍의 신호들 : 출력신호(B) 및 그의 반전신호(/B)를 출력한다. 따라서, 데이터 신호선 구동회로(302)는, 반전신호를 발생시키기 위한 새로운 회로가 필요하지 않는, 패스-트랜지스터 논리회로(140)를 이용하기에 적합하다. 또한, 패스-트랜지스터 논리회로(140)는 한쌍의 신호들을 출력함으로써, n-채널 트랜지스터와 p-채널 트랜지스터의 CMOS 구성을 가진 샘플링 스위치(160)를 제어하기에 적합하다.
이하, 데이터 신호선 구동회로(302)의 동작을 설명한다.
인접한 시프트 레지스터(SR)의 2개의 출력신호들의 AND 동작을 실행함에 의해, 인접한 데이터 신호선들(SLj)에 대응하는 샘플링 펄스 신호의 중첩부분이 하기와 같이 소거된다.
제13도는 데이터 신호선 구동회로(302)의 시프트 레지스터 부분(170)을 나타낸다. 제13도에 도시된 바와 같이, 시프트 레지스터 부분(170)은 각각 샘플링 펄스 신호(Nk)를 출력하는 시프트 레지스터(SRk)(k=1,2,....)로 구성된다.
제14도는 시프트 레지스터 부분(170)의 인접한 3개의 시프트 레지스터들(SRK)의 샘풀링 펄스 신호들(Nk)(k=1,2,3)을 나타낸다. 제14도에 도시된 바와 같이, 1개의 출력신호(Nk)는 인접한 샘플링 펄스 신호(Nk+1)와 그의 펄스폭의 절반만큼 중첩된다. 제14b도에 도시된 바와 같이, 인접한 샘플링 펄스 신호들(Nk,Nk+1)의 AND 동작을 실행함에 의해, 인접한 샘플링 펄스 신호들(Nk,Nk+1)의 중첩 부분이 소거된다.
인접한 샘플링 펄스 신호들(Nk,Nk+1)이 중첩부분을 갖는 경우에, 하기와 같은 문제를 야기한다. 제15도에 도시된 바와 같이, 샘플링 펄스신호(N2)에 대응하는 데이터 신호선(SL2)에 데이터 신호가 공급되는 시간 동안에(즉, 그 데이타 신호가 대응하는 화소에 기입되는 동안에), 샘플링 펄스 신호(N1)에 대응하는 앞의 데이터 신호선(SL1)에 공급되는 데이터 신호가 종료되고, 샘플링 펄스 신호(N3)에 대응하는 다음 데이터 신호선(SL3)에 공급되는 데이터 신호가 개시된다.
앞의 데이터 신호선의 데이터 신호 공급이 종료될 때, 샘플링 트랜지스터의 기생용량의 변동 및 데이터 신호의 부하의 감소에 의해 오프-노이즈가 발생된다. 이와 유사하게, 다음 데이터 신호선의 데이터 신호 공급이 개시될 때, 데이터 신호의 부하의 증가, 샘플링 트랜지스터의 기생용량의 변동, 및 다음 신호선에서의 데이터신호의 역류에 의해 온-노이즈가 발생된다. 온-노이즈 및 오프-노이즈는 데이터 신호선에 공급될 데이터 신호의 레벨을 변동시킨다.
인접한 샘플링 펄스 신호들(Nk,Nk+1)에 대해 AND 동작을 실행함에 의해, 인접한 샘플링 펄스 신호들(Nk,Nk+1)의 중첩부분이 소거된다. 따라서, 온-노이즈 및 오프-노이즈가 최소로 됨으로써 데이터 신호의 바람직하지 않은 레벨 변동이 방지된다. 또한, 영상신호의 불필요한 부분이 데이터 신호선(SLi)에 공급되지 않는다. 따라서, 전력소비를 감소시킬 수 있다.
샘플링 스위치(160)는 n-채널 트랜지스터와 p-채널 트랜지스터가 병렬로 접속되어 있는 CMOS 구성을 갖는다. 이 구성은 샘플링 트랜지스터의 차단시에 발생하는 노이즈를 상쇄하여 감소시킬 수 있다. 따라서, 더욱 높은 표시품위를 실현할 수 있다.
비교를 위해, 제16도에 종래의 CMOS 논리회로(NAND)(180)를 사용하는 종래의 데이터 신호선 구동회로(500)가 도시된다. 제17도는 본 발명의 패스-트랜지스터 논리회로(AND/NAND)(140) 및 버퍼회로(INV)(150)를 나타낸다. 제18도는 종래의 CMOS 논리회로(NAND)(180) 및 그에 대응하는 버퍼회로(INV)(190)를 나타낸다.
제17도 및 18도에 도시된 바와 같이, 패스-트랜지스터 논리회로(140)를 이용함에 의해, 버퍼회로(150)의 인버터(INV)의 갯수 및 반전동작의 단수를 감소시킬 수 있다. 패스-트린지스터 논리 회로(140)는 한쌍의 신호들을 출력함으로써, 종래의 CMOS 논리회로(180)의 경우와 같이 반전신호를 발생시키도록 출력신호를 반전시킬 필요가 없다. 패스-트랜지스터 논리회로(AND/NAND)(140)의 트랜지스터들의 갯수는 종래의 CMOS 논리회로(NAND)(180)의 개수와 동일하다.
제19도 및 20도는 제17도에 도시된 본 발명의 패스-트랜지스터 논리회로(140)와 버퍼회로(150), 및 제18도에 도시된 종래의 CMOS 논리회로(180)와 그에 대응하는 버퍼회로(190)의 동작을 시물레이션한 결과를 나타낸다. 상기 시물레이션에서는, 논리회로들(140,180)에 포함된 트랜지스터들이 각각 8㎛의 게이트폭과 다결정 실리콘으로 제조된 박막을 가지는 것으로 가정한다. 제19도 및 20도에서, 곡선(60)(INPUT)은 입력신호A(/A)의 파형을 나타내며, 곡선(61)(OUT(PTL))은 버퍼회로(150)를 통한 패스-트랜지스터 논리회로(140)에서의 출력신호(OUT)의 파형을 나타내며; 곡선(62)(OUT(CMOS))은 버퍼회로(190)를 통한 종래의 CMOS 논리회로(180)에서의 출력신호(OUT)의 파형을 나타낸다.
제19도 및 20도에 도시된 바와 같이, 패스-트랜지스터 논리회로(140)의 동작속도는 종래의 CMOS 논리회로(180)에 비해 약 30% 증가한다. 그 동작속도는, 입력신호(INPUT)의 상승 에지와 하강 에지에 뒤이은 출력신호(OUT)의 지연시간의 평방근(T)으로 측정된다 : T=((X2+Y2)/2)1/2,여기에서 X는 입력신호(INPUT)가 그의 상승 에지에서 7볼트(즉, 최대진폭 14볼트의 절반)까지 상승될 때의 시간으로부터 출력신호(OUT)가 입력신호(INPUT)에 뒤이어 7볼트로 상승될때의 시간까지의 지연시간을 나타내며, 이와 유사하게, Y는 입력신호(INPUT)가 그의 하강 에지에서 최대진폭 14볼트로부터 7볼트로 떨어질 때의 시간으로부터 출력신호(OUT)가 입력신호(INPUT)에 뒤이어 7볼트로 떨어질 때의 시간까지의 지연시간을 나타낸다.
전술한 바와 같이, 본 발명의 패스-트랜지스터 논리회로를 이용함에 의해, 데이터 신호선 구동회로가 소형화될 수 있고 동작속도가 증가될 수 있다.
실시예 2 및 3에서, 액정표시장치의 구동회로들에 패스-트랜지스터 논리회로를 응용하는 것에 대해 설명하였다. 상기 구동회로들은 액정표시장치의 화소어레이 기판이 아닌 절연성 기판상에 형성될 수 있다. 그러나, 제조비용과 설치비용을 감소시키고, 표시 시스템을 소형화하기 위해 동일 절연성 기판상에 구동회로들과 화소 어레이를 모노릭식으로 형성하는 것이 바람직하다.
액정표시장치의 구동회로들에 패스-트랜지스터 논리회로를 이용함에 의해, 액정표시장치의 주변회로들이 소형으로 됨으로써, 동일 크기의 절연성기판을 이용하여 더 큰 표시영역을 실현할 수 있다.
박막 트랜지스터들은 다결정 실리콘 또는 단결정 실리콘은 물론이고, 비정질 실리콘 또는 실리콘이 아닌 반도체 재료로 된 박막을 가질 수 있다.
본 발명의 패스-트랜지스터 논리회로는 액정표시장치의 구동회로용으로써, 가산기, 또는 AND/NAND 논리모듈을 포함하는 XOR/XNOR 논리모듈의 조합으로 제한되지 않는다. 본 발명의 패스-트랜지스터 논리회로는 액정표시장치의 구동회로가 아닌화소어레이 또는 표시 시스템에 사용될 수 있다.
또한, 본 발명의 패스-트랜지스터 논리회로를 이용함에 의해 화소 어레이 내의 각 화소용 장치에 구동회로가 제공될 수 있다. 상기 구동회로는 시스템의 소형화, 제조공정의 간단화, 및 시스템의 안정성 향상을 위해 유익하다.
예컨대, 본 발명의 패스-트랜지스터 논리회로가 액정표시장치의 화소 어레이에 이용되는 경우, 화소 어레이내의 논리회로 부분의 면적이 감소됨으로써, 표시를 위한 화소전극의 면적이 증가될 수 있다. 따라서, 표시 개구율이 더욱 커지게 되어, 더 명료하고 콘트라스트가 큰 표시품위를 얻을 수 있다. 또한, 액정패널의 백라이트의 휘도를 감소시킴으로써, 액정표시장치의 전력소비를 감소시킬 수 있다.
제21a도는 액정표시장치의 각 화소에 제공된 패스-트랜지스터 논리회로 (201)를 나타낸다. 제21a도에 도시된 바와 같이, 패스-트랜지스터 논리회로(201)는 화소스위치(트랜지스터)(SW)와 액정용량(CL) 및 보조용량(CS) 사이에 접속된다. 상기 패스-트랜지스터 논리회로(201)는 화소 스위치 (SW)의 출력신호(203)와 제어신호(208)(Co)에 의해 액정용량(CL) 및 보조용량(CS)에 논리출력(202)을 제공한다.
제21b도는 제5b도에 도시된 바와 같이 화소(301)의 스위치(SW) 대신에 각 화소에 제공된 패스-트랜지스터 논리회로(204)를 나타낸다. 제21b도에 도시된 바와 같이, 패스-트랜지스터 논리 회로(204)는 논리입력신호로서 데이터 신호선(SLj)에서의 입력신호(205) 및 주사 신호선(GLi)에서의 입력신호(206)를 수신하여, 액정용량(CL) 및 보조용량(CS)에 논리신호(207)를 출력한다.
전술한 실시예들에서, 입력신호들은 패스-트랜지스터 논리회로의 트랜지스터의 게이트전극과 드레인전극에 입력된다. 상기 입력신호들은, 전계효과 트랜지스터에서는 드레인전극과 소스전극이 등가로 되도록 게이트전극 및 소스전극에 입력될 수 있다.
당업자들이라면, 다른 도면들에서 사용된 신호들(A,B,C) 및 반전신호들 (/A,/B,/C)이 각 도면들에서 동일한 것일 필요가 없음을 이해할 수 있을 것이다.
본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 여러가지 다른 개조가 가능하고 용이하게 실행될 수 있을 것이다. 따라서, 특허청구의 범위는 명세서에서 기술된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (16)

  1. 복수의 입력논리신호에 논리연산을 행하여 논리결과신호를 출력하는 논리회로로서, 상기 논리회로는 패스 트랜지스터 논리회로를 구비하고, 상기 패스 트랜지스터회로에 포함되는 전계효과 트랜지스터는 박막 트랜지스터이며, 제1 및 제2상기 트랜지스터는 제1논리신호를 수신하기 위해, 공통접속된 접지 전극을 갖고, 상기 제1트랜지스터의 소스 전극과 상기 제2트랜지스터의 드레인 전극은 제2논리신호를 수신하기 위해 공통접속되며, 상기 제1트랜지스터의 드레인 전극과 상기 제2트랜지스터의 소스 전극은 상기 제1 및 제2논리신호에 대해 상기 제1 및 제2트랜지스터에 의해 행해지는 논리 연산의 결과를 출력하는 것을 특징으로 하는 논리회로.
  2. 복수의 입력논리신호에 논리연산을 행하여 논리결과신호를 출력하는 논리회로로서, 상기 논리회로는, 복수의 전계효과 트랜지스터중 적어도 2개가 직렬로 접속되고, 상기 적어도 2개의 전계효과 트랜지스터의 각 게이트 전극이 공통결합되어 대응하는 제1논리신호를 수신하며, 상기 적어도 2개의 전계효과 트랜지스터의 각각의 드레인전극 및 소스전극중 하나가 대응하는 제2논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 적어도 2개의 전계효과 트랜지스터의 각각의 드레인과 소스전극중 다른 것을 접속하여 논리결과신호를 출력하기 위한 노드; 를 포함하는 패스 트랜지스터 논리회로를 구비하며, 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)인 것을 특징으로 하는 논리회로.
  3. 복수의 입력논리신호에 논리연산을 행하여 논리결과신호를 출력하는 논리회로로서, 상기 논리회로는, 복수의 전계효과 트랜지스터중 적어도 2개가 직렬로 접속되어 1쌍의 트랜지스터를 형성하고, 상기 1쌍의 각 전계효과 트랜지스터의 게이트 전극이 대응하는 제1논리신호를 수신하고, 상기 한쌍의 각 전계효과 트랜지스터에 대한 드레인과 소스전극중 하나가 대응하는 제2논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 1쌍의 전계효과 트랜지스터와 상기 복수의 전계효과 트랜지스터의 다른 트랜지스터를 연결하고, 논리결과신호를 출력하기 위한 노드; 를 포함하는 패스 트랜지스터 논리회로를 구비하며, 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)인 것을 특징으로 하는 논리회로.
  4. 제2항에 있어서, 상기 패스 트랜지스터 논리회로는 논리결과신호와 그의 반전신호를 포함하는 1쌍의 신호를 출력하기 위한 1쌍의 노드를 포함하는 논리회로.
  5. 제2항에 있어서, 상기 패스 트랜지스터 논리회로는 채널폭당 ON저항이 다른 채널형 TFT들의 그것보다 적은 공통채널형 TFT들로 구성되는 논리회로.
  6. 제3항에 있어서, 상기 패스 트랜지스터 논리회로는 n채널형 TFT와 p채널형 TFT를 포함하는 논리회로.
  7. 제2항에 있어서, 각 TFT의 박막이 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘중 하나로 이루어지는 논리회로.
  8. 제3항에 있어서, 각 TFT의 박막이 비정질 실리콘, 다결정 실리콘, 및 단결정 실리콘중 하나로 이루어지는 논리회로.
  9. 제7항에 있어서, TFT들의 박막이 유리기판상에 형성된 다결정 실리콘 박막인 논리회로.
  10. 제8항에 있어서, TFT들의 박막이 유리기판상에 형성된 다결정 실리콘 박막인 논리회로.
  11. 제2항에 있어서, 상기 패스 트랜지스터 논리회로가 가판상에 형성되며, 액정표시장치의 화소 어레이의 스위칭 TFT들도 상기 기판상에 형성되는 논리회로.
  12. 제3항에 있어서, 상기 패스 트랜지스터 논리회로가 기판상에 형성되며, 액정표시장치의 화소 어레이의 스위칭 TFT들도 상기 기판상에 형성되는 논리회로.
  13. 절연기판상에 매트릭스형태로 배열된 복수의 화소를 포함하는 화소 어레이; 각 화소에 데이터 신호를 공급하기 위한 복수의 데이터 신호선; 화소로의 데이터 신호의 공급을 제어하는 주사 신호를 각 화소에 공급하기 위한 복수의 주사 신호선; 각 데이터 신호선으로의 데이터 신호의 인가를 제어하기 위한 데이타신호선 구동회로; 및 각 주사신호선으로의 주사 신호의 인가를 제어하기 위한 주사신호선 구동회로를 포함하고, 상기 화소 어레이, 데이터신호선 구동회로 및 주사신호선 구동회로중 적어도 하나는 복수의 입력 논리신호로 논리연산을 행하고 논리결과신호를 출력하기 위한 논리회로를 구비하며, 상기 논리회로는, 복수의 전계효과 트랜지스터중 적어도 2개가 직렬로 접속되고, 상기 적어도 2개의 전계효과 트랜지스터의 각 게이트 전극이 대응하는 제1논리신호를 수신하며, 그의 드레인과 소스전극중 하나가 대응하는 제2논리신호를 수신하는, 복수의 전계효과 트랜지스터; 및 상기 적어도 2개의 전계효과 트랜지스터의 드레인과 소스 전극들중 다른 것을 연결하고, 논리결과신호를 출력하기 위한 노드; 를 포함하는 패스 트랜지스터 논리회로를 포함하며, 상기 복수의 전계효과 트랜지스터는 박막트랜지스터(TFT)인 것을 특징으로 하는 논리회로.
  14. 복수의 입력논리신호에 논리연산을 행하는 논리회로로서. 상기 논리신호는, 복수의 박막 트랜지스터(TFT); 상기 복수의 TFT에 포함된 제1TFT 및 제2TFT의 소스전극들을 연결하고, 논리결과신호를 출력하기 위한 제1노드; 및 상기 복수의 TFT에 포함된 제3TFT 및 제4TFT의 소스전 극들을 연결하고, 논리결과신호를 출력하기 위한 제1노드; 및 상기 복수의 TFT에 포함된 제3TFT 및 4TFT의 소수전극들을 연결하고, 논리결과신호의 반전신호를 출력하기 위한 제2노드를 포함하며, 상기 제1TFT의 드레인전극에 제1논리신호가 입력되고, 상기 제3TFT의 드레인 전극에 반전된 제1논리신호가 입력되고, 상기 제2TFT의 드레인 전극에 제2논리신호가 입력되고, 상기 제4TFT의 드레인 전극에 반전된 제2논리신호가 입력되며, 상기 제2논리신호와 그 반전된 제2논리신호중 하나가 상기 제1TFT 및 제3TFT의 게이트전극들에 입력되고, 상기 제2논리신호와 그 반전된 제2논리신호 중 다른 것이 상기 제2TFT 및 제4TFT의 게이트전극들에 입력되는, 패스 트랜지스터 논리회로를 구비하는 것을 특징으로 하는 논리회로.
  15. 복수의 입력논리신호에 논리연산을 행하는 논리회로로서, 상기 논리회로는 복수의 박막 트랜지스터(TFT); 상기 복수의 TFT에 포함된 제1TFT 및 제2TFT의 소스전극들을 연결하고, 논리결과신호를 출력하기 위한 제1노드; 및 상기 복수의 TFT에 포함된 제3TFT 및 제4TFT의 소스전극들을 연결하고, 반전된 논리결과신호를 출력하기 위한 제2노드를 포함하며, 상기 제1TFT 및 제4TFT의 드레인전극에 제1논리신호가 입력되고, 상기 제2TFT 및 제3TFT의 드레인전극에 반전된 제1논리신호가 입력되고, 상기 제2TFT 및 제4TFT의 게이트전극에 제2논리신호가 입력되고, 상기 제1TFT 및 제1TFT 및 제3TFT의 게이트전극에 반전된 제2논리신회로가 입력되는, 박막트랜지스터 논리회로를 구비하는 것을 특징으로 하는 논리회로.
  16. 복수의 입력논리신호에 논리연산을 행하는 논리회로로서, 상기 논리회로는 복수의 박막 트랜지스터(TFT)를 포함하는 패스 트랜지스터 논리회로를 구비하며, 상기 복수의 TFT중 적어도 2개의 TFT가 직렬로 접속되어 1쌍을 형성하고, 상기 쌍에 포함된 TFT들이 공통채널형 TFT들을 구성하고, 상기 쌍의 각 TFT의 게이트 전극이 대응하는 제1논리상호를 수신하고, 상기 쌍의 각 TFT의 드레인과 소스 전극중 하나가 대응하는 제2논리신호를 수신하며, 다른 채널형의 상보적 TFT가 상기 쌍의 각 TFT에 대해 제공되고, 상기 상보적 TFT의 게이트 전극이 상기 대응하는 제1논리신호를 수신하는 것을 특징으로 하는 논리회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362998B2 (en) 2006-01-23 2013-01-29 Sharp Kabushiki Kaisha Drive circuit, display device provided with such drive circuit and method for driving display device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
JP3468402B2 (ja) * 1997-12-26 2003-11-17 シャープ株式会社 パストランジスタ回路
US7145536B1 (en) * 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6744082B1 (en) * 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
KR100586241B1 (ko) 2000-10-28 2006-06-02 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 및 제조방법
US6621300B1 (en) * 2002-04-23 2003-09-16 Silicon Graphics, Inc. System and method for improving speed of operation of integrated circuits
KR100500022B1 (ko) * 2002-10-18 2005-07-14 주식회사 리폼시스템 팽창형 경량기포콘크리트 채움재 제조방법
JP2004163493A (ja) * 2002-11-11 2004-06-10 Sanyo Electric Co Ltd 表示装置
JP4794159B2 (ja) * 2004-11-25 2011-10-19 三洋電機株式会社 表示装置
JP4832100B2 (ja) * 2006-02-15 2011-12-07 株式会社 日立ディスプレイズ 表示装置
WO2016034988A1 (en) * 2014-09-05 2016-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10003342B2 (en) 2014-12-02 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Compressor circuit and compressor circuit layout
US9780779B2 (en) 2015-08-07 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
CN105185816A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
WO2021035416A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 显示装置及其制备方法
US11600234B2 (en) 2015-10-15 2023-03-07 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate and driving method thereof
WO2021035414A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 像素电路及驱动方法、显示基板及驱动方法、显示装置
KR101710934B1 (ko) * 2016-10-07 2017-03-02 주식회사 효성 금속성 팽창물질을 포함하는 친환경 균열 저감제 조성물 및 이를 이용한 기포콘크리트 조성물 및 방통 모르타르 조성물
CN116994527A (zh) 2019-08-23 2023-11-03 京东方科技集团股份有限公司 显示装置及其制备方法
CN112840461A (zh) 2019-08-23 2021-05-25 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
US12029065B2 (en) 2019-08-23 2024-07-02 Boe Technology Group Co., Ltd. Display device and manufacturing method thereof and driving substrate
EP4020575A4 (en) 2019-08-23 2022-12-14 BOE Technology Group Co., Ltd. DISPLAY DEVICE AND METHOD OF MANUFACTURING IT
CN112771674B (zh) 2019-08-27 2022-02-22 京东方科技集团股份有限公司 电子装置基板及其制作方法、电子装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62298226A (ja) * 1986-06-18 1987-12-25 Satoru Kin 論理回路
US5404151A (en) * 1991-07-30 1995-04-04 Nec Corporation Scanning circuit
EP0552734A3 (en) * 1992-01-20 1993-10-27 Nec Corp High speed logic circuit having a reduced number of critical path gate stages
GB2267614B (en) * 1992-06-02 1996-01-24 Plessey Semiconductors Ltd Logic cell
JPH0695849A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 全加算器
US5543791A (en) * 1994-06-16 1996-08-06 International Business Machines Non-volatile parallel-to-serial converter system utilizing thin-film floating-gate, amorphous transistors
JP3400124B2 (ja) * 1994-08-08 2003-04-28 株式会社日立製作所 パストランジスタ型セレクタ回路及び論理回路
US5510805A (en) * 1994-08-08 1996-04-23 Prime View International Co. Scanning circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362998B2 (en) 2006-01-23 2013-01-29 Sharp Kabushiki Kaisha Drive circuit, display device provided with such drive circuit and method for driving display device

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