JPH0695849A - 全加算器 - Google Patents
全加算器Info
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- JPH0695849A JPH0695849A JP24172092A JP24172092A JPH0695849A JP H0695849 A JPH0695849 A JP H0695849A JP 24172092 A JP24172092 A JP 24172092A JP 24172092 A JP24172092 A JP 24172092A JP H0695849 A JPH0695849 A JP H0695849A
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Abstract
(57)【要約】
【目的】 本発明は素子数が低減され、高集積かつ高速
な全加算器を提供することを目的とする。 【構成】 二つの入力信号（Ａ，Ｂ）の排他的論理和信
号（１００）を出力する第１論理回路部（１６）と、桁
上げ入力信号（Ｃｉ）と上記信号（１００）との排他的
論理和信号として加算出力信号（Ｓ）を出力する第２論
理回路部（１８）と、二つの入力信号（Ａ，Ｂ）のいず
れか一方（Ｂ）と桁上げ入力信号（Ｃｉ）と上記信号
（１００）とが印加され、上記信号（１００）に応答し
て一方の信号（Ｂ）と上記桁上げ入力信号（Ｃｉ）のひ
とつを選択し桁上げ出力信号（Ｃｏ）として出力する第
１選択回路部（１９）とで全加算器が構成される。
な全加算器を提供することを目的とする。 【構成】 二つの入力信号（Ａ，Ｂ）の排他的論理和信
号（１００）を出力する第１論理回路部（１６）と、桁
上げ入力信号（Ｃｉ）と上記信号（１００）との排他的
論理和信号として加算出力信号（Ｓ）を出力する第２論
理回路部（１８）と、二つの入力信号（Ａ，Ｂ）のいず
れか一方（Ｂ）と桁上げ入力信号（Ｃｉ）と上記信号
（１００）とが印加され、上記信号（１００）に応答し
て一方の信号（Ｂ）と上記桁上げ入力信号（Ｃｉ）のひ
とつを選択し桁上げ出力信号（Ｃｏ）として出力する第
１選択回路部（１９）とで全加算器が構成される。
Description
【０００１】
【産業上の利用分野】本発明は全加算器に係り、特に、
ディジタル並列乗算器の部分積加算に適した全加算器に
関する。
ディジタル並列乗算器の部分積加算に適した全加算器に
関する。
【０００２】
【従来の技術】コンピュータ、マイクロプロセッサ等の
情報処理装置において、大多数の装置に備わっている重
要な機能の１つとして、２つの数の乗算を行う機能が存
在する。この機能を果たす並列乗算器では、一般に、桁
上げ保存方式やワレスツリー方式が用いられている。ワ
レスツリー方式の乗算器は、３ビット分の入力信号を１
つの加算器（全加算器）に入力し、その和信号を当該桁
の次段の全加算器に入力するとともに、その桁上げ出力
を１桁上位にある次段の全加算器に入力して加算するも
ので、その基本構成要素は、３入力２出力の加算器（全
加算器）である。このような全加算器の従来例として
は、例えばアイ・エス・エス・シー・シーダイジェスト
オブ テクニカル ペーパーズ，（1984年）第90頁か
ら第91頁（ISSCC DIGEST OF TECHNICAL PAPERS, (1984)
pp90-91）に記載の回路が知られている。図１４に示す
ように、この全加算器回路は、排他的論理和回路（1
0）、排他的否定論理和回路（11）と選択回路（12）を
ＣＭＯＳ構成の回路で複合・加算出力（Ｓ）の生成回路
を構成し、一方、否定論理和回路（13）、否定論理積回
路（14）と選択回路（15）をＣＭＯＳ構成の回路で複合
・桁上げ出力（Ｃo）の生成回路を構成することにより
高速化を図っている。
情報処理装置において、大多数の装置に備わっている重
要な機能の１つとして、２つの数の乗算を行う機能が存
在する。この機能を果たす並列乗算器では、一般に、桁
上げ保存方式やワレスツリー方式が用いられている。ワ
レスツリー方式の乗算器は、３ビット分の入力信号を１
つの加算器（全加算器）に入力し、その和信号を当該桁
の次段の全加算器に入力するとともに、その桁上げ出力
を１桁上位にある次段の全加算器に入力して加算するも
ので、その基本構成要素は、３入力２出力の加算器（全
加算器）である。このような全加算器の従来例として
は、例えばアイ・エス・エス・シー・シーダイジェスト
オブ テクニカル ペーパーズ，（1984年）第90頁か
ら第91頁（ISSCC DIGEST OF TECHNICAL PAPERS, (1984)
pp90-91）に記載の回路が知られている。図１４に示す
ように、この全加算器回路は、排他的論理和回路（1
0）、排他的否定論理和回路（11）と選択回路（12）を
ＣＭＯＳ構成の回路で複合・加算出力（Ｓ）の生成回路
を構成し、一方、否定論理和回路（13）、否定論理積回
路（14）と選択回路（15）をＣＭＯＳ構成の回路で複合
・桁上げ出力（Ｃo）の生成回路を構成することにより
高速化を図っている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、全
加算器を構成する素子の素子数の点で十分な配慮がなさ
れておらず、高集積性の点で課題があった。またこれに
より、全加算器の入力容量、素子に起因する寄生容量が
大きく、動作速度の点でも課題があった。
加算器を構成する素子の素子数の点で十分な配慮がなさ
れておらず、高集積性の点で課題があった。またこれに
より、全加算器の入力容量、素子に起因する寄生容量が
大きく、動作速度の点でも課題があった。
【０００４】従って本発明の目的とするところは、上記
従来技術の課題を解決する、高集積で高速な全加算器を
提供することにある。
従来技術の課題を解決する、高集積で高速な全加算器を
提供することにある。
【０００５】
【課題を解決するための手段】本発明の代表的な実施形
態の全加算器は、第１入力信号（Ａ）と第２入力信号
（Ｂ）とが印加され、該第１入力信号（Ａ）と該第２入
力信号（Ｂ）との第１の排他的論理和信号（100）を出
力する第１論理回路部（16）と、桁上げ入力信号（Ｃ
i）と上記第１の排他的論理和出力信号（100）が印加さ
れ、該桁上げ入力信号（Ｃi）と上記第１の排他的論理
和出力信号（100）との第２の排他的論理和信号として
の加算出力信号（Ｓ）を出力する第２論理回路部（17）
と、上記第１入力信号（Ａ）と第２入力信号（Ｂ）のい
ずれか一方と上記桁上げ入力信号（Ｃi）と上記第１の
排他的論理和信号（100）とが印加され、上記第１の排
他的論理和信号（100）に応答して上記第１入力信号
（Ａ）と第２入力信号（Ｂ）のいずれか一方と上記桁上
げ入力信号（Ｃi）のひとつを選択し桁上げ出力信号
（Ｃo）として出力する第１選択回路部（18）とを具備
することを特徴とする（図１参照）。
態の全加算器は、第１入力信号（Ａ）と第２入力信号
（Ｂ）とが印加され、該第１入力信号（Ａ）と該第２入
力信号（Ｂ）との第１の排他的論理和信号（100）を出
力する第１論理回路部（16）と、桁上げ入力信号（Ｃ
i）と上記第１の排他的論理和出力信号（100）が印加さ
れ、該桁上げ入力信号（Ｃi）と上記第１の排他的論理
和出力信号（100）との第２の排他的論理和信号として
の加算出力信号（Ｓ）を出力する第２論理回路部（17）
と、上記第１入力信号（Ａ）と第２入力信号（Ｂ）のい
ずれか一方と上記桁上げ入力信号（Ｃi）と上記第１の
排他的論理和信号（100）とが印加され、上記第１の排
他的論理和信号（100）に応答して上記第１入力信号
（Ａ）と第２入力信号（Ｂ）のいずれか一方と上記桁上
げ入力信号（Ｃi）のひとつを選択し桁上げ出力信号
（Ｃo）として出力する第１選択回路部（18）とを具備
することを特徴とする（図１参照）。
【０００６】
【作用】すなわち、上記のように構成された全加算器で
は、加算する第１入力信号（Ａ）と第２入力信号（Ｂ）
の排他的論理和信号（100）により第１入力信号（Ａ）
と第２入力信号（Ｂ）のいずれか一方と上記桁上げ入力
信号（Ｃi）とを選択することにより桁上げ出力信号
（Ｃo）を生成する。従って、上記従来技術の否定論理
和、否定論理積回路を含まず桁上げ出力信号を生成する
ことができ、全加算器を構成する素子の素子数を低減す
ることにより、高集積化、高速化の課題を解決すること
ができる。以下、本発明を実施例によって詳細に説明す
る。
は、加算する第１入力信号（Ａ）と第２入力信号（Ｂ）
の排他的論理和信号（100）により第１入力信号（Ａ）
と第２入力信号（Ｂ）のいずれか一方と上記桁上げ入力
信号（Ｃi）とを選択することにより桁上げ出力信号
（Ｃo）を生成する。従って、上記従来技術の否定論理
和、否定論理積回路を含まず桁上げ出力信号を生成する
ことができ、全加算器を構成する素子の素子数を低減す
ることにより、高集積化、高速化の課題を解決すること
ができる。以下、本発明を実施例によって詳細に説明す
る。
【０００７】
【実施例】図１は本発明の第１の実施例を示す全加算器
で、その論理構成を回路図で示したものである。図１５
は図１４の従来の全加算器の論理構成を示す回路図で、
これと対比させながら本実施例を説明する。図１５の従
来の全加算器では、加算入力信号Ａ，Ｂの排他的論理和
信号と排他的否定論理和信号の一方を選択回路（マルチ
プレクサ：ＭＵＸ）１２で桁上げ入力信号Ｃｉに応答し
て選択することにより加算出力信号Ｓを得ている。選択
回路１２は排他的否定論理和回路として機能し、加算出
力信号Ｓは加算入力信号ＡとＢの排他的論理和と桁上げ
入力信号Ｃｉの排他的論理和となる。一方、桁上げ出力
信号Ｃｏは、加算入力信号Ａ，Ｂの否定的論理積信号と
否定論理和信号の一方を選択回路１５で桁上げ入力信号
Ｃｉに応答して選択することにより得られ、これは次の
論理式で表される。
で、その論理構成を回路図で示したものである。図１５
は図１４の従来の全加算器の論理構成を示す回路図で、
これと対比させながら本実施例を説明する。図１５の従
来の全加算器では、加算入力信号Ａ，Ｂの排他的論理和
信号と排他的否定論理和信号の一方を選択回路（マルチ
プレクサ：ＭＵＸ）１２で桁上げ入力信号Ｃｉに応答し
て選択することにより加算出力信号Ｓを得ている。選択
回路１２は排他的否定論理和回路として機能し、加算出
力信号Ｓは加算入力信号ＡとＢの排他的論理和と桁上げ
入力信号Ｃｉの排他的論理和となる。一方、桁上げ出力
信号Ｃｏは、加算入力信号Ａ，Ｂの否定的論理積信号と
否定論理和信号の一方を選択回路１５で桁上げ入力信号
Ｃｉに応答して選択することにより得られ、これは次の
論理式で表される。
【０００８】
【数１】
【０００９】これに対し図１の実施例の回路は以下のよ
うに動作する。加算出力信号Ｓは、加算入力信号Ａ，Ｂ
の排他的論理和信号１００と桁上げ入力信号Ｃｉとの排
他的論理和から得ている。一方、桁上げ出力信号Ｃｏ
は、加算入力信号Ａ，Ｂのいずれか一方と桁上げ入力信
号Ｃｉを選択回路１９で排他的論理和信号１００に応答
して選択することにより得ている。すなわち、排他的論
理和信号100が”０”の場合には加算入力信号Ａ，Ｂの
いずれか一方が選択され、排他的論理和信号100が”
１”の場合には桁上げ入力信号Ｃiが選択され、桁上げ
出力信号Ｃｏとなる。これは次の論理式で表されれ、数
式１と同じ結果が得られる。
うに動作する。加算出力信号Ｓは、加算入力信号Ａ，Ｂ
の排他的論理和信号１００と桁上げ入力信号Ｃｉとの排
他的論理和から得ている。一方、桁上げ出力信号Ｃｏ
は、加算入力信号Ａ，Ｂのいずれか一方と桁上げ入力信
号Ｃｉを選択回路１９で排他的論理和信号１００に応答
して選択することにより得ている。すなわち、排他的論
理和信号100が”０”の場合には加算入力信号Ａ，Ｂの
いずれか一方が選択され、排他的論理和信号100が”
１”の場合には桁上げ入力信号Ｃiが選択され、桁上げ
出力信号Ｃｏとなる。これは次の論理式で表されれ、数
式１と同じ結果が得られる。
【００１０】
【数２】
【００１１】従って、図１の実施例の全加算器により、
加算入力信号Ａ，Ｂの否定論理和、否定論理積を生成す
る回路部分を設けることなく、その機能を達成すること
ができ、全加算器を構成する素子の素子数を低減するこ
とができる。
加算入力信号Ａ，Ｂの否定論理和、否定論理積を生成す
る回路部分を設けることなく、その機能を達成すること
ができ、全加算器を構成する素子の素子数を低減するこ
とができる。
【００１２】図２、図３はそれぞれ、図１の実施例の全
加算器に適用して好適なるパストランジスタを用いた、
排他的論理和回路16、17と、選択回路18の一実施例を示
したものである。図２、図３の回路は相補信号を入力と
して用いており、これを容易にするために排他的論理和
及び排他的否定論理和、選択回路及びその否定信号を出
力する回路と相補信号を出力する回路対で構成してい
る。図２、図３の回路を用いた場合の図１の全加算器の
素子数は、出力バッファとしてインバータを４個付加し
た場合でも３２であり、図１４の従来例の全加算器の素
子数４０に比べれば８０％に低減することができる。ま
た、図１の全加算器を単相出力回路とし、入力の相補信
号をインバータで生成する構成の場合には、入出力のイ
ンバータを含めた素子数は２６であり、さらに素子数を
低減することができる。また、ＣＭＯＳ構成の回路で全
加算器を構成した場合には、図１５の排他的否定論理和
回路１１を設ける必要がなくさらに素子数を低減できる
効果がある。
加算器に適用して好適なるパストランジスタを用いた、
排他的論理和回路16、17と、選択回路18の一実施例を示
したものである。図２、図３の回路は相補信号を入力と
して用いており、これを容易にするために排他的論理和
及び排他的否定論理和、選択回路及びその否定信号を出
力する回路と相補信号を出力する回路対で構成してい
る。図２、図３の回路を用いた場合の図１の全加算器の
素子数は、出力バッファとしてインバータを４個付加し
た場合でも３２であり、図１４の従来例の全加算器の素
子数４０に比べれば８０％に低減することができる。ま
た、図１の全加算器を単相出力回路とし、入力の相補信
号をインバータで生成する構成の場合には、入出力のイ
ンバータを含めた素子数は２６であり、さらに素子数を
低減することができる。また、ＣＭＯＳ構成の回路で全
加算器を構成した場合には、図１５の排他的否定論理和
回路１１を設ける必要がなくさらに素子数を低減できる
効果がある。
【００１３】図４は本発明の他の実施例を示す全加算器
の論理構成を示す回路図で、図１の実施例の回路中の排
他的論理和回路１７を排他的論理和回路として機能する
選択回路１９とした構成に特徴がある。この選択回路１
９では、桁上げ入力信号Ｃｉが”０”の場合に排他的論
理和回路部１６の出力が選択され、桁上げ入力信号Ｃｉ
が”１”の場合に排他的否定論理和回路部２０の出力が
選択され、加算出力Ｓを出力する。これにより、図１の
実施例と同様な効果が得られる。図２、図３に示した相
補入出力回路を用いた場合、その素子数は図１の実施例
と同じである。
の論理構成を示す回路図で、図１の実施例の回路中の排
他的論理和回路１７を排他的論理和回路として機能する
選択回路１９とした構成に特徴がある。この選択回路１
９では、桁上げ入力信号Ｃｉが”０”の場合に排他的論
理和回路部１６の出力が選択され、桁上げ入力信号Ｃｉ
が”１”の場合に排他的否定論理和回路部２０の出力が
選択され、加算出力Ｓを出力する。これにより、図１の
実施例と同様な効果が得られる。図２、図３に示した相
補入出力回路を用いた場合、その素子数は図１の実施例
と同じである。
【００１４】図５は本発明者等により本発明以前に検討
された全加算器の論理構成を示す回路図であるが、この
回路に図２、図３の排他的論理和、排他的否定論理和回
路及び選択回路と図６の論理積回路、図７の論理和回路
を適用することにより、実験によれば、図１４の従来例
の回路に比べ３０〜４０％高速化することができる。図
５の全加算器の素子数はこの場合48と多いが、図２、図
３、図６、図７の高速回路を用いることに高速な全加算
器を実現することができる。図５の全加算器に比べて図
１の全加算器では、図５の論理積21、論理和22の回路部
分の素子数を16低減することができ、これとともに全加
算器の入力容量、素子に起因する寄生容量の低減によ
り、動作速度をさらに改善することができる。
された全加算器の論理構成を示す回路図であるが、この
回路に図２、図３の排他的論理和、排他的否定論理和回
路及び選択回路と図６の論理積回路、図７の論理和回路
を適用することにより、実験によれば、図１４の従来例
の回路に比べ３０〜４０％高速化することができる。図
５の全加算器の素子数はこの場合48と多いが、図２、図
３、図６、図７の高速回路を用いることに高速な全加算
器を実現することができる。図５の全加算器に比べて図
１の全加算器では、図５の論理積21、論理和22の回路部
分の素子数を16低減することができ、これとともに全加
算器の入力容量、素子に起因する寄生容量の低減によ
り、動作速度をさらに改善することができる。
【００１５】図８は本発明の他のもう一つの実施例を示
す全加算器の論理構成を示す回路図で、図４の実施例の
回路中の排他的論理和、排他的否定論理和回路１６、２
０を例えば図３の排他的論理和、排他的否定論理和の機
能する選択回路で構成した点に特徴がある。これによ
り、図４の実施例と同様な効果が得られるとともに、全
加算器を選択回路だけで構成することができ設計を容易
にできる効果がある。また、図８の選択回路２３の加算
入力信号Ｂを加算入力信号Ａと変更することにより、加
算入力信号Ｂの負荷は選択回路２４、２５のゲート負荷
だけとすることができる。この場合には、加算入力信号
Ｂの前段の回路がパストランジスタ論理回路でインバー
タ等のＣＭＯＳ回路を間に含まず直接に駆動される場合
においても、ＭＯＳトランジスタが直列に接続され遅延
が増加するといったことをなくすことができる。また、
排他的否定論理和回路25を用いず、排他的論理和回路24
の出力を反転して選択回路19の一方の入力とする構成も
もちろん可能である。
す全加算器の論理構成を示す回路図で、図４の実施例の
回路中の排他的論理和、排他的否定論理和回路１６、２
０を例えば図３の排他的論理和、排他的否定論理和の機
能する選択回路で構成した点に特徴がある。これによ
り、図４の実施例と同様な効果が得られるとともに、全
加算器を選択回路だけで構成することができ設計を容易
にできる効果がある。また、図８の選択回路２３の加算
入力信号Ｂを加算入力信号Ａと変更することにより、加
算入力信号Ｂの負荷は選択回路２４、２５のゲート負荷
だけとすることができる。この場合には、加算入力信号
Ｂの前段の回路がパストランジスタ論理回路でインバー
タ等のＣＭＯＳ回路を間に含まず直接に駆動される場合
においても、ＭＯＳトランジスタが直列に接続され遅延
が増加するといったことをなくすことができる。また、
排他的否定論理和回路25を用いず、排他的論理和回路24
の出力を反転して選択回路19の一方の入力とする構成も
もちろん可能である。
【００１６】図９は本発明の他のもう一つの実施例を示
す全加算器の論理構成を示す回路図で、図８の実施例の
回路中の選択回路１９の信号入力位置を変更したもので
ある。すなわち、図８の実施例の回路では桁上げ入力信
号Ｃｉに応じ、加算入力信号Ａ，Ｂの排他的論理和と排
他的否定論理和信号の一方を選択しているが、図９の実
施例の回路では、加算入力信号Ａ，Ｂの排他的論理和信
号に応じ、桁上げ入力信号Ｃｉとその否定信号の一方を
選択している。これによりどちらの回路とも選択回路１
９は排他的論理和回路として機能し、その出力には加算
出力Ｓが得られるが、図９の回路は以下の特徴がある。
図１０に図９の回路を図３のパストランジスタ回路で構
成した場合の回路図を示す。図８の回路を図３のパスト
ランジスタ回路で構成した場合には、選択回路２４ある
いは２５と選択回路１９の間でＭＯＳトランジスタが直
列に接続されるが、図９の回路の場合にはＭＯＳトラン
ジスタが直列に接続されることがなく、ＭＯＳトランジ
スタが直列に接続され遅延が増加するといったことをな
くすことができる。これは図４の実施例の回路の場合も
同様であり、排他的論理和信号１００に応じ、桁上げ入
力信号Ｃｉとその否定信号の一方を選択する構成とする
ことにより、ＭＯＳトランジスタが直列に接続されるこ
とをなくすことができる。なお、図５の回路に同様な結
線を適用した場合には、排他的論理和回路１６あるいは
排他的否定論理和回路２０と選択回路１９との間の上記
直列接続はなくなるが、論理積回路２１あるいは論理和
回路２２と選択回路２３との間の上記直列接続はなくな
らない。
す全加算器の論理構成を示す回路図で、図８の実施例の
回路中の選択回路１９の信号入力位置を変更したもので
ある。すなわち、図８の実施例の回路では桁上げ入力信
号Ｃｉに応じ、加算入力信号Ａ，Ｂの排他的論理和と排
他的否定論理和信号の一方を選択しているが、図９の実
施例の回路では、加算入力信号Ａ，Ｂの排他的論理和信
号に応じ、桁上げ入力信号Ｃｉとその否定信号の一方を
選択している。これによりどちらの回路とも選択回路１
９は排他的論理和回路として機能し、その出力には加算
出力Ｓが得られるが、図９の回路は以下の特徴がある。
図１０に図９の回路を図３のパストランジスタ回路で構
成した場合の回路図を示す。図８の回路を図３のパスト
ランジスタ回路で構成した場合には、選択回路２４ある
いは２５と選択回路１９の間でＭＯＳトランジスタが直
列に接続されるが、図９の回路の場合にはＭＯＳトラン
ジスタが直列に接続されることがなく、ＭＯＳトランジ
スタが直列に接続され遅延が増加するといったことをな
くすことができる。これは図４の実施例の回路の場合も
同様であり、排他的論理和信号１００に応じ、桁上げ入
力信号Ｃｉとその否定信号の一方を選択する構成とする
ことにより、ＭＯＳトランジスタが直列に接続されるこ
とをなくすことができる。なお、図５の回路に同様な結
線を適用した場合には、排他的論理和回路１６あるいは
排他的否定論理和回路２０と選択回路１９との間の上記
直列接続はなくなるが、論理積回路２１あるいは論理和
回路２２と選択回路２３との間の上記直列接続はなくな
らない。
【００１７】図１１は本発明の全加算器に適用して好適
なる選択回路の他の例を示したものであり、ＣＭＯＳト
ライステートバッファ構成の選択回路を示している。上
記のパストランジスタを用いた全加算器では、各段ある
いは数段にひとつ、バッファ回路としてインバータ等の
ＣＭＯＳ構成の回路を接続し負荷を駆動する必要がある
が、図１１の選択回路を部分的に用いることにより、バ
ッファ回路を不要とでき、回路を効果的に構成すること
ができる。例えば、図９の実施例の回路において、選択
回路２４を図３のパストランジスタ回路で構成し、選択
回路１９，２３を図１１のＣＭＯＳ回路で構成する。あ
るいは、一段目の全加算器をパストランジスタ回路のみ
で構成し、２段目の全加算器を上記パストランジスタに
よる選択回路とＣＭＯＳ構成の選択回路を用いた全加算
器で構成するといった組み合わせが可能である。
なる選択回路の他の例を示したものであり、ＣＭＯＳト
ライステートバッファ構成の選択回路を示している。上
記のパストランジスタを用いた全加算器では、各段ある
いは数段にひとつ、バッファ回路としてインバータ等の
ＣＭＯＳ構成の回路を接続し負荷を駆動する必要がある
が、図１１の選択回路を部分的に用いることにより、バ
ッファ回路を不要とでき、回路を効果的に構成すること
ができる。例えば、図９の実施例の回路において、選択
回路２４を図３のパストランジスタ回路で構成し、選択
回路１９，２３を図１１のＣＭＯＳ回路で構成する。あ
るいは、一段目の全加算器をパストランジスタ回路のみ
で構成し、２段目の全加算器を上記パストランジスタに
よる選択回路とＣＭＯＳ構成の選択回路を用いた全加算
器で構成するといった組み合わせが可能である。
【００１８】以上、本発明の全加算器の一実施例を示し
たが、本発明は全加算器単体のみならず他のデータ処理
回路にも適用が可能である。図１２は、算術演算回路
（ＡＬＵ）あるいは乗算器の最終段に用いられる桁上げ
先見加算回路に適用して好適なる４ビットの加算回路の
一実施例を示したものである。
たが、本発明は全加算器単体のみならず他のデータ処理
回路にも適用が可能である。図１２は、算術演算回路
（ＡＬＵ）あるいは乗算器の最終段に用いられる桁上げ
先見加算回路に適用して好適なる４ビットの加算回路の
一実施例を示したものである。
【００１９】また、図１３は、本発明者等により本発明
以前に検討された４ビットの加算回路の回路例を示した
ものである。図１２、図１３においてＡ０〜Ａ３は４ビ
ットの被加数、Ｂ０〜Ｂ３は４ビットの加数、ＳＬ０〜
ＳＬ３は前ブロックからの桁上げ入力が”０”の場合の
４ビットの加算出力、ＳＨ０〜ＳＨ３は前ブロックから
の桁上げ入力が”１”の場合の４ビットの加算出力、Ｃ
Ｌ３は前ブロックからの桁上げ入力が”０”の場合の桁
上げ出力、ＣＨ３は前ブロックからの桁上げ入力が”
１”の場合の桁上げ出力を示している。ブロック桁上げ
先見方式の加算器、例えば３２ビットの加算器では、上
記４ビットの加算器ブロックを８個並列に配置し、各ブ
ロックの桁上げ入力を仮定して加算出力を計算し、その
後各ブロックの桁上げ入力によりＳＬ０〜ＳＬ３とＳＨ
０〜ＳＨ３のいずれか一方を選択することにより、加算
結果を高速に得ることができる。図１２、図１３の回路
ではこのうち各ブロックの桁上げ入力を仮定して加算出
力を計算する部分の回路を示している。
以前に検討された４ビットの加算回路の回路例を示した
ものである。図１２、図１３においてＡ０〜Ａ３は４ビ
ットの被加数、Ｂ０〜Ｂ３は４ビットの加数、ＳＬ０〜
ＳＬ３は前ブロックからの桁上げ入力が”０”の場合の
４ビットの加算出力、ＳＨ０〜ＳＨ３は前ブロックから
の桁上げ入力が”１”の場合の４ビットの加算出力、Ｃ
Ｌ３は前ブロックからの桁上げ入力が”０”の場合の桁
上げ出力、ＣＨ３は前ブロックからの桁上げ入力が”
１”の場合の桁上げ出力を示している。ブロック桁上げ
先見方式の加算器、例えば３２ビットの加算器では、上
記４ビットの加算器ブロックを８個並列に配置し、各ブ
ロックの桁上げ入力を仮定して加算出力を計算し、その
後各ブロックの桁上げ入力によりＳＬ０〜ＳＬ３とＳＨ
０〜ＳＨ３のいずれか一方を選択することにより、加算
結果を高速に得ることができる。図１２、図１３の回路
ではこのうち各ブロックの桁上げ入力を仮定して加算出
力を計算する部分の回路を示している。
【００２０】図１３の回路は図５の全加算器を応用した
回路であり、ブロックの桁上げ入力が”０”の場合の０
ビット目の桁上げ出力（Ａ０とＢ０の論理積）により１
ビット目の加算出力、桁上げ信号を選択し、該桁上げ信
号により２ビット目の加算出力、桁上げ信号を選択、該
桁上げ信号により３ビット目の加算出力、桁上げ信号を
選択、該桁上げ信号により４ビット目の加算出力、桁上
げ信号を選択することにより、高速にブロック桁上げ信
号ＣＬ３を得ることができる。ブロックの桁上げ入力
が”１”の場合も同様であり、０ビット目の桁上げ出力
（Ａ０とＢ０の論理和）から順に桁上げ信号を選択する
ことによりブロック桁上げ信号ＣＨ３を得ることができ
る。
回路であり、ブロックの桁上げ入力が”０”の場合の０
ビット目の桁上げ出力（Ａ０とＢ０の論理積）により１
ビット目の加算出力、桁上げ信号を選択し、該桁上げ信
号により２ビット目の加算出力、桁上げ信号を選択、該
桁上げ信号により３ビット目の加算出力、桁上げ信号を
選択、該桁上げ信号により４ビット目の加算出力、桁上
げ信号を選択することにより、高速にブロック桁上げ信
号ＣＬ３を得ることができる。ブロックの桁上げ入力
が”１”の場合も同様であり、０ビット目の桁上げ出力
（Ａ０とＢ０の論理和）から順に桁上げ信号を選択する
ことによりブロック桁上げ信号ＣＨ３を得ることができ
る。
【００２１】これに対し図１２の回路では図４の実施例
の全加算器を応用することにより、１ビット目以降の論
理和、論理積回路を不要とすることができ、素子数を低
減することができる。
の全加算器を応用することにより、１ビット目以降の論
理和、論理積回路を不要とすることができ、素子数を低
減することができる。
【００２２】
【発明の効果】本発明によれば、全加算器を構成する素
子の素子数を低減することができ、高集積で高速な全加
算器を構成することができる。
子の素子数を低減することができ、高集積で高速な全加
算器を構成することができる。
【図１】本発明による全加算器の一実施例を示す回路図
である。
である。
【図２】本発明による全加算器に適用して好適なる排他
的論理和、排他的否定論理和回路を示す回路図である。
的論理和、排他的否定論理和回路を示す回路図である。
【図３】本発明による全加算器に適用して好適なる選択
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図４】本発明による全加算器の他の実施例を示す回路
図である。
図である。
【図５】本発明者等により本発明以前に検討された全加
算器を示す回路図である。
算器を示す回路図である。
【図６】図４の全加算器に適用して好適なる論理積、否
定論理積回路を示す回路図である。
定論理積回路を示す回路図である。
【図７】図４の全加算器に適用して好適なる論理和、否
定論理和回路を示す回路図である。
定論理和回路を示す回路図である。
【図８】本発明による全加算器の他のもう一つの実施例
を示す回路図である。
を示す回路図である。
【図９】本発明による全加算器の他のもう一つの実施例
を示す回路図である。
を示す回路図である。
【図１０】本発明による図９の全加算器の具体的な実施
例を示す回路図である。
例を示す回路図である。
【図１１】本発明による全加算器に適用して好適なる選
択回路の他の例を示す回路図である。
択回路の他の例を示す回路図である。
【図１２】本発明による全加算器の応用例のひとつであ
る４ビット加算回路の一実施例を示す回路図である。
る４ビット加算回路の一実施例を示す回路図である。
【図１３】本発明者等により本発明以前に検討された４
ビット加算回路を示す回路図である。
ビット加算回路を示す回路図である。
【図１４】従来知られている全加算器の回路図である。
【図１５】図１４の従来例の全加算器の論理構成を示す
回路図である。
回路図である。
10，16，17…排他的論理和回路、11，20…排他的否定論
理和回路、12，15，18，19，23，24，25…選択回路、13
…否定論理和回路、14…否定論理積回路、21…論理積回
路、22…論理和回路、Ａ，Ｂ，Ａ０〜Ａ３，Ｂ０〜Ｂ３
…加算入力、Ｃｉ…桁上げ入力、Ｓ…加算出力、Ｃｏ…
加算出力、ＳＬ０〜ＳＬ３…桁上げ入力が０の場合の加
算出力、ＳＨ０〜ＳＨ３…桁上げ入力が１の場合の加算
出力、ＣＬ３…桁上げ入力が０の場合の桁上げ出力、Ｃ
Ｈ３…桁上げ入力が１の場合の桁上げ出力
理和回路、12，15，18，19，23，24，25…選択回路、13
…否定論理和回路、14…否定論理積回路、21…論理積回
路、22…論理和回路、Ａ，Ｂ，Ａ０〜Ａ３，Ｂ０〜Ｂ３
…加算入力、Ｃｉ…桁上げ入力、Ｓ…加算出力、Ｃｏ…
加算出力、ＳＬ０〜ＳＬ３…桁上げ入力が０の場合の加
算出力、ＳＨ０〜ＳＨ３…桁上げ入力が１の場合の加算
出力、ＣＬ３…桁上げ入力が０の場合の桁上げ出力、Ｃ
Ｈ３…桁上げ入力が１の場合の桁上げ出力
Claims (5)
- 【請求項１】第１入力信号と第２入力信号とが印加さ
れ、該第１入力信号と第２入力信号との第１の排他的論
理和信号を出力する第１論理回路部と、 桁上げ入力信号と上記第１の排他的論理和出力信号とが
印加され、該桁上げ入力信号と上記第１の排他的論理和
出力信号との第２の排他的論理和信号として加算出力信
号を出力する第２論理回路部と、 上記第１入力信号と第２入力信号のいずれか一方の信号
と上記桁上げ入力信号と上記第１の排他的論理和信号と
が印加され、上記第１の排他的論理和信号に応答して上
記一方の信号と上記桁上げ入力信号とのうちのひとつを
選択して桁上げ出力信号として出力する第１選択回路部
とを具備してなることを特徴とする全加算器。 - 【請求項２】第１入力信号と第２入力信号とが印加さ
れ、該第１入力信号と第２入力信号との第１の排他的論
理和信号を出力する第１論理回路部と、 桁上げ入力信号と該桁上げ入力信号の否定信号と上記第
１の排他的論理和出力信号とが印加され、上記第１の排
他的論理和信号に応答して上記桁上げ入力信号と上記桁
上げ入力信号の否定信号のひとつを選択して加算出力信
号を出力する第１選択回路部と、 上記第１入力信号と第２入力信号のいずれか一方の信号
と上記桁上げ入力信号と上記第１の排他的論理和信号と
が印加され、上記第１の排他的論理和信号に応答して上
記一方の信号と上記桁上げ入力信号のひとつを選択して
桁上げ出力信号として出力する第２選択回路部とを具備
してなることを特徴とする全加算器。 - 【請求項３】第１入力信号と第２入力信号とが印加さ
れ、該第１入力信号と第２入力信号との第１の排他的論
理和信号を出力する第１選択回路部と、 桁上げ入力信号と上記第１の排他的論理和出力信号とが
印加され、上記桁上げ入力信号と上記第１の排他的論理
和信号との第２の排他的論理和信号として加算出力信号
を出力する第２選択回路部と、 上記第１入力信号と第２入力信号のいずれか一方と上記
桁上げ入力信号と上記第１の排他的論理和信号とが印加
され、上記第１の排他的論理和信号に応答して上記第１
入力信号と第２入力信号のいずれか一方と上記桁上げ入
力信号のひとつを選択し桁上げ出力信号として出力する
第３選択回路部とを具備してなることを特徴とする全加
算器。 - 【請求項４】第１入力信号と第２入力信号の排他的論理
和信号と該第１入力信号と第２入力信号のいずれか一方
と桁上げ入力信号とが印加され、上記排他的論理和信号
に応答して上記第１入力信号と第２入力信号のいずれか
一方と上記桁上げ入力信号のひとつを選択し桁上げ出力
信号として出力することを特徴とする全加算器。 - 【請求項５】上記論理回路部あるいは上記選択回路部
は、相補信号を出力するパストランジスタ論理回路で構
成されたことを特徴とする請求項１から請求項３までの
いずれかに記載の全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24172092A JPH0695849A (ja) | 1992-09-10 | 1992-09-10 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24172092A JPH0695849A (ja) | 1992-09-10 | 1992-09-10 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695849A true JPH0695849A (ja) | 1994-04-08 |
Family
ID=17078537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24172092A Pending JPH0695849A (ja) | 1992-09-10 | 1992-09-10 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898322A (en) * | 1994-09-13 | 1999-04-27 | Sharp Kabushiki Kaisha | Logic circuit for liquid crystal display having pass-transistor logic circuitry and thin film transistors |
-
1992
- 1992-09-10 JP JP24172092A patent/JPH0695849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898322A (en) * | 1994-09-13 | 1999-04-27 | Sharp Kabushiki Kaisha | Logic circuit for liquid crystal display having pass-transistor logic circuitry and thin film transistors |
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