JPS62298226A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野コ 本発明は、論理回路に間する。

［従来の技術］ デジタル集積回路の設計では、与えられた論理関数をプ
ール代数を用いて簡単化し、ＮＯＴ、ＮＡＮＤ、ＮＯＲ
などの論理ゲートを用いて論理図として記述する方式が
一般的である。

近年、パストランジスタを組合せて論理回路を構成する
と、回路がコンパクト化すると同時に、低消費電力化が
可能であることが明らかになった。

例えば、Ｓ、Ｗｈｉｔａｋｅｒ、”Ｐａ５ｓ−ｔｒａｎ
ｓｉｓｔｏｒ　　ｎｅｔｗｏｒｋｓ、　　Ｏｐｔｉｍｉ
ｚｅｄ　　ｎ−ＭＯＳ　　ｌｏｇｉｃ”、ＥＩｅｃｔｒ
ｏｎｉｃｓ、５ｅｐｔ、２２．１９８３にその詳細が示
されている。

従来のパストランジスタ回路は、論理ゲートの組合せと
して表現できないため、プール代数による論理設計がで
きない０個々のパストランジスタを論理ゲートとして表
現しようという試みがあるが、論理出力の値が１と０の
他にフローティングの３値をとるため２値論理を対象と
するプール代数には適さない。

［発明が解決しようとする開題点］ 前記のように、従来のパストランジスタ回路は、・コン
パクトかつ低消費電力であるにもかかわらず、プール代
数による設計ができないために大変不便であった。

本発明は、上記従来技術における未解決の問題点を解決
し、パストランジスタ回路のプール代数による設計を可
能にすることを目的とする。

［問題を解決するための手段］ いま、その構成を説明すると、 （Ａ　）　Ｎ　Ｍ　ＯＳ　トランジスタく１ンとＰ　Ｍ
　ＯＳトランジスタ（２）のそれぞれのゲート端子を接
続する。

（Ｂ）ＮＭＯ３トランジスタ（１）とＰＭＯＳトランジ
スタ（２）のそれぞれのドレイン端子金接続する。

以上のように構成する。

［作用コ 上記のように構成したＮ　Ｍ　ＯＳ　トランジスタのソ
ース端子＜１１）とＰＭＯＳトランジスタのソース端子
（１２）に、それぞれ論理信号を入力し、ゲート端子（
１３）に入力した論理信号に従って、ソース端子（１１
）、（１２）に入力した２つの論理信号のどちらか一方
を選択し、ドレイン端子（１４）に出力する。

［実施例］ 本発明に係る論理ゲートを特に、相補型パス論理（Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ　　Ｐａ５ｓ　　Ｌｏｇｉｃ）
と称し、ＣＰＬと略す、また、ＭＯＳトランジスタにお
いては、ソース端子とドレイン端子は電気的に等価であ
るが、ここでは便宜上、論理入力側をソース端子、論理
出力側をトレイン端子として説明する。

ＣＰＬゲートの回路構成を第１図に示す、ＮＭＱＳＭＯ
Ｓトランジスタのソース端子く１１）に論理人力Ａを、
ＰＭＯＳトランジスタ（２）のソース端子く１２）に論
理人力Ｂを、ゲート端子（１３〉に論理入力Ｃをそれぞ
れ与え、ドレイン端子（１４）から論理出力Ｑを取り出
す０例えば、Ｃ＝１の場合にはＮ　Ｍ　ＯＳ　）ランジ
スタ（１）が導通状態、ＰＭＯ３）ランジスタ（２）が
遮断状態になるため、Ｑ＝Ａになる。逆にＣ＝Ｏの場合
には、ＮＭＯ８Ｉ−ランジスタ（１）が遮断状態、ＰＭ
ＯＳトランジスタ（２〉が導通状態になるため、Ｑ＝Ｈ
になる。従って、ＣＰＬゲートの論理関数は Ｑ＝ＡＣ＋ＢＣ・−・・・・　（１） で表される。以下の説明においては、第１式の関数形を
ＣＰＬ標準形と呼ぶ、第１図に示したｃＰＬゲートを、
第２図の論理記号を用いて簡単に表現する。

次に、ＣＰＬゲートを用いて構成した論理回路（これを
ＣＰＬ回路と呼ぶ。）について、幾つかの論理関数を実
例として説明する。

はじめに、４人力の排他的論理和（ＸＯＲ）、Ｒ＝Ｗの
ＸｅＹｅＺ　　　　　　　−・・−（２）を例にとる。

第２式を最小項展開すると、Ｒ＝ＷＸＹＺ＋ＷＸＹＺ＋
ＷＸマＺ ＋ｗＸＹＺ＋ＷＸＹＺ”ＷＸ７２ ＋ＷＸＹＺ＋ＷＸＹＺ ・・・・・・（３） となる。第２式を適当な論理変数によってＣＰＬ標準形
になるように順次、因数分解するとＲ＝　（（ＷＸ＋Ｗ
Ｘ）Ｙ＋　（ＷＸ＋ＷＸ）ＹＩ　Ｚ＋　Ｉ　＜ＷＸ＋Ｗ
Ｘ）Ｙ＋　（ＷＸ＋Ｗヌ）？）２　　　　　　　　・・
・・（４）になる０次に、一番内側のカッコの中の関数
から、順次適当な変数で置き換えていくと、 Ｉ　ｘ　＝　Ｗ　Ｘ　＋　Ｗ　Ｘ　　　　　　　　　−
・＝　（５）ＪＸ＝ＷＸ＋ＷＸ　　　　　　　　　−−
（６）ＫＹ−ＩＸＹ＋ＪＸマ　　　　　　　　・・・・
・・（７）ＬＹ＝ＪＸＹ＋ＩＸマ　　　　　　　　・・
・・・・（８）となり、最終的に第２式は Ｒ−Ｒｚ＝ＫｙＺ＋ＬｙＺ　　　　　−−（９＞で表さ
れる。

上記の結果は、４人力ＸＯＲが第５式から第９式までに
対応する５つのＣＰＬゲートで構成できることを示して
いる。４人力ＸＯＲの論理回路を第２図の論理Ｈ己号を
用いて表したのが第３図である。Ｉｘ〜ＲＺの添字は、
ゲート端子に入力する論理変数名である。添字が等しい
ＣＰＬゲートを同列に配置し、各ゲート列を並べ、入出
力間の配線を第５式から第９式に従って施すことによっ
て論理図が完成する。

論理関数の中には上記の例のように積和の形式％式％ １つは、 ５＝ｘｙ　　　　　　　　　　　・・・・・・（１０〉
のように積のみで与えられる関数であり、もう１つは Ｔ＝Ｘ＋Ｙ　　　　　　　　　　・・・・・・（１１〉
のように単独変数項の和として与えられる場合である。

しかし、このような場合も、論理関数を以下のようにＣ
ＰＬ標準形に書き換えることができる。

５＝ＸＹ＝ＸＹ＋ＯＹ　　　　　・・・・・・（１２）
Ｔ＝Ｘ＋Ｙ＝ＩＹ＋Ｘマ　　　・・・・・・（１３）こ
こで、０および１はそれぞれ定数入力を意味する。

次に、多出力論理関数をＣＰＬ回路として実現する場合
について、ターリ−回路を例にとって説明する。ターリ
−回路の関数は以下のように記述される。

Ｑ＝Ｘ　　７２　　　　　　　　　　　　　　　　　　
　　　　　　・・・・・・　く　１４　）Ｒ＝ＸマＺ＋
ＸＹＺ＋ＸＹＺ　　−・・・・−（１５）Ｓ＝ＸＹＺ＋
ＸＹＺ十父ＹＺ　・・・・・・（１６）Ｔ＝ＸＹＺ　　
　　　　　　　　　　　　　　・・・・・・　（１７）
前述の手法に従って上記第１４式から第１７式までをＣ
ＰＬ標準形に書き直すと以下のようになる。

Ｉ　ｖ＝　ＯＹ十父マ　　　　　　　・・・・・・（１
８）Ｊｖ＝）（Ｙ＋Ｘマ　　　　　　・・・・・・（１
９）ＫＹ＝ＸＹ＋０マ　　　　　　　・・・・・・（２
０）Ｑｚ＝ＯＺ＋ＩｖＺ　　　　　　　−（２１）Ｒｚ
＝ＩｙＺ＋ＪｖＺ　　　　　　　−−（２２）Ｓｚ＝Ｊ
ｖＺ＋ＫｙＺ　　　　　　　　　　　　　−（２３）Ｔ
ｚ＝ＫｙＺ＋ＯＺ　　　　　　　−−（２４）上記第１
８式から第２４式までを用いて構成した論理回路が第４
図である。

一般的に、上記の手法（これを因数分解−代入法と呼ぶ
、）を用いることにより、どのような形式のプール関数
もＣＰＬ回路として実現できる。

また、因数分解−代入法による論理式の変形の過程は論
理関数をコンパクト化するプロセスでもある。与えられ
た関数がＣＰＬ標準形に展開された時点で、全ての冗長
項が削除されてしまうことは、前記実施例より明らかで
ある。

ＣＰＬ回路は自動化設計に適している。その理由は第１
に従来の論理回路がＮＡＮＤ、ＮＯＲ等複数のタイプの
論理ゲートを複合して構成されるのに対して、ＣＰＬ回
路はＣＰＬゲートだけの組合せとして構成できる点にあ
る。第２に、前記実施例に示されたように、因数分解−
代入法はその手法が単純であるためコンピュータ・プロ
グラムとしての記述が容易であり、従って論理設計の自
動化に適している。更に、同型のＣＰＬゲートを平面的
に配置して相互に配線することによって回路が構成され
るため集積回路のレイアウト設計までを一貫して自動化
することも容易である。

ＣＰＬ回路は、従来のゲートアレイやＰＬＡ（プログラ
ム可能ロジックアレイ）、組合せ論理等の論理回路技術
と比べて、自動設計の容易さ、コンパクトさ、消費電力
等の全てにおいて優れている。

［発明の効果コ 本発明がもたらす最も優れた効果は、プール代数を用い
てパストランジスタ回路の設計を可能にする点にあり、
また論理関数のコンパクト化とデジタル集積回路の一貫
した自動設計を同時に可能にするものである。これは、
単に、集積回路の消費電力の低下と集積密度の向上をも
たらすだけでなく、集積回路の設計に要する時閉と人的
コストを軽減する上で極めて大きな効果をもたらすもの
である。

【図面の簡単な説明】

第１図は本発明に係る論理ゲートのトランジスタ回路図
、第２図は同論理ゲートの論理記号、第３図、第４図は
同論理ゲートを用いた論理回路図である。 １・・・ＮＭＯＳトランジスタ、２・・・ＰＭＯ３）ラ
ンジスタ、１１・・・ソース端子、１２・・・ソース端
子、１３・・・ゲート端子、１４・・・ドレイン端子、
２１・・・論理ゲート

Claims (1)

【特許請求の範囲】
1. ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞ
   れのソース端子を論理信号の独立した入力手段とし、前
   記の２つのトランジスタのゲート端子を接続して論理信
   号の入力手段とし、前記の２つのトランジスタのドレイ
   ン端子を接続して論理信号の出力手段とする論理ゲート
   を論理演算手段とする論理回路。