KR20220116481A - 반도체 장치, 표시 장치, 및 전자 기기 - Google Patents
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Abstract
신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는 제 1 트랜지스터 내지 제 3 트랜지스터, 용량 소자를 가진다. 제 1 트랜지스터는 소스 및 드레인 중 한쪽에 제 1 신호가 공급되고, 소스 및 드레인 중 다른 쪽이 제 2 트랜지스터의 게이트 및 용량 소자의 한쪽 전극과 접속되고, 게이트에 제 2 펄스 신호가 공급된다. 제 2 트랜지스터는 소스 및 드레인 중 한쪽에 제 1 펄스 신호가 공급되고, 소스 및 드레인 중 다른 쪽이 용량 소자의 다른 쪽 전극 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 접속된다. 제 3 트랜지스터는 소스 및 드레인 중 다른 쪽에 제 1 전위가 공급되고, 게이트에 제 1 신호를 반전한 제 2 신호가 공급된다. 제 1 펄스 신호는 클록 신호이고, 제 2 펄스 신호는 듀티비 55% 이하의 신호이다.
Description
본 발명의 일 형태는 반도체 장치에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다. 본 발명의 일 형태는 표시 장치의 구동 회로에 관한 것이다. 본 발명의 일 형태는 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
표시 장치는 스마트폰 등의 휴대 정보 단말기, 텔레비전 장치 등을 비롯하여 다양한 기기에 적용되어 있다. 근년에는 표시 장치가 적용된 기기의 화면 점유율의 향상이 요구되고, 이를 위하여 표시 장치는 표시부 이외의 영역을 좁게 하는(슬림 베젤화하는) 것이 요구되고 있다. 또한 구동 회로의 일부 또는 모두를 화소부와 동일한 기판 위에 제작하는 시스템 온 패널(system-on-panel)은 상기 요구를 만족시키기 위하여 유효하다. 시스템 온 패널의 경우, 구동 회로에 제공되는 트랜지스터와, 화소부에 제공되는 트랜지스터를 동일한 공정으로 제작하는 것으로 패널의 제작에 필요한 비용이 절감될 수 있어 바람직하다. 특허문헌 1 및 특허문헌 2에는 표시 장치의 구동 회로에 사용되는 인버터 및 시프트 레지스터 등의 각종 회로를, 단극성 트랜지스터로 구성하는 기술에 대하여 개시되어 있다.
표시 장치의 구동 회로에 사용되는, 펄스 신호를 출력하는 순서 회로는 순서 회로를 구성하는 트랜지스터의 전기 특성의 변동, 특히 문턱 전압의 변동이 생기면 원하는 신호를 출력할 수 없는 등의 문제가 발생한다. 결과적으로 화상을 표시할 수 없게 될 우려가 있다.
본 발명의 일 형태는 신뢰성이 높은 반도체 장치, 표시 장치, 또는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 표시 장치의 슬림 베젤화를 실현할 수 있는 반도체 장치, 표시 장치, 또는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높고 저비용으로 제작할 수 있는 반도체 장치, 표시 장치, 또는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 구성을 가지는 반도체 장치, 표시 장치, 또는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 선행기술의 문제점 중 적어도 하나를 적어도 경감하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출될 수 있다.
본 발명의 일 형태는 제 1 트랜지스터 내지 제 3 트랜지스터와, 제 1 용량 소자와, 제 1 배선 내지 제 5 배선을 가지는 반도체 장치이다. 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 트랜지스터의 게이트 및 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고, 게이트가 제 3 배선과 전기적으로 접속된다. 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 제 4 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 1 용량 소자의 다른 쪽 전극 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제 3 트랜지스터는 소스 및 드레인 중 다른 쪽이 제 5 배선과 전기적으로 접속되고, 게이트가 제 2 배선과 전기적으로 접속된다. 제 1 배선에는 제 1 신호가 공급되고, 제 2 배선에는 제 1 신호가 반전된 제 2 신호가 공급된다. 제 4 배선에는 제 1 펄스 신호가 공급된다. 제 5 배선에는 제 1 전위가 공급된다. 제 3 배선에는 제 2 펄스 신호가 공급된다. 제 1 펄스 신호는 클록 신호이고, 제 2 펄스 신호는 듀티비 55% 이하의 신호이다.
또한 본 발명의 다른 일 형태는 제어 회로와, 제 1 트랜지스터 내지 제 3 트랜지스터와, 제 1 용량 소자와, 제 1 배선 내지 제 5 배선을 가지는 반도체 장치이다. 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 트랜지스터의 게이트 및 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고, 게이트가 제 3 배선과 전기적으로 접속된다. 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 제 4 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 1 용량 소자의 다른 쪽 전극 및 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 제 3 트랜지스터는 소스 및 드레인 중 다른 쪽이 제 5 배선과 전기적으로 접속되고, 게이트가 제 2 배선과 전기적으로 접속된다. 제어 회로는 제 1 배선에 제 1 신호를 출력하고, 또한 제 2 배선에 제 1 신호가 반전된 제 2 신호를 출력한다. 제 4 배선에는 제 1 펄스 신호가 공급된다. 제 5 배선에는 제 1 전위가 공급된다. 제 3 배선에는 제 2 펄스 신호가 공급된다. 제 1 펄스 신호는 클록 신호이고, 제 2 펄스 신호는 듀티비 55% 이하의 신호이다.
또한 상기에서 제 2 펄스 신호를 출력하는 신호 생성 회로를 가지는 것이 바람직하다. 이때 신호 생성 회로와 제어 회로에는 제 3 펄스 신호가 공급되는 것이 바람직하다. 또한 제 3 펄스 신호는 듀티비 1% 이하의 신호인 것이 바람직하다.
또한 상기에서 제 2 펄스 신호는 듀티비 1% 이하의 신호인 것이 바람직하다.
또한 상기에서 신호 생성 회로는 제 4 트랜지스터와, 제 5 트랜지스터와, 제 2 용량 소자를 가지는 것이 바람직하다. 이때 제 4 트랜지스터는 소스 및 드레인 중 한쪽에 제 1 전위보다 높은 제 2 전위가 공급되고, 소스 및 드레인 중 다른 쪽이 제 3 배선, 제 5 트랜지스터의 소스 및 드레인 중 한쪽, 및 제 2 용량 소자의 한쪽 전극과 전기적으로 접속된다. 또한 제 5 트랜지스터는 소스 및 드레인 중 다른 쪽에 제 1 전위가 공급된다. 또한 제 2 용량 소자는 다른 쪽 전극에 제 1 전위가 공급된다. 또한 제 4 트랜지스터의 게이트에는 제 3 펄스 신호가 공급되고, 제 5 트랜지스터의 게이트에는 제 4 펄스 신호가 공급된다. 이때 제 4 펄스 신호는 듀티비 1% 이하의 신호인 것이 바람직하다.
또한 상기에서 제 2 펄스 신호는 제 3 배선과 제어 회로에 공급되는 것이 바람직하다.
또한 상기에서 제 1 트랜지스터는 제 1 반도체층과, 제 1 반도체층을 개재(介在)하여 서로 중첩되는 제 1 게이트 및 제 2 게이트를 가지는 것이 바람직하다. 이때 제 1 게이트와 제 2 게이트는 전기적으로 접속되는 것이 바람직하다.
또한 상기에서 제 3 트랜지스터는 제 2 반도체층과, 제 2 반도체층을 개재하여 서로 중첩되는 제 3 게이트 및 제 4 게이트를 가지는 것이 바람직하다. 이때 제 3 게이트 및 제 4 게이트 중 한쪽이 제 2 배선과 전기적으로 접속되고, 제 3 게이트 및 제 4 게이트 중 다른 쪽이 제 5 배선과 전기적으로 접속되는 것이 바람직하다.
또한 상기에서 제 4 게이트는 제 2 반도체층보다 아래쪽에 위치하는 것이 바람직하다. 이때 제 3 게이트가 제 2 배선과 전기적으로 접속되고, 제 4 게이트가 제 5 배선과 전기적으로 접속되는 것이 바람직하다.
또한 본 발명의 일 형태는 상기 어느 반도체 장치와 화소를 가지는 표시 장치이다. 화소는 표시 소자 및 제 6 트랜지스터를 가진다. 제 6 트랜지스터는 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터와 동일면 위에 제공되는 것이 바람직하다.
또한 상기에서 표시 소자는 액정 소자 또는 발광 소자인 것이 바람직하다.
또한 본 발명의 일 형태는 상기 어느 표시 장치와, 안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 터치 센서, 및 조작 버튼 중 적어도 하나를 가지는 전자 기기이다.
본 발명의 일 형태에 따르면 신뢰성이 높은 반도체 장치, 표시 장치, 또는 전자 기기를 제공할 수 있다. 또는 표시 장치의 슬림 베젤화를 실현할 수 있는 반도체 장치, 표시 장치, 또는 전자 기기를 제공할 수 있다. 또는 신뢰성이 높고 저비용으로 제작할 수 있는 반도체 장치, 표시 장치, 또는 전자 기기를 제공할 수 있다. 또는 신규 구성을 가지는 반도체 장치, 표시 장치, 또는 전자 기기를 제공할 수 있다. 또는 선행기술의 문제점 중 적어도 하나를 적어도 경감할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출될 수 있다.
도 1은 순서 회로의 구성예를 나타낸 도면이다.
도 2의 (A)는 순서 회로의 구성예를 나타낸 도면이다. 도 2의 (B)는 타이밍 차트이다.
도 3의 (A) 내지 (C)는 순서 회로의 구성예를 나타낸 도면이다.
도 4의 (A) 및 (B)는 순서 회로의 구성예를 나타낸 도면이다.
도 5의 (A) 및 (B)는 순서 회로의 구성예를 나타낸 도면이다.
도 6은 순서 회로의 구성예를 나타낸 도면이다.
도 7은 타이밍 차트이다.
도 8의 (A)는 순서 회로의 구성예를 나타낸 도면이다. 도 8의 (B)는 시프트 레지스터의 회로도이다. 도 8의 (C)는 타이밍 차트이다.
도 9는 신호 생성 회로의 구성예를 나타낸 도면이다.
도 10은 순서 회로의 구성예를 나타낸 도면이다.
도 11은 타이밍 차트이다.
도 12의 (A)는 순서 회로의 구성예를 나타낸 도면이다. 도 12의 (B)는 시프트 레지스터의 회로도이다. 도 12의 (C)는 타이밍 차트이다.
도 13의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 14의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 15의 (A) 내지 (C)는 트랜지스터 및 용량 소자의 구성예를 나타낸 도면이다.
도 16은 트랜지스터 및 용량 소자의 구성예를 나타낸 도면이다.
도 17의 (A) 내지 (F)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 18의 (A) 내지 (D)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 19의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 20의 (A)는 표시 장치의 블록도이다. 도 20의 (B) 및 (C)는 화소 회로의 회로도이다.
도 21의 (A), (C), 및 (D)는 화소 회로의 회로도이다. 도 21의 (B)는 타이밍 차트이다.
도 22의 (A) 및 (B)는 표시 모듈의 구성예를 나타낸 도면이다.
도 23의 (A) 및 (B)는 전자 기기의 구성예를 나타낸 도면이다.
도 24의 (A) 내지 (E)는 전자 기기의 구성예를 나타낸 도면이다.
도 25의 (A) 내지 (G)는 전자 기기의 구성예를 나타낸 도면이다.
도 26의 (A) 내지 (D)는 전자 기기의 구성예를 나타낸 도면이다.
도 2의 (A)는 순서 회로의 구성예를 나타낸 도면이다. 도 2의 (B)는 타이밍 차트이다.
도 3의 (A) 내지 (C)는 순서 회로의 구성예를 나타낸 도면이다.
도 4의 (A) 및 (B)는 순서 회로의 구성예를 나타낸 도면이다.
도 5의 (A) 및 (B)는 순서 회로의 구성예를 나타낸 도면이다.
도 6은 순서 회로의 구성예를 나타낸 도면이다.
도 7은 타이밍 차트이다.
도 8의 (A)는 순서 회로의 구성예를 나타낸 도면이다. 도 8의 (B)는 시프트 레지스터의 회로도이다. 도 8의 (C)는 타이밍 차트이다.
도 9는 신호 생성 회로의 구성예를 나타낸 도면이다.
도 10은 순서 회로의 구성예를 나타낸 도면이다.
도 11은 타이밍 차트이다.
도 12의 (A)는 순서 회로의 구성예를 나타낸 도면이다. 도 12의 (B)는 시프트 레지스터의 회로도이다. 도 12의 (C)는 타이밍 차트이다.
도 13의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 14의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 15의 (A) 내지 (C)는 트랜지스터 및 용량 소자의 구성예를 나타낸 도면이다.
도 16은 트랜지스터 및 용량 소자의 구성예를 나타낸 도면이다.
도 17의 (A) 내지 (F)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 18의 (A) 내지 (D)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 19의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 20의 (A)는 표시 장치의 블록도이다. 도 20의 (B) 및 (C)는 화소 회로의 회로도이다.
도 21의 (A), (C), 및 (D)는 화소 회로의 회로도이다. 도 21의 (B)는 타이밍 차트이다.
도 22의 (A) 및 (B)는 표시 모듈의 구성예를 나타낸 도면이다.
도 23의 (A) 및 (B)는 전자 기기의 구성예를 나타낸 도면이다.
도 24의 (A) 내지 (E)는 전자 기기의 구성예를 나타낸 도면이다.
도 25의 (A) 내지 (G)는 전자 기기의 구성예를 나타낸 도면이다.
도 26의 (A) 내지 (D)는 전자 기기의 구성예를 나타낸 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 이하에서 설명하는 발명의 구성에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복적인 설명은 생략한다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 본 명세서에서 설명하는 각 도면에 있어서 각 구성 요소의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다.
또한 본 명세서 등에서의 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것이 아니다.
트랜지스터는 반도체 소자의 일종이고, 전류 또는 전압을 증폭하는 기능 및 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor) 및 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한 "소스" 및 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우, 또는 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서에서는 "소스" 및 "드레인"이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 가지는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극 및 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 용량 소자, 이 외 각종 기능을 가지는 소자 등이 포함된다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 가지는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
또한 본 명세서 등에서는, 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식 등에 의하여 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치의 구성예에 대하여 설명한다.
[구성예 1]
[구성예 1-1]
도 1에 본 발명의 일 형태의 순서 회로(10)의 구성예를 나타내었다. 순서 회로(10)는 회로(11)와 회로(12)를 가진다. 회로(11)와 회로(12)는 배선(15a) 및 배선(15b)을 통하여 전기적으로 접속되어 있다. 회로(12)는 제어 회로라고 부를 수도 있다.
또한 이하에서는 특별히 언급하지 않는 한, 순서 회로(10)에 공급되는 신호나 전위 중, 고전위를 전위(VDD)로서, 저전위를 전위(VSS)로서 설명하는 경우가 있다.
회로(12)는 신호(LIN)의 전위 및 신호(RIN)의 전위에 따라 배선(15a)에 제 1 신호를 출력하고, 배선(15b)에 제 2 신호를 출력하는 기능을 가진다. 여기서 제 2 신호는 제 1 신호를 반전한 신호이다. 즉, 제 1 신호와 제 2 신호가 각각 고전위와 저전위의 2종류의 전위를 가지는 신호인 경우, 회로(12)로부터 배선(15a)에 고전위가 출력될 때 배선(15b)에 저전위가 출력되고, 배선(15a)에 저전위가 출력될 때 배선(15b)에 고전위가 출력된다.
회로(11)는 트랜지스터(21), 트랜지스터(22), 트랜지스터(23), 및 용량 소자(C1)를 가진다. 트랜지스터(21), 트랜지스터(22), 및 트랜지스터(23)는 각각 n채널형 트랜지스터이다. 트랜지스터(21), 트랜지스터(22), 및 트랜지스터(23)로서는 채널이 형성되는 반도체로서 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 적합하게 사용할 수 있다. 또한 산화물 반도체에 한정되지 않고 실리콘(단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘), 저마늄 등으로 이루어지는 반도체를 사용하여도 좋고, 화합물 반도체를 사용하여도 좋다.
트랜지스터(23)는 게이트가 신호(BDG)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(15a)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(22)의 게이트 및 용량 소자(C1)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(22)는 소스 및 드레인 중 한쪽이 신호(CLK)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 용량 소자(C1)의 다른 쪽 전극, 트랜지스터(21)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(21)는 게이트가 배선(15b)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VSS)(제 1 전위라고도 함)가 공급되는 배선과 전기적으로 접속된다. 또한 트랜지스터(21)의 소스 및 드레인 중 한쪽, 트랜지스터(22)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(C1)의 다른 쪽 전극은 출력 단자(OUT)와 전기적으로 접속된다. 또한 출력 단자(OUT)는 회로(11)로부터의 출력 전위가 공급되는 부분이고, 배선의 일부 또는 전극의 일부이어도 좋다.
트랜지스터(22)의 소스 및 드레인 중 한쪽에는 신호(CLK)로서 클록 신호가 입력된다. 상기 클록 신호는 듀티비(신호의 1주기의 기간에서 하이 레벨 전위(고전위)인 기간의 비율) 45% 이상 55% 이하의 신호를 적합하게 사용할 수 있다. 더 바람직하게는 클록 신호로서 듀티비 50%의 신호를 사용할 수 있다. 또한 클록 신호의 듀티비는 상기에 한정되지 않고, 구동 방법에 따라 적절히 변경할 수 있다.
또한 본 명세서 등에서 클록 신호란 고전위와 저전위가 반복되고, 또한 전위의 상승과 전위의 다음 상승의 간격, 또는 전위의 하강과 전위의 다음 하강의 간격이 일정한 신호를 가리킨다. 또한 본 명세서 등에서 펄스 신호란 시간적으로 전위가 변화되는 신호인 것을 가리킨다. 또한 펄스 신호에는 주기적으로 전위가 변화되는 신호가 포함된다. 예를 들어, 펄스 신호에는 구형파, 삼각파, 톱니파, 정현파 등 주기적으로 전위가 변화되는 신호가 포함된다. 그러므로 클록 신호는 펄스 신호의 일 형태라고도 할 수 있다.
신호(CLK)는 고전위와 저전위가 번갈아 공급되는 신호이다. 이때 신호(CLK)의 저전위는 전위(VSS)와 동일한 전위로 하는 것이 바람직하다. 또한 신호(CLK) 대신에 고전위(예를 들어 전위(VDD))를 트랜지스터(22)의 소스 및 드레인 중 한쪽에 공급하는 구성으로 하여도 좋다.
또한 트랜지스터(23)의 게이트에 공급되는 신호(BDG)는 주기성을 가지는 펄스 신호이다. 이때 신호(BDG)의 듀티비가 낮을수록 바람직하다. 예를 들어 신호(BDG)는 듀티비가 60% 이하, 바람직하게는 55% 이하, 더 바람직하게는 50% 이하, 더욱 바람직하게는 10% 이하, 더더욱 바람직하게는 5% 이하, 나아가 더더욱 바람직하게는 1% 이하인 펄스 신호를 사용할 수 있다. 신호(BDG)의 듀티비의 하한값은 작으면 작을수록 좋고, 0%보다 크면 좋다.
트랜지스터(23)의 게이트에 듀티비가 작은 펄스 신호가 공급됨으로써 트랜지스터(23)의 문턱 전압의 변동을 억제할 수 있게 된다. 여기서 예를 들어 트랜지스터(23)의 게이트에 항상 고전위인 정전위(즉, 듀티비 100%의 신호라고도 할 수 있음)가 공급되는 구성으로 하면 트랜지스터(23)의 문턱 전압이 플러스 시프트되기 쉬우므로 순서 회로(10)로부터는 기대되는 신호가 출력되지 못할 우려가 있다. 한편으로 본 발명의 일 형태에서는 트랜지스터(23)의 게이트에 듀티비가 작은 신호(BDG)가 공급되므로 트랜지스터(23)의 전기 특성의 변동이 억제되고, 결과적으로 신뢰성이 높은 순서 회로(10)를 실현할 수 있다.
여기서 신호(BDG)는 회로(12)를 구동하기 위한 신호를 사용하여 생성되는 신호인 것이 바람직하다. 또는 신호(BDG)가 회로(12)를 구동하기 위한 신호를 겸하는 것이 바람직하다. 이에 의하여 순서 회로(10) 외부에 신호(BDG)를 생성하는 회로를 새로 제공할 필요가 없어, 순서 회로(10)가 적용되는 기기의 구성을 간략화할 수 있다.
순서 회로(10)의 동작에 대하여 설명한다. 배선(15a)에 고전위가 공급되고, 배선(15b)에 저전위가 공급되고, 신호(BDG)가 고전위가 되면, 트랜지스터(23) 및 트랜지스터(22)가 도통 상태(온 상태)가 되고, 트랜지스터(21)가 비도통 상태(오프 상태)가 된다. 이때 출력 단자(OUT)와 신호(CLK)가 공급되는 배선이 도통 상태가 된다.
회로(11)에서 출력 단자(OUT)와 트랜지스터(22)의 게이트는 용량 소자(C1)를 통하여 전기적으로 접속되기 때문에 부트스트랩 효과에 의하여 출력 단자(OUT)의 전위가 상승함에 따라 트랜지스터(22)의 게이트의 전위가 상승한다. 여기서 용량 소자(C1)를 가지지 않는 경우에는 신호(CLK)의 고전위보다 트랜지스터(22)의 문턱 전압만큼 낮은 전위가 출력 단자(OUT)에 출력된다. 그러나 용량 소자(C1)를 가짐으로써 트랜지스터(22)의 게이트의 전위는 전위(VDD)의 2배에 가까운 전위(예를 들어 전위(VDD)와 전위(VSS)의 차의 2배에 가까운 전위)까지 상승되므로 트랜지스터(22)의 문턱 전압의 영향을 받지 않고, 출력 단자(OUT)에는 신호(CLK)의 고전위(예를 들어 전위(VDD))를 출력할 수 있다. 따라서 전원 전위의 종류의 증가 없이, 출력 성능이 높은 순서 회로(10)를 실현할 수 있다.
또한 신호(BDG)로서 고전위가 공급되어 트랜지스터(23)가 온 상태이기 때문에, 배선(15a)에 고전위가 공급되면, 트랜지스터(23)를 통하여 트랜지스터(22)의 게이트에 고전위가 공급된다. 이때 배선(15a)에 공급되는 고전위와 신호(BDG)의 고전위가 동일한(예를 들어 어느 쪽도 전위(VDD)인) 경우에는 트랜지스터(22)의 게이트에는 전위(VDD)로부터 트랜지스터(23)의 문턱 전압만큼 낮은 전위가 공급된다. 그 후, 신호(CLK)가 저전위로부터 고전위가 되고 부트스트랩 효과에 의하여 트랜지스터(22)의 게이트의 전위(트랜지스터(23)의 소스 및 드레인 중 다른 쪽의 전위)가 상승된다. 여기서 트랜지스터(23)의 소스 및 드레인 중 다른 쪽 전위가 전위(VDD)를 초과하면 트랜지스터(23)가 오프 상태가 되기 때문에 트랜지스터(22)의 게이트와 배선(15a)이 전기적으로 분리된 상태가 되어 트랜지스터(22)의 게이트가 플로팅 상태가 된다. 또한 배선(15a)의 전위는 회로(12)의 출력 전위(VDD)로부터 상승되지 않기 때문에 회로(12) 내의 트랜지스터 등에 배선(15a)을 통하여 출력 전위보다 높은 전위가 인가되는 것을 방지할 수 있다. 따라서 순서 회로(10)의 신뢰성을 높일 수 있다.
한편으로 배선(15a)에 저전위가 공급되고 배선(15b)에 고전위가 공급되면, 트랜지스터(23)를 통하여 트랜지스터(22)의 게이트에 저전위가 공급되어 트랜지스터(22)가 오프 상태가 된다. 또한 트랜지스터(21)가 온 상태가 된다. 이때 출력 단자(OUT)와 전위(VSS)가 공급되는 배선이 도통 상태가 되어, 출력 단자(OUT)에는 전위(VSS)가 출력된다. 그 후, 신호(BDG)를 고전위로부터 저전위로 변화시켜, 트랜지스터(23)를 오프 상태로 하는 것이 바람직하다.
도 2의 (A)에 도 1에서 예시한 순서 회로(10)의 더 자세한 구성예를 나타내었다. 순서 회로(10)가 가지는 회로(12)는 트랜지스터(31), 트랜지스터(32), 트랜지스터(33), 및 트랜지스터(34)를 가진다. 트랜지스터(31) 내지 트랜지스터(34)에는 상술한 n채널형 트랜지스터를 적용하는 것이 바람직하다. 특히, 채널이 형성되는 반도체에 산화물 반도체를 적용한 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(31)와 트랜지스터(34)는 신호(LIN)의 전위에 따라 도통 또는 비도통이 선택된다. 트랜지스터(33)와 트랜지스터(32)는 신호(RIN)의 전위에 따라 도통 또는 비도통이 선택된다.
신호(LIN)가 고전위이고, 신호(RIN)가 저전위인 경우, 트랜지스터(31)가 온 상태, 트랜지스터(33)가 오프 상태가 되고 전위(VDD)가 공급되는 배선과 배선(15a)이 전기적으로 접속된다. 또한 트랜지스터(34)가 온 상태, 트랜지스터(32)가 오프 상태가 되고 전위(VSS)가 공급되는 배선과 배선(15b)이 전기적으로 접속된다. 한편으로 신호(LIN)가 저전위이고, 신호(RIN)가 고전위인 경우, 트랜지스터(31)가 오프 상태, 트랜지스터(33)가 온 상태가 되고 전위(VSS)가 공급되는 배선과 배선(15a)이 전기적으로 접속된다. 또한 트랜지스터(34)가 오프 상태, 트랜지스터(32)가 온 상태가 되고 전위(VDD)가 공급되는 배선과 배선(15b)이 전기적으로 접속된다.
순서 회로(10)에서 신호(LIN)가 고전위이고, 신호(RIN)가 저전위인 경우, 배선(15a)은 고전위, 배선(15b)은 저전위가 되고 출력 단자(OUT)에는 신호(CLK)의 전위가 출력된다. 한편으로 신호(LIN)가 저전위이고, 신호(RIN)가 고전위인 경우, 배선(15a)은 저전위, 배선(15b)은 고전위가 되고 출력 단자(OUT)와 전위(VSS)가 공급되는 배선이 전기적으로 접속된다.
순서 회로(10)에 입력되는 신호(LIN)와 신호(RIN)의 전위를 고전위와 저전위로 번갈아 변화시켜, 신호(CLK)와 신호(LIN)를 동기시킴으로써, 순서 회로(10)의 출력 단자(OUT)에는 펄스 형태의 출력 신호가 출력된다. 순서 회로(10)의 출력 단자(OUT)에 출력되는 출력 신호를 복수의 화소에 접속된 배선(예를 들어 주사선) 등에 공급함으로써, 순서 회로(10)를 게이트 드라이버 회로의 일부로서 사용할 수 있다.
도 2의 (B)는 도 2의 (A)에 나타낸 순서 회로(10)의 구동 방법의 일례를 나타낸 타이밍 차트이다. 도 2의 (B)에는 신호(LIN), 신호(RIN), 신호(BDG), 신호(CLK), 노드(N), 및 출력 단자(OUT)에서의 전위의 시간 변화를 모식적으로 나타내었다. 여기서 노드(N)는 트랜지스터(22)의 게이트가 접속되는 노드에 대응한다(도 2의 (A) 참조).
시각 T1에 있어서 신호(LIN) 및 신호(BDG)는 고전위가 되고, 신호(RIN) 및 신호(CLK)는 저전위가 된다. 기간 T1-T2에 있어서 회로(12)로부터 배선(15a)에 고전위가 출력되고, 트랜지스터(23)가 온 상태이기 때문에 노드(N)의 전위는 배선(15a)의 전위로부터 트랜지스터(23)의 문턱 전압만큼 저하된 전위까지 상승된다.
이어서 시각 T2에 있어서 신호(LIN)는 저전위가 되고, 신호(CLK)는 고전위가 된다. 이때 회로(12)의 트랜지스터(31) 내지 트랜지스터(34)는 모두 오프 상태가 되기 때문에 배선(15a)은 전기적으로 플로팅 상태가 된다. 그러므로 기간 T2-T3에 있어서 신호(CLK)가 하이 레벨 전위가 됨으로써 노드(N)의 전위가 상승된다. 트랜지스터(23)의 게이트 전위와 노드(N)의 전위의 차가 트랜지스터(23)의 문턱 전압에 도달하면 트랜지스터(23)가 오프 상태가 되어 노드(N)가 플로팅 상태가 된다. 또한 트랜지스터(23)의 게이트의 전위가 상승됨으로써 출력 단자(OUT)에는 신호(CLK)의 고전위가 공급된다.
이어서 시각 T3에 있어서 신호(RIN)는 고전위가 되고, 신호(CLK)는 저전위가 된다. 기간 T3-T4에 있어서 회로(12)로부터 배선(15b)에 고전위가 출력되어 트랜지스터(21)가 온 상태가 된다. 한편으로 배선(15a)에는 저전위가 출력되고 트랜지스터(23)가 온 상태이기 때문에 트랜지스터(22)가 오프 상태가 된다. 이에 의하여 출력 단자(OUT)에는 전위(VSS)가 공급된다.
또한 시각 T4에 있어서 신호(BDG)는 저전위가 되어, 트랜지스터(23)는 오프 상태가 된다.
여기까지가 순서 회로(10)의 동작 방법의 일례에 대한 설명이다.
여기서 트랜지스터(23)에 가해지는 전압 스트레스에 대하여 설명한다. 여기서는 간단하게 설명하기 위하여 고전위를 전위(VDD)로 하고, 저전위를 전위(VSS)로 한다.
시각 T1에 있어서 트랜지스터(23)의 게이트에 전위(VDD)가 공급되고, 배선(15a) 측의 전극에 전위(VDD)가 공급된 경우, 트랜지스터(23)는 노드(N) 측의 전극이 소스가 된다. 이어서 시각 T2에 있어서 신호(CLK)가 전위(VSS)로부터 전위(VDD)로 변화되고, 노드(N)의 전위가 전위(VDD)-전위(VSS)의 2배의 전위까지 상승된 것으로 한다. 이때 배선(15a)은 플로팅 상태이고, 전위(VDD)를 유지하기 때문에 트랜지스터(23)는 소스와 드레인이 바뀌고, 배선(15a)과 접속되는 전극이 소스가 된다. 또한 시각 T3에 있어서 배선(15a)에 전위(VSS)가 공급되고, 노드(N)의 전위가 저하될 때도 트랜지스터(23)는 배선(15a) 측의 전극이 소스로서 기능한다. 이와 같이 회로의 동작 중에 소스와 드레인의 기능이 서로 바뀌는 트랜지스터를, 양방향 트랜지스터(bi-direction transistor)라고 부를 수 있다.
기간 T1-T2에서는 트랜지스터(23)의 게이트-소스 간에 가해지는 전압(전위차)은 최대로 VDD-VSS이다. 그러나 노드(N)의 전위가 상승됨에 따라, 트랜지스터(23)의 소스-드레인 간에 가해지는 전압은 급격히 저하되기 때문에, 전압 스트레스는 바로 완화된다. 또한 기간 T2-T3에서는 트랜지스터(23)의 게이트-소스 간에는 전위차가 거의 없다. 또한 기간 T3-T4에서는 트랜지스터(23)의 게이트-소스 간의 전압은 VDD-VSS이다. 또한 시각 T4이후에서는 트랜지스터(23)에는 전압 스트레스가 발생하지 않는다. 이러한 이유로, 배선(15a)에 저전위가 공급되고 신호(BDG)가 고전위인 경우에 트랜지스터(23)의 게이트-소스 간에 스트레스가 가해지는 것을 알 수 있다. 그러므로 배선(15a)에 저전위가 공급되는 기간 중에 있어서, 신호(BDG)가 고전위가 되는 기간을 가능한 한 짧게 함으로써 트랜지스터(23)의 전압 스트레스가 저감되고, 문턱 전압의 변동을 억제할 수 있다.
여기서 순서 회로(10)는 표시 장치의 구동 회로로서 사용할 수 있다. 특히 주사선 구동 회로로서 적합하게 사용할 수 있다. 이때 출력 단자(OUT)에 표시 장치의 복수의 화소에 접속되는 주사선을 접속하는 경우, 순서 회로(10)로부터 출력 단자(OUT)에 출력되는 출력 신호의 듀티비는 신호(CLK) 등에 비하여 현저히 작다. 또한 배선(15a)에 입력되는 전위는 고전위인 기간보다 저전위인 기간이 현저히 길다. 그러므로 트랜지스터(23)의 게이트에 고전위의 정전위가 공급된 구성으로 하면 트랜지스터(23)의 게이트-소스 간에 전압 스트레스가 가해지는 기간이 현저히 길어지고, 트랜지스터(23)의 문턱 전압의 변동이 생기기 쉬워진다. 그러나 본 발명의 일 형태는 트랜지스터(23)의 게이트에 정전위가 아니라 듀티비가 작은 펄스 신호인 신호(BDG)가 공급되기 때문에 트랜지스터(23)의 문턱 전압의 변동을 적합하게 억제할 수 있다. 특히, 신호(BDG)는 순서 회로(10)가 출력 단자(OUT)에 신호를 출력하기 위한 동작 기간 중(예를 들어 도 2의 (B)에서의 기간 T1-T4)만 고전위이고, 다른 기간에서는 항상 저전위인 펄스 신호를 적용하는 것이 바람직하다. 이에 의하여 신호(BDG)의 듀티비를 1% 이하, 바람직하게는 0.5% 이하, 더 바람직하게는 0.1% 이하까지 저감할 수 있고, 순서 회로(10), 나아가서는 순서 회로(10)를 사용한 반도체 장치, 표시 장치, 및 전자 기기에 매우 높은 신뢰성을 부여할 수 있다.
또한 순서 회로(10)를 표시 장치의 구동 회로로서 사용하는 경우, 표시 장치의 화소가 가지는 트랜지스터와, 순서 회로(10)를 구성하는 트랜지스터(트랜지스터(21), 트랜지스터(22), 및 트랜지스터(23) 등)를 동일 기판 위에 제공하는 것이 바람직하다. 특히, 화소에 제공되는 트랜지스터와 순서 회로(10)를 구성하는 트랜지스터를 동일 공정으로 제작하는 것이 바람직하다.
[구성예 1-2]
도 3의 (A)에는, 일부의 구성이 도 2의 (A)와 상이한 회로(11)를 가지는 순서 회로(10a)의 구성예를 나타내었다.
회로(11)가 가지는 트랜지스터(21)는 한 쌍의 게이트(이하, 제 1 게이트, 제 2 게이트라고 부름)를 가진다. 트랜지스터(21)는 제 1 게이트가 배선(15b)과 전기적으로 접속되고, 제 2 게이트가 그 자체의 소스 및 드레인 중 다른 쪽 및 전위(VSS)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 트랜지스터(22)의 소스 및 드레인 중 다른 쪽 및 용량 소자(C1)의 다른 쪽 전극과 전기적으로 접속되어 있다.
여기서 표시 장치의 구동 회로에 순서 회로(10a)를 사용한 경우, 상술한 바와 같이 순서 회로(10a)로부터 출력 단자(OUT)에 출력되는 출력 신호의 듀티비는 신호(CLK) 등에 비하여 현저히 작다. 이때 트랜지스터(21)는 오프 상태인 기간보다 온 상태인 기간이 현저히 길다. 즉, 트랜지스터(21)는 제 1 게이트에 고전위가 공급되는 기간이 저전위가 공급되는 기간보다 현저히 길다. 그러므로 트랜지스터(21)는 트랜지스터(22)보다 문턱 전압의 변동이 생기기 쉬워진다. 구체적으로 트랜지스터(21)는 트랜지스터(22)보다 문턱 전압이 플러스 방향으로 시프트되기 쉽다.
그래서 본 발명의 일 형태는 트랜지스터(21)가 반도체층을 사이에 끼워 중첩된 한 쌍의 게이트를 가지는 구성으로 한다. 또한 한쪽 게이트를 저전위가 공급되는 배선(전위(VSS)가 공급되는 배선)과 전기적으로 접속하는 구성으로 한다. 바꿔 말하면, 트랜지스터(21)는 한쪽 게이트와 소스가 서로 전기적으로 접속되는 구성이라고도 할 수 있다. 이와 같은 구성으로 함으로써 트랜지스터(21)의 문턱 전압이 플러스 방향으로 시프트되는 것을 적합하게 억제할 수 있다. 따라서 순서 회로(10a), 나아가서는 순서 회로(10a)를 사용한 반도체 장치, 표시 장치, 및 전자 기기 등의 신뢰성을 높일 수 있다.
또한 트랜지스터(21)를, 한쪽 게이트와 소스가 전기적으로 접속된 구성으로 함으로써 문턱 전압이 마이너스의 값이 되는 것을 적합하게 방지할 수도 있다. 즉, 트랜지스터(21)를 노멀리 오프의 특성으로 하는 것이 용이해진다. 트랜지스터(21)가 노멀리 온의 특성을 가지는 경우, 트랜지스터(21)의 다른 쪽 게이트와 소스의 전압이 0V일 때 소스-드레인 간의 누설 전류가 생겨 출력 단자(OUT)의 전위를 유지할 수 없게 된다. 그러므로 트랜지스터(21)를 오프 상태로 하기 위해서는 트랜지스터(21)의 다른 쪽 게이트에 전위(VSS)보다 낮은 전위를 공급할 필요가 있고, 복수의 전원이 필요하다. 한편으로 본 발명의 일 형태의 트랜지스터(21)는 안정적으로 노멀리 오프의 특성을 실현할 수 있어 전원 전위의 종류를 늘리지 않고 출력 성능이 높은 순서 회로(10a)를 실현할 수 있다.
또한 트랜지스터(21)는 한쪽 게이트와 소스가 전기적으로 접속된 구성으로 함으로써 포화성을 높이는 효과도 나타난다. 따라서 회로(11)의 설계가 용이해지고 회로(11)를 안정적으로 동작이 가능한 회로로 할 수 있다.
이와 같이 순서 회로(10a)에서는 전압 스트레스가 가해지는 기간이 현저히 긴 트랜지스터(21)에는 한쪽 게이트와 소스가 접속된 트랜지스터를 적용하고, 양방향 트랜지스터로서 기능하는 트랜지스터(23)의 게이트에는 듀티비가 작은 펄스 신호를 공급하는 구성으로 한다. 이로써 회로(11)를 구성하는 3개의 트랜지스터 모두에서 문턱 전압의 변동을 억제할 수 있게 된다. 결과적으로 높은 출력 성능과 높은 신뢰성이 양립된 순서 회로(10a)를 실현할 수 있다.
[구성예 1-3]
도 3의 (B)에는 순서 회로(10b)의 구성예를 나타내었다. 순서 회로(10b)에서는 회로(12)가 가지는 트랜지스터(33)에 한 쌍의 게이트를 가지고, 한쪽 게이트와 소스가 접속된 트랜지스터가 적용되어 있다.
트랜지스터(33)는 회로(11)의 트랜지스터(21)와 마찬가지로 순서 회로(10b)의 동작 시, 온 상태인 기간이 현저히 긴 트랜지스터이다. 그러므로 트랜지스터(33)를 트랜지스터(21)와 마찬가지의 구성으로 함으로써 문턱 전압의 변동을 억제하고, 순서 회로(10b)의 신뢰성을 높일 수 있다.
[구성예 1-4]
도 3의 (C)에는 순서 회로(10c)의 구성예를 나타내었다.
순서 회로(10c)는 회로(12)가 가지는 트랜지스터(33)뿐만 아니라 트랜지스터(34)에도 한 쌍의 게이트를 가지고, 한쪽 게이트와 소스가 접속된 트랜지스터가 적용되어 있다.
트랜지스터(34)는 트랜지스터(33)와 비교하면 순서 회로(10c)의 동작 시에 온 상태인 기간은 짧지만 장시간 동작시킴으로써 문턱 전압의 변동이 생길 수 있다. 그러므로 트랜지스터(34)를 트랜지스터(33)와 마찬가지의 구성으로 함으로써 문턱 전압의 변동이 억제되고, 순서 회로(10c)의 신뢰성을 높일 수 있다.
또한 순서 회로(10c)에서는 트랜지스터(31), 트랜지스터(32), 트랜지스터(22), 및 트랜지스터(23)에 한 쌍의 게이트를 가지는 트랜지스터가 적용되어 있다.
반도체층을 개재하여 한 쌍의 게이트를 가지는 트랜지스터에 있어서, 한 쌍의 게이트를 전기적으로 접속함으로써 하나의 게이트를 가지는 트랜지스터를 사용하는 경우, 또는 한 쌍의 게이트 중 한쪽에 정전위를 공급하는 경우와 비교하여 채널이 형성되는 영역이 증대되고, 소스-드레인 간에 흐르게 할 수 있는 전류(온 전류라고도 함)를 크게 할 수 있다. 그러므로 온 전류의 저하를 억제하면서 트랜지스터의 크기를 축소할 수 있어, 순서 회로(10c), 나아가서는 순서 회로(10c)를 사용한 구동 회로의 면적을 축소할 수 있다. 특히, 트랜지스터(22) 및 트랜지스터(23)에는 회로(12)에 제공되는 트랜지스터보다 큰 전류 공급 능력이 요구되므로 트랜지스터(22) 및 트랜지스터(23)에 이와 같은 트랜지스터를 적용함으로써 면적의 축소에 대한 효과가 매우 높다.
또한 한 쌍의 게이트를 전기적으로 접속한 트랜지스터로 함으로써 하나의 게이트를 가지는 트랜지스터와 비교하여 노멀리 오프의 전기 특성을 실현하기 쉬워지거나 포화성이 향상된다는 등의 이점이 있다. 따라서 신뢰성이 높은 순서 회로(10c)를 실현할 수 있다.
또한 트랜지스터(31), 트랜지스터(32), 트랜지스터(22), 및 트랜지스터(23)에 전류 공급 능력이 높은 트랜지스터를 적용함으로써 순서 회로(10c)의 동작 주파수를 높일 수도 있다.
또한 도 3의 (C)에서는 트랜지스터(31), 트랜지스터(32), 트랜지스터(22), 및 트랜지스터(23)의 모두에 한 쌍의 게이트가 전기적으로 접속된 트랜지스터를 적용하는 예를 나타내었지만, 이에 한정되지 않고 하나 이상의 트랜지스터에 상기 트랜지스터를 적용하면 좋다. 특히, 회로(11)에 포함된 트랜지스터(22) 및 트랜지스터(23)에 한 쌍의 게이트가 전기적으로 접속된 트랜지스터를 적용하는 것이 바람직하다.
[구성예 2]
이하에서는 상기 구성예 1과 상이한 구성을 가지는 순서 회로에 대하여 설명한다.
[구성예 2-1]
도 4의 (A)에는 순서 회로(20)의 구성예를 나타내었다. 순서 회로(20)는 회로(11)와 회로(13)를 가진다. 회로(11)와 회로(13)는 배선(15a)과 배선(15b)에 의하여 전기적으로 접속되어 있다. 회로(11)의 구성은 구성예 1을 원용할 수 있다.
회로(11)에는 신호(BDG) 및 신호(CLK1)가 입력된다. 또한 출력 단자(SROUT)가 접속되어 있다. 신호(BDG)는 트랜지스터(23)의 게이트에 입력된다. 신호(CLK1)는 트랜지스터(22)의 소스 및 드레인 중 한쪽에 입력된다.
회로(13)는 트랜지스터(41) 내지 트랜지스터(47)와 용량 소자(C2)를 가진다. 회로(13)에는 신호(LIN), 신호(CLK2), 신호(CLK3), 신호(RIN), 및 신호(RES)가 입력된다. 트랜지스터(41) 내지 트랜지스터(47)에는 상술한 n채널형 트랜지스터를 적용하는 것이 바람직하다. 특히, 채널이 형성되는 반도체에 산화물 반도체를 적용한 트랜지스터를 사용하는 것이 바람직하다.
회로(13)는 입력되는 각종 신호에 따라 배선(15a)에 제 1 신호를 출력하고, 배선(15b)에 제 1 신호가 반전된 제 2 신호를 출력하는 기능을 가진다.
또한 회로(11) 및 회로(13)에는 고전위인 전위(VDD)와 저전위인 전위(VSS)가 공급되어 있다.
구체적으로는 트랜지스터(41)는 게이트가 신호(LIN)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(15a) 및 트랜지스터(46)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VDD)가 공급되는 배선과 전기적으로 접속되어 있다. 트랜지스터(42)는 게이트가 신호(CLK3)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 트랜지스터(43)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VDD)가 공급되는 배선과 전기적으로 접속되어 있다. 트랜지스터(43)는 게이트가 신호(CLK2)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 배선(15b), 용량 소자(C2)의 한쪽 전극, 및 트랜지스터(46)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(44)는 게이트가 신호(RIN)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(15b)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VDD)가 공급되는 배선과 전기적으로 접속되어 있다. 트랜지스터(45)는 게이트가 신호(RES)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(15b)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VDD)가 공급되는 배선과 전기적으로 접속되어 있다. 트랜지스터(46)는 소스 및 드레인 중 다른 쪽이 전위(VSS)가 공급되는 배선과 전기적으로 접속되어 있다. 트랜지스터(47)는 게이트가 신호(LIN)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 배선(15b)과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VSS)가 공급되는 배선과 전기적으로 접속되어 있다. 용량 소자(C2)는 다른 쪽 전극이 전위(VSS)가 공급되는 배선과 전기적으로 접속되어 있다.
도 4의 (A)에는 회로(13)에서 트랜지스터(46)에 한 쌍의 게이트를 가지는 트랜지스터를 적용한 예를 나타내었다. 트랜지스터(46)는 한 쌍의 게이트 중 한쪽이 전위(VSS)가 공급되는 배선과 전기적으로 접속되어 있다.
또한 트랜지스터(41) 내지 트랜지스터(45), 트랜지스터(47), 트랜지스터(22), 및 트랜지스터(23) 중 적어도 하나에, 전기적으로 접속된 한 쌍의 게이트를 가지는 트랜지스터를 적용하여도 좋다. 도 4의 (B)에는 상기 트랜지스터 모두에, 전기적으로 접속된 한 쌍의 게이트를 가지는 트랜지스터를 적용한 예를 나타내었다.
[구성예 2-2]
도 5의 (A)에는 출력 단자를 2개 가지는 순서 회로(30)의 구성예를 나타내었다. 순서 회로(30)는 상기 순서 회로(20)에서의 회로(11) 대신에 회로(11a)를 가지는 구성을 가진다.
회로(11a)에는 신호(BDG), 신호(CLK1), 및 신호(PWC)가 입력된다. 또한 회로(11a)에는 출력 단자(SROUT)와 출력 단자(GOUT)가 접속되어 있다.
회로(11a)는 2개의 회로(11)가 병렬로 접속된 구성을 가진다. 트랜지스터(21), 트랜지스터(22), 트랜지스터(23), 및 용량 소자(C1)로 하나의 회로(11)가 구성되고 트랜지스터(24), 트랜지스터(25), 트랜지스터(26), 및 용량 소자(C3)로 또 하나의 회로(11)가 구성된다. 트랜지스터(24) 내지 트랜지스터(26), 용량 소자(C3)의 접속 구성은 상기 회로(11)와 마찬가지이다.
트랜지스터(25)의 소스 및 드레인 중 한쪽은 신호(PWC)가 공급되는 배선과 전기적으로 접속되어 있다. 또한 트랜지스터(24)의 소스 및 드레인 중 한쪽, 트랜지스터(25)의 소스 및 드레인 중 다른 쪽, 및 용량 소자(C3)의 다른 쪽 전극은 출력 단자(GOUT)와 전기적으로 접속된다. 트랜지스터(26)의 게이트는 신호(BDG)가 공급되는 배선과 전기적으로 접속되어 있다.
회로(11a)에서 배선(15a)에 고전위가 공급되고, 배선(15b)에 저전위가 공급되면, 출력 단자(SROUT)에는 신호(CLK1)의 전위가 출력되고, 출력 단자(GOUT)에는 신호(PWC)의 전위가 출력된다. 한편으로 배선(15a)에 저전위가 공급되고, 배선(15b)에 고전위가 공급되면, 출력 단자(SROUT) 및 출력 단자(GOUT)는 모두 전위(VSS)가 공급되는 배선과 전기적으로 접속된다.
여기서 순서 회로(30)를 표시 장치의 게이트 드라이버 회로의 일부로서 사용하는 경우, 출력 단자(GOUT)는 주사선이 접속되는 단자로서 사용하고, 출력 단자(SROUT)는 다음 단의 순서 회로(30)에 입력되는 배선이 접속되는 단자로서 사용할 수 있다. 이때 트랜지스터(24) 및 트랜지스터(25)에는 트랜지스터(21) 및 트랜지스터(22)보다 전류 공급 능력이 높은 트랜지스터를 적용하는 것이 바람직하다. 예를 들어, 채널 폭이 큰 트랜지스터를 트랜지스터(24) 및 트랜지스터(25)에 적용할 수 있다.
여기서 신호(CLK1)와 신호(PWC)는 동기한 신호를 사용할 수 있다. 구체적으로는 고전위인 기간과 저전위인 기간이 일치된 신호를 사용할 수 있다. 이때 신호(CLK1)와 신호(PWC)에 고전위가 전위(VDD)이고, 저전위가 전위(VSS)인 신호를 사용하면 순서 회로(30)를 구동하기 위한 전원 전위의 종류를 증가시킬 필요가 없어 바람직하다.
또한 신호(CLK1)와 신호(PWC)에서 진폭이 상이한 신호를 사용하여도 좋다. 예를 들어 신호(PWC)에 신호(CLK1)보다 진폭이 큰 신호를 사용할 수 있다. 이때 신호(PWC)에 저전위가 전위(VSS)이고, 고전위가 전위(VDD)보다 높은 전위인 신호를 사용하는 것이 바람직하다. 이로써 출력 단자(GOUT)에 높은 전위를 출력할 수 있다. 또한 신호(CLK1)의 진폭을 작게 하고, 또한 전위(VDD)와 전위(VSS)의 전위차를 작게 함으로써 순서 회로(30)를 구성하는 트랜지스터에 가해지는 전압 스트레스가 경감된다. 따라서 트랜지스터의 문턱 전압을 비롯한 전기 특성의 변동을 억제할 수 있고, 순서 회로(30)의 신뢰성을 향상시킬 수 있다. 그 경우에도 트랜지스터(25)의 게이트에 공급되는 전위는 용량 소자(C3)에 의한 부트스트랩 효과로 전위(VDD)보다 충분히 높은 전위로 할 수 있어, 트랜지스터(25)의 문턱 전압의 영향을 받지 않고 출력 단자(GOUT)에는 신호(PWC)의 고전위를 출력할 수 있다.
또한 트랜지스터(41) 내지 트랜지스터(45), 트랜지스터(47), 트랜지스터(22), 트랜지스터(23), 트랜지스터(25), 및 트랜지스터(26) 중 적어도 하나에, 전기적으로 접속된 한 쌍의 게이트를 가지는 트랜지스터를 적용하여도 좋다. 도 5의 (B)에는 상기 트랜지스터 모두에, 전기적으로 접속된 한 쌍의 게이트를 가지는 트랜지스터를 적용한 예를 나타내었다. 특히, 트랜지스터(22) 및 트랜지스터(25)에는 전기적으로 접속된 한 쌍의 게이트를 가지고, 전류 구동 능력이 높은 트랜지스터를 적용하는 것이 바람직하다.
[구동 회로의 구성예]
이하에서는 순서 회로를 복수단 접속시킴으로써 구성되고, 시프트 레지스터로서 기능하는 구동 회로의 예에 대하여 설명한다.
[구동 회로의 구성예 1]
우선 구동 회로에 사용할 수 있는 순서 회로의 구성예에 대하여 설명한다. 도 6에는 순서 회로(30a)의 회로도를 나타내었다. 순서 회로(30a)는 회로(13), 회로(11a), 및 신호 생성 회로(14a)를 가진다. 신호 생성 회로(14a)는 신호(BDG)를 생성하는 회로이다.
회로(13) 및 회로(11a)는 상기 구성예 2를 원용할 수 있다. 또한 도 6에서는 구성예 2에서 예시한 신호(RIN)를 신호(RIN1)로 한다. 또한 회로(11a)에서의 트랜지스터(22)의 게이트가 접속되는 노드를 노드(N1)로 하고, 트랜지스터(25)의 게이트가 접속되는 노드를 노드(N2)로 한다.
신호 생성 회로(14a)는 트랜지스터(51), 트랜지스터(52), 및 용량 소자(C4)를 가진다. 또한 신호 생성 회로(14a)에는 신호(LIN) 및 신호(RIN2)가 입력된다.
트랜지스터(51)는 게이트가 신호(LIN)가 입력되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 전위(VDD)가 공급되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(52)의 소스 및 드레인 중 한쪽 및 용량 소자(C4)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(52)는 게이트가 신호(RIN2)가 입력되는 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 전위(VSS)가 공급되는 배선과 전기적으로 접속된다. 용량 소자(C4)는 다른 쪽 전극이 전위(VSS)가 공급되는 배선과 전기적으로 접속된다.
신호 생성 회로(14a)에서 트랜지스터(51)의 소스 및 드레인 중 다른 쪽이 접속되는 배선에 신호(BDG)가 출력된다. 신호(BDG)는 회로(11a)의 트랜지스터(23)의 게이트 및 트랜지스터(26)의 게이트에 각각 공급된다.
신호(LIN)가 고전위이고, 신호(RIN2)가 저전위인 경우, 트랜지스터(51)가 온 상태, 트랜지스터(52)가 오프 상태가 되어 신호 생성 회로(14a)로부터 출력되는 신호(BDG)는 고전위가 된다. 한편으로 신호(LIN)가 저전위이고, 신호(RIN2)가 고전위인 경우, 트랜지스터(51)가 오프 상태, 트랜지스터(52)가 온 상태가 되어 신호(BDG)는 저전위가 된다.
또한 신호(BDG)가 출력되는 배선에 용량 소자(C4)가 접속되어 있다. 따라서 신호(LIN)와 신호(RIN2)가 모두 저전위가 되고, 트랜지스터(51)와 트랜지스터(52)가 모두 오프 상태가 됨으로써 신호(BDG)가 출력되는 배선이 전기적으로 플로팅 상태가 된 경우에도, 상기 배선의 전위를 유지할 수 있다. 따라서 신호 생성 회로(14a)로부터 신호(BDG)로서 고전위 또는 저전위를 계속하여 출력할 필요가 없고, 신호(LIN)와 신호(RIN2)에 듀티비가 작은 신호를 사용한 경우에도, 상기 배선의 전위를 장기간에 걸쳐 유지할 수 있다. 구체적으로는 신호(BDG)가 저전위인 상태를 장기간에 걸쳐 유지할 수 있어, 신호(BDG)를 듀티비가 매우 작은 신호로 할 수 있다. 또한 용량 소자(C4)를 제공함으로써 신호(BDG)가 출력되는 배선의 전위가 전기적인 노이즈에 의하여 변동되는 것을 방지할 수 있다. 또한 신호(BDG)가 저전위인 기간 중, 트랜지스터(52)를 온 상태로 할 필요가 없어, 트랜지스터(52)에 가해지는 전압 스트레스가 완화되어 문턱 전압의 변동을 억제할 수 있다.
이와 같은 신호 생성 회로(14a)를 가짐으로써 신호(BDG)를, 듀티비가 5% 이하, 바람직하게는 3% 이하, 더 바람직하게는 1% 이하, 더욱 바람직하게는 0.5% 이하, 더더욱 바람직하게는 0.1% 이하인 펄스 신호로 할 수 있다. 따라서 순서 회로(30a), 나아가서는 순서 회로(30a)를 사용한 반도체 장치, 표시 장치, 및 전자 기기에 매우 높은 신뢰성을 부여할 수 있다.
도 6에는 신호 생성 회로(14a)가 가지는 트랜지스터(51)와 트랜지스터(52)에 한 쌍의 게이트가 전기적으로 접속된 트랜지스터를 적용하는 예를 나타내었다. 또한 이에 한정되지 않고, 트랜지스터(51)와 트랜지스터(52)에 하나의 게이트를 가지는 트랜지스터를 적용하여도 좋다. 또한 트랜지스터(52)에는 한 쌍의 게이트 중 한쪽이 전위(VSS)가 공급되는 배선과 전기적으로 접속되는 트랜지스터를 적용하여도 좋다.
도 7에는 순서 회로(30a)의 구동 방법의 예에 따른 타이밍 차트를 나타내었다. 도 7에는 신호(CLK1)(신호(PWC)), 신호(CLK2), 신호(CLK3), 신호(RES), 신호(LIN), 신호(RIN1), 신호(RIN2), 신호(BDG), 노드(N1)(노드(N2)), 및 출력 단자(SROUT)(출력 단자(GOUT))에서의 전위의 시간 변화를 모식적으로 나타내었다. 또한 신호(CLK1)와 신호(PWC)에는 파형이 동등한 신호를 사용하기 때문에 통틀어 명시하였다. 또한 노드(N1)와 노드(N2)는 전위의 시간 변화의 상태가 대략 같은 정도이기 때문에 통틀어 명시하였다. 또한 신호(CLK1), 신호(CLK2), 및 신호(CLK3)에는 각각 이 순서대로 4분의 1주기씩 시프트된 클록 신호를 사용한다.
시각 T11에 있어서 신호(LIN)가 고전위가 되고, 신호(RIN2)가 저전위이면 신호(BDG)가 고전위가 된다. 이어서 시각 T12에 있어서 신호(CLK1) 및 신호(PWC)가 고전위가 되면 노드(N1) 및 노드(N2)의 전위가 상승된다. 또한 기간 T12 내지 T14에 있어서 출력 단자(SROUT) 및 출력 단자(GOUT)에 고전위가 출력된다. 기간 T14에 있어서 신호(LIN)가 저전위이고, 신호(RIN1)가 고전위가 되면 출력 단자(SROUT) 및 출력 단자(GOUT)에 저전위가 출력된다. 또한 시각 T15에 있어서 신호(RIN2)가 고전위가 되면 신호(BDG)가 저전위가 된다. 또한 시각 T17에 있어서 신호(RIN2)가 저전위가 된 후에도 신호(BDG)는 저전위가 유지되어 있다.
이어서 상기 순서 회로(30a)를 복수단 접속시킴으로써 구성되는 구동 회로에 대하여 설명한다.
도 8의 (A)는 순서 회로(30a)의 입출력 단자를 설명하는 도면이다. 순서 회로(30a)는 입력 단자로서 신호(LIN), 신호(RIN1), 신호(RIN2), 신호(CLK1), 신호(CLK2), 신호(CLK3), 신호(PWC), 및 신호(RES)가 각각 입력되는 단자와, 출력 단자로서 출력 단자(SROUT) 및 출력 단자(GOUT)를 가진다.
도 8의 (B)에는 구동 회로(40a)의 구성예를 나타내었다. 구동 회로(40a)는 복수의 순서 회로를 가진다. 도 8의 (B)에는 순서 회로(30a_1) 내지 순서 회로(30a_6)를 나타내고, 그 이후에 대해서는 생략하였다. 순서 회로(30a_1) 등은 각각 도 6에서 예시한 순서 회로(30a)와 마찬가지의 구성을 가진다. 이하에서는 구동 회로(40a)의 입력에 가까운 측에서 n번째로 위치하는 순서 회로를 순서 회로(30a_n)(n은 1 이상의 정수)로 표기하는 것으로 한다.
순서 회로(30a_n)에는 신호(CLK1), 신호(CLK2), 신호(CLK3)로서 신호(CK1) 내지 신호(CK4) 중 어느 3개가 사용된다. 또한 순서 회로(30a_n)에는 신호(PWC)로서 신호(PWC1) 내지 신호(PWC4) 중 어느 하나가 사용된다. 신호(CK1) 내지 신호(CK4), 및 신호(PWC1) 내지 신호(PWC4)의 조합은 4단마다 동일한 조합이 된다. 즉, 순서 회로(30a_n)와 순서 회로(30a_n+4)에는 신호(CLK1), 신호(CLK2), 신호(CLK3), 신호(PWC)로서 동일한 신호가 입력된다.
또한 순서 회로(30a_n)의 출력 단자(GOUT)에는 출력 배선인 배선(OUTn)(도 8의 (B)에서는 배선(OUT1) 내지 배선(OUT6)을 나타내었음)이 접속되어 있다.
순서 회로(30a_1)에는 신호(LIN)로서 신호(SP)가 입력된다. 또한 n이 2 이상인 순서 회로(30a_n)에는 신호(LIN)로서 순서 회로(30a_n-1)의 출력 단자(SROUT)의 신호가 입력된다. 또한 순서 회로(30a_n)에는 신호(RIN1)로서 순서 회로(30a_n+2)의 출력 단자(SROUT)의 신호가 입력된다. 또한 순서 회로(30a_n)에는 신호(RIN2)로서 순서 회로(30a_n+3)의 출력 단자(SROUT)의 신호가 입력된다.
구체적으로는 순서 회로(30a_1)는 신호(CK1), 신호(CK2), 신호(CK3), 신호(PWC1), 신호(RES), 신호(SP), 순서 회로(30a_3)의 출력 신호, 및 순서 회로(30a_4)의 출력 신호가 각각 입력되고, 배선(OUT1)에 출력 신호를 출력한다. 순서 회로(30a_2)는 신호(CK2), 신호(CK3), 신호(CK4), 신호(PWC2), 신호(RES), 순서 회로(30a_1)의 출력 신호, 순서 회로(30a_4)의 출력 신호, 및 순서 회로(30a_5)의 출력 신호가 입력되고, 배선(OUT2)에 출력 신호를 출력한다. 순서 회로(30a_3)는 신호(CK3), 신호(CK4), 신호(CK1), 신호(PWC3), 신호(RES), 순서 회로(30a_2)의 출력 신호, 순서 회로(30a_5)의 출력 신호, 및 순서 회로(30a_6)의 출력 신호가 입력되고, 배선(OUT3)에 출력 신호를 출력한다. 순서 회로(30a_4)는 신호(CK4), 신호(CK1), 신호(CK2), 신호(PWC4), 신호(RES), 순서 회로(30a_3)의 출력 신호, 순서 회로(30a_6)의 출력 신호, 및 순서 회로(30a_7)(도시 생략)의 출력 신호가 입력되고, 배선(OUT4)에 출력 신호를 출력한다. 순서 회로(30a_5)는 신호(CK1), 신호(CK2), 신호(CK3), 신호(PWC1), 신호(RES), 순서 회로(30a_4)의 출력 신호, 순서 회로(30a_7)(도시 생략)의 출력 신호, 및 순서 회로(30a_8)(도시 생략)의 출력 신호가 입력되고, 배선(OUT5)에 출력 신호를 출력한다. 순서 회로(30a_6)는 신호(CK2), 신호(CK3), 신호(CK4), 신호(PWC2), 신호(RES), 순서 회로(30a_5)의 출력 신호, 순서 회로(30a_8)(도시 생략)의 출력 신호, 및 순서 회로(30a_9)(도시 생략)의 출력 신호가 입력되고, 배선(OUT6)에 출력 신호를 출력한다.
도 8의 (C)에 구동 회로(40a)의 구동 방법에 따른 타이밍 차트를 나타내었다. 도 8의 (C)에서는 신호(RES), 신호(SP), 신호(CK1) 내지 신호(CK4), 배선(OUT1) 내지 배선(OUT6) 각각에 대하여 이 순서대로 전위 변화의 추이(推移)를 나타내었다. 또한 신호(PWC1) 내지 신호(PWC4)에 대해서는 각각 신호(CK1) 내지 신호(CK4)와 동일한 위상, 주기를 가지는 클록 신호를 사용하기 때문에 통틀어 나타내었다.
도 8의 (C)에 나타낸 시각 T0 전에는 신호(SP)가 고전위가 되고, 신호(CK1)가 저전위이다. 이때 배선(OUT1) 내지 배선(OUT6)에는 저전위가 출력된다.
시각 T0에 있어서 신호(CK1)(신호(PWC1))가 저전위로부터 고전위가 되면 순서 회로(30a_1)로부터 배선(OUT1)에 고전위가 출력된다. 이후, 신호(CK1) 내지 신호(CK4), 및 신호(PWC1) 내지 신호(PWC4)에 의하여 배선(OUT2) 이후의 배선에 순차적으로 고전위가 출력된다.
신호(CK1) 내지 신호(CK4)는 각각 순차적으로 4분의 1주기씩 시프트된 신호이다. 마찬가지로 신호(PWC1) 내지 신호(PWC4)도 각각 순차적으로 4분의 1주기씩 시프트된 신호이다. 그러므로 도 8의 (C)에 나타낸 바와 같이 배선(OUT1) 내지 배선(OUT6) 등에는 신호(CK1) 등 순차적으로 4분의 1주기씩 시프트된 신호가 출력된다.
또한 배선(OUT1) 내지 배선(OUT6) 등에 고전위가 출력되는 기간은 신호(CK1) 등의 2분의 1주기의 기간이다. 즉, 배선(OUTn)이 고전위인 기간과 배선(OUTn+1)이 고전위인 기간이 중첩된다. 따라서 배선(OUTn)을 선택하는 기간을 길게 취할 수 있어, 배선의 부하가 큰 경우 등에서는 이와 같은 구동 방법을 사용하는 것이 적합하다. 즉, 구동 회로(40a)를 화소수가 많은 표시 장치나, 화면 크기가 큰 표시 장치 등의 주사선 구동 회로로 하는 경우에는 이와 같은 구동 방법을 사용함으로써 주사선의 충방전 기간을 길게 할 수 있어 바람직하다. 또한 여기서는 신호(CK1) 내지 신호(CL4)로서, 4분의 1주기씩 시프트된 4상 클록 신호를 사용하고, 배선(OUTn)이 고전위가 되는(선택되는) 기간을 신호(CK1) 등의 2분의 1주기의 기간으로 함으로써 인접된 2개의 배선이 동시에 선택되는 기간을 제공하는 구성으로 하였지만, 이에 한정되지 않는다. 예를 들어 클록 신호의 주기의 시프트나 듀티비를 변경함으로써 인접된 3개 이상의 배선이 동시에 선택되는 구성으로 하여도 좋다.
[구동 회로의 구성예 2]
이하에서는 일부의 구성이 상기 도 6에서 예시한 신호 생성 회로(14a)와 상이한 신호 생성 회로의 구성예에 대하여 설명한다.
도 9에는 신호 생성 회로(14b)의 회로도를 나타내었다. 신호 생성 회로(14b)는 신호(BDG)를 생성하는 회로이다. 신호 생성 회로(14b)는 상기 신호 생성 회로(14a)와 비교하여 신호(RIN2)를 사용하지 않는 구성이기 때문에 배선수를 삭감할 수 있다.
신호 생성 회로(14b)는 트랜지스터(60) 내지 트랜지스터(69), 트랜지스터(71), 및 트랜지스터(72)를 가진다.
트랜지스터(60)는 게이트에 신호(LIN)가 공급되고, 소스 및 드레인 중 한쪽에 전위(VDD)가 공급되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(71)의 게이트와 전기적으로 접속된다. 트랜지스터(61)는 게이트에 신호(CLK3)가 공급되고, 소스 및 드레인 중 한쪽에 전위(VDD)가 공급되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(71)의 게이트에 전기적으로 접속된다. 트랜지스터(62)는 게이트에 신호(RIN1)가 공급되고, 소스 및 드레인 중 한쪽에 전위(VDD)가 공급되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(71)의 게이트에 전기적으로 접속된다. 트랜지스터(63)는 게이트에 신호(CLK1)가 공급되고, 소스 및 드레인 중 한쪽이 트랜지스터(71)의 게이트와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(64)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(64)는 게이트에 신호(CLK2)가 공급되고, 소스 및 드레인 중 다른 쪽에 전위(VSS)가 공급된다. 트랜지스터(65)는 게이트에 신호(CLK2)가 공급되고, 소스 및 드레인 중 한쪽에 전위(VDD)가 공급되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(66)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(66)는 게이트에 신호(CLK1)가 공급되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(72)의 게이트에 전기적으로 접속된다. 트랜지스터(67)는 게이트에 신호(LIN)가 공급되고, 소스 및 드레인 중 한쪽이 트랜지스터(72)의 게이트와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽에 전위(VSS)가 공급된다. 트랜지스터(68)는 게이트에 신호(CLK3)가 공급되고, 소스 및 드레인 중 한쪽이 트랜지스터(72)의 게이트와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽에 전위(VSS)가 공급된다. 트랜지스터(69)는 게이트에 신호(RIN1)가 공급되고, 소스 및 드레인 중 한쪽이 트랜지스터(72)의 게이트와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽에 전위(VSS)가 공급된다. 트랜지스터(71)는 소스 및 드레인 중 한쪽에 전위(VDD)가 공급되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(72)의 소스 및 드레인 중 한쪽 및 신호(BDG)가 출력되는 배선과 전기적으로 접속된다. 트랜지스터(72)는 소스 및 드레인 중 다른 쪽에 전위(VSS)가 공급된다.
신호 생성 회로(14b)는 듀티비가 45% 이상 55% 이하, 바람직하게는 듀티비가 45% 이상 51% 이하, 대표적으로는 듀티비가 50% 이상 51% 이하인 신호(BDG)를 생성할 수 있다. 그러므로 신호(BDG)가 아니라 전위(VDD)를 사용한 경우에 비하여 높은 신뢰성을 실현할 수 있다.
신호 생성 회로(14b)를 이와 같은 구성으로 함으로써 회로(13) 및 회로(11a)에 공급하는 신호만을 사용하여 신호(BDG)를 생성할 수 있다.
[구동 회로의 구성예 3]
이하에서는 신호 생성 회로를 사용하지 않는 구동 회로의 구성예에 대하여 설명한다.
도 10에는 순서 회로(30b)의 회로도를 나타내었다. 순서 회로(30b)는 신호 생성 회로(14a)를 가지지 않는 점에서 상기 순서 회로(30a)와 주로 상이하다.
순서 회로(30b)는 신호(BDG)로서 신호(CLK3)를 사용한 구성을 가진다. 따라서 상기 순서 회로(30a)와 비교하여 신호(RIN2)나 신호 생성 회로(14a)를 사용하지 않아 구성을 간략화할 수 있다.
도 11에는 순서 회로(30b)의 구동 방법의 예에 따른 타이밍 차트를 나타내었다. 도 11에는 신호(CLK1)(신호(PWC)), 신호(CLK2), 신호(CLK3), 신호(RES), 신호(LIN), 신호(RIN1), 신호(BDG), 노드(N1)(노드(N2)), 및 출력 단자(SROUT)(출력 단자(GOUT))에서의 전위의 시간 변화를 모식적으로 나타내었다.
도 11에 나타낸 바와 같이 신호(BDG)와 신호(CLK3)는 동일한 신호이다.
시각 T21에 있어서 신호(BDG)가 고전위이고, 신호(LIN)가 고전위가 되면 노드(N1) 및 노드(N2)가 고전위가 된다. 이어서 시각 T22에 있어서 신호(CLK1) 및 신호(PWC)가 고전위가 되면 노드(N1) 및 노드(N2)의 전위가 상승한다. 또한 기간 T22 내지 T24에 있어서 출력 단자(SROUT) 및 출력 단자(GOUT)에 고전위가 출력된다. 또한 이때 신호(BDG)가 저전위가 되고, 트랜지스터(23) 및 트랜지스터(26)가 오프 상태가 되어 노드(N1) 및 노드(N2)는 전기적으로 플로팅 상태가 된다. 이어서 시각 T24에 있어서 신호(LIN)가 저전위이고, 신호(RIN1) 및 신호(BDG)가 고전위가 되고, 트랜지스터(23) 및 트랜지스터(26)가 다시 온 상태가 되기 때문에 노드(N1) 및 노드(N2)의 전위가 저전위까지 저하된다. 그러므로 출력 단자(SROUT) 및 출력 단자(GOUT)에 저전위가 출력된다. 또한 시각 T26에 있어서 신호(BDG)가 저전위가 된다. 이후는 신호(BDG)로서 고전위와 저전위가 반복적으로 입력되지만 신호(LIN)와 신호(RIN1)가 모두 저전위이기 때문에 출력 단자(SROUT) 및 출력 단자(GOUT)는 저전위가 유지된다.
순서 회로(30b)는 신호(BDG)로서 클록 신호를 사용하는 구성이기 때문에 신호(BDG)로서 듀티비가 45% 이상 55% 이하, 바람직하게는 듀티비가 45% 이상 51% 이하, 대표적으로는 듀티비가 50%인 펄스 신호를 사용할 수 있다. 그러므로 신호(BDG)가 아니라 전위(VDD)를 사용한 경우에 비하여 높은 신뢰성을 실현할 수 있다.
도 12의 (A)에는 순서 회로(30b)의 입출력 단자를 설명하는 도면을 나타내었다. 순서 회로(30b)는, 상기 순서 회로(30a)와 비교하여 신호(RIN2)가 입력되는 단자를 가지지 않는 점에서 상이하다.
또한 도 12의 (B)에는 순서 회로(30b)를 사용한 구동 회로(40b)의 구성예를 나타내었다. 구동 회로(40b)는 상기 구동 회로(40a)에서의 순서 회로(30a_n)의 신호(RIN2)가 입력되는 단자와 접속되는 배선을 가지지 않는 점 이외는 마찬가지의 구성을 가진다.
또한 도 12의 (C)에 구동 회로(40b)의 구동 방법에 따른 타이밍 차트를 나타내었다. 도 12의 (C)에 나타낸 바와 같이 구동 회로(40a)와 동일한 구동 방법에 의하여 동일한 출력 신호를 얻을 수 있다.
여기서 예시한 구동 회로는 복수의 배선에 순차적으로 펄스 신호를 공급하는 시프트 레지스터로서 기능하기 때문에 표시 장치의 게이트 드라이버 회로(주사선 구동 회로)에 적합하게 사용할 수 있다. 또한 표시 장치에 한정되지 않고 기억 장치 등, 시프트 레지스터 회로가 적용되는 다양한 장치에 적합하게 사용할 수 있다.
여기까지가 구동 회로의 구성예에 대한 설명이다.
[트랜지스터의 구성예]
이하에서는 상기에서 예시한 순서 회로에 사용할 수 있는 트랜지스터의 구성예에 대하여 설명한다.
이하에서 예시하는 트랜지스터는 반도체층을 끼운 한 쌍의 게이트를 가지며, 한쪽 게이트와 소스 및 드레인 중 한쪽이 전기적으로 접속된 구성을 가진다. 이하에서 예시하는 트랜지스터는 상기에서 예시한 순서 회로에서의 트랜지스터(21) 등에 적용할 수 있다.
또한 이하에서 예시하는 트랜지스터의 게이트, 소스, 및 드레인의 접속을 변경함으로써 상기에서 예시한 순서 회로에서의 트랜지스터(22)나 트랜지스터(23) 등의 다른 트랜지스터에 적용할 수 있는 트랜지스터를 제작할 수 있다. 예를 들어 한 쌍의 게이트가 전기적으로 접속된 트랜지스터나, 한쪽 게이트만을 가지는 트랜지스터를 각 도전층의 접속부나, 도전층의 형상(패턴)을 변경함으로써 이하에서 예시하는 트랜지스터와 마찬가지로 제작할 수 있다.
[구성예 1]
도 13의 (A)에는 트랜지스터(100)의 상면 개략도를 나타내었다. 또한 도 13의 (B)는 도 13의 (A)에 나타낸 일점쇄선 A1-A2에서의 절단면의 단면도에 상당하고, 도 13의 (C)는 도 13의 (A)에 나타낸 일점쇄선 A3-A2에서의 절단면의 단면도에 상당한다. 또한 도 13의 (A)에서는 트랜지스터(100)의 구성 요소의 일부(게이트 절연층 등)를 생략하여 나타내었다. 또한 일점쇄선 A1-A2 방향은 트랜지스터(100)의 채널 길이 방향을 포함하고, 일점쇄선 A3-A2 방향은 트랜지스터(100)의 채널 폭 방향을 포함한다. 또한 트랜지스터의 상면도에 대해서는 이후의 도면에 있어서도 도 13의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 나타낸 것으로 한다.
트랜지스터(100)는 기판(102) 위에 제공되고, 도전층(106a), 절연층(103), 반도체층(108), 절연층(110), 도전층(112a) 등을 가진다. 도전층(106a)은 기판(102) 위에 제공된다. 절연층(103)은 기판(102) 및 도전층(106a) 등을 덮어 제공된다. 섬 형상의 반도체층(108)은 절연층(103) 위에 제공되고, 도전층(106a)과 중첩되는 영역을 가진다. 절연층(110)은 반도체층(108) 및 절연층(103)을 덮어 제공된다. 도전층(112a)은 절연층(110) 위에 제공되고, 반도체층(108) 및 도전층(106a)과 중첩되는 영역을 가진다.
또한 도전층(112a) 및 절연층(110)을 덮어 절연층(118)이 제공된다.
트랜지스터(100)에 있어서 도전층(112a)의 일부는 제 1 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가지고, 도전층(106a)의 일부는 제 2 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한 절연층(110)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(103)의 일부는 제 2 게이트 절연층으로서 기능한다.
반도체층(108)은 금속 산화물을 포함하는 것이 바람직하다. 예를 들어 인듐과, M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘에서 선택된 1종류 또는 복수 종류)과, 아연을 가지는 것이 바람직하다. 특히 M은 알루미늄, 갈륨, 이트륨, 및 주석에서 선택되는 1종류 또는 복수 종류인 것이 바람직하다. 특히, 반도체층(108)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물(IGZO라고도 기재함)을 사용하는 것이 바람직하다. 또는 인듐, 주석, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다. 또는 인듐, 갈륨, 주석, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
반도체층(108)은 채널 형성 영역으로서 기능하는 영역(108i)과, 영역(108i)을 끼워 제공되는 한 쌍의 저저항 영역(108n)을 가진다. 한 쌍의 저저항 영역(108n)은 한쪽이 트랜지스터(100)의 소스 영역으로서 기능하고, 다른 쪽이 드레인 영역으로서 기능한다. 영역(108i)은 도전층(112a) 및 도전층(106a) 중 적어도 한쪽과 중첩된다. 또한 도 13의 (B)에서는 반도체층(108)의 도전층(112a)과 중첩되는 부분을 채널 형성 영역으로서 기능하는 영역(108i)으로서 나타내었지만, 실제로는 도전층(112a)과 중첩되지 않고, 도전층(106a)과 중첩되는 부분(저저항 영역(108n)을 포함하는 부분)에도 채널이 형성되는 경우도 있다.
또한 저저항 영역(108n)은 채널 형성 영역보다 저저항인 영역, 캐리어 농도가 높은 영역, 산소 결손 밀도가 높은 영역, 불순물 농도가 높은 영역, 또는 n형인 영역이라고도 할 수 있다.
반도체층(108)의 저저항 영역(108n)은 불순물 원소를 포함하는 영역이어도 좋다. 상기 불순물 원소로서는 예를 들어 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소 또는 인을 포함하는 것이 바람직하다. 또한 이들 원소를 2종류 이상 포함하여도 좋다.
저저항 영역(108n)에 불순물을 첨가하는 처리는 도전층(112a)을 마스크로 하여 절연층(110)을 통하여 수행할 수 있다.
저저항 영역(108n)은 불순물 농도가 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하의 영역을 포함하는 것이 바람직하다.
저저항 영역(108n)에 포함된 불순물의 농도는 예를 들어 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry), 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 등의 분석법에 의하여 분석할 수 있다. XPS 분석을 사용하는 경우에는 표면 측의 또는 뒷면 측으로부터의 이온 스퍼터링과 SIMS 분석 또는 XPS 분석 등의 분석 방법을 조합함으로써, 깊이 방향의 농도 분포를 알 수 있다.
특히, 불순물 원소로서 수소를 사용하는 경우에는 중성자선을 사용한 해석 방법을 사용하면 좋다.
또한 저저항 영역(108n)에서 불순물 원소는 산화된 상태로 존재하는 것이 바람직하다. 예를 들어 불순물 원소로서 붕소, 인, 마그네슘, 알루미늄, 및 실리콘 등의 산화되기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 반도체층(108) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 추후의 공정에서 높은 온도(예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상)가 가해진 경우에도 이탈되는 것이 억제된다. 또한 불순물 원소가 반도체층(108) 내의 산소를 빼앗음으로써 저저항 영역(108n) 내에 많은 산소 결손이 생성된다. 이 산소 결손과 막 내의 수소가 결합되어 캐리어 공급원이 되기 때문에, 저저항 영역(108n)은 매우 저항이 낮은 상태가 된다.
예를 들어 불순물 원소로서 붕소를 사용한 경우, 저저항 영역(108n)에 포함되는 붕소는 산소와 결합된 상태로 존재할 수 있다. 이것은 XPS 분석에서 B2O3 결합에 기인하는 스펙트럼 피크가 관측되는 것으로부터 확인할 수 있다. 또한 XPS 분석에 있어서, 붕소 원소가 단체로 존재하는 상태에 기인하는 스펙트럼 피크가 관측되지 않거나, 또는 측정 하한 부근에 관측되는 백 그라운드 노이즈에 매몰될 정도까지 피크 강도가 매우 작아진다.
절연층(110) 중 저저항 영역(108n)과 중첩되는 영역에는 상술한 불순물 원소가 포함되는 경우가 있다. 이때 저저항 영역(108n)과 마찬가지로, 절연층(110) 내의 불순물 원소도 산소와 결합된 상태로 존재하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 절연층(110) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 추후의 공정에서 높은 온도가 가해진 경우에도 이탈이 억제된다. 또한 특히 절연층(110) 내에 가열에 의하여 이탈될 수 있는 산소(과잉 산소라고도 함)가 포함되는 경우에는 상기 과잉 산소와 불순물 원소가 결합되어 안정화하기 때문에, 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급되는 것을 억제할 수 있다. 또한 산화된 상태의 불순물 원소가 포함되는 절연층(110)의 일부는 산소가 확산되기 어려운 상태가 되기 때문에, 절연층(110)보다 위쪽으로부터 상기 절연층(110)을 통하여 저저항 영역(108n)에 산소가 공급되는 것이 억제되고, 저저항 영역(108n)이 고저항화되는 것도 방지할 수 있다.
절연층(103)은 기판(102) 측으로부터 절연막(103a)과 절연막(103b)이 적층된 적층 구조를 가진다. 이때 도전층(106a) 측에 위치하는 절연막(103a)에는 도전층(106a)에 포함된 금속 원소가 확산되기 어려운 절연막을 사용하는 것이 바람직하다. 예를 들어 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막 등의 무기 절연막을 사용하는 것이 바람직하다. 또한 반도체층(108)과 접하는 절연막(103b)에는 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등을 사용하는 것이 바람직하다.
또한 절연층(103)은 단층 구조이어도 좋고, 3층 이상이 적층된 적층 구조를 가져도 좋다. 또한 도 13의 (B), (C)에서는 절연층(110)을 단층 구조로서 나타내었지만, 2층 이상이 적층된 적층 구조를 가져도 좋다.
도 13의 (B), (C)에는 절연층(110)이 반도체층(108)의 단부를 덮도록 제공되는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어 절연층(110)이 도전층(112a)과 상면 형상이 대략 일치되도록 가공되어도 좋다. 이때 반도체층(108)의 저저항 영역(108n)의 상면이 절연층(118)과 접하는 구성이 된다.
또한 본 명세서 등에 있어서 "상면 형상이 대략 일치"란 적층된 2개의 층 간에서 적어도 윤곽의 일부가 중첩되는 것을 가리킨다. 예를 들어 위층과 아래층이 동일한 마스크 패턴, 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 포함한다. 다만, 엄밀하게는 윤곽이 중첩되지 않고, 위층이 아래층의 내측에 위치하거나, 또는 위층이 아래층의 외측에 위치할 수도 있고, 이 경우에도 "상면 형상이 대략 일치"라고 한다.
또한 도전층(112a)과 절연층(110) 사이에 배리어막으로서 기능하는 층을 제공하여도 좋다. 예를 들어 금속막, 합금막, 또는 금속 산화물막을 도전층(112a)과 절연층(110) 사이에 제공할 수도 있다. 배리어막으로서 기능하는 층으로서는 적어도 절연층(110)보다 산소 및 수소 중 한쪽, 바람직하게는 그 양쪽을 투과시키기 어려운 재료를 사용하는 것이 바람직하다. 이에 의하여 반도체층(108)으로부터 도전층(112a) 측으로 산소가 확산되는 것 및 도전층(112a)으로부터 반도체층(108)으로 수소가 확산되는 것을 방지할 수 있다. 따라서 반도체층(108)의 채널 형성 영역으로서 기능하는 영역(108i)의 캐리어 밀도를 매우 낮은 것으로 할 수 있다. 상기 배리어막으로서 기능하는 층에 사용할 수 있는 금속 산화물막으로서는 산화 알루미늄막, 산화 하프늄막, 하프늄알루미네이트막 등의 산화물 절연막, 또는 산화 인듐, 인듐 주석 산화물, 실리콘을 함유한 인듐 주석 산화물 등의 도전성 산화물막을 들 수 있다.
또는 배리어막으로서 기능하는 금속 산화물막으로서 반도체층(108)과 동일한 원소를 하나 이상 포함하는 산화물 재료, 적합하게는 반도체층(108)과 동일한 스퍼터링 타깃을 사용하여 형성된 금속 산화물막을 적용하는 것이 바람직하다. 스퍼터링 장치를 사용하여 상기 금속 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써 절연층(110) 또는 반도체층(108) 등에 적합하게 산소를 첨가할 수 있다. 또한 절연층(110) 또는 반도체층(108) 등에 대하여 산소를 공급하는 목적으로 금속 산화물막을 형성하는 경우, 금속 산화물막을 성막한 후에 제거하여도 좋다.
또한 도 13의 (A) 및 (B)에 나타낸 바와 같이 트랜지스터(100)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 가진다. 도전층(120a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(120b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 도전층(120a) 및 도전층(120b)은 각각 절연층(118) 및 절연층(110)에 제공된 개구부(141a) 또는 개구부(141b)에 있어서 반도체층(108)의 저저항 영역(108n)과 전기적으로 접속된다.
절연층(118)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(118)으로서는 예를 들어 산화물 또는 질화물 등의 무기 절연 재료를 사용할 수 있다. 더 구체적인 예로서 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 하프늄 알루미네이트 등의 무기 절연 재료를 사용할 수 있다.
또한 도 13의 (A) 및 (C)에 나타낸 바와 같이 채널 폭 방향에 있어서 도전층(112a) 및 도전층(106a)이 반도체층(108)의 단부보다 외측으로 연장되는 것이 바람직하다. 이때 도 13의 (C)에 나타낸 바와 같이 반도체층(108)의 채널 폭 방향의 전체가 절연층(110)과 절연층(103)을 개재하여 도전층(112a)과 도전층(106a)으로 덮인 구성이 된다.
트랜지스터(100)는 백 게이트로서 기능하는 도전층(106a)과, 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전층(120b)이 전기적으로 접속된 구성을 가진다. 구체적으로는 도전층(106a)과 도전층(120b)이 도전층(112b)을 통하여 전기적으로 접속되어 있다.
도전층(112b)은 트랜지스터(100)의 도전층(112a)과 동일면 위에 위치하고, 동일한 도전막을 가공하여 형성되는 층이다. 도전층(112b)과 도전층(106a)은 절연층(110) 및 절연층(103)에 제공된 개구부(143)에서 전기적으로 접속되어 있다. 또한 도전층(120b)과 도전층(112b)은 절연층(118)에 제공된 개구부(144)에 있어서 전기적으로 접속되어 있다. 따라서 트랜지스터(100)의 소스 및 드레인 중 한쪽과 백 게이트가 전기적으로 접속된 구성이 실현되어 있다. 이와 같이 절연층(118), 절연층(110), 및 절연층(103)에 개구부를 형성하고, 도전층(120b)과 도전층(106a)을 직접 접속하는 것이 아니라 도전층(112b)을 통하여 전기적으로 접속하는 것이 바람직하다. 따라서 개구부의 깊이를 얕게 할 수 있기 때문에 개구부에서의 단차가 낮아져 상기 개구부를 덮는 도전막의 단차 피복성이 높아짐으로써, 상기 단차의 피복이 부족하여 도전막이 분단된다는 등의 문제를 방지할 수 있다.
또한 도 13의 (A), (C)에서 톱 게이트로서 기능하는 도전층(112a)은 배선으로서 기능하는 도전층(106b)과 전기적으로 접속되어 있다. 도전층(112a)과 도전층(106b)은 절연층(110) 및 절연층(103)에 제공된 개구부(142)에서 전기적으로 접속되어 있다. 도전층(106b)은 도전층(106a)과 동일면 위에 위치하며, 동일한 도전막을 가공하여 형성되는 층인 것이 바람직하다.
예를 들어 트랜지스터(100)를 도 5의 (A)에서 예시한 순서 회로(30) 내의 트랜지스터(21) 또는 트랜지스터(24)에 적용한 경우, 도전층(106b)은 배선(15b)과 전기적으로 접속되는 배선에 대응하고, 도전층(120a)은 출력 단자(GOUT) 또는 출력 단자(SROUT)에 전기적으로 접속되는 배선에 대응하고, 도전층(120b)은 전위(VSS)가 공급되는 배선에 대응한다.
여기서 절연층(103)의 반도체층(108)과 접하는 절연막(103b)에는 산화물막을 사용하는 것이 바람직하다. 특히, 가열에 의하여 산소를 방출할 수 있는 산화 실리콘막 또는 산화질화 실리콘막을 적용하는 것이 바람직하다. 이에 의하여 트랜지스터(100)의 제작 공정 중에 가해지는 열 등에 의하여 절연층(103)으로부터 방출된 산소가 반도체층(108)에 공급되고, 반도체층(108) 내의 산소 결손을 저감할 수 있어, 신뢰성이 높은 트랜지스터(100)를 실현할 수 있다.
이때 절연막(103b)의 성막 후이며 반도체층(108)을 형성하기 전에, 절연막(103b) 내에 산소를 공급하는 처리를 수행하는 것이 바람직하다. 절연막(103b)에 산소를 공급하는 처리로서는 산소를 포함하는 분위기하에서의 플라스마 처리 또는 가열 처리 등이 있다. 또는 이온 도핑법 또는 이온 주입법 등에 의하여 절연막(103b)에 산소를 공급하여도 좋다. 또는 상술한 바와 같이 절연막(103b) 위에 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 금속 산화물막을 성막함으로써, 절연막(103b) 내에 산소를 공급하고, 그 후 상기 금속 산화물막을 제거하여도 좋다. 또는 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 반도체층(108)을 성막함으로써, 반도체층(108)의 성막 공정과 절연막(103b)에 산소를 공급하는 공정을 겸할 수도 있다.
또한 절연막(103b)에 과잉 산소가 포함되는 경우, 반도체층(108)과 절연막(103b)의 계면 또는 그 근방에 결함 준위가 생성되기 쉬운 경우가 있다. 이때 제 2 게이트 전극으로서 기능하는 도전층(106a)에 고전위가 공급되면, 상기 결함 준위에 캐리어인 전자가 트랩되고, 트랜지스터(100)의 문턱 전압이 플러스 시프트될 우려가 있다. 그러나 트랜지스터(100)에 있어서는 절연층(103)을 개재하여 제공되는 제 2 게이트 전극으로서 기능하는 도전층(106a)에 소스 전위(예를 들어 전위(VSS))가 공급되기 때문에, 반도체층(108)과 절연막(103b)의 계면 또는 그 근방에는 캐리어가 거의 유발되지 않는다. 결과적으로 상기 결함 준위가 존재하여도 전자가 트랩되기 어려운 상태가 되기 때문에 문턱 전압의 플러스 시프트를 적합하게 억제할 수 있다. 따라서 트랜지스터(100)는 신뢰성이 매우 높은 트랜지스터라고 할 수 있다.
[구성예 2]
도 14의 (A)에는 일부의 구성이 상기 트랜지스터(100)와 상이한 트랜지스터(100A)의 상면 개략도를 나타내었다. 또한 도 14의 (B)는 도 14의 (A)에 나타낸 일점쇄선 B1-B2에서의 절단면의 단면도에 상당하고, 도 14의 (C)는 도 14의 (A)에 나타낸 일점쇄선 B3-B2에서의 절단면의 단면도에 상당한다.
트랜지스터(100A)는 톱 게이트로서 기능하는 도전층(112a)과 도전층(120b)이 전기적으로 접속되는 구성을 가진다. 이하에서는 상기 트랜지스터(100)와 공통되는 부분에 대한 설명을 생략하고, 상이한 부분에 대하여 주로 설명한다.
도전층(120b)과 도전층(112a)은 절연층(118)에 제공된 개구부(144)에서 전기적으로 접속되어 있다.
또한 도전층(106a)의 일부는 배선으로서 기능한다.
예를 들어 트랜지스터(100A)를 도 5의 (A)에서 예시한 순서 회로(30) 내의 트랜지스터(21) 또는 트랜지스터(24)에 적용한 경우, 도전층(106a)은 배선(15b)과 전기적으로 접속되는 배선에 대응하고, 도전층(120a)은 출력 단자(GOUT) 또는 출력 단자(SROUT)에 전기적으로 접속되는 배선에 대응하고, 도전층(120b)은 전위(VSS)가 공급되는 배선에 대응한다.
트랜지스터(100A)에 있어서, 절연층(110)에는 가열에 의하여 산소를 방출할 수 있는 산화물막을 적용하는 것이 바람직하다. 이에 의하여, 트랜지스터(100A)의 제작 공정 중에 가해지는 열 등에 의하여 절연층(110)으로부터 방출된 산소가 반도체층(108)에 공급되고, 반도체층(108) 내의 산소 결손을 저감할 수 있어, 신뢰성이 높은 트랜지스터(100A)를 실현할 수 있다.
이때 절연층(110)의 성막 후이며 도전층(112a) 등을 형성하기 전에, 절연층(110) 내에 산소를 공급하는 처리를 수행하는 것이 바람직하다. 절연층(110)에 산소를 공급하는 처리로서는 산소를 포함하는 분위기하에서의 플라스마 처리나 가열 처리 등이 있다. 또는 이온 도핑법 또는 이온 주입법 등에 의하여, 절연층(110)에 산소를 공급하여도 좋다. 또는 상술한 바와 같이 절연층(110) 위에 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 금속 산화물막을 성막함으로써, 절연층(110) 내에 산소를 공급하여도 좋다. 상기 금속 산화물막은 성막 후에 제거하여도 좋고, 도전층(112a)과 절연층(110) 사이에 잔존시켜도 좋다.
또한 절연층(110)에 과잉 산소가 포함되는 경우, 반도체층(108)과 절연층(110)의 계면 또는 그 근방에 결함 준위가 생성되기 쉬운 경우가 있다. 그러므로 도전층(112a)에 고전위가 공급되면 트랜지스터(100A)의 문턱 전압이 플러스 시프트될 우려가 있다. 그러나 트랜지스터(100A)에 있어서는 제 1 게이트 전극으로서 기능하는 도전층(112a)에 소스 전위(예를 들어 전위(VSS))가 공급되기 때문에, 반도체층(108)과 절연층(110)의 계면 또는 그 근방에 결함 준위가 존재하여도 트랜지스터(100A)의 문턱 전압의 플러스 시프트를 억제할 수 있다. 그러므로 트랜지스터(100A)는 매우 신뢰성이 높은 트랜지스터라고 할 수 있다.
[구성예 3]
이하에서는 2개의 트랜지스터와 용량 소자를 가지는 구성예에 대하여 설명한다.
도 15의 (A)에는 트랜지스터(100), 트랜지스터(150), 및 용량 소자(160)가 접속된 구성의 상면 개략도를 나타내었다. 또한 도 15의 (B)는 도 15의 (A)에 나타낸 일점쇄선 C1-C2에서의 절단면의 단면도에 상당하고, 도 15의 (C)는 도 15의 (A)에 나타낸 일점쇄선 C3-C4에서의 절단면의 단면도에 상당한다. 도 15의 (B)는 트랜지스터(150)의 채널 길이 방향의 단면과 용량 소자(160)의 단면을 포함한다. 도 15의 (C)는 트랜지스터(150)의 채널 폭 방향의 단면이 포함한다.
또한 도 16에는 도 15의 (A)에서의 도전층(120a) 내지 도전층(120c)을 제외한 상면 개략도를 나타내었다. 도 16에서는 도전층(120a) 내지 도전층(120c)의 윤곽만을 파선으로 나타내었다.
트랜지스터(100)는 기판(102) 측에 위치하는 제 2 게이트 전극(보텀 게이트 전극)과, 소스 및 드레인 중 한쪽이 전기적으로 접속된 트랜지스터이고, 상기 도 13의 (A) 등에서 예시한 구성을 원용할 수 있다.
트랜지스터(150)는 트랜지스터(100)와 동일면 위에 위치하고, 동일한 공정을 거쳐 제작되는 트랜지스터이다. 트랜지스터(150)는, 한 쌍의 게이트가 전기적으로 접속된 구성을 가진다.
용량 소자(160)는 트랜지스터(100) 및 트랜지스터(150)와 동일한 공정을 거쳐 제작될 수 있다.
트랜지스터(150)는 일부가 제 2 게이트 전극으로서 기능하는 도전층(106c)과, 일부가 제 2 게이트 절연층으로서 기능하는 절연층(103)과, 반도체층(108a)과, 일부가 제 1 게이트 절연층으로서 기능하는 절연층(110)과, 일부가 제 1 게이트 전극으로서 기능하는 도전층(112c)을 가진다. 반도체층(108a)은 채널 형성 영역으로서 기능하는 영역(108ai)과, 소스 및 드레인으로서 기능하는 한 쌍의 저저항 영역(108an)을 가진다.
또한 트랜지스터(150)는 한 쌍의 저저항 영역(108an)의 한쪽과 전기적으로 접속되는 도전층(120c)과, 다른 쪽과 전기적으로 접속되는 도전층(120a)을 가진다. 도전층(120a)은 트랜지스터(100)의 저저항 영역(108n)(도시 생략)과 전기적으로 접속된다. 도전층(120a)과 도전층(120c)은 각각 절연층(118) 및 절연층(110)에 제공된 개구부(141d) 또는 개구부(141c)에서 저저항 영역(108an)과 전기적으로 접속되어 있다.
또한 도 15의 (A) 및 (C)에 나타낸 바와 같이 도전층(112c)과 도전층(106c)은 절연층(110) 및 절연층(103)에 제공된 개구부(145)에서 전기적으로 접속되어 있다. 즉, 트랜지스터(150)는 반도체층(108a)을 끼워 제공되는 한 쌍의 게이트 전극이 전기적으로 접속된 구성을 가진다.
이와 같은 구성으로 함으로써 반도체층(108a)을 한 쌍의 게이트 전극에 의하여 발생되는 전계로 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(106c)과 도전층(112c)에 동일한 전위가 공급된다. 따라서 반도체층(108a)에 채널을 유발시키기 위한 전계를 효과적으로 인가할 수 있기 때문에 트랜지스터(150)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(150)를 미세화할 수도 있다.
또한 도전층(112c)과 도전층(106c)을 접속하지 않는 구성으로 하여도 좋다. 이때 한 쌍의 게이트 전극의 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(150)를 구동하기 위한 신호를 공급하여도 좋다. 이때 한쪽 게이트 전극에 공급하는 전위에 의하여, 트랜지스터(150)를 다른 쪽의 게이트 전극으로 구동할 때의 문턱 전압을 제어할 수도 있다.
용량 소자(160)는 반도체층(108a)의 일부(저저항 영역(108an)의 일부)와, 절연층(103)의 일부와, 도전층(106c)의 일부로 구성되어 있다. 용량 소자(160)는 절연층(103)이 유전체층으로서 기능하고, 도전층(106c)과 반도체층(108a)이 각각 한 쌍의 전극으로서 기능한다.
또한 저저항 영역(108an)과 도전층(106c)이 중첩되는 영역에서 절연층(118) 및 절연층(110)에 복수의 개구부(141e)가 제공되고, 상기 개구부(141e)에서 도전층(120a)과 저저항 영역(108an)이 전기적으로 접속되어 있다. 이때 도전층(120a)은 트랜지스터(150)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능에 더하여, 용량 소자(160)의 보조 배선(보조 전극)으로서 기능한다. 또한 도전층(120a)이 저저항 영역(108an)과 복수 부분에서 접촉함으로써 이들의 접촉 저항을 저감할 수 있고, 용량 소자(160)의 기생 저항을 저감할 수 있어 바람직하다. 또한 용량 소자(160)의 한 쌍의 전극으로서 도전층(106c)과 도전층(112c)을 사용한 구성, 또는 도전층(106c)과 도전층(120a)을 사용한 구성에 비하여 도전층(106c)과 저저항 영역(108an)을 사용한 구성으로 함으로써, 유전체층으로서 기능하는 절연층의 두께를 얇게 할 수 있고 용량을 증대시킬 수 있다.
도 15의 (A) 및 도 16에 나타낸 바와 같이, 도전층(120a)은 트랜지스터(100)의 소스 전극 및 드레인 전극 중 한쪽, 트랜지스터(150)의 소스 전극 및 드레인 전극 중 한쪽, 그리고 용량 소자(160)의 한쪽 전극을 겸할 수 있다. 또한 섬 형상의 반도체층(108a)은 트랜지스터(150)의 일부와 용량 소자(160)의 일부를 겸할 수 있다. 이와 같은 구성으로 함으로써 도 15의 (A) 및 도 16에 나타낸 회로의 점유 면적을 축소할 수 있다.
도 15의 (A) 등에 나타낸 구성은 상기 순서 회로의 일부에 적용할 수 있다. 예를 들어 도 5의 (B)에서 예시한 순서 회로(30)에 적용하는 경우, 트랜지스터(21) 또는 트랜지스터(24)에 트랜지스터(100)를 적용하고, 트랜지스터(22) 또는 트랜지스터(25)에 트랜지스터(150)를 적용하고, 용량 소자(C1) 또는 용량 소자(C3)에 용량 소자(160)를 적용할 수 있다. 이때 도전층(106b)은 배선(15b)과 전기적으로 접속되는 배선에 대응하고, 도전층(120a)은 출력 단자(GOUT) 또는 출력 단자(SROUT)와 전기적으로 접속되는 배선에 대응하고, 도전층(120b)은 전위(VSS)가 공급되는 배선에 대응하고, 도전층(106c)은 트랜지스터(23) 또는 트랜지스터(26)를 통하여 배선(15a)과 전기적으로 접속되는 배선에 대응하고, 도전층(120c)은 신호(CLK1) 또는 신호(PWC)가 공급되는 배선에 대응한다.
여기까지가 트랜지스터의 구성예에 대한 설명이다.
[제작 방법의 예]
아래에서는 본 발명의 일 형태의 트랜지스터의 제작 방법의 예에 대하여 설명한다. 여기서는, 상기 트랜지스터의 구성예에서의 구성예 1 및 도 13의 (A) 내지 (C)에서 예시한 트랜지스터(100)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법, 또는 열CVD법 등이 있다. 또한 열 CVD법 중 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 딥 코팅, 스프레이 도포, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
또한 반도체 장치를 구성하는 박막을 가공할 때, 포토리소그래피법 등을 사용하여 가공할 수 있다. 이 외에 나노 임프린트법, 샌드블라스트법(sandblasting method), 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등 차폐 마스크를 사용하는 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법으로서 대표적으로는 다음의 2가지 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 가지는 박막을 성막한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서, 노광에 사용되는 광에는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 외에, 자외선, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서는 극단 자외(EUV: Extreme Ultra-violet)광 또는 X선 등을 사용하여도 좋다. 또한 노광에 사용하는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세하게 가공할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는 포토마스크는 불필요하다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
도 17의 (A) 내지 도 18의 (D)에는 트랜지스터(100)의 제작 공정의 각 단계에서의 단면도를 나타내었다. 도 17의 (A) 내지 도 18의 (D)에서는 트랜지스터(100)의 채널 길이 방향의 단면을 일점쇄선보다 왼쪽에, 채널 폭 방향의 단면을 오른쪽에 나란히 나타내었다.
[도전층(106a)의 형성]
기판(102) 위에 도전막을 성막하고, 이를 에칭에 의하여 가공하여, 제 2 게이트 전극으로서 기능하는 도전층(106a)을 형성한다(도 17의 (A)).
이때 도 17의 (A)에 나타낸 바와 같이 도전층(106a)의 단부가 테이퍼 형상이 되도록 가공하는 것이 바람직하다. 이로써 다음으로 형성하는 절연층(103)의 단차 피복성을 높일 수 있다.
또한 도전층(106a)이 되는 도전막으로서, 구리를 포함하는 도전막을 사용함으로써 배선 저항을 작게 할 수 있다. 예를 들어 대형의 표시 장치 또는 해상도가 높은 표시 장치 등에 트랜지스터(100)를 적용하는 경우에는 도전층(106a)에 구리를 포함하는 도전막을 사용하는 것이 바람직하다. 또한 도전층(106a)에 구리를 포함하는 도전막을 사용한 경우에도 절연층(103)에 의하여 구리 원소가 반도체층(108) 측으로 확산되는 것이 억제되기 때문에 신뢰성이 높은 트랜지스터를 실현할 수 있다.
[절연층(103)의 형성]
이어서 기판(102) 및 도전층(106a)을 덮어 절연층(103)을 형성한다(도 17의 (B)). 절연층(103)은 PECVD법, ALD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
여기서는 절연층(103)으로서 절연막(103a)과 절연막(103b)을 적층하여 형성한다. 특히 절연층(103)을 구성하는 각 절연막은 PECVD법으로 형성하는 것이 바람직하다.
절연막(103a)으로서는 예를 들어 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화 하프늄막 등 질소를 포함하는 절연막을 사용할 수 있다. 특히, 절연막(103a)으로서 PECVD 장치를 사용하여 성막한 치밀한 질화 실리콘막을 사용하는 것이 바람직하다. 이러한 질소를 포함하는 절연막을 사용함으로써, 두께가 얇은 경우에도, 피형성면 측으로부터 불순물이 확산되는 것을 적합하게 억제할 수 있다.
또한 절연막(103a)으로서 질소를 포함하는 절연막을 사용함으로써, 절연막(103b) 내의 산소가 도전층(106a) 등으로 확산됨으로 인한 절연막(103b) 내에 포함된 산소의 감소 및 도전층(106a) 등의 산화 등을 억제할 수 있다.
또한 본 명세서에서 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 예를 들어, 산화질화 실리콘이라고 기재한 경우에는 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이라고 기재한 경우에는 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한 본 명세서에서 각각 같은 원소를 포함하는 산화질화물과 질화산화물이 기재된 경우, 산화질화물에는 질화산화물보다 산소의 함유량이 많은 것 및 질소의 함유량이 적은 것 중 어느 한쪽 또는 양쪽을 만족시키는 재료가 포함된다. 마찬가지로, 질화산화물에는 산화질화물보다 산소의 함유량이 적은 것 및 질소의 함유량이 많은 것 중 어느 한쪽 또는 양쪽을 만족시키는 재료가 포함된다. 예를 들어, 산화질화 실리콘과 질화산화 실리콘이 기재된 경우, 산화질화 실리콘에는 질화산화 실리콘보다 산소의 함유량이 많고 또한 질소의 함유량이 적은 재료가 포함된다. 마찬가지로, 질화산화 실리콘에는 산화질화 실리콘보다 산소의 함유량이 적고 또한 질소의 함유량이 많은 재료가 포함된다.
반도체층(108)과 접하는 절연막(103b)으로서는 산화물을 포함하는 절연막에 의하여 형성되어 있는 것이 바람직하다. 특히 절연막(103b)에는 산화물막을 사용하는 것이 바람직하다. 또한 절연막(103b)으로서는 그 표면에 물 등의 불순물이 흡착되기 어렵고, 치밀한 절연막을 사용하는 것이 바람직하다. 또한 가능한 한 결함이 적고, 물 또는 수소 등의 불순물이 저감된 절연막을 사용하는 것이 바람직하다.
절연막(103b)으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연막을 사용할 수 있다. 특히, 절연막(103b)으로서 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다.
절연막(103b)은 화학량론적 조성보다 과잉으로 산소를 함유하는 영역을 가지는 것이 더 바람직하다. 바꿔 말하면 절연막(103b)은 가열에 의하여 산소를 방출할 수 있는 절연막으로 하는 것이 바람직하다. 예를 들어 산소 분위기하에서의 절연막(103b)의 형성, 성막 후의 절연막(103b)에 대한 산소 분위기하에서의 열처리, 절연막(103b)의 성막 후의 산소 분위기하에서의 플라스마 처리 등, 또는 절연막(103b) 위에 산소 분위기하에서의 산화물막의 성막 등에 의하여 절연막(103b) 내에 산소를 공급할 수도 있다. 또한 상기 산소를 공급하는 각 처리에 있어서 산소 대신에 또는 산소에 더하여 산화성 가스(예를 들어 일산화 이질소 또는 오존 등)를 사용하여도 좋다. 또는 절연막(103b) 위에 가열에 의하여 산소를 방출할 수 있는 절연막을 성막한 후에 가열 처리를 수행함으로써 상기 절연막으로부터 절연막(103b) 내에 산소를 공급하여도 좋다. 또는 플라스마 이온 도핑법 또는 이온 주입법 등에 의하여 절연막(103b)에 산소를 공급하여도 좋다.
여기서 절연막(103b)은 절연막(103a)보다 두껍게 형성되는 것이 바람직하다. 이에 따라, 가열에 의하여 절연막(103b)으로부터 방출될 수 있는 산소의 양이 증대되고, 절연막(103a)으로부터 방출되는 수소의 양이 저감된다. 그러므로 나중의 반도체층(108)에 수소가 공급되는 것을 억제하면서 많은 산소를 공급할 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다. 절연막(103b)의 두께는 절연막(103a)의 2배 이상 50배 이하, 바람직하게는 3배 이상 30배 이하, 더 바람직하게는 5배 이상 20배 이하, 더욱 바람직하게는 7배 이상 15배 이하, 대표적으로는 10배 정도의 두께로 하는 것이 바람직하다.
또한 반도체층(108)이 되는 금속 산화물막을, 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 형성할 때 절연막(103b) 내에 산소를 공급할 수 있다. 그리고 반도체층이 되는 금속 산화물막을 형성한 후에, 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 절연막(103b) 내의 산소를 상기 금속 산화물막에 더 효과적으로 공급할 수 있어, 금속 산화물막 내의 산소 결손을 저감할 수 있다.
[반도체층(108)의 형성]
이어서 절연층(103) 위에 금속 산화물막(108f)을 성막한다(도 17의 (C)).
금속 산화물막(108f)은 금속 산화물 타깃을 사용한 스퍼터링법으로 형성하는 것이 바람직하다.
금속 산화물막(108f)은 가능한 한 결함이 적고 치밀한 막으로 하는 것이 바람직하다. 또한 금속 산화물막(108f)은 가능한 한 수소 또는 물 등의 불순물이 저감되고, 순도가 높은 막인 것이 바람직하다. 특히 금속 산화물막(108f)으로서 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다.
또한 금속 산화물막(108f)을 성막할 때, 산소 가스와, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막을 형성할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이후 산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다. 한편으로 산소 유량비가 낮을수록 금속 산화물막의 결정성이 낮아지고 온 전류가 높아진 트랜지스터로 할 수 있다.
금속 산화물막(108f)을 성막할 때, 기판 온도가 높을수록, 결정성이 높고 치밀한 금속 산화물막으로 할 수 있다. 한편으로 기판 온도가 낮을수록, 결정성이 낮고 전기 전도성이 높은 금속 산화물막으로 할 수 있다.
금속 산화물막(108f)의 성막 조건으로서는 기판 온도를 실온 이상 250℃ 이하, 바람직하게는 실온 이상 200℃ 이하, 더 바람직하게는 실온 이상 140℃ 이하로 하면 좋다. 예를 들어 기판 온도를 실온 이상 140℃ 미만으로 하면 생산성이 높아져 바람직하다. 또한 기판 온도를 실온으로 하거나 또는 의도적으로 가열하지 않는 상태에서 금속 산화물막을 형성함으로써 결정성을 낮게 할 수 있다.
여기서 금속 산화물막(108f)을, 산소를 포함하는 분위기하에서 성막함으로써 금속 산화물막(108f)의 성막 시에 절연층(103)에 산소를 공급할 수 있다. 특히, 금속 산화물막(108f)을, 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 성막하는 것이 바람직하다.
금속 산화물막(108f)의 성막 시에 성막 장치의 성막실 내로 도입하는 성막 가스의 유량 전체에 대한 산소 유량의 비율(산소 유량비), 또는 성막실 내의 산소 분압이 높을수록 절연층(103) 내에 공급되는 산소를 늘릴 수 있다. 금속 산화물막(108f)의 성막 시에서의 산소 유량비 또는 산소 분압은 금속 산화물막(108f)의 결정성 또는 트랜지스터의 전기 특성에도 영향을 주기 때문에, 요구되는 트랜지스터의 전기 특성 등에 의거하여 결정할 수 있다. 예를 들어, 금속 산화물막(108f)의 성막 시에서의 산소 유량비 또는 산소 분압은 10% 이상 100% 이하, 바람직하게는 20% 이상 100% 이하의 범위 내에서 적절히 결정하면 좋다.
또한 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 금속 산화물막(108f)을 형성할 때, 절연층(103)의 표면은 성막 도중의 금속 산화물막(108f)으로 덮인 상태이다. 따라서 금속 산화물막(108f)의 성막 시에 절연층(103)에 공급된 산소의 일부가 성막 중에 외부로 이탈되는 것을 방지할 수 있다. 결과적으로 절연층(103)에 매우 많은 산소를 가둘 수 있다.
또한 금속 산화물막(108f)을 성막하기 전에 절연층(103)의 표면에 흡착된 물, 수소, 또는 유기물 등을 이탈시키기 위한 처리, 및 절연층(103) 내에 산소를 공급하는 처리 중 적어도 한쪽을 수행하는 것이 바람직하다. 예를 들어 감압 분위기하에서 70℃ 이상 200℃ 이하의 온도에서 가열 처리를 수행할 수 있다. 상기 가열 처리는 금속 산화물막(108f)의 성막 장치 내에서 수행할 수도 있다. 또는 산소를 포함하는 분위기하에서 플라스마 처리를 수행하여도 좋다. 또는, 일산화 이질소(N2O) 등의 산화성 가스를 포함하는 분위기하에서의 플라스마 처리에 의하여 절연층(103)에 산소를 공급하여도 좋다. 일산화이질소 가스를 포함하는 플라스마 처리를 수행하면 절연층(103)의 표면의 유기물을 적합하게 제거하면서 산소를 공급할 수 있다. 이와 같은 처리 후, 절연층(103)의 표면을 대기에 노출시키지 않고, 연속적으로 금속 산화물막(108f)을 성막하는 것이 바람직하다.
또한 반도체층(108)으로서 복수의 금속 산화물막을 적층한 적층 구조로 하는 경우에는 먼저 형성되는 금속 산화물막을 성막한 후에, 그 표면을 대기에 노출시키지 않고 연속적으로 다음 금속 산화물막을 성막하는 것이 바람직하다.
복수의 금속 산화물막을 적층하는 경우, 상이한 조성의 스퍼터링 타깃을 사용하여, 조성이 상이한 금속 산화물막을 적층한 적층막으로 할 수 있다. 또는 동일한 스퍼터링 타깃을 사용하고, 성막 조건을 다르게 하여 금속 산화물막을 적층할 수도 있다. 성막 조건으로서는 성막 가스의 종류, 성막 가스의 유량, 성막 가스의 유량비, 성막실의 압력, 기판 온도(스테이지 온도), 전력 등이 있다.
여기서 스퍼터링법에 의하여 금속 산화물막을 성막할 때, 전력이 높을수록 성막 속도를 높일 수 있다. 또한 전력이 낮을수록 성막 속도를 억제할 수 있어, 막 두께나 막질 등의 면 내의 편차를 저감할 수 있다. 그러므로 동일한 스퍼터링 타깃을 사용하여, 전력이 높은 조건으로 성막한 금속 산화물막과, 이보다 전력이 낮은 조건으로 성막한 금속 산화물막을 적층함으로써, 면 내 편차를 저감하면서 성막 속도를 높일 수 있다.
예를 들어 우선 절연층(103) 위에 금속 산화물막을 낮은 전력으로 성막하고, 이어서 이보다 높은 전력으로 금속 산화물막을 성막할 수 있다. 또는 우선 높은 전력으로 금속 산화물막을 성막하고, 이어서 이보다 낮은 전력으로 금속 산화물막을 성막할 수도 있다. 또는 낮은 전력으로의 성막과, 높은 전력으로의 성막을 반복하여도 좋다.
성막 시의 전력이 높을수록, 고밀도의(치밀한) 금속 산화물막이 형성된다. 한편으로 성막 시의 전력이 낮을수록, 저밀도의 금속 산화물막이 얻어진다. 또한 낮은 전력으로 성막한 금속 산화물막에는 성막 시에 이보다 아래에 위치하는 층에 대하여 더 많은 산소를 공급할 수 있다는 특징이 있다.
예를 들어 반도체층(108)으로서 절연층(103) 측으로부터 낮은 전력으로 성막한 금속 산화물막과, 높은 전력으로 성막한 금속 산화물막의 적층 구조로 할 수 있다. 이에 의하여 절연층(103)에 많은 산소를 공급할 수 있다. 또한 반도체층(108)은 위쪽을 고밀도로 할 수 있는 것으로 나중의 개구부(141a)나 개구부(141b)의 형성 시 등에 반도체층(108)이 에칭되기 어려워지기 때문에 제작 수율을 높일 수 있다.
또한 반도체층(108)으로서 절연층(103) 측으로부터 높은 전력으로 성막한 금속 산화물막과, 낮은 전력으로 성막한 금속 산화물막의 적층 구조로 할 수도 있다. 높은 전력으로 성막함으로써, 금속 산화물막 중에 성막실 내에 잔류된 불순물이 혼입되는 것을 억제할 수 있다. 특히, 성막 처리의 초기에 있어서 높은 전력으로 함으로써 막 내의 불순물이 저감된 금속 산화물막을 더 효과적으로 성막할 수 있다. 그러므로 절연층(103) 측에 높은 전력으로 성막한 금속 산화물막을 사용하는 것이 바람직하다. 또한 높은 전력으로 성막한 치밀한 금속 산화물막 위에 낮은 전력으로 금속 산화물막을 성막하면 두 번째 층의 금속 산화물막도 치밀하게 되기 쉬워진다. 특히, 첫 번째 층에 치밀하고 결정성이 높은 막을 형성하면 그 결정성을 반영하여 두 번째 층의 결정성을 높일 수 있다. 또한 두 번째 층에 낮은 전력으로 금속 산화물막을 성막함으로써, 첫 번째 층의 금속 산화물막에 직접 산소를 공급할 수 있어, 반도체층(108)의 성막 중에 막 내의 산소 결손을 저감할 수 있다.
이어서 금속 산화물막(108f)의 일부를 에칭함으로써, 섬 형상의 반도체층(108)을 형성한다(도 17의 (D)).
금속 산화물막(108f)의 가공에는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 이때 반도체층(108)과 중첩되지 않는 절연층(103)의 일부가 에칭되어 얇아지는 경우가 있다. 예를 들어 절연층(103) 중, 절연막(103b)이 에칭에 의하여 소실되고 절연막(103a)의 표면이 노출되는 경우도 있다.
여기서 금속 산화물막(108f)의 성막 후, 또는 금속 산화물막(108f)을 반도체층(108)으로 가공한 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 금속 산화물막(108f) 또는 반도체층(108) 내에 포함되거나, 또는 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 가열 처리에 의하여, 금속 산화물막(108f) 또는 반도체층(108)의 막질이 향상되는(예를 들어 결함의 저감, 결정성의 향상 등) 경우가 있다.
또한 가열 처리에 의하여 금속 산화물막(108f)의 성막 시에 절연층(103)에 공급된 산소를, 절연층(103) 전체로 확산시킬 수 있다. 예를 들어, 금속 산화물막(108f)을 성막한 직후에는 공급된 산소는 절연층(103)의 상부에 많이 존재하고, 산소가 이탈되기 쉬운 상태인 경우가 있다. 이때 후술하는 절연층(110)의 형성 공정 등에서 절연층(103)의 노출된 표면으로부터 많은 산소가 이탈될 우려가 있다. 그러므로 가열 처리에 의하여 절연층(103) 전체로 산소를 미리 확산시킴으로써 절연층(110)의 성막 후에도 절연층(103)에 많은 산소를 가둔 상태를 유지할 수 있다.
또한 가열 처리에 의하여 절연층(103)으로부터 금속 산화물막(108f) 또는 반도체층(108)에 산소를 공급할 수도 있다. 이때 반도체층(108)으로 가공하기 전에 가열 처리를 수행함으로써 절연층(103)으로부터 이탈되는 산소를 금속 산화물막(108f)에 효율적으로 공급할 수 있어 더 바람직하다.
또한 가열 처리에 의하여 절연층(103)으로부터 물 또는 수소 등을 이탈시킬 수 있다. 이때 반도체층(108)으로 가공한 후에 가열 처리를 수행하면, 절연층(103)이 노출된 부분으로부터 물 또는 수소 등이 이탈되기 쉬워지고, 절연층(103)으로부터 이탈된 물 또는 수소 등이 반도체층(108) 내에 공급되는 것을 방지할 수 있다. 절연층(103)에서의 물 또는 수소 등의 함유량이 많은 경우에는 반도체층(108)으로 가공한 후에 가열 처리를 수행하는 것이 바람직하다.
가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 또는 200℃ 이상 500℃ 이하, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 할 수 있다.
가열 처리는 희가스 또는 질소를 포함하는 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함하는 분위기에서 가열하여도 좋다. 또는 건조 공기 분위기에서 가열하여도 좋다. 또한 상기 가열 처리의 분위기에 수소, 물 등이 가능한 한 포함되지 않는 것이 바람직하다. 상기 가열 처리는 전기로 또는 RTA(Rapid Thermal Anneal) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등) 등에서, 상기 가열 처리를 겸할 수 있는 경우도 있다.
[절연층(110)의 형성]
이어서 절연층(103) 및 반도체층(108)을 덮어 절연층(110)을 형성한다(도 17의 (E)).
절연층(110)을 구성하는 절연막은 PECVD법에 의하여 형성되는 것이 바람직하다.
절연층(110)으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다.
반도체층(108)과 접하는 절연층(110)은 산화물 절연막의 적층 구조를 가지는 것이 바람직하다. 또한 절연층(110)은 화학량론적 조성보다 과잉으로 산소를 포함하는 영역을 가지는 것이 더 바람직하다. 바꿔 말하면, 절연층(110)은 산소를 방출할 수 있는 절연막을 가지는 것이 바람직하다.
여기서 절연층(110)으로서 성막 조건을 다르게 한 절연막을 3층 적층한 적층막을 적용하는 것이 바람직하다. 이때 3개의 절연막 모두에 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 특히 바람직하다.
첫 번째 층의 절연막은 반도체층(108) 위에 성막되기 때문에 반도체층(108)에 대하여 대미지를 가능한 한 주지 않는 조건으로 성막된 막인 것이 바람직하다. 예를 들어 다른 막에 비하여 성막 속도(성막 레이트라고도 함)가 충분히 낮은 조건으로 성막할 수 있다. 예를 들어 첫 번째 층의 절연막으로서 플라스마 CVD법에 의하여 산화질화 실리콘막을 형성하는 경우, 낮은 전력의 조건으로 형성하거나, 성막 가스 중의 실레인, 다이실레인 등의 실리콘을 포함하는 퇴적성 가스의 유량을 작게 하는 등에 의하여 성막 속도를 낮추고, 반도체층(108)에 주는 대미지를 극히 작게 할 수 있다.
두 번째 층의 절연막은 첫 번째 층의 절연막보다 성막 속도가 빠른 조건으로 성막된 막인 것이 바람직하다. 이로써 생산성을 향상시킬 수 있다.
세 번째 층의 절연막은 그 표면의 결함이 저감되고, 물 등 대기 중에 포함된 불순물이 흡착되기 어렵고, 매우 치밀한 막인 것이 바람직하다. 예를 들어 첫 번째 층의 절연막과 마찬가지로, 성막 속도가 충분히 낮은 조건으로 성막할 수 있다.
또한 절연층(110)의 성막 전에, 반도체층(108)의 표면에 대하여 플라스마 처리를 수행하는 것이 바람직하다. 상기 플라스마 처리에 의하여, 반도체층(108)의 표면에 흡착되는 물 등의 불순물을 저감할 수 있다. 이로써 반도체층(108)과 절연층(110)의 계면에서의 불순물을 저감할 수 있기 때문에 신뢰성이 높은 트랜지스터를 실현할 수 있다. 특히 반도체층(108)의 형성으로부터 절연층(110)의 성막 사이에, 반도체층(108)의 표면이 대기에 노출되는 경우에는 적합하다. 플라스마 처리로서는 예를 들어 산소, 오존, 질소, 일산화 이질소, 아르곤 등 중, 하나 이상을 포함하는 분위기하에서 수행할 수 있다. 또한 플라스마 처리와 절연층(110)의 성막은 대기에 노출시키지 않고 연속적으로 수행되는 것이 바람직하다.
여기서 절연층(110)을 성막한 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여 절연층(110) 내에 포함되거나, 또는 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 절연층(110) 내의 결함을 저감할 수 있다.
또한 가열 처리에 의하여 절연층(103) 내에 포함된 산소를 이탈시켜, 반도체층(108) 내에 공급할 수 있다. 예를 들어 절연층(110)의 성막 시에 반도체층(108)이 대미지를 받아 반도체층(108) 내에 산소 결손 등의 결함이 생성되는 경우가 있다. 그러므로 절연층(110)의 성막 후에 가열 처리를 수행함으로써 절연층(103)으로부터 공급되는 산소에 의하여 반도체층(108) 내의 산소 결손을 저감할 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다.
가열 처리의 조건은 위에서 기재한 내용을 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등) 등에서, 상기 가열 처리를 겸할 수 있는 경우도 있다.
[개구부(143)의 형성]
이어서 절연층(110) 및 절연층(103)의 일부를 에칭함으로써 도전층(106a)에 도달하는 개구부(143)를 형성한다.
[도전층(112a), 도전층(112b)의 형성]
이어서 개구부(143)를 덮도록 절연층(110) 위에 도전막을 성막하고, 상기 도전막을 원하는 형상으로 가공함으로써 도전층(112a) 및 도전층(112b)을 형성한다(도 17의 (F)).
도전층(112a) 및 도전층(112b)으로서는 저항이 낮은 금속 또는 합금 재료를 사용하는 것이 바람직하다. 또한 도전층(112a) 및 도전층(112b)으로서 수소가 방출되기 어려운 재료이며 수소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 또한 도전층(112a) 및 도전층(112b)으로서 산화되기 어려운 재료를 사용하는 것이 바람직하다.
예를 들어 도전층(112a) 및 도전층(112b)은 금속 또는 합금을 포함하는 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 성막하는 것이 바람직하다.
예를 들어 도전층(112a) 및 도전층(112b)으로서 산화되기 어렵고 수소가 확산되기 어려운 도전막과 저항이 낮은 도전막을 적층한 적층막으로 하는 것이 바람직하다.
이와 같이 절연층(110)을 에칭하지 않고, 반도체층(108)의 상면 및 측면, 그리고 절연층(103)을 절연층(110)으로 덮은 구조로 함으로써, 도전층(112a) 등이 되는 도전막을 에칭할 때 반도체층(108) 또는 절연층(103) 등의 일부가 에칭되어 박막화되는 것을 방지할 수 있다.
또한 도전층(112a) 및 도전층(112b)을 가공할 때, 절연층(110)의 일부가 에칭되어 박막화되는 경우가 있다.
또한 도 13의 (A) 내지 (C)에 나타낸 개구부(143)를 형성하는 경우, 우선 도전층(112a) 및 도전층(112b)이 되는 도전막을 성막하기 전에 절연층(110) 및 절연층(103)의 일부를 에칭하여 도전층(106a)에 도달하는 개구부(143)를 형성한다. 그 후, 개구부(143)를 덮도록 절연층(110) 위에 도전층(112a) 및 도전층(112b)이 되는 도전막을 성막하고, 이 도전막을 가공함으로써 도전층(112a)과 도전층(112b)을 형성한다. 따라서 개구부(143)에 있어서 도전층(106a)과 전기적으로 접속되는 도전층(112b)을 형성할 수 있다.
[불순물 원소의 공급 처리]
이어서 도전층(112a)을 마스크로 하고, 절연층(110)을 통하여 반도체층(108)에 불순물 원소를 공급(첨가 또는 주입이라고도 함)하는 처리를 수행한다(도 18의 (A)). 따라서 반도체층(108)의 도전층(112a)으로 덮이지 않는 영역에 저저항 영역(108n)을 형성할 수 있다. 이때 반도체층(108)의 도전층(112a)과 중첩되는 영역에 불순물 원소가 가능한 한 공급되지 않도록, 마스크가 되는 도전층(112a) 등의 재료 또는 두께 등을 고려하여, 불순물 원소의 공급 처리의 조건을 결정하는 것이 바람직하다. 이에 의하여 반도체층(108)의 도전층(112a)과 중첩되는 영역에 불순물 농도가 충분히 저감된 채널 형성 영역을 형성할 수 있다.
불순물 원소의 공급 처리로서는 공급하는 불순물 원소를 포함하는 분위기하에서의 플라스마 처리를 들 수 있다. 예를 들어 수소 가스 또는 암모니아 가스를 포함하는 분위기하에서의 플라스마 처리를 수행함으로써, 절연층(110)을 통하여 반도체층(108)에 수소를 공급할 수 있다. 특히, 수소 가스를 포함하는 분위기하에서 플라스마 처리를 수행하는 것이 바람직하다.
도 18의 (A)에는 플라스마(140)에 노출시킴으로써 절연층(110)을 통하여 반도체층(108)에 불순물을 공급하는 상태를 모식적으로 나타내었다.
플라스마(140)를 발생시킬 수 있는 장치로서는 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 고밀도 플라스마 CVD 장치 등을 사용할 수 있다.
여기서 플라스마 처리를 수행한 후, 대기에 노출시키지 않고 연속적으로 절연층(118)을 성막하는 것이 바람직하다. 이때 절연층(118)을 성막하기 위한 성막 장치의 같은 성막실 내에서 플라스마 처리와 성막 처리를 연속적으로 수행하는 것이 바람직하다. 예를 들어 성막실 내에 수소 가스를 포함하는 처리 가스를 공급하여 플라스마 처리를 수행하고, 그 후 성막실 내에 성막 가스를 공급하여 절연층(118)의 성막을 수행할 수 있다. 이때 플라스마 처리와 성막 처리는 기판 온도(기판을 유지하는 스테이지의 온도)가 같은 조건으로 수행되는 것이 바람직하다.
본 발명의 일 형태에서는 절연층(110)을 통하여 불순물 원소를 반도체층(108)에 공급할 수 있다. 그러므로 반도체층(108)이 결정성을 가지는 경우에도 불순물 원소의 공급 시에 반도체층(108)이 받는 대미지가 경감되고, 결정성이 손실되는 것을 억제할 수 있다. 따라서 이는 결정성의 저하로 인하여 전기 저항이 증대되는 경우에 적합하다.
또는 불순물 원소의 공급 처리로서 플라스마 이온 도핑법 또는 이온 주입법을 적합하게 사용할 수 있다. 이들 방법은 깊이 방향의 농도 프로파일을 이온의 가속 전압과 도즈양 등에 의하여 높은 정밀도로 제어할 수 있다. 플라스마 이온 도핑법을 사용함으로써 생산성을 높일 수 있다. 또한 질량 분리를 사용한 이온 주입법을 사용함으로써, 공급되는 불순물 원소의 순도를 높일 수 있다.
불순물 원소의 공급 처리에서 반도체층(108)과 절연층(110)의 계면 또는 반도체층(108) 내의 상기 계면에 가까운 부분 또는 절연층(110) 내의 상기 계면에 가까운 부분이 가장 높은 농도가 되도록, 처리 조건을 제어하는 것이 바람직하다. 이로써 한 번의 처리로 반도체층(108)과 절연층(110) 양쪽에 최적 농도의 불순물 원소를 공급할 수 있다.
불순물 원소로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 사용하는 것이 바람직하다.
불순물 원소의 원료 가스로서는 상기 불순물 원소를 포함하는 가스를 사용할 수 있다. 붕소를 공급하는 경우, 대표적으로는 B2H6 가스 또는 BF3 가스 등을 사용할 수 있다. 또한 인을 공급하는 경우에는 대표적으로는 PH3 가스를 사용할 수 있다. 또한 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
그 외에, 원료 가스로서는 CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, (C5H5)2Mg, 및 희가스 등을 사용할 수 있다. 또한 이온원은 기체에 한정되지 않고, 고체 또는 액체를 가열하여 기화시킨 것을 사용하여도 좋다.
불순물 원소의 첨가는 절연층(110) 및 반도체층(108)의 조성, 밀도, 두께 등을 고려하여, 가속 전압 또는 도즈양 등의 조건을 설정함으로써 제어할 수 있다.
[절연층(118)의 형성]
이어서 절연층(110), 도전층(112a), 및 도전층(112b) 등을 덮어 절연층(118)을 형성한다(도 18의 (B)).
절연층(118)을 플라스마 CVD법에 의하여 형성하는 경우, 성막 온도가 지나치게 높으면 저저항 영역(108n) 등에 포함된 불순물이 반도체층(108)의 채널 형성 영역을 포함하는 주변부로 확산되거나, 또는 저저항 영역(108n)의 전기 저항이 상승되는 등의 우려가 있다. 그러므로 절연층(118)의 성막 온도는 이들 점을 고려하여 결정하면 좋다.
예를 들어 절연층(118)의 성막 온도로서는 150℃ 이상 550℃ 이하, 바람직하게는 160℃ 이상 500℃ 이하, 더 바람직하게는 180℃ 이상 450℃ 이하, 더욱 바람직하게는 250℃ 이상 400℃ 이하로 하는 것이 바람직하다. 절연층(118)을 저온에서 성막함으로써, 채널 길이가 짧은 트랜지스터이어도 양호한 전기 특성을 부여할 수 있다.
또한 절연층(118)의 형성 후, 가열 처리를 수행하여도 좋다. 상기 가열 처리에 의하여 저저항 영역(108n)을 더 안정하게 저저항으로 할 수 있는 경우가 있다. 예를 들어 가열 처리를 수행함으로써 불순물 원소가 적당히 확산되어 국소적으로 균일화되고, 이상적인 불순물 원소의 농도 구배를 가지는 저저항 영역(108n)이 형성될 수 있다. 또한 가열 처리의 온도가 지나치게 높으면(예를 들어 500℃ 이상), 불순물 원소가 채널 형성 영역 내까지 확산되어 트랜지스터의 전기 특성 또는 신뢰성 등의 악화를 초래할 우려가 있다.
가열 처리의 조건은 위에서 기재한 내용을 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등)가 있는 경우에는 상기 가열 처리를 겸할 수 있는 경우도 있다.
[개구부(141a), 개구부(141b), 및 개구부(144)의 형성]
이어서 절연층(118)의 일부를 에칭함으로써 도전층(112b)에 도달하는 개구부(144)를 형성한다. 또한 절연층(118) 및 절연층(110)의 일부를 에칭함으로써 저저항 영역(108n)에 도달하는 개구부(141a) 및 개구부(141b)를 형성한다(도 18의 (C)).
개구부(144)의 형성과 개구부(141a) 및 개구부(141b)의 형성은 동시에 수행하여도 좋고, 따로따로 수행하여도 좋다. 동시에 수행하는 경우에는 개구부(144)의 바닥부에 위치하는 도전층(112b)이 에칭되기 어려운 조건으로 개구부(141a) 및 개구부(141b)에 위치하는 절연층(110)을 에칭하는 것이 바람직하다.
이어서 개구부(141a), 개구부(141b), 및 개구부(144)를 덮도록, 절연층(118) 위에 도전막을 성막하고, 상기 도전막을 원하는 형상으로 가공함으로써 도전층(120a) 및 도전층(120b)을 형성한다(도 18의 (D)).
상술한 공정에 의하여 트랜지스터(100)를 제작할 수 있다. 예를 들어 트랜지스터(100)를 표시 장치의 화소 또는 구동 회로에 적용하는 경우에는 이후에 보호 절연층, 평탄화층, 화소 전극, 및 배선 중 하나 이상을 형성하는 공정을 추가하면 좋다.
여기까지가 제작 방법의 예에 대한 설명이다.
또한 구성예 2에서 예시한 트랜지스터(100A)를 제작하는 경우에는 도전층(112a) 및 도전층(106a)의 패턴을 다르게 함으로써 제작할 수 있다.
또한 도 15의 (A) 등에 나타낸 구성을 제작하는 경우에는, 도전층(106a)과 동일한 도전막을 가공하여 도전층(106b) 및 도전층(106c)을 형성하고, 반도체층(108)과 동일한 금속 산화물막을 가공하여 반도체층(108a)을 형성하고, 도전층(112a) 및 도전층(112b)과 동일한 도전막을 가공하여 도전층(112c)을 형성하고, 도전층(120a) 및 도전층(120b)과 동일한 도전막을 가공하여 도전층(120c)을 형성하면 좋다. 또한 개구부(142) 및 개구부(145)는 개구부(143)와 마찬가지로 형성하고, 개구부(141c), 개구부(141d), 및 개구부(141e)는 개구부(141a)와 마찬가지로 형성하면 좋다. 이로써 동일한 공정을 거쳐 동일 기판 위에 트랜지스터(100), 트랜지스터(150), 및 용량 소자(160)를 공정의 증가 없이 형성할 수 있다.
[제작 방법의 예의 변형예]
[변형예 1]
상기 제작 방법의 예에서 도전층(112a) 및 도전층(112b)을 가공할 때 도전층(112a) 및 도전층(112b)과 중첩되지 않는 영역에서의 절연층(110)을 에칭에 의하여 제거하는 구성으로 할 수도 있다. 이러한 식으로 제작한 트랜지스터의 단면 개략도를 도 19의 (A)에 나타내었다.
도 19의 (A)에 나타낸 트랜지스터는 반도체층(108)의 저저항 영역(108n)과 절연층(118)이 접하는 구성을 가진다. 이때 절연층(118)으로서 가열에 의하여 수소를 방출할 수 있는 절연막을 사용함으로써, 절연층(118)의 형성 공정 중에 저저항 영역(108n)에 수소를 적합하게 공급할 수 있다. 또는 절연층(118)의 형성 후에 가열 처리를 수행하거나, 또는 나중의 공정에서 가해지는 열에 의하여 절연층(118)으로부터 저저항 영역(108n)에 수소를 공급할 수 있다. 이때 절연층(118)으로서는 질화 실리콘막 또는 질화산화 실리콘막 등의 질소를 포함하는 절연막을 적합하게 사용할 수 있다. 이로써 절연층(118)은 수소를 방출하는 기능과 물 또는 수소 등에 대한 배리어막으로서의 기능을 양립할 수 있다.
또한 절연층(118)을 저저항 영역(108n)이 되는 반도체층(108)의 일부에 접하여 성막함으로써 상기 반도체층(108)의 일부를 충분히 저저항화할 수 있는 경우에는 절연층(118)에는 반드시 가열에 의하여 수소를 방출할 수 있는 절연막을 사용하지 않아도 된다. 이때 절연층(118)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산소를 포함하는 절연막을 사용할 수 있다.
또는 절연층(118)의 형성 후에 상기 불순물 원소의 공급 처리를 수행하고, 절연층(118)을 통하여 저저항 영역(108n)에 불순물 원소를 공급하여도 좋다. 이때 절연층(118)은 반드시 가열에 의하여 수소를 방출할 수 있는 절연막이 아니라도 된다.
[변형예 2]
상기 제작 방법의 예를 사용하여 한쪽 게이트만을 가지는 트랜지스터를 동시에 제작하는 것이 가능하다. 이러한 식으로 제작한 트랜지스터의 단면 개략도를 도 19의 (B)에 나타내었다.
도 19의 (B)에 나타낸 트랜지스터는 보텀 게이트로서 기능하는 도전층(106a)을 가지지 않는 점, 개구부(143) 및 개구부(144) 등을 가지지 않는 점, 그리고 도전층(112b)을 가지지 않는 점에서 상기 트랜지스터(100)와 주로 상이하다.
또한 도 19의 (C)에는 상기 변형예 1과 마찬가지로, 절연층(110)이 도전층(112a)과 상면 형상이 대략 일치되도록 가공된 트랜지스터의 단면 개략도를 나타내었다.
여기까지가 변형예에 대한 설명이다.
상기에서 예시한 트랜지스터는 순서 회로뿐만 아니라, 표시 장치의 화소에 제공되는 트랜지스터에도 적용할 수 있다. 이때 순서 회로에 제공되는 트랜지스터와, 표시 장치의 화소에 제공되는 트랜지스터를 동일 기판 위에, 동일 공정을 거쳐 제작할 수 있다. 따라서 높은 신뢰성을 가지는 표시 장치를 저비용으로 제작할 수 있게 된다.
[반도체 장치의 구성 요소]
이하에서는 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만 적어도 추후의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 실리콘 또는 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
또한 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 반도체 장치를 형성하여도 좋다. 또는 기판(102)과 반도체 장치 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고, 다른 기판으로 전치(轉置)하는 데 사용할 수 있다. 이때 반도체 장치는 내열성이 떨어지는 기판 또는 가요성 기판으로도 전치할 수 있다.
[도전막]
트랜지스터의 게이트, 소스, 및 드레인 외에 반도체 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 금, 은, 아연, 탄탈럼, 망가니즈, 철, 나이오븀, 코발트, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금 등을 들 수 있다. 또한 이들의 재료를 포함하는 막을 단층 구조 또는 적층 구조로서 사용할 수 있다.
예를 들어 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연 등의 산화물을 사용하여도 좋다. 또한 망가니즈를 포함하는 구리를 사용하면, 에칭에 의한 형상 제어성이 높아지므로 바람직하다.
또한 반도체 장치를 구성하는 도전층에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 가지는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 결과적으로 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
또한 반도체 장치를 구성하는 도전층으로서 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조로 하여도 좋다. 금속 또는 합금을 포함하는 도전막을 사용함으로써 배선 저항을 낮게 할 수 있다. 이때 게이트 절연막으로서 기능하는 절연층과 접하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
[반도체층]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=2:2:1, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=10:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다. 또한 상기 구성에서 원소 M으로서 2종류 이상의 원소를 포함하는 경우, 상기 원자수비에서의 원소 M의 비율은 상기 2종류 이상의 금속 원소의 원자수의 합에 대응하는 것으로 한다.
또한 스퍼터링 타깃으로서는 다결정 산화물을 포함하는 타깃을 사용하면, 결정성을 가지는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방인 경우가 있다.
또한 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In을 4로 하였을 때, Ga이 1 이상 3 이하이고, Zn이 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In을 5로 하였을 때, Ga이 0.1보다 크고 2 이하이고, Zn이 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재하는 경우, In을 1로 하였을 때, Ga이 0.1보다 크고 2 이하이고, Zn이 0.1보다 크고 2 이하인 경우를 포함한다.
또한 반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한 반도체층(108)은 비단결정 구조인 것이 바람직하다. 비단결정 구조는 예를 들어, 후술하는 CAAC 구조, 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 가장 결함 준위 밀도가 높고 CAAC 구조는 가장 결함 준위 밀도가 낮다.
CAAC(c-axis aligned crystal)에 대하여 이하에서 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC구조란 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)을 가지는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정의 방향으로 배향하고, 또한 a축 및 b축은 배향성을 가지지 않고, 나노 결정들이 입계를 형성하지 않고 연속적으로 연결된다는 특징을 가지는 결정 구조이다. 특히 CAAC 구조를 가지는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 가진다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편으로 CAAC-OS에서는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 또는 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에 CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다.
여기서 결정학에서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여 특이적인 축을 c축으로 한 단위 격자를 취하는 것이 일반적이다. 특히 층상 구조를 가지는 결정에서는 층의 면 방향으로 평행한 2개의 축을 a축 및 b축으로 하고, 층에 교차하는 축을 c축으로 하는 것이 일반적이다. 이와 같은 층상 구조를 가지는 결정의 대표적인 예로서 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 평행하고, c축은 벽개면에 직교한다. 예를 들어 층상 구조인 YbFe2O4형의 결정 구조를 가지는 InGaZnO4의 결정은 육방정계로 분류할 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 평행하고, c축은 층(즉 a축 및 b축)에 직교한다.
미결정 구조를 가지는 산화물 반도체막(미결정 산화물 반도체막)은 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 결정부를 명확하게 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 가지는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한 nc-OS막은 예를 들어 TEM에 의한 관찰상에서는 결정립계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS막은 상이한 결정부 사이에서 결정 방위에 규칙성을 찾을 수 없다. 따라서 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 큰 직경의 X선을 사용하는 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편 결정부의 크기에 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 원을 그리듯이 휘도가 높은 링 형상의 영역이 관측되고, 상기 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만 nc-OS막은 상이한 결정부 사이에서 결정 방위에 규칙성을 찾을 수 없다. 그러므로 nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다. 따라서, nc-OS막은 CAAC-OS막에 비하여 캐리어 밀도가 높고 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는 높은 전계 효과 이동도를 나타내는 경우가 있다.
nc-OS막은 CAAC-OS막과 비교하여 성막 시의 산소 유량비를 작게 함으로써 형성할 수 있다. 또한 nc-OS막은 CAAC-OS막과 비교하여 성막 시의 기판 온도를 낮게 하는 것에 의해서도 형성할 수 있다. 예를 들어, nc-OS막은 기판 온도를 비교적 저온(예를 들어 130℃ 이하의 온도)으로 한 상태, 또는 기판을 가열하지 않은 상태에서도 성막할 수 있기 때문에, 대형의 유리 기판 또는 수지 기판 등을 사용하는 경우에 적합하므로, 생산성을 높일 수 있다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여, 기판 온도 100℃ 이상 130℃ 이하에서 스퍼터링법에 의하여 형성한 금속 산화물은 nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조 또는 이들이 혼재된 구조를 가지기 쉽다. 한편으로 기판 온도를 실온(R.T.)으로 하여 형성한 금속 산화물은 nc의 결정 구조를 가지기 쉽다. 또한 여기서 실온(R.T.)은 기판을 의도적으로 가열하지 않은 경우의 온도를 포함한다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시된 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 CAAC(c-axis aligned crystal)는 결정 구조의 일례를 나타내고, CAC(Cloud-Aligned Composite)는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, 스위칭 기능(온/오프 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서, 기능을 분리시킴으로써 각 기능을 최대화할 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 가지는 성분과, 도전성 영역에 기인하는 내로 갭(narrow gap)을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 이에 의하여 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
여기까지가 금속 산화물의 구성에 대한 설명이다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 20의 (A) 내지 (C)를 사용하여 설명한다.
도 20의 (A)에 나타낸 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 가진다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
화소부(502) 또는 구동 회로부(504) 등이 가지는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 화소 회로(501)를 가진다. 각 화소 회로(501)는 표시 소자를 구동하는 회로를 가진다.
구동 회로부(504)는 게이트선(GL_1) 내지 게이트선(GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1) 내지 데이터선(DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 가진다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 가지는 구성으로 하면 좋다. 또한 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
게이트 드라이버(504a)에는 본 발명의 일 형태의 순서 회로를 적용할 수 있다. 또한 소스 드라이버(504b)에도 본 발명의 일 형태의 순서 회로를 적용하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 가리킨다.
보호 회로(506)는 그 자체가 접속되는 배선에 일정한 범위 외의 전위가 인가되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 20의 (A)에 나타낸 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 게이트선(GL) 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL) 등의 각종 배선에 접속된다. 또한 도 20의 (A)에서는 보호 회로(506)와 화소 회로(501)를 구별하기 위하여 보호 회로(506)에 해칭을 적용하였다.
또한 게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 동일한 기판 위에 제공되어 있어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어 단결정 반도체 또는 다결정 반도체로 형성된 구동 회로 기판)을 COG 또는 TAB(Tape Automated Bonding) 등에 의하여 화소부(502)가 제공되는 기판에 실장하는 구성으로 하여도 좋다.
도 20의 (B) 및 (C)에는 화소 회로(501)에 적용할 수 있는 화소 회로의 구성의 일례를 나타내었다. 도 20의 (B) 및 (C)에는 m행 n열째(m은 1 이상 X 이하의 자연수, n은 1 이상 Y 이하의 자연수)의 화소 회로를 나타내었다.
도 20의 (B)에 나타낸 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 또한 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL) 등이 접속되어 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 인가하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 인가하여도 좋다.
또한 도 20의 (C)에 나타낸 화소 회로(501)는 트랜지스터(552)와, 트랜지스터(554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 또한 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL_a), 및 전위 공급선(VL_b) 등이 접속되어 있다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위인 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위인 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 인가되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써, 발광 소자(572)로부터의 발광 휘도가 제어된다.
도 20의 (B)에 나타낸 트랜지스터(550), 또는 도 20의 (C)에 나타낸 트랜지스터(552)와 트랜지스터(554)는 게이트 드라이버(504a)가 가지는 트랜지스터와 동일 기판 위에 제공되는 것이 바람직하다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
이하에서는 화소에 표시되는 계조를 보정하기 위한 메모리를 가지는 화소 회로와, 이를 가지는 표시 장치에 대하여 설명한다. 실시형태 1에서 예시한 트랜지스터는 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
[회로 구성]
도 21의 (A)에는 화소 회로(400)의 회로도를 나타내었다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 가진다. 또한 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)에서는 게이트가 배선(G1)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)에 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극에 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)에 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함하는 회로이다. 표시 소자로서는 다양한 소자를 사용할 수 있지만, 대표적으로는 유기 EL 소자, LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS(Micro Electro Mechanical Systems) 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속하는 노드를 노드(N1)로 하고, 트랜지스터(M2)와 회로(401)를 접속하는 노드를 노드(N2)로 한다.
화소 회로(400)는 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 한 상태로 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변화량에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서 트랜지스터(M1) 및 트랜지스터(M2) 중 한쪽 또는 양쪽에 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로 매우 낮은 오프 전류에 의하여 노드(N1) 또는 노드(N2)의 전위가 장기간 유지될 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임 주파수가 30Hz 이상인 경우 등)에는 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
[구동 방법의 예]
이어서, 도 21의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례에 대하여 설명한다. 도 21의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터, 또는 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 21의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간(T1)과 기간(T2)으로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에는 배선(G1)과 배선(G2)의 양쪽에 트랜지스터를 온 상태로 하는 전위를 인가한다. 또한 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 인가된다. 또한 노드(N2)에는 트랜지스터(M2)를 통하여 배선(S2)으로부터 제 1 데이터 전위(Vw)가 공급된다. 따라서 용량 소자(C1)에 전위차(Vw-Vref)가 유지된 상태가 된다.
[기간 T2]
이어서, 기간 T2에는 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 인가하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 인가한다. 또한 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)은 소정의 정전위가 인가되거나 또는 부유 상태가 되어도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 제 2 데이터 전위(Vdata)가 공급된다. 이때 용량 소자(C1)를 통한 용량 결합에 의하여, 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한 도 21의 (B)에서는 전위(dV)를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉 제 2 데이터 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값으로 대략 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)에서는 2종류의 데이터 신호를 조합함으로써, 표시 소자를 포함하는 회로(401)에 공급되는 전위를 생성할 수 있기 때문에, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
또한 화소 회로(400)는 배선(S1) 및 배선(S2)에 접속되는 소스 드라이버가 공급할 수 있는 최대 전위를 넘는 전위를 생성하는 것도 가능하게 된다. 예를 들어 발광 소자를 사용한 경우에는 하이 다이내믹 레인지(HDR) 표시 등을 할 수 있다. 또한 액정 소자를 사용한 경우에는 오버드라이브 구동 등을 실현할 수 있다.
[적용예]
[액정 소자를 사용한 예]
도 21의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 가진다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 가진다.
액정 소자(LC)는 한쪽 전극이 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 다른 쪽 전극이 전위(Vcom2)가 인가되는 배선에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom1)가 인가되는 배선에 접속된다.
용량 소자(C2)는 저장 용량 소자로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)에서는 액정 소자(LC)에 높은 전압을 공급할 수 있기 때문에, 예를 들어 오버드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 사용 온도 또는 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 21의 (D)에 나타낸 화소 회로(400EL)는 회로(401EL)를 가진다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 가진다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 인가되는 배선에 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom)가 인가되는 배선에 접속된다. 발광 소자(EL)는 다른 쪽 전극이 전위(VL)가 인가되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 가진다. 용량 소자(C2)는 저장 용량 소자로서 기능한다. 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자(EL)의 애노드 측이 트랜지스터(M3)에 접속되는 구성을 제시하였지만, 캐소드 측에 트랜지스터(M3)를 접속하여도 좋다. 이때 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)에서는 트랜지스터(M3)의 게이트에 높은 전위를 인가함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에, 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3) 또는 발광 소자(EL) 등의 전기 특성의 편차를 보정할 수도 있다.
또한 도 21의 (C) 및 (D)에 예시한 회로에 한정되지 않고, 트랜지스터 또는 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 22의 (A)에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 인쇄 기판(6010), 및 배터리(6011)를 가진다.
예를 들어 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)로서 사용할 수 있다. 표시 장치(6006)에 의하여, 소비 전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상 또는 치수 등을 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 인쇄 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판의 기능 등을 가져도 좋다.
인쇄 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 가진다.
도 22의 (B)는 광학식 터치 센서를 가지는 경우의 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 인쇄 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 가진다. 또한 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(도광부(6017a), 도광부(6017b))를 가진다.
표시 장치(6006)는 프레임(6009)을 사이에 두고 프린트 기판(6010) 또는 배터리(6011) 등과 중첩되어 제공된다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정되어 있다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락 또는 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이로써 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 발하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 발하는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)의 경로를 제어하는 도광부(6017a), 도광부(6017b)를 사용함으로써 발광부(6015)와 수광부(6016)를 표시 장치(6006)의 아래쪽에 배치할 수 있고, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 적용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 23의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 가진다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 23의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함하는 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 인쇄 기판(6517), 배터리(6518) 등이 배치되어 있다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시하지 않은 접착층에 의하여 고정되어 있다.
또한 표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있다. 또한 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. 또한 FPC(6515)는 인쇄 기판(6517)에 제공된 단자에 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이 패널을 적용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 늘리지 않고 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면에 FPC(6515)와의 접속부를 배치함으로써, 슬림 베젤의 전자 기기를 실현할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작된 표시 장치를 가지는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 구비한 것이다. 따라서 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
전자 기기로서는 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩 등의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 24의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착이 가능한 렌즈(8006)가 장착된다.
또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합되는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 가진다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 24의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 가진다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 가지고, 수신한 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)는 카메라를 가지고, 사용자의 안구 또는 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)는 사용자와 접하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고, 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능, 또는 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능 등을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 24의 (C), (D), 및 (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301)과, 표시부(8302)와, 밴드상의 고정구(8304)와, 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자가 높은 임장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 다른 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하고 사용자의 한쪽 눈마다 하나씩 표시부를 배치하여도 좋다.
또한 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치는 정세도가 매우 높기 때문에, 도 24의 (E)에 나타낸 렌즈(8305)를 사용하여 확대하여도, 사용자에게 화소가 시인되지 않고 현실감이 더 높은 영상을 표시할 수 있다
도 25의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 것), 마이크로폰(9008) 등을 가진다.
도 25의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상 또는 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 25의 (A) 내지 (G)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 25의 (A)는 텔레비전 장치(9100)를 나타낸 사시도이다. 텔레비전 장치(9100)에는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 포함시킬 수 있다.
도 25의 (B)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자 또는 화상 정보 등을 그 복수의 면에 표시할 수 있다. 도 25의 (B)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 일례로서는 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일 또는 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 25의 (C)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되어 있는 예를 나타내었다. 예를 들어 사용자는 옷의 가슴 주머니에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 주머니에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 25의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)는 예를 들어 무선 통신이 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받고 하거나 또는 충전할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 25의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 25의 (E)는 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 25의 (G)는 접은 상태의 사시도이고, 도 25의 (F)는 도 25의 (E)와 (G) 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 가반성이 우수하고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 예를 들어 표시부(9001)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 26의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 포함되어 있다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
도 26의 (A)에 나타낸 텔레비전 장치(7100)는 하우징(7101)이 가지는 조작 스위치 또는 별체의 리모트 컨트롤러(7111)에 의하여 조작할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 외에 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기 또는 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 26의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7500)가 포함된다.
도 26의 (C) 및 (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 나타내었다.
도 26의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
또한 도 26의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)를 나타낸 것이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 가진다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 선전 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여, 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이에 의하여 광고 용도뿐만 아니라, 노선 정보, 교통 정보, 또는 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
또한 도 26의 (C) 및 (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시하거나 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 26의 (A) 내지 (D)의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 가지는 구성을 가지지만, 표시부를 가지지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
LIN: 신호, :RIN: 신호, BDG: 신호, CLK: 신호, OUT: 출력 단자, GOUT: 출력 단자, SROUT: 출력 단자, PWC: 신호, RES: 신호, SP: 신호, C1 내지 C4: 용량 소자, CK1 내지 CK4: 신호, CLK1 내지 CLK3: 신호, N, N1, N2: 노드, OUT 내지 OUT6: 배선, PWC1 내지 PWC4: 신호, RIN1, RIN2: 신호, 10, 10a, 10b, 10c: 순서 회로, 11, 11a, 12, 13: 회로, 14a, 14b: 신호 생성 회로, 15a, 15b: 배선, 20: 순서 회로, 21 내지 26: 트랜지스터, 30, 30a, 30a_n: 순서 회로, 30b: 순서 회로, 31 내지 34: 트랜지스터, 40a, 40b: 구동 회로, 41 내지 47, 51, 52, 60 내지 69, 71, 72: 트랜지스터
Claims (12)
- 반도체 장치로서,
제 1 트랜지스터 내지 제 3 트랜지스터와,
제 1 용량 소자와,
제 1 배선 내지 제 5 배선을 가지고,
상기 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 상기 제 1 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 게이트 및 상기 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고, 게이트가 상기 제 3 배선과 전기적으로 접속되고,
상기 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 상기 제 4 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 상기 제 1 용량 소자의 다른 쪽 전극 및 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터는 소스 및 드레인 중 다른 쪽이 상기 제 5 배선과 전기적으로 접속되고, 게이트가 상기 제 2 배선과 전기적으로 접속되고,
상기 제 1 배선에는 제 1 신호가 공급되고,
상기 제 2 배선에는 상기 제 1 신호가 반전된 제 2 신호가 공급되고,
상기 제 4 배선에는 제 1 펄스 신호가 공급되고,
상기 제 5 배선에는 제 1 전위가 공급되고,
상기 제 3 배선에는 제 2 펄스 신호가 공급되고,
상기 제 1 펄스 신호는 클록 신호이고,
상기 제 2 펄스 신호는 듀티비 55% 이하의 신호인, 반도체 장치. - 반도체 장치로서,
제어 회로와,
제 1 트랜지스터 내지 제 3 트랜지스터와,
제 1 용량 소자와,
제 1 배선 내지 제 5 배선을 가지고,
상기 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 상기 제 1 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 게이트 및 상기 제 1 용량 소자의 한쪽 전극과 전기적으로 접속되고, 게이트가 상기 제 3 배선과 전기적으로 접속되고,
상기 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 상기 제 4 배선과 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 상기 제 1 용량 소자의 다른 쪽 전극 및 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터는 소스 및 드레인 중 다른 쪽이 상기 제 5 배선과 전기적으로 접속되고, 게이트가 상기 제 2 배선과 전기적으로 접속되고,
상기 제어 회로는 상기 제 1 배선에 제 1 신호를 출력하고, 또한 상기 제 2 배선에 상기 제 1 신호가 반전된 제 2 신호를 출력하고,
상기 제 4 배선에는 제 1 펄스 신호가 공급되고,
상기 제 5 배선에는 제 1 전위가 공급되고,
상기 제 3 배선에는 제 2 펄스 신호가 공급되고,
상기 제 1 펄스 신호는 클록 신호이고,
상기 제 2 펄스 신호는 듀티비 55% 이하의 신호인, 반도체 장치. - 제 2 항에 있어서,
상기 제 2 펄스 신호를 출력하는 신호 생성 회로를 가지고,
상기 신호 생성 회로와 상기 제어 회로에는 제 3 펄스 신호가 공급되고,
상기 제 3 펄스 신호는 듀티비 1% 이하의 신호인, 반도체 장치. - 제 3 항에 있어서,
상기 제 2 펄스 신호는 듀티비 1% 이하의 신호인,
반도체 장치. - 제 3 항 또는 제 4 항에 있어서,
상기 신호 생성 회로는 제 4 트랜지스터와, 제 5 트랜지스터와, 제 2 용량 소자를 가지고,
상기 제 4 트랜지스터는 소스 및 드레인 중 한쪽에 상기 제 1 전위보다 높은 제 2 전위가 공급되고, 소스 및 드레인 중 다른 쪽이 상기 제 3 배선, 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제 2 용량 소자의 한쪽 전극과 전기적으로 접속되고,
상기 제 5 트랜지스터는 소스 및 드레인 중 다른 쪽에 상기 제 1 전위가 공급되고,
상기 제 2 용량 소자는 다른 쪽 전극에 상기 제 1 전위가 공급되고,
상기 제 4 트랜지스터의 게이트에는 상기 제 3 펄스 신호가 공급되고,
상기 제 5 트랜지스터의 게이트에는 제 4 펄스 신호가 공급되고,
상기 제 4 펄스 신호는 듀티비 1% 이하의 신호인, 반도체 장치. - 제 2 항에 있어서,
상기 제 2 펄스 신호는 상기 제 3 배선과 상기 제어 회로에 공급되는, 반도체 장치. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터는 제 1 반도체층과, 상기 제 1 반도체층을 개재(介在)하여 서로 중첩되는 제 1 게이트 및 제 2 게이트를 가지고,
상기 제 1 게이트와 상기 제 2 게이트는 전기적으로 접속되는, 반도체 장치. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 3 트랜지스터는 제 2 반도체층과, 상기 제 2 반도체층을 개재하여 서로 중첩되는 제 3 게이트 및 제 4 게이트를 가지고,
상기 제 3 게이트 및 상기 제 4 게이트 중 한쪽이 상기 제 2 배선과 전기적으로 접속되고,
상기 제 3 게이트 및 상기 제 4 게이트 중 다른 쪽이 상기 제 5 배선과 전기적으로 접속되는, 반도체 장치. - 제 8 항에 있어서,
상기 제 4 게이트는 상기 제 2 반도체층보다 아래쪽에 위치하고,
상기 제 3 게이트가 상기 제 2 배선과 전기적으로 접속되고,
상기 제 4 게이트가 상기 제 5 배선과 전기적으로 접속되는, 반도체 장치. - 표시 장치로서,
제 1 항 내지 제 9 항 중 어느 한 항에 기재된 반도체 장치와,
화소를 가지고,
상기 화소는 표시 소자 및 제 6 트랜지스터를 가지고,
상기 제 6 트랜지스터는 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터와 동일면 위에 제공되는, 표시 장치. - 제 10 항에 있어서,
상기 표시 소자는 액정 소자 또는 발광 소자인, 표시 장치. - 전자 기기로서,
제 10 항 또는 제 11 항에 기재된 표시 장치와,
안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 터치 센서, 및 조작 버튼 중 적어도 하나를 가지는, 전자 기기.
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|---|---|---|---|---|
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Patent Citations (2)
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