KR20210134695A - 반도체 장치 - Google Patents

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KR20210134695A
KR20210134695A KR1020217031010A KR20217031010A KR20210134695A KR 20210134695 A KR20210134695 A KR 20210134695A KR 1020217031010 A KR1020217031010 A KR 1020217031010A KR 20217031010 A KR20217031010 A KR 20217031010A KR 20210134695 A KR20210134695 A KR 20210134695A
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transistor
insulating layer
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슌페이 야마자키
??페이 야마자키
도시미쓰 오보나이
준이치 고에즈카
겐이치 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 신뢰성이 높은 반도체 장치를 제공한다. 전기 특성이 안정된 반도체 장치를 제공한다. 반도체 장치는 반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가진다. 반도체층, 제 2 절연층, 및 도전층은 제 1 절연층 위에 이 순서대로 적층된다. 반도체층은 인듐과 산소를 가지고, 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(1:0:0)와, 제 2 좌표(2:1:0)와, 제 3 좌표(14:7:1)와, 제 4 좌표(7:2:2)와, 제 5 좌표(14:4:21)와, 제 6 좌표(2:0:3)와, 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가진다. 또한 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상이다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용 가능한 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 높게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
비특허문헌 1 및 비특허문헌 2에서는 InGaO3(ZnO)m(m: 자연수)의 산화물 반도체 재료가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우에 비하여 전계 효과 이동도가 높기 때문에, 구동 회로가 제공된 고성능의 표시 장치를 실현할 수 있다.
일본 공개특허공보 특개2014-7399호
M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol.93, p.298-315 N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol.116, p.170-178
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 전기 특성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출될 수 있다.
본 발명의 일 형태는 반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지는 반도체 장치이다. 반도체층, 제 2 절연층, 및 도전층은 제 1 절연층 위에 이 순서대로 적층된다. 반도체층은 인듐과 산소를 가지고, 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(1:0:0)와, 제 2 좌표(2:1:0)와, 제 3 좌표(14:7:1)와, 제 4 좌표(7:2:2)와, 제 5 좌표(14:4:21)와, 제 6 좌표(2:0:3)와, 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지는 것이 바람직하다. 또한 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상이다.
본 발명의 일 형태는 반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지는 반도체 장치이다. 반도체층, 제 2 절연층, 및 도전층은 제 1 절연층 위에 이 순서대로 적층된다. 반도체층은 인듐과 산소를 가지고, 반도체층은 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(7:1:0)와, 제 2 좌표(2:1:0)와, 제 3 좌표(14:7:1)와, 제 4 좌표(7:2:2)와, 제 5 좌표(14:4:21)와, 제 6 좌표(2:0:3)와, 제 7 좌표(7:0:1)와, 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지는 것이 바람직하다. 또한 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상이다.
본 발명의 일 형태는 반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지는 반도체 장치이다. 반도체층, 제 2 절연층, 및 도전층은 제 1 절연층 위에 이 순서대로 적층된다. 반도체층은 인듐과, 아연과, 산소를 가지고, 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(44:11:10)와, 제 2 좌표(4:1:6)와, 제 3 좌표(2:0:3)와, 제 4 좌표(11:0:2)와, 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지는 것이 바람직하다. 또한 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상이다.
본 발명의 일 형태는 반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지는 반도체 장치이다. 반도체층, 제 2 절연층, 및 도전층은 제 1 절연층 위에 이 순서대로 적층된다. 반도체층은 인듐과, 아연과, 산소를 가지고, 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(44:11:10)와, 제 2 좌표(4:1:4)와, 제 3 좌표(1:0:1)와, 제 4 좌표(11:0:2)와, 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지는 것이 바람직하다. 또한 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상이다.
상술한 반도체 장치에 있어서, 반도체층은 도전층과 중첩되지 않은 영역을 가지고, 영역은 인, 붕소, 마그네슘, 알루미늄, 및 실리콘 중 어느 하나 이상을 가지는 것이 바람직하다.
상술한 반도체 장치에 있어서, 제 2 절연층은 영역과 접하는 것이 바람직하다.
상술한 반도체 장치에 있어서, 제 3 절연층을 더 가지고, 제 3 절연층은 도전층의 상면 및 측면, 제 2 절연층의 측면, 그리고 반도체층의 상면 및 측면과 접하는 것이 바람직하다. 또한 제 2 절연층은 산소를 포함하고, 제 3 절연층은 질소를 포함하는 것이 바람직하다.
상술한 반도체 장치에서, 제 2 절연층은 산화 실리콘을 포함하고, 제 3 절연층은 질화 실리콘을 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 전기 특성이 안정된 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출될 수 있다.
도 1의 (A) 및 (B)는 금속 산화물의 조성을 설명하는 도면이다.
도 2의 (A) 및 (B)는 금속 산화물의 조성을 설명하는 도면이다.
도 3의 (A) 및 (B)는 금속 산화물의 조성을 설명하는 도면이다.
도 4는 금속 산화물의 조성을 설명하는 도면이다.
도 5의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 5의 (B)는 석영 유리의 XRD 스펙트럼을 설명하는 도면이다. 도 5의 (C)는 Crystalline IGZO의 XRD 스펙트럼을 설명하는 도면이다.
도 6의 (A) 및 (B)는 트랜지스터의 구성예이다.
도 7의 (A) 및 (B)는 트랜지스터의 구성예이다.
도 8의 (A)는 트랜지스터의 상면도이다. 도 8의 (B) 및 (C)는 트랜지스터의 단면도이다.
도 9의 (A)는 트랜지스터의 상면도이다. 도 9의 (B) 및 (C)는 트랜지스터의 단면도이다.
도 10의 (A)는 트랜지스터의 상면도이다. 도 10의 (B) 및 (C)는 트랜지스터의 단면도이다.
도 11의 (A)는 트랜지스터의 상면도이다. 도 11의 (B) 및 (C)는 트랜지스터의 단면도이다.
도 12의 (A), (B), (C), 및 (D)는 트랜지스터의 단면도이다.
도 13의 (A), (B), (C), 및 (D)는 트랜지스터의 단면도이다.
도 14의 (A), (B), (C), (D), 및 (E)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 15의 (A), (B), (C), 및 (D)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 16의 (A) 및 (B)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 17의 (A), (B), (C), 및 (D)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 18의 (A), (B), 및 (C)는 표시 장치의 상면도이다.
도 19는 표시 장치의 단면도이다.
도 20은 표시 장치의 단면도이다.
도 21은 표시 장치의 단면도이다.
도 22는 표시 장치의 단면도이다.
도 23의 (A)는 표시 장치의 블록도이다. 도 23의 (B) 및 (C)는 표시 장치의 회로도이다.
도 24의 (A), (C), 및 (D)는 표시 장치의 회로도이다. 도 24의 (B)는 표시 장치의 타이밍 차트이다.
도 25의 (A) 및 (B)는 표시 모듈의 구성예이다.
도 26의 (A) 및 (B)는 전자 기기의 구성예이다.
도 27의 (A), (B), (C), (D), 및 (E)는 전자 기기의 구성예이다.
도 28의 (A), (B), (C), (D), (E), (F), 및 (G)는 전자 기기의 구성예이다.
도 29의 (A), (B), (C), 및 (D)는 전자 기기의 구성예이다.
도 30은 XRD 분석 결과를 나타내는 도면이다.
도 31은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 32는 트랜지스터의 이동도를 나타내는 도면이다.
도 33은 TDS 분석 결과를 나타내는 도면이다.
도 34는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 35는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 36은 트랜지스터의 신뢰성을 나타내는 도면이다.
도 37은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 38은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 39는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 40은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 41은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 42는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 43은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 44는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 45는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 46은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 47은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 48은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 49는 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 50은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 51은 트랜지스터의 ID-VG 특성을 나타내는 도면이다.
도 52는 트랜지스터의 신뢰성을 나타내는 도면이다.
도 53은 금속 산화물의 XRD 분석 결과를 나타내는 도면이다.
도 54는 금속 산화물의 XRD 분석 결과를 나타내는 도면이다.
도 55는 금속 산화물의 밴드 갭을 나타내는 도면이다.
도 56의 (A)는 금속 산화물의 캐리어 농도를 나타내는 도면이다. 도 56의 (B)는 금속 산화물의 Hall 이동도를 나타내는 도면이다.
도 57의 (A)는 금속 산화물의 캐리어 농도를 나타내는 도면이다. 도 57의 (B)는 금속 산화물의 Hall 이동도를 나타내는 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서 등에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니다.
본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성요소끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성요소끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 트랜지스터가 가지는 소스와 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
본 명세서 등에서 트랜지스터의 채널 길이 방향이란 소스 영역과 드레인 영역 사이를 최단 거리로 연결하는 직선에 평행한 방향 중 하나를 말한다. 즉 채널 길이 방향은 트랜지스터가 온 상태일 때 반도체층을 흐르는 전류의 방향 중 하나에 상당한다. 또한 채널 폭 방향이란 상기 채널 길이 방향과 직교하는 방향을 말한다. 또한 트랜지스터의 구조나 형상에 따라서는, 채널 길이 방향 및 채널 폭 방향은 하나에 정해지지 않는 경우가 있다.
본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 가지는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이들 외 각종 기능을 가지는 소자 등이 포함된다.
본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이나 "절연층"이라는 용어는 "도전막"이나 "절연막"이라는 용어와 서로 바꿀 수 있는 경우가 있다.
본 명세서 등에서는 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압 Vgs가 문턱 전압 Vth보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 가지는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
본 명세서 등에서는, 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식 등에 의하여 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한 본 명세서 등에서 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 가압하거나, 또는 근접되는 것 등을 검출하는 터치 센서로서의 기능을 가진다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은 예를 들어 터치 센서를 가지는 표시 패널(또는 표시 장치), 터치 센서 기능을 가지는 표시 패널(또는 표시 장치)이라고도 부를 수 있다. 터치 패널은 표시 패널과 터치 센서 패널을 가지는 구성으로 할 수도 있다. 또는 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 가지는 구성으로 할 수도 있다.
본 명세서 등에서는, 터치 패널의 기판에 커넥터나 IC가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치에 적합하게 사용할 수 있는 금속 산화물에 대하여 설명한다.
본 발명의 일 형태인 반도체 장치는 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 채널 형성 영역에 가진다. 금속 산화물을 사용하면, 실리콘 등으로 이루어지는 반도체보다 트랜지스터의 스위칭 특성이 양호하고, 또한 오프 전류가 매우 낮기 때문에 바람직하다.
여기서 금속 산화물의 조성은 트랜지스터의 전기적 특성이나 신뢰성에 크게 영향을 미친다. 금속 산화물은 인듐을 포함하는 것이 바람직하다. 또한 금속 산화물은 인듐의 함유율이 높은 것이 바람직하다. 금속 산화물의 인듐의 함유율을 높게 함으로써, 금속 산화물의 캐리어 이동도(전자 이동도)를 높일 수 있다. 따라서 인듐의 함유율이 높은 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 전계 효과 이동도가 높고, 큰 전류를 흘릴 수 있다. 또한 상기 트랜지스터를 사용한 반도체 장치는 고속 구동이 가능하다. 따라서 이러한 반도체 장치를 가지는 표시 장치에서는, 화소부의 트랜지스터와, 구동 회로부에 사용하는 트랜지스터를 동일 기판 위에 형성할 수 있다. 또한 이러한 트랜지스터를 화소부에 사용함으로써, 고화질의 화상을 제공할 수 있다.
금속 산화물은 인듐에 더하여 원소 M을 포함하는 것이 바람직하다. 원소 M은 산소와의 결합 에너지가 높은 것이 바람직하다. 특히 원소 M은 산소와의 결합 에너지가 인듐보다 높은 것이 바람직하다. 금속 산화물은, 산소와의 결합 에너지가 인듐보다 높은 원소 M을 가짐으로써, 상기 금속 산화물 내에 산소 결손이 형성되기 어려워진다. 원소 M으로서는 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중 하나 이상을 사용할 수 있다. 특히 원소 M으로서는 갈륨, 알루미늄, 이트륨, 및 주석 중 하나 이상을 사용할 수 있다. 또한 원소 M은 금속 산화물의 에너지 갭을 크게 하는 기능을 가진다.
원소 M으로서는 특히 갈륨을 적합하게 사용할 수 있다. 금속 산화물은, 산소와의 결합 에너지가 인듐보다 높은 갈륨을 가짐으로써, 상기 금속 산화물 내에 산소 결손이 형성되기 어려워진다. 채널 형성 영역에 사용되는 금속 산화물 내에 산소 결손이 많이 존재하면, 트랜지스터의 전기 특성이나 신뢰성이 저하된다. 따라서 인듐 및 갈륨을 포함하는 금속 산화물을 사용함으로써, 전계 효과 이동도가 높고, 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
금속 산화물은 인듐에 더하여 아연을 포함하는 것이 바람직하다. 또는 금속 산화물은 인듐, 원소 M, 및 아연을 포함하는 것이 바람직하다. 아연은 금속 산화물의 결정성을 높이는 기능을 가진다. 결정성을 가지는 금속 산화물은 채널 형성 영역에 적합하게 사용할 수 있다. 예를 들어 후술하는 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 미결정(nc: nanocrystal) 구조 등을 가지는 금속 산화물을 채널 형성 영역에 사용할 수 있다. 결정성을 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 채널 형성 영역 내의 결함 준위 밀도를 저감할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
금속 산화물의 결정성이 높을수록 막 내의 결함 준위 밀도를 저감할 수 있다. 한편, 결정성이 낮은 금속 산화물을 채널 형성 영역에 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
<금속 산화물의 조성>
금속 산화물의 조성에 대하여 구체적으로 설명한다. 이하에서는 조성으로서 금속 산화물에서의 인듐, 원소 M, 및 아연의 원자수비를 나타낸다.
금속 산화물에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위를 도 1의 (A), (B), 도 2의 (A), 및 (B)에 나타내었다. 도 1의 (A), (B), 도 2의 (A), 및 (B)는 인듐, 원소 M, 및 아연을 꼭짓점으로 하는 정삼각형을 사용하여 인듐, 원소 M, 및 아연의 원자수비를 나타낸 것이고, 삼각 도표, 삼각 좌표도, 삼각 다이어그램이라고도 불린다. 또한 도 1의 (A), (B), 도 2의 (A), 및 (B)에서는 산소의 원자수비를 기재하지 않았다.
우선, 각 원소의 원자수비에 대하여 도 3의 (A), (B), 및 도 4를 사용하여 설명한다. 도 3의 (A), (B), 및 도 4에는 각각 원소 X, 원소 Y, 및 원소 Z를 포함하는 금속 산화물의 예를 나타내었다. 도 3의 (A), (B), 및 도 4에 나타낸 삼각 도표에서는 점 X, 점 Y, 및 점 Z를 꼭짓점으로 하는 정삼각형과, 금속 산화물의 조성의 예로서 좌표점 W(α:β:γ)를 나타내었다.
좌표점 W(α:β:γ)는 원소 X, 원소 Y, 및 원소 Z의 원자수비가 X:Y:Z=α:β:γ인 것을 나타낸다. 각 원소의 원자수비는 각 꼭짓점에 가까울수록 높고, 각 꼭짓점에서 멀수록 낮다. 여기서 점 X는 좌표가 (1:0:0)이고, 원소 X, 원소 Y, 및 원소 Z의 원자수비가 X:Y:Z=1:0:0, 즉 금속 산화물이 원소 X를 포함하고, 원소 Y와 원소 Z를 모두 포함하지 않는다는 것을 나타낸다. 점 Y는 좌표가 (0:1:0)이고, 원소 X, 원소 Y, 및 원소 Z의 원자수비가 X:Y:Z=0:1:0, 즉 금속 산화물이 원소 Y를 포함하고, 원소 X와 원소 Z를 모두 포함하지 않는다는 것을 나타낸다. 점 Z는 좌표가 (0:0:1)이고, 원소 X, 원소 Y, 및 원소 Z의 원자수비가 X:Y:Z=0:0:1, 즉 금속 산화물이 원소 Z를 포함하고, 원소 X와 원소 Y를 모두 포함하지 않는다는 것을 나타낸다.
또한 본 명세서 등에서 원소 X, 원소 Y, 및 원소 Z의 원자수비를 X:Y:Z라고 기재하는 경우가 있다. 또한 원소 X 및 원소 Y의 합계의 원자수와, 원소 Z의 원자수의 비율을 (X+Y):Z라고 기재하는 경우가 있다. 각 원소의 다른 조합에 대해서도 마찬가지로 기재하는 경우가 있다.
도 3의 (A)에는 선 LNx, 선 LNy, 및 선 LNz를 나타내었다. 선 LNx는 변 YZ의 길이를 γ:β로 나누는 점 Dx(0:β:γ)와, 점 X를 연결하는 직선이다. 선 LNx는 원소 Y와 원소 Z의 원자수비가 Y:Z=β:γ를 만족시키는 점의 집합이라고도 할 수 있다. 선 LNy는 변 XZ의 길이를 γ:α로 나누는 점 Dy(α:0:γ)와, 점 Y를 연결하는 직선이다. 선 LNy는 원소 X와 원소 Z의 원자수비가 X:Z=α:γ를 만족시키는 점의 집합이라고도 할 수 있다. 선 LNz는 변 XY의 길이를 β:α로 나누는 점 Dz(α:β:0)와, 점 Z를 연결하는 직선이다. 선 LNz는 원소 X와 원소 Y의 원자수비가 X:Y=α:β를 만족시키는 점의 집합이라고도 할 수 있다. 또한 선 LNx, 선 LNy, 및 선 LNz는 모두 좌표점 W(α:β:γ)와 교차된다.
또한 본 명세서 등에서 "점 A와 점 B를 연결하는 직선"은 "점 A와 점 B를 연결하는 선분"으로 바꿔 말할 수 있다.
여기서 좌표점 W(α:β:γ)는 선 LNx와 선 LNy의 교점이라고도 할 수 있다. 또한 좌표점 W(α:β:γ)는 선 LNy와 선 LNz의 교점이라고도 할 수 있다. 또한 좌표점 W(α:β:γ)는 선 LNx와 선 LNz의 교점이라고도 할 수 있다.
또한 변 XY는 원소 X 및 원소 Y의 합계의 원자수와, 원소 Z의 원자수의 비율이 (X+Y):Z=1:0을 만족시키는 점의 집합이다. 즉 변 XY는 금속 산화물이 원소 X 및 원소 Y 중 어느 하나 이상을 포함하고, 원소 Z를 포함하지 않는다는 것을 나타낸다. 변 YZ는 원소 X의 원자수와, 원소 Y 및 원소 Z의 합계의 원자수의 비율이 X:(Y+Z)=0:1을 만족시키는 점의 집합이다. 즉 변 YZ는 금속 산화물이 원소 Y 및 원소 Z 중 어느 하나 이상을 포함하고, 원소 X를 포함하지 않는다는 것을 나타낸다. 변 XZ는 원소 X 및 원소 Z의 합계의 원자수와, 원소 Y의 원자수의 비율이 (X+Z):Y=1:0을 만족시키는 점의 집합이다. 즉 변 XZ는 금속 산화물이 원소 X 및 원소 Z 중 어느 하나 이상을 포함하고, 원소 Y를 포함하지 않는다는 것을 나타낸다.
구체적인 예로서, 좌표점 W가 (5:1:3)인 경우를 들어 설명한다. 좌표점 W(5:1:3)의 경우, 선분 XDz의 길이와 선분 DzY의 길이의 비율은 1:5이다. 선분 YDx의 길이와 선분 DxZ의 길이의 비율은 3:1이다. 선분 XDy의 길이와 선분 DyZ의 길이의 비율은 3:5이다. 또한 선 LNx는 원소 Y와 원소 Z의 원자수비가 Y:Z=1:3을 만족시키는 점이다. 선 LNy는 원소 X와 원소 Z의 원자수비가 X:Z=5:3을 만족시키는 점의 집합이다. 선 LNz는 원소 X와 원소 Y의 원자수비가 X:Y=5:1을 만족시키는 점의 집합이다.
도 3의 (B)에는 선 PEx, 선 PEy, 및 선 PEz를 나타내었다. 선 PEx는 좌표점 W(α:β:γ)에서 변 YZ에 내린 수선이다. 선 PEy는 좌표점 W(α:β:γ)에서 변 XZ에 내린 수선이다. 선 PEz는 좌표점 W(α:β:γ)에서 변 XY에 내린 수선이다. 여기서 선 PEx의 길이, 선 PEy의 길이, 선 PEz의 길이의 비율은 α:β:γ이다.
구체적인 예로서, 좌표점 W가 (5:1:3)인 경우를 들어 설명한다. 좌표점 W(5:1:3)의 경우, 선 PEx의 길이, 선 PEy의 길이, 선 PEz의 길이의 비율은 5:1:3이다.
도 4의 (A)에는 선 PAx, 선 PAy, 및 선 PAz를 나타내었다. 선 PAx는 변 YZ와 평행한 직선이고, 좌표점 W(α:β:γ)와 교차된다. 선 PAy는 변 XZ와 평행한 직선이고, 좌표점 W(α:β:γ)와 교차된다. 선 PAz는 변 XY와 평행한 직선이고, 좌표점 W(α:β:γ)와 교차된다. 또한 선 PAx는 원소 X의 원자수와, 원소 Y 및 원소 Z의 합계의 원자수의 비율이 X:(Y+Z)=α:(β+γ)를 만족시키는 점의 집합이라고도 할 수 있다. 선 PAy는 원소 X 및 원소 Z의 합계의 원자수와, 원소 Y의 원자수의 비율이 (X+Z):Y=(α+γ):β를 만족시키는 점의 집합이라고도 할 수 있다. 선 PAz는 원소 X 및 원소 Y의 합계의 원자수와, 원소 Z의 원자수의 비율이 (X+Y):Z=(α+β):γ를 만족시키는 점의 집합이라고도 할 수 있다.
구체적인 예로서, 좌표점 W가 (5:1:3)인 경우를 들어 설명한다. 좌표점 W(5:1:3)의 경우, 선 PAx는 원소 X의 원자수와, 원소 Y 및 원소 Z의 합계의 원자수의 비율이 X:(Y+Z)=5:4를 만족시키는 점의 집합이다. 선 PAy는 원소 X 및 원소 Z의 합계의 원자수와, 원소 Y의 원자수의 비율이 (X+Z):Y=8:1을 만족시키는 점의 집합이다. 선 PAz는 원소 X 및 원소 Y의 합계의 원자수와, 원소 Z의 원자수의 비율이 (X+Y):Z=2:1을 만족시키는 점의 집합이다.
이하에서는 트랜지스터의 채널 형성 영역에 적합하게 사용할 수 있는 금속 산화물의 조성에 대하여 구체적으로 설명한다.
[금속 산화물의 조성 1]
금속 산화물은 인듐과 산소를 가지는 것이 바람직하다. 금속 산화물은 원소 M 및 아연 중 어느 하나 이상을 더 포함하여도 좋다. 트랜지스터의 채널 형성 영역에 적합하게 사용할 수 있는 금속 산화물의 조성을 도 1의 (A)에 나타내었다. 금속 산화물의 인듐, 원소 M, 및 아연의 원자수비는, 도 1의 (A)에 나타낸 삼각 도표에서 범위(11)에 포함되는 것이 바람직하다. 범위(11)는 좌표점 A(1:0:0)와, 좌표점 B(2:1:0)와, 좌표점 C(14:7:1)와, 좌표점 D(7:2:2)와, 좌표점 E(14:4:21)와, 좌표점 F(2:0:3)와, 상기 좌표점 A를 이 순서대로 직선으로 연결한 다각형의 내부이다. 또한 범위(11)는 각 좌표점 및 각 변도 포함한다. 범위(11)에 포함되는 조성을 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
또한 원소 M으로서 복수의 원소를 포함하는 경우에는 이들 원소의 합계의 원자수의 비율을 원소 M의 원자수비로서 사용한다. 예를 들어 원소 M으로서 갈륨 및 주석을 포함하는 경우에는 갈륨 및 주석의 합계의 원자수의 비율을 원소 M의 원자수비로서 사용한다.
여기서 좌표점 B(2:1:0)는 (In+M):Zn=1:0을 만족시키는 점의 집합인 선 L1과 In:M=2:1을 만족시키는 점의 집합인 선 L2의 교점이다. 좌표점 C(14:7:1)는 상술한 선 L2와 In:(M+Zn)=7:4를 만족시키는 점의 집합인 선 L3의 교점이다. 또한 좌표점 C는 상술한 선 L2와 In:Zn=14:1을 만족시키는 점의 집합인 선 L4의 교점이기도 하다. 좌표점 D(7:2:2)는 상술한 선 L3과 In:Zn=7:2를 만족시키는 점의 집합인 선 L5의 교점이다. 또한 좌표점 D는 상술한 선 L3과 In:M=7:2를 만족시키는 점의 집합인 선 L6의 교점이기도 하다. 좌표점 E(14:4:21)는 상술한 선 L6과 In:Zn=2:3을 만족시키는 점의 집합인 선 L7의 교점이다. 좌표점 F(2:0:3)는 상술한 선 L7과 (In+Zn):M=1:0을 만족시키는 점의 집합인 선 L8의 교점이다.
또한 본 명세서 등에서 인듐, 원소 M, 및 아연의 원자수의 비율을 In:M:Zn이라고 기재하는 경우가 있다. 또한 인듐 및 원소 M의 합계의 원자수와, 아연의 원자수의 비율을 (In+M):Zn이라고 기재하는 경우가 있다. 각 원소의 다른 조합에 대해서도 마찬가지이다.
변 AB는 상술한 선 L1 상에 있고, 변 BC는 상술한 선 L2 상에 있고, 변 CD는 상술한 선 L3 상에 있고, 변 DE는 상술한 선 L6 상에 있고, 변 EF는 상술한 선 L7 상에 있고, 변 FA는 상술한 선 L8 상에 있다. 즉 범위(11)는 선 L1, 선 L2, 선 L3, 선 L6, 선 L7, 및 선 L8로 둘러싸인 다각형의 내부라고도 할 수 있다.
금속 산화물의 조성은 범위(11)에 나타낸 바와 같이, 선 L2인 In:M=2:1을 만족시키거나, 또는 In:M=2:1보다 인듐의 함유율이 높은 것이 바람직하다. 즉 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 2 이상인 것이 바람직하다. 인듐의 함유율이 높은 금속 산화물은 캐리어 이동도(전자 이동도)가 높고, 인듐의 함유율이 높은 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 전계 효과 이동도가 높기 때문에, 큰 전류를 흘릴 수 있다.
다만 원소 M의 함유율이 높으면 결함 준위가 증가되고, 신뢰성 시험에서의 문턱 전압의 변동량이 커지는 경우가 있다. 트랜지스터의 신뢰성을 평가하는 지표의 하나로서, 게이트에 전계를 인가한 상태를 유지하는 GBT(Gate Bias Temperature) 스트레스 시험이 있다. 그 중에서도, 소스 전위 및 드레인 전위에 대하여 양의 전위를 게이트에 인가한 상태를 고온하에서 유지하는 시험을 PBTS(Positive Bias Temperature Stress) 시험이라고 부르고, 음의 전위를 게이트에 인가한 상태를 고온하에서 유지하는 시험을 NBTS(Negative Bias Temperature Stress) 시험이라고 부른다. 또한 백색 LED광 등의 광을 조사한 상태로 수행하는 PBTS 시험을 PBTIS(Positive Bias Temperature Illumination Stress) 시험이라고 부르고, 백색 LED광 등의 광을 조사한 상태로 수행하는 NBTS 시험을 NBTIS(Negative Bias Temperature Illumination Stress) 시험이라고 부른다.
특히 금속 산화물을 사용한 n형 트랜지스터에서는, 트랜지스터가 온 상태(전류가 흐르는 상태)일 때는 게이트에 양의 전위가 인가된다. 따라서 PBTS 시험에서의 문턱 전압의 변동량이 트랜지스터의 신뢰성의 지표로서 주목해야 할 중요한 항목의 하나가 된다.
여기서 원소 M을 포함하지 않거나, 또는 원소 M의 함유율이 낮은 금속 산화물을 사용함으로써, PBTS 시험에서의 문턱 전압의 변동량을 작게 할 수 있다. 또한 원소 M을 포함하는 경우에는 금속 산화물의 조성으로서, 인듐의 함유율보다 원소 M의 함유율을 낮게 하는 것이 바람직하다. 또한 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 2 이상인 것이 바람직하다. 이 경우 신뢰성이 높은 트랜지스터를 실현할 수 있다.
PBTS 시험에서의 문턱 전압의 변동의 요인의 하나로서, 반도체층과 게이트 절연층의 계면 또는 계면 근방에서의 결함 준위를 들 수 있다. 결함 준위 밀도가 높아질수록 PBTS 시험에서의 열화가 현저해진다. 그러나 반도체층 중 게이트 절연층과 접하는 부분에서의 원소 M의 함유율을 낮게 함으로써, 상기 결함 준위의 생성을 억제할 수 있다.
원소 M을 포함하지 않거나, 또는 원소 M의 함유율을 낮게 함으로써 PBTS열화를 억제할 수 있는 이유로서는 예를 들어 다음을 생각할 수 있다. 반도체층에 포함되는 원소 M은 다른 금속 원소(예를 들어 인듐이나 아연)와 비교하여 산소를 흡인하기 쉬운 성질을 가진다. 그러므로 원소 M을 많이 포함하는 금속 산화물막과 산화물을 포함하는 절연층의 계면에서, 원소 M이 절연층 내의 과잉 산소와 결합됨으로써, 캐리어(여기서는 전자)의 트랩 사이트가 발생되기 쉬워지는 것으로 추찰된다. 따라서 게이트에 양의 전위가 인가된 상태에서, 반도체층과 게이트 절연층의 계면에 캐리어가 트랩됨으로써, 문턱 전압이 변동되는 것으로 생각된다.
따라서 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 2 이상인 금속 산화물을 채널 형성 영역에 사용하면 결함 준위의 생성을 억제할 수 있기 때문에, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(11)에 나타낸 바와 같이, 선 L3인 In:(M+Zn)=7:4를 만족시키거나, 또는 In:(M+Zn)=7:4보다 인듐의 함유율이 높은 것이 바람직하다. 즉 원소 M과 아연의 합계의 원자수에 대한 인듐의 원자수의 비율 In/(M+Zn)이 7/4 이상인 것이 바람직하다. 인듐의 함유율이 높은 금속 산화물은 캐리어 이동도(전자 이동도)가 높고, 인듐의 함유율이 높은 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 전계 효과 이동도가 높기 때문에, 큰 전류를 흘릴 수 있다. 따라서 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(11)에 나타낸 바와 같이, 선 L6인 In:M=7:2를 만족시키거나, 또는 In:M=7:2보다 인듐의 함유율이 높은 것이 바람직하다. 즉 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 7/2 이상인 것이 바람직하다. 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용하면 결함 준위의 생성을 억제할 수 있기 때문에, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(11)에 나타낸 바와 같이, 선 L7인 In:Zn=2:3을 만족시키거나, 또는 In:Zn=2:3보다 인듐의 함유율이 높은 것이 바람직하다. 즉 아연의 원자수에 대한 인듐의 원자수의 비율 In/Zn이 2/3 이상인 것이 바람직하다. 아연의 함유율이 높으면, 금속 산화물이 다결정이 되는 경우가 있다. 다결정의 결정립계는 결함 준위가 되어, 캐리어 트랩이나 캐리어 발생원이 되기 때문에, 다결정의 금속 산화물을 사용한 트랜지스터는 전기 특성의 변동이 커, 신뢰성이 저하되는 경우가 있다. 따라서 상술한 범위의 원자수비로 함으로써, 금속 산화물이 다결정이 되는 것을 억제할 수 있다. 또한 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
금속 산화물로서는 범위(11)에 포함되는 조성을 가지는 In-M-Zn 산화물을 사용할 수 있다. In-M-Zn 산화물로서는 예를 들어 In:M:Zn=5:1:1, In:M:Zn=5:1:2, In:M:Zn=5:1:3, In:M:Zn=5:1:4, In:M:Zn=5:1:5, In:M:Zn=5:1:6, In:M:Zn=10:1:1, In:M:Zn=10:1:2, In:M:Zn=10:1:3, In:M:Zn=10:1:4, In:M:Zn=10:1:5, In:M:Zn=10:1:6, In:M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=10:1:10, In:M:Zn=10:1:12, In:M:Zn=10:1:15, 또는 이들의 근방을 적합하게 사용할 수 있다. 또한 금속 산화물로서는 산화 인듐을 사용할 수 있다. 또한 금속 산화물로서는 In-M 산화물을 사용할 수 있다. In-M 산화물로서는 예를 들어 In:M=2:1, In:M=7:2, In:M=5:1, In:M=7:1, In:M=10:1, 또는 이들의 근방을 적합하게 사용할 수 있다. 또한 금속 산화물로서는 In-Zn 산화물을 사용할 수 있다. In-Zn 산화물로서는 예를 들어 In:Zn=2:3, In:Zn=3:2, In:Zn=7:2, In:Zn=4:1, In:Zn=11:2, In:Zn=7:1, In:Zn=14:1, 또는 이들의 근방을 적합하게 사용할 수 있다.
금속 산화물의 조성을 분석하는 방법으로서는 예를 들어 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy), X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy), 유도 결합 플라스마 질량 분석법(ICP-MS: Inductively Coupled Plasma-Mass Spectrometry), 유도 결합 플라스마 발광 분광법(ICP-AES: Inductively Coupled Plasma-Atomic Emission Spectroscopy) 등을 사용할 수 있다. 또한 함유율이 낮은 원소는 분석 정밀도의 영향 때문에, 실제의 함유율과 분석에 의하여 얻어진 함유율이 다른 경우가 있다. 예를 들어 원소 M의 함유율이 낮은 경우, 분석에 의하여 얻어진 원소 M의 함유율이 실제의 함유율보다 낮아지는 경우가 있다.
또한 금속 산화물을 스퍼터링법에 의하여 형성하는 경우, 타깃의 원자수비와 상기 금속 산화물의 원자수비가 다른 경우가 있다. 특히 아연은 타깃에서의 원자수비보다 금속 산화물에서의 원자수비가 낮은 경우가 있다. 구체적으로는 타깃에 포함되는 아연의 원자수비의 40% 이상 90% 이하 정도가 되는 경우가 있다. 여기서 사용하는 타깃은 다결정인 것이 바람직하다.
[금속 산화물의 조성 2]
금속 산화물은 원소 M 및 아연 중 어느 하나 이상과, 인듐과, 산소를 가지는 것이 바람직하다. 트랜지스터의 채널 형성 영역에 적합하게 사용할 수 있는 금속 산화물의 조성을 도 1의 (B)에 나타내었다. 금속 산화물의 인듐, 원소 M, 및 아연의 원자수비는, 도 1의 (B)에 나타낸 삼각 도표에서 범위(13)에 포함되는 것이 바람직하다. 범위(13)는 좌표점 G(7:1:0)와, 좌표점 B(2:1:0)와, 좌표점 C(14:7:1)와, 좌표점 D(7:2:2)와, 좌표점 E(14:4:21)와, 좌표점 F(2:0:3)와, 좌표점 H(7:0:1)와, 상기 좌표점 G를 이 순서대로 직선으로 연결한 다각형의 내부이다. 또한 범위(13)는 각 좌표점 및 각 변도 포함한다. 범위(13)에 포함되는 조성을 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
여기서 좌표점 G(7:1:0)는 (In+M):Zn=1:0을 만족시키는 점의 집합인 선 L1과 In:(M+Zn)=7:1을 만족시키는 점의 집합인 선 L9의 교점이다. 좌표점 H(7:0:1)는 상술한 선 L9와 (In+Zn):M=1:0을 만족시키는 점의 집합인 선 L8의 교점이다. 좌표점 B 내지 좌표점 F에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
변 GB는 상술한 선 L1 상에 있고, 변 BC는 상술한 선 L2 상에 있고, 변 CD는 상술한 선 L3 상에 있고, 변 DE는 상술한 선 L6 상에 있고, 변 EF는 상술한 선 L7 상에 있고, 변 FH는 상술한 선 L8 상에 있고, 변 HG는 상술한 선 L9 상에 있다. 즉 범위(13)는 선 L1, 선 L2, 선 L3, 선 L6, 선 L7, 선 L8, 및 선 L9로 둘러싸인 다각형의 내부라고도 할 수 있다.
금속 산화물의 조성은 범위(13)에 나타낸 바와 같이, 선 L9인 In:(M+Zn)=7:1을 만족시키거나, 또는 In:(M+Zn)=7:1보다 In의 함유율이 낮은 것이 바람직하다. 즉 원소 M과 아연의 합계의 원자수에 대한 인듐의 원자수의 비율 In/(M+Zn)이 7 이하인 것이 바람직하다. 인듐의 함유율이 높으면, 금속 산화물은 빅스비아이트(bixbyite)형의 결정 구조를 가지는 경우가 있다. 또는 금속 산화물은 빅스비아이트형의 결정 구조와 층상의 결정 구조가 공존하는 결정 구조를 가지는 경우가 있다. 복수의 결정 구조가 공존하는 경우, 상이한 결정 구조들 사이에서 결정립계가 형성되는 경우가 있다. 결정립계는 결함 준위가 되어, 캐리어 트랩이나 캐리어 발생원이 되기 때문에, 결정립계를 가지는 금속 산화물을 사용한 트랜지스터는 전기 특성의 변동이 커, 신뢰성이 저하되는 경우가 있다. 따라서 상술한 범위의 원자수비로 함으로써, 금속 산화물이 빅스비아이트형의 결정 구조를 가지는 것이 억제되고, 층상의 결정 구조를 가지기 쉬워진다. 또한 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(13)에 나타낸 바와 같이, 선 L2인 In:M=2:1을 만족시키거나, 또는 In:M=2:1보다 인듐의 함유율이 높은 것이 바람직하다. 즉 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 2 이상인 것이 바람직하다. 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용하면 결함 준위의 생성을 억제할 수 있기 때문에, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(13)에 나타낸 바와 같이, 선 L3인 In:(M+Zn)=7:4를 만족시키거나, 또는 In:(M+Zn)=7:4보다 인듐의 함유율이 높은 것이 바람직하다. 즉 원소 M과 아연의 합계의 원자수에 대한 인듐의 원자수의 비율 In/(M+Zn)이 7/4 이상인 것이 바람직하다. 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(13)에 나타낸 바와 같이, 선 L6인 In:M=7:2를 만족시키거나, 또는 In:M=7:2보다 인듐의 함유율이 높은 것이 바람직하다. 즉 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 7/2 이상인 것이 바람직하다. 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용하면 결함 준위의 생성을 억제할 수 있기 때문에, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(13)에 나타낸 바와 같이, 선 L7인 In:Zn=2:3을 만족시키거나, 또는 In:Zn=2:3보다 인듐의 함유율이 높은 것이 바람직하다. 즉 아연의 원자수에 대한 인듐의 원자수의 비율 In/Zn이 2/3 이상인 것이 바람직하다. 상술한 범위의 원자수비로 함으로써, 금속 산화물이 다결정이 되는 것을 억제할 수 있다. 또한 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
금속 산화물로서는 범위(13)에 포함되는 조성을 가지는 In-M-Zn 산화물을 사용할 수 있다. In-M-Zn 산화물로서는 예를 들어 In:M:Zn=5:1:1, In:M:Zn=5:1:2, In:M:Zn=5:1:3, In:M:Zn=5:1:4, In:M:Zn=5:1:5, In:M:Zn=5:1:6, In:M:Zn=10:1:1, In:M:Zn=10:1:2, In:M:Zn=10:1:3, In:M:Zn=10:1:4, In:M:Zn=10:1:5, In:M:Zn=10:1:6, In:M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=10:1:10, In:M:Zn=10:1:12, In:M:Zn=10:1:15, 또는 이들의 근방을 적합하게 사용할 수 있다. 또한 금속 산화물로서는 In-M 산화물을 사용할 수 있다. In-M 산화물로서는 예를 들어 In:M=2:1, In:M=7:2, In:M=5:1, In:M=7:1, 또는 이들의 근방을 적합하게 사용할 수 있다. 또한 금속 산화물로서는 In-Zn 산화물을 사용할 수 있다. In-Zn 산화물로서는 예를 들어 In:Zn=2:3, In:Zn=3:2, In:Zn=7:2, In:Zn=4:1, In:Zn=11:2, In:Zn=7:1, 또는 이들의 근방을 적합하게 사용할 수 있다.
[금속 산화물의 조성 3]
금속 산화물은 인듐과, 아연과, 산소를 가지는 것이 바람직하다. 금속 산화물은 원소 M을 더 포함하여도 좋다. 트랜지스터의 채널 형성 영역에 적합하게 사용할 수 있는 금속 산화물의 조성을 도 2의 (A)에 나타내었다. 금속 산화물의 인듐, 원소 M, 및 아연의 원자수비는, 도 2의 (A)에 나타낸 삼각 도표에서 범위(15)에 포함되는 것이 바람직하다. 범위(15)는 좌표점 I(44:11:10)와, 좌표점 J(4:1:6)와, 좌표점 F(2:0:3)와, 좌표점 K(11:0:2)와, 상기 좌표점 I를 이 순서대로 직선으로 연결한 다각형의 내부이다. 또한 범위(15)는 각 좌표점 및 각 변도 포함한다. 범위(15)에 포함되는 조성을 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
여기서 좌표점 I(44:11:10)는 In:M=4:1을 만족시키는 점의 집합인 선 L10과 (In+M):Zn=11:2를 만족시키는 점의 집합인 선 L11의 교점이다. 좌표점 J(4:1:6)는 상술한 선 L7과 상술한 선 L10의 교점이다. 좌표점 K(11:0:2)는 상술한 선 L11과 상술한 선 L8의 교점이다. 좌표점 F에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
변 IJ는 상술한 선 L10 상에 있고, 변 JF는 상술한 선 L7 상에 있고, 변 FK는 상술한 선 L8 상에 있고, 변 KI는 상술한 선 L11 상에 있다. 즉 범위(15)는 선 L10, 선 L7, 선 L8, 및 선 L11로 둘러싸인 다각형의 내부라고도 할 수 있다.
금속 산화물의 조성은 범위(15)에 나타낸 바와 같이, 선 L10인 In:M=4:1을 만족시키거나, 또는 In:M=4:1보다 In의 함유율이 높은 것이 바람직하다. 즉 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 4 이상인 것이 바람직하다. 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용하면 결함 준위의 생성을 억제할 수 있기 때문에, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(15)에 나타낸 바와 같이, 선 L7인 In:Zn=2:3을 만족시키거나, 또는 In:Zn=2:3보다 인듐의 함유율이 높은 것이 바람직하다. 즉 아연의 원자수에 대한 인듐의 원자수의 비율 In/Zn이 2/3 이상인 것이 바람직하다. 상술한 범위의 원자수비로 함으로써, 금속 산화물이 다결정이 되는 것을 억제할 수 있다. 또한 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(15)에 나타낸 바와 같이, 선 L11인 (In+M):Zn=11:2를 만족시키거나, 또는 (In+M):Zn=11:2보다 아연의 함유율이 높은 것이 바람직하다. 즉 아연의 원자수에 대한 인듐과 원소 M의 합계의 원자수의 비율 (In+M)/Zn이 11/2 이하인 것이 바람직하다. 금속 산화물은 아연을 포함하는 경우에 층상의 결정 구조를 가지는 경향이 있다. 또한 아연의 함유율이 높을수록 결정성이 높은 금속 산화물이 된다.
금속 산화물로서는 범위(15)에 포함되는 조성을 가지는 In-M-Zn 산화물을 사용할 수 있다. In-M-Zn 산화물로서는 예를 들어 In:M:Zn=5:1:2, In:M:Zn=5:1:3, In:M:Zn=5:1:4, In:M:Zn=5:1:5, In:M:Zn=5:1:6, In:M:Zn=10:1:2, In:M:Zn=10:1:3, In:M:Zn=10:1:4, In:M:Zn=10:1:5, In:M:Zn=10:1:6, In:M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=10:1:10, In:M:Zn=10:1:12, In:M:Zn=10:1:15, 또는 이들의 근방을 적합하게 사용할 수 있다. 또한 금속 산화물로서는 In-Zn 산화물을 사용할 수 있다. In-Zn 산화물로서는 예를 들어 In:Zn=2:3, In:Zn=3:2, In:Zn=7:2, In:Zn=4:1, In:Zn=11:2, In:Zn=7:1, 또는 이들의 근방을 적합하게 사용할 수 있다.
금속 산화물은 상술한 범위의 조성을 가지고, 또한 CAAC-OS(c-axis Aligned Crystalline Oxide Semiconductor), nc-OS(nanocrystalline oxide semiconductor), 또는 CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)인 것이 바람직하다.
여기서 트랜지스터에 사용할 수 있는 금속 산화물인 CAC-OS 및 CAAC-OS에 대하여 설명한다.
[금속 산화물의 구성]
CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS, a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
산화물 반도체는 결정 구조에 주목한 경우, 상기와는 다른 식으로 분류되는 경우가 있다. 여기서 산화물 반도체에서의 결정 구조의 분류에 대하여 도 5의 (A)를 사용하여 설명한다. 도 5의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga와, Zn을 포함한 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 5의 (A)에 나타낸 바와 같이, IGZO는 Amorphous와, Crystalline과, Crystal로 크게 분류된다. 또한 Amorphous에는 completely amorphous가 포함된다. 또한 Crystalline에는 CAAC(c-axis aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다. 또한 Crystalline의 분류에서는 후술하는 single crystal 및 poly crystal은 제외된다. 또한 Crystal에는 single crystal 및 poly crystal이 포함된다.
또한 도 5의 (A)에서 굵은 선으로 둘러싼 범위 내의 구조는 New crystalline phase에 속하는 구조이다. 상기 구조는 Amorphous와 Crystal 사이의 경계 영역에 있다. 즉 에너지적으로 불안정한 Amorphous와, Crystalline과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 패턴을 사용하여 평가할 수 있다. 여기서 석영 유리 및 Crystalline으로 분류되는 결정 구조를 가지는 IGZO(Crystalline IGZO라고도 함)의 XRD 스펙트럼을 도 5의 (B) 및 (C)에 나타내었다. 또한 도 5의 (B)는 석영 유리의 XRD 스펙트럼을 나타낸 것이고, 도 5의 (C)는 Crystalline IGZO의 XRD 스펙트럼을 나타낸 것이다. 또한 도 5의 (C)에 나타낸 Crystalline IGZO의 조성은 In:Ga:Zn=4:2:3[원자수비]이다. 또한 도 5의 (C)에 나타낸 Crystalline IGZO의 두께는 500nm이다.
도 5의 (B)에서 화살표로 나타낸 바와 같이, 석영 유리는 XRD 스펙트럼의 피크가 거의 좌우 대칭이다. 한편, 도 5의 (C)에서 화살표로 나타낸 바와 같이, Crystalline IGZO는 XRD 스펙트럼의 피크가 좌우 비대칭이다. XRD 스펙트럼의 피크가 좌우 비대칭이라는 것은 결정의 존재를 명시한다. 바꿔 말하면 XRD 스펙트럼의 피크가 좌우 대칭이 아니면 Amorphous라고는 할 수 없다. 또한 도 5의 (C)에서는 2θ=31° 또는 그 근방에 미결정(nanocrystal)을 명기하였다. XRD 스펙트럼의 피크가 좌우 비대칭이 되는 이유는 상기 미결정에 기인하는 것으로 추정된다.
구체적으로는 도 5의 (C)에 나타낸 바와 같이, Crystalline IGZO는 XRD 스펙트럼에서 2θ=34° 또는 그 근방에 피크를 가진다. 또한 미결정은 2θ=31° 또는 그 근방에 피크를 가진다. X선 회절 패턴을 사용하여 산화물 반도체막을 평가하는 경우, 도 5의 (C)에 나타낸 바와 같이, 2θ=34° 또는 그 근방의 피크보다 낮은 각도 측의 스펙트럼의 폭이 넓어진다. 이것은 2θ=31° 또는 그 근방에 피크를 가지는 미결정이 산화물 반도체막 내에 포함되는 것을 시사한다.
CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 가지는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계(그레인 바운더리)가 확인되는 결정 구조는 소위 다결정(poly crystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 인듐 및 산소를 포함한 층(이하 In층)과 원소 M, 아연, 및 산소를 포함한 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 농도를 낮추는 경우에는 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 산화물 반도체 내의 질소 농도를 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
[금속 산화물의 조성 4]
금속 산화물은 인듐과, 아연과, 산소를 가지는 것이 바람직하다. 금속 산화물은 원소 M을 더 포함하여도 좋다. 트랜지스터의 채널 형성 영역에 적합하게 사용할 수 있는 금속 산화물의 조성을 도 2의 (B)에 나타내었다. 금속 산화물의 인듐, 원소 M, 및 아연의 원자수비는, 도 2의 (B)에 나타낸 삼각 도표에서 범위(17)에 포함되는 것이 바람직하다. 범위(17)는 좌표점 I(44:11:10)와, 좌표점 L(4:1:4)과, 좌표점 M(1:0:1)과, 좌표점 K(11:0:2)와, 상기 좌표점 I를 이 순서대로 직선으로 연결한 다각형의 내부이다. 또한 범위(17)는 각 좌표점 및 각 변도 포함한다. 범위(17)에 포함되는 조성을 가지는 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
여기서 좌표점 L(4:1:4)은 상술한 선 L10과 In:Zn=1:1을 만족시키는 점의 집합인 선 L12의 교점이다. 좌표점 M(1:0:1)은 상술한 선 L12와 상술한 선 L8의 교점이다. 좌표점 I 및 좌표점 K에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
변 IL은 상술한 선 L10 상에 있고, 변 LM은 상술한 선 L12 상에 있고, 변 MK는 상술한 선 L8 상에 있고, 변 KI는 상술한 선 L11 상에 있다. 즉 범위(17)는 선 L10, 선 L12, 선 L8, 및 선 L11로 둘러싸인 다각형의 내부라고도 할 수 있다.
금속 산화물의 조성은 범위(17)에 나타낸 바와 같이, 선 L10인 In:M=4:1을 만족시키거나, 또는 In:M=4:1보다 In의 함유율이 높은 것이 바람직하다. 즉 원소 M의 원자수에 대한 인듐의 원자수의 비율 In/M이 4 이상인 것이 바람직하다. 상술한 범위의 원자수비를 가지는 금속 산화물을 채널 형성 영역에 사용하면 결함 준위의 생성을 억제할 수 있기 때문에, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(17)에 나타낸 바와 같이, 선 L12인 In:Zn=1:1을 만족시키거나, 또는 In:Zn=1:1보다 인듐의 함유율이 높은 것이 바람직하다. 즉 아연의 원자수에 대한 인듐의 원자수의 비율 In/Zn이 1 이상인 것이 바람직하다. 상술한 범위의 원자수비로 함으로써, 금속 산화물이 다결정이 되는 것을 억제할 수 있다. 금속 산화물이 다결정이 되기 어렵기 때문에, 금속 산화물의 형성 조건의 마진을 넓힐 수 있다. 또한 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
금속 산화물의 조성은 범위(17)에 나타낸 바와 같이, 선 L11인 (In+M):Zn=11:2를 만족시키거나, 또는 (In+M):Zn=11:2보다 아연의 함유율이 높은 것이 바람직하다. 즉 아연의 원자수에 대한 인듐과 원소 M의 합계의 원자수의 비율 (In+M)/Zn이 11/2 이하인 것이 바람직하다. 상술한 범위의 원자수를 가지는 금속 산화물은 결정성이 높다. 또한 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높은 트랜지스터로 할 수 있다.
금속 산화물로서는 범위(17)에 포함되는 조성을 가지는 In-M-Zn 산화물을 사용할 수 있다. In-M-Zn 산화물로서는 예를 들어 In:M:Zn=5:1:2, In:M:Zn=5:1:3, In:M:Zn=5:1:4, In:M:Zn=5:1:5, In:M:Zn=10:1:2, In:M:Zn=10:1:3, In:M:Zn=10:1:4, In:M:Zn=10:1:5, In:M:Zn=10:1:6, In:M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=10:1:10 또는 이들의 근방을 적합하게 사용할 수 있다. 또한 금속 산화물로서는 In-Zn 산화물을 사용할 수 있다. In-Zn 산화물로서는 예를 들어 In:Zn=2:3, In:Zn=3:2, In:Zn=7:2, In:Zn=4:1, In:Zn=11:2, In:Zn=7:1, 또는 이들의 근방을 적합하게 사용할 수 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 금속 산화물을 적용한 반도체 장치의 구성예에 대하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 채널이 형성되는 반도체층에 금속 산화물을 사용한 트랜지스터에 대하여 설명한다. 이하에서는 트랜지스터를 예로 들어 설명한다.
<구성예 1>
[구성예 1-1]
도 6의 (A)에 트랜지스터(10)의 채널 길이 방향의 단면 개략도를 나타내었다.
트랜지스터(10)는 절연층(103)과, 반도체층(108)과, 절연층(110)과, 금속 산화물층(114)과, 도전층(112)을 가진다. 절연층(110)은 게이트 절연층으로서 기능한다. 도전층(112)은 게이트 전극으로서 기능한다.
도전층(112)으로서 금속 또는 합금을 포함하는 도전막을 사용하면, 전기 저항을 낮게 할 수 있기 때문에 바람직하다. 또한 도전층(112)에 산화물을 포함하는 도전막을 사용하여도 좋다.
금속 산화물층(114)은 절연층(110) 내에 산소를 공급하는 기능을 가진다. 또한 도전층(112)으로서 산화되기 쉬운 금속 또는 합금을 포함하는 도전막을 사용한 경우에는, 금속 산화물층(114)은 절연층(110) 내의 산소에 의하여 도전층(112)이 산화되는 것을 방지하는 배리어층으로서 기능시킬 수도 있다. 또한 금속 산화물층(114)을 도전층(112)의 형성 전에 제거함으로써, 도전층(112)과 절연층(110)이 접하는 구성으로 하여도 좋다.
절연층(103)은 산화물을 포함하는 절연막으로 형성되어 있는 것이 바람직하다. 특히 반도체층(108)과 접하는 부분에는 산화물막을 사용하는 것이 바람직하다.
반도체층(108)은 반도체 특성을 나타내는 금속 산화물(이하 산화물 반도체라고도 함)을 포함한다. 반도체층(108)으로서는 실시형태 1에 나타낸 조성을 가지는 금속 산화물을 사용하는 것이 바람직하다. 상기 금속 산화물을 채널 형성 영역에 사용함으로써, 신뢰성이 높고, 또한 전계 효과 이동도가 높은 트랜지스터로 할 수 있다.
반도체층(108) 중 도전층(112)과 중첩되는 영역이 채널 형성 영역으로서 기능한다. 또한 반도체층(108)은 채널 형성 영역을 사이에 두고 한 쌍의 저저항 영역(108n)을 가지는 것이 바람직하다. 저저항 영역(108n)은 채널 형성 영역보다 캐리어 농도가 높은 영역이고, 소스 영역 및 드레인 영역으로서 기능한다.
저저항 영역(108n)은 채널 형성 영역보다 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결손량이 많은 영역, 수소 농도가 높은 영역, 또는 불순물 농도가 높은 영역이라고도 할 수 있다.
절연층(110)은 절연층(103) 측으로부터 절연막(110a), 절연막(110b), 및 절연막(110c)이 이 순서대로 적층된 적층 구조를 가진다. 절연막(110a)은 반도체층(108)의 채널 형성 영역과 접한 영역을 가진다. 절연막(110c)은 금속 산화물층(114)과 접한 영역을 가진다. 절연막(110b)은 절연막(110a)과 절연막(110c) 사이에 위치한다.
절연막(110a), 절연막(110b), 및 절연막(110c)은 각각 산화물을 포함하는 절연막인 것이 바람직하다. 이때 절연막(110a), 절연막(110b), 및 절연막(110c)은 각각 같은 성막 장치로 연속적으로 성막되는 것이 바람직하다.
예를 들어 절연막(110a), 절연막(110b), 및 절연막(110c)으로서, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다.
반도체층(108)과 접하는 절연층(110)은 산화물 절연막의 적층 구조를 가지는 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역을 가지는 것이 더 바람직하다. 바꿔 말하면, 절연층(110)은 산소를 방출할 수 있는 절연막을 가진다. 예를 들어 산소 분위기에서 절연층(110)을 형성하거나, 성막 후의 절연층(110)에 대하여 산소 분위기에서의 열처리, 플라스마 처리 등을 수행하거나, 또는 절연층(110) 위에 산소 분위기에서 산화물막을 성막함으로써, 절연층(110) 내에 산소를 공급할 수도 있다.
예를 들어 절연막(110a), 절연막(110b), 및 절연막(110c)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. 또한 CVD법으로서 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나 열 CVD법 등이 있다.
특히 절연막(110a), 절연막(110b), 및 절연막(110c)은 플라스마 CVD법으로 형성하는 것이 바람직하다.
절연막(110a)은 반도체층(108) 위에 성막되기 때문에, 가능한 한 반도체층(108)에 대미지를 주지 않는 조건으로 성막된 막인 것이 바람직하다. 예를 들어 성막 속도(성막 레이트라고도 함)가 충분히 낮은 조건으로 성막할 수 있다.
예를 들어 절연막(110a)으로서 플라스마 CVD법으로 산화질화 실리콘막을 형성하는 경우, 전력이 낮은 조건으로 형성함으로써, 반도체층(108)에 주는 대미지를 매우 작게 할 수 있다.
산화질화 실리콘막의 성막에 사용하는 성막 가스에는, 예를 들어 실레인, 다이실레인 등의 실리콘을 포함하는 퇴적성 가스와, 산소, 오존, 일산화이질소, 이산화 질소 등의 산화성 가스를 포함하는 원료 가스를 사용할 수 있다. 또한 원료 가스에 더하여 아르곤, 헬륨, 질소 등의 희석 가스를 포함하여도 좋다.
예를 들어 성막 가스의 총 유량에 대한 퇴적성 가스의 유량의 비율(이하 단순히 유량비라고도 함)을 작게 함으로써, 성막 속도를 낮게 할 수 있고, 치밀하고 결함이 적은 막을 성막할 수 있다.
절연막(110b)은 절연막(110a)보다 성막 속도가 높은 조건으로 성막된 막인 것이 바람직하다. 이로써 생산성을 향상시킬 수 있다.
예를 들어 절연막(110b)은 절연막(110a)보다 퇴적성 가스의 유량비를 증가시킨 조건으로 함으로써, 성막 속도를 높인 조건으로 성막할 수 있다.
절연막(110c)은 그 표면의 결함이 저감되어, 물 등 대기 중에 포함되는 불순물이 흡착되기 어려운, 매우 치밀한 막인 것이 바람직하다. 예를 들어 절연막(110a)과 마찬가지로, 성막 속도가 충분히 낮은 조건으로 성막할 수 있다.
절연막(110c)은 절연막(110b) 위에 성막하기 때문에, 절연막(110a)과 비교하여 절연막(110c)의 성막 시에 반도체층(108)에 미치는 영향은 작다. 그러므로 절연막(110c)은 절연막(110a)보다 높은 전력의 조건으로 성막할 수 있다. 퇴적성 가스의 유량비를 줄이고, 비교적 높은 전력으로 성막함으로써, 치밀하고 표면의 결함이 저감된 막으로 할 수 있다.
즉 성막 속도가 높은 쪽으로부터, 절연막(110b), 절연막(110a), 절연막(110c)의 순서가 되는 조건으로 성막된 적층막을 절연층(110)에 사용할 수 있다. 또한 절연층(110)은 절연막(110b), 절연막(110a), 절연막(110c)의 순서로, 동일 조건에서의 웨트 에칭 또는 드라이 에칭의 속도가 높다.
절연막(110b)은 절연막(110a) 및 절연막(110c)보다 두껍게 형성하는 것이 바람직하다. 성막 속도가 가장 빠른 절연막(110b)을 두껍게 형성함으로써, 절연층(110)의 성막 공정에 걸리는 시간을 단축할 수 있다.
여기서 절연막(110a)과 절연막(110b)의 경계 및 절연막(110b)과 절연막(110c)의 경계는 불분명한 경우가 있기 때문에, 도 6의 (A) 등에서는 이들 경계를 파선으로 명시하였다. 또한 절연막(110a)과 절연막(110b)은 막 밀도가 상이하기 때문에, 절연층(110)의 단면에서의 투과형 전자 현미경(TEM: Transmission Electron Microscopy) 이미지 등에서 이들 경계를 콘트라스트의 차이로서 관찰할 수 있는 경우가 있다. 마찬가지로 절연막(110b)과 절연막(110c)의 경계도 콘트라스트의 차이로서 관찰할 수 있는 경우가 있다.
반도체층(108)에는 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다. 예를 들어 후술하는 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 미결정(nc) 구조 등을 가지는 금속 산화물막을 사용할 수 있다. 결정성을 가지는 금속 산화물막을 반도체층(108)에 사용함으로써, 반도체층(108) 내의 결함 준위 밀도를 저감할 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
반도체층(108)은 결정성이 높을수록 막 내의 결함 준위 밀도를 저감할 수 있다. 한편 결정성이 낮은 금속 산화물막을 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
반도체층(108)의 결정성은 예를 들어 X선 회절(XRD), 투과형 전자 현미경(TEM), 전자 회절(ED: Electron Diffraction) 등에 의하여 해석할 수 있다.
금속 산화물막을 스퍼터링법으로 성막하는 경우, 성막 시의 기판 온도(스테이지 온도)가 높을수록 결정성이 높은 금속 산화물막을 성막할 수 있다. 또한 성막 시에 사용하는 성막 가스 전체에 대한 산소 가스의 유량의 비율(산소 유량비라고도 함)이 높을수록 결정성이 높은 금속 산화물막을 성막할 수 있다.
[구성예 1-2]
도 6의 (B)는 트랜지스터(10A)의 단면 개략도이다. 트랜지스터(10A)와 트랜지스터(10)는 반도체층(108)의 구성에서 주로 차이가 있다.
트랜지스터(10A)가 가지는 반도체층(108)은 절연층(103) 측으로부터 반도체층(108a)과 반도체층(108b)이 적층된 적층 구조를 가진다. 반도체층(108a) 및 반도체층(108b)으로서 각각 실시형태 1에 나타낸 금속 산화물막을 사용하는 것이 바람직하다. 또는 반도체층(108a) 및 반도체층(108b) 중 어느 하나 이상으로서 실시형태 1에 나타낸 금속 산화물막을 사용하는 것이 바람직하다.
또한 여기서는 간략화를 위하여, 반도체층(108a)이 가지는 저저항 영역과 반도체층(108b)이 가지는 저저항 영역을 통틀어 저저항 영역(108n)으로 하고, 같은 해칭 패턴을 적용하여 명시하였다. 실제로는 반도체층(108a)과 반도체층(108b)에서 조성이 상이하므로, 저저항 영역(108n)의 전기 저항률, 캐리어 농도, 산소 결손량, 수소 농도, 또는 불순물 농도 등이 상이한 경우가 있다.
반도체층(108b)은 반도체층(108a)의 상면 및 절연막(110a)의 하면과 각각 접한다. 반도체층(108b)에는 실시형태 1에 나타낸 반도체층(108)에 사용할 수 있는 금속 산화물막을 적용할 수 있다.
한편 반도체층(108a)에는 반도체층(108b)보다 원소 M의 원자수비가 높은 금속 산화물막을 사용할 수 있다.
원소 M은 인듐과 비교하여 산소와의 결합력이 강하기 때문에, 원소 M의 원자수비가 높은 금속 산화물막을 반도체층(108a)에 사용함으로써, 산소 결손이 형성되기 어려워진다. 반도체층(108a) 내에 산소 결손이 많이 존재하면, 트랜지스터의 전기 특성이나 신뢰성의 저하를 일으킨다. 따라서 반도체층(108a)으로서 반도체층(108b)보다 원소 M의 원자수비가 높은 금속 산화물막을 사용함으로써, 전기 특성이 양호하며 신뢰성이 높은 트랜지스터(10A)를 실현할 수 있다.
반도체층(108a)으로서 아연의 원자수비가 반도체층(108b)과 동등한 영역, 또는 아연의 원자수비가 반도체층(108b)보다 낮은 영역을 가지는 금속 산화물막을 사용하는 것이 바람직하다. 반도체층(108a)에 산소 결손이 생기기 어려운 금속 산화물막을 적용함으로써, NBTIS 시험에서의 열화를 저감할 수 있다.
도 6의 (B)에 나타낸 트랜지스터(10A)에 있어서, 절연층(103) 측에 위치하는 반도체층(108a)에 원소 M의 함유율이 비교적 큰 금속 산화물막을 사용함으로써, 반도체층(108) 내의 산소 결손이 저감된다. 또한 절연층(110) 측에 위치하는 반도체층(108b)에 원소 M의 함유율이 낮거나 또는 원소 M을 포함하지 않은 금속 산화물막을 사용함으로써, 반도체층(108)과 절연층(110)의 계면 결함 밀도가 저감되고, 매우 높은 전기 특성과 매우 높은 신뢰성을 양립한 트랜지스터로 할 수 있다.
여기서 반도체층(108b)을 반도체층(108a)보다 얇게 형성하는 것이 바람직하다. 반도체층(108b)이 예를 들어 0.5nm 이상 10nm 이하의 매우 얇은 막인 경우에도, 절연층(110)과의 계면의 결함 밀도를 저감할 수 있다. 한편, 산소 결손이 생기기 어려운 반도체층(108a)을 상대적으로 두껍게 함으로써, 신뢰성이 더 높은 트랜지스터를 실현할 수 있다.
예를 들어 반도체층(108b)의 두께에 대하여 반도체층(108a)의 두께를 1.5배 이상 20배 이하로 하는 것이 바람직하고, 2배 이상 15배 이하로 하는 것이 더 바람직하고, 3배 이상 10배 이하로 하는 것이 더욱 바람직하다. 또한 반도체층(108b)의 두께는 0.5nm 이상 30nm 이하로 하는 것이 바람직하고, 1nm 이상 20nm 이하로 하는 것이 더 바람직하고, 2nm 이상 10nm 이하로 하는 것이 더욱 바람직하다.
반도체층(108a) 및 반도체층(108b)에는 상술한 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다. 반도체층(108a)과 반도체층(108b)의 양쪽에, 결정성이 높은 금속 산화물막을 사용하여도 좋고 결정성이 낮은 금속 산화물막을 사용하여도 좋다. 또는 반도체층(108a)과 반도체층(108b)은 상이한 결정성을 가져도 좋다. 예를 들어 반도체층(108a)을 반도체층(108b)보다 결정성이 높은 막으로 하여도 좋고, 반도체층(108b)을 반도체층(108a)보다 결정성이 높은 막으로 하여도 좋다. 반도체층(108a)과 반도체층(108b)에 사용하는 금속 산화물막의 결정성은, 요구되는 트랜지스터의 전기 특성 및 신뢰성이나, 성막 장치 등의 사양을 바탕으로 결정할 수 있다.
[구성예 1-3]
도 7의 (A)는 트랜지스터(10B)의 단면 개략도이다. 트랜지스터(10B)와 상기 트랜지스터(10)는 절연층(103)의 구성이 다른 점 및 도전층(106)을 가지는 점에서 주로 차이가 있다.
도전층(106)은 절연층(103)을 개재(介在)하여 반도체층(108), 절연층(110), 금속 산화물층(114), 및 도전층(112)과 중첩되는 영역을 가진다. 도전층(106)은 제 1 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다. 또한 절연층(103)은 제 1 게이트 절연층으로서 기능한다. 이때 도전층(112)이 제 2 게이트 전극, 절연층(110)이 제 2 게이트 절연층으로서 기능한다.
예를 들어 트랜지스터(10B)에서, 도전층(112) 및 도전층(106)에 같은 전위를 인가함으로써 온 상태일 때 흘릴 수 있는 전류를 크게 할 수 있다. 또한 트랜지스터(10B)에서, 도전층(112) 및 도전층(106) 중 한쪽에 문턱 전압을 제어하기 위한 전위를 인가하고, 다른 쪽에 트랜지스터(10B)의 온 상태 및 오프 상태를 제어하는 전위를 인가할 수도 있다.
절연층(103)은 도전층(106) 측으로부터 절연막(103a), 절연막(103b), 절연막(103c), 및 절연막(103d)이 적층된 적층 구조를 가진다. 절연막(103a)은 도전층(106)과 접한다. 또한 절연막(103d)은 반도체층(108)과 접한다.
제 2 게이트 절연층으로서 기능하는 절연층(103)은 내압이 높은 것, 막의 응력이 작은 것, 수소나 물을 방출하기 어려운 것, 막 내의 결함이 적은 것, 도전층(106)에 포함되는 금속 원소의 확산을 억제하는 것 중 하나 이상을 충족시키는 것이 바람직하고, 이들 모두를 충족시키는 것이 가장 바람직하다.
절연층(103)이 가지는 4개의 절연막 중, 도전층(106) 측에 위치하는 절연막(103a), 절연막(103b), 및 절연막(103c)에는 질소를 포함하는 절연막을 사용하는 것이 바람직하다. 한편, 반도체층(108)과 접하는 절연막(103d)에는 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 또한 절연층(103)이 가지는 4개의 절연막은 각각 플라스마 CVD 장치를 사용하여 대기에 접촉하지 않고 연속적으로 성막하는 것이 바람직하다.
절연막(103a), 절연막(103b), 및 절연막(103c)으로서는 예를 들어 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화 하프늄막 등의 질소를 포함하는 절연막을 사용할 수 있다. 또한 절연막(103c)으로서, 상기 절연층(110)에 사용할 수 있는 절연막을 원용할 수 있다.
절연막(103a)과 절연막(103c)은 이보다 아래 측으로부터의 불순물의 확산을 방지할 수 있는, 치밀한 막인 것이 바람직하다. 절연막(103a)은 도전층(106)에 포함되는 금속 원소를, 절연막(103c)은 절연막(103b)에 포함되는 수소나 물을, 각각 블록할 수 있는 막인 것이 바람직하다. 그러므로 절연막(103a) 및 절연막(103c)에는 절연막(103b)보다 성막 속도가 낮은 조건으로 성막된 절연막을 적용할 수 있다.
한편 절연막(103b)에는, 응력이 작고, 성막 속도가 높은 조건으로 성막된 절연막을 사용하는 것이 바람직하다. 또한 절연막(103b)은 절연막(103a) 및 절연막(103c)보다 두껍게 형성되어 있는 것이 바람직하다.
예를 들어 절연막(103a), 절연막(103b), 및 절연막(103c)의 각각에 플라스마 CVD법으로 성막된 질화 실리콘막을 사용한 경우에도, 절연막(103b)이 다른 2개의 절연막보다 막 밀도가 작은 막이 된다. 따라서 절연층(103)의 단면에서의 투과형 전자 현미경 상 등에 있어서, 콘트라스트의 차이로서 관찰할 수 있는 경우가 있다. 또한 절연막(103a)과 절연막(103b)의 경계 및 절연막(103b)과 절연막(103c)의 경계는 불분명한 경우가 있기 때문에, 도 7의 (A) 등에서는 이들 경계를 파선으로 명시하였다.
반도체층(108)과 접하는 절연막(103d)으로서는 그 표면에 물 등의 불순물이 흡착되기 어려운, 치밀한 절연막을 사용하는 것이 바람직하다. 또한 가능한 한 결함이 적고, 물이나 수소 등의 불순물이 저감된 절연막을 사용하는 것이 바람직하다. 예를 들어 절연막(103d)으로서 상기 절연층(110)이 가지는 절연막(110c)과 같은 절연막을 사용할 수 있다.
또한 도전층(106)으로서, 구성 원소가 절연층(103)으로 확산되기 어려운 금속막 또는 합금막을 사용하는 경우 등에는, 절연막(103a)을 제공하지 않고, 절연막(103b), 절연막(103c), 및 절연막(103d)의 3개의 절연막이 적층된 구성으로 하여도 좋다.
이와 같은 적층 구조를 가지는 절연층(103)에 의하여, 매우 신뢰성이 높은 트랜지스터를 실현할 수 있다.
[구성예 1-4]
도 7의 (B)는 트랜지스터(10C)의 단면 개략도이다. 트랜지스터(10C)는 상기 구성예 1-2에서 예시한 트랜지스터(10A)에, 상기 구성예 1-3에서 예시한 트랜지스터(10B)에서의 도전층(106)과 절연층(103)을 적용한 경우의 예이다.
이와 같은 구성으로 함으로써, 전기 특성이 양호하며 신뢰성이 매우 높은 트랜지스터를 실현할 수 있다.
<구성예 2>
이하에서는 더 구체적인 트랜지스터의 구성예에 대하여 설명한다.
[구성예 2-1]
도 8의 (A)는 트랜지스터(100)의 상면도이고, 도 8의 (B)는 도 8의 (A)에 나타낸 일점쇄선 A1-A2에서의 절단면의 단면도에 상당하고, 도 8의 (C)는 도 8의 (A)에 나타낸 일점쇄선 B1-B2에서의 절단면의 단면도에 상당한다. 또한 도 8의 (A)에서, 트랜지스터(100)의 구성요소의 일부(게이트 절연층 등)를 생략하여 도시하였다. 또한 일점쇄선 A1-A2 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2 방향은 채널 폭 방향에 상당한다. 또한 트랜지스터의 상면도에 대해서는 이후의 도면에서도 도 8의 (A)와 마찬가지로 구성요소의 일부를 생략하여 도시한다.
트랜지스터(100)는 기판(102) 위에 제공되고, 절연층(103), 반도체층(108), 절연층(110), 금속 산화물층(114), 도전층(112), 절연층(118) 등을 가진다. 섬 형상의 반도체층(108)은 절연층(103) 위에 제공된다. 절연층(110)은 절연층(103)의 상면, 반도체층(108)의 상면 및 측면에 접하여 제공된다. 금속 산화물층(114) 및 도전층(112)은 절연층(110) 위에 이 순서대로 적층되어 제공되고, 반도체층(108)과 중첩되는 부분을 가진다. 절연층(118)은 절연층(110)의 상면, 금속 산화물층(114)의 측면, 및 도전층(112)의 상면을 덮어 제공되어 있다.
절연층(103)은 기판(102) 측으로부터 절연막(103a), 절연막(103b), 절연막(103c), 및 절연막(103d)이 적층된 적층 구조를 가진다. 또한 절연층(110)은 반도체층(108) 측으로부터 절연막(110a), 절연막(110b), 및 절연막(110c)이 적층된 적층 구조를 가진다.
도 8의 (A) 및 (B)에 나타낸 바와 같이, 트랜지스터(100)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 가져도 좋다. 도전층(120a) 및 도전층(120b)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(120a) 및 도전층(120b)은 각각 절연층(118) 및 절연층(110)에 제공된 개구부(141a) 또는 개구부(141b)를 통하여 저저항 영역(108n)에 전기적으로 접속된다.
도전층(112)의 일부는 게이트 전극으로서 기능한다. 절연층(110)의 일부는 게이트 절연층으로서 기능한다. 트랜지스터(100)는 반도체층(108) 위에 게이트 전극이 제공된, 소위 톱 게이트형 트랜지스터이다.
도전층(112) 및 금속 산화물층(114)은 상면 형상이 서로 실질적으로 일치하도록 가공된다.
또한 본 명세서 등에서 '상면 형상이 실질적으로 일치'란, 적층한 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어 위층과 아래층이 동일한 마스크 패턴, 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 포함한다. 다만 엄밀하게 말하면, 윤곽이 중첩되지 않고 위층이 아래층의 내측에 위치하거나, 위층이 아래층의 외측에 위치하는 경우도 있고, 이 경우에도 '상면 형상이 실질적으로 일치'라고 한다.
절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은 절연층(110)에 포함되는 산소가 도전층(112) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한 금속 산화물층(114)은 도전층(112)에 포함되는 수소나 물이 절연층(110) 측으로 확산되는 것을 방지하는 배리어막으로서도 기능한다. 금속 산화물층(114)은, 예를 들어 적어도 절연층(110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다.
도전층(112)에 알루미늄이나 구리 등 산소를 흡인하기 쉬운 금속 재료를 사용한 경우에도, 절연층(110)으로부터 도전층(112)으로 산소가 확산되는 것을 금속 산화물층(114)에 의하여 방지할 수 있다. 또한 도전층(112)이 수소를 포함하는 경우에도, 절연층(110)을 통하여 도전층(112)으로부터 반도체층(108)으로 수소가 확산되는 것을 방지할 수 있다. 그 결과, 반도체층(108)의 채널 형성 영역에서의 캐리어 밀도를 매우 낮게 할 수 있다.
금속 산화물층(114)으로서, 절연성 재료 또는 도전성 재료를 사용할 수 있다. 금속 산화물층(114)이 절연성을 가지는 경우에는 게이트 절연층의 일부로서 기능한다. 한편 금속 산화물층(114)이 도전성을 가지는 경우에는 게이트 전극의 일부로서 기능한다.
금속 산화물층(114)으로서 산화 실리콘보다 유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용하면, 구동 전압을 저감할 수 있기 때문에 바람직하다.
금속 산화물층(114)으로서 예를 들어 산화 인듐, 인듐 주석 산화물(ITO), 또는 실리콘을 함유한 인듐 주석 산화물(ITSO) 등의 도전성 산화물을 사용할 수도 있다. 특히 인듐을 포함하는 도전성 산화물은 도전성이 높기 때문에 바람직하다.
금속 산화물층(114)으로서 반도체층(108)과 동일한 원소를 하나 이상 포함하는 산화물 재료를 사용하는 것이 바람직하다. 특히 상기 반도체층(108)에 적용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 이때 금속 산화물층(114)으로서 반도체층(108)과 같은 스퍼터링 타깃을 사용하여 형성한 금속 산화물막을 적용함으로써, 장치를 공통되는 것으로 할 수 있기 때문에 바람직하다.
금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성하는 것이 바람직하다. 예를 들어 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써 절연층(110)이나 반도체층(108)에 산소를 적합하게 첨가할 수 있다.
반도체층(108)은 도전층(112)과 중첩되는 영역과, 상기 영역을 사이에 둔 한 쌍의 저저항 영역(108n)을 가진다. 반도체층(108) 중 도전층(112)과 중첩된 영역은 트랜지스터(100)의 채널 형성 영역으로서 기능한다. 한편 저저항 영역(108n)은 트랜지스터(100)의 소스 영역 또는 드레인 영역으로서 기능한다.
저저항 영역(108n)은 채널 형성 영역보다 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결손 밀도가 높은 영역, 불순물 농도가 높은 영역, 또는 n형 영역이라고도 할 수 있다.
반도체층(108)의 저저항 영역(108n)은 불순물 원소를 포함하는 영역이다. 상기 불순물 원소로서, 예를 들어 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소 또는 인을 포함하는 것이 바람직하다. 또한 이들 원소를 2종류 이상 포함하여도 좋다.
후술하는 바와 같이, 저저항 영역(108n)에 불순물을 첨가하는 처리는 도전층(112)을 마스크로서 사용하여 절연층(110)을 통하여 수행할 수 있다.
저저항 영역(108n)은, 불순물 농도가, 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 포함하는 것이 바람직하다.
저저항 영역(108n)에 포함되는 불순물의 농도는, 예를 들어 이차 이온 질량 분석법(SIMS)이나, X선 광전자 분광법(XPS) 등의 분석법에 의하여 분석할 수 있다. XPS 분석을 사용하는 경우에는 표면 측 또는 이면 측으로부터의 이온 스퍼터링과 XPS 분석을 조합함으로써 깊이 방향의 농도 분포를 알 수 있다.
저저항 영역(108n)에서, 불순물 원소는 산화된 상태로 존재하는 것이 바람직하다. 예를 들어 불순물 원소로서 붕소, 인, 마그네슘, 알루미늄, 또는 실리콘 등 산화되기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는, 반도체층(108) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 추후의 공정에서 높은 온도(예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상)가 가해진 경우에도, 이탈되는 것이 억제된다. 또한 불순물 원소가 반도체층(108) 내의 산소를 빼앗음으로써 저저항 영역(108n) 내에 많은 산소 결손이 생성된다. 이 산소 결손과 막 내의 수소가 결합되어 캐리어 공급원이 되기 때문에, 저저항 영역(108n)은 매우 저항이 낮은 상태가 된다.
예를 들어 불순물 원소로서 붕소를 사용한 경우, 저저항 영역(108n)에 포함되는 붕소는 산소와 결합된 상태로 존재할 수 있다. 이것은 XPS 분석에서 B2O3 결합에 기인하는 스펙트럼 피크가 관측되는 것으로부터 확인할 수 있다. 또한 XPS 분석에 있어서, 붕소 원소가 단체로 존재하는 상태에 기인하는 스펙트럼 피크가 관측되지 않거나, 또는 측정 하한 부근에 관측되는 백 그라운드 노이즈에 매몰될 정도까지 피크 강도가 매우 작아진다.
절연층(110)은 반도체층(108)의 채널 형성 영역과 접한 영역, 즉 도전층(112)과 중첩되는 영역을 가진다. 또한 절연층(110)은 반도체층(108)의 저저항 영역(108n)과 접하고, 또한 도전층(112)과 중첩되지 않은 영역을 가진다.
절연층(110) 중 저저항 영역(108n)과 중첩되는 영역에는 상술한 불순물 원소가 포함되는 경우가 있다. 이때 저저항 영역(108n)과 마찬가지로, 절연층(110) 내의 불순물 원소도 산소와 결합한 상태로 존재하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 절연층(110) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 추후의 공정에서 높은 온도가 가해진 경우에도 이탈이 억제된다. 또한 특히 절연층(110) 내에 가열에 의하여 이탈될 수 있는 산소(과잉 산소라고도 함)가 포함되는 경우에는 상기 과잉 산소와 불순물 원소가 결합되어 안정화하기 때문에, 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급되는 것을 억제할 수 있다. 또한 산화된 상태의 불순물 원소가 포함되는 절연층(110)의 일부는 산소가 확산되기 어려운 상태가 되기 때문에, 절연층(110)보다 위쪽으로부터 상기 절연층(110)을 통하여 저저항 영역(108n)에 산소가 공급되는 것이 억제되어, 저저항 영역(108n)의 저항이 높아지는 것도 방지할 수 있다.
절연층(118)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(110)으로서, 예를 들어 산화물 또는 질화물 등의 무기 절연 재료를 사용할 수 있다. 더 구체적인 예로서, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 하프늄 알루미네이트 등의 무기 절연 재료를 사용할 수 있다.
[구성예 2-2]
도 9의 (A)는 트랜지스터(100A)의 상면도이고, 도 9의 (B)는 트랜지스터(100A)의 채널 길이 방향의 단면도이고, 도 9의 (C)는 트랜지스터(100A)의 채널 폭 방향의 단면도이다.
트랜지스터(100A)는 기판(102)과 절연층(103) 사이에 도전층(106)을 가진다는 점에서 구성예 2-1과 주로 차이가 있다. 도전층(106)은 반도체층(108) 및 도전층(112)과 중첩되는 영역을 가진다.
트랜지스터(100A)에서, 도전층(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가지고, 도전층(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한 절연층(110)의 일부는 제 2 게이트 절연층으로서 기능하고, 절연층(103)의 일부는 제 1 게이트 절연층으로서 기능한다.
반도체층(108)의, 도전층(112) 및 도전층(106) 중 적어도 한쪽과 중첩되는 부분은 채널 형성 영역으로서 기능한다. 또한 이하에서는 용이하게 설명하기 위하여 반도체층(108)의 도전층(112)과 중첩되는 부분을 채널 형성 영역이라고 부르는 경우가 있지만, 실제로는 도전층(112)과 중첩되지 않고 도전층(106)과 중첩되는 부분(저저항 영역(108n)을 포함하는 부분)에도 채널이 형성될 수 있다.
도 9의 (C)에 나타낸 바와 같이, 도전층(106)은 금속 산화물층(114), 절연층(110), 및 절연층(103)에 제공된 개구부(142)를 통하여 도전층(112)과 전기적으로 접속되어 있어도 좋다. 이 경우 도전층(106) 및 도전층(112)에는 같은 전위를 인가할 수 있다.
도전층(106)에는 도전층(112), 도전층(120a), 또는 도전층(120b)과 같은 재료를 사용할 수 있다. 특히 도전층(106)에 구리를 포함하는 재료를 사용하면 배선 저항을 저감할 수 있어 바람직하다.
도 9의 (A) 및 (C)에 나타낸 바와 같이, 채널 폭 방향에 있어서 도전층(112) 및 도전층(106)이 반도체층(108)의 단부보다 외측으로 돌출되어 있는 것이 바람직하다. 이때 도 9의 (C)에 나타낸 바와 같이, 반도체층(108)의 채널 폭 방향의 전체가 절연층(110)과 절연층(103)을 개재하여 도전층(112)과 도전층(106)으로 덮인 구성이 된다.
이와 같은 구성으로 함으로써 반도체층(108)을 한 쌍의 게이트 전극에 의하여 발생하는 전계로 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(106)과 도전층(112)에 같은 전위를 인가하는 것이 바람직하다. 이로써 채널을 유발시키기 위한 전계를 반도체층(108)에 효과적으로 인가할 수 있기 때문에 트랜지스터(100A)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(100A)를 미세화할 수도 있다.
또한 도전층(112)과 도전층(106)이 접속되지 않는 구성으로 하여도 좋다. 이때 한 쌍의 게이트 전극 중 한쪽에 정전위를 인가하고, 다른 쪽에 트랜지스터(100A)를 구동시키기 위한 신호를 인가하여도 좋다. 이때 한쪽의 게이트 전극에 인가하는 전위에 의하여, 트랜지스터(100A)를 다른 쪽의 게이트 전극으로 구동할 때의 문턱 전압을 제어할 수도 있다.
[구성예 2-3]
도 10의 (A)는 트랜지스터(100B)의 상면도이고, 도 10의 (B)는 트랜지스터(100B)의 채널 길이 방향의 단면도이고, 도 10의 (C)는 트랜지스터(100B)의 채널 폭 방향의 단면도이다.
트랜지스터(100B)와 구성예 2-1에서 예시한 트랜지스터(100)는 절연층(110)의 구성이 다른 점 및 절연층(116)을 가지는 점에서 주로 차이가 있다.
절연층(110)은 도전층(112) 및 금속 산화물층(114)과 상면 형상이 실질적으로 일치하도록 가공되어 있다. 절연층(110)은 예를 들어 도전층(112) 및 금속 산화물층(114)을 가공하기 위한 레지스트 마스크를 사용하여 가공함으로써 형성할 수 있다.
절연층(116)은 반도체층(108) 중 도전층(112), 금속 산화물층(114), 및 절연층(110)으로 덮이지 않은 상면 및 측면에 접하여 제공되어 있다. 또한 절연층(116)은 절연층(103)의 상면, 절연층(110)의 측면, 금속 산화물층(114)의 측면, 및 도전층(112)의 상면 및 측면을 덮어 제공되어 있다.
절연층(116)은 저저항 영역(108n)을 저저항화시키는 기능을 가진다. 이러한 절연층(116)으로서, 절연층(116)의 성막 시 또는 성막 후에 가열함으로써 저저항 영역(108n) 내에 불순물을 공급할 수 있는 절연막을 사용할 수 있다. 또는 절연층(116)의 성막 시 또는 성막 후에 가열함으로써 저저항 영역(108n) 내에 산소 결손을 생성시킬 수 있는 절연막을 사용할 수 있다.
예를 들어 절연층(116)으로서, 저저항 영역(108n)에 불순물을 공급하는 공급원으로서 기능하는 절연막을 사용할 수 있다. 이때 절연층(116)은 가열에 의하여 수소를 방출하는 막인 것이 바람직하다. 이러한 절연층(116)을 반도체층(108)에 접하여 형성함으로써, 저저항 영역(108n)에 수소 등의 불순물을 공급하고, 저저항 영역(108n)을 저저항화시킬 수 있다.
절연층(116)은 성막 시에 사용하는 성막 가스에 수소 등의 불순물 원소를 포함하는 가스를 사용하여 성막되는 막인 것이 바람직하다. 또한 절연층(116)의 기판 온도를 낮게 함으로써, 반도체층(108)에 효과적으로 많은 불순물 원소를 공급할 수 있다. 절연층(116)의 기판 온도는 예를 들어 200℃ 이상 500℃ 이하가 바람직하고, 220℃ 이상 450℃ 이하가 더 바람직하고, 230℃ 이상 430℃ 이하가 더욱 바람직하고, 250℃ 이상 400℃ 이하가 더욱더 바람직하다.
절연층(116)의 성막을 감압하에서, 또한 가열하여 수행함으로써 반도체층(108) 중의 저저항 영역(108n)으로 이루어지는 영역으로부터의 산소의 이탈을 촉진할 수 있다. 산소 결손이 많이 형성된 반도체층(108)에 수소 등의 불순물을 공급함으로써, 저저항 영역(108n) 내의 캐리어 밀도가 높아지고, 더 효과적으로 저저항 영역(108n)을 저저항화시킬 수 있다.
절연층(116)으로서, 예를 들어 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의, 질화물을 포함하는 절연막을 적합하게 사용할 수 있다. 특히 질화 실리콘은, 수소나 산소에 대한 블로킹성을 가지기 때문에, 외부로부터 반도체층으로의 수소의 확산과, 반도체층으로부터 외부로의 산소의 이탈 양쪽을 방지할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
절연층(116)은 반도체층(108) 내의 산소를 흡인하여 산소 결손을 생성하는 기능을 가지는 절연막으로 하여도 좋다. 특히 절연층(116)에는 예를 들어 질화 알루미늄 등의 금속 질화물을 사용하는 것이 특히 바람직하다.
금속 질화물을 사용하는 경우, 알루미늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴, 또는 루테늄의 질화물을 사용하는 것이 바람직하다. 특히 알루미늄 또는 타이타늄을 포함하는 것이 바람직하다. 예를 들어 알루미늄을 스퍼터링 타깃에 사용하고, 성막 가스로서 질소를 포함하는 가스를 사용한 반응성 스퍼터링법으로 형성한 질화 알루미늄막은, 성막 가스의 총 유량에 대한 질소 가스의 유량을 적절히 제어함으로써, 극히 높은 절연성과, 수소나 산소에 대한 극히 높은 블로킹성을 겸비한 막으로 할 수 있다. 그러므로 이와 같은 금속 질화물을 포함하는 절연막을 반도체층에 접하여 제공함으로써 반도체층을 저저항화할 수 있을 뿐만 아니라, 반도체층으로부터 산소가 이탈되는 것 및 반도체층으로 수소가 확산되는 것을 적합하게 방지할 수 있다.
금속 질화물로서, 질화 알루미늄을 사용한 경우, 상기 질화 알루미늄을 포함하는 절연층의 두께를 5nm 이상으로 하는 것이 바람직하다. 이와 같이 얇은 막이어도, 수소 및 산소에 대한 높은 블로킹성과, 반도체층의 저항을 낮추는 기능을 양립할 수 있다. 또한 상기 절연층의 두께는 얼마나 두꺼워도 좋지만, 생산성을 고려하여, 500nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 50nm 이하로 하는 것이 바람직하다.
절연층(116)에 질화 알루미늄막을 사용하는 경우, 조성식이 AlNx(x는 0보다 크고 2 이하의 실수(實數), 바람직하게는, x는 0.5보다 크고 1.5 이하의 실수)를 충족시키는 막을 사용하는 것이 바람직하다. 이로써 절연성이 우수하고, 또한 열전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(100B)를 구동하였을 때 생기는 열의 방열성을 높일 수 있다.
또는 절연층(116)으로서 질화 알루미늄 타이타늄막, 질화 타이타늄막 등을 사용할 수 있다.
이러한 절연층(116)을 저저항 영역(108n)에 접하여 제공함으로써, 절연층(116)이 저저항 영역(108n) 내의 산소를 흡인하여 저저항 영역(108n) 내에 산소 결손을 형성시킬 수 있다. 또한 이러한 절연층(116)을 형성한 후에 가열 처리를 수행함으로써, 저저항 영역(108n)에 더 많은 산소 결손을 형성할 수 있어 저저항화를 촉진할 수 있다. 또한 절연층(116)에 금속 산화물을 포함한 막을 사용한 경우, 절연층(116)이 반도체층(108) 내의 산소를 흡인하고, 그 결과 절연층(116)과 저저항 영역(108n) 사이에, 절연층(116)에 포함되는 금속 원소(예를 들어 알루미늄)의 산화물을 포함한 층이 형성되는 경우가 있다.
여기서 반도체층(108)으로서 인듐을 포함하는 금속 산화물막을 사용한 경우, 저저항 영역(108n)의 절연층(116) 측의 계면 근방에 산화 인듐이 석출한 영역, 또는 인듐 농도가 높은 영역이 형성되는 경우가 있다. 이에 의하여, 저항이 매우 낮은 저저항 영역(108n)을 형성할 수 있다. 이러한 영역의 존재는 예를 들어, X선 광전자 분광법(XPS) 등의 분석법으로 관측할 수 있는 경우가 있다.
[구성예 2-4]
도 11의 (A)는 트랜지스터(100C)의 상면도이고, 도 11의 (B)는 트랜지스터(100C)의 채널 길이 방향의 단면도이고, 도 11의 (C)는 트랜지스터(100C)의 채널 폭 방향의 단면도이다.
트랜지스터(100C)는 구성예 2-3에서 예시한 트랜지스터(100B)에, 구성예 2-2에서 예시한 제 2 게이트 전극으로서 기능하는 도전층(106)을 제공한 경우의 예이다.
이러한 구성으로 함으로써, 온 전류가 높은 트랜지스터로 할 수 있다. 또는 문턱 전압을 제어할 수 있는 트랜지스터로 할 수 있다.
<구성예 2의 변형예 1>
상기 구성예 2-1 내지 2-4에서는, 반도체층(108)을 단층으로 나타내었지만, 반도체층(108)을 반도체층(108a)과 반도체층(108b)이 적층된 적층 구조로 하는 것이 바람직하다.
도 12의 (A)에 나타낸 트랜지스터(100_a)는 구성예 2-1에서 예시한 트랜지스터(100)의 반도체층(108)을 적층 구조로 한 경우의 예이다. 도 12의 (A)에서는, 일점쇄선보다 왼쪽에 채널 길이 방향의 단면, 오른쪽에 채널 폭 방향의 단면을 나란히 나타내었다.
마찬가지로, 도 12의 (B)에 나타낸 트랜지스터(100A_a), 도 12의 (C)에 나타낸 트랜지스터(100B_a), 및 도 12의 (D)에 나타낸 트랜지스터(100C_a)는 각각 트랜지스터(100A), 트랜지스터(100B), 또는 트랜지스터(100C)의 반도체층(108)을 적층 구조로 한 경우의 예이다.
<구성예 2의 변형예 2>
상술한 바와 같이, 절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은 절연층(110)에 산소를 공급한 후에 제거할 수도 있다.
도 13의 (A)에 나타낸 트랜지스터(100_b)는 도 12의 (A)에 예시한 트랜지스터(100_a)에서 금속 산화물층(114)을 제거한 경우의 예이다.
마찬가지로, 도 13의 (B)에 나타낸 트랜지스터(100A_b), 도 13의 (C)에 나타낸 트랜지스터(100B_b), 및 도 13의 (D)에 나타낸 트랜지스터(100C_b)는 각각 트랜지스터(100A_a), 트랜지스터(100B_a), 또는 트랜지스터(100C_a)에서 금속 산화물층(114)을 제거한 경우의 예이다.
<제작 방법예 1>
아래에서는 본 발명의 일 형태의 트랜지스터의 제작 방법의 예에 대하여 설명한다. 여기서는, 구성예 2-2에서 예시한 트랜지스터(100A)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나, 열 CVD법 등이 있다. 또한 열 CVD법 중 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 딥 코팅, 스프레이 도포, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
반도체 장치를 구성하는 박막을 가공할 때, 포토리소그래피법 등을 사용하여 가공할 수 있다. 이 외에, 나노 임프린트법, 샌드블라스트법(sandblasting method), 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등 차폐 마스크를 사용하는 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법에는 대표적으로 이하의 2개의 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 가지는 박막을 성막한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서, 노광에 사용되는 광에는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 이 외에, 자외선, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서는 극단 자외(EUV: Extreme Ultra-violet)광이나 X선을 사용하여도 좋다. 또한 노광에 사용하는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세하게 가공할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는 포토마스크는 불필요하다.
박막의 에칭에는, 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
도 14 내지 도 16에 나타낸 각 도면에서는 트랜지스터(100A)의 제작 공정의 각 단계에서의 채널 길이 방향 및 채널 폭 방향의 단면을 나란히 나타내었다.
[도전층(106)의 형성]
기판(102) 위에 도전막을 성막하고, 이를 에칭에 의하여 가공하여, 게이트 전극으로서 기능하는 도전층(106)을 형성한다(도 14의 (A)).
이때 도 14의 (A)에 나타낸 바와 같이, 도전층(106)의 단부가 테이퍼 형상이 되도록 가공하는 것이 바람직하다. 이로써 다음으로 형성하는 절연층(103)의 단차 피복성을 높일 수 있다.
도전층(106)이 되는 도전막으로서 구리를 포함하는 도전막을 사용함으로써, 배선 저항을 작게 할 수 있다. 예를 들어 대형의 표시 장치에 적용하는 경우나, 해상도가 높은 표시 장치로 하는 경우에는 구리를 포함하는 도전막을 사용하는 것이 바람직하다. 또한 도전층(106)에 구리를 포함하는 도전막을 사용한 경우에도, 절연층(103)에 의하여 구리가 반도체층(108) 측으로 확산되는 것이 억제되기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
[절연층(103)의 형성]
이어서, 기판(102) 및 도전층(106)을 덮어 절연층(103)을 형성한다(도 14의 (B)). 절연층(103)은 PECVD법, ALD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
여기서는, 절연층(103)으로서 절연막(103a), 절연막(103b), 절연막(103c), 및 절연막(103d)을 적층하여 형성한다.
특히 절연층(103)을 구성하는 각 절연막은 PECVD법으로 형성하는 것이 바람직하다. 절연층(103)의 형성 방법은 상기 구성예 1의 기재를 원용할 수 있다.
절연층(103)을 형성한 후에 절연층(103)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 예를 들어 산소 분위기에서의 플라스마 처리 또는 가열 처리 등을 수행할 수 있다. 또는 플라스마 이온 도핑법이나 이온 주입법에 의하여 절연층(103)에 산소를 공급하여도 좋다.
[반도체층(108)의 형성]
이어서, 절연층(103) 위에 금속 산화물막(108f)을 성막한다(도 14의 (C)).
금속 산화물막(108f)은 금속 산화물 타깃을 사용한 스퍼터링법으로 형성하는 것이 바람직하다.
금속 산화물막(108f)은 가능한 한 결함이 적고 치밀한 막으로 하는 것이 바람직하다. 또한 금속 산화물막(108f)은 가능한 한 수소나 물 등의 불순물이 저감되고, 순도가 높은 막인 것이 바람직하다. 특히 금속 산화물막(108f)으로서 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다.
금속 산화물막을 성막할 때, 산소 가스와, 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 산소 유량비가 높을수록 금속 산화물막의 결정성을 높일 수 있고 신뢰성이 높은 트랜지스터를 실현할 수 있다. 한편, 산소 유량비가 낮을수록 금속 산화물막의 결정성이 낮아지고 온 전류가 높아진 트랜지스터로 할 수 있다.
금속 산화물막을 성막할 때, 기판 온도가 높을수록, 결정성이 높고 치밀한 금속 산화물막으로 할 수 있다. 한편, 기판 온도가 낮을수록, 결정성이 낮고 전기 전도성이 높은 금속 산화물막으로 할 수 있다.
금속 산화물막의 성막 조건은 기판 온도를 실온 이상 250℃ 이하, 바람직하게는 실온 이상 200℃ 이하, 더 바람직하게는 실온 이상 140℃ 이하로 하면 좋다. 예를 들어 기판 온도를 실온 이상 140℃ 미만으로 하면 생산성이 높아져 바람직하다. 또한 기판 온도를 실온으로 하거나 또는 의도적으로 가열하지 않는 상태에서 금속 산화물막을 성막함으로써, 결정성을 낮게 할 수 있다.
금속 산화물막(108f)을 성막하기 전에, 절연층(103)의 표면에 흡착된 물이나 수소, 유기물 성분 등을 이탈시키기 위한 처리 및 절연층(103) 내에 산소를 공급하는 처리 중 어느 하나 이상을 수행하는 것이 바람직하다. 예를 들어 감압 분위기에서 70℃ 이상 200℃ 이하의 온도에서 가열 처리를 수행할 수 있다. 또는 산소를 포함하는 분위기에서 플라스마 처리를 수행하여도 좋다. 또는 일산화이질소(N2O) 등의 산화성 기체를 포함하는 분위기에서의 플라스마 처리에 의하여, 절연층(103)에 산소를 공급하여도 좋다. 일산화이질소 가스를 포함하는 플라스마 처리를 수행하면, 절연층(103)의 표면의 유기물을 적합하게 제거하면서 산소를 공급할 수 있다. 이와 같은 처리 후, 절연층(103)의 표면을 대기에 노출시키지 않고, 연속적으로 금속 산화물막(108f)을 성막하는 것이 바람직하다.
또한 반도체층(108)으로서, 복수의 반도체층을 적층한 적층 구조로 하는 경우에는 먼저 형성하는 금속 산화물막을 성막한 후에, 그 표면을 대기에 노출시키지 않고 연속적으로, 다음의 금속 산화물막을 성막하는 것이 바람직하다.
이어서, 금속 산화물막(108f)의 일부를 에칭함으로써, 섬 형상의 반도체층(108)을 형성한다(도 14의 (D)).
금속 산화물막(108f)의 가공에는, 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 금속 산화물막(108f)의 가공 시, 반도체층(108)과 중첩되지 않은 절연층(103)의 일부가 에칭되어 얇아지는 경우가 있다. 예를 들어 절연층(103) 중 절연막(103d)이 에칭에 의하여 소실되어, 절연막(103c)의 표면이 노출되는 경우도 있다.
여기서 금속 산화물막(108f)의 성막 후, 또는 반도체층(108)으로의 가공 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 금속 산화물막(108f) 또는 반도체층(108) 내에 포함되거나, 또는 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 가열 처리에 의하여, 금속 산화물막(108f) 또는 반도체층(108)의 막질이 향상되는(예를 들어 결함의 저감, 결정성의 향상 등) 경우가 있다.
가열 처리에 의하여, 절연층(103)으로부터 금속 산화물막(108f) 또는 반도체층(108)에 산소를 공급할 수도 있다. 이때 반도체층(108)으로 가공하기 전에 가열 처리를 수행하는 것이 더 바람직하다.
가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 또는 200℃ 이상 500℃ 이하, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 할 수 있다.
가열 처리는 희가스 또는 질소를 포함하는 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함하는 분위기에서 가열하여도 좋다. 또는 건조 공기 분위기에서 가열하여도 좋다. 또한 상기 가열 처리의 분위기에 수소, 물 등이 가능한 한 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA(Rapid Thermal Anneal) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등) 등에서, 상기 가열 처리를 겸할 수 있는 경우도 있다.
[절연층(110)의 형성]
이어서, 절연층(103) 및 반도체층(108)을 덮어 절연층(110)을 형성한다(도 14의 (E)).
여기서는 절연층(110)으로서 절연막(110a), 절연막(110b), 및 절연막(110c)을 적층하여 형성한다.
특히 절연층(110)을 구성하는 각 절연막은 PECVD법으로 형성하는 것이 바람직하다. 절연층(110)을 구성하는 각 층의 형성 방법은 상기 구성예 1의 기재를 원용할 수 있다.
절연층(110)의 성막 전에, 반도체층(108)의 표면에 대하여 플라스마 처리를 수행하는 것이 바람직하다. 상기 플라스마 처리에 의하여, 반도체층(108)의 표면에 흡착되는 물 등의 불순물을 저감할 수 있다. 이로써 반도체층(108)과 절연층(110)의 계면에서의 불순물을 저감할 수 있기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 특히 반도체층(108)의 형성으로부터 절연층(110)의 성막 사이에, 반도체층(108)의 표면이 대기에 노출되는 경우에는 적합하다. 플라스마 처리로서, 예를 들어 산소, 오존, 질소, 일산화이질소, 아르곤 등의 분위기에서 수행할 수 있다. 또한 플라스마 처리와 절연층(110)의 성막은 대기에 노출시키지 않고 연속적으로 수행되는 것이 바람직하다.
여기서 절연층(110)을 성막한 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 절연층(110) 내에 포함되거나, 또는 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 절연층(110) 내의 결함을 저감할 수 있다.
가열 처리의 조건은 위에서 기재한 내용을 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등) 등에서, 상기 가열 처리를 겸할 수 있는 경우도 있다.
[금속 산화물막(114f)의 형성]
이어서, 절연층(110) 위에 금속 산화물막(114f)을 형성한다(도 15의 (A)).
금속 산화물막(114f)은 예를 들어 산소를 포함하는 분위기에서 성막하는 것이 바람직하다. 특히 산소를 포함하는 분위기에서 스퍼터링법으로 형성하는 것이 바람직하다. 이로써 금속 산화물막(114f)의 성막 시에 절연층(110)에 산소를 공급할 수 있다.
금속 산화물막(114f)을 상기 반도체층(108)의 경우와 같은 금속 산화물을 포함하는 산화물 타깃을 사용한 스퍼터링법으로 형성하는 경우에는 위에서 기재한 내용을 원용할 수 있다.
예를 들어 금속 산화물막(114f)의 성막 조건으로서, 성막 가스로서 산소를 사용하고 금속 타깃을 사용한 반응성 스퍼터링법으로 금속 산화물막을 형성하여도 좋다. 금속 타깃에 예를 들어 알루미늄을 사용한 경우에는 산화 알루미늄막을 성막할 수 있다.
금속 산화물막(114f)의 성막 시에, 성막 장치의 성막실 내에 도입되는 성막 가스의 총 유량에 대한 산소 유량의 비율(산소 유량비), 또는 성막실 내의 산소 분압이 높을수록 절연층(110) 내에 공급되는 산소를 늘릴 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하가 바람직하고, 65% 이상 100% 이하가 더 바람직하고, 80% 이상 100% 이하가 더욱 바람직하고, 90% 이상 100% 이하가 더욱더 바람직하다. 특히 산소 유량비를 100%로 하고, 성막실 내의 산소 분압을 가능한 한 100%에 가깝게 하는 것이 바람직하다.
이와 같이 산소를 포함하는 분위기에서 스퍼터링법으로 금속 산화물막(114f)을 형성함으로써, 금속 산화물막(114f)의 성막 시에 절연층(110)에 산소를 공급할 수 있고, 절연층(110)으로부터의 산소의 이탈을 방지할 수 있다. 그 결과, 절연층(110)에 매우 많은 산소를 가둘 수 있다.
금속 산화물막(114f)의 성막 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 절연층(110)에 포함되는 산소를 반도체층(108)에 공급할 수 있다. 금속 산화물막(114f)이 절연층(110)을 덮은 상태로 가열함으로써, 절연층(110)으로부터 외부로 산소가 이탈되는 것을 방지하고, 반도체층(108)에 많은 산소를 공급할 수 있다. 그 결과, 반도체층(108) 내의 산소 결손을 저감할 수 있고 신뢰성이 높은 트랜지스터를 실현할 수 있다.
가열 처리의 조건은 위에서 기재한 내용을 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등) 등에서, 상기 가열 처리를 겸할 수 있는 경우도 있다.
금속 산화물막(114f)의 성막 후, 또는 상기 가열 처리 후에 금속 산화물막(114f)을 제거하여도 좋다.
[개구부(142)의 형성]
이어서, 금속 산화물막(114f), 절연층(110), 및 절연층(103)의 일부를 에칭함으로써, 도전층(106)에 도달하는 개구부(142)를 형성한다(도 15의 (B)). 이로써 도전층(106)과 나중에 형성하는 도전층(112)을, 개구부(142)를 통하여 전기적으로 접속할 수 있다.
[도전층(112), 금속 산화물층(114)의 형성]
이어서, 금속 산화물막(114f) 위에 도전층(112)이 되는 도전막(112f)을 성막한다(도 15의 (C)).
도전막(112f)으로서 저항이 낮은 금속 또는 합금 재료를 사용하는 것이 바람직하다. 또한 도전막(112f)으로서, 수소를 방출하기 어려운 재료이고, 또한 수소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 또한 도전막(112f)으로서, 산화되기 어려운 재료를 사용하는 것이 바람직하다.
예를 들어 도전막(112f)은 금속 또는 합금을 포함하는 스퍼터링 타깃을 사용한 스퍼터링법으로 성막하는 것이 바람직하다.
예를 들어 도전막(112f)으로서, 산화되기 어렵고 수소가 확산되기 어려운 도전막과, 저항이 낮은 도전막을 적층한 적층막으로 하는 것이 바람직하다.
이어서, 도전막(112f) 및 금속 산화물막(114f)의 일부를 에칭함으로써 도전층(112) 및 금속 산화물층(114)을 형성한다. 도전막(112f) 및 금속 산화물막(114f)은 각각 같은 레지스트 마스크를 사용하여 가공하는 것이 바람직하다. 또는 에칭 후의 도전층(112)을 하드 마스크로서 사용하여 금속 산화물막(114f)을 에칭하여도 좋다.
도전막(112f) 및 금속 산화물막(114f)의 에칭으로서 특히 웨트 에칭법을 사용하는 것이 바람직하다.
이로써 상면 형상이 실질적으로 일치한 도전층(112) 및 금속 산화물층(114)을 형성할 수 있다.
이와 같이, 절연층(110)을 에칭하지 않고, 반도체층(108)의 상면 및 측면, 그리고 절연층(103)을 덮은 구조로 함으로써, 도전막(112f) 등의 에칭 시, 반도체층(108)이나 절연층(103)의 일부가 에칭되어 박막화되는 것을 방지할 수 있다.
[불순물 원소의 공급 처리]
이어서, 도전층(112)을 마스크로서 사용하여, 절연층(110)을 통하여 반도체층(108)에 불순물 원소(140)를 공급(첨가 또는 주입이라고도 함)하는 처리를 수행한다(도 15의 (D)). 이로써 반도체층(108) 중 도전층(112)으로 덮이지 않은 영역에 저저항 영역(108n)을 형성할 수 있다. 이때 반도체층(108) 중 도전층(112)과 중첩되는 영역에는 도전층(112)이 마스크가 되어 불순물 원소(140)는 공급되지 않는다.
불순물 원소(140)의 공급에는 플라스마 이온 도핑법 또는 이온 주입법을 적합하게 사용할 수 있다. 이들 방법은 깊이 방향의 농도 프로파일을 이온의 가속 전압과 도즈양 등에 의하여 높은 정밀도로 제어할 수 있다. 플라스마 이온 도핑법을 사용함으로써 생산성을 높일 수 있다. 또한 질량 분리를 사용한 이온 주입법을 사용함으로써, 공급되는 불순물 원소의 순도를 높일 수 있다.
불순물 원소(140)의 공급 처리에서, 반도체층(108)과 절연층(110)의 계면, 또는 반도체층(108) 내에서 계면에 가까운 부분, 또는 절연층(110) 내에서 상기 계면에 가까운 부분이 가장 높은 농도가 되도록 처리 조건을 제어하는 것이 바람직하다. 이로써 한 번의 처리에서 반도체층(108)과 절연층(110) 양쪽에 최적 농도의 불순물 원소(140)를 공급할 수 있다.
불순물 원소(140)로서 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 사용하는 것이 바람직하다.
불순물 원소(140)의 원료 가스로서, 상기 불순물 원소를 포함하는 가스를 사용할 수 있다. 붕소를 공급하는 경우, 대표적으로는 B2H6 가스나 BF3 가스 등을 사용할 수 있다. 또한 인을 공급하는 경우에는 대표적으로는 PH3 가스를 사용할 수 있다. 또한 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
그 외에, 원료 가스로서는 CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, (C5H5)2Mg, 및 희가스 등을 사용할 수 있다. 또한 이온원은 기체에 한정되지 않고, 고체나 액체를 가열하여 기화시킨 것을 사용하여도 좋다.
불순물 원소(140)의 첨가는, 절연층(110) 및 반도체층(108)의 조성이나 밀도, 두께 등을 고려하여 가속 전압이나 도즈양 등의 조건을 설정함으로써 제어할 수 있다.
예를 들어 이온 주입법 또는 플라스마 이온 도핑법에 의하여 붕소의 첨가를 수행하는 경우, 가속 전압은 예를 들어 5kV 이상 100kV 이하, 바람직하게는 7kV 이상 70kV 이하, 더 바람직하게는 10kV 이상 50kV 이하의 범위로 할 수 있다. 또한 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하의 범위로 할 수 있다.
이온 주입법 또는 플라스마 이온 도핑법으로 인 이온의 첨가를 수행하는 경우, 가속 전압은, 예를 들어 10kV 이상 100kV 이하, 바람직하게는 30kV 이상 90kV 이하, 더 바람직하게는 40kV 이상 80kV 이하의 범위로 할 수 있다. 또한 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하의 범위로 할 수 있다.
또한 불순물 원소(140)의 공급 방법은 이에 한정되지 않고, 예를 들어 플라스마 처리나, 가열로 인한 열 확산을 이용한 처리 등을 사용하여도 좋다. 플라스마 처리법의 경우, 첨가하는 불순물 원소를 포함하는 가스 분위기에서 플라스마를 발생시키고 플라스마 처리를 수행함으로써, 불순물 원소를 첨가할 수 있다. 상기 플라스마를 발생시키는 장치로서 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 고밀도 플라스마 CVD 장치 등을 사용할 수 있다.
본 발명의 일 형태에서는 절연층(110)을 통하여 불순물 원소(140)를 반도체층(108)에 공급할 수 있다. 그러므로 반도체층(108)이 결정성을 가지는 경우에도, 불순물 원소(140)의 공급 시에 반도체층(108)이 받을 대미지가 경감되므로, 결정성이 손실되는 것을 억제할 수 있다. 따라서 이는 결정성의 저하로 인하여 전기 저항이 증대되는 경우에 적합하다.
[절연층(118)의 형성]
이어서, 절연층(110), 금속 산화물층(114), 및 도전층(112)을 덮어 절연층(118)을 형성한다(도 16의 (A)).
절연층(118)을 플라스마 CVD법으로 형성하는 경우, 기판 온도가 지나치게 높으면, 저저항 영역(108n) 등에 포함되는 불순물이 반도체층(108)의 채널 형성 영역을 포함하는 주변부로 확산되거나, 저저항 영역(108n)의 전기 저항이 상승될 우려가 있다. 그러므로 절연층(118) 형성 시의 기판 온도는 이들을 고려하여 결정하면 좋다.
예를 들어 절연층(118)의 기판 온도는 예를 들어 150℃ 이상 400℃ 이하가 바람직하고, 180℃ 이상 360℃ 이하가 더 바람직하고, 200℃ 이상 250℃ 이하가 더욱 바람직하다. 절연층(118)을 저온에서 성막함으로써, 채널 길이가 짧은 트랜지스터이어도, 양호한 전기 특성을 부여할 수 있다.
절연층(118)의 형성 후, 가열 처리를 수행하여도 좋다. 상기 가열 처리에 의하여 저저항 영역(108n)의 저항을 더 안정적으로 낮게 할 수 있는 경우가 있다. 예를 들어 가열 처리를 수행함으로써, 불순물 원소(140)가 적절히 확산되어 국소적으로 균일화되어, 이상적인 불순물 원소의 농도 구배를 가지는 저저항 영역(108n)이 형성될 수 있다. 또한 가열 처리의 온도가 지나치게 높으면(예를 들어 500℃ 이상), 불순물 원소(140)가 채널 형성 영역 내까지 확산되어, 트랜지스터의 전기 특성이나 신뢰성의 악화를 초래할 우려가 있다.
가열 처리의 조건은 위에서 기재한 내용을 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등)가 있는 경우에는 상기 가열 처리를 겸할 수 있는 경우도 있다.
[개구부(141a), 개구부(141b)의 형성]
이어서, 절연층(118) 및 절연층(110)의 일부를 에칭함으로써, 저저항 영역(108n)에 도달하는 개구부(141a) 및 개구부(141b)를 형성한다.
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구부(141a) 및 개구부(141b)를 덮도록 절연층(118) 위에 도전막을 성막하고, 상기 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 16의 (B)).
상술한 공정을 거쳐 트랜지스터(100A)를 제작할 수 있다. 예를 들어 트랜지스터(100A)를 표시 장치의 화소에 적용하는 경우에는 이 후에 보호 절연층, 평탄화층, 화소 전극, 및 배선 중 하나 이상을 형성하는 공정을 추가하면 좋다.
이상이 제작 방법예 1에 대한 설명이다.
또한 구성예 2-1에서 예시한 트랜지스터(100)를 제작하는 경우에는 상기 제작 방법예 1에서의 도전층(106)의 형성 공정, 및 개구부(142)의 형성 공정을 생략하면 좋다. 또한 트랜지스터(100)와 트랜지스터(100A)는, 같은 공정을 거쳐 동일 기판 위에 형성할 수 있다.
<제작 방법예 2>
이하에서는 상기 제작 방법예 1과는 일부 공정이 상이한 예에 대하여 설명한다. 여기서는 상기 구성예 2-4에서 예시한 트랜지스터(100C)를 예로 들어 설명한다.
또한 아래에서는 상기 제작 방법예 1과 중복되는 부분에 대해서는 설명을 생략하고 상이한 부분에 대하여 자세히 설명한다.
우선, 상기 제작 방법예 1과 같은 식으로 도전층(106), 절연층(103), 반도체층(108), 절연층(110), 금속 산화물막(114f), 및 도전막(112f)을 순차적으로 형성한다. 이 단계의 단면도를 도 17의 (A)에 나타내었다.
다음으로 도전막(112f) 및 금속 산화물막(114f)의 일부를 에칭하여 도전층(112) 및 금속 산화물층(114)을 형성하고, 또한 절연층(110)의 일부를 에칭하여 반도체층(108)의 일부를 노출시킨다(도 17의 (B)). 이에 의하여 상면 형상이 실질적으로 일치한 도전층(112), 금속 산화물층(114), 및 절연층(110)을 형성할 수 있다.
절연층(110)의 에칭은 도전막(112f)을 에칭하기 위한 레지스트 마스크를 사용하여 수행하는 것이 바람직하다. 또한 절연층(110)의 에칭은 도전막(112f), 금속 산화물막(114f)의 에칭과 같은 공정으로 수행하여도 좋고, 도전막(112f) 및 금속 산화물막(114f)을 에칭한 후에, 이들과 상이한 에칭 방법으로 에칭하여도 좋다.
예를 들어 도전막(112f)과 금속 산화물막(114f)을 같은 에천트를 사용한 웨트 에칭법으로 에칭한 후, 절연층(110)을 드라이 에칭법으로 에칭할 수 있다. 특히 도전막(112f) 및 금속 산화물막(114f)을 드라이 에칭법으로 가공하면, 금속을 포함하는 반응 생성물이 생김으로써, 반도체층(108)이나 절연층(110)을 오염할 우려가 있다. 그러므로 절연층(110)을 에칭하기 전에, 도전막(112f)과 금속 산화물막(114f)을 웨트 에칭법으로 가공하는 것이 바람직하다.
또한 에칭 조건에 따라서는 도전층(112), 금속 산화물층(114), 및 절연층(110)의 단부가 일치하지 않는 경우가 있다. 예를 들어 절연층(110)의 단부보다 도전층(112) 및 금속 산화물층(114) 중 적어도 한쪽의 단부가 내측 또는 외측에 위치하는 형상이 되는 경우가 있다.
절연층(110)의 에칭 시에, 노출된 반도체층(108)의 일부가 에칭되어 박막화되는 경우가 있다. 이때 반도체층(108)은 저저항 영역(108n)의 두께가 채널 형성 영역의 두께보다 얇은 형상이 될 수 있다.
절연층(110)의 에칭 시에, 반도체층(108)으로 덮이지 않은 절연층(103)의 일부가 에칭되어 박막화되는 경우가 있다. 예를 들어 절연층(103)의 절연막(103d)이 소실되는 경우도 있다.
다음으로 반도체층(108)의 노출된 부분에 접하여 절연층(116)을 형성하고, 이어서 절연층(118)을 형성한다(도 17의 (C)). 절연층(116)의 형성에 의하여, 반도체층(108)의 노출된 부분이 저저항화되어 저저항 영역(108n)이 형성된다.
절연층(116)으로서는 반도체층(108)을 저저항화시키는 기능을 가지는 불순물 원소를 방출하는 절연막을 사용할 수 있다. 특히 수소를 방출할 수 있는 질화 실리콘막, 질화산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용하는 것이 바람직하다. 이때 수소를 함유하는 성막 가스를 사용한 플라스마 CVD법을 사용함으로써, 절연층(116)의 성막 시에도 반도체층(108)에 수소를 공급할 수 있기 때문에 바람직하다.
예를 들어 절연층(116)으로서 질화 실리콘을 사용하는 경우에는, 실레인 등의 실리콘을 포함하는 가스와, 암모니아나 일산화이질소 등의 질소를 포함하는 가스를 포함하는 혼합 가스를 성막 가스에 사용한 PECVD법으로 형성하는 것이 바람직하다. 이때 성막되는 질화 실리콘 내에 수소가 포함되는 것이 바람직하다. 이에 의하여, 절연층(116) 내의 수소가 반도체층(108)으로 확산됨으로써, 반도체층(108)의 일부를 저저항화하는 것이 용이해진다.
절연층(116)으로서, 반도체층(108) 내에 산소 결손을 생성시키는 기능을 가지는 절연막을 사용할 수도 있다. 특히 금속 질화물을 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어 금속을 포함하는 스퍼터링 타깃을 사용하고, 질소 가스와 희석 가스인 희가스 등의 혼합 가스를 성막 가스로서 사용하는 반응성 스퍼터링법에 의하여 절연층(116)을 형성하는 것이 바람직하다. 이에 의하여 성막 가스의 유량비를 제어함으로써, 절연층(116)의 막질을 제어하는 것이 용이해진다.
예를 들어 절연층(116)으로서 알루미늄 타깃을 사용한 반응성 스퍼터링에 의하여 형성한 질화 알루미늄막을 사용하는 경우, 성막 가스의 총 유량에 대한 질소 가스의 유량은 30% 이상 100% 이하가 바람직하고, 40% 이상 100% 이하가 더 바람직하고, 50% 이상 100% 이하가 더욱 바람직하다.
여기서 절연층(116)과 절연층(118)은, 대기에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다.
절연층(116)의 성막 후 또는 절연층(118)의 성막 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 저저항 영역(108n)의 저저항화를 촉진할 수 있다.
가열 처리의 조건은 위에서 기재한 내용을 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리는 수행하지 않고, 추후의 공정에서 수행되는 가열 처리가, 이를 겸하여도 좋다. 또한 추후의 공정에서의 고온하의 처리(예를 들어 성막 공정 등) 등에서, 상기 가열 처리를 겸할 수 있는 경우도 있다.
이어서 절연층(118) 및 절연층(116)에, 저저항 영역(108n)에 도달하는 개구부(141a) 및 개구부(141b)를 형성한다.
이어서 절연층(118) 위에, 제작 방법예 1과 같은 식으로 도전층(120a) 및 도전층(120b)을 형성한다(도 17의 (D)).
상술한 공정을 거쳐 트랜지스터(100C)를 제작할 수 있다.
또한 구성예 2-3에서 예시한 트랜지스터(100B)를 제작하는 경우에는 상기 제작 방법예 2에서의 도전층(106)의 형성 공정, 및 개구부(142)의 형성 공정을 생략하면 좋다. 또한 트랜지스터(100B)와 트랜지스터(100C)는, 같은 공정을 거쳐 동일 기판 위에 형성할 수 있다.
<반도체 장치의 구성요소>
이하에서는 본 실시형태의 반도체 장치에 포함되는 구성요소에 대하여 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만 적어도 추후의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
기판(102)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접, 반도체 장치를 형성하여도 좋다. 또는 기판(102)과 반도체 장치 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고, 다른 기판으로 전치(轉置)하는 데 사용할 수 있다. 그 때, 반도체 장치는 내열성이 떨어진 기판이나 가요성 기판에도 전치할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전층(112) 및 도전층(106), 그리고 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전층(120a) 및 다른 쪽으로서 기능하는 도전층(120b)으로서 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
도전층(112), 도전층(106), 도전층(120a), 및 도전층(120b)에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 가지는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 결과적으로 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
도전층(112) 등으로서, 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조로 하여도 좋다. 금속 또는 합금을 포함하는 도전막을 사용함으로써 배선 저항을 낮게 할 수 있다. 이때 게이트 절연막으로서 기능하는 절연층과 접하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
도전층(112), 도전층(106), 도전층(120a), 도전층(120b)에는 상술한 금속 원소 중에서도, 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘에서 선택되는 어느 하나 또는 복수를 가지는 것이 적합하다. 특히 질화 탄탈럼막을 사용하는 것이 바람직하다. 상기 질화 탄탈럼막은 도전성을 가지며, 구리, 산소, 또는 수소에 대하여 높은 배리어성을 가지며, 또한 그 자체로부터의 수소의 방출이 적기 때문에, 반도체층(108)과 접하는 도전막 또는 반도체층(108)의 근방의 도전막으로서 적합하게 사용할 수 있다.
[반도체층]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서는 예를 들어 In:M:Zn=5:1:1, In:M:Zn=5:1:2, In:M:Zn=5:1:3, In:M:Zn=5:1:4, In:M:Zn=5:1:5, In:M:Zn=5:1:6, In:M:Zn=10:1:1, In:M:Zn=10:1:2, In:M:Zn=10:1:3, In:M:Zn=10:1:4, In:M:Zn=10:1:5, In:M:Zn=10:1:6, In:M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=10:1:10, In:M:Zn=10:1:12, In:M:Zn=10:1:15, 또는 이들 근방을 적합하게 사용할 수 있다. 또한 반도체층(108)이 산화 인듐인 경우, 산화 인듐을 성막하기 위하여 사용하는 스퍼터링 타깃으로서는 산화 인듐을 사용할 수 있다. 또한 반도체층(108)이 In-M 산화물인 경우, In-M 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서는 예를 들어 In:M=2:1, In:M=7:2, In:M=5:1, In:M=7:1, In:M=10:1, 또는 이들 근방을 적합하게 사용할 수 있다. 또한 반도체층(108)이 In-Zn 산화물인 경우, In-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서는 예를 들어 In:Zn=2:3, In:Zn=3:2, In:Zn=7:2, In:Zn=4:1, In:Zn=11:2, In:Zn=7:1, In:Zn=14:1, 또는 이들 근방을 적합하게 사용할 수 있다.
스퍼터링 타깃으로서, 다결정의 산화물을 포함하는 타깃을 사용하면, 결정성을 가지는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=5:1:3<원자수비>인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=5:1:2.4<원자수비> 근방이 되는 경우가 있다.
상기 타깃을 사용하여, 기판 온도를 100℃ 이상 130℃ 이하로 하여 스퍼터링법으로 형성한 금속 산화물은 nc 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조 또는 이들이 혼재한 구조를 취하기 쉽다. 한편, 기판 온도를 실온(RT)으로 하여 스퍼터링법에 의하여 형성한 금속 산화물은 nc의 결정 구조를 취하기 쉽다. 또한 여기서 실온(RT)은 기판을 가열하지 않는 경우의 온도를 포함한다.
반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 앞의 실시형태에서 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여 설명한다.
<구성예>
도 18의 (A)에 표시 장치(700)의 상면도를 나타내었다. 표시 장치(700)는 밀봉재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 가진다. 또한 제 1 기판(701), 제 2 기판(705), 및 밀봉재(712)로 밀봉되는 영역에서, 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 제공된다. 또한 화소부(702)에는 복수의 표시 소자가 제공된다.
제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않은 부분에, FPC(716)(FPC: Flexible printed circuit)가 접속되는 FPC 단자부(708)가 제공된다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버 회로부(706)는 복수로 제공되어도 좋다. 또한 게이트 드라이버 회로부(706) 및 소스 드라이버 회로부(704)는 각각 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 가지는 트랜지스터에 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서 투과형 액정 소자, 반사형 액정 소자, 반투과형 액정 소자 등을 사용할 수 있다. 또한 발광 소자로서 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광형 발광 소자를 들 수 있다. 또한 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자나, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 18의 (B)에 나타낸 표시 장치(700A)는 제 1 기판(701) 대신에 가요성을 가지는 수지층(743)이 적용되고, 플렉시블 디스플레이로서 사용할 수 있는 표시 장치의 예이다.
표시 장치(700A)에서 화소부(702)는 직사각형이 아니라 그 코너부가 원호 형상을 가진다. 또한 도 18의 (B) 중의 영역(P1)에 나타낸 바와 같이, 화소부(702) 및 수지층(743)의 일부가 잘린 노치부(notch portion)를 가진다. 한 쌍의 게이트 드라이버 회로부(706)는 화소부(702)를 사이에 두고 양측에 제공된다. 또한 게이트 드라이버 회로부(706)는 화소부(702)의 코너부에서 원호 형상의 윤곽을 따라 제공된다.
수지층(743)은 FPC 단자부(708)가 제공된 부분이 돌출된 형상을 가진다. 또한 수지층(743)의 FPC 단자부(708)를 포함한 일부는 도 18의 (B) 중의 영역(P2)에서 뒤쪽으로 접을 수 있다. 수지층(743)의 일부를 접음으로써, FPC(716)를 화소부(702)의 이면과 겹쳐 배치한 상태로 표시 장치(700A)를 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
표시 장치(700A)에 접속되는 FPC(716)에는 IC(717)가 실장된다. IC(717)는 예를 들어 소스 드라이버 회로로서의 기능을 가진다. 이때 표시 장치(700A)의 소스 드라이버 회로부(704)는 보호 회로, 버퍼 회로, 디멀티플렉서 회로 등 중 적어도 하나를 포함하는 구성으로 할 수 있다.
도 18의 (C)에 나타낸 표시 장치(700B)는 대형 화면을 가지는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말기, 디지털 사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700B)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 가진다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착된다. 또한 복수의 FPC(723)는 한쪽 단자가 제 1 기판(701)에, 다른 쪽 단자가 인쇄 기판(724)에 각각 접속된다. FPC(723)를 접음으로써, 인쇄 기판(724)을 화소부(702)의 이면에 배치하여 전자 기기에 실장할 수 있어 전자 기기의 크기 축소를 도모할 수 있다.
한편 게이트 드라이버 회로부(722)는 제 1 기판(701) 위에 형성된다. 이에 의하여 슬림 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 해상도가 높은 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치에도 적용할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 실현할 수 있다.
<단면 구성예>
이하에서는 표시 소자로서 액정 소자를 사용하는 구성 및 EL 소자를 사용하는 구성에 대하여 도 19 내지 도 22를 사용하여 설명한다. 또한 도 19 내지 도 21은 각각 도 18의 (A)에 나타낸 일점쇄선 Q-R에서의 단면도이다. 또한 도 22는 도 18의 (B)에 나타낸 표시 장치(700A) 중의 일점쇄선 S-T에서의 단면도이다. 도 19 및 도 20은 표시 소자로서 액정 소자를 사용한 구성이고, 도 21 및 도 22는 EL 소자를 사용한 구성이다.
[표시 장치의 공통 부분에 관한 설명]
도 19 내지 도 22에 나타낸 표시 장치는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 리드 배선부(711)는 신호선(710)을 가진다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다. 도 20에는 용량 소자(790)가 없는 경우를 나타내었다.
트랜지스터(750) 및 트랜지스터(752)에는 실시형태 2에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 화상 신호 등의 기록 간격도 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비 전력을 저감시키는 효과를 가진다.
본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 트랜지스터와 구동 회로부에 사용되는 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉 실리콘 웨이퍼 등으로 형성된 구동 회로를 적용하지 않는 구성도 가능하기 때문에 표시 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
도 19, 도 21, 및 도 22에 나타낸 용량 소자(790)는 트랜지스터(750)가 가지는 제 1 게이트 전극과 동일한 막을 가공하여 형성되는 하부 전극과, 반도체층과 동일한 금속 산화물을 가공하여 형성되는 상부 전극을 가진다. 상부 전극은 트랜지스터(750)의 소스 영역 및 드레인 영역과 마찬가지로 저저항화되어 있다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)의 제 1 게이트 절연층으로서 기능하는 절연막의 일부가 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형 구조이다. 또한 상부 전극에는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 막을 가공하여 얻어지는 배선이 접속된다.
트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공된다.
화소부(702)가 가지는 트랜지스터(750)와 소스 드라이버 회로부(704)가 가지는 트랜지스터(752)에는 상이한 구조의 트랜지스터를 사용하여도 좋다. 예를 들어 이들 중 어느 한쪽에 톱 게이트형 트랜지스터를 적용하고 다른 쪽에 보텀 게이트형 트랜지스터를 적용한 구성으로 하여도 좋다. 또한 상기 게이트 드라이버 회로부(706)에 대해서도 소스 드라이버 회로부(704)와 마찬가지로, 트랜지스터(750)와 같은 구조의 트랜지스터를 사용하여도 좋고, 상이한 구조의 트랜지스터를 사용하여도 좋다.
신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성되어 있다. 이때 구리 원소를 포함하는 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등이 적고 대화면 표시가 가능하게 되므로 바람직하다.
FPC 단자부(708)는 일부가 접속 전극으로서 기능하는 배선(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 배선(760)은 이방성 도전막(780)을 통하여 FPC(716)가 가지는 단자와 전기적으로 접속된다. 여기서 배선(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성되어 있다.
제 1 기판(701) 및 제 2 기판(705)으로서, 예를 들어 유리 기판, 또는 플라스틱 기판 등의 가요성을 가지는 기판을 사용할 수 있다. 제 1 기판(701)에 가요성을 가지는 기판을 사용하는 경우에는 제 1 기판(701)과 트랜지스터(750) 등 사이에 물이나 수소에 대한 배리어성을 가지는 절연층을 제공하는 것이 바람직하다.
제 2 기판(705) 측에는 차광막(738), 착색막(736), 이들과 접하는 절연막(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 19에 나타낸 표시 장치(700)는 액정 소자(775) 및 스페이서(778)를 가진다. 액정 소자(775)는 도전층(772), 도전층(774), 및 이들 사이의 액정층(776)을 가진다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 가진다. 또한 도전층(772)은 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전층(772)에는 가시광에 대하여 투광성 재료 또는 반사성 재료를 사용할 수 있다. 투광성 재료로서, 예를 들어 인듐, 아연, 주석 등을 포함하는 산화물 재료를 사용하는 것이 좋다. 반사성 재료로서, 예를 들어 알루미늄, 은 등을 포함하는 재료를 사용하는 것이 좋다.
도전층(772)에 반사성 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편으로 도전층(772)에 투광성 재료를 사용하면, 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인(視認) 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 20에 나타낸 표시 장치(700)는 횡전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용한 예를 나타낸 것이다. 도전층(772) 위에 절연층(773)을 개재하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 20에서 도전층(774), 절연층(773), 도전층(772)의 적층 구조로 저장 용량 소자(storage capacitor)를 구성할 수 있다. 그러므로 용량 소자를 별도로 제공할 필요가 없으므로 개구율을 높일 수 있다.
도 19 및 도 20에 도시하지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 그리고 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
액정 소자의 모드로서 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
액정층(776)에 고분자 분산형 액정이나, 고분자 네트워크형 액정 등을 사용한, 산란형 액정을 사용할 수도 있다. 이때 착색막(736)을 제공하지 않고 흑백 표시를 수행하는 구성으로 하여도 좋고, 착색막(736)을 사용하여 컬러 표시를 수행하는 구성으로 하여도 좋다.
액정 소자의 구동 방법으로서 계시 가법 혼색법에 의거하여 컬러 표시를 수행하는 시간 분할 표시 방식(필드 시??셜 구동 방식이라고도 함)을 적용하여도 좋다. 이 경우 착색막(736)을 제공하지 않는 구성으로 할 수 있다. 시간 분할 표시 방식을 사용한 경우, 예를 들어 R(적색), G(녹색), B(청색) 각각의 색을 나타내는 부화소를 제공할 필요가 없기 때문에, 화소의 개구율을 향상시키거나, 정세도를 높일 수 있다는 등의 이점이 있다.
[발광 소자를 사용하는 표시 장치]
도 21에 나타낸 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 가진다. EL층(786)은 유기 화합물 또는 무기 화합물 등의 발광 재료를 가진다.
발광 재료로서, 형광 재료, 인광 재료, 열 활성화 지연 형광(Thermally activated delayed fluorescence: TADF) 재료, 무기 화합물(퀀텀닷(quantum dot) 재료 등) 등을 사용할 수 있다.
도 21에 나타낸 표시 장치(700)에는, 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서 발광 소자(782)는 투광성의 도전막(788)을 가지는 톱 이미션형 발광 소자이다. 또한 발광 소자(782)는 도전층(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전층(772) 측 및 도전막(788) 측 양쪽으로 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되는 위치에 제공되고, 차광막(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 제공되어 있다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 EL층(786)을 화소마다 섬 형상으로 또는 화소열마다 줄무늬 형상으로 형성하는 경우, 즉 개별 도포하여 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
도 22에는 플렉시블 디스플레이에 적합하게 적용할 수 있는 표시 장치의 구성을 나타내었다. 도 22는 도 18의 (B)에 나타낸 표시 장치(700A) 중의 일점쇄선 S-T에서의 단면도이다.
도 22에 나타낸 표시 장치(700A)는 도 21에 나타낸 제 1 기판(701) 대신에 지지 기판(745), 접착층(742), 수지층(743), 및 절연층(744)이 적층된 구성을 가진다. 트랜지스터(750)나 용량 소자(790) 등은 수지층(743) 위에 제공된 절연층(744) 위에 제공된다.
지지 기판(745)은 유기 수지나 유리 등을 포함하고, 가요성을 가질 정도로 얇은 기판이다. 수지층(743)은 폴리이미드나 아크릴 등의 유기 수지를 포함하는 층이다. 절연층(744)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘 등의 무기 절연막을 포함한다. 수지층(743)과 지지 기판(745)은 접착층(742)에 의하여 접합된다. 수지층(743)은 지지 기판(745)보다 얇은 것이 바람직하다.
도 22에 나타낸 표시 장치(700A)는, 도 21에 나타낸 제 2 기판(705) 대신에 보호층(740)을 가진다. 보호층(740)은 밀봉막(732)과 접합된다. 보호층(740)으로서, 유리 기판이나 수지 필름 등을 사용할 수 있다. 또한 보호층(740)으로서는 편광판, 산란판 등의 광학 부재나, 터치 센서 패널 등의 입력 장치, 또는 이들을 2개 이상 적층한 구성을 적용하여도 좋다.
발광 소자(782)가 가지는 EL층(786)은 절연막(730) 및 도전층(772) 위에 섬 형상으로 제공된다. EL층(786)을 부화소마다 발광색이 상이하게 되도록 구분하여 형성함으로써, 착색막(736)을 사용하지 않고 컬러 표시를 실현할 수 있다. 또한 발광 소자(782)를 덮어 보호층(741)이 제공된다. 보호층(741)은 발광 소자(782)로 물 등의 불순물이 확산되는 것을 방지하는 기능을 가진다. 보호층(741)에는 무기 절연막을 사용하는 것이 바람직하다. 또한 무기 절연막과 유기 절연막을 각각 하나 이상 포함하는 적층 구조로 하는 것이 더 바람직하다.
도 22에 접을 수 있는 영역(P2)을 나타내었다. 영역(P2)은 지지 기판(745), 접착층(742) 외에, 절연층(744) 등의 무기 절연막이 제공되지 않은 부분을 가진다. 또한 영역(P2)에서, 배선(760)을 덮어 수지층(746)이 제공된다. 접을 수 있는 영역(P2)에 가능한 한 무기 절연막을 제공하지 않고, 또한 금속 또는 합금을 포함하는 도전층과 유기 재료를 포함하는 층만을 적층시킨 구성으로 함으로써, 접었을 때 크랙이 생기는 것을 방지할 수 있다. 또한 영역(P2)에 지지 기판(745)을 제공하지 않는 것에 의하여, 표시 장치(700A)의 일부를 매우 작은 곡률 반경으로 접을 수 있다.
[표시 장치에 입력 장치를 제공하는 구성예]
도 19 내지 도 22에 나타낸 표시 장치(700) 또는 표시 장치(700A)에 입력 장치를 제공하여도 좋다. 상기 입력 장치로서, 예를 들어 터치 센서 등을 들 수 있다.
예를 들어 센서의 방식으로서 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
또한 터치 패널의 구성은 입력 장치를 한 쌍의 기판 사이에 형성되는 소위 인셀형 터치 패널, 입력 장치를 표시 장치(700) 위에 형성되는 소위 온셀형 터치 패널, 또는 입력 장치를 표시 장치(700)에 접합하여 사용하는 소위 아웃셀형 터치 패널 등이 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 23을 사용하여 설명한다.
도 23의 (A)에 나타낸 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 가진다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
화소부(502)나 구동 회로부(504)가 가지는 트랜지스터로서 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 화소 회로(501)를 가진다. 각 화소 회로(501)는 표시 소자를 구동하는 회로를 가진다.
구동 회로부(504)는 게이트선(GL_1) 내지 게이트선(GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1) 내지 데이터선(DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 가진다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 가지는 구성으로 하면 좋다. 또한 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 그 자체가 접속되는 배선에 일정한 범위 외의 전위가 인가되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 23의 (A)에 나타낸 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 게이트선(GL_1) 내지 게이트선(GL_X), 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL_1) 내지 데이터선(DL_Y) 등의 각종 배선에 접속된다. 또한 도 23의 (A)에서는 보호 회로(506)와 화소 회로(501)를 구별하기 위하여 보호 회로(506)에 해칭을 적용하였다.
게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판 위에 제공되어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어 단결정 반도체 또는 다결정 반도체로 형성된 구동 회로 기판)을 COG나 TAB(Tape Automated Bonding)에 의하여 화소부(502)가 제공되는 기판에 실장하는 구성으로 하여도 좋다.
도 23의 (B) 및 (C)에 화소 회로(501)에 적용할 수 있는 화소 회로의 구성의 일례를 나타내었다.
도 23의 (A)에 나타낸 복수의 화소 회로(501)는, 예를 들어 도 23의 (B) 및 (C)에 나타낸 구성으로 할 수 있다.
도 23의 (B)에 나타낸 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 또한 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL) 등이 접속되어 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 인가하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 인가하여도 좋다.
도 23의 (C)에 나타낸 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 또한 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL_a), 전위 공급선(VL_b) 등이 접속되어 있다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 인가되고, 다른 쪽에는 저전원 전위(VSS)가 인가된다. 트랜지스터(554)의 게이트에 인가되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써, 발광 소자(572)로부터의 발광 휘도가 제어된다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
이하에서는 화소에 표시되는 계조를 보정하기 위한 메모리를 가지는 화소 회로와, 이를 가지는 표시 장치에 대하여 설명한다. 실시형태 2에서 예시한 트랜지스터는, 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
<회로 구성>
도 24의 (A)는 화소 회로(400)의 회로도이다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 가진다. 또한 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)에서는 게이트가 배선(G1)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)에 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극에 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)에 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함하는 회로이다. 표시 소자로서는 다양한 소자를 사용할 수 있지만, 대표적으로는 유기 EL 소자나 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS(Micro Electro Mechanical Systems) 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속하는 노드를 노드(N1)로 하고, 트랜지스터(M2)와 회로(401)를 접속하는 노드를 노드(N2)로 한다.
화소 회로(400)는 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 한 상태로 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변위에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서 트랜지스터(M1), 트랜지스터(M2) 중 한쪽 또는 양쪽에, 실시형태 2에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로 오프 전류가 매우 낮기 때문에, 노드(N1) 및 노드(N2)의 전위를 장기간 유지할 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임 주파수가 30Hz 이상인 경우 등)에는, 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
<구동 방법의 예>
이어서, 도 24의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례를 설명한다. 도 24의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터나 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 24의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에는, 배선(G1)과 배선(G2)의 양쪽에 트랜지스터를 온 상태로 하는 전위를 인가한다. 또한 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 인가된다. 또한 노드(N2)에는 트랜지스터(M2)를 통하여 제 1 데이터 전위(Vw)가 인가된다. 따라서 용량 소자(C1)에 전위차(Vw-Vref)가 유지된 상태가 된다.
[기간 T2]
이어서, 기간 T2에는 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 인가하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 인가한다. 또한 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)은 소정의 정전위가 인가되거나 또는 부유 상태가 되어도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 제 2 데이터 전위(Vdata)가 인가된다. 이때 용량 소자(C1)를 통한 용량 결합에 의하여, 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한 도 24의 (B)에서는 전위(dV)를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉 제 2 데이터 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값으로 대략 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)에서는 2종류의 데이터 신호를 조합함으로써, 표시 소자를 포함한 회로(401)에 공급되는 전위를 생성할 수 있기 때문에, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
화소 회로(400)는 배선(S1) 및 배선(S2)에 접속되는 소스 드라이버가 공급할 수 있는 최대 전위를 넘는 전위를 생성하는 것도 가능하게 된다. 예를 들어 발광 소자를 사용한 경우에는 하이 다이내믹 레인지(HDR) 표시 등을 할 수 있다. 또한 액정 소자를 사용한 경우에는 오버드라이브 구동 등을 실현할 수 있다.
<적용예>
[액정 소자를 사용한 예]
도 24의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 가진다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 가진다.
액정 소자(LC)는 한쪽 전극이 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 다른 쪽 전극이 전위(Vcom2)가 인가되는 배선에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom1)가 인가되는 배선에 접속된다.
용량 소자(C2)는 저장 용량 소자로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)에서는 액정 소자(LC)에 높은 전압을 공급할 수 있기 때문에, 예를 들어 오버드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써, 사용 온도나 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 24의 (D)에 나타낸 화소 회로(400EL)는 회로(401EL)를 가진다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 가진다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 인가되는 배선에 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom)가 인가되는 배선에 접속된다. 발광 소자(EL)는 다른 쪽 전극이 전위(VL)가 인가되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 가진다. 용량 소자(C2)는 저장 용량 소자로서 기능한다. 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자(EL)의 애노드 측이 트랜지스터(M3)에 접속되는 구성을 제시하였지만, 캐소드 측에 트랜지스터(M3)를 접속하여도 좋다. 이때 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)에서는 트랜지스터(M3)의 게이트에 높은 전위를 인가함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에, 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3)나 발광 소자(EL)의 전기 특성의 편차를 보정할 수도 있다.
또한 도 24의 (C) 및 (D)에서 예시한 회로에 한정되지 않고, 트랜지스터나 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 25의 (A)에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 인쇄 기판(6010), 및 배터리(6011)를 가진다.
예를 들어 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)로서 사용할 수 있다. 표시 장치(6006)에 의하여, 소비 전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 인쇄 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판의 기능 등을 가져도 좋다.
인쇄 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 가진다.
도 25의 (B)는 광학식 터치 센서를 가지는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 인쇄 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 가진다. 또한 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(도광부(6017a), 도광부(6017b))를 가진다.
표시 장치(6006)는 프레임(6009)을 개재하여 인쇄 기판(6010)이나 배터리(6011)와 중첩하여 제공되어 있다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정되어 있다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락이나 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이로써 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 발하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 발하는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)를 사용함으로써, 발광부(6015)와 수광부(6016)를 표시 장치(6006) 아래쪽에 배치할 수 있고, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 적용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 26의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 가진다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 26의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 인쇄 기판(6517), 배터리(6518) 등이 배치되어 있다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시하지 않은 접착층에 의하여 고정되어 있다.
표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있다. 또한 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. 또한 FPC(6515)는 인쇄 기판(6517)에 제공된 단자에 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이 패널을 적용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 늘리지 않고 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면에 FPC(6515)와의 접속부를 배치함으로써, 슬림 베젤의 전자 기기를 실현할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작된 표시 장치를 가지는 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 구비한 것이다. 따라서 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 영상을 표시할 수 있다.
전자 기기로서, 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 27의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 가진다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 27의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 가진다. 또한 장착부(8201)에는 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 가지고, 수신한 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)는 카메라를 가지고, 사용자의 안구나 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
장착부(8201)는 사용자와 접하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고, 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능이나, 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 27의 (C), (D), 및 (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301)과, 표시부(8302)와, 밴드상의 고정구(8304)와, 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자가 높은 임장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 다른 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하고 사용자의 한쪽 눈마다 하나씩 표시부를 배치하여도 좋다.
또한 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치는 정세도가 매우 높기 때문에, 도 27의 (E)와 같이 렌즈(8305)를 사용하여 확대하여도, 사용자에게 화소가 시인되지 않고, 더 현실감이 더 높은 영상을 표시할 수 있다.
도 28의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 28의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기에 카메라 등을 제공하여 정지 화상, 동영상을 촬영하고, 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 28의 (A) 내지 (G)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 28의 (A)는 텔레비전 장치(9100)를 나타낸 사시도이다. 텔레비전 장치(9100)에는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 포함시킬 수 있다.
도 28의 (B)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 도 28의 (B)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 일례로서, 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일이나 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 28의 (C)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되어 있는 예를 나타내었다. 예를 들어 사용자는 옷의 가슴 주머니에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 주머니에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 28의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트워치로서 사용할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)는, 예를 들어 무선 통신 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 28의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 28의 (E)는 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 28의 (G)는 접은 상태의 사시도이고, 도 28의 (F)는 도 28의 (E)와 (G) 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 가반성이 우수하고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 예를 들어 표시부(9001)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 29의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 포함되어 있다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
도 29의 (A)에 나타낸 텔레비전 장치(7100)의 조작은 하우징(7101)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 외에 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기나, 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 29의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7500)가 포함된다.
도 29의 (C) 및 (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 나타내었다.
도 29의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
도 29의 (D)는 원기둥 형상의 기둥(7401)에 제공된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 가진다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 선전 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여, 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이로써 광고 용도뿐만 아니라, 노선 정보나 교통 정보, 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
도 29의 (C) 및 (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시하거나 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 29의 (A) 내지 (D)에서의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 가지는 구성을 가지지만, 표시부를 가지지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 금속 산화물막의 조성을 평가하였다.
본 실시예에서는 제작 방법이 다른 금속 산화물막에 대하여 XPS(X-ray photoelectron spectroscopy) 분석을 수행하고 조성을 평가하였다. 평가에는 유리 기판 위에 두께 100nm의 금속 산화물막을 형성한 시료(A1 내지 A5, B1 및 B2)를 사용하였다.
<시료 제작>
시료 A1 내지 시료 A5의 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 B1 및 시료 B2의 금속 산화물막은 In-Zn 산화물 타깃(In:Zn=2:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다.
시료(Sample) A1 내지 시료 A5, 시료 B1 및 시료 B2의 금속 산화물막의 성막 조건을 표 1에 나타낸다. 또한 표 1에 있어서, 타깃의 조성을 Target, 금속 산화물막의 성막 시의 기판 온도를 Tsub, 산소 유량비를 O2/(Ar+O2), 압력을 Pressure, 전원 전력을 Power라고 표기하였다.
[표 1]
Figure pct00001
시료 A1은 금속 산화물막의 성막 시의 기판 온도를 실온(이하 RT라고도 표기함)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 10%로 하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
시료 A2는 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 50%로 하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
시료 A3은 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
시료 A4는 금속 산화물막의 성막 시의 기판 온도를 130℃로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 10%로 하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
시료 A5는 금속 산화물막의 성막 시의 기판 온도를 130℃로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
시료 B1은 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 2%로 하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
시료 B2는 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다. 성막 시의 압력을 0.6Pa로 하고, 전원 전력을 2.5kW로 하였다.
<XPS 분석>
다음으로 시료 A1 내지 시료 A5, 시료 B1 및 시료 B2의 XPS(X-ray photoelectron spectroscopy) 분석을 수행하였다.
XPS 분석에서는 X선원에 단색 Mg Kα선(λ=1253.6eV)을 사용하였다. 검출 영역은 8mm×8mm 이하로 하고, 추출각(테이크-오프 앵글)은 45°로 하였다. 검출 깊이는 약 4nm 내지 5nm인 것으로 생각된다.
XPS 분석에서 얻어진 각 시료(Sample)의 인듐(In), 갈륨(Ga), 아연(Zn), 산소(O)의 원자수비를 표 2에 나타낸다. 표 2에 있어서, 시료 A1 내지 시료 A5에 대해서는 인듐의 원자수비를 5.00으로 하여 정규화한 값을 나타내었다. 시료 B1 및 시료 B2에 대해서는 인듐의 원자수비를 2.00으로 하여 정규화한 값을 나타내었다.
[표 2]
Figure pct00002
표 2에 나타낸 바와 같이, 아연은 타깃에서의 원자수비보다 금속 산화물막에서의 원자수비가 작게 되는 것을 확인할 수 있었다. 본 실시예에서는 타깃에 포함되는 아연의 원자수비의 약 81% 이상 94% 이하 정도가 되었다. 갈륨도 타깃에서의 원자수비보다 금속 산화물막에서의 원자수비가 작게 되는 경향을 확인할 수 있었다. 다만 갈륨의 정량에 있어서 파형 분리한 In4d 피크를 제거하였기 때문에, 정량 오차가 크게 된 가능성이 생각된다. 따라서 표 2에 나타낸 갈륨 비율은 실제의 갈륨 함유율보다 낮은 값인 가능성이 있다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
(실시예 2)
본 실시예에서는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 금속 산화물막의 조성의 결정성을 평가하였다.
본 실시예에서는 제작 방법이 다른 금속 산화물막에 대하여 X선 회절(XRD) 분석을 수행하고 결정성을 평가하였다. 평가에는 유리 기판 위에 두께 100nm의 금속 산화물막을 형성한 시료(C1 내지 C3, D1 내지 D3, E1 내지 E3)를 사용하였다.
<시료 제작>
시료 C1 내지 시료 C3의 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 D1 내지 시료 D3의 금속 산화물막은 In-Zn 산화물 타깃(In:Zn=2:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 E1 내지 시료 E3의 금속 산화물막은 In-Zn 산화물 타깃(In:Zn=4:1[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다.
시료(Sample) C1 내지 시료 C3, 시료 D1 내지 시료 D3, 시료 E1 내지 시료 E3의 금속 산화물막의 성막 조건을 표 3에 나타낸다. 또한 표 3에 있어서, 타깃의 조성을 Target, 금속 산화물막의 성막 시의 기판 온도를 Tsub, 산소 유량비를 O2/(Ar+O2), 압력을 Pressure, 전원 전력을 Power라고 표기하였다.
[표 3]
Figure pct00003
<X선 회절 분석>
다음으로 시료 C1 내지 시료 C3, 시료 D1 내지 시료 D3, 시료 E1 내지 시료 E3의 X선 회절(XRD) 분석을 수행하였다.
XRD 분석에는 out-of-plane법의 일종인 θ-2θ 스캔법을 사용하였다. θ-2θ 스캔법은, X선의 입사각을 변화시키는 것과 함께, X선원에 대향하여 제공되는 검출기의 각도를 입사각과 같게 하여 X선 회절 강도를 측정하는 방법이다. θ-2θ 스캔법은 분말법이라고 불리는 경우가 있다. XRD 분석에서는 X선원으로서 Cu Kα선(λ=0.15418nm)을 사용하고, 주사 범위를 2θ=15deg 내지 50deg, 스텝폭을 0.01deg, 주사 속도를 6.0deg/분으로 하였다.
XRD 분석 결과를 도 30에 나타내었다. 도 30에서, 가로축에 회절 각도 2θ를 나타내고, 세로축에 회절 X선의 강도(Intensity)를 나타내었다. 또한 도 30에서는 보조선으로서 2θ=31deg를 파선으로 나타내었다.
도 30에 나타낸 바와 같이, 모든 시료에서 2θ=31deg 부근에 피크가 관찰되고 결정성을 가지는 것을 확인할 수 있었다. 또한 시료 D1 내지 시료 D3은 관찰된 피크 강도가 높았기 때문에, 도 30의 세로축의 스케일을 기타 시료와 다르게 하였다. 또한 2θ=24deg 부근의 넓은 피크는 유리 기판에 기인하는 피크이다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
(실시예 3)
본 실시예에서는 트랜지스터(시료 F, 시료 G, 및 시료 H)를 제작하고, 드레인 전류-게이트 전압 특성(ID-VG 특성)을 평가하였다. 또한 도 8에 나타낸 트랜지스터(100), 및 도 9에 나타낸 트랜지스터(100A)의 각각에 상당하는 트랜지스터를 제작하였다. 또한 본 실시예에서는 반도체층(108)의 구성이 다른 시료(F, G, 및 H)를 제작하였다.
<시료의 제작>
우선 유리 기판 위에 두께 약 100nm의 텅스텐막을 스퍼터링법에 의하여 형성하고, 이를 가공하여 제 1 게이트 전극을 얻었다. 이어서, 제 1 게이트 절연층으로서 두께 약 240nm의 제 1 질화 실리콘막과, 두께 약 60nm의 제 2 질화 실리콘막과, 두께 약 3nm의 산화질화 실리콘막을 플라스마 CVD법으로 적층하여 형성하였다.
제 1 질화 실리콘막의 성막은 실레인 가스, 질소 가스, 암모니아 가스의 유량을 각각 290sccm, 2000sccm, 2000sccm로 하고, 압력을 200Pa, 성막 전력을 3000W, 기판 온도를 350℃로 하였다.
제 2 질화 실리콘막의 성막은 실레인 가스, 질소 가스, 암모니아 가스의 유량을 각각 200sccm, 2000sccm, 100sccm로 하고, 압력을 100Pa, 성막 전력을 2000W, 기판 온도를 350℃로 하였다.
산화질화 실리콘막의 성막은 실레인 가스, 일산화이질소 가스의 유량을 각각 20sccm, 3000sccm로 하고, 압력을 40Pa, 성막 전력을 3000W, 기판 온도를 350℃로 하였다.
이어서, 제 1 게이트 절연층 위에 두께 30nm의 제 1 금속 산화물막을 성막하고, 이를 가공하여 반도체층을 얻었다. 여기서 제 1 금속 산화물막의 성막 조건을 다르게 한 3개의 시료(F, G, 및 H)를 제작하였다. 시료 F의 제 1 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 G의 제 1 금속 산화물막은 In-Zn 산화물 타깃(In:Zn=2:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 H의 제 1 금속 산화물막은 In-Zn 산화물 타깃(In:Zn=4:1[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다.
시료(Sample) F, 시료 G, 및 시료 H의 제 1 금속 산화물막의 성막 조건을 표 4에 나타낸다. 또한 표 4에 있어서, 타깃의 조성을 Target, 제 1 금속 산화물막의 성막 시의 기판 온도를 Tsub, 산소 유량비를 O2/(Ar+O2), 압력을 Pressure, 전원 전력을 Power라고 표기하였다.
[표 4]
Figure pct00004
반도체층의 형성 후, 질소 가스 분위기에서 350℃, 1시간의 가열 처리를 수행한 후, 질소 가스와 산소 가스의 혼합 분위기에서 350℃, 1시간의 가열 처리를 수행하였다. 또한 질소 가스와 산소 가스의 혼합 분위기는 질소 가스:산소 가스=4:1(체적비)로 하였다.
이어서, 제 2 게이트 절연층으로서 두께 약 5nm의 제 1 산화질화 실리콘막, 두께 약 140nm의 제 2 산화질화 실리콘막, 및 두께 약 5nm의 제 3 산화질화 실리콘막을 각각 플라스마 CVD법으로 성막하였다.
제 1 산화질화 실리콘막의 성막은 실레인 가스, 일산화이질소 가스의 유량을 각각 24sccm, 18000sccm로 하고, 압력을 200Pa, 성막 전력을 130W, 기판 온도를 350℃로 하였다.
제 2 산화질화 실리콘막의 성막은 실레인 가스, 일산화이질소 가스의 유량을 각각 200sccm, 4000sccm로 하고, 압력을 300Pa, 성막 전력을 750W, 기판 온도를 350℃로 하였다.
제 3 산화질화 실리콘막의 성막은 실레인 가스, 일산화이질소 가스의 유량을 각각 20sccm, 3000sccm로 하고, 압력을 40Pa, 성막 전력을 500W, 기판 온도를 350℃로 하였다.
이어서, 제 2 게이트 절연층 위에 스퍼터링법에 의하여 두께 20nm의 제 2 금속 산화물막을 성막하였다. 제 2 금속 산화물막의 성막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 수행하였다. 성막 시의 기판 온도는 100℃로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다. 또한 전원 전력을 2.5kW로 하고, 압력을 0.6Pa로 하였다.
그 후, 질소를 포함하는 분위기에서 350℃, 1시간의 가열 처리를 수행하였다.
이어서, 도전막으로서 제 2 금속 산화물막 위에 두께 약 100nm의 몰리브데넘막을 스퍼터링법에 의하여 성막하였다.
이어서, 도전막 위에 레지스트 패턴을 형성하였다.
이어서, 레지스트 패턴을 마스크로서 사용하여 도전막을 에칭하여, 도전층을 얻었다. 에칭에는 드라이 에칭법을 사용하고, 에칭 가스로서 SF6 가스를 사용하였다.
이어서, 제 2 금속 산화물막을 에칭하여 금속 산화물층을 얻었다. 에칭에는 웨트 에칭법을 사용하였다.
이어서, 도전층을 마스크로서 사용하고 불순물 원소의 첨가 처리를 수행하였다. 불순물 원소로서 붕소를 사용하고, 첨가 처리에는, 플라스마 이온 도핑 장치를 사용하였다. 붕소를 공급하기 위한 가스에는 B2H6 가스를 사용하였다.
이어서, 트랜지스터를 덮는 보호 절연층으로서 두께 약 300nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 성막하였다.
보호 절연층의 성막은 실레인 가스, 질소 가스의 유량을 각각 290sccm, 4000sccm로 하고, 압력을 133Pa, 성막 전력을 1000W, 기판 온도를 350℃로 하였다.
이어서, 보호 절연층 및 제 2 게이트 절연층의 일부에 에칭에 의하여 개구를 형성하고, 몰리브데넘막을 스퍼터링법으로 성막한 후, 이를 가공하여 소스 전극 및 드레인 전극을 얻었다. 그 후, 평탄화층으로서 두께 약 1.5μm의 아크릴막을 형성하고, 질소 분위기, 온도 250℃, 1시간의 조건으로 가열 처리를 수행하였다.
상술한 공정을 거쳐 각각 유리 기판 위에 형성된 트랜지스터를 가지는 시료 F, 시료 G, 및 시료 H를 얻었다.
<ID-VG 특성 평가>
이어서, 위에서 제작한 트랜지스터의 ID-VG 특성을 측정하였다.
트랜지스터의 ID-VG 특성의 측정에서는, 게이트 전극에 인가하는 전압(이하 게이트 전압(VG)이라고도 함)을 -15V부터 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하 소스 전압(VS)이라고도 함)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하 드레인 전압(VD)이라고도 함)을 0.1V 및 10V로 하였다.
시료 F, 시료 G, 및 시료 H의 ID-VG 특성을 도 31에 나타내었다. 도 31에서는 가로 방향으로 시료(Sample) 및 반도체층(108)의 조건을 나타내었다. 세로 방향으로 트랜지스터의 구조가 다른 조건의 ID-VG 특성을 나타내고, 상단에 도 8에 나타낸 트랜지스터(100)에 상당하는 트랜지스터, 하단에 도 9에 나타낸 트랜지스터(100A)에 상당하는 트랜지스터에 대하여 나타내었다. 또한 채널 길이 50μm, 채널 폭 50μm의 트랜지스터에 대하여 나타내었다. 도 31의 ID-VG 특성에서, 가로축에 게이트 전압(VG)을 나타내고, 왼쪽의 세로축에 드레인 전류(ID)를 나타내고, 오른쪽의 세로축에 전계 효과 이동도(μFE)를 나타내었다. 또한 각 시료에서 1개의 트랜지스터의 ID-VG 특성을 측정하였다.
시료 F, 시료 G, 및 시료 H의 전계 효과 이동도(μFE)를 도 32에 나타내었다. 도 32에서, 가로축에 시료 및 반도체층(108)의 조건을 나타내고, 세로축에 전계 효과 이동도(μFE)를 나타내었다. 또한 도 32에 있어서, 도 8에 나타낸 트랜지스터(100)를 Single, 도 9에 나타낸 트랜지스터(100A)를 S-channel이라고 표기하였다. 전계 효과 이동도(μFE)는 채널 길이 50μm, 채널 폭 50μm의 트랜지스터에 대한 것이고, VG=10V까지의 최댓값을 나타내었다.
도 31 및 도 32에 나타낸 바와 같이, 모든 시료에서 양호한 전기 특성을 나타내는 것을 확인할 수 있었다. 또한 인듐 함유율이 높을수록 전계 효과 이동도(μFE)가 높은 것을 확인할 수 있었다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
(실시예 4)
본 실시예에서는 도 12의 (D)에 나타낸 트랜지스터(100C_a)에 상당하는 트랜지스터를 제작하고, 드레인 전류-게이트 전압 특성(ID-VG 특성) 및 신뢰성을 평가하였다. 본 실시예에서는 반도체층(108)의 구성이 다른 시료(J 및 K)를 제작하였다. 또한 게이트 절연층으로서 기능하는 절연층(110)은 단층 구조로 하였다.
<시료의 제작 1>
시료 J 및 시료 K의 제작 방법에 대하여 설명한다.
우선, 유리 기판 위에 두께 30nm의 타이타늄막과, 두께 100nm의 구리막을 이 순서대로 스퍼터링법에 의하여 형성하고, 이를 가공하여 제 1 게이트 전극(보텀 게이트)을 얻었다.
다음으로 제 1 게이트 절연층으로서, 두께 50nm의 제 1 질화 실리콘막과, 두께 150nm의 제 2 질화 실리콘막과, 두께 100nm의 제 3 질화 실리콘막과, 두께 3nm의 제 1 산화질화 실리콘막을 이 순서대로 성막하였다.
제 1 질화 실리콘막 및 제 3 질화 실리콘막은 각각 유량 200sccm의 실레인 가스와, 유량 2000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 100Pa, 성막 전력을 2000W, 기판 온도를 350℃로 하였다.
제 2 질화 실리콘막은 유량 290sccm의 실레인 가스와, 유량 2000sccm의 질소 가스와, 유량 2000sccm의 암모니아 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 200Pa, 성막 전력을 3000W, 기판 온도를 350℃로 하였다.
제 1 산화질화 실리콘막은 유량 20sccm의 실레인 가스와 유량 3000sccm의 일산화이질소 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 40Pa, 성막 전력을 3000W, 기판 온도를 350℃로 하였다.
이어서, 제 1 산화질화 실리콘막 위에 제 1 금속 산화물막을 성막하였다. 여기서 제 1 금속 산화물막의 성막 조건을 다르게 한 2개의 시료(J 및 K)를 제작하였다. 시료 K는 본 발명의 일 형태이고, 시료 J는 비교예이다.
시료 J의 제 1 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 2.5kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 30%로 하였다. 제 1 금속 산화물막의 두께를 25nm로 하였다.
시료 K의 제 1 금속 산화물막은 제 1 산화물막과, 제 1 산화물막 위의 제 2 산화물막의 적층 구조로 하였다. 제 1 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 2.5kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 30%로 하였다. 제 2 산화물막은 In-Zn 산화물 타깃(In:Zn=4:1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 3.0kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 5%로 하였다. 제 1 산화물막의 두께를 20nm, 제 2 산화물막의 두께를 5nm로 하였다.
이어서, 제 1 금속 산화물막을 섬 형상으로 가공하여 제 1 금속 산화물층을 형성하였다.
이어서, 질소 분위기하, 370℃에서 1시간의 가열 처리를 수행한 후, 질소와 산소의 혼합 가스(질소 가스 유량:산소 가스 유량=4:1) 분위기하, 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 게이트 절연층으로서 두께 140nm의 제 2 산화질화 실리콘막을 성막하였다. 또한 제 2 산화질화 실리콘막에는, 열이 가해지는 것으로 인한 질소 산화물(NOX, X는 0보다 크고 2 이하임)의 방출이 많은 성막 조건을 사용하였다. 제 2 산화질화 실리콘막은 유량 200sccm의 실레인 가스와 유량 8000sccm의 일산화이질소 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 250Pa, 성막 전력을 2000W, 기판 온도를 240℃로 하였다.
또한 제 1 금속 산화물층과 접하는 제 2 산화질화 실리콘막은 열이 가해지는 것으로 인한 질소 산화물의 방출이 적은 것이 바람직하다. 질소 산화물은 예를 들어 NO2 또는 NO 등이다. 제 2 산화질화 실리콘막에 포함되는 질소 산화물은 제 2 산화질화 실리콘막 등에 준위를 형성한다. 상기 준위는 제 1 금속 산화물층의 에너지 갭 내에 위치한다. 그러므로 질소 산화물이 제 2 산화질화 실리콘막과 제 1 금속 산화물층의 계면으로 확산되면, 상기 준위가 제 2 산화질화 실리콘막 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 제 2 산화질화 실리콘막과 제 1 금속 산화물층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 플러스 방향으로 변동된다.
본 실시예에서는 제 2 산화질화 실리콘막에 질소 산화물의 방출이 많은 절연막을 사용하고, 질소 산화물이 많은 조건에서의 트랜지스터의 특성에 대한 제 1 금속 산화물층의 조성의 영향을 확인하였다.
제 2 산화질화 실리콘막 자체의 평가를 하기 위하여, 시료 J, 시료 K와는 다른 시료(시료 L)를 제작하였다. 시료 L의 자세한 사항에 대해서는 후술한다.
이어서, 질소 분위기하, 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 산화질화 실리콘막 위에 두께 20nm의 제 2 금속 산화물막을 성막하였다. 제 2 금속 산화물막은 In-Zn 산화물 타깃(In:Zn=2:3[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.3Pa, 전원 전력을 4.5kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다.
이어서, 질소와 산소의 혼합 가스(질소 가스 유량:산소 가스 유량=4:1) 분위기하, 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 금속 산화물막 위에, 두께 100nm의 구리막과 두께 30nm의 제 3 금속 산화물막을 이 순서대로 성막하였다. 구리막 및 제 3 금속 산화물막은 스퍼터링법에 의하여 성막하였다. 구리막의 성막은 Cu 타깃을 사용한 스퍼터링법에 의하여 수행하였다. 제 3 금속 산화물막의 성막은 In-Zn 산화물 타깃(In:Zn=2:3[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 2.5kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 30%로 하였다.
이어서, 제 3 금속 산화물막 위에 레지스트 마스크를 형성하고, 제 2 금속 산화물막, 구리막, 및 제 3 금속 산화물막을 가공하여, 제 2 금속 산화물층, 구리층, 및 제 3 금속 산화물층을 형성하였다. 가공에는 웨트 에칭법을 사용하였다.
다음으로 세정을 수행하였다. 세정에는 85weight%의 인산을 500배로 희석한 수용액을 사용하였다. 에칭 시의 에천트 온도는 실온, 처리 시간은 15sec로 하였다.
이어서, 상술한 레지스트 마스크를 마스크로서 사용하여 제 2 산화질화 실리콘막을 에칭하여, 제 2 게이트 절연층을 형성하였다. 또한 제 2 게이트 절연층의 형성 시에, 상기 레지스트 마스크와 중첩되지 않은 영역의 제 1 산화질화 실리콘막을 제거하여 제 3 질화 실리콘막의 일부를 노출시켰다. 가공에는 드라이 에칭법을 사용하였다. 이 후에 레지스트 마스크를 제거하였다.
이어서, 트랜지스터를 덮는 보호층으로서, 두께 100nm의 제 4 질화 실리콘막과 두께 300nm의 제 3 산화질화 실리콘막을 이 순서대로 성막하였다.
제 4 질화 실리콘막은 유량 150sccm의 실레인 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 200Pa, 성막 전력을 2000W, 기판 온도를 350℃로 하였다.
제 3 산화질화 실리콘막은 유량 290sccm의 실레인 가스와 유량 4000sccm의 일산화이질소 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 133Pa, 성막 전력을 1000W, 기판 온도를 350℃로 하였다.
이어서, 트랜지스터를 덮는 보호층의 일부에 개구를 형성하고, 두께 100nm의 몰리브데넘막을 스퍼터링법에 의하여 성막한 후, 이를 가공하여 소스 전극 및 드레인 전극을 얻었다. 그 후, 평탄화층으로서 두께 약 1.5μm의 아크릴 수지막을 형성하고, 질소 분위기하, 온도 250℃, 1시간의 조건으로 가열 처리를 수행하였다.
상술한 공정을 거쳐 각각 유리 기판 위에 형성된 트랜지스터를 가지는 시료 J 및 시료 K를 얻었다.
<시료의 제작 2>
시료 L의 제작 방법에 대하여 설명한다.
유리 기판 위에 두께 100nm의 산화질화 실리콘막을 성막하였다. 또한 상기 산화질화 실리콘막에는, 시료 J 및 시료 K의 제 2 게이트 절연층으로서 사용한 제 2 산화질화 실리콘막과 같은 성막 조건을 사용하였다.
<TDS 분석>
이어서, 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectrometry)을 사용하여 시료 L로부터의 이탈 가스를 평가하였다. TDS 분석에서는, 기판 온도로 30℃/min이 되는 승온 속도로, 기판 온도를 약 50℃부터 약 520℃까지 상승시켰다.
시료 L의 TDS 분석 결과를 도 33에 나타내었다. 도 33에서는, 왼쪽에 질량 전하비 30(M/z=30)의 TDS 분석 결과, 오른쪽에 질량 전하비 32(M/z=32)의 TDS 분석 결과를 나타내었다. 질량 전하비 30(M/z=30)의 가스는 주로 일산화질소 분자이다. 질량 전하비 32(M/z=32)의 가스는 주로 산소 분자이다. 또한 도 33에서, 가로축은 기판 온도(Tsub)를 나타내고, 세로축은 질량 전하비 30(M/z=30)의 검출 강도(Intensity), 또는 질량 전하비 32(M/z=32)의 검출 강도(Intensity)를 나타내었다.
도 33에 나타낸 바와 같이, 시료 L은 열이 가해지는 것으로 인하여 산소 및 질소 산화물을 방출하는 것을 알 수 있었다. 따라서 트랜지스터(시료 J 및 시료 K)의 제 2 게이트 절연층으로서 사용한 제 2 산화질화 실리콘막은, 열이 가해지는 것으로 인하여 산소를 방출함과 동시에, 질소 산화물도 방출하는 것으로 생각된다.
<ID-VG 특성 평가>
이어서, 트랜지스터(시료 J 및 시료 K)의 ID-VG 특성을 측정하였다.
트랜지스터의 ID-VG 특성의 측정에서는, 게이트 전극에 인가하는 전압(이하 게이트 전압(VG)이라고도 함)을 -15V부터 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(VS)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(VD)을 0.1V 및 5.1V로 하였다.
시료 J의 ID-VG 특성을 도 34에 나타내었다. 시료 K의 ID-VG 특성을 도 35에 나타내었다. 도 34 및 도 35에는 시료(sample) 및 반도체층(108)의 조건을 나타내었다. 또한 도 34 및 도 35에서는 각각 세로 방향으로 트랜지스터의 채널 길이 및 채널 폭이 다른 조건을 나타내고, 채널 길이가 2μm이며 채널 폭이 3μm인 트랜지스터, 채널 길이가 3μm이며 채널 폭이 3μm인 트랜지스터, 채널 길이가 6μm이며 채널 폭이 3μm인 트랜지스터의 3가지에 대하여 나타내었다. 또한 도 34 및 도 35에서는 각각 가로축에 게이트 전압(VG)을 나타내고, 왼쪽의 세로축에 드레인 전류(ID)를 나타내고, 오른쪽의 세로축에 VG=15V에서의 포화 이동도(μFE)를 나타내었다. 또한 각 시료에서 20개의 트랜지스터의 ID-VG 특성을 측정하였다.
도 34 및 도 35 각각에서는, 트랜지스터의 크기마다 문턱 전압(Vth) 및 포화 이동도(μFE)의 평균치(ave) 및 3σ를 나타내었다. σ는 표준 편차를 나타낸다. 또한 도 34 및 도 35 각각에는, 설계 채널 길이와 실효 채널 길이의 차(2△L)도 나타내었다. 실효 채널 길이에 대해서는 TLM(Transmission Line Model) 해석에 의하여 산출하였다.
<신뢰성 평가>
이어서, 트랜지스터(시료 J 및 시료 K)의 신뢰성을 평가하였다. 본 실시예에서는 소스 전위 및 드레인 전위에 대하여 양의 전위를 게이트에 인가한 상태를 고온하에서 유지하는 PBTS(Positive Bias Temperature Stress) 시험을 수행하였다.
PBTS 시험에서는 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 드레인에 0.1V, 게이트에 20V의 전압을 인가하고, 이 상태를 1시간 유지하였다. 시험은 어두운 환경에서 수행하였다. PBTS 시험에는 채널 길이 2μm, 채널 폭 3μm의 트랜지스터를 사용하고, 게이트 바이어스 스트레스 시험 전후로 문턱 전압의 변동량(ΔVth)을 평가하였다.
시료 J 및 시료 K의 문턱 전압의 변동량(ΔVth)을 도 36에 나타내었다. 도 36에서, 가로축에 시료 및 반도체층(108)의 조건을 나타내고, 세로축에 PBTS 시험에서의 문턱 전압의 변동량(ΔVth)을 나타내었다.
도 34에 나타낸 바와 같이, 비교예인 시료 J와 비교하여 본 발명의 일 형태인 시료 K는 전계 효과 이동도(μFE)가 높은 것을 확인할 수 있었다. 시료 K는 채널 형성 영역에, 실시형태 1에 나타낸 조성을 가지는 금속 산화물막을 사용하였기 때문에 높은 전계 효과 이동도(μFE)를 나타낸 것으로 생각된다.
도 36에 나타낸 바와 같이, 시료 J와 비교하여 시료 K는 PBTS 시험에서의 문턱 전압의 변동량(△Vth)이 작은 것을 확인할 수 있었다.
시료 J 및 시료 K에서는 제 2 산화질화 실리콘막에 질소 산화물의 방출이 많은 절연막을 사용하였기 때문에, 질소 산화물에 기인하는 준위에 의하여 트랜지스터의 문턱 전압이 플러스 방향으로 변동되기 쉬운 조건이 되어 있다. 그러나 본 발명의 일 형태인 시료 K는 제 2 산화질화 실리콘막과 접하는 제 2 산화물층에, 실시형태 1에 나타낸 조성을 가지는 금속 산화물막을 사용하였기 때문에, 질소 산화물에 기인하는 준위에 전자가 트랩되는 것이 억제되고 PBTS 시험에서의 문턱 전압의 변동이 작게 된 것으로 생각된다.
상술한 바와 같이, 본 발명의 일 형태인 시료 K는 높은 전기 특성과 높은 신뢰성을 양립한 트랜지스터인 것을 확인할 수 있었다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
(실시예 5)
본 실시예에서는 도 12의 (D)에 나타낸 트랜지스터(100C_a)에 상당하는 트랜지스터를 제작하고, 드레인 전류-게이트 전압 특성(ID-VG 특성) 및 신뢰성을 평가하였다. 본 실시예에서는 반도체층(108)의 구성이 다른 시료(L, M1 내지 M4)를 제작하였다. 또한 게이트 절연층으로서 기능하는 절연층(110)은 단층 구조로 하였다.
또한 본 실시예에서는 도전층(106)(보텀 게이트 전극)이 도전층(112)(톱 게이트 전극)과 전기적으로 접속되는 트랜지스터, 도전층(106)(보텀 게이트 전극)이 도전층(120a) 또는 도전층(120b)(소스 전극)과 전기적으로 접속되는 트랜지스터, 및 도전층(106)(보텀 게이트 전극)을 가지지 않는 트랜지스터의 3가지를 제작하였다.
<시료의 제작>
시료 L, 시료 M1 내지 시료 M4의 제작 방법에 대하여 설명한다.
우선, 유리 기판 위에 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성하고, 이를 가공하여 제 1 게이트 전극(보텀 게이트)을 얻었다.
다음으로 제 1 게이트 절연층으로서, 두께 50nm의 제 1 질화 실리콘막과, 두께 150nm의 제 2 질화 실리콘막과, 두께 100nm의 제 3 질화 실리콘막과, 두께 3nm의 제 1 산화질화 실리콘막을 이 순서대로 성막하였다. 제 1 질화 실리콘막 내지 제 3 질화 실리콘막, 및 제 1 산화질화 실리콘막의 성막에 대해서는 실시예 4의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
이어서, 제 1 산화질화 실리콘막 위에 제 1 금속 산화물막을 성막하였다. 여기서 제 1 금속 산화물막의 구성을 다르게 한 5개의 시료(L, M1 내지 M4)를 제작하였다. 시료 M1 내지 시료 M4는 본 발명의 일 형태이고, 시료 L은 비교예이다.
시료 L의 제 1 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 2.5kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 30%로 하였다. 제 1 금속 산화물막의 두께를 25nm로 하였다.
시료 M1 내지 시료 M4의 제 1 금속 산화물막은 각각 제 1 산화물막과, 제 1 산화물막 위의 제 2 산화물막의 적층 구조로 하였다. 제 1 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 2.5kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 30%로 하였다. 제 2 산화물막은 In-Zn 산화물 타깃(In:Zn=4:1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa, 전원 전력을 3.0kW, 기판 온도를 실온으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 5%로 하였다.
시료 M1은 제 1 산화물막의 두께를 22nm, 제 2 산화물막의 두께를 3nm로 하였다. 시료 M2는 제 1 산화물막의 두께를 20nm, 제 2 산화물막의 두께를 5nm로 하였다. 시료 M3은 제 1 산화물막의 두께를 15nm, 제 2 산화물막의 두께를 10nm로 하였다. 시료 M4는 제 1 산화물막의 두께를 10nm, 제 2 산화물막의 두께를 15nm로 하였다.
이어서, 제 1 금속 산화물막을 섬 형상으로 가공하여 제 1 금속 산화물층을 형성하였다.
이어서, 건조 공기(CDA: Clean Dry Air) 분위기하, 370℃에서 2시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 게이트 절연층으로서 두께 140nm의 제 2 산화질화 실리콘막을 성막하였다. 또한 제 2 산화질화 실리콘막에는, 열이 가해지는 것으로 인한 질소 산화물(NOX, X는 0보다 크고 2 이하임)의 방출이 많은 성막 조건을 사용하였다. 제 2 산화질화 실리콘막의 성막에 대해서는 실시예 4의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
본 실시예에서는 제 2 산화질화 실리콘막에 질소 산화물의 방출이 많은 절연막을 사용하고, 질소 산화물이 많은 조건에서의 트랜지스터의 특성에 대한 제 1 금속 산화물층의 구성의 영향을 확인하였다.
이어서, 질소 분위기하, 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 산화질화 실리콘막 위에 두께 20nm의 제 2 금속 산화물막을 성막하였다. 제 2 금속 산화물막의 성막에 대해서는 실시예 4의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
이어서, 질소와 산소의 혼합 가스(질소 가스 유량:산소 가스 유량=4:1) 분위기하, 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 금속 산화물막 위에, 두께 100nm의 구리막과 두께 30nm의 제 3 금속 산화물막을 이 순서대로 성막하였다. 구리막 및 제 3 금속 산화물막은 스퍼터링법에 의하여 성막하였다. 구리막의 성막 및 제 3 금속 산화물막의 성막에 대해서는 실시예 4의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
이어서, 제 3 금속 산화물막 위에 레지스트 마스크를 형성하고, 제 2 금속 산화물막, 구리막, 및 제 3 금속 산화물막을 가공하여, 제 2 금속 산화물층, 구리층, 및 제 3 금속 산화물층을 형성하였다. 가공에는 웨트 에칭법을 사용하였다.
이어서, 상술한 레지스트 마스크를 마스크로서 사용하여 제 2 산화질화 실리콘막을 에칭하여, 제 2 게이트 절연층을 형성하였다. 또한 제 2 게이트 절연층의 형성 시에, 상기 레지스트 마스크와 중첩되지 않은 영역의 제 1 산화질화 실리콘막을 제거하여 제 3 질화 실리콘막의 일부를 노출시켰다. 가공에는 드라이 에칭법을 사용하였다. 이 후에 레지스트 마스크를 제거하였다.
다음으로 세정을 수행하였다. 세정에는 85weight%의 인산을 500배로 희석한 수용액을 사용하였다. 에칭 시의 에천트 온도는 실온, 처리 시간은 15sec로 하였다.
이어서, 트랜지스터를 덮는 보호층으로서, 두께 20nm의 제 4 질화 실리콘막과, 두께 80nm의 제 5 질화 실리콘막과, 두께 300nm의 제 3 산화질화 실리콘막을 이 순서대로 성막하였다.
제 4 질화 실리콘막은 유량 150sccm의 실레인 가스와 유량 5000sccm의 질소 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 200Pa, 성막 전력을 2000W, 기판 온도를 350℃로 하였다.
제 5 질화 실리콘막은 유량 150sccm의 실레인 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 200Pa, 성막 전력을 2000W, 기판 온도를 350℃로 하였다.
제 3 산화질화 실리콘막은 유량 290sccm의 실레인 가스와 유량 4000sccm의 일산화이질소 가스의 혼합 가스를 사용한 PECVD법에 의하여 성막하였다. 성막 시의 압력을 133Pa, 성막 전력을 1000W, 기판 온도를 350℃로 하였다.
이어서, 트랜지스터를 덮는 보호층의 일부에 개구를 형성하고, 두께 100nm의 몰리브데넘막을 스퍼터링법에 의하여 성막한 후, 이를 가공하여 소스 전극 및 드레인 전극을 얻었다. 그 후, 평탄화층으로서 두께 약 1.5μm의 아크릴 수지막을 형성하고, 질소 분위기하, 온도 250℃, 1시간의 조건으로 가열 처리를 수행하였다.
상술한 공정을 거쳐 각각 유리 기판 위에 형성된 트랜지스터를 가지는 시료 L, 시료 M1 내지 시료 M4를 얻었다.
<ID-VG 특성 평가>
이어서, 트랜지스터(시료 L, 시료 M1 내지 시료 M4)의 ID-VG 특성을 측정하였다.
트랜지스터의 ID-VG 특성의 측정에서는, 게이트 전극에 인가하는 전압(이하 게이트 전압(VG)이라고도 함)을 -15V부터 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(VS)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(VD)을 0.1V 및 5.1V로 하였다.
시료 L, 시료 M1 내지 시료 M4의 ID-VG 특성을 도 37 내지 도 51에 나타내었다. 도 37 내지 도 41에는 도전층(106)(보텀 게이트 전극)이 도전층(112)(톱 게이트 전극)과 전기적으로 접속되는 트랜지스터의 ID-VG 특성을 나타내었다. 도 42 내지 도 46에는 도전층(106)(보텀 게이트 전극)이 도전층(120a) 또는 도전층(120b)(소스 전극)과 전기적으로 접속되는 트랜지스터의 ID-VG 특성을 나타내었다. 도 47 내지 도 51에는 도전층(106)(보텀 게이트 전극)을 가지지 않는 트랜지스터의 ID-VG 특성을 나타내었다.
도 37 내지 도 51에는 각각 시료(sample) 및 반도체층(108)의 조건을 나타내었다. 또한 세로 방향으로 트랜지스터의 채널 길이 및 채널 폭이 다른 조건을 나타내고, 채널 길이가 2μm이며 채널 폭이 50μm인 트랜지스터, 채널 길이가 3μm이며 채널 폭 50μm인 트랜지스터, 채널 길이가 6μm이며 채널 폭이 50μm인 트랜지스터의 3가지에 대하여 나타내었다. 또한 도 37 내지 도 51에서는 각각 가로축에 게이트 전압(VG)을 나타내고, 왼쪽의 세로축에 드레인 전류(ID)를 나타내고, 오른쪽의 세로축에 VG=15V에서의 포화 이동도(μFE)를 나타내었다. 또한 각 시료에서 20개의 트랜지스터의 ID-VG 특성을 측정하였다.
도 37 내지 도 51 각각에서는, 트랜지스터의 크기마다 문턱 전압(Vth) 및 포화 이동도(μFE)의 평균치(ave) 및 3σ를 나타내었다. σ는 표준 편차를 나타낸다.
<신뢰성 평가>
이어서, 트랜지스터(시료 L, 시료 M1 내지 시료 M4)의 신뢰성을 평가하였다. 본 실시예에서는, 소스 전위 및 드레인 전위에 대하여 양의 전위를 게이트에 인가한 상태를 고온하에서 유지하는 PBTS(Positive Bias Temperature Stress) 시험과, 광 조사 환경에서 음의 전위를 게이트에 인가한 상태를 고온하에서 유지하는 NBTIS(Negative Bias Temperature Illumination Stress) 시험을 수행하였다.
PBTS 시험에서는 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 드레인에 0.1V, 게이트에 20V의 전압을 인가하고, 이 상태를 1시간 유지하였다. 시험은 어두운 환경에서 수행하였다.
NBTIS 시험에서는 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 드레인에 10V, 게이트에 -20V의 전압을 인가하고, 이 상태를 1시간 유지하였다. 시험은 광 조사 환경(백색 LED에서 약 3400lux의 광을 조사하였음)에서 수행하였다.
신뢰성 시험에는 채널 길이 2μm, 채널 폭 3μm의 트랜지스터를 사용하고, 게이트 바이어스 스트레스 시험 전후로 문턱 전압의 변동량(ΔVth)을 평가하였다. 또한 도전층(106)(보텀 게이트 전극)이 도전층(120a) 또는 도전층(120b)(소스 전극)과 전기적으로 접속되는 트랜지스터를 사용하였다.
시료 L, 시료 M1 내지 시료 M4의 문턱 전압의 변동량(ΔVth)을 도 52에 나타내었다. 도 52에서, 가로축에 시료 및 반도체층(108)을 나타내고, 세로축에 PBTS 시험에서의 문턱 전압의 변동량(ΔVth) 및 NBTIS 시험에서의 문턱 전압의 변동량(ΔVth)을 나타내었다. 또한 도 52에는 신뢰성 시험을 수행하기 전의 트랜지스터의 문턱 전압(초기 Vth)도 나타내었다.
도 37 내지 도 51에 나타낸 바와 같이, 비교예인 시료 L과 비교하여 본 발명의 일 형태인 시료 M1 내지 시료 M4는 전계 효과 이동도(μFE)가 높은 것을 확인할 수 있었다. 시료 M1 내지 시료 M4는 채널 형성 영역에, 실시형태 1에 나타낸 조성을 가지는 금속 산화물막을 사용하였기 때문에 높은 전계 효과 이동도(μFE)를 나타낸 것으로 생각된다.
도 52에 나타낸 바와 같이, 비교예인 시료 L과 비교하여 시료 M1 내지 시료 M4는 PBTS 시험에서의 문턱 전압의 변동량(△Vth)이 작은 것을 확인할 수 있었다. 또한 In-Zn 산화물의 막 두께가 5nm 이상이면, 특히 PBTS 시험에서의 문턱 전압의 변동량(△Vth)이 작게 되는 것을 확인할 수 있었다. 본 발명의 일 형태인 시료 M1 내지 시료 M4는 제 2 산화질화 실리콘막과 접하는 제 2 산화물층에, 실시형태 1에 나타낸 조성을 가지는 금속 산화물막을 사용하였기 때문에, 질소 산화물에 기인하는 준위에 전자가 트랩되는 것이 억제되고 PBTS 시험에서의 문턱 전압의 변동이 작게 된 것으로 생각된다.
상술한 바와 같이, 본 발명의 일 형태인 시료 M1 내지 시료 M4는 높은 전기 특성과 높은 신뢰성을 양립한 트랜지스터인 것을 확인할 수 있었다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
(실시예 6)
본 실시예에서는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 금속 산화물막의 결정성 및 밴드 갭을 평가하였다.
본 실시예에서는 제작 방법이 다른 금속 산화물막에 대하여 X선 회절(XRD) 분석을 수행하고 결정성을 평가하였다. 또한 마찬가지로 제작 방법이 다른 금속 산화물막에 대하여 밴드 갭의 평가를 수행하였다. 평가에는 유리 기판 위에 두께 100nm의 금속 산화물막을 형성한 시료(P1 내지 P8, Q1 내지 Q8)를 사용하였다.
<시료 제작>
시료 P1 내지 시료 P8의 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=10:1:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 Q1 내지 시료 Q8의 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=10:1:6[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다.
시료 P1 및 시료 Q1은 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 아르곤 가스(산소 유량비=0%)를 사용하였다.
시료 P2 및 시료 Q2는 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 10%로 하였다.
시료 P3 및 시료 Q3은 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 33%로 하였다.
시료 P4 및 시료 Q4는 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다.
시료 P5 및 시료 Q5는 각각 금속 산화물막의 성막 시의 기판 온도를 300℃로 하였다. 성막 가스로서 아르곤 가스(산소 유량비=0%)를 사용하였다.
시료 P6 및 시료 Q6은 각각 금속 산화물막의 성막 시의 기판 온도를 300℃로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 10%로 하였다.
시료 P7 및 시료 Q7은 각각 금속 산화물막의 성막 시의 기판 온도를 300℃로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 33%로 하였다.
시료 P8 및 시료 Q8은 각각 금속 산화물막의 성막 시의 기판 온도를 300℃로 하였다. 성막 가스로서 산소 가스(산소 유량비=100%)를 사용하였다.
또한 모든 시료에서, 금속 산화물막의 성막 시의 압력을 0.4Pa로 하고, 전원 전력을 200W(DC)로 하였다.
<X선 회절 분석>
다음으로 시료 P1 내지 시료 P8, 시료 Q1 내지 시료 Q8의 X선 회절(XRD) 분석을 수행하였다.
XRD 분석에는 θ-2θ 스캔법을 사용하였다. XRD 분석에서는 X선원으로서 Cu Kα선(λ=0.15418nm)을 사용하고, 주사 범위를 2θ=15deg 내지 50deg, 스텝폭을 0.01deg, 주사 속도를 6.0deg/분으로 하였다.
시료 P1 내지 시료 P8의 XRD 분석 결과를 도 53에 나타내었다. 시료 Q1 내지 시료 Q8의 XRD 분석 결과를 도 54에 나타내었다. 도 53 및 도 54에서는 가로 방향으로 금속 산화물막의 성막 시의 기판 온도(Tsub)를 나타내고, 세로 방향으로 금속 산화물막 형성 시의 산소 유량비(O2)를 나타내었다. 또한 도 53 및 도 54에서, 가로축에 회절 각도 2θ를 나타내고, 세로축에 회절 X선의 강도(Intensity)를 나타내었다. 또한 시료마다 세로축의 스케일을 다르게 하였다. 또한 도 53 및 도 54에서는 보조선으로서 2θ=31deg를 파선으로 나타내었다.
도 53 및 도 54에 나타낸 바와 같이, 모든 시료에서 2θ=31deg 부근에 피크가 관찰되고 결정성을 가지는 것을 확인할 수 있었다. 또한 2θ=24deg 부근의 넓은 피크는 유리 기판에 기인하는 피크이다.
<밴드 갭 평가>
다음으로 시료 P1 내지 시료 P3, 시료 Q1 내지 시료 Q3의 투과율 및 반사율의 측정을 수행하고, 밴드 갭(Eg)을 산출하였다. 투과율 및 반사율의 측정에는 분광 광도계를 사용하였다.
시료 P1 내지 시료 P3, 시료 Q1 내지 시료 Q3의 밴드 갭(Eg)을 도 55에 나타내었다. 도 55에서, 가로축에 금속 산화물막 형성 시의 산소 유량비를 나타내고, 세로축에 밴드 갭(Eg)을 나타내었다.
도 55에 나타낸 바와 같이, 모든 시료에서 밴드 갭(Eg)이 2.5eV 정도인 것을 확인할 수 있었다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
(실시예 7)
본 실시예에서는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 금속 산화물막의 캐리어 농도 및 이동도를 평가하였다.
본 실시예에서는 제작 방법이 다른 금속 산화물막에 대하여 Hall 효과 측정을 수행하고, 캐리어 농도 및 이동도의 평가를 수행하였다. 평가에는 유리 기판 위에 두께 40nm의 금속 산화물막을 형성한 시료(R1 내지 R12, S1 내지 S12)를 사용하였다.
<시료 제작>
시료 R1 내지 시료 R12의 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=10:1:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 시료 S1 내지 시료 S12의 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=10:1:6[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다.
시료 R1 내지 시료 R4 및 시료 S1 내지 시료 S4는 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 아르곤 가스(산소 유량비=0%)를 사용하였다.
시료 R5 내지 시료 R8 및 시료 S5 내지 시료 S8은 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 10%로 하였다.
시료 R9 내지 시료 R12 및 시료 S9 내지 시료 S12는 각각 금속 산화물막의 성막 시의 기판 온도를 실온(RT)으로 하였다. 성막 가스로서 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 33%로 하였다.
또한 모든 시료에서, 금속 산화물막의 성막 시의 압력을 0.4Pa로 하고, 전원 전력을 200W(DC)로 하였다.
이어서, 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
시료 R1, 시료 R5, 시료 R9, 시료 S1, 시료 S5, 및 시료 S9는 질소 가스 분위기에서 350℃, 1시간의 가열 처리를 수행하였다.
시료 R2, 시료 R6, 시료 R10, 시료 S2, 시료 S6, 및 시료 S10은 질소 가스 분위기에서 350℃, 1시간의 가열 처리를 수행한 후, 질소 가스와 산소 가스의 혼합 가스(질소 가스 유량:산소 가스 유량=4:1) 분위기에서 350℃, 1시간의 가열 처리를 수행하였다.
시료 R3, 시료 R7, 시료 R11, 시료 S3, 시료 S7, 및 시료 S11은 질소 가스 분위기에서 450℃, 1시간의 가열 처리를 수행하였다.
시료 R4, 시료 R8, 시료 R12, 시료 S4, 시료 S8, 및 시료 S12는 질소 가스 분위기에서 450℃, 1시간의 가열 처리를 수행한 후, 질소 가스와 산소 가스의 혼합 가스(질소 가스 유량:산소 가스 유량=4:1) 분위기에서 450℃, 1시간의 가열 처리를 수행하였다.
<Hall 효과 측정>
다음으로 시료 R1 내지 시료 R12, 시료 S1 내지 시료 S12의 Hall 효과 측정을 수행하였다.
또한 Hall 효과 측정이란, 전류가 흐르는 것에, 전류의 방향에 대하여 수직으로 자기장을 인가함으로써 전류와 자기장의 양쪽에 수직인 방향으로 기전력이 발생하는 Hall 효과를 이용하여, 캐리어 밀도, 이동도, 저항률 등의 전기 특성을 측정하는 방법이다. 본 실시예에서는 실온에서 Van der Pauw법을 사용한 Hall 효과 측정을 수행하였다. Hall 효과 측정에는 TOYO Corporation이 제조한 ResiTest를 사용하였다.
시료 R1 내지 시료 R12의 캐리어 농도를 도 56의 (A)에 나타내었다. 시료 R1 내지 시료 R12의 Hall 이동도를 도 56의 (B)에 나타내었다. 시료 S1 내지 시료 S12의 캐리어 농도를 도 57의 (A)에 나타내었다. 시료 S1 내지 시료 S12의 Hall 이동도를 도 57의 (B)에 나타내었다. 도 56의 (A) 및 도 57의 (A)에서, 가로축에 금속 산화물막 형성 시의 산소 유량비를 나타내고, 세로축에 캐리어 농도(Carrier density)를 나타내었다. 도 56의 (B) 및 도 57의 (B)에서, 가로축에 금속 산화물막 형성 시의 산소 유량비를 나타내고, 세로축에 Hall 이동도(Hall mobility)를 나타내었다.
도 56의 (B) 및 도 57의 (B)에 나타낸 바와 같이, 본 실시예의 시료의 Hall 이동도는 20cm2/Vs 이상인 것을 알 수 있었다.
또한 본 실시예에 나타낸 구성은 다른 실시예, 실시형태 등과 적절히 조합하여 사용할 수 있다.
L1: 선, L2: 선, L3: 선, L4: 선, L5: 선, L6: 선, L7: 선, L8: 선, L9: 선, L10: 선, L11: 선, L12: 선, 10: 트랜지스터, 10A: 트랜지스터, 10B: 트랜지스터, 10C: 트랜지스터, 11: 범위, 13: 범위, 15: 범위, 17: 범위, 100: 트랜지스터, 100_a: 트랜지스터, 100_b: 트랜지스터, 100A: 트랜지스터, 100A_a: 트랜지스터, 100A_b: 트랜지스터, 100B: 트랜지스터, 100B_a: 트랜지스터, 100C: 트랜지스터, 100C_a: 트랜지스터, 100C_b: 트랜지스터, 102: 기판, 103: 절연층, 103a: 절연막, 103b: 절연막, 103c: 절연막, 103d: 절연막, 106: 도전층, 108: 반도체층, 108a: 반도체층, 108b: 반도체층, 108f: 금속 산화물막, 108n: 저저항 영역, 110: 절연층, 110a: 절연막, 110b: 절연막, 110c: 절연막, 112: 도전층, 112f: 도전막, 114: 금속 산화물층, 114f: 금속 산화물막, 116: 절연층, 118: 절연층, 120a: 도전층, 120b: 도전층, 140: 불순물 원소, 141a: 개구부, 141b: 개구부, 142: 개구부

Claims (8)

  1. 반도체 장치로서,
    반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지고,
    상기 반도체층, 상기 제 2 절연층, 및 상기 도전층은 상기 제 1 절연층 위에 이 순서대로 적층되고,
    상기 반도체층은 인듐과 산소를 가지고,
    상기 반도체층은 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(1:0:0)와, 제 2 좌표(2:1:0)와, 제 3 좌표(14:7:1)와, 제 4 좌표(7:2:2)와, 제 5 좌표(14:4:21)와, 제 6 좌표(2:0:3)와, 상기 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지고,
    상기 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상인, 반도체 장치.
  2. 반도체 장치로서,
    반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지고,
    상기 반도체층, 상기 제 2 절연층, 및 상기 도전층은 상기 제 1 절연층 위에 이 순서대로 적층되고,
    상기 반도체층은 인듐과 산소를 가지고,
    상기 반도체층은 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(7:1:0)와, 제 2 좌표(2:1:0)와, 제 3 좌표(14:7:1)와, 제 4 좌표(7:2:2)와, 제 5 좌표(14:4:21)와, 제 6 좌표(2:0:3)와, 제 7 좌표(7:0:1)와, 상기 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지고,
    상기 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상인, 반도체 장치.
  3. 반도체 장치로서,
    반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지고,
    상기 반도체층, 상기 제 2 절연층, 및 상기 도전층은 상기 제 1 절연층 위에 이 순서대로 적층되고,
    상기 반도체층은 인듐과, 아연과, 산소를 가지고,
    상기 반도체층은 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(44:11:10)와, 제 2 좌표(4:1:6)와, 제 3 좌표(2:0:3)와, 제 4 좌표(11:0:2)와, 상기 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지고,
    상기 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상인, 반도체 장치.
  4. 반도체 장치로서,
    반도체층과, 제 1 절연층과, 제 2 절연층과, 도전층을 가지고,
    상기 반도체층, 상기 제 2 절연층, 및 상기 도전층은 상기 제 1 절연층 위에 이 순서대로 적층되고,
    상기 반도체층은 인듐과, 아연과, 산소를 가지고,
    상기 반도체층은 인듐, 원소 M, 및 아연의 원자수비를 나타내는 삼각 도표에서, 제 1 좌표(44:11:10)와, 제 2 좌표(4:1:4)와, 제 3 좌표(1:0:1)와, 제 4 좌표(11:0:2)와, 상기 제 1 좌표를 이 순서대로 직선으로 연결한 범위 내의 조성을 가지고,
    상기 원소 M은 갈륨, 알루미늄, 이트륨, 및 주석 중 어느 하나 이상인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 도전층과 중첩되지 않은 영역을 가지고,
    상기 영역은 인, 붕소, 마그네슘, 알루미늄, 및 실리콘 중 어느 하나 이상을 가지는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 절연층은 상기 영역과 접하는, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 3 절연층을 더 가지고,
    상기 제 3 절연층은 상기 도전층의 상면 및 측면, 상기 제 2 절연층의 측면, 그리고 상기 반도체층의 상면 및 측면과 접하고,
    상기 제 2 절연층은 산소를 포함하고,
    상기 제 3 절연층은 질소를 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 절연층은 산화 실리콘을 포함하고,
    상기 제 3 절연층은 질화 실리콘을 포함하는, 반도체 장치.
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M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol.93, p.298-315
N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol.116, p.170-178

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