WO2021116828A1 - 半導体装置、表示装置、及び電子機器 - Google Patents

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wiring
potential
gate
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川島進
佐藤学
楠紘慈
森英典
松本裕功
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株式会社半導体エネルギー研究所
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    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • One aspect of the present invention relates to a display device.
  • One aspect of the present invention relates to a drive circuit of a display device.
  • One aspect of the present invention relates to an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, display devices, light emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices, input / output devices, and methods for driving them. , Or a method for producing them, can be given as an example.
  • Semiconductor devices refer to all devices that can function by utilizing semiconductor characteristics.
  • Display devices are applied to various devices such as mobile information terminals such as smartphones and television devices.
  • it has been required to improve the screen occupancy rate of the device to which the display device is applied, and for that purpose, the display device is required to narrow the area other than the display unit (narrow the frame).
  • a system-on-panel in which a part or all of the drive circuit is formed on the same substrate as the pixel portion is effective for satisfying the above requirements.
  • it is desirable to manufacture the transistor provided in the drive circuit and the transistor provided in the pixel portion by the same process because the cost required for manufacturing the panel can be reduced.
  • Patent Document 1 and Patent Document 2 disclose a technique in which various circuits such as an inverter and a shift register used in a drive circuit of a display device are composed of unipolar transistors.
  • the sequential circuit used for the drive circuit of the display device which outputs a pulse signal, has a problem that a desired signal cannot be output when the electrical characteristics of the transistors constituting the sequential circuit fluctuate, particularly when the threshold voltage fluctuates. Will occur. As a result, the image may not be displayed.
  • One aspect of the present invention is to provide a highly reliable semiconductor device, display device, or electronic device.
  • One aspect of the present invention is to provide a semiconductor device, a display device, or an electronic device capable of realizing a narrow frame of a display device.
  • One aspect of the present invention is to provide a semiconductor device, a display device, or an electronic device that is highly reliable and can be manufactured at low cost.
  • One aspect of the present invention is to provide a semiconductor device, a display device, or an electronic device having a novel configuration.
  • One aspect of the present invention is to alleviate at least one of the problems of the prior art.
  • One aspect of the present invention is a semiconductor device having first to third transistors, a first capacitance, and first to fifth wirings.
  • first transistor one of the source and drain is electrically connected to the first wiring, and the other of the source and drain is electrically connected to the gate of the second transistor and one electrode of the first capacitance.
  • the gate is electrically connected to the third wire.
  • the second transistor one of the source and drain is electrically connected to the fourth wire, the other of the source and drain is the other electrode of the first capacitance, and one of the source and drain of the third transistor. It is electrically connected.
  • the other of the source and drain is electrically connected to the fifth wire, and the gate is electrically connected to the second wire.
  • a first signal is given to the first wiring, and a second signal obtained by inverting the first signal is given to the second wiring.
  • a first pulse signal is given to the fourth wiring.
  • the fifth wiring is given a first potential.
  • a second pulse signal is given to the third wiring.
  • the first pulse signal is a clock signal, and the second pulse signal is a signal having a duty ratio of 55% or less.
  • Another aspect of the present invention is a semiconductor device having a control circuit, first to third transistors, first capacitance, and first to fifth wiring.
  • first transistor one of the source and drain is electrically connected to the first wiring, and the other of the source and drain is electrically connected to the gate of the second transistor and one electrode of the first capacitance.
  • the gate is electrically connected to the third wire.
  • the second transistor one of the source and drain is electrically connected to the fourth wire, the other of the source and drain is the other electrode of the first capacitance, and one of the source and drain of the third transistor. It is electrically connected.
  • the other of the source and drain is electrically connected to the fifth wire, and the gate is electrically connected to the second wire.
  • the control circuit outputs the first signal to the first wiring and outputs the second signal obtained by inverting the first signal to the second wiring.
  • a first pulse signal is given to the fourth wiring.
  • the fifth wiring is given a first potential.
  • a second pulse signal is given to the third wiring.
  • the first pulse signal is a clock signal, and the second pulse signal is a signal having a duty ratio of 55% or less.
  • the third pulse signal is given to the signal generation circuit and the control circuit. Further, the third pulse signal is preferably a signal having a duty ratio of 1% or less.
  • the second pulse signal is preferably a signal having a duty ratio of 1% or less.
  • the signal generation circuit has a fourth transistor, a fifth transistor, and a second capacitance.
  • the fourth transistor one of the source and drain is given a second potential higher than the first potential, and the other of the source and drain is the third wiring and the source and drain of the fifth transistor. It is electrically connected to one of the electrodes of one and the second capacitance.
  • a first potential is applied to the other of the source and the drain.
  • the second capacitance the first potential is given to the other electrode.
  • a third pulse signal is given to the gate of the fourth transistor, and a fourth pulse signal is given to the gate of the fifth transistor.
  • the fourth pulse signal is preferably a signal having a duty ratio of 1% or less.
  • the second pulse signal is given to the third wiring and the control circuit.
  • the first transistor has a first semiconductor layer and a first gate and a second gate that overlap each other via the first semiconductor layer. At this time, it is preferable that the first gate and the second gate are electrically connected.
  • the third transistor has a second semiconductor layer, and a third gate and a fourth gate that overlap each other via the second semiconductor layer. At this time, one of the third gate and the fourth gate is electrically connected to the second wiring, and the other of the third gate and the fourth gate is electrically connected to the fifth wiring. Is preferable.
  • the fourth gate is located below the second semiconductor layer. At this time, it is preferable that the third gate is electrically connected to the second wiring and the fourth gate is electrically connected to the fifth wiring.
  • one aspect of the present invention is a display device having any of the above semiconductor devices and pixels.
  • the pixel has a display element and a sixth transistor.
  • the sixth transistor is preferably provided on the same surface as the first transistor, the second transistor, and the third transistor.
  • the display element is preferably a liquid crystal element or a light emitting element.
  • one aspect of the present invention is an electronic device having any of the above display devices and at least one of an antenna, a battery, a housing, a camera, a speaker, a microphone, a touch sensor, and an operation button. ..
  • a highly reliable semiconductor device, display device, or electronic device can be provided.
  • a semiconductor device, a display device, or an electronic device capable of realizing a narrow frame of the display device.
  • a semiconductor device, a display device, or an electronic device having a new configuration can be provided.
  • at least one of the problems of the prior art can be alleviated.
  • FIG. 1 is a diagram showing a configuration example of a sequential circuit.
  • FIG. 2A is a diagram showing a configuration example of a sequential circuit.
  • FIG. 2B is a timing chart.
  • 3A to 3C are diagrams showing a configuration example of a sequential circuit.
  • 4A and 4B are diagrams showing a configuration example of a sequential circuit.
  • 5A and 5B are diagrams showing a configuration example of a sequential circuit.
  • FIG. 6 is a diagram showing a configuration example of a sequential circuit.
  • FIG. 7 is a timing chart.
  • FIG. 8A is a diagram showing a configuration example of a sequential circuit.
  • FIG. 8B is a circuit diagram of a shift register.
  • FIG. 8C is a timing chart.
  • FIG. 8A is a diagram showing a configuration example of a sequential circuit.
  • FIG. 8B is a circuit diagram of a shift register.
  • FIG. 8C is a timing chart.
  • FIG. 8A is a
  • FIG. 9 is a diagram showing a configuration example of a signal generation circuit.
  • FIG. 10 is a diagram showing a configuration example of a sequential circuit.
  • FIG. 11 is a timing chart.
  • FIG. 12A is a diagram showing a configuration example of a sequential circuit.
  • FIG. 12B is a circuit diagram of a shift register.
  • FIG. 12C is a timing chart.
  • 13A to 13C are diagrams showing a configuration example of a transistor.
  • 14A to 14C are diagrams showing a configuration example of a transistor.
  • 15A to 15C are diagrams showing a configuration example of a transistor and a capacitance.
  • FIG. 16 is a diagram showing a configuration example of a transistor and a capacitance.
  • 17A to 17F are views for explaining a method for manufacturing a transistor.
  • FIGS. 18A to 18D are diagrams illustrating a method for manufacturing a transistor.
  • 19A to 19C are diagrams showing a configuration example of a transistor.
  • FIG. 20A is a block diagram of the display device.
  • 20B and 20C are circuit diagrams of a pixel circuit.
  • 21A, 21C, and 21D are circuit diagrams of a pixel circuit.
  • FIG. 21B is a timing chart.
  • 22A and 22B are diagrams showing a configuration example of the display module.
  • 23A and 23B are diagrams showing a configuration example of an electronic device.
  • 24A to 24E are diagrams showing a configuration example of an electronic device.
  • 25A to 25G are diagrams showing a configuration example of an electronic device.
  • 26A to 26D are diagrams showing a configuration example of an electronic device.
  • a transistor is a type of semiconductor element, and can realize a function of amplifying current or voltage, a switching operation of controlling conduction or non-conduction, and the like.
  • the transistor in the present specification includes an IGBT (Insulated Gate Field Effect Transistor) and a thin film transistor (TFT: Thin Film Transistor).
  • source and drain functions may be interchanged when transistors with different polarities are used, or when the direction of current changes during circuit operation. Therefore, in the present specification, the terms “source” and “drain” may be used interchangeably.
  • “electrically connected” includes the case of being connected via "something having some kind of electrical action”.
  • the “thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, coils, capacitive elements, and other elements having various functions.
  • the display panel which is one aspect of the display device, has a function of displaying (outputting) an image or the like on the display surface. Therefore, the display panel is an aspect of the output device.
  • a connector such as FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) is attached to the substrate of the display panel, or an IC is used on the substrate by a COG (Chip On Glass) method or the like.
  • FPC Flexible Printed Circuit
  • TCP Transmission Carrier Package
  • COG Chip On Glass
  • FIG. 1 shows a configuration example of the sequential circuit 10 of one aspect of the present invention.
  • the sequential circuit 10 has a circuit 11 and a circuit 12.
  • the circuit 11 and the circuit 12 are electrically connected to each other via the wiring 15a and the wiring 15b.
  • the circuit 12 can also be called a control circuit.
  • the high potential may be described as potential VDD and the low potential as potential VSS.
  • the circuit 12 has a function of outputting a first signal to the wiring 15a and a second signal to the wiring 15b according to the potential of the signal LIN and the potential of the signal RIN.
  • the second signal is a signal obtained by inverting the first signal. That is, when the first signal and the second signal are signals having two types of potentials, high potential and low potential, respectively, when the high potential is output from the circuit 12 to the wiring 15a, the low potential is output to the wiring 15b. Is output, and when a low potential is output to the wiring 15a, a high potential is output to the wiring 15b.
  • the circuit 11 has a transistor 21, a transistor 22, a transistor 23, and a capacitance C1.
  • the transistor 21, the transistor 22, and the transistor 23 are each n-channel type transistors.
  • a metal oxide exhibiting semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor) can be preferably used as the semiconductor on which the channel is formed.
  • the present invention is not limited to oxide semiconductors, and semiconductors such as silicon (single crystal silicon, polycrystalline silicon, or amorphous silicon) and germanium may be used, or compound semiconductors may be used.
  • the gate is electrically connected to the wiring to which the signal BDG is given, one of the source and the drain is electrically connected to the wiring 15a, the other of the source and the drain is the gate of the transistor 22, and one of the capacitances C1. It is electrically connected to the electrodes of.
  • one of the source and the drain is electrically connected to the wiring to which the signal CLK is given, and the other of the source and the drain is electrically connected to the other electrode of the capacitance C1 and one of the source and the drain of the transistor 21.
  • Ru In the transistor 21, the gate is electrically connected to the wiring 15b, and the other of the source and drain is electrically connected to the wiring to which the potential VSS (also referred to as the first potential) is given.
  • the output terminal OUT is a portion to which the output potential from the circuit 11 is given, and may be a part of the wiring or a part of the electrodes.
  • a clock signal is input as a signal CLK to one of the source and drain of the transistor 22.
  • a signal having a duty ratio (ratio of a period of high level potential (high potential) in one cycle of the signal) of 45% or more and 55% or less can be preferably used. More preferably, a signal having a duty ratio of 50% can be used as the clock signal.
  • the duty ratio of the clock signal is not limited to the above, and can be appropriately changed according to the driving method.
  • the clock signal means that a high potential and a low potential are repeated, and the interval between the rise of the potential and the rise of the next potential, or the fall of the potential and the fall of the next potential.
  • the pulse signal means a signal whose potential changes with time.
  • the pulse signal includes a signal whose potential changes periodically.
  • the pulse signal includes a signal whose potential changes periodically, such as a square wave, a triangular wave, a sawtooth wave, and a sine wave. Therefore, it can be said that the clock signal is one aspect of the pulse signal.
  • the signal CLK is a signal in which high potential and low potential are alternately given.
  • the low potential of the signal CLK is preferably the same potential as the potential VSS.
  • a high potential for example, potential VDD may be applied to one of the source and drain of the transistor 22.
  • the signal BDG given to the gate of the transistor 23 is a pulse signal having periodicity.
  • the lower the duty ratio of the signal BDG the more preferable.
  • the signal BDG is a pulse signal having a duty ratio of 60% or less, preferably 55% or less, more preferably 50% or less, still more preferably 10% or less, still more preferably 5% or less, still more preferably 1% or less. Can be used.
  • the lower limit of the duty ratio of the signal BDG is better as it is smaller, and may be larger than 0%.
  • the signal BDG is preferably a signal generated by using a signal for driving the circuit 12.
  • the signal BDG also serves as a signal for driving the circuit 12.
  • the output terminal OUT and the gate of the transistor 22 are electrically connected via the capacitance C1. Therefore, as the potential of the output terminal OUT rises due to the bootstrap effect, the gate of the transistor 22 The potential rises.
  • the capacitance C1 is not provided, a potential lower than the high potential of the signal CLK by the threshold voltage of the transistor 22 is output to the output terminal OUT.
  • the potential of the gate of the transistor 22 rises to a potential close to twice the potential VDD (for example, a potential close to twice the difference between the potential VDD and the potential VSS), so that the transistor 22 A high potential of the signal CLK (for example, potential VDD) can be output to the output terminal OUT without being affected by the threshold voltage of.
  • the sequential circuit 10 having high output performance can be realized without increasing the types of power supply potentials.
  • the gate of the transistor 22 has the potential voltage to the threshold voltage of the transistor 23.
  • a low potential is given.
  • the signal CLK changes from a low potential to a high potential, and the potential of the gate of the transistor 22 (the potential of the other of the source and drain of the transistor 23) rises due to the bootstrap effect.
  • the transistor 23 when the other potentials of the source and drain of the transistor 23 exceed the potential VDD, the transistor 23 is turned off, so that the gate of the transistor 22 and the wiring 15a are electrically separated from each other, and the transistor 22 is turned off. Gate becomes floating. Further, since the potential of the wiring 15a does not rise from the output potential (VDD) of the circuit 12, it is possible to prevent a potential higher than the output potential from being applied to the transistor or the like in the circuit 12 via the wiring 15a. be able to. Thereby, the reliability of the sequential circuit 10 can be improved.
  • FIG. 2A shows a more detailed configuration example of the sequential circuit 10 illustrated in FIG.
  • the circuit 12 included in the sequential circuit 10 includes a transistor 31, a transistor 32, a transistor 33, and a transistor 34. It is preferable to apply the above-mentioned n-channel type transistor to the transistor 31 to the transistor 34. In particular, it is preferable to use a transistor in which an oxide semiconductor is applied to the semiconductor on which the channel is formed.
  • Transistor 31 and transistor 34 are selected to be conductive or non-conducting according to the potential of the signal LIN.
  • the transistor 33 and the transistor 32 are selected to be conductive or non-conducting according to the potential of the signal RIN.
  • the transistor 31 When the signal LIN has a high potential and the signal RIN has a low potential, the transistor 31 is in the on state and the transistor 33 is in the off state, and the wiring to which the potential VDD is given and the wiring 15a are electrically connected. Further, the wiring in which the transistor 34 is turned on and the transistor 32 is turned off and the potential VSS is given is electrically connected to the wiring 15b.
  • the signal LIN has a low potential and the signal RIN has a high potential
  • the transistor 31 when the signal LIN has a low potential and the signal RIN has a high potential, the transistor 31 is in the off state and the transistor 33 is in the on state, and the wiring to which the potential VSS is given and the wiring 15a are electrically connected. Further, the wiring in which the transistor 34 is turned off and the transistor 32 is turned on and the potential VDD is given is electrically connected to the wiring 15b.
  • the wiring 15a has a high potential and the wiring 15b has a low potential, and the potential of the signal CLK is output to the output terminal OUT.
  • the wiring 15a has a low potential and the wiring 15b has a high potential, and the output terminal OUT and the wiring to which the potential VSS is given are electrically connected.
  • the output terminal OUT of the sequential circuit 10 has a pulse shape. Output signal is output.
  • the sequential circuit 10 can be used as a part of the gate driver circuit. ..
  • FIG. 2B is a timing chart showing an example of a driving method of the sequential circuit 10 shown in FIG. 2A.
  • FIG. 2B schematically shows the time change of the potential at the signal LIN, the signal RIN, the signal BDG, the signal CLK, the node N, and the output terminal OUT.
  • the node N corresponds to the node to which the gate of the transistor 22 is connected (see FIG. 2A).
  • FIG. 3A shows a configuration example of a sequential circuit 10a having a circuit 11 having a configuration partially different from that of FIG. 2A.
  • a synchronized signal can be used for the signal CLK1 and the signal PWC. Specifically, it is possible to use a signal in which the period of high potential and the period of low potential coincide with each other. At this time, if a signal having a high potential of potential VDD and a low potential of potential VSS is used for the signal CLK1 and the signal PWC, it is not necessary to increase the types of power supply potentials for driving the sequential circuit 30. preferable.
  • the signal BDG is output to the wiring to which the other of the source and drain of the transistor 51 is connected.
  • the signal BDG is supplied to the gate of the transistor 23 of the circuit 11a and the gate of the transistor 26, respectively.
  • the signal BDG can be maintained at a low potential for a long period of time, the signal BDG can be a signal having an extremely small duty ratio. Further, by providing the capacitance C4, it is possible to prevent the potential of the wiring from which the signal BDG is output from fluctuating due to electrical noise. Further, since it is not necessary to turn on the transistor 52 during the period when the signal BDG is at a low potential, the voltage stress applied to the transistor 52 can be alleviated and the fluctuation of the threshold voltage can be suppressed.
  • the signal BDG has a duty ratio of 5% or less, preferably 3% or less, more preferably 1% or less, still more preferably 0.5% or less, still more preferably 0. It can be a pulse signal of 1% or less.
  • FIG. 6 shows an example in which a transistor in which a pair of gates are electrically connected is applied to the transistor 51 and the transistor 52 included in the signal generation circuit 14a.
  • a transistor having one gate may be applied to the transistor 51 and the transistor 52.
  • a transistor in which one of the pair of gates is electrically connected to the wiring to which the potential VSS is given may be applied to the transistor 52.
  • the signal LIN has a high potential and the signal RIN2 has a low potential, so that the signal BDG has a high potential.
  • the potentials of the signal CLK1 and the signal PWC become high, so that the potentials of the nodes N1 and N2 rise.
  • a high potential is output to the output terminal SROUT and the output terminal GOUT.
  • the signal LIN has a low potential and the signal RIN1 has a high potential, so that the low potential is output to the output terminal SROUT and the output terminal GOUT.
  • the signal RIN2 becomes high potential, so that the signal BDG becomes low potential. Further, even after the signal RIN2 becomes low potential at time T17, the low potential of the signal BDG is maintained.
  • FIG. 8A is a diagram illustrating input / output terminals of the sequential circuit 30a.
  • the signal LIN, the signal RIN1, the signal RIN2, the signal CLK1, the signal CLK2, the signal CLK3, the signal PWC and the signal RES are input as input terminals, and the output terminal SROUT and the output terminal SROUT are input as output terminals. It has an output terminal GOUT.
  • the signal CK1, the signal CK2, the signal CK3, the signal PWC1, the signal RES, the signal SP, the output signal of the sequential circuit 30a_3, and the output signal of the sequential circuit 30a_4 are input, respectively, and the wiring OUT1 The output signal is output to.
  • the signal CK2, the signal CK3, the signal CK4, the signal PWC2, the signal RES, the output signal of the sequential circuit 30a_1, the output signal of the sequential circuit 30a_4, and the output signal of the sequential circuit 30a_5 are input, and the output signal is input to the wiring OUT2. Is output.
  • the signal CK3, the signal CK4, the signal CK1, the signal PWC3, the signal RES, the output signal of the sequential circuit 30a_2, the output signal of the sequential circuit 30a_5, and the output signal of the sequential circuit 30a_6 are input, and the output signal is input to the wiring OUT3. Is output.
  • the signal CK4, the signal CK1, the signal CK2, the signal PWC4, the signal RES, the output signal of the sequential circuit 30a_3, the output signal of the sequential circuit 30a_6, and the output signal of the sequential circuit 30a_7 (not shown) are input and wired.
  • the output signal is output to OUT4.
  • the signal SP Before the time T0 shown in FIG. 8C, the signal SP has a high potential and the signal CK1 has a low potential. At this time, a low potential is output to the wiring OUT1 to the wiring OUT6.
  • the signals CK1 to CK4 are signals shifted by a quarter cycle in order.
  • the signals PWC1 to PWC4 are also signals shifted by a quarter cycle in order. Therefore, as shown in FIG. 8C, signals such as the signal CK1 and the like, which are sequentially deviated by a quarter cycle, are output to the wiring OUT1 to the wiring OUT6 and the like.
  • the period in which the high potential is output to the wiring OUT1 to the wiring OUT6 or the like is a period of one half cycle of the signal CK1 or the like. That is, the period in which the wiring OUTn has a high potential and the period in which the wiring OUTn + 1 has a high potential overlap. As a result, it is possible to take a long period for selecting the wiring OUTn, so it is preferable to use such a driving method when the wiring load is large. That is, when the drive circuit 40a is a scanning line drive circuit for a display device having a large number of pixels or a display device having a large screen size, the charging / discharging period of the scanning line can be extended by using such a driving method.
  • FIG. 9 shows a circuit diagram of the signal generation circuit 14b.
  • the signal generation circuit 14b is a circuit that generates a signal BDG. Since the signal generation circuit 14b does not use the signal RIN2 as compared with the signal generation circuit 14a, the number of wires can be reduced.
  • the signal generation circuit 14b includes transistors 60 to 69, transistors 71, and transistors 72.
  • a signal LIN is given to the gate, a potential VDD is given to one of the source and the drain, and the other is electrically connected to the gate of the transistor 71.
  • the signal CLK3 is given to the gate, the potential VDD is given to one of the source and the drain, and the other is electrically connected to the gate of the transistor 71.
  • the signal RIN1 is given to the gate, the potential VDD is given to one of the source and the drain, and the other is electrically connected to the gate of the transistor 71.
  • a signal LIN is given to the gate, one of the source and the drain is electrically connected to the gate of the transistor 72, and the potential VSS is given to the other.
  • the signal CLK3 is given to the gate, one of the source and the drain is electrically connected to the gate of the transistor 72, and the potential VSS is given to the other.
  • the signal RIN1 is given to the gate, one of the source and the drain is electrically connected to the gate of the transistor 72, and the potential VSS is given to the other.
  • the transistor 71 is electrically connected to one of the source and drain of the transistor 72 and the wiring from which the signal BDG is output, while the potential VDD is given to one of the source and the drain.
  • the transistor 72 is provided with a potential VSS on the other side of the source and the drain.
  • the signal LIN has a low potential
  • the signal RIN1 has a high potential
  • the signal BDG has a high potential
  • the transistors 23 and 26 are turned on again, so that the potentials of the nodes N1 and N2 are low potentials. Drops to. Therefore, a low potential is output to the output terminal SROUT and the output terminal GOUT.
  • the signal BDG becomes low potential. After that, the high potential and the low potential are repeatedly input as the signal BDG, but since both the signal LIN and the signal RIN1 are low potentials, the low potentials of the output terminal SROUT and the output terminal GOUT are maintained.
  • FIG. 12A shows a diagram for explaining the input / output terminals of the sequential circuit 30b.
  • the sequential circuit 30b is different from the sequential circuit 30a in that it does not have a terminal into which the signal RIN2 is input.
  • FIG. 12B shows a configuration example of the drive circuit 40b using the sequential circuit 30b.
  • the drive circuit 40b has the same configuration except that the drive circuit 40a does not have a wiring for connecting to a terminal to which the signal RIN2 of the sequential circuit 30a_n is input.
  • FIG. 12C shows a timing chart related to the driving method of the driving circuit 40b. As shown in FIG. 12C, the same output signal can be obtained by the same driving method as that of the driving circuit 40a.
  • Transistor configuration example Hereinafter, a configuration example of a transistor that can be used in the sequential circuit illustrated above will be described.
  • the transistor illustrated below has a pair of gates sandwiching a semiconductor layer, and has a configuration in which one gate and one of the source and drain are electrically connected.
  • the transistors illustrated below can be applied to transistors 21 and the like in the sequential circuit exemplified above.
  • the transistor 100 is provided on the substrate 102 and has a conductive layer 106a, an insulating layer 103, a semiconductor layer 108, an insulating layer 110, a conductive layer 112a, and the like.
  • the conductive layer 106a is provided on the substrate 102.
  • the insulating layer 103 is provided so as to cover the substrate 102, the conductive layer 106a, and the like.
  • the island-shaped semiconductor layer 108 is provided on the insulating layer 103 and has a region overlapping with the conductive layer 106a.
  • the insulating layer 110 is provided so as to cover the semiconductor layer 108 and the insulating layer 103.
  • the conductive layer 112a is provided on the insulating layer 110 and has a region that overlaps with the semiconductor layer 108 and the conductive layer 106a.
  • the semiconductor layer 108 has a region 108i that functions as a channel forming region and a pair of low resistance regions 108n that are provided so as to sandwich the region 108i.
  • One of the pair of low resistance regions 108n functions as a source region of the transistor 100, and the other functions as a drain region.
  • the region 108i overlaps at least one of the conductive layer 112a and the conductive layer 106a.
  • the portion of the semiconductor layer 108 that overlaps with the conductive layer 112a is shown as a region 108i that functions as a channel forming region, but the portion that does not actually overlap with the conductive layer 112a but overlaps with the conductive layer 106a (low resistance).
  • a channel may also be formed in the portion including the region 108n).
  • the concentration of impurities contained in the low resistance region 108n is analyzed by, for example, an analytical method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • an analytical method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • boron contained in the low resistance region 108n may exist in a state of being bonded to oxygen. This can be confirmed by the XPS analysis, the spectral peak due to B 2 O 3 binding is observed. Further, in the XPS analysis, the peak intensity becomes extremely small to the extent that the spectral peak due to the presence of the boron element alone is not observed or is buried in the background noise observed near the lower limit of measurement.
  • the insulating layer 110 contains oxygen that can be desorbed by heating (also referred to as excess oxygen), the excess oxygen and the impurity element are combined and stabilized, so that the low resistance region 108n from the insulating layer 110 It is possible to suppress the supply of oxygen to. Further, since a part of the insulating layer 110 containing an oxidized impurity element is in a state where oxygen is difficult to diffuse, oxygen is discharged from above the insulating layer 110 into the low resistance region 108n via the insulating layer 110. It is possible to suppress the supply and prevent the low resistance region 108n from becoming high resistance.
  • the insulating layer 103 may have a single-layer structure or may have a laminated structure in which three or more layers are laminated. Further, in FIGS. 13B and 13C, the insulating layer 110 is shown as a single-layer structure, but it may have a laminated structure in which two or more layers are laminated.
  • the insulating layer 110 is provided so as to cover the end portion of the semiconductor layer 108, but the configuration is not limited to this.
  • the insulating layer 110 may be processed so that the upper surface shape of the insulating layer 110 substantially matches that of the conductive layer 112a. At this time, the upper surface of the low resistance region 108n of the semiconductor layer 108 is in contact with the insulating layer 118.
  • a layer that functions as a barrier film may be provided between the conductive layer 112a and the insulating layer 110.
  • a metal film, an alloy film, or a metal oxide film may be provided between the conductive layer 112a and the insulating layer 110.
  • the layer that functions as a barrier membrane it is preferable to use a material that is less likely to permeate at least one of oxygen and hydrogen, preferably both, than the insulating layer 110. This makes it possible to prevent oxygen from diffusing from the semiconductor layer 108 to the conductive layer 112a and hydrogen from diffusing from the conductive layer 112a to the semiconductor layer 108.
  • the carrier density of the region 108i that functions as the channel forming region of the semiconductor layer 108 can be made extremely low.
  • the metal oxide film that can be used for the layer that functions as the barrier film include an oxide insulating film such as an aluminum oxide film, a hafnium oxide film, and a hafnium aluminate film, or indium oxide, indium tin oxide, and silicon.
  • a conductive oxide film such as the contained indium tin oxide can be used.
  • the metal oxide film that functions as a barrier film an oxide material containing one or more of the same elements as the semiconductor layer 108, preferably a metal oxide film formed by using the same sputtering target as the semiconductor layer 108 is applied. It is preferable to do so.
  • oxygen can be suitably added to the insulating layer 110, the semiconductor layer 108, or the like by forming the metal oxide film in an atmosphere containing oxygen gas.
  • the metal oxide film may be removed after the metal oxide film is formed.
  • the transistor 100 has a conductive layer 120a and a conductive layer 120b on the insulating layer 118.
  • the conductive layer 120a functions as one of the source electrode and the drain electrode
  • the conductive layer 120b functions as the other of the source electrode and the drain electrode.
  • the conductive layer 120a and the conductive layer 120b are electrically connected to the low resistance region 108n of the semiconductor layer 108 at the openings 141a or 141b provided in the insulating layer 118 and the insulating layer 110, respectively.
  • the insulating layer 118 functions as a protective layer that protects the transistor 100.
  • an inorganic insulating material such as an oxide or a nitride can be used.
  • inorganic insulating materials such as silicon oxide, silicon nitride nitride, silicon nitride, silicon nitride oxide, aluminum oxide, aluminum nitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used.
  • the conductive layer 112a and the conductive layer 106a extend outward from the end portion of the semiconductor layer 108 in the channel width direction.
  • the entire semiconductor layer 108 in the channel width direction is covered with the conductive layer 112a and the conductive layer 106a via the insulating layer 110 and the insulating layer 103.
  • the transistor 100 has a configuration in which a conductive layer 106a that functions as a back gate and a conductive layer 120b that functions as the other of the source electrode and the drain electrode are electrically connected. Specifically, the conductive layer 106a and the conductive layer 120b are electrically connected via the conductive layer 112b.
  • the conductive layer 112b is a layer that is located on the same surface as the conductive layer 112a of the transistor 100 and is formed by processing the same conductive film.
  • the conductive layer 112b and the conductive layer 106a are electrically connected to each other in the opening 143 provided in the insulating layer 110 and the insulating layer 103.
  • the conductive layer 120b and the conductive layer 112b are electrically connected to each other in the opening 144 provided in the insulating layer 118.
  • one of the source and drain of the transistor 100 and the back gate are electrically connected to each other.
  • openings are formed in the insulating layer 118, the insulating layer 110, and the insulating layer 103, and the conductive layer 120b and the conductive layer 106a are not directly connected but are electrically connected via the conductive layer 112b. Is preferable.
  • the depth of the opening can be made shallow, so that the step in the opening is lowered, the step covering property of the conductive film covering the opening is enhanced, and the conductive film is divided without being able to cover the step. Problems can be prevented.
  • the conductive layer 112a that functions as a top gate is electrically connected to the conductive layer 106b that functions as wiring.
  • the conductive layer 112a and the conductive layer 106b are electrically connected to each other in the opening 142 provided in the insulating layer 110 and the insulating layer 103.
  • the conductive layer 106b is preferably a layer that is located on the same surface as the conductive layer 106a and is formed by processing the same conductive film.
  • the conductive layer 106b corresponds to the wiring electrically connected to the wiring 15b
  • the conductive layer 120a corresponds to the output terminal GOUT.
  • the conductive layer 120b corresponds to the wiring electrically connected to the output terminal SROUT
  • the conductive layer 120b corresponds to the wiring to which the potential VSS is given.
  • an oxide film for the insulating film 103b in contact with the semiconductor layer 108 of the insulating layer 103.
  • oxygen released from the insulating layer 103 is supplied to the semiconductor layer 108 due to heat applied during the manufacturing process of the transistor 100, and oxygen deficiency in the semiconductor layer 108 can be reduced, so that the reliability is high.
  • the transistor 100 can be realized.
  • the treatment for supplying oxygen to the insulating film 103b include plasma treatment and heat treatment in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating film 103b by an ion doping method, an ion implantation method, or the like.
  • oxygen is supplied into the insulating film 103b, and then the metal oxide film is removed. You may.
  • the semiconductor layer 108 into a film by a sputtering method in an atmosphere containing oxygen, the step of forming the semiconductor layer 108 and the step of supplying oxygen to the insulating film 103b can be combined.
  • FIG. 14A shows a schematic top view of the transistor 100A having a partially different configuration from the transistor 100.
  • 14B corresponds to a cross-sectional view of the cut surface at the alternate long and short dash line B1-B2 in FIG. 14A
  • FIG. 14C corresponds to a cross-sectional view of the cut surface at the alternate long and short dash line B3-B2 in FIG. 14A.
  • the transistor 100A has a configuration in which the conductive layer 112a that functions as a top gate and the conductive layer 120b are electrically connected.
  • the parts common to the transistor 100 will be omitted, and the parts different from each other will be mainly described.
  • the conductive layer 120b and the conductive layer 112a are electrically connected at the opening 144 provided in the insulating layer 118.
  • a part of the conductive layer 106a functions as wiring.
  • the conductive layer 106a corresponds to the wiring electrically connected to the wiring 15b
  • the conductive layer 120a corresponds to the output terminal GOUT.
  • the conductive layer 120b corresponds to the wiring electrically connected to the output terminal SROUT
  • the conductive layer 120b corresponds to the wiring to which the potential VSS is given.
  • the transistor 100A it is preferable to apply an oxide film capable of releasing oxygen by heating to the insulating layer 110. As a result, oxygen released from the insulating layer 110 is supplied to the semiconductor layer 108 due to heat applied during the manufacturing process of the transistor 100A, and oxygen deficiency in the semiconductor layer 108 can be reduced, so that the reliability is high. A transistor 100A can be realized.
  • a treatment of supplying oxygen into the insulating layer 110 after the film of the insulating layer 110 is formed and before the conductive layer 112a or the like is formed.
  • the treatment for supplying oxygen to the insulating layer 110 include plasma treatment and heat treatment in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating layer 110 by an ion doping method, an ion implantation method, or the like.
  • oxygen may be supplied to the insulating layer 110 by forming a metal oxide film on the insulating layer 110 in an atmosphere containing oxygen by a sputtering method. The metal oxide film may be removed after the film formation, or may remain between the conductive layer 112a and the insulating layer 110.
  • the threshold voltage of the transistor 100A may be positively shifted.
  • the source potential for example, potential VSS
  • VSS potential
  • a defect level exists at or near the interface between the semiconductor layer 108 and the insulating layer 110. Even so, the positive shift of the threshold voltage of the transistor 100A can be suppressed. Therefore, the transistor 100A can be said to be an extremely reliable transistor.
  • FIG. 15A shows a schematic top view of a configuration in which a transistor 100, a transistor 150, and a capacitance 160 are connected.
  • FIG. 15B corresponds to a cross-sectional view of the cut surface at the alternate long and short dash line C1-C2 in FIG. 15A
  • FIG. 15C corresponds to a cross-sectional view of the cut surface at the alternate long and short dash line C3-C4 in FIG. 15A.
  • FIG. 15B includes a cross section of the transistor 150 in the channel length direction and a cross section of the capacitance 160.
  • FIG. 15C includes a cross section of the transistor 150 in the channel width direction.
  • FIG. 16 shows a schematic top view of FIG. 15A excluding the conductive layer 120a to the conductive layer 120c. In FIG. 16, only the contours of the conductive layer 120a to the conductive layer 120c are shown by broken lines.
  • the transistor 100 is a transistor in which a second gate electrode (bottom gate electrode) located on the substrate 102 side and one of a source and a drain are electrically connected, and the configuration illustrated in FIG. 13A or the like can be incorporated. ..
  • the transistor 150 is a transistor that is located on the same surface as the transistor 100 and is manufactured through the same process.
  • the transistor 150 has a configuration in which a pair of gates are electrically connected.
  • the capacity 160 can be manufactured through the same steps as the transistor 100 and the transistor 150.
  • the transistor 150 includes a conductive layer 106c, part of which functions as a second gate electrode, an insulating layer 103, which partially functions as a second gate insulating layer, a semiconductor layer 108a, and a part of the first gate insulation. It has an insulating layer 110 that functions as a layer, and a conductive layer 112c that partially functions as a first gate electrode.
  • the semiconductor layer 108a has a region 108ai that functions as a channel forming region and a pair of low resistance regions 108an that function as sources and drains.
  • the transistor 150 has a conductive layer 120c electrically connected to one of the pair of low resistance regions 108an and a conductive layer 120a electrically connected to the other.
  • the conductive layer 120a is electrically connected to the low resistance region 108n (not shown) of the transistor 100.
  • the conductive layer 120a and the conductive layer 120c are electrically connected to the low resistance region 108an at the openings 141d or 141c provided in the insulating layer 118 and the insulating layer 110, respectively.
  • the conductive layer 112c and the conductive layer 106c are electrically connected to each other in the openings 145 provided in the insulating layer 110 and the insulating layer 103. That is, the transistor 150 has a configuration in which a pair of gate electrodes provided so as to sandwich the semiconductor layer 108a are electrically connected.
  • the semiconductor layer 108a can be electrically surrounded by the electric field generated by the pair of gate electrodes.
  • the same potential is applied to the conductive layer 106c and the conductive layer 112c.
  • an electric field for inducing a channel can be effectively applied to the semiconductor layer 108a, so that the on-current of the transistor 150 can be increased. Therefore, the transistor 150 can be miniaturized.
  • the conductive layer 112c and the conductive layer 106c may not be connected to each other. At this time, a constant potential may be given to one of the pair of gate electrodes, and a signal for driving the transistor 150 may be given to the other. At this time, the threshold voltage when the transistor 150 is driven by the other gate electrode can also be controlled by the potential given to one gate electrode.
  • the capacity 160 is composed of a part of the semiconductor layer 108a (a part of the low resistance region 108an), a part of the insulating layer 103, and a part of the conductive layer 106c.
  • the insulating layer 103 functions as a dielectric layer
  • the conductive layer 106c and the semiconductor layer 108a each function as a pair of electrodes.
  • a plurality of openings 141e are provided in the insulating layer 118 and the insulating layer 110, and in the opening 141e, the conductive layer 120a and the low resistance region 108an are electrically connected. Is connected.
  • the conductive layer 120a functions as an auxiliary wiring (auxiliary electrode) having a capacity of 160 in addition to the function as one of the source electrode and the drain electrode of the transistor 150. Further, it is preferable that the conductive layer 120a comes into contact with the low resistance region 108an at a plurality of locations, because these contact resistances can be reduced and the parasitic resistance of the capacitance 160 can be reduced.
  • the conductive layer 106c and the low resistance region 108an are provided.
  • the thickness of the insulating layer functioning as the dielectric layer can be reduced and the capacity can be increased.
  • the conductive layer 120a can also serve as one of the source and drain electrodes of the transistor 100, one of the source and drain electrodes of the transistor 150, and one of the capacitance 160. .. Further, the island-shaped semiconductor layer 108a can serve as a part of the transistor 150 and a part of the capacitance 160. With such a configuration, the occupied area of the circuits shown in FIGS. 15A and 16 can be reduced.
  • the configuration shown in FIG. 15A and the like can be applied to a part of the above-mentioned sequential circuit.
  • the transistor 100 when applied to the sequential circuit 30 illustrated in FIG. 5B, the transistor 100 may be applied to the transistor 21 or the transistor 24, the transistor 150 may be applied to the transistor 22 or the transistor 25, and the capacitance 160 may be applied to the capacitance C1 or the capacitance C3, respectively.
  • the conductive layer 106b corresponds to the wiring electrically connected to the wiring 15b
  • the conductive layer 120a corresponds to the wiring electrically connected to the output terminal GOUT or the output terminal SROUT
  • the conductive layer 120b corresponds to the potential VSS.
  • the conductive layer 106c corresponds to the wiring electrically connected to the wiring 15a via the transistor 23 or the transistor 26, and the conductive layer 120c corresponds to the wiring to which the signal CLK1 or the signal PWC is given. To do.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the semiconductor device include a sputtering method, a chemical vapor deposition (CVD) method, a vacuum vapor deposition method, and a pulsed laser deposition (PLD: Pulsed Laser Deposition).
  • CVD chemical vapor deposition
  • PVD Pulsed Laser Deposition
  • atomic layer deposition ALD: Atomic Layer Deposition
  • CVD method examples include a plasma chemical vapor deposition (PECVD: Plasma Enhanced CVD) method and a thermal CVD method.
  • PECVD plasma chemical vapor deposition
  • thermal CVD there is an organometallic chemical vapor deposition (MOCVD: Metal Organic CVD) method.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) that make up the semiconductor device are spin coated, dip, spray coated, inkjet, dispense, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating. , Knife coat and the like.
  • the thin film when processing a thin film constituting a semiconductor device, it can be processed by using a photolithography method or the like.
  • the thin film may be processed by a nanoimprint method, a sandblast method, a lift-off method, or the like.
  • the island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • photolithography methods There are typically the following two methods as photolithography methods.
  • One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask.
  • the other is a method in which a photosensitive thin film is formed and then exposed and developed to process the thin film into a desired shape.
  • a dry etching method, a wet etching method, a sandblasting method, etc. can be used for etching the thin film.
  • FIGS. 17A to 18D show cross-sectional views at each stage of the manufacturing process of the transistor 100.
  • the cross section of the transistor 100 in the channel length direction is shown side by side on the left side of the alternate long and short dash line, and the cross section in the channel width direction is shown side by side on the right side.
  • a conductive film is formed on the substrate 102 and processed by etching to form a conductive layer 106a that functions as a second gate electrode (FIG. 17A).
  • the wiring resistance can be reduced by using a conductive film containing copper as the conductive film to be the conductive layer 106a.
  • a conductive film containing copper as the conductive film to be the conductive layer 106a.
  • the transistor 100 when the transistor 100 is applied to a large display device or a display device having a high resolution, it is preferable to use a conductive film containing copper in the conductive layer 106a.
  • the insulating layer 103 suppresses the diffusion of copper elements toward the semiconductor layer 108, so that a highly reliable transistor can be realized.
  • the insulating layer 103 can be formed by using a PECVD method, an ALD method, a sputtering method, or the like.
  • each insulating film constituting the insulating layer 103 is preferably formed by the PECVD method.
  • a nitrogen-containing insulating film such as a silicon nitride film, a silicon oxide film, an aluminum nitride film, or a hafnium nitride film can be used.
  • a dense silicon nitride film formed by using a PECVD apparatus By using such an insulating film containing nitrogen, it is possible to suitably suppress the diffusion of impurities from the surface to be formed side even when the thickness is thin.
  • oxygen in the insulating film 103b diffuses to the conductive layer 106a and the like, the oxygen contained in the insulating film 103b is reduced, and the conductive layer 106a Etc. can be suppressed from being oxidized.
  • the oxidative nitride refers to a material having a higher oxygen content than nitrogen as its composition
  • the nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition.
  • the description of silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • the description of silicon nitride refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • oxide nitride and a nitride oxide containing the same element when an oxide nitride and a nitride oxide containing the same element are described, the oxide nitride has a higher oxygen content than the nitride oxide, and Materials that satisfy either or both of the low nitrogen contents are included.
  • nitride oxides include materials that satisfy either or both of having a lower oxygen content and a higher nitrogen content than oxide nitrides.
  • silicon oxide and silicon nitride silicon oxide contains a material having a higher oxygen content and a lower nitrogen content than silicon nitride.
  • silicon nitride contains a material having a lower oxygen content and a higher nitrogen content than silicon oxide.
  • the insulating film 103b in contact with the semiconductor layer 108 is preferably formed of an insulating film containing an oxide.
  • an oxide film for the insulating film 103b it is preferable to use an oxide film for the insulating film 103b.
  • the insulating film 103b it is preferable to use a dense insulating film in which impurities such as water are not easily adsorbed on the surface thereof. Further, it is preferable to use an insulating film having as few defects as possible and reduced impurities such as water and hydrogen.
  • Examples of the insulating film 103b include a silicon oxide film, a silicon nitride film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, and a magnesium oxide film.
  • An insulating film containing at least one lanthanum oxide film, cerium oxide film, and neodymium oxide film can be used. In particular, it is preferable to use a silicon oxide film or a silicon nitride nitride film as the insulating film 103b.
  • the insulating film 103b has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating film 103b is preferably an insulating film capable of releasing oxygen by heating.
  • forming the insulating film 103b in an oxygen atmosphere performing heat treatment on the insulating film 103b after film formation in an oxygen atmosphere, plasma treatment in an oxygen atmosphere after forming the insulating film 103b, and the like.
  • Oxygen can also be supplied into the insulating film 103b by performing this or by forming an oxide film on the insulating film 103b in an oxygen atmosphere.
  • an oxidizing gas for example, nitrous oxide or ozone
  • oxygen may be supplied from the insulating film into the insulating film 103b by forming an insulating film capable of releasing oxygen by heating on the insulating film 103b and then performing a heat treatment.
  • oxygen may be supplied to the insulating film 103b by a plasma ion doping method, an ion implantation method, or the like.
  • the insulating film 103b is formed thicker than the insulating film 103a.
  • the thickness of the insulating film 103b is 2 times or more and 50 times or less, preferably 3 times or more and 30 times or less, more preferably 5 times or more and 20 times or less, still more preferably 7 times or more and 15 times or less, typical of the insulating film 103a.
  • the thickness is preferably about 10 times.
  • the metal oxide film to be the semiconductor layer 108 is formed by the sputtering method in an atmosphere containing oxygen, oxygen can be supplied into the insulating film 103b. Then, after forming the metal oxide film to be the semiconductor layer, the heat treatment may be performed. By the heat treatment, oxygen in the insulating film 103b can be more effectively supplied to the metal oxide film, and oxygen deficiency in the metal oxide film can be reduced.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film 108f is preferably a dense film with as few defects as possible. Further, the metal oxide film 108f is preferably a high-purity film in which impurities such as hydrogen and water are reduced as much as possible. In particular, it is preferable to use a crystalline metal oxide film as the metal oxide film 108f.
  • oxygen gas and an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • oxygen flow rate ratio the ratio of oxygen gas to the entire film formation gas
  • a high-quality transistor can be realized.
  • the lower the oxygen flow rate ratio the lower the crystallinity of the metal oxide film, and the transistor can be made with an increased on-current.
  • the substrate temperature may be room temperature or higher and 250 ° C. or lower, preferably room temperature or higher and 200 ° C. or lower, and more preferably the substrate temperature is room temperature or higher and 140 ° C. or lower.
  • productivity is increased, which is preferable.
  • the crystallinity can be lowered by forming a metal oxide film at a substrate temperature of room temperature or in a state where the substrate is not intentionally heated.
  • oxygen can be supplied to the insulating layer 103 at the time of forming the metal oxide film 108f.
  • the oxygen supplied into layer 103 can be increased. Since the oxygen flow rate ratio or oxygen partial pressure at the time of film formation of the metal oxide film 108f also affects the crystallinity of the metal oxide film 108f or the electrical characteristics of the transistor, it is based on the required electrical characteristics of the transistor and the like. Can be decided.
  • the oxygen flow rate ratio or the oxygen partial pressure at the time of film formation of the metal oxide film 108f may be appropriately determined within the range of 10% or more and 100% or less, preferably 20% or more and 100% or less.
  • the metal oxide film 108f is formed by the sputtering method in an atmosphere containing oxygen
  • the surface of the insulating layer 103 is covered with the metal oxide film 108f in the middle of film formation.
  • an extremely large amount of oxygen can be trapped in the insulating layer 103.
  • the heat treatment can be performed at a temperature of 70 ° C. or higher and 200 ° C. or lower in a reduced pressure atmosphere.
  • the heat treatment can also be performed in the film forming apparatus of the metal oxide film 108f.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • plasma treatment in an atmosphere containing dinitrogen monoxide (N 2 O) oxidizing gas such as oxygen may be supplied to the insulating layer 103.
  • oxygen can be supplied while suitably removing organic substances on the surface of the insulating layer 103. After such treatment, it is preferable to continuously form the metal oxide film 108f without exposing the surface of the insulating layer 103 to the atmosphere.
  • the semiconductor layer 108 has a laminated structure in which a plurality of metal oxide films are laminated, after the metal oxide film to be formed first is formed, the surface thereof is continuously formed without being exposed to the atmosphere. It is preferable to form the following metal oxide film.
  • the metal oxide films When laminating a plurality of metal oxide films, it is possible to obtain a laminated film in which metal oxide films having different compositions are laminated by using sputtering targets having different compositions. Alternatively, the same sputtering target can be used, and the metal oxide films can be laminated with different film forming conditions.
  • the film forming conditions include the type of film forming gas, the flow rate of the film forming gas, the flow rate ratio of the film forming gas, the pressure in the film forming chamber, the substrate temperature (stage temperature), and the electric power.
  • the higher the electric power the higher the film forming speed. Further, the lower the electric power, the more the film forming speed can be suppressed, and the in-plane variation such as the film thickness and the film quality can be reduced. Therefore, by using the same sputtering target and laminating a metal oxide film formed under high power conditions and a metal oxide film formed under lower power conditions, in-plane variation can be reduced. At the same time, the film formation speed can be increased.
  • a metal oxide film can be first formed on the insulating layer 103 with a low electric power, and then a metal oxide film can be formed with a higher electric power.
  • the film formation at low power and the film formation at high power may be repeated.
  • the higher the electric power at the time of film formation the higher the density (dense) metal oxide film is formed.
  • the lower the electric power at the time of film formation the lower the density of the metal oxide film can be obtained.
  • the metal oxide film formed with low power has a feature that more oxygen can be supplied to the layer located below the metal oxide film at the time of film formation.
  • the semiconductor layer 108 can have a laminated structure of a metal oxide film formed from the insulating layer 103 side with low power and a metal oxide film formed with high power. As a result, a large amount of oxygen can be supplied to the insulating layer 103. Further, since the upper side of the semiconductor layer 108 can be made dense, the semiconductor layer 108 is less likely to be etched when the opening 141a or 141b is formed later, so that the manufacturing yield can be increased.
  • the semiconductor layer 108 may have a laminated structure of a metal oxide film formed from the insulating layer 103 side with high power and a metal oxide film formed with low power.
  • a film with high power it is possible to prevent impurities remaining in the film forming chamber from being mixed in the metal oxide film.
  • the metal oxide film is formed with low power on the dense metal oxide film formed with high power, the second layer metal oxide film also tends to be dense.
  • the crystallinity of the second layer can be enhanced by reflecting the crystallinity.
  • oxygen can be directly supplied to the metal oxide film on the first layer, so that the film is formed during the film formation of the semiconductor layer 108. Oxygen deficiency can be reduced.
  • an island-shaped semiconductor layer 108 is formed by etching a part of the metal oxide film 108f (FIG. 17D).
  • either one or both of the wet etching method and the dry etching method may be used.
  • a part of the insulating layer 103 that does not overlap with the semiconductor layer 108 may be etched and thinned.
  • the insulating film 103b may disappear by etching and the surface of the insulating film 103a may be exposed.
  • the heat treatment it is preferable to perform the heat treatment after the metal oxide film 108f is formed or the metal oxide film 108f is processed into the semiconductor layer 108.
  • heat treatment hydrogen or water contained in or adsorbed on the surface of the metal oxide film 108f or the semiconductor layer 108 can be removed. Further, the heat treatment may improve the film quality of the metal oxide film 108f or the semiconductor layer 108 (for example, reduction of defects, improvement of crystallinity, etc.).
  • oxygen supplied to the insulating layer 103 at the time of forming the metal oxide film 108f can be diffused to the entire insulating layer 103.
  • a large amount of supplied oxygen is present in the upper part of the insulating layer 103, and oxygen may be easily desorbed.
  • a large amount of oxygen may be desorbed from the exposed surface of the insulating layer 103. Therefore, by diffusing oxygen throughout the insulating layer 103 by heat treatment, it is possible to maintain a state in which a large amount of oxygen is trapped in the insulating layer 103 even after the film is formed on the insulating layer 110.
  • oxygen can be supplied from the insulating layer 103 to the metal oxide film 108f or the semiconductor layer 108 by heat treatment. At this time, it is more preferable to perform heat treatment before processing the semiconductor layer 108 because oxygen desorbed from the insulating layer 103 can be efficiently supplied to the metal oxide film 108f.
  • water, hydrogen, etc. can be desorbed from the insulating layer 103 by heat treatment.
  • heat treatment is performed after processing the semiconductor layer 108, water or hydrogen or the like is easily desorbed from the exposed portion of the insulating layer 103, and water or hydrogen or the like desorbed from the insulating layer 103 is removed from the semiconductor layer 108. It can be prevented from being supplied inside.
  • the semiconductor layer 108 is processed and then heat-treated.
  • the temperature of the heat treatment can be typically 150 ° C. or higher and lower than the strain point of the substrate, 200 ° C. or higher and 500 ° C. or lower, 250 ° C. or higher and 450 ° C. or lower, or 300 ° C. or higher and 450 ° C. or lower.
  • the heat treatment can be performed in an atmosphere containing noble gas or nitrogen. Alternatively, after heating in the atmosphere, heating may be performed in an atmosphere containing oxygen. Alternatively, it may be heated in a dry air atmosphere. It is preferable that the atmosphere of the heat treatment does not contain hydrogen, water, etc. as much as possible.
  • an electric furnace, an RTA (Rapid Thermal Anneal) device, or the like can be used. By using the RTA device, the heat treatment time can be shortened.
  • the heat treatment may not be performed if it is unnecessary. Further, the heat treatment is not performed here, and may be combined with the heat treatment performed in a later step. In addition, it may be possible to combine the heat treatment with a treatment under a high temperature (for example, a film forming step) in a later step.
  • a high temperature for example, a film forming step
  • the insulating film constituting the insulating layer 110 is preferably formed by the PECVD method.
  • Examples of the insulating layer 110 include a silicon oxide film, a silicon nitride film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, and a magnesium oxide film.
  • An insulating layer containing at least one lanthanum oxide film, cerium oxide film, and neodymium oxide film can be used.
  • the insulating layer 110 in contact with the semiconductor layer 108 preferably has a laminated structure of an oxide insulating film. Further, it is more preferable that the insulating layer 110 has a region containing oxygen in excess of the stoichiometric composition. In other words, the insulating layer 110 preferably has an insulating film capable of releasing oxygen.
  • the insulating layer 110 it is preferable to apply a laminated film in which three insulating films having different film forming conditions are laminated. At this time, it is particularly preferable to use a silicon oxide film or a silicon nitride nitride film for all three insulating films.
  • the first insulating film is formed on the semiconductor layer 108, it is preferable that the first insulating film is formed under conditions that do not damage the semiconductor layer 108 as much as possible. For example, it is possible to form a film under a condition in which the film forming rate (also referred to as a film forming rate) is sufficiently lower than that of other films. For example, when a silicon oxide nitride film is formed as the first insulating film by the plasma CVD method, it should be formed under low power conditions, and the flow rate of the deposited gas containing silicon such as silane and disilane in the film-forming gas. The film formation rate can be lowered and the damage given to the semiconductor layer 108 can be extremely reduced.
  • the film forming rate also referred to as a film forming rate
  • the second-layer insulating film is preferably a film formed under conditions where the film-forming rate is higher than that of the first-layer insulating film. This makes it possible to improve productivity.
  • the third layer insulating film is preferably an extremely dense film in which defects on the surface are reduced and impurities contained in the atmosphere such as water are not easily adsorbed.
  • the film can be formed under a condition that the film forming rate is sufficiently low.
  • the plasma treatment can be performed on the surface of the semiconductor layer 108 before forming the insulating layer 110.
  • impurities such as water adsorbed on the surface of the semiconductor layer 108 can be reduced. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating layer 110 can be reduced, so that a highly reliable transistor can be realized.
  • the plasma treatment can be performed in an atmosphere containing one or more of, for example, oxygen, ozone, nitrogen, nitrous oxide, and argon. Further, it is preferable that the plasma treatment and the film formation of the insulating layer 110 are continuously performed without being exposed to the atmosphere.
  • heat treatment it is preferable to perform heat treatment after forming the insulating layer 110.
  • heat treatment hydrogen or water contained in the insulating layer 110 or adsorbed on the surface can be removed.
  • defects in the insulating layer 110 can be reduced.
  • oxygen contained in the insulating layer 103 can be desorbed by heat treatment and supplied to the semiconductor layer 108.
  • the semiconductor layer 108 may be damaged and defects such as oxygen deficiency may be generated in the semiconductor layer 108. Therefore, by performing heat treatment after the film formation of the insulating layer 110, oxygen deficiency in the semiconductor layer 108 can be reduced by the oxygen supplied from the insulating layer 103, and a highly reliable transistor can be realized.
  • the heat treatment may not be performed if it is unnecessary. Further, the heat treatment is not performed here, and may be combined with the heat treatment performed in a later step. In addition, it may be possible to combine the heat treatment with a treatment under a high temperature (for example, a film forming step) in a later step.
  • a high temperature for example, a film forming step
  • the conductive layer 112a and the conductive layer 112b it is preferable to use a metal or alloy material having low resistance. Further, as the conductive layer 112a and the conductive layer 112b, it is preferable to use a material that does not easily release hydrogen and that does not easily diffuse hydrogen. Further, it is preferable to use a material that is hard to oxidize as the conductive layer 112a and the conductive layer 112b.
  • the conductive layer 112a and the conductive layer 112b are preferably formed by a sputtering method using a sputtering target containing a metal or an alloy.
  • the conductive layer 112a and the conductive layer 112b are laminated films in which a conductive film that is hard to oxidize and hydrogen is hard to diffuse and a conductive film having low resistance are laminated.
  • a part of the insulating layer 110 may be etched to form a thin film.
  • the opening 143 shown in FIGS. 13A to 13C a part of the insulating layer 110 and the insulating layer 103 is first etched before forming the conductive film to be the conductive layer 112a and the conductive layer 112b.
  • An opening 143 that reaches the conductive layer 106a is formed.
  • a conductive film to be the conductive layer 112a and the conductive layer 112b is formed on the insulating layer 110 so as to cover the opening 143, and the conductive film is processed to form the conductive layer 112a and the conductive layer 112b. ..
  • the conductive layer 112b that is electrically connected to the conductive layer 106a can be formed in the opening 143.
  • a process of supplying (also referred to as addition or injection) of an impurity element to the semiconductor layer 108 via the insulating layer 110 is performed (FIG. 18A).
  • the low resistance region 108n can be formed in the region of the semiconductor layer 108 that is not covered by the conductive layer 112a.
  • the conditions for supplying the impurity elements are set in consideration of the material or thickness of the conductive layer 112a as a mask so that the impurity elements are not supplied to the region overlapping the conductive layer 112a of the semiconductor layer 108 as much as possible. It is preferable to determine. As a result, a channel forming region in which the impurity concentration is sufficiently reduced can be formed in the region overlapping the conductive layer 112a of the semiconductor layer 108.
  • Examples of the impurity element supply treatment include plasma treatment in an atmosphere containing the impurity element to be supplied.
  • hydrogen can be supplied to the semiconductor layer 108 via the insulating layer 110 by performing plasma treatment in an atmosphere containing hydrogen gas or ammonia gas.
  • FIG. 18A schematically shows how impurities are supplied to the semiconductor layer 108 via the insulating layer 110 by being exposed to the plasma 140.
  • a dry etching apparatus As an apparatus capable of generating plasma 140, a dry etching apparatus, an ashing apparatus, a plasma CVD apparatus, a high-density plasma CVD apparatus, or the like can be used.
  • the plasma treatment and the film forming process are continuously performed in the same film forming chamber of the film forming apparatus for forming the insulating layer 118.
  • a processing gas containing hydrogen gas can be supplied to the film forming chamber to perform plasma treatment, and then the film forming gas can be supplied to the film forming chamber to form the insulating layer 118.
  • the plasma treatment and the film forming treatment are performed under the same conditions of the substrate temperature (the temperature of the stage that holds the substrate).
  • the impurity element can be supplied to the semiconductor layer 108 via the insulating layer 110. Therefore, even when the semiconductor layer 108 has crystallinity, the damage to the semiconductor layer 108 when the impurity element is supplied can be reduced, and the crystallinity can be suppressed from being impaired. Therefore, it is suitable when the electrical resistance increases due to the decrease in crystallinity.
  • a plasma ion doping method or an ion implantation method can be preferably used as the supply treatment of the impurity element.
  • the concentration profile in the depth direction can be controlled with high accuracy by the acceleration voltage of ions, the dose amount, and the like.
  • Productivity can be increased by using the plasma ion doping method.
  • the ion implantation method using mass separation the purity of the supplied impurity element can be increased.
  • the highest concentration is obtained at the interface between the semiconductor layer 108 and the insulating layer 110, or the portion of the semiconductor layer 108 near the interface, or the portion of the insulating layer 110 near the interface.
  • the impurity element having an optimum concentration can be supplied to both the semiconductor layer 108 and the insulating layer 110 in one treatment.
  • Impurity elements include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and noble gases.
  • Typical examples of rare gases include helium, neon, argon, krypton, xenon and the like.
  • a gas containing the above-mentioned impurity element can be used.
  • B 2 H 6 gas, BF 3 gas, or the like can be typically used.
  • PH 3 gas can be typically used.
  • a mixed gas obtained by diluting these raw material gases with a rare gas may be used.
  • raw material gas CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 , (C 5 H 5 ) 2 Mg, rare gas, etc.
  • the ion source is not limited to gas, and a solid or liquid may be heated and vaporized.
  • impurity elements can be controlled by setting conditions such as acceleration voltage or dose amount in consideration of the composition, density, thickness, etc. of the insulating layer 110 and the semiconductor layer 108.
  • Insulation Layer 118 [Formation of Insulation Layer 118] Subsequently, the insulating layer 110, the conductive layer 112a, the conductive layer 112b, and the like are covered to form the insulating layer 118 (FIG. 18B).
  • the film formation temperature of the insulating layer 118 may be determined in consideration of these matters.
  • the film formation temperature of the insulating layer 118 is, for example, 150 ° C. or higher and 550 ° C. or lower, preferably 160 ° C. or higher and 500 ° C. or lower, more preferably 180 ° C. or higher and 450 ° C. or lower, and further preferably 250 ° C. or higher and 400 ° C. or lower. Is preferable.
  • heat treatment may be performed after the insulating layer 118 is formed.
  • the low resistance region 108n may be made more stable and have low resistance.
  • the impurity elements are appropriately diffused and locally homogenized, and a low resistance region 108n having an ideal concentration gradient of the impurity elements can be formed. If the temperature of the heat treatment is too high (for example, 500 ° C. or higher), impurity elements may diffuse into the channel formation region, which may lead to deterioration of the electrical characteristics or reliability of the transistor.
  • the heat treatment may not be performed if it is unnecessary. Further, the heat treatment is not performed here, and may be combined with the heat treatment performed in a later step. In addition, if there is a treatment under high temperature (for example, a film forming step) in a later step, it may be possible to combine the heat treatment.
  • opening 141a, opening 141b, and opening 144 are formed.
  • a part of the insulating layer 118 is etched to form an opening 144 reaching the conductive layer 112b. Further, by etching a part of the insulating layer 118 and the insulating layer 110, an opening 141a and an opening 141b reaching the low resistance region 108n are formed (FIG. 18C).
  • the formation of the opening 144 and the formation of the opening 141a and the opening 141b may be performed at the same time or separately. When performed at the same time, it is preferable to etch the insulating layer 110 located at the opening 141a and the opening 141b under the condition that the conductive layer 112b located at the bottom of the opening 144 is not easily etched.
  • a conductive film is formed on the insulating layer 118 so as to cover the opening 141a, the opening 141b, and the opening 144, and the conductive film is processed into a desired shape to form the conductive layer 120a and the conductive layer 120a.
  • Layer 120b is formed (FIG. 18D).
  • the transistor 100 can be manufactured by the above steps. For example, when the transistor 100 is applied to a pixel of a display device or a drive circuit, a step of forming one or more of a protective insulating layer, a flattening layer, a pixel electrode, or wiring may be added after this. ..
  • the transistor 100A illustrated in Configuration Example 2 When the transistor 100A illustrated in Configuration Example 2 is manufactured, it can be manufactured by different patterns of the conductive layer 112a and the conductive layer 106a.
  • the conductive layer 106b and the conductive layer 106c are formed by processing the same conductive film as the conductive layer 106a, and the semiconductor layer 108a is the same as the semiconductor layer 108.
  • the metal oxide film is processed and formed, the conductive layer 112c is formed by processing the same conductive film as the conductive layer 112a and the conductive layer 112b, and the conductive layer 120c is the same as the conductive layer 120a and the conductive layer 120b.
  • the conductive film may be processed to form the conductive film.
  • the opening 142 and the opening 145 may be formed in the same manner as the opening 143, and the opening 141c, the opening 141d, and the opening 141e may be formed in the same manner as the opening 141a.
  • the transistor 100, the transistor 150, and the capacitance 160 can be formed on the same substrate through the same process without increasing the number of processes.
  • the transistor shown in FIG. 19A has a configuration in which the low resistance region 108n of the semiconductor layer 108 and the insulating layer 118 are in contact with each other.
  • hydrogen can be suitably supplied to the low resistance region 108n during the process of forming the insulating layer 118.
  • hydrogen can be supplied from the insulating layer 118 to the low resistance region 108n by performing a heat treatment after forming the insulating layer 118 or by applying heat in a later step.
  • the insulating layer 118 a silicon nitride film or an insulating film containing nitrogen such as a silicon nitride film can be preferably used.
  • the insulating layer 118 can have both a function of releasing hydrogen and a function of a barrier film against water, hydrogen, or the like.
  • the insulating layer 118 can be formed in contact with a part of the semiconductor layer 108 having the low resistance region 108n to sufficiently reduce the resistance of the part of the semiconductor layer 108, the insulating layer 118 may be formed. , It is not always necessary to use an insulating film that can release hydrogen by heating. At this time, as the insulating layer 118, an insulating film containing oxygen such as a silicon oxide film or a silicon nitride film can be used as the insulating layer 118.
  • the impurity element may be supplied and the impurity element may be supplied to the low resistance region 108n via the insulating layer 118.
  • the insulating layer 118 does not necessarily have to be an insulating film capable of releasing hydrogen by heating.
  • the transistor shown in FIG. 19B is described above in that it does not have a conductive layer 106a that functions as a bottom gate, does not have an opening 143, an opening 144, or the like, and does not have a conductive layer 112b. It is mainly different from the transistor 100.
  • FIG. 19C shows a schematic cross-sectional view of a transistor in which the insulating layer 110 is processed so that the top surface shape substantially matches that of the conductive layer 112a, as in the modified example 1.
  • the transistor illustrated above can be applied not only to a sequential circuit but also to a transistor provided in a pixel of a display device. At this time, the transistor provided in the sequential circuit and the transistor provided in the pixels of the display device can be manufactured on the same substrate through the same process. This makes it possible to manufacture a highly reliable display device at low cost.
  • ⁇ substrate ⁇ There are no major restrictions on the material of the substrate 102, but at least it must have heat resistance sufficient to withstand the subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102. You may. Further, those having a semiconductor element provided on these substrates may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the semiconductor device may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate 102 and the semiconductor device. The release layer can be used for separating the semiconductor device from the substrate 102 and reprinting it on another substrate after partially or completely completing the semiconductor device on the release layer. At that time, the semiconductor device can be reprinted on a substrate having inferior heat resistance or a flexible substrate.
  • Conducting film Materials that can be used for conductive layers such as the gates, sources and drains of transistors, as well as various wiring and electrodes that make up semiconductor devices include aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, and gold. Examples thereof include metals such as silver, zinc, tantalum, manganese, iron, niobium, cobalt, and tungsten, or alloys containing the same as a main component. Further, a film containing these materials can be used as a single layer or as a laminated structure.
  • a single-layer structure of an aluminum film containing silicon a two-layer structure in which an aluminum film is laminated on a titanium film, a two-layer structure in which an aluminum film is laminated on a tungsten film, and a copper film on a copper-magnesium-aluminum alloy film.
  • Two-layer structure for laminating, two-layer structure for laminating copper film on titanium film, two-layer structure for laminating copper film on tungsten film, titanium film or titanium nitride film, and aluminum film or copper film on top of it A three-layer structure, a molybdenum film or a molybdenum nitride film, on which a titanium film or a titanium nitride film is formed, and an aluminum film or a copper film on which an aluminum film or a copper film is laminated, and then a molybdenum film or There is a three-layer structure that forms a molybdenum nitride film.
  • Oxides such as indium oxide, tin oxide, and zinc oxide may be used. Further, it is preferable to use copper containing manganese because the controllability of the shape by etching is improved.
  • the conductive layer constituting the semiconductor device includes In-Sn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, and In-Zn oxide. It is also possible to apply an oxide conductor such as an oxide, an In-Sn-Si oxide, an In-Ga-Zn oxide, or a metal oxide.
  • an oxide conductor (OC: Oxide Conductor)
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide becomes highly conductive and becomes a conductor.
  • a metal oxide that has been made into a conductor can be called an oxide conductor.
  • a laminated structure of a conductive film containing the above-mentioned oxide conductor (metal oxide) and a conductive film containing a metal or alloy may be used as the conductive layer constituting the semiconductor device. Wiring resistance can be reduced by using a conductive film containing a metal or alloy. At this time, it is preferable to apply a conductive film containing an oxide conductor to the side in contact with the insulating layer that functions as the gate insulating film.
  • the semiconductor layer 108 is In-M-Zn oxide
  • the atomic number ratio of the semiconductor layer 108 to be formed includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a wider energy gap than silicon, the off-current of the transistor can be reduced.
  • the semiconductor layer 108 preferably has a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystal structure, or an amorphous structure described later.
  • the amorphous structure has the highest defect level density
  • the CAAC structure has the lowest defect level density.
  • CAAC c-axis aligned critical
  • the CAAC structure is one of crystal structures such as a thin film having a plurality of nanocrystals (crystal regions having a maximum diameter of less than 10 nm), and each nanocrystal has a c-axis oriented in a specific direction and an a-axis.
  • the b-axis is a crystal structure having no orientation and having a feature that nanocrystals are continuously connected without forming grain boundaries.
  • a thin film having a CAAC structure has a feature that the c-axis of each nanocrystal tends to be oriented in the thickness direction of the thin film, the normal direction of the surface to be formed, or the normal direction of the surface of the thin film.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS is a highly crystalline oxide semiconductor.
  • CAAC-OS since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability.
  • crystallography it is common to take a unit cell with a specific axis as the c axis for the three axes (crystal axes) of the a-axis, b-axis, and c-axis that compose the unit cell. ..
  • a crystal having a layered structure it is common that two axes parallel to the plane direction of the layer are the a-axis and the b-axis, and the axis intersecting the layers is the c-axis.
  • a typical example of a crystal having such a layered structure is graphite classified into a hexagonal system.
  • the a-axis and b-axis of the unit cell are parallel to the cleavage plane, and the c-axis is orthogonal to the cleavage plane.
  • the crystal of InGaZnO 4 having a layered structure of YbFe 2 O 4 type can be classified into a hexagonal system, and the a-axis and b-axis of the unit cell are parallel to the plane direction of the layer and the c-axis. Is orthogonal to the layers (ie, a-axis and b-axis).
  • the nc-OS film has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • the nc-OS film does not show regularity in crystal orientation between different crystal portions. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS film may be indistinguishable from the amorphous oxide semiconductor film depending on the analysis method.
  • XRD X-ray Diffraction
  • the analysis by the out-of-plane method is performed.
  • the peak indicating the crystal plane is not detected.
  • electron beam diffraction also referred to as selected area electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • a ring-shaped region with high brightness is observed in a circular motion, and a plurality of spots may be observed in the ring-shaped region.
  • the nc-OS film has a lower defect level density than the amorphous oxide semiconductor film.
  • the nc-OS film there is no regularity in the crystal orientation between different crystal portions. Therefore, the nc-OS film has a higher defect level density than the CAAC-OS film. Therefore, the nc-OS film may have a higher carrier density and higher electron mobility than the CAAC-OS film. Therefore, a transistor using an nc-OS film may exhibit high field effect mobility.
  • the nc-OS film can be formed by reducing the oxygen flow rate ratio at the time of film formation as compared with the CAAC-OS film. Further, the nc-OS film can also be formed by lowering the substrate temperature at the time of film formation as compared with the CAAC-OS film. For example, the nc-OS film can be formed even when the substrate temperature is relatively low (for example, a temperature of 130 ° C. or lower) or the substrate is not heated, so that a large glass substrate, a resin substrate, or the like can be formed. It is suitable for use and can increase productivity.
  • a metal oxide An example of the crystal structure of a metal oxide will be described.
  • the product tends to have a crystal structure of either an nc (nano crystal) structure or a CAAC structure, or a structure in which these are mixed.
  • the metal oxide formed at a substrate temperature of room temperature (RT) tends to have an nc crystal structure.
  • the room temperature (RT) referred to here includes a temperature when the substrate is not intentionally heated.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • the CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is the function of flowing electrons (or holes) that serve as carriers
  • the insulating function is the function of flowing electrons (or holes) that serve as carriers. It is a function that does not shed.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • CAC-OS or CAC-metal oxide when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carriers when the carriers flow, the carriers mainly flow in the components having a narrow gap.
  • the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal composite can also be referred to as a matrix composite material or a metal matrix composite material.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the display device shown in FIG. 20A includes a pixel unit 502, a drive circuit unit 504, a protection circuit 506, and a terminal unit 507.
  • the protection circuit 506 may not be provided.
  • the transistor of one aspect of the present invention can be applied to the transistor included in the pixel unit 502, the drive circuit unit 504, or the like. Further, the transistor of one aspect of the present invention may be applied to the protection circuit 506.
  • the pixel unit 502 has a pixel circuit 501 arranged in X rows and Y columns (X and Y are independently two or more natural numbers). Each pixel circuit 501 has a circuit for driving a display element.
  • the drive circuit unit 504 has a drive circuit such as a gate driver 504a that outputs a scanning signal to the gate line GL_1 to the gate line GL_X, and a source driver 504b that supplies a data signal to the data line DL_1 to the data line DL_Y.
  • the gate driver 504a may be configured to have at least a shift register.
  • the source driver 504b is configured by using, for example, a plurality of analog switches. Further, the source driver 504b may be configured by using a shift register or the like.
  • the sequential circuit of one aspect of the present invention can be applied to the gate driver 504a. Further, the sequential circuit of one aspect of the present invention may be applied to the source driver 504b.
  • the terminal portion 507 refers to a portion provided with a terminal for inputting a power supply, a control signal, an image signal, etc. from an external circuit to the display device.
  • the protection circuit 506 is a circuit that makes the wiring connected to itself in a conductive state when a potential outside a certain range is applied to the wiring.
  • the protection circuit 506 shown in FIG. 20A is used for various wirings such as a gate wire GL which is a wiring between the gate driver 504a and the pixel circuit 501 or a data line DL which is a wiring between the source driver 504b and the pixel circuit 501. Be connected.
  • the protection circuit 506 is hatched in order to distinguish the protection circuit 506 from the pixel circuit 501.
  • the gate driver 504a and the source driver 504b may be provided on the same substrate as the pixel portion 502, respectively, or a substrate on which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor or a polycrystal).
  • a drive circuit board made of a semiconductor may be mounted on a board provided with a pixel portion 502 by COG or TAB (Tape Automated Bonding) or the like.
  • 20B and 20C show an example of a pixel circuit configuration that can be applied to the pixel circuit 501.
  • 20B and 20C show pixel circuits in the m-th row and n-th column (m is a natural number of 1 or more and X or less, and n is a natural number of 1 or more and Y or less).
  • the pixel circuit 501 shown in FIG. 20B includes a liquid crystal element 570, a transistor 550, and a capacitance element 560. Further, a data line DL_n, a gate line GL_m, a potential supply line VL, and the like are connected to the pixel circuit 501.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specifications of the pixel circuit 501.
  • the orientation state of the liquid crystal element 570 is set according to the written data.
  • a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 of each of the plurality of pixel circuits 501. Further, different potentials may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 of each row.
  • the pixel circuit 501 shown in FIG. 20C includes a transistor 552, a transistor 554, a capacitance element 562, and a light emitting element 57 2. Further, a data line DL_n, a gate line GL_m, a potential supply line VL_a, a potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • One of the potential supply line VL_a and the potential supply line VL_b is given a potential VDD which is a high power supply potential, and the other is given a potential VSS which is a low power supply potential.
  • the brightness of light emitted from the light emitting element 572 is controlled by controlling the current flowing through the light emitting element 572 according to the potential given to the gate of the transistor 554.
  • transistor 550 shown in FIG. 20B or the transistor 552 and the transistor 554 shown in FIG. 20C are provided on the same substrate as the transistor included in the gate driver 504a.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • FIG. 21A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitance C1, and a circuit 401. Further, wiring S1, wiring S2, wiring G1 and wiring G2 are connected to the pixel circuit 400.
  • the gate is connected to the wiring G1
  • one of the source and drain is connected to the wiring S1
  • the other is connected to one electrode of the capacitance C1.
  • the transistor M2 connects the Kate to the wiring G2, one of the source and the drain to the wiring S2, the other to the other electrode of the capacitance C1, and the circuit 401, respectively.
  • Circuit 401 is a circuit including at least one display element.
  • Various elements can be used as the display element, and typically, an organic EL element, a light emitting element such as an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element, or the like can be applied.
  • an organic EL element typically, a light emitting element such as an LED element, a liquid crystal element, a MEMS (Micro Electro Mechanical Systems) element, or the like can be applied.
  • MEMS Micro Electro Mechanical Systems
  • node N1 The node connecting the transistor M1 and the capacitance C1 is referred to as node N1, and the node connecting the transistor M2 and the circuit 401 is referred to as node N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be maintained. Further, by writing a predetermined potential to the node N1 via the transistor M1 with the transistor M2 turned off, the node N2 can be changed according to the amount of change in the potential of the node N1 by capacitive coupling via the capacitance C1. The potential can be changed.
  • the transistor to which the oxide semiconductor is applied which is exemplified in the first embodiment, can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 or the node N2 can be maintained for a long period of time due to the extremely low off current.
  • a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 21B is a timing chart relating to the operation of the pixel circuit 400.
  • resistors such as wiring resistance, parasitic capacitance of transistors or wiring, and threshold voltage of transistors are not considered here.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing the potential to the node N2
  • the period T2 is a period for writing the potential to the node N1.
  • Period T1 During the period T1, both the wiring G1 and the wiring G2 are given a potential to turn on the transistor. Further, the potential V ref , which is a fixed potential, is supplied to the wiring S1, and the first data potential V w is supplied to the wiring S2.
  • the potential V ref is given to the node N1 from the wiring S1 via the transistor M1. Further, the node N2 is given a first data potential V w from the wiring S2 via the transistor M2. Therefore, the potential difference V w ⁇ V ref is held in the capacitance C1.
  • the wiring G1 is given a potential for turning on the transistor M1, and the wiring G2 is given a potential for turning off the transistor M2. Further, a second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential may be applied to the wiring S2, or the wiring S2 may be in a floating state.
  • a second data potential V data is given to the node N1 from the wiring S1 via the transistor M1.
  • the potential of the node N2 changes by the potential dV according to the second data potential V data due to the capacitive coupling by the capacitance C1. That is, the potential obtained by adding the first data potential V w and the potential dV is input to the circuit 401.
  • FIG. 21B shows that the potential dV is a positive value, it may be a negative value. That is, the second data potential V data may be lower than the potential V ref.
  • the potential dV is roughly determined by the capacitance value of the capacitance C1 and the capacitance value of the circuit 401.
  • the potential dV becomes a potential close to the second data potential V data.
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including the display element by combining two types of data signals, it is possible to correct the gradation in the pixel circuit 400. Become.
  • the pixel circuit 400 can also generate a potential exceeding the maximum potential that can be supplied by the source driver connected to the wiring S1 and the wiring S2.
  • a high dynamic range (HDR) display or the like can be performed.
  • a liquid crystal element is used, overdrive drive and the like can be realized.
  • the pixel circuit 400LC shown in FIG. 21C has a circuit 401LC.
  • the circuit 401LC has a liquid crystal element LC and a capacitance C2.
  • one electrode is connected to one electrode of the node N2 and the capacitance C2, and the other electrode is connected to the wiring to which the potential V com2 is given.
  • the capacitance C2 is connected to a wiring in which the other electrode is given the potential V com1.
  • Capacity C2 functions as a holding capacity.
  • the capacity C2 can be omitted if it is unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, for example, it is possible to realize a high-speed display by overdrive driving, or to apply a liquid crystal material having a high driving voltage. Further, by supplying the correction signal to the wiring S1 or the wiring S2, the gradation can be corrected according to the operating temperature, the deterioration state of the liquid crystal element LC, or the like.
  • the pixel circuit 400EL shown in FIG. 21D has a circuit 401EL.
  • the circuit 401EL has a light emitting element EL, a transistor M3, and a capacitance C2.
  • the gate is connected to one electrode of the node N2 and the capacitance C2, one of the source and the drain is connected to the wiring to which the potential VH is given, and the other is connected to one electrode of the light emitting element EL.
  • the capacitance C2 connects the other electrode to a wiring to which the potential V com is given.
  • the light emitting element EL is connected to a wiring in which the other electrode is provided with the potential VL.
  • the transistor M3 has a function of controlling the current supplied to the light emitting element EL.
  • the capacity C2 functions as a holding capacity. The capacity C2 can be omitted if it is unnecessary.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential V H and the potential VL can be changed as appropriate.
  • the pixel circuit 400EL can pass a large current through the light emitting element EL by applying a high potential to the gate of the transistor M3, for example, HDR display can be realized. Further, by supplying the correction signal to the wiring S1 or the wiring S2, it is possible to correct the variation in the electrical characteristics of the transistor M3 or the light emitting element EL.
  • circuit is not limited to the circuit illustrated in FIGS. 21C and 21D, and a transistor or a capacitance may be added separately.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the display module 6000 shown in FIG. 22A has a display device 6006, a frame 6009, a printed circuit board 6010, and a battery 6011 to which an FPC 6005 is connected between the upper cover 6001 and the lower cover 6002.
  • a display device manufactured using one aspect of the present invention can be used for the display device 6006.
  • the display device 6006 it is possible to realize a display module having extremely low power consumption.
  • the shape or dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed according to the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a protective function of the display device 6006, a function of blocking electromagnetic waves generated by the operation of the printed circuit board 6010, a function of a heat radiating plate, and the like.
  • the printed circuit board 6010 has a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • FIG. 22B is a schematic cross-sectional view of the display module 6000 when an optical touch sensor is provided.
  • the display module 6000 has a light emitting unit 6015 and a light receiving unit 6016 provided on the printed circuit board 6010. Further, a pair of light guide portions (light guide portion 6017a, light guide portion 6017b) are provided in a region surrounded by the upper cover 6001 and the lower cover 6002.
  • the display device 6006 is provided so as to be overlapped with the printed circuit board 6010, the battery 6011, or the like with the frame 6009 in between.
  • the display device 6006 and the frame 6009 are fixed to the light guide unit 6017a and the light guide unit 6017b.
  • the light 6018 emitted from the light emitting unit 6015 reaches the light receiving unit 6016 through the light guide unit 6017b via the upper part of the display device 6006 by the light guide unit 6017a.
  • the touch operation can be detected by blocking the light 6018 by a detected object such as a finger or a stylus.
  • a plurality of light emitting units 6015 are provided along, for example, two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. As a result, it is possible to acquire information on the position where the touch operation is performed.
  • the light emitting unit 6015 can use a light source such as an LED element, and it is particularly preferable to use a light source that emits infrared rays.
  • a light source such as an LED element
  • a photoelectric element that receives the light emitted by the light emitting unit 6015 and converts it into an electric signal can be used.
  • a photodiode capable of receiving infrared rays can be used.
  • the light emitting unit 6015 and the light receiving unit 6016 can be arranged under the display device 6006, and the external light reaches the light receiving unit 6016. It is possible to prevent the touch sensor from malfunctioning. In particular, if a resin that absorbs visible light and transmits infrared rays is used, the malfunction of the touch sensor can be suppressed more effectively.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the electronic device 6500 shown in FIG. 23A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display unit 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display unit 6502 has a touch panel function.
  • a display device can be applied to the display unit 6502.
  • FIG. 23B is a schematic cross-sectional view including the end portion of the housing 6501 on the microphone 6506 side.
  • a translucent protective member 6510 is provided on the display surface side of the housing 6501, and the display panel 6511, the optical member 6512, the touch sensor panel 6513, and the printed circuit board are provided in the space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are arranged.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display unit 6502. Further, the FPC 6515 is connected to the folded portion. IC6516 is mounted on FPC6515. Further, the FPC 6515 is connected to a terminal provided on the printed circuit board 6517.
  • a flexible display panel according to one aspect of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, it is possible to mount a large-capacity battery 6518 while suppressing the thickness of the electronic device. Further, by folding back a part of the display panel 6511 and arranging the connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device having a narrow frame can be realized.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.
  • the electronic device illustrated below is provided with a display device according to one aspect of the present invention in the display unit. Therefore, it is an electronic device in which high resolution is realized. In addition, it is possible to make an electronic device that has both high resolution and a large screen.
  • An image having a resolution of, for example, full high-definition, 4K2K, 8K4K, 16K8K, or higher can be displayed on the display unit of the electronic device according to one aspect of the present invention.
  • Electronic devices include, for example, electronic devices with relatively large screens such as television devices, notebook personal computers, monitor devices, digital signage, pachinko machines, and game machines, as well as digital cameras, digital video cameras, and digital photos. Examples include frames, mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • An electronic device to which one aspect of the present invention is applied can be incorporated along a flat surface or a curved surface of an inner wall or an outer wall of a house, a building, or the interior or exterior of an automobile or the like.
  • FIG. 24A is a diagram showing the appearance of the camera 8000 with the finder 8100 attached.
  • the camera 8000 has a housing 8001, a display unit 8002, an operation button 8003, a shutter button 8004, and the like.
  • a removable lens 8006 is attached to the camera 8000.
  • the lens 8006 and the housing may be integrated.
  • the camera 8000 can take an image by pressing the shutter button 8004 or touching the display unit 8002 that functions as a touch panel.
  • the housing 8001 has a mount having electrodes, and a strobe device or the like can be connected in addition to the finder 8100.
  • the finder 8100 has a housing 8101, a display unit 8102, a button 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display an image or the like received from the camera 8000 on the display unit 8102.
  • Button 8103 has a function as a power button or the like.
  • the display device of one aspect of the present invention can be applied to the display unit 8002 of the camera 8000 and the display unit 8102 of the finder 8100.
  • the camera 8000 with a built-in finder may be used.
  • FIG. 24B is a diagram showing the appearance of the head-mounted display 8200.
  • the head-mounted display 8200 has a mounting unit 8201, a lens 8202, a main body 8203, a display unit 8204, a cable 8205, and the like. Further, the mounting portion 8201 has a built-in battery 8206.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 is provided with a wireless receiver or the like, and the received video information can be displayed on the display unit 8204. Further, the main body 8203 is provided with a camera, and information on the movement of the user's eyeball or eyelid can be used as an input means.
  • the mounting portion 8201 may be provided with a plurality of electrodes capable of detecting the current flowing with the movement of the user's eyeball at a position where it touches the user, and may have a function of recognizing the line of sight. Further, it may have a function of monitoring the pulse of the user by the current flowing through the electrode. Further, the mounting unit 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display unit 8204 or the movement of the user's head. It may have a function of changing the image displayed on the display unit 8204 according to the above.
  • a display device can be applied to the display unit 8204.
  • the head-mounted display 8300 includes a housing 8301, a display unit 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display of the display unit 8302 through the lens 8305. It is preferable to arrange the display unit 8302 in a curved manner because the user can feel a high sense of presence. Further, by visually recognizing another image displayed in a different area of the display unit 8302 through the lens 8305, it is possible to perform three-dimensional display or the like using parallax.
  • the configuration is not limited to the configuration in which one display unit 8302 is provided, and two display units 8302 may be provided and one display unit may be arranged for one eye of the user.
  • the display device of one aspect of the present invention can be applied to the display unit 8302. Since the display device having the semiconductor device of one aspect of the present invention has extremely high definition, even if the display device is magnified by using the lens 8305 as shown in FIG. 24E, the pixels are not visually recognized by the user, and the display device has a more realistic feeling. It is possible to display high-quality images.
  • the electronic devices shown in FIGS. 25A to 25G include a housing 9000, a display unit 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed). , Acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared (Including the function of), microphone 9008, and the like.
  • the electronic devices shown in FIGS. 25A to 25G have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded on a recording medium, and the like.
  • the functions of electronic devices are not limited to these, and can have various functions.
  • the electronic device may have a plurality of display units.
  • the electronic device even if the electronic device is provided with a camera or the like, it has a function of taking a still image or a moving image and saving it on a recording medium (external or built in the camera), a function of displaying the taken image on a display unit, and the like. Good.
  • FIGS. 25A to 25G The details of the electronic devices shown in FIGS. 25A to 25G will be described below.
  • FIG. 25A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate a large screen, for example, a display unit 9001 having a size of 50 inches or more, or 100 inches or more.
  • FIG. 25B is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like. Further, the mobile information terminal 9101 can display characters, image information, and the like on a plurality of surfaces thereof.
  • FIG. 25B shows an example in which three icons 9050 are displayed. Further, the information 9051 indicated by the broken line rectangle can be displayed on another surface of the display unit 9001. Examples of information 9051 include notification of incoming calls such as e-mail, SNS, and telephone, titles such as e-mail or SNS, sender name, date and time, time, remaining battery level, and antenna reception strength. Alternatively, an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 25C is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more surfaces of the display unit 9001.
  • information 9052, information 9053, and information 9054 are displayed on different surfaces.
  • the user can check the information 9053 displayed at a position that can be observed from above the mobile information terminal 9102 with the mobile information terminal 9102 stored in the chest pocket of the clothes.
  • the user can check the display without taking out the mobile information terminal 9102 from the pocket, and can determine, for example, whether or not to receive a call.
  • FIG. 25D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the display unit 9001 is provided with a curved display surface, and can display along the curved display surface.
  • the mobile information terminal 9200 can also make a hands-free call by, for example, intercommunication with a headset capable of wireless communication.
  • the mobile information terminal 9200 can also perform data transmission or charge with other information terminals by means of the connection terminal 9006. The charging operation may be performed by wireless power supply.
  • FIGS. 25E and 25G are perspective views showing a foldable mobile information terminal 9201. Further, FIG. 25E is a perspective view of the mobile information terminal 9201 in an unfolded state, FIG. 25G is a folded state, and FIG. 25F is a perspective view of a state in which one of FIGS. 25E and 25G is in the process of changing to the other.
  • the mobile information terminal 9201 is excellent in portability in the folded state, and is excellent in display listability due to a wide seamless display area in the unfolded state.
  • the display unit 9001 included in the personal digital assistant terminal 9201 is supported by three housings 9000 connected by a hinge 9055. For example, the display unit 9001 can be bent with a radius of curvature of 1 mm or more and 150 mm or less.
  • FIG. 26A shows an example of a television device.
  • the display unit 7500 is incorporated in the housing 7101.
  • a configuration in which the housing 7101 is supported by the stand 7103 is shown.
  • the operation of the television device 7100 shown in FIG. 26A can be performed by an operation switch provided in the housing 7101 or a separate remote control operation machine 7111.
  • a touch panel may be applied to the display unit 7500, and the television device 7100 may be operated by touching the touch panel.
  • the remote controller 7111 may have a display unit in addition to the operation buttons.
  • the television device 7100 may have a receiver for television broadcasting or a communication device for network connection.
  • FIG. 26B shows a notebook personal computer 7200.
  • the notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display unit 7500 is incorporated in the housing 7211.
  • FIGS. 26C and 26D show an example of digital signage (electronic signage).
  • the digital signage 7300 shown in FIG. 26C has a housing 7301, a display unit 7500, a speaker 7303, and the like. Further, it may have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 26D is a digital signage 7400 attached to a columnar pillar 7401.
  • the digital signage 7400 has a display unit 7500 provided along the curved surface of the pillar 7401.
  • a touch panel to the display unit 7500 so that the user can operate it.
  • it can be used not only for advertising purposes but also for providing information requested by users such as route information, traffic information, and guidance information for commercial facilities.
  • the digital signage 7300 or the digital signage 7400 can be linked with the information terminal 7311 such as a smartphone owned by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the advertisement information displayed on the display unit 7500 on the screen of the information terminal unit 7311 or by operating the information terminal unit 7311.
  • the digital signage 7300 or the digital signage 7400 can be made to execute a game using the information terminal 7311 as an operation means (controller). As a result, an unspecified number of users can participate in and enjoy the game at the same time.
  • the display device of one aspect of the present invention can be applied to the display unit 7500 in FIGS. 26A to 26D.
  • the electronic device of the present embodiment is configured to have a display unit
  • one aspect of the present invention can be applied to an electronic device that does not have a display unit.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in the present specification.

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Abstract

信頼性の高い半導体装置を提供する。 半導体装置は、第１乃至第３のトランジスタ、容量を有する。第１のトランジスタは、ソース及びドレインの一方に第１の信号が与えられ、他方が第２のトランジスタのゲート及び容量の一方の電極と接続され、ゲートに第２のパルス信号が与えられる。第２のトランジスタは、ソース及びドレインの一方に第１のパルス信号が与えられ、他方が容量の他方の電極及び第３のトランジスタのソース及びドレインの一方と接続される。第３のトランジスタは、ソース及びドレインの他方に第１の電位が与えられ、ゲートに第１の信号を反転した第２の信号が与えられる。第１のパルス信号はクロック信号であり、第２のパルス信号はデューティ比が５５％以下の信号である。

Description

半導体装置、表示装置、及び電子機器
　本発明の一態様は、半導体装置に関する。本発明の一態様は、表示装置に関する。本発明の一態様は、表示装置の駆動回路に関する。本発明の一態様は、電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　表示装置はスマートフォンなどの携帯情報端末、テレビジョン装置などをはじめ、様々な機器に適用されている。近年では、表示装置が適用された機器の画面占有率の向上が求められており、そのために表示装置は、表示部以外の領域を狭くする（狭額縁化する）ことが求められている。また、駆動回路の一部または全てを画素部と同じ基板上に作製するシステムオンパネルは、上記要求を満たすために有効である。システムオンパネルの場合、駆動回路に設けられるトランジスタと、画素部に設けられるトランジスタとを同じ工程により作製することが、パネルの作製に要するコストを低減できるため望ましい。特許文献１及び特許文献２では、表示装置の駆動回路に用いられる、インバータ及びシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術について開示されている。
特開２００１−３２５７９８号公報 特開２０１０−２７７６５２号公報
　表示装置の駆動回路に用いられる、パルス信号を出力する順序回路は、順序回路を構成するトランジスタの電気特性の変動、特にしきい値電圧の変動が生じると、所望の信号が出力できなくなるといった不具合が生じてしまう。その結果、画像を表示できなくなる恐れがある。
　本発明の一態様は、信頼性の高い半導体装置、表示装置、または電子機器を提供することを課題の一とする。本発明の一態様は、表示装置の狭額縁化を実現できる半導体装置、表示装置、または電子機器を提供することを課題の一とする。本発明の一態様は、信頼性が高く、低コストで作製可能な半導体装置、表示装置、または電子機器を提供することを課題の一とする。本発明の一態様は、新規な構成を有する半導体装置、表示装置、または電子機器を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一つを少なくとも軽減することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は第１乃至第３のトランジスタと、第１の容量と、第１乃至第５の配線と、を有する半導体装置である。第１のトランジスタは、ソース及びドレインの一方が第１の配線と電気的に接続され、ソース及びドレインの他方が第２のトランジスタのゲート、及び第１の容量の一方の電極と電気的に接続され、ゲートが第３の配線と電気的に接続される。第２のトランジスタは、ソース及びドレインの一方が第４の配線と電気的に接続され、ソース及びドレインの他方が第１の容量の他方の電極、及び第３のトランジスタのソース及びドレインの一方と電気的に接続される。第３のトランジスタは、ソース及びドレインの他方が第５の配線と電気的に接続され、ゲートが第２の配線と電気的に接続される。第１の配線には、第１の信号が与えられ、第２の配線には、第１の信号を反転した第２の信号が与えられる。第４の配線には、第１のパルス信号が与えられる。第５の配線には、第１の電位が与えられる。第３の配線には、第２のパルス信号が与えられる。第１のパルス信号は、クロック信号であり、第２のパルス信号は、デューティ比が５５％以下の信号である。
　また、本発明の他の一態様は、制御回路と、第１乃至第３のトランジスタと、第１の容量と、第１乃至第５の配線と、を有する半導体装置である。第１のトランジスタは、ソース及びドレインの一方が第１の配線と電気的に接続され、ソース及びドレインの他方が第２のトランジスタのゲート、及び第１の容量の一方の電極と電気的に接続され、ゲートが第３の配線と電気的に接続される。第２のトランジスタは、ソース及びドレインの一方が第４の配線と電気的に接続され、ソース及びドレインの他方が第１の容量の他方の電極、及び第３のトランジスタのソース及びドレインの一方と電気的に接続される。第３のトランジスタは、ソース及びドレインの他方が第５の配線と電気的に接続され、ゲートが第２の配線と電気的に接続される。制御回路は、第１の配線に第１の信号を出力し、且つ、第２の配線に第１の信号を反転した第２の信号を出力する。第４の配線には、第１のパルス信号が与えられる。第５の配線には、第１の電位が与えられる。第３の配線には、第２のパルス信号が与えられる。第１のパルス信号は、クロック信号であり、第２のパルス信号は、デューティ比が５５％以下の信号である。
　また、上記において、第２のパルス信号を出力する信号生成回路を有することが好ましい。このとき、信号生成回路と、制御回路には、第３のパルス信号が与えられることが好ましい。さらに、第３のパルス信号は、デューティ比が１％以下の信号であることが好ましい。
　また、上記において、第２のパルス信号は、デューティ比が１％以下の信号であることが好ましい。
　また、上記において、信号生成回路は、第４のトランジスタと、第５のトランジスタと、第２の容量と、を有することが好ましい。このとき、第４のトランジスタは、ソース及びドレインの一方に第１の電位よりも高い第２の電位が与えられ、ソース及びドレインの他方が第３の配線、第５のトランジスタのソース及びドレインの一方、及び第２の容量の一方の電極と電気的に接続される。また、第５のトランジスタは、ソース及びドレインの他方に第１の電位が与えられる。また、第２の容量は、他方の電極に第１の電位が与えられる。さらに、第４のトランジスタのゲートには、第３のパルス信号が与えられ、第５のトランジスタのゲートには、第４のパルス信号が与えられる。このとき、第４のパルス信号は、デューティ比が１％以下の信号であることが好ましい。
　また、上記において、第２のパルス信号は、第３の配線と、制御回路に与えられることが好ましい。
　また、上記において、第１のトランジスタは、第１の半導体層と、第１の半導体層を介して互いに重なる第１のゲート及び第２のゲートを有することが好ましい。このとき、第１のゲートと第２のゲートとは、電気的に接続されることが好ましい。
　また、上記において、第３のトランジスタは、第２の半導体層と、第２の半導体層を介して互いに重なる第３のゲート及び第４のゲートを有することが好ましい。このとき、第３のゲート及び第４のゲートの一方が、第２の配線と電気的に接続され、第３のゲート及び第４のゲートの他方が、第５の配線と電気的に接続されることが好ましい。
　また、上記において、第４のゲートは、第２の半導体層よりも下側に位置することが好ましい。このとき、第３のゲートが、第２の配線と電気的に接続され、第４のゲートが、第５の配線と電気的に接続されることが好ましい。
　また、本発明の一態様は、上記いずれかの半導体装置と、画素と、を有する表示装置である。画素は、表示素子、及び第６のトランジスタを有する。第６のトランジスタは、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタと、同一面上に設けられることが好ましい。
　また、上記において、表示素子は、液晶素子、または発光素子であることが好ましい。
　また、本発明の一態様は、上記いずれかの表示装置と、アンテナ、バッテリー、筐体、カメラ、スピーカ、マイク、タッチセンサ、及び操作ボタンのうち、少なくとも一と、を有する、電子機器である。
　本発明の一態様によれば、信頼性の高い半導体装置、表示装置、または電子機器を提供できる。または、表示装置の狭額縁化を実現できる半導体装置、表示装置、または電子機器を提供できる。または、信頼性が高く、低コストで作製可能な半導体装置、表示装置、または電子機器を提供できる。または、新規な構成を有する半導体装置、表示装置、または電子機器を提供できる。または、先行技術の問題点の少なくとも一つを少なくとも軽減できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１は、順序回路の構成例を示す図である。
図２Ａは、順序回路の構成例を示す図である。図２Ｂは、タイミングチャートである。
図３Ａ乃至図３Ｃは、順序回路の構成例を示す図である。
図４Ａ及び図４Ｂは、順序回路の構成例を示す図である。
図５Ａ及び図５Ｂは、順序回路の構成例を示す図である。
図６は、順序回路の構成例を示す図である。
図７は、タイミングチャートである。
図８Ａは、順序回路の構成例を示す図である。図８Ｂは、シフトレジスタの回路図である。図８Ｃは、タイミングチャートである。
図９は、信号生成回路の構成例を示す図である。
図１０は、順序回路の構成例を示す図である。
図１１は、タイミングチャートである。
図１２Ａは、順序回路の構成例を示す図である。図１２Ｂは、シフトレジスタの回路図である。図１２Ｃは、タイミングチャートである。
図１３Ａ乃至図１３Ｃは、トランジスタの構成例を示す図である。
図１４Ａ乃至図１４Ｃは、トランジスタの構成例を示す図である。
図１５Ａ乃至図１５Ｃは、トランジスタ及び容量の構成例を示す図である。
図１６は、トランジスタ及び容量の構成例を示す図である。
図１７Ａ乃至図１７Ｆは、トランジスタの作製方法を説明する図である。
図１８Ａ乃至図１８Ｄは、トランジスタの作製方法を説明する図である。
図１９Ａ乃至図１９Ｃは、トランジスタの構成例を示す図である。
図２０Ａは、表示装置のブロック図である。図２０Ｂ及び図２０Ｃは、画素回路の回路図である。
図２１Ａ、図２１Ｃ、及び図２１Ｄは、画素回路の回路図である。図２１Ｂは、タイミングチャートである。
図２２Ａ及び図２２Ｂは、表示モジュールの構成例を示す図である。
図２３Ａ及び図２３Ｂは、電子機器の構成例を示す図である。
図２４Ａ乃至図２４Ｅは、電子機器の構成例を示す図である。
図２５Ａ乃至図２５Ｇは、電子機器の構成例を示す図である。
図２６Ａ乃至図２６Ｄは、電子機器の構成例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、及び、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
　また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極及び配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置の構成例について説明する。
［構成例１］
〔構成例１−１〕
　図１に、本発明の一態様の順序回路１０の構成例を示す。順序回路１０は、回路１１と、回路１２とを有する。回路１１と回路１２とは、配線１５ａ及び配線１５ｂを介して電気的に接続されている。回路１２は、制御回路と呼ぶこともできる。
　なお以下では、特に断りのない場合、順序回路１０に与えられる信号や電位のうち、高電位を電位ＶＤＤ、低電位を電位ＶＳＳとして説明する場合がある。
　回路１２は、信号ＬＩＮの電位、及び信号ＲＩＮの電位に従って、配線１５ａに第１の信号を、配線１５ｂに第２の信号を、それぞれ出力する機能を有する。ここで、第２の信号は、第１の信号を反転した信号である。すなわち、第１の信号と第２の信号とが、それぞれ高電位と低電位の２種類の電位を有する信号である場合、回路１２から配線１５ａに高電位が出力されるときには配線１５ｂに低電位が出力され、配線１５ａに低電位が出力されるときには配線１５ｂに高電位が出力される。
　回路１１は、トランジスタ２１、トランジスタ２２、トランジスタ２３、及び容量Ｃ１を有する。トランジスタ２１、トランジスタ２２、及びトランジスタ２３は、それぞれｎチャネル型のトランジスタである。トランジスタ２１、トランジスタ２２、及びトランジスタ２３としては、チャネルが形成される半導体として、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を好適に用いることができる。なお、酸化物半導体に限られず、シリコン（単結晶シリコン、多結晶シリコン、または非晶質シリコン）、ゲルマニウムなどの半導体を用いてもよいし、化合物半導体を用いてもよい。
　トランジスタ２３は、ゲートが信号ＢＤＧが与えられる配線と電気的に接続され、ソース及びドレインの一方が配線１５ａと電気的に接続され、ソース及びドレインの他方がトランジスタ２２のゲート、及び容量Ｃ１の一方の電極と電気的に接続される。トランジスタ２２は、ソース及びドレインの一方が信号ＣＬＫが与えられる配線と電気的に接続され、ソース及びドレインの他方が容量Ｃ１の他方の電極、トランジスタ２１のソース及びドレインの一方と電気的に接続される。トランジスタ２１は、ゲートが配線１５ｂと電気的に接続され、ソース及びドレインの他方が電位ＶＳＳ（第１の電位ともいう）が与えられる配線と電気的に接続される。また、トランジスタ２１のソース及びドレインの一方、トランジスタ２２のソース及びドレインの他方、及び容量Ｃ１の他方の電極は、出力端子ＯＵＴと電気的に接続される。なお、出力端子ＯＵＴは、回路１１からの出力電位が与えられる部分であり、配線の一部、または電極の一部であってもよい。
　トランジスタ２２のソース及びドレインの一方には、信号ＣＬＫとして、クロック信号が入力される。当該クロック信号は、デューティ比（信号の一周期の期間における、ハイレベル電位（高電位）である期間の割合）が、４５％以上５５％以下である信号を好適に用いることができる。より好ましくは、クロック信号として、デューティ比が５０％である信号を用いることができる。なお、クロック信号のデューティ比は上記に限られず、駆動方法に応じて適宜変更することができる。
　なお、本明細書等において、クロック信号とは、高電位と低電位とが繰り返され、且つ、電位の立ち上がりと次の電位の立ち上がりの間隔、または、電位の立ち下りと次の電位の立ち下りの間隔が、一定である信号をいう。また、本明細書等において、パルス信号とは、時間的に電位が変化する信号のことをいう。また、パルス信号には、周期的に電位が変化する信号が含まれる。例えば、パルス信号には、矩形波、三角波、のこぎり波、正弦波などの周期的に電位が変化する信号が含まれる。そのため、クロック信号は、パルス信号の一態様であるともいえる。
　信号ＣＬＫは、高電位と低電位とが交互に与えられる信号である。このとき、信号ＣＬＫの低電位は、電位ＶＳＳと同じ電位とすることが好ましい。なお、信号ＣＬＫに替えて、高電位（例えば電位ＶＤＤ）を、トランジスタ２２のソース及びドレインの一方に与える構成としてもよい。
　また、トランジスタ２３のゲートに与えられる信号ＢＤＧは、周期性を有するパルス信号である。このとき、信号ＢＤＧのデューティ比が低いほど好ましい。例えば、信号ＢＤＧは、デューティ比が６０％以下、好ましくは５５％以下、より好ましくは５０％以下、さらに好ましくは１０％以下、さらに好ましくは５％以下、さらに好ましくは１％以下であるパルス信号を用いることができる。信号ＢＤＧのデューティ比の下限値は、小さければ小さいほどよく、０％より大きければよい。
　トランジスタ２３のゲートに、デューティ比の小さいパルス信号が与えられることにより、トランジスタ２３のしきい値電圧の変動を抑制することが可能となる。ここで、例えばトランジスタ２３のゲートに、常に高電位である定電位（すなわち、デューティ比１００％の信号ともいうことができる）が与えられる構成とすると、トランジスタ２３のしきい値電圧がプラスシフトしやすくなるため、順序回路１０からは期待される信号が出力できなくなる恐れがある。一方、本発明の一態様においては、トランジスタ２３のゲートにデューティ比の小さい信号ＢＤＧが与えられるため、トランジスタ２３の電気特性の変動が抑えられ、その結果、信頼性の高い順序回路１０を実現することができる。
　ここで、信号ＢＤＧは、回路１２を駆動するための信号を用いて生成される信号であることが好ましい。または、信号ＢＤＧが、回路１２を駆動するための信号を兼ねることが好ましい。これにより、順序回路１０の外部に新たに信号ＢＤＧを生成する回路を設ける必要がないため、順序回路１０が適用される機器の構成を簡略化できる。
　順序回路１０の動作について説明する。配線１５ａに高電位が与えられ、配線１５ｂに低電位が与えられ、信号ＢＤＧが高電位となると、トランジスタ２３及びトランジスタ２２が導通状態（オン状態）となり、トランジスタ２１が非導通状態（オフ状態）となる。このとき、出力端子ＯＵＴと信号ＣＬＫが与えられる配線とが導通状態となる。
　回路１１において、出力端子ＯＵＴとトランジスタ２２のゲートとは、容量Ｃ１を介して電気的に接続されるため、ブートストラップ効果によって、出力端子ＯＵＴの電位が上昇することに伴い、トランジスタ２２のゲートの電位が上昇する。ここで、容量Ｃ１を有さない場合には、信号ＣＬＫの高電位よりもトランジスタ２２のしきい値電圧分低い電位が、出力端子ＯＵＴに出力されてしまう。しかしながら、容量Ｃ１を有することで、トランジスタ２２のゲートの電位は、電位ＶＤＤの２倍に近い電位（例えば、電位ＶＤＤと電位ＶＳＳの差の２倍に近い電位）にまで上昇するため、トランジスタ２２のしきい値電圧の影響を受けることなく、出力端子ＯＵＴには、信号ＣＬＫの高電位（例えば電位ＶＤＤ）を出力することができる。これにより、電源電位の種類を増やすことなく、出力性能の高い順序回路１０を実現することができる。
　また、信号ＢＤＧとして高電位が与えられ、トランジスタ２３がオン状態であるため、配線１５ａに高電位が与えられると、トランジスタ２３を介してトランジスタ２２のゲートに高電位が与えられる。このとき、配線１５ａに与えられる高電位と、信号ＢＤＧの高電位とが等しい（例えばどちらも電位ＶＤＤである）場合には、トランジスタ２２のゲートには電位ＶＤＤからトランジスタ２３のしきい値電圧分低い電位が与えられる。その後、信号ＣＬＫが低電位から高電位となり、ブートストラップ効果によりトランジスタ２２のゲートの電位（トランジスタ２３のソース及びドレインの他方の電位）が上昇する。ここで、トランジスタ２３のソース及びドレインの他方の電位が電位ＶＤＤを超えると、トランジスタ２３がオフ状態となるため、トランジスタ２２のゲートと、配線１５ａとが電気的に切り離された状態となり、トランジスタ２２のゲートがフローティング状態となる。また、配線１５ａの電位は、回路１２の出力電位（ＶＤＤ）から上昇することがないため、回路１２内のトランジスタ等に、配線１５ａを介して出力電位よりも高い電位が印加されることを防ぐことができる。これにより、順序回路１０の信頼性を高めることができる。
　一方、配線１５ａに低電位が与えられ、配線１５ｂに高電位が与えられると、トランジスタ２３を介してトランジスタ２２のゲートに低電位が与えられ、トランジスタ２２がオフ状態となる。また、トランジスタ２１がオン状態となる。このとき、出力端子ＯＵＴと電位ＶＳＳが与えられる配線とが導通状態となり、出力端子ＯＵＴには電位ＶＳＳが出力される。その後、信号ＢＤＧを高電位から低電位に変化させ、トランジスタ２３をオフ状態とすることが好ましい。
　図２Ａに、図１で例示した順序回路１０のより詳細な構成例を示す。順序回路１０が有する回路１２は、トランジスタ３１、トランジスタ３２、トランジスタ３３、及びトランジスタ３４を有する。トランジスタ３１乃至トランジスタ３４には、上述したｎチャネル型のトランジスタを適用することが好ましい。特に、チャネルが形成される半導体に酸化物半導体を適用したトランジスタを用いることが好ましい。
　トランジスタ３１とトランジスタ３４は、信号ＬＩＮの電位に従って導通または非導通が選択される。トランジスタ３３とトランジスタ３２は、信号ＲＩＮの電位に従って導通または非導通が選択される。
　信号ＬＩＮが高電位、信号ＲＩＮが低電位であるとき、トランジスタ３１がオン状態、トランジスタ３３がオフ状態となり、電位ＶＤＤが与えられる配線と、配線１５ａとが電気的に接続される。また、トランジスタ３４がオン状態、トランジスタ３２がオフ状態となり、電位ＶＳＳが与えられる配線と、配線１５ｂとが電気的に接続される。一方、信号ＬＩＮが低電位、信号ＲＩＮが高電位であるとき、トランジスタ３１がオフ状態、トランジスタ３３がオン状態となり、電位ＶＳＳが与えられる配線と、配線１５ａとが電気的に接続される。また、トランジスタ３４がオフ状態、トランジスタ３２がオン状態となり、電位ＶＤＤが与えられる配線と、配線１５ｂとが電気的に接続される。
　順序回路１０において、信号ＬＩＮが高電位、信号ＲＩＮが低電位のとき、配線１５ａは高電位、配線１５ｂは低電位となり、出力端子ＯＵＴには、信号ＣＬＫの電位が出力される。一方、信号ＬＩＮが低電位、信号ＲＩＮが高電位のとき、配線１５ａは低電位、配線１５ｂは高電位となり、出力端子ＯＵＴと電位ＶＳＳが与えられる配線とが電気的に接続される。
　順序回路１０に入力される信号ＬＩＮと信号ＲＩＮの電位を、高電位と低電位に交互に変化させ、信号ＣＬＫと信号ＬＩＮを同期させることで、順序回路１０の出力端子ＯＵＴには、パルス状の出力信号が出力される。順序回路１０の出力端子ＯＵＴに出力される出力信号を、複数の画素に接続された配線（例えば走査線）などに供給することで、順序回路１０をゲートドライバ回路の一部として用いることができる。
　図２Ｂは、図２Ａに示す順序回路１０の駆動方法の一例を示すタイミングチャートである。図２Ｂには、信号ＬＩＮ、信号ＲＩＮ、信号ＢＤＧ、信号ＣＬＫ、ノードＮ、及び出力端子ＯＵＴにおける、電位の時間変化を模式的に示している。ここで、ノードＮは、トランジスタ２２のゲートが接続されるノードに対応する（図２Ａ参照）。
　時刻Ｔ１において、信号ＬＩＮ及び信号ＢＤＧが高電位、信号ＲＩＮ及び信号ＣＬＫが低電位となる。期間Ｔ１−Ｔ２において、回路１２から配線１５ａに高電位が出力され、トランジスタ２３がオン状態であるため、ノードＮの電位は、配線１５ａの電位からトランジスタ２３のしきい値電圧分低下した電位まで上昇する。
　続いて、時刻Ｔ２において、信号ＬＩＮが低電位になり、信号ＣＬＫが高電位となる。このとき、回路１２のトランジスタ３１乃至トランジスタ３４は全てオフ状態となるため、配線１５ａは電気的にフローティング状態となる。そのため、期間Ｔ２−Ｔ３において、信号ＣＬＫがハイレベル電位となることで、ノードＮの電位が上昇する。トランジスタ２３のゲート電位と、ノードＮの電位の差が、トランジスタ２３のしきい値電圧に達すると、トランジスタ２３がオフ状態となり、ノードＮがフローティング状態となる。また、トランジスタ２３のゲートの電位が上昇することで、出力端子ＯＵＴには信号ＣＬＫの高電位が与えられる。
　続いて、時刻Ｔ３において、信号ＲＩＮが高電位となり、信号ＣＬＫが低電位となる。期間Ｔ３−Ｔ４において、回路１２から配線１５ｂに高電位が出力され、トランジスタ２１がオン状態となる。一方、配線１５ａには低電位が出力され、トランジスタ２３がオン状態であるため、トランジスタ２２がオフ状態となる。これにより、出力端子ＯＵＴには電位ＶＳＳが与えられる。
　そして、時刻Ｔ４において、信号ＢＤＧが低電位となりトランジスタ２３がオフ状態となる。
　以上が、順序回路１０の動作方法の一例についての説明である。
　ここで、トランジスタ２３に加わる電圧ストレスについて説明する。ここでは簡単のため、高電位を電位ＶＤＤ、低電位を電位ＶＳＳとして説明する。
　時刻Ｔ１において、トランジスタ２３のゲートに電位ＶＤＤが与えられ、配線１５ａ側の電極に電位ＶＤＤが与えられたとき、トランジスタ２３はノードＮ側の電極がソースとなる。続いて、時刻Ｔ２において信号ＣＬＫが電位ＶＳＳから電位ＶＤＤに変化し、ノードＮの電位が電位ＶＤＤ−電位ＶＳＳの２倍の電位にまで上昇したとする。このとき、配線１５ａはフローティング状態であり、電位ＶＤＤのままであるため、トランジスタ２３はソースとドレインが入れ替わり、配線１５ａと接続される電極がソースとなる。また、時刻Ｔ３において、配線１５ａに電位ＶＳＳが与えられ、ノードＮの電位が低下する際も、トランジスタ２３は配線１５ａ側の電極がソースとして機能する。このように、回路の動作中にソースとドレインの機能が入れ替わるトランジスタを、双方向トランジスタ（ｂｉ−ｄｉｒｅｃｔｉｏｎ　ｔｒａｎｓｉｓｔｏｒ）と呼ぶことができる。
　期間Ｔ１−Ｔ２では、トランジスタ２３のゲート−ソース間にかかる電圧（電位差）は最大でＶＤＤ−ＶＳＳとなる。しかし、ノードＮの電位が上昇することに伴い、トランジスタ２３のソース−ドレイン間にかかる電圧は急激に低下するため、電圧ストレスはすぐに緩和されることになる。また、期間Ｔ２−Ｔ３では、トランジスタ２３のゲート−ソース間にはほとんど電位差が生じない。また、期間Ｔ３−Ｔ４では、トランジスタ２３のゲート−ソース間の電圧はＶＤＤ−ＶＳＳとなる。また、時刻Ｔ４以降では、トランジスタ２３には電圧ストレスが生じない。このことから、トランジスタ２３のゲート−ソース間にストレスがかかるのは、配線１５ａに低電位が与えられ、信号ＢＤＧが高電位であるときであることがわかる。そのため、配線１５ａに低電位が与えられている期間中において、信号ＢＤＧが高電位となる期間をできるだけ短くすることで、トランジスタ２３の電圧ストレスを低減し、しきい値電圧の変動を抑制することができる。
　ここで、順序回路１０は、表示装置の駆動回路として用いることができる。特に、走査線駆動回路として好適に用いることができる。このとき、出力端子ＯＵＴに、表示装置の複数の画素に接続される走査線を接続する場合、順序回路１０から出力端子ＯＵＴに出力される出力信号のデューティ比は、信号ＣＬＫなどに比べて著しく小さい。また、配線１５ａに入力される電位は、高電位である期間よりも、低電位である期間が、著しく長くなる。そのため、トランジスタ２３のゲートに高電位の定電位が与えられた構成とすると、トランジスタ２３のゲート−ソース間に電圧ストレスがかかる期間が著しく長くなり、トランジスタ２３のしきい値電圧の変動が生じやすくなる。しかしながら本発明の一態様は、トランジスタ２３のゲートに定電位ではなく、デューティ比の小さいパルス信号である信号ＢＤＧが与えられるため、トランジスタ２３のしきい値電圧の変動を好適に抑制することができる。特に、信号ＢＤＧは、順序回路１０が出力端子ＯＵＴに信号を出力するための動作期間中（例えば図２Ｂにおける期間Ｔ１−Ｔ４）のみ高電位となり、他の期間は常に低電位となるパルス信号を適用することが好ましい。これにより、信号ＢＤＧのデューティ比を１％以下、好ましくは０．５％以下、より好ましくは０．１％以下にまで低減でき、順序回路１０、延いては順序回路１０を用いた半導体装置、表示装置、及び電子機器に、極めて高い信頼性を付与することができる。
　また、順序回路１０を表示装置の駆動回路として用いる場合、表示装置の画素が有するトランジスタと、順序回路１０を構成するトランジスタ（トランジスタ２１、トランジスタ２２、及びトランジスタ２３等）とを、同一基板上に設けることが好ましい。特に、画素に設けられるトランジスタと、順序回路１０を構成するトランジスタとを、同一工程により作製することが好ましい。
〔構成例１−２〕
　図３Ａには、図２Ａとは一部の構成が異なる回路１１を有する順序回路１０ａの構成例を示す。
　回路１１が有する、トランジスタ２１は、一対のゲート（以下、第１のゲート、第２のゲートと呼ぶ）を有する。トランジスタ２１は、第１のゲートが配線１５ｂと電気的に接続され、第２のゲートが自身のソース及びドレインの他方、及び電位ＶＳＳが与えられる配線と電気的に接続され、ソース及びドレインの一方が、トランジスタ２２のソース及びドレインの他方、及び容量Ｃ１の他方の電極と電気的に接続されている。
　ここで、順序回路１０ａを、表示装置の駆動回路に用いた場合、上述のように、順序回路１０ａから出力端子ＯＵＴに出力される出力信号のデューティ比は、信号ＣＬＫなどに比べて著しく小さくなる。このとき、トランジスタ２１は、オフ状態である期間よりも、オン状態である期間が著しく長くなる。すなわち、トランジスタ２１は、第１のゲートに高電位が与えられる期間が、低電位が与えられる期間よりも著しく長くなる。そのため、トランジスタ２１は、トランジスタ２２よりも、しきい値電圧の変動が生じやすくなる。具体的には、トランジスタ２１は、トランジスタ２２よりも、しきい値電圧がプラス方向へシフトしやすい。
　そこで本発明の一態様は、トランジスタ２１が、半導体層を間に挟んで重なり合った一対のゲートを有する構成とする。そして、一方のゲートを、低電位が与えられる配線（電位ＶＳＳが与えられる配線）と電気的に接続する構成とする。言い換えると、トランジスタ２１は、一方のゲートとソースとが、互いに電気的に接続される構成とも言える。このような構成とすることで、トランジスタ２１のしきい値電圧がプラス方向へシフトすることを好適に抑制することができる。したがって、順序回路１０ａ、延いては順序回路１０ａを用いた半導体装置、表示装置、及び電子機器等の信頼性を高めることができる。
　また、トランジスタ２１を、一方のゲートとソースとが電気的に接続された構成とすることで、しきい値電圧がマイナスの値になることを好適に防ぐこともできる。すなわち、トランジスタ２１をノーマリオフの特性とすることが容易となる。トランジスタ２１がノーマリオンの特性を有する場合、トランジスタ２１の他方のゲートとソースとの電圧が０Ｖの時に、ソース−ドレイン間のリーク電流が生じ、出力端子ＯＵＴの電位が保てなくなってしまう。そのため、トランジスタ２１をオフ状態とするためには、トランジスタ２１の他方のゲートに電位ＶＳＳよりも低い電位を与える必要があり、複数の電源が必要となる。一方、本発明の一態様のトランジスタ２１は、安定してノーマリオフの特性を実現できるため、電源電位の種類を増やすことなく、出力性能の高い順序回路１０ａを実現することができる。
　また、トランジスタ２１は、一方のゲートとソースとが電気的に接続された構成とすることで、飽和性を高める効果も奏する。これにより、回路１１の設計が容易となり、回路１１を安定して動作可能な回路とすることができる。
　このように、順序回路１０ａでは、電圧ストレスがかかる期間が著しく長いトランジスタ２１には、一方のゲートとソースとが接続されたトランジスタを適用し、双方向トランジスタとして機能するトランジスタ２３のゲートには、デューティ比の小さいパルス信号を与える構成とする。これにより、回路１１を構成する３つのトランジスタの全てにおいて、しきい値電圧の変動を抑制することが可能となる。その結果、高い出力性能と、高い信頼性が両立した順序回路１０ａを実現できる。
〔構成例１−３〕
　図３Ｂに、順序回路１０ｂの構成例を示している。順序回路１０ｂでは、回路１２が有するトランジスタ３３に、一対のゲートを有し、一方のゲートとソースとが接続されたトランジスタが適用されている。
　トランジスタ３３は、回路１１のトランジスタ２１と同様に、順序回路１０ｂの動作時にオン状態である期間が著しく長いトランジスタである。そのため、トランジスタ３３をトランジスタ２１と同様の構成とすることで、しきい値電圧の変動を抑制し、順序回路１０ｂの信頼性を高めることができる。
〔構成例１−４〕
　図３Ｃに、順序回路１０ｃの構成例を示している。
　順序回路１０ｃは、回路１２が有するトランジスタ３３だけでなくトランジスタ３４にも、一対のゲートを有し、一方のゲートとソースとが接続されたトランジスタが適用されている。
　トランジスタ３４は、トランジスタ３３と比較すると、順序回路１０ｃの動作時にオン状態となる期間は短いものの、長時間動作させることで、しきい値電圧の変動が生じうる。そのため、トランジスタ３４をトランジスタ３３と同様の構成とすることにより、しきい値電圧の変動が抑制され、順序回路１０ｃの信頼性を高めることができる。
　また、順序回路１０ｃでは、トランジスタ３１、トランジスタ３２、トランジスタ２２、及びトランジスタ２３に、一対のゲートを有するトランジスタが適用されている。
　半導体層を介して一対のゲートを有するトランジスタにおいて、一対のゲートを電気的に接続することで、一つのゲートを有するトランジスタを用いる場合、または一対のゲートの片方に定電位を与える場合と比較して、チャネルが形成される領域が増え、ソース−ドレイン間に流すことのできる電流（オン電流ともいう）を大きくできる。そのため、オン電流の低下を抑えつつ、トランジスタのサイズを縮小できるため、順序回路１０ｃ、延いては順序回路１０ｃを用いた駆動回路の面積を縮小することができる。特に、トランジスタ２２及びトランジスタ２３には、回路１２に設けられるトランジスタよりも大きな電流供給能力が求められるため、トランジスタ２２及びトランジスタ２３に、このようなトランジスタを適用することで、面積の縮小に対する効果が極めて高い。
　また、一対のゲートを電気的に接続したトランジスタとすることで、一つのゲートを有するトランジスタと比較して、ノーマリオフの電気特性を実現しやすくなる、飽和性が向上する、などといった利点がある。これにより、信頼性の高い順序回路１０ｃを実現することができる。
　また、トランジスタ３１、トランジスタ３２、トランジスタ２２、及びトランジスタ２３に、電流供給能力の高いトランジスタを適用することで、順序回路１０ｃの動作周波数を高めることもできる。
　なお、図３Ｃでは、トランジスタ３１、トランジスタ３２、トランジスタ２２、及びトランジスタ２３の全てに一対のゲートが電気的に接続されたトランジスタを適用する例を示したが、これに限られず、１つ以上のトランジスタに上記トランジスタを適用すればよい。特に、回路１１に含まれるトランジスタ２２及びトランジスタ２３に、一対のゲートが電気的に接続されたトランジスタを適用することが好ましい。
［構成例２］
　以下では、上記構成例１とは異なる構成を有する順序回路について説明する。
〔構成例２−１〕
　図４Ａに、順序回路２０の構成例を示す。順序回路２０は、回路１１と、回路１３を有する。回路１１と回路１３とは、配線１５ａ及び配線１５ｂとにより電気的に接続されている。回路１１の構成は、構成例１を援用できる。
　回路１１には、信号ＢＤＧ及び信号ＣＬＫ１が入力される。また、出力端子ＳＲＯＵＴが接続されている。信号ＢＤＧは、トランジスタ２３のゲートに入力される。信号ＣＬＫ１は、トランジスタ２２のソース及びドレインの一方に入力される。
　回路１３は、トランジスタ４１乃至トランジスタ４７と、容量Ｃ２を有する。回路１３には、信号ＬＩＮ、信号ＣＬＫ２、信号ＣＬＫ３、信号ＲＩＮ、及び信号ＲＥＳが入力される。トランジスタ４１乃至トランジスタ４７には、上述したｎチャネル型のトランジスタを適用することが好ましい。特に、チャネルが形成される半導体に酸化物半導体を適用したトランジスタを用いることが好ましい。
　回路１３は、入力される各種信号に従って、配線１５ａに第１の信号を、配線１５ｂに第１の信号を反転した第２の信号を、それぞれ出力する機能を有する。
　また、回路１１及び回路１３には、高電位である電位ＶＤＤと、低電位である電位ＶＳＳが供給されている。
　具体的には、トランジスタ４１は、ゲートが信号ＬＩＮが与えられる配線と、ソース及びドレインの一方が配線１５ａ、及びトランジスタ４６のソース及びドレインの一方と、他方が電位ＶＤＤが与えられる配線と、それぞれ電気的に接続されている。トランジスタ４２は、ゲートが信号ＣＬＫ３が与えられる配線と、ソース及びドレインの一方がトランジスタ４３のソース及びドレインの一方と、他方が電位ＶＤＤが与えられる配線と、それぞれ電気的に接続されている。トランジスタ４３は、ゲートが信号ＣＬＫ２が与えられる配線と、ソース及びドレインの他方が配線１５ｂ、容量Ｃ２の一方の電極、及びトランジスタ４６のゲートと、それぞれ電気的に接続されている。トランジスタ４４は、ゲートが信号ＲＩＮが与えられる配線と、ソース及びドレインの一方が配線１５ｂと、他方が電位ＶＤＤが与えられる配線と、それぞれ電気的に接続されている。トランジスタ４５は、ゲートが信号ＲＥＳが与えられる配線と、ソース及びドレインの一方が配線１５ｂと、他方が電位ＶＤＤが与えられる配線と、それぞれ電気的に接続されている。トランジスタ４６は、ソース及びドレインの他方が電位ＶＳＳが与えられる配線と電気的に接続されている。トランジスタ４７は、ゲートが信号ＬＩＮが与えられる配線と、ソース及びドレインの一方が配線１５ｂと、他方が電位ＶＳＳが与えられる配線と、それぞれ電気的に接続されている。容量Ｃ２は、他方の電極が、電位ＶＳＳが与えられる配線と電気的に接続されている。
　図４Ａに示す回路１３において、トランジスタ４６に、一対のゲートを有するトランジスタを適用した例を示している。トランジスタ４６は、一対のゲートの一方が、電位ＶＳＳが与えられる配線と電気的に接続されている。
　なお、トランジスタ４１乃至トランジスタ４５、トランジスタ４７、トランジスタ２２、及びトランジスタ２３のうち、少なくとも一つに、一対の電気的に接続されたゲートを有するトランジスタを適用してもよい。図４Ｂには、当該トランジスタの全てに、一対の電気的に接続されたゲートを有するトランジスタを適用した例を示している。
〔構成例２−２〕
　図５Ａには、出力端子を２つ有する順序回路３０の構成例を示している。順序回路３０は、上記順序回路２０における回路１１に換えて回路１１ａを有する構成である。
　回路１１ａには、信号ＢＤＧ、信号ＣＬＫ１、及び信号ＰＷＣが入力される。また、回路１１ａには、出力端子ＳＲＯＵＴと出力端子ＧＯＵＴとが接続されている。
　回路１１ａは、２つの回路１１が並列に接続された構成を有している。トランジスタ２１、トランジスタ２２、トランジスタ２３、及び容量Ｃ１により、一つの回路１１を構成し、トランジスタ２４、トランジスタ２５、トランジスタ２６、及び容量Ｃ３により、もう一つの回路１１を構成している。トランジスタ２４乃至トランジスタ２６、容量Ｃ３の接続構成は、上記回路１１と同様である。
　トランジスタ２５のソース及びドレインの一方は、信号ＰＷＣが与えられる配線と電気的に接続されている。また、トランジスタ２４のソース及びドレインの一方、トランジスタ２５のソース及びドレインの他方、及び容量Ｃ３の他方の電極は、出力端子ＧＯＵＴと電気的に接続される。トランジスタ２６のゲートは、信号ＢＤＧが与えられる配線と電気的に接続されている。
　回路１１ａにおいて、配線１５ａに高電位、配線１５ｂに低電位が与えられると、出力端子ＳＲＯＵＴには信号ＣＬＫ１の電位が、出力端子ＧＯＵＴには信号ＰＷＣの電位が、それぞれ出力される。一方、配線１５ａに低電位、配線１５ｂに高電位が与えられると、出力端子ＳＲＯＵＴ及び出力端子ＧＯＵＴは、いずれも電位ＶＳＳが与えられる配線と電気的に接続される。
　ここで、順序回路３０を、表示装置のゲートドライバ回路の一部として用いる場合、出力端子ＧＯＵＴは走査線が接続される端子として用い、出力端子ＳＲＯＵＴは次の段の順序回路３０に入力される配線が接続される端子として用いることができる。このとき、トランジスタ２４及びトランジスタ２５には、トランジスタ２１及びトランジスタ２２よりも電流供給能力の高いトランジスタを適用することが好ましい。例えば、チャネル幅の大きなトランジスタを、トランジスタ２４及びトランジスタ２５に適用することができる。
　ここで、信号ＣＬＫ１と、信号ＰＷＣとは、同期した信号を用いることができる。具体的には、高電位である期間と、低電位である期間とが一致した信号を用いることができる。このとき、信号ＣＬＫ１と信号ＰＷＣとに、高電位が電位ＶＤＤであり、低電位が電位ＶＳＳである信号を用いると、順序回路３０を駆動するための電源電位の種類を増やす必要がないため、好ましい。
　また、信号ＣＬＫ１と、信号ＰＷＣとで、振幅の異なる信号を用いてもよい。例えば、信号ＰＷＣに、信号ＣＬＫ１よりも振幅の大きな信号を用いることができる。このとき、信号ＰＷＣに、低電位が電位ＶＳＳであり、高電位が電位ＶＤＤよりも高い電位である信号を用いることが好ましい。これにより、出力端子ＧＯＵＴに高い電位を出力することができる。また、信号ＣＬＫ１の振幅を小さくし、且つ、電位ＶＤＤと電位ＶＳＳの電位差を小さくすることで、順序回路３０を構成するトランジスタにかかる電圧ストレスが軽減される。これにより、トランジスタのしきい値電圧をはじめとする電気特性の変動を抑制することができ、順序回路３０の信頼性を向上させることができる。その場合であっても、トランジスタ２５のゲートに与えられる電位は、容量Ｃ３によるブートストラップ効果によって電位ＶＤＤよりも十分に高い電位とすることができるため、トランジスタ２５のしきい値電圧の影響を受けることなく、出力端子ＧＯＵＴには、信号ＰＷＣの高電位を出力することができる。
　なお、トランジスタ４１乃至トランジスタ４５、トランジスタ４７、トランジスタ２２、トランジスタ２３、トランジスタ２５、及びトランジスタ２６のうち、少なくとも一つに、一対の電気的に接続されたゲートを有するトランジスタを適用してもよい。図５Ｂには、上記トランジスタの全てに、一対の電気的に接続されたゲートを有するトランジスタを適用した例を示している。特に、トランジスタ２２及びトランジスタ２５には、一対の電気的に接続されたゲートを有し、電流駆動能力の高いトランジスタを適用することが好ましい。
［駆動回路の構成例］
　以下では、順序回路を複数段接続させることで構成され、シフトレジスタとして機能する駆動回路の例について説明する。
〔駆動回路の構成例１〕
　まず、駆動回路に用いることのできる順序回路の構成例について説明する。図６に、順序回路３０ａの回路図を示す。順序回路３０ａは、回路１３、回路１１ａ、及び信号生成回路１４ａを有する。信号生成回路１４ａは、信号ＢＤＧを生成する回路である。
　回路１３及び回路１１ａは、上記構成例２を援用することができる。なお、図６では、構成例２で例示した信号ＲＩＮを、信号ＲＩＮ１としている。また、回路１１ａにおけるトランジスタ２２のゲートが接続されるノードをノードＮ１、トランジスタ２５のゲートが接続されるノードをノードＮ２とする。
　信号生成回路１４ａは、トランジスタ５１、トランジスタ５２、及び容量Ｃ４を有する。また信号生成回路１４ａには、信号ＬＩＮ、及び信号ＲＩＮ２が入力される。
　トランジスタ５１は、ゲートが信号ＬＩＮが入力される配線と、ソース及びドレインの一方が電位ＶＤＤが与えられる配線と、他方がトランジスタ５２のソース及びドレインの一方、及び容量Ｃ４の一方の電極と、それぞれ電気的に接続される。トランジスタ５２は、ゲートが信号ＲＩＮ２が入力される配線と、ソース及びドレインの他方が電位ＶＳＳが与えられる配線と、それぞれ電気的に接続される。容量Ｃ４は、他方の電極が電位ＶＳＳが与えられる配線と電気的に接続される。
　信号生成回路１４ａにおいて、トランジスタ５１のソース及びドレインの他方が接続する配線に、信号ＢＤＧが出力される。信号ＢＤＧは、回路１１ａのトランジスタ２３のゲート、及びトランジスタ２６のゲートにそれぞれ供給される。
　信号ＬＩＮが高電位、信号ＲＩＮ２が低電位のとき、トランジスタ５１がオン状態、トランジスタ５２がオフ状態となり、信号生成回路１４ａから出力される信号ＢＤＧは高電位となる。一方、信号ＬＩＮが低電位、信号ＲＩＮ２が高電位のとき、トランジスタ５１がオフ状態、トランジスタ５２がオン状態となり、信号ＢＤＧは低電位となる。
　また、信号ＢＤＧが出力される配線に、容量Ｃ４が接続されている。これにより、信号ＬＩＮと信号ＲＩＮ２とがいずれも低電位となり、トランジスタ５１とトランジスタ５２がいずれもオフ状態となることで、信号ＢＤＧが出力される配線が電気的にフローティング状態となったときにも、当該配線の電位を保持することができる。したがって、信号生成回路１４ａから、信号ＢＤＧとして高電位または低電位を出力し続ける必要はなく、信号ＬＩＮと信号ＲＩＮ２にデューティ比の小さい信号を用いた場合でも、当該配線の電位を長期間に亘って保持することができる。具体的には、信号ＢＤＧが低電位である状態を長期間に亘って維持することができるため、信号ＢＤＧをデューティ比の極めて小さい信号とすることができる。また、容量Ｃ４を設けることで、信号ＢＤＧが出力される配線の電位が、電気的なノイズにより変動することを防ぐことができる。また、信号ＢＤＧが低電位である期間中、トランジスタ５２をオン状態とする必要がないため、トランジスタ５２にかかる電圧ストレスが緩和され、しきい値電圧の変動を抑制することができる。
　このような信号生成回路１４ａを有することで、信号ＢＤＧを、デューティ比が５％以下、好ましくは３％以下、より好ましくは１％以下、さらに好ましくは０．５％以下、さらに好ましくは０．１％以下であるパルス信号とすることができる。これにより、順序回路３０ａ、延いては、順序回路３０ａを用いた半導体装置、表示装置、及び電子機器に、極めて高い信頼性を付与することができる。
　図６では、信号生成回路１４ａが有するトランジスタ５１とトランジスタ５２に、一対のゲートが電気的に接続されたトランジスタを適用する例を示している。なお、これに限られず、トランジスタ５１とトランジスタ５２に、１つのゲートを有するトランジスタを適用してもよい。また、トランジスタ５２には、一対のゲートのうち、一方が電位ＶＳＳが与えられる配線と電気的に接続されるトランジスタを適用してもよい。
　図７に、順序回路３０ａの駆動方法例にかかるタイミングチャートを示している。図７では、信号ＣＬＫ１（信号ＰＷＣ）、信号ＣＬＫ２、信号ＣＬＫ３、信号ＲＥＳ、信号ＬＩＮ、信号ＲＩＮ１、信号ＲＩＮ２、信号ＢＤＧ、ノードＮ１（ノードＮ２）、及び出力端子ＳＲＯＵＴ（出力端子ＧＯＵＴ）における、電位の時間変化を模式的に示している。なお、信号ＣＬＫ１と信号ＰＷＣには、波形が等しい信号を用いるため、まとめて明示している。また、ノードＮ１とノードＮ２とは、電位の時間変化の様子が概ね同程度であるため、まとめて明示している。また、信号ＣＬＫ１、信号ＣＬＫ２、及び信号ＣＬＫ３には、それぞれこの順に１／４周期ずつずれたクロック信号を用いている。
　時刻Ｔ１１において、信号ＬＩＮが高電位、信号ＲＩＮ２が低電位となることで、信号ＢＤＧが高電位となる。続いて、時刻Ｔ１２において、信号ＣＬＫ１及び信号ＰＷＣが高電位となることで、ノードＮ１及びノードＮ２の電位が上昇する。また、期間Ｔ１２−Ｔ１４に、出力端子ＳＲＯＵＴ及び出力端子ＧＯＵＴに、高電位が出力される。期間Ｔ１４において、信号ＬＩＮが低電位であり、信号ＲＩＮ１が高電位となることで、出力端子ＳＲＯＵＴ及び出力端子ＧＯＵＴに低電位が出力される。そして、時刻Ｔ１５において、信号ＲＩＮ２が高電位となることで、信号ＢＤＧが低電位となる。また時刻Ｔ１７において信号ＲＩＮ２が低電位となった後も、信号ＢＤＧは低電位が維持されている。
　続いて、上記順序回路３０ａを複数段接続させることで構成される駆動回路について説明する。
　図８Ａは、順序回路３０ａの入出力端子を説明する図である。順序回路３０ａは、入力端子として、信号ＬＩＮ、信号ＲＩＮ１、信号ＲＩＮ２、信号ＣＬＫ１、信号ＣＬＫ２、信号ＣＬＫ３、信号ＰＷＣ及び信号ＲＥＳが、それぞれ入力される端子と、出力端子として、出力端子ＳＲＯＵＴ、及び出力端子ＧＯＵＴと、を有する。
　図８Ｂに、駆動回路４０ａの構成例を示している。駆動回路４０ａは、複数の順序回路を有する。図８Ｂでは、順序回路３０ａ＿１乃至順序回路３０ａ＿６を示し、それ以降は省略している。順序回路３０ａ＿１等は、それぞれ図６で例示した順序回路３０ａと同様の構成を有する。以下では、駆動回路４０ａの入力に近い側から、ｎ番目に位置する順序回路を、順序回路３０ａ＿ｎ（ｎは１以上の整数）と表記することとする。
　順序回路３０ａ＿ｎには、信号ＣＬＫ１、信号ＣＬＫ２、信号ＣＬＫ３として、信号ＣＫ１乃至信号ＣＫ４のいずれか３つが用いられる。また、順序回路３０ａ＿ｎには、信号ＰＷＣとして、信号ＰＷＣ１乃至信号ＰＷＣ４のいずれか１つが用いられる。信号ＣＫ１乃至信号ＣＫ４、及び信号ＰＷＣ１乃至信号ＰＷＣ４の組み合わせは、４段毎に同じ組み合わせとなる。すなわち、順序回路３０ａ＿ｎと順序回路３０ａ＿ｎ＋４には、信号ＣＬＫ１、信号ＣＬＫ２、信号ＣＬＫ３、信号ＰＷＣとして、同じ信号が入力される。
　また、順序回路３０ａ＿ｎの出力端子ＧＯＵＴには、出力配線である配線ＯＵＴｎ（図８Ｂでは、配線ＯＵＴ１乃至配線ＯＵＴ６を示している。）が接続されている。
　順序回路３０ａ＿１には、信号ＬＩＮとして信号ＳＰが入力される。また、ｎが２以上である順序回路３０ａ＿ｎには、信号ＬＩＮとして、順序回路３０ａ＿ｎ−１の出力端子ＳＲＯＵＴの信号が入力される。また、順序回路３０ａ＿ｎには、信号ＲＩＮ１として、順序回路３０ａ＿ｎ＋２の出力端子ＳＲＯＵＴの信号が入力される。また、順序回路３０ａ＿ｎには、信号ＲＩＮ２として、順序回路３０ａ＿ｎ＋３の出力端子ＳＲＯＵＴの信号が入力される。
　具体的には、順序回路３０ａ＿１は、信号ＣＫ１、信号ＣＫ２、信号ＣＫ３、信号ＰＷＣ１、信号ＲＥＳ、信号ＳＰ、順序回路３０ａ＿３の出力信号、及び順序回路３０ａ＿４の出力信号が、それぞれ入力され、配線ＯＵＴ１に出力信号を出力する。順序回路３０ａ＿２は、信号ＣＫ２、信号ＣＫ３、信号ＣＫ４、信号ＰＷＣ２、信号ＲＥＳ、順序回路３０ａ＿１の出力信号、順序回路３０ａ＿４の出力信号、及び順序回路３０ａ＿５の出力信号が入力され、配線ＯＵＴ２に出力信号を出力する。順序回路３０ａ＿３は、信号ＣＫ３、信号ＣＫ４、信号ＣＫ１、信号ＰＷＣ３、信号ＲＥＳ、順序回路３０ａ＿２の出力信号、順序回路３０ａ＿５の出力信号、及び順序回路３０ａ＿６の出力信号が入力され、配線ＯＵＴ３に出力信号を出力する。順序回路３０ａ＿４は、信号ＣＫ４、信号ＣＫ１、信号ＣＫ２、信号ＰＷＣ４、信号ＲＥＳ、順序回路３０ａ＿３の出力信号、順序回路３０ａ＿６の出力信号、及び順序回路３０ａ＿７（図示しない）の出力信号が入力され、配線ＯＵＴ４に出力信号を出力する。順序回路３０ａ＿５は、信号ＣＫ１、信号ＣＫ２、信号ＣＫ３、信号ＰＷＣ１、信号ＲＥＳ、順序回路３０ａ＿４の出力信号、順序回路３０ａ＿７（図示しない）の出力信号、及び順序回路３０ａ＿８（図示しない）の出力信号が入力され、配線ＯＵＴ５に出力信号を出力する。順序回路３０ａ＿６は、信号ＣＫ２、信号ＣＫ３、信号ＣＫ４、信号ＰＷＣ２、信号ＲＥＳ、順序回路３０ａ＿５の出力信号、順序回路３０ａ＿８（図示しない）の出力信号、及び順序回路３０ａ＿９（図示しない）の出力信号が入力され、配線ＯＵＴ６に出力信号を出力する。
　図８Ｃに、駆動回路４０ａの駆動方法にかかるタイミングチャートを示している。図８Ｃでは、上から信号ＲＥＳ、信号ＳＰ、信号ＣＫ１乃至信号ＣＫ４、配線ＯＵＴ１乃至配線ＯＵＴ６のそれぞれについて、電位変化の推移を示している。なお、信号ＰＷＣ１乃至信号ＰＷＣ４については、それぞれ信号ＣＫ１乃至信号ＣＫ４と同じ位相、周期を有するクロック信号を用いるため、合わせて示している。
　図８Ｃに示す時刻Ｔ０以前において、信号ＳＰが高電位となり、信号ＣＫ１が低電位である。このとき、配線ＯＵＴ１乃至配線ＯＵＴ６には低電位が出力される。
　時刻Ｔ０において、信号ＣＫ１（信号ＰＷＣ１）が低電位から高電位となることで、順序回路３０ａ＿１から配線ＯＵＴ１に高電位が出力される。以降、信号ＣＫ１乃至信号ＣＫ４、及び信号ＰＷＣ１乃至信号ＰＷＣ４により、配線ＯＵＴ２以降の配線に、順次高電位が出力される。
　信号ＣＫ１乃至信号ＣＫ４は、それぞれ順に４分の１周期ずつずれた信号である。同様に、信号ＰＷＣ１乃至信号ＰＷＣ４も、それぞれ順に４分の１周期ずつずれた信号である。そのため、図８Ｃに示すように、配線ＯＵＴ１乃至配線ＯＵＴ６等には、信号ＣＫ１等の、順に４分の１周期ずつずれた信号が出力される。
　また、配線ＯＵＴ１乃至配線ＯＵＴ６等に高電位が出力される期間は、信号ＣＫ１等の２分の１周期の期間となっている。すなわち、配線ＯＵＴｎが高電位である期間と、配線ＯＵＴｎ＋１が高電位である期間とが、重畳している。これにより、配線ＯＵＴｎを選択する期間を長く取ることができるため、配線の負荷が大きい場合などではこのような駆動方法を用いることが好適である。つまり、駆動回路４０ａを画素数の多い表示装置や、画面サイズの大きな表示装置などの走査線駆動回路とする場合には、このような駆動方法を用いることで、走査線の充放電期間を長くできるため好ましい。なお、ここでは信号ＣＫ１乃至信号ＣＬ４として、４分の１周期ずつずれた４相クロック信号を用い、配線ＯＵＴｎが高電位となる（選択される）期間を信号ＣＫ１等の２分の１周期の期間とすることで、隣接する２本の配線が同時に選択される期間を設ける構成としたが、これに限られない。例えば、クロック信号の周期のずれや、デューティ比を変更することで、隣接する３本以上の配線が同時に選択される構成としてもよい。
〔駆動回路の構成例２〕
　以下では、上記図６で例示した信号生成回路１４ａとは一部の構成が異なる信号生成回路の構成例について説明する。
　図９に、信号生成回路１４ｂの回路図を示す。信号生成回路１４ｂは、信号ＢＤＧを生成する回路である。信号生成回路１４ｂは、上記信号生成回路１４ａと比較して、信号ＲＩＮ２を用いない構成であるため、配線数を削減することができる。
　信号生成回路１４ｂは、トランジスタ６０乃至トランジスタ６９、トランジスタ７１、及びトランジスタ７２を有する。
　トランジスタ６０は、ゲートに信号ＬＩＮが与えられ、ソース及びドレインの一方に電位ＶＤＤが与えられ、他方がトランジスタ７１のゲートと電気的に接続される。トランジスタ６１は、ゲートに信号ＣＬＫ３が与えられ、ソース及びドレインの一方に電位ＶＤＤが与えられ、他方がトランジスタ７１のゲートに電気的に接続される。トランジスタ６２は、ゲートに信号ＲＩＮ１が与えられ、ソース及びドレインの一方に電位ＶＤＤが与えられ、他方がトランジスタ７１のゲートに電気的に接続される。トランジスタ６３は、ゲートに信号ＣＬＫ１が与えられ、ソース及びドレインの一方がトランジスタ７１のゲートと電気的に接続され、他方がトランジスタ６４のソース及びドレインの一方と電気的に接続される。トランジスタ６４は、ゲートに信号ＣＬＫ２が与えられ、ソース及びドレインの他方に電位ＶＳＳが与えられる。トランジスタ６５は、ゲートに信号ＣＬＫ２が与えられ、ソース及びドレインの一方に電位ＶＤＤが与えられ、他方がトランジスタ６６のソース及びドレインの一方と電気的に接続される。トランジスタ６６は、ゲートに信号ＣＬＫ１が与えられ、ソース及びドレインの他方がトランジスタ７２のゲートに電気的に接続される。トランジスタ６７は、ゲートに信号ＬＩＮが与えられ、ソース及びドレインの一方がトランジスタ７２のゲートと電気的に接続され、他方に電位ＶＳＳが与えられる。トランジスタ６８は、ゲートに信号ＣＬＫ３が与えられ、ソース及びドレインの一方がトランジスタ７２のゲートと電気的に接続され、他方に電位ＶＳＳが与えられる。トランジスタ６９は、ゲートに信号ＲＩＮ１が与えられ、ソース及びドレインの一方がトランジスタ７２のゲートと電気的に接続され、他方に電位ＶＳＳが与えられる。トランジスタ７１は、ソース及びドレインの一方に電位ＶＤＤが与えられ、他方がトランジスタ７２のソース及びドレインの一方、及び信号ＢＤＧが出力される配線と電気的に接続される。トランジスタ７２は、ソース及びドレインの他方に電位ＶＳＳが与えられる。
　信号生成回路１４ｂは、デューティ比が４５％以上５５％以下、好ましくはデューティ比が４５％以上５１％以下、代表的には５０％以上５１％以下である信号ＢＤＧを生成することができる。そのため、信号ＢＤＧではなく、電位ＶＤＤを用いた場合に比べて、高い信頼性を実現することができる。
　信号生成回路１４ｂをこのような構成とすることで、回路１３及び回路１１ａに供給する信号のみを用いて信号ＢＤＧを生成することができる。
〔駆動回路の構成例３〕
　以下では、信号生成回路を用いない駆動回路の構成例について説明する。
　図１０に、順序回路３０ｂの回路図を示す。順序回路３０ｂは、信号生成回路１４ａを有さない点で、上記順序回路３０ａと主に相違している。
　順序回路３０ｂは、信号ＢＤＧとして、信号ＣＬＫ３を用いた構成である。これにより、上記順序回路３０ａと比較して、信号ＲＩＮ２や、信号生成回路１４ａを用いることがないため、構成を簡略化できる。
　図１１に、順序回路３０ｂの駆動方法例にかかるタイミングチャートを示している。図１１では、信号ＣＬＫ１（信号ＰＷＣ）、信号ＣＬＫ２、信号ＣＬＫ３、信号ＲＥＳ、信号ＬＩＮ、信号ＲＩＮ１、信号ＢＤＧ、ノードＮ１（ノードＮ２）、及び出力端子ＳＲＯＵＴ（出力端子ＧＯＵＴ）における、電位の時間変化を模式的に示している。
　図１１に示すように、信号ＢＤＧと信号ＣＬＫ３は同一の信号である。
　時刻Ｔ２１において、信号ＢＤＧが高電位であり、信号ＬＩＮが高電位になることで、ノードＮ１及びノードＮ２が高電位となる。続いて、時刻Ｔ２２において、信号ＣＬＫ１及び信号ＰＷＣが高電位になることで、ノードＮ１及びノードＮ２の電位が上昇する。また、期間Ｔ２２−Ｔ２４に、出力端子ＳＲＯＵＴ及び出力端子ＧＯＵＴに、高電位が出力される。なおこのとき、信号ＢＤＧが低電位となり、トランジスタ２３及びトランジスタ２６がオフ状態となるため、ノードＮ１及びノードＮ２は電気的にフローティング状態となる。続いて、時刻Ｔ２４において信号ＬＩＮが低電位であり、信号ＲＩＮ１が高電位、信号ＢＤＧが高電位となり、トランジスタ２３及びトランジスタ２６が再度オン状態となるため、ノードＮ１及びノードＮ２の電位が低電位まで低下する。そのため、出力端子ＳＲＯＵＴ及び出力端子ＧＯＵＴに、低電位が出力される。そして、時刻Ｔ２６に信号ＢＤＧが低電位となる。以降は、信号ＢＤＧとして、高電位と低電位が繰り返し入力されるが、信号ＬＩＮと信号ＲＩＮ１が共に低電位であるため、出力端子ＳＲＯＵＴ及び出力端子ＧＯＵＴは低電位が維持される。
　順序回路３０ｂは、信号ＢＤＧとしてクロック信号を用いる構成であるため、信号ＢＤＧとして、デューティ比が４５％以上５５％以下、好ましくはデューティ比が４５％以上５１％以下、代表的には５０％であるパルス信号を用いることができる。そのため、信号ＢＤＧではなく、電位ＶＤＤを用いた場合に比べて、高い信頼性を実現することができる。
　図１２Ａに、順序回路３０ｂの入出力端子を説明する図を示す。順序回路３０ｂは、上記順序回路３０ａと比較して、信号ＲＩＮ２が入力される端子を有さない点で相違している。
　また、図１２Ｂに、順序回路３０ｂを用いた駆動回路４０ｂの構成例を示している。駆動回路４０ｂは、上記駆動回路４０ａにおける、順序回路３０ａ＿ｎの信号ＲＩＮ２が入力される端子と接続する配線を有さない点以外は同様の構成である。
　また、図１２Ｃに、駆動回路４０ｂの駆動方法にかかるタイミングチャートを示している。図１２Ｃに示すように、駆動回路４０ａと同じ駆動方法により、同じ出力信号を得ることができる。
　ここで例示した駆動回路は、複数の配線に順次パルス信号を与えるシフトレジスタとして機能するため、表示装置のゲートドライバ回路（走査線駆動回路）に好適に用いることができる。なお、表示装置に限られず、記憶装置など、シフトレジスタ回路が適用される様々な装置に、好適に用いることができる。
　以上が、駆動回路の構成例についての説明である。
［トランジスタの構成例］
　以下では、上記で例示した順序回路に用いることのできるトランジスタの構成例について説明する。
　以下で例示するトランジスタは、半導体層を挟む一対のゲートを有し、且つ、一方のゲートとソース及びドレインの一方とが電気的に接続された構成を有する。以下で例示するトランジスタは、上記で例示した順序回路における、トランジスタ２１等に適用することができる。
　なお、以下で例示するトランジスタのゲート、ソース、及びドレインの接続を変更することで、上記で例示した順序回路における、トランジスタ２２やトランジスタ２３等の他のトランジスタに適用可能なトランジスタを作製することができる。例えば、一対のゲートが電気的に接続されたトランジスタや、一方のゲートのみを有するトランジスタを、各導電層の接続部や、導電層の形状（パターン）を変更することで、以下で例示するトランジスタと同様に作製することができる。
〔構成例１〕
　図１３Ａに、トランジスタ１００の上面概略図を示す。また、図１３Ｂは、図１３Ａ中の一点鎖線Ａ１−Ａ２における切断面の断面図に相当し、図１３Ｃは、図１３Ａ中の一点鎖線Ａ３−Ａ２における切断面の断面図に相当する。なお、図１３Ａにおいて、トランジスタ１００の構成要素の一部（ゲート絶縁層等）を省略して図示している。また、一点鎖線Ａ１−Ａ２方向は、トランジスタ１００のチャネル長方向を含み、一点鎖線Ａ３−Ａ２方向は、トランジスタ１００のチャネル幅方向を含む。また、トランジスタの上面図については、以降の図面においても図１３Ａと同様に、構成要素の一部を省略して図示するものとする。
　トランジスタ１００は、基板１０２上に設けられ、導電層１０６ａ、絶縁層１０３、半導体層１０８、絶縁層１１０、導電層１１２ａ等を有する。導電層１０６ａは、基板１０２上に設けられる。絶縁層１０３は、基板１０２及び導電層１０６ａ等を覆って設けられる。島状の半導体層１０８は、絶縁層１０３上に設けられ、導電層１０６ａと重なる領域を有する。絶縁層１１０は、半導体層１０８及び絶縁層１０３を覆って設けられる。導電層１１２ａは、絶縁層１１０上に設けられ、半導体層１０８及び導電層１０６ａと重畳する領域を有する。
　また、導電層１１２ａ及び絶縁層１１０を覆って、絶縁層１１８が設けられている。
　トランジスタ１００において、導電層１１２ａの一部は、第１のゲート電極（トップゲート電極ともいう）としての機能を有し、導電層１０６ａの一部は、第２のゲート電極（ボトムゲート電極ともいう）としての機能を有する。また、絶縁層１１０の一部は、第１のゲート絶縁層として機能し、絶縁層１０３の一部は、第２のゲート絶縁層として機能する。
　半導体層１０８は、金属酸化物を含むことが好ましい。例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。特に、半導体層１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層１０８は、チャネル形成領域として機能する領域１０８ｉと、領域１０８ｉを挟んで設けられる一対の低抵抗領域１０８ｎを有する。一対の低抵抗領域１０８ｎは、一方がトランジスタ１００のソース領域として機能し、他方がドレイン領域として機能する。領域１０８ｉは、導電層１１２ａ及び導電層１０６ａの少なくとも一方と重なる。なお図１３Ｂでは、半導体層１０８の導電層１１２ａと重なる部分をチャネル形成領域として機能する領域１０８ｉとして示しているが、実際には導電層１１２ａと重ならず、導電層１０６ａと重なる部分（低抵抗領域１０８ｎを含む部分）にもチャネルが形成される場合もある。
　また低抵抗領域１０８ｎは、チャネル形成領域よりも、低抵抗な領域、キャリア濃度が高い領域、酸素欠陥密度の高い領域、不純物濃度の高い領域、またはｎ型である領域ともいうことができる。
　半導体層１０８の低抵抗領域１０８ｎは、不純物元素を含む領域であってもよい。当該不純物元素としては、例えば水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、または希ガスなどが挙げられる。なお、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。特に、ホウ素またはリンを含むことが好ましい。またこれら元素を２以上含んでいてもよい。
　低抵抗領域１０８ｎに不純物を添加する処理は、導電層１１２ａをマスクとして、絶縁層１１０を介して行うことができる。
　低抵抗領域１０８ｎは、不純物濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２３ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。
　低抵抗領域１０８ｎに含まれる不純物の濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法により分析することができる。ＸＰＳ分析を用いる場合には、表面側または裏面側からのイオンスパッタリングと、ＳＩＭＳ分析またはＸＰＳ分析などの分析手法とを組み合わせることで、深さ方向の濃度分布を知ることができる。
　特に、不純物元素として、水素を用いる場合には、中性子線を用いた解析方法を用いるとよい。
　また、低抵抗領域１０８ｎにおいて、不純物元素は酸化した状態で存在していることが好ましい。例えば不純物元素としてホウ素、リン、マグネシウム、アルミニウム、及びシリコンなどの酸化しやすい元素を用いることが好ましい。このような酸化しやすい元素は、半導体層１０８中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度（例えば４００℃以上、６００℃以上、または８００℃以上）がかかった場合であっても、脱離することが抑制される。また、不純物元素が半導体層１０８中の酸素を奪うことで、低抵抗領域１０８ｎ中に多くの酸素欠損が生成される。この酸素欠損と、膜中の水素とが結合することでキャリア供給源となるため、低抵抗領域１０８ｎは極めて低抵抗な状態となる。
　例えば、不純物元素としてホウ素を用いた場合、低抵抗領域１０８ｎに含まれるホウ素は酸素と結合した状態で存在しうる。このことは、ＸＰＳ分析において、Ｂ２Ｏ３結合に起因するスペクトルピークが観測されることで確認できる。また、ＸＰＳ分析において、ホウ素元素が単体で存在する状態に起因するスペクトルピークが観測されない、または測定下限付近に観測されるバックグラウンドノイズに埋もれる程度にまでピーク強度が極めて小さくなる。
　絶縁層１１０の、低抵抗領域１０８ｎと重畳する領域には、上述した不純物元素が含まれる場合がある。このとき、低抵抗領域１０８ｎと同様に、絶縁層１１０中の不純物元素も酸素と結合した状態で存在することが好ましい。このような酸化しやすい元素は、絶縁層１１０中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度がかかった場合でも脱離することが抑制される。また特に絶縁層１１０中に加熱により脱離しうる酸素（過剰酸素ともいう）が含まれる場合には、当該過剰酸素と不純物元素とが結合して安定化するため、絶縁層１１０から低抵抗領域１０８ｎへ酸素が供給されることを抑制することができる。また、酸化した状態の不純物元素が含まれる絶縁層１１０の一部は、酸素が拡散しにくい状態となるため、絶縁層１１０よりも上側から当該絶縁層１１０を介して低抵抗領域１０８ｎに酸素が供給されることが抑制され、低抵抗領域１０８ｎが高抵抗化することも防ぐことができる。
　絶縁層１０３は、基板１０２側から絶縁膜１０３ａと絶縁膜１０３ｂとが積層された、積層構造を有する。このとき、導電層１０６ａ側に位置する絶縁膜１０３ａには、導電層１０６ａに含まれる金属元素を拡散しにくい絶縁膜を用いることが好ましい。例えば窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜などの無機絶縁膜を用いることが好ましい。また、半導体層１０８と接する絶縁膜１０３ｂには、酸素を含む絶縁膜を用いることが好ましい。例えば酸化シリコン膜、または酸化窒化シリコン膜などを用いることが好ましい。
　なお、絶縁層１０３は、単層構造であってもよいし、３層以上が積層された積層構造を有していてもよい。また、図１３Ｂ、図１３Ｃでは、絶縁層１１０を単層構造として示しているが、２層以上が積層された積層構造を有していてもよい。
　図１３Ｂ、図１３Ｃでは、絶縁層１１０が、半導体層１０８の端部を覆うように設けられる例を示しているが、この構成に限られない。例えば、絶縁層１１０が、導電層１１２ａと上面形状が概略一致するように加工されていてもよい。このとき、半導体層１０８の低抵抗領域１０８ｎの上面が、絶縁層１１８と接する構成となる。
　なお、本明細書等において「上面形状が概略一致」とは、積層された２つの層の間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
　また、導電層１１２ａと絶縁層１１０との間に、バリア膜として機能する層を設けてもよい。例えば、金属膜、合金膜、または金属酸化物膜を、導電層１１２ａと絶縁層１１０との間に設けることもできる。バリア膜として機能する層としては、少なくとも絶縁層１１０よりも酸素及び水素の一方、好ましくはその両方を透過しにくい材料を用いることが好ましい。これにより、半導体層１０８から導電層１１２ａ側に酸素が拡散すること、及び導電層１１２ａから半導体層１０８に水素が拡散することを防ぐことができる。これにより、半導体層１０８のチャネル形成領域として機能する領域１０８ｉのキャリア密度を極めて低いものとすることができる。当該バリア膜として機能する層に用いることのできる金属酸化物膜としては、酸化アルミニウム膜、酸化ハフニウム膜、ハフニウムアルミネート膜などの酸化物絶縁膜、または、酸化インジウム、インジウムスズ酸化物、シリコンを含有したインジウムスズ酸化物などの導電性酸化物膜を用いることができる。
　または、バリア膜として機能する金属酸化物膜として、半導体層１０８と同一の元素を一以上含む酸化物材料、好適には、半導体層１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することが好ましい。スパッタリング装置を用いて当該金属酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層１１０または半導体層１０８などに好適に酸素を添加することができる。なお、金属酸化物膜を、絶縁層１１０または半導体層１０８などに対して酸素を供給する目的で形成する場合、金属酸化物膜を成膜したのちに除去してもよい。
　また、図１３Ａ及び図１３Ｂに示すように、トランジスタ１００は、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有する。導電層１２０ａはソース電極及びドレイン電極の一方として機能し、導電層１２０ｂはソース電極及びドレイン電極の他方として機能する。導電層１２０ａ及び導電層１２０ｂは、それぞれ絶縁層１１８及び絶縁層１１０に設けられた開口部１４１ａまたは開口部１４１ｂにおいて、半導体層１０８の低抵抗領域１０８ｎと電気的に接続される。
　絶縁層１１８は、トランジスタ１００を保護する保護層として機能する。絶縁層１１８としては、例えば酸化物または窒化物などの無機絶縁材料を用いることができる。より具体的な例としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの無機絶縁材料を用いることができる。
　また、図１３Ａ及び図１３Ｃに示すように、チャネル幅方向において、導電層１１２ａ及び導電層１０６ａが、半導体層１０８の端部よりも外側に延在していることが好ましい。このとき、図１３Ｃに示すように、半導体層１０８のチャネル幅方向の全体が、絶縁層１１０と絶縁層１０３を介して、導電層１１２ａと導電層１０６ａに覆われた構成となる。
　トランジスタ１００は、バックゲートとして機能する導電層１０６ａと、ソース電極及びドレイン電極の他方として機能する導電層１２０ｂとが、電気的に接続された構成を有する。具体的には、導電層１０６ａと導電層１２０ｂとが、導電層１１２ｂを介して電気的に接続されている。
　導電層１１２ｂは、トランジスタ１００の導電層１１２ａと同一面上に位置し、同一の導電膜を加工して形成される層である。導電層１１２ｂと導電層１０６ａとは、絶縁層１１０及び絶縁層１０３に設けられた開口部１４３において、電気的に接続されている。また、導電層１２０ｂと導電層１１２ｂとは、絶縁層１１８に設けられた開口部１４４において、電気的に接続されている。これにより、トランジスタ１００のソース及びドレインの一方と、バックゲートとが、電気的に接続された構成が実現されている。このように、絶縁層１１８、絶縁層１１０、及び絶縁層１０３に開口部を形成し、導電層１２０ｂと導電層１０６ａとを直接接続するのではなく、導電層１１２ｂを介して電気的に接続することが好ましい。これにより、開口部の深さを浅くできるため、開口部における段差が低くなり、当該開口部を覆う導電膜の段差被覆性が高まり、当該段差を被覆しきれずに導電膜が分断されてしまうといった不具合を防ぐことができる。
　また、図１３Ａ、図１３Ｃでは、トップゲートとして機能する導電層１１２ａは、配線として機能する導電層１０６ｂと電気的に接続されている。導電層１１２ａと導電層１０６ｂとは、絶縁層１１０及び絶縁層１０３に設けられた開口部１４２において、電気的に接続されている。導電層１０６ｂは、導電層１０６ａと同一面上に位置し、且つ、同一の導電膜を加工して形成される層であることが好ましい。
　例えば、トランジスタ１００を図５Ａで例示した順序回路３０内のトランジスタ２１またはトランジスタ２４に適用した場合、導電層１０６ｂは配線１５ｂと電気的に接続される配線に対応し、導電層１２０ａは出力端子ＧＯＵＴまたは出力端子ＳＲＯＵＴに電気的に接続される配線に対応し、導電層１２０ｂは電位ＶＳＳが与えられる配線に対応する。
　ここで、絶縁層１０３の半導体層１０８と接する絶縁膜１０３ｂに、酸化物膜を用いることが好ましい。特に、加熱により酸素を放出しうる酸化シリコン膜、または酸化窒化シリコン膜を適用することが好ましい。これにより、トランジスタ１００の作製工程中にかかる熱などにより、絶縁層１０３から放出された酸素が半導体層１０８に供給され、半導体層１０８中の酸素欠損を低減することができるため、信頼性の高いトランジスタ１００を実現できる。
　このとき、絶縁膜１０３ｂの成膜後であって、半導体層１０８を形成する前に、絶縁膜１０３ｂ中に酸素を供給する処理を行うことが好ましい。絶縁膜１０３ｂに酸素を供給する処理としては、酸素を含む雰囲気下におけるプラズマ処理または加熱処理などがある。または、イオンドーピング法またはイオンインプランテーション法などにより、絶縁膜１０３ｂに酸素を供給してもよい。または、上述したように、絶縁膜１０３ｂ上に酸素を含む雰囲気下でスパッタリング法により金属酸化物膜を成膜することで、絶縁膜１０３ｂ中に酸素を供給し、その後当該金属酸化物膜を除去してもよい。または、半導体層１０８を、酸素を含む雰囲気下でスパッタリング法により成膜することで、半導体層１０８の成膜工程と、絶縁膜１０３ｂに酸素を供給する工程とを兼ねることもできる。
　なお、絶縁膜１０３ｂに過剰な酸素が含まれる場合、半導体層１０８と絶縁膜１０３ｂとの界面またはその近傍に、欠陥準位が生成されやすい場合がある。このとき、第２のゲート電極として機能する導電層１０６ａに高電位が与えられると、当該欠陥準位にキャリアである電子がトラップされ、トランジスタ１００のしきい値電圧がプラスシフトする恐れがある。しかしながら、トランジスタ１００においては、絶縁層１０３を介して設けられる第２のゲート電極として機能する導電層１０６ａにソース電位（例えば電位ＶＳＳ）が与えられるため、半導体層１０８と絶縁膜１０３ｂとの界面またはその近傍にキャリアがほとんど誘起されない。その結果、上記欠陥準位が存在したとしても電子がトラップされにくい状態となるため、しきい値電圧のプラスシフトを好適に抑制することができる。したがって、トランジスタ１００は、極めて信頼性の高いトランジスタといえる。
〔構成例２〕
　図１４Ａに、上記トランジスタ１００とは一部の構成が異なるトランジスタ１００Ａの上面概略図を示す。また図１４Ｂは、図１４Ａ中の一点鎖線Ｂ１−Ｂ２における切断面の断面図に相当し、図１４Ｃは、図１４Ａ中の一点鎖線Ｂ３−Ｂ２における切断面の断面図に相当する。
　トランジスタ１００Ａは、トップゲートとして機能する導電層１１２ａと、導電層１２０ｂとが電気的に接続される構成を有する。以下では、上記トランジスタ１００と共通する部分については説明を省略し、相違する部分について主に説明する。
　導電層１２０ｂと導電層１１２ａとは、絶縁層１１８に設けられた開口部１４４において電気的に接続されている。
　また、導電層１０６ａの一部は、配線として機能する。
　例えば、トランジスタ１００Ａを図５Ａで例示した順序回路３０内のトランジスタ２１またはトランジスタ２４に適用した場合、導電層１０６ａは配線１５ｂと電気的に接続される配線に対応し、導電層１２０ａは出力端子ＧＯＵＴまたは出力端子ＳＲＯＵＴに電気的に接続される配線に対応し、導電層１２０ｂは電位ＶＳＳが与えられる配線に対応する。
　トランジスタ１００Ａにおいて、絶縁層１１０に、加熱により酸素を放出しうる酸化物膜を適用することが好ましい。これにより、トランジスタ１００Ａの作製工程中にかかる熱などにより、絶縁層１１０から放出された酸素が半導体層１０８に供給され、半導体層１０８中の酸素欠損を低減することができるため、信頼性の高いトランジスタ１００Ａを実現できる。
　このとき、絶縁層１１０の成膜後であって、導電層１１２ａ等を形成する前に、絶縁層１１０中に酸素を供給する処理を行うことが好ましい。絶縁層１１０に酸素を供給する処理としては、酸素を含む雰囲気下におけるプラズマ処理や加熱処理などがある。または、イオンドーピング法またはイオンインプランテーション法などにより、絶縁層１１０に酸素を供給してもよい。または、上述したように、絶縁層１１０上に酸素を含む雰囲気下でスパッタリング法により金属酸化物膜を成膜することで、絶縁層１１０中に酸素を供給してもよい。当該金属酸化物膜は、成膜後に除去してもよいし、導電層１１２ａと絶縁層１１０との間に残存させてもよい。
　なお、絶縁層１１０に過剰な酸素が含まれる場合、半導体層１０８と絶縁層１１０との界面またはその近傍に欠陥準位が生成されやすい場合がある。そのため、導電層１１２ａに高電位が与えられると、トランジスタ１００Ａのしきい値電圧がプラスシフトしてしまう恐れがある。しかしながらトランジスタ１００Ａにおいては、第１のゲート電極として機能する導電層１１２ａにソース電位（例えば電位ＶＳＳ）が与えられるため、半導体層１０８と絶縁層１１０との界面またはその近傍に欠陥準位が存在したとしても、トランジスタ１００Ａのしきい値電圧のプラスシフトを抑制することができる。そのため、トランジスタ１００Ａは、極めて信頼性の高いトランジスタといえる。
〔構成例３〕
　以下では、２つのトランジスタと、容量とを有する構成の例について説明する。
　図１５Ａに、トランジスタ１００、トランジスタ１５０、及び容量１６０が接続された構成の上面概略図を示す。また、図１５Ｂは、図１５Ａ中の一点鎖線Ｃ１−Ｃ２における切断面の断面図に相当し、図１５Ｃは、図１５Ａ中の一点鎖線Ｃ３−Ｃ４における切断面の断面図に相当する。図１５Ｂは、トランジスタ１５０のチャネル長方向の断面と、容量１６０の断面を含む。図１５Ｃは、トランジスタ１５０のチャネル幅方向の断面を含む。
　また、図１６には、図１５Ａにおける導電層１２０ａ乃至導電層１２０ｃを除いた上面概略図を示している。図１６では、導電層１２０ａ乃至導電層１２０ｃの輪郭のみを破線で示している。
　トランジスタ１００は、基板１０２側に位置する第２のゲート電極（ボトムゲート電極）と、ソース及びドレインの一方とが電気的に接続されたトランジスタであり、上記図１３Ａ等で例示した構成を援用できる。
　トランジスタ１５０は、トランジスタ１００と同一面上に位置し、同一の工程を経て作製されるトランジスタである。トランジスタ１５０は、一対のゲートが電気的に接続された構成を有する。
　容量１６０は、トランジスタ１００及びトランジスタ１５０と同一の工程を経て作製することができる。
　トランジスタ１５０は、一部が第２のゲート電極として機能する導電層１０６ｃと、一部が第２のゲート絶縁層として機能する絶縁層１０３と、半導体層１０８ａと、一部が第１のゲート絶縁層として機能する絶縁層１１０と、一部が第１のゲート電極として機能する導電層１１２ｃと、を有する。半導体層１０８ａは、チャネル形成領域として機能する領域１０８ａｉと、ソース及びドレインとして機能する一対の低抵抗領域１０８ａｎとを有する。
　またトランジスタ１５０は、一対の低抵抗領域１０８ａｎの一方と電気的に接続される導電層１２０ｃと、他方と電気的に接続される導電層１２０ａとを有する。導電層１２０ａは、トランジスタ１００の低抵抗領域１０８ｎ（図示しない）と電気的に接続される。導電層１２０ａと導電層１２０ｃは、それぞれ絶縁層１１８及び絶縁層１１０に設けられた開口部１４１ｄまたは開口部１４１ｃにおいて、低抵抗領域１０８ａｎと電気的に接続されている。
　また、図１５Ａ及び図１５Ｃに示すように、導電層１１２ｃと、導電層１０６ｃとは、絶縁層１１０及び絶縁層１０３に設けられた開口部１４５において、電気的に接続されている。すなわち、トランジスタ１５０は、半導体層１０８ａを挟んで設けられる一対のゲート電極が電気的に接続された構成を有する。
　このような構成とすることで、半導体層１０８ａを一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６ｃと導電層１１２ｃに同じ電位が与えられる。これにより、半導体層１０８ａにチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１５０のオン電流を増大させることができる。そのため、トランジスタ１５０を微細化することも可能となる。
　なお、導電層１１２ｃと導電層１０６ｃとを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１５０を駆動するための信号を与えてもよい。このとき、一方のゲート電極に与える電位により、トランジスタ１５０を他方のゲート電極で駆動する際のしきい値電圧を制御することもできる。
　容量１６０は、半導体層１０８ａの一部（低抵抗領域１０８ａｎの一部）と、絶縁層１０３の一部と、導電層１０６ｃの一部と、により構成されている。容量１６０は、絶縁層１０３が誘電体層として機能し、導電層１０６ｃと半導体層１０８ａとが、それぞれ一対の電極として機能する。
　また、低抵抗領域１０８ａｎと導電層１０６ｃとが重なる領域において、絶縁層１１８及び絶縁層１１０に複数の開口部１４１ｅが設けられ、当該開口部１４１ｅにおいて、導電層１２０ａと低抵抗領域１０８ａｎとが電気的に接続されている。このとき、導電層１２０ａは、トランジスタ１５０のソース電極またはドレイン電極の一方としての機能に加え、容量１６０の補助配線（補助電極）として機能する。さらに、導電層１２０ａが低抵抗領域１０８ａｎと複数箇所で接触することで、これらの接触抵抗を低減することができ、容量１６０の寄生抵抗を低減できるため好ましい。また、容量１６０の一対の電極として、導電層１０６ｃと導電層１１２ｃとを用いた構成、または、導電層１０６ｃと導電層１２０ａとを用いた構成に比べて、導電層１０６ｃと低抵抗領域１０８ａｎを用いた構成とすることで、誘電体層として機能する絶縁層の厚さを薄くでき、容量を増大させることができる。
　図１５Ａ、及び図１６に示すように、導電層１２０ａは、トランジスタ１００のソース電極及びドレイン電極の一方、トランジスタ１５０のソース電極及びドレイン電極の一方、並びに容量１６０の一方の電極を兼ねることができる。また、島状の半導体層１０８ａは、トランジスタ１５０の一部と、容量１６０の一部とを兼ねることができる。このような構成とすることで、図１５Ａ及び図１６に示す回路の占有面積を縮小することができる。
　図１５Ａ等に示す構成は、上記順序回路の一部に適用することができる。例えば、図５Ｂで例示した順序回路３０に適用する場合、トランジスタ２１またはトランジスタ２４にトランジスタ１００を、トランジスタ２２またはトランジスタ２５にトランジスタ１５０を、容量Ｃ１または容量Ｃ３に容量１６０を、それぞれ適用することができる。このとき、導電層１０６ｂは配線１５ｂと電気的に接続される配線に対応し、導電層１２０ａは出力端子ＧＯＵＴまたは出力端子ＳＲＯＵＴと電気的に接続される配線に対応し、導電層１２０ｂは電位ＶＳＳが与えられる配線に対応し、導電層１０６ｃはトランジスタ２３またはトランジスタ２６を介して配線１５ａと電気的に接続される配線に対応し、導電層１２０ｃは、信号ＣＬＫ１または信号ＰＷＣが与えられる配線に対応する。
　以上が、トランジスタの構成例についての説明である。
［作製方法例］
　以下では、本発明の一態様のトランジスタの作製方法の例について説明する。ここでは、上記トランジスタの構成例における構成例１及び図１３Ａ乃至図１３Ｃで例示したトランジスタ１００を例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、または熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光またはＸ線などを用いてもよい。また、露光に用いる光に代えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　図１７Ａ乃至図１８Ｄには、トランジスタ１００の作製工程の各段階における断面図を示している。図１７Ａ乃至図１８Ｄでは、一点鎖線より左側に、トランジスタ１００のチャネル長方向の断面を、右側にチャネル幅方向の断面を、それぞれ並べて示している。
〔導電層１０６ａの形成〕
　基板１０２上に導電膜を成膜し、これをエッチングにより加工して、第２のゲート電極として機能する導電層１０６ａを形成する（図１７Ａ）。
　このとき、図１７Ａに示すように、導電層１０６ａの端部がテーパ形状となるように加工することが好ましい。これにより、次に形成する絶縁層１０３の段差被覆性を高めることができる。
　また、導電層１０６ａとなる導電膜として、銅を含む導電膜を用いることで、配線抵抗を小さくすることができる。例えば大型の表示装置、または解像度の高い表示装置などにトランジスタ１００を適用する場合には、導電層１０６ａに銅を含む導電膜を用いることが好ましい。また、導電層１０６ａに銅を含む導電膜を用いた場合であっても、絶縁層１０３により銅元素が半導体層１０８側に拡散することが抑制されるため、信頼性の高いトランジスタを実現できる。
〔絶縁層１０３の形成〕
　続いて、基板１０２及び導電層１０６ａを覆って、絶縁層１０３を形成する（図１７Ｂ）。絶縁層１０３は、ＰＥＣＶＤ法、ＡＬＤ法、スパッタリング法などを用いて形成することができる。
　ここでは、絶縁層１０３として、絶縁膜１０３ａと絶縁膜１０３ｂとを積層して形成する。特に、絶縁層１０３を構成する各絶縁膜は、ＰＥＣＶＤ法により形成することが好ましい。
　絶縁膜１０３ａとしては、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化ハフニウム膜などの窒素を含む絶縁膜を用いることができる。特に、絶縁膜１０３ａとして、ＰＥＣＶＤ装置を用いて成膜した、緻密な窒化シリコン膜を用いることが好ましい。このような窒素を含む絶縁膜を用いることで、厚さが薄い場合であっても、被形成面側から不純物が拡散することを好適に抑制することができる。
　また、絶縁膜１０３ａとして、窒素を含む絶縁膜を用いることで、絶縁膜１０３ｂ中の酸素が導電層１０６ａ等に拡散し、絶縁膜１０３ｂ中に含まれる酸素が減少すること、及び、導電層１０６ａ等が酸化してしまうこと、などを抑制することができる。
　なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　また、本明細書中において、それぞれ同じ元素を含む酸化窒化物と窒化酸化物とが記載された場合に、酸化窒化物には、窒化酸化物よりも、酸素の含有量が多いこと、及び、窒素の含有量が少ないことのうち、いずれか一方または両方を満たす材料が含まれる。同様に、窒化酸化物には、酸化窒化物よりも酸素の含有量が少ないこと、及び、窒素の含有量が多いことのうち、いずれか一方または両方を満たす材料が含まれる。例えば、酸化窒化シリコンと窒化酸化シリコンとが記載された場合に、酸化窒化シリコンには、窒化酸化シリコンよりも酸素の含有量が多く、且つ、窒素の含有量が少ない材料が含まれる。同様に、窒化酸化シリコンには、酸化窒化シリコンよりも酸素の含有量が少なく、且つ、窒素の含有量が多い材料が含まれる。
　半導体層１０８と接する絶縁膜１０３ｂとしては、酸化物を含む絶縁膜により形成されていることが好ましい。特に絶縁膜１０３ｂには、酸化物膜を用いることが好ましい。また、絶縁膜１０３ｂとしては、その表面に水などの不純物が吸着しにくい、緻密な絶縁膜を用いることが好ましい。また、可能な限り欠陥が少なく、水または水素などの不純物が低減された絶縁膜を用いることが好ましい。
　絶縁膜１０３ｂとしては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を用いることができる。特に、絶縁膜１０３ｂとして、酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。
　絶縁膜１０３ｂは、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁膜１０３ｂは、加熱により酸素を放出することが可能な絶縁膜とすることが好ましい。例えば、酸素雰囲気下にて絶縁膜１０３ｂを形成すること、成膜後の絶縁膜１０３ｂに対して酸素雰囲気下での熱処理を行うこと、絶縁膜１０３ｂの成膜後に酸素雰囲気下でプラズマ処理等を行うこと、または、絶縁膜１０３ｂ上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁膜１０３ｂ中に酸素を供給することもできる。なお、上記酸素を供給する各処理において、酸素に代えて、または酸素に加えて、酸化性ガス（例えば一酸化二窒素、または、オゾンなど）を用いてもよい。または、絶縁膜１０３ｂ上に加熱により酸素を放出することが可能な絶縁膜を成膜した後に加熱処理を行うことで、当該絶縁膜から絶縁膜１０３ｂ中に酸素を供給してもよい。または、プラズマイオンドーピング法またはイオン注入法などにより、絶縁膜１０３ｂに酸素を供給してもよい。
　ここで、絶縁膜１０３ｂは、絶縁膜１０３ａよりも厚く形成することが好ましい。これにより、加熱により絶縁膜１０３ｂから放出しうる酸素の量が増大し、絶縁膜１０３ａから放出される水素の量が低減される。そのため、後の半導体層１０８に、水素が供給されることを抑制しつつ、多くの酸素を供給することができ、信頼性の高いトランジスタを実現できる。絶縁膜１０３ｂの厚さは、絶縁膜１０３ａの２倍以上５０倍以下、好ましくは３倍以上３０倍以下、より好ましくは５倍以上２０倍以下、さらに好ましくは７倍以上１５倍以下、代表的には、１０倍程度の厚さとすることが好ましい。
　また、半導体層１０８となる金属酸化物膜を、酸素を含む雰囲気下でスパッタリング法により形成する際に、絶縁膜１０３ｂ中に酸素を供給することができる。そして、半導体層となる金属酸化物膜を形成した後に、加熱処理を行ってもよい。加熱処理により、より効果的に絶縁膜１０３ｂ中の酸素を当該金属酸化物膜に供給でき、金属酸化物膜中の酸素欠損を低減することができる。
〔半導体層１０８の形成〕
　続いて、絶縁層１０３上に金属酸化物膜１０８ｆを成膜する（図１７Ｃ）。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　金属酸化物膜１０８ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜１０８ｆは、可能な限り水素または水などの不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜１０８ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
　また、金属酸化物膜１０８ｆを成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）とを混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
　金属酸化物膜１０８ｆを成膜する際、基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。
　金属酸化物膜１０８ｆの成膜条件としては、基板温度を室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは基板温度を室温以上１４０℃以下とすればよい。例えば基板温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または意図的に加熱しない状態で、金属酸化物膜を成膜することにより、結晶性を低くすることができる。
　ここで、金属酸化物膜１０８ｆを、酸素を含む雰囲気下で成膜することで、金属酸化物膜１０８ｆの成膜時に絶縁層１０３に酸素を供給することができる。特に、金属酸化物膜１０８ｆを、酸素を含む雰囲気下でスパッタリング法により成膜することが好ましい。
　金属酸化物膜１０８ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）、または成膜室内の酸素分圧が高いほど、絶縁層１０３中に供給される酸素を増やすことができる。金属酸化物膜１０８ｆの成膜時における酸素流量比または酸素分圧は、金属酸化物膜１０８ｆの結晶性、またはトランジスタの電気特性にも影響するため、要求されるトランジスタの電気特性等に基づいて決定することができる。例えば、金属酸化物膜１０８ｆの成膜時における酸素流量比または酸素分圧は、１０％以上１００％以下、好ましくは２０％以上１００％以下の範囲内で、適宜決定すればよい。
　また、酸素を含む雰囲気下でスパッタリング法により金属酸化物膜１０８ｆを形成する際、絶縁層１０３の表面は成膜途中の金属酸化物膜１０８ｆに覆われた状態となる。これにより、金属酸化物膜１０８ｆの成膜時に、絶縁層１０３へ供給された酸素の一部が、成膜中に外部へ脱離することを防ぐことができる。その結果、絶縁層１０３に極めて多くの酸素を閉じ込めることができる。
　また、金属酸化物膜１０８ｆを成膜する前に、絶縁層１０３の表面に吸着した水、水素または有機物等を脱離させるための処理、及び絶縁層１０３中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。当該加熱処理は、金属酸化物膜１０８ｆの成膜装置内で行うこともできる。または、酸素を含む雰囲気下におけるプラズマ処理を行ってもよい。または、一酸化二窒素（Ｎ２Ｏ）などの酸化性気体を含む雰囲気下におけるプラズマ処理により、絶縁層１０３に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去しつつ、酸素を供給することができる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して金属酸化物膜１０８ｆを成膜することが好ましい。
　なお、半導体層１０８として、複数の金属酸化物膜を積層した積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
　複数の金属酸化物膜を積層する場合、異なる組成のスパッタリングターゲットを用いて、組成の異なる金属酸化物膜を積層した積層膜とすることができる。または、同じスパッタリングターゲットを用い、成膜条件を異ならせて、金属酸化物膜を積層することもできる。成膜条件としては、成膜ガスの種類、成膜ガスの流量、成膜ガスの流量比、成膜室の圧力、基板温度（ステージ温度）、電力などがある。
　ここで、スパッタリング法により金属酸化物膜を成膜する際、電力が高いほど成膜速度を高めることができる。また、電力が低いほど成膜速度を抑えることができ、膜厚や、膜質などの面内のばらつきを低減することができる。そのため、同じスパッタリングターゲットを用いて、電力の高い条件で成膜した金属酸化物膜と、これよりも電力の低い条件で成膜した金属酸化物膜を積層することで、面内ばらつきを低減しつつ、成膜速度を高めることができる。
　例えば、絶縁層１０３上に、まず低電力で金属酸化物膜を成膜し、続いてこれよりも高電力で金属酸化物膜を成膜することができる。または、まず高電力で金属酸化物膜を成膜し、続いてこれよりも低電力で金属酸化物膜を成膜することもできる。または、低電力での成膜と、高電力での成膜を繰り返してもよい。
　成膜時の電力が高いほど、高密度な（緻密な）金属酸化物膜が形成される。一方、成膜時の電力が低いほど、低密度な金属酸化物膜が得られる。また、低電力で成膜した金属酸化物膜は、成膜時に、これよりも下に位置する層に対して、より多くの酸素を供給できるといった特徴がある。
　例えば、半導体層１０８として、絶縁層１０３側から低電力で成膜した金属酸化物膜と、高電力で成膜した金属酸化物膜の積層構造とすることができる。これにより、絶縁層１０３に多くの酸素を供給することができる。また、半導体層１０８は、上側を高密度にできるため、後の開口部１４１ａや開口部１４１ｂの形成時などに、半導体層１０８がエッチングされにくくなるため、作製歩留まりを高めることができる。
　また、半導体層１０８として、絶縁層１０３側から高電力で成膜した金属酸化物膜と、低電力で成膜した金属酸化物膜の積層構造とすることもできる。高電力で成膜することで、金属酸化物膜中に、成膜室内に残留する不純物が混入することを抑制することができる。特に、成膜処理の初期において、高電力とすることで、より効果的に膜中の不純物が低減された金属酸化物膜を成膜できる。そのため、絶縁層１０３側に高電力で成膜した金属酸化物膜を用いることが好ましい。また、高電力で成膜した緻密な金属酸化物膜上に、低電力で金属酸化物膜を成膜すると、２層目の金属酸化物膜も緻密になりやすくなる。特に、１層目に緻密で結晶性の高い膜を形成すると、その結晶性を反映して、２層目の結晶性を高めることができる。また、２層目に低電力で金属酸化物膜を成膜することで、１層目の金属酸化物膜に直接酸素を供給することができるため、半導体層１０８の成膜中に、膜中の酸素欠損を低減することができる。
　続いて、金属酸化物膜１０８ｆの一部をエッチングすることにより、島状の半導体層１０８を形成する（図１７Ｄ）。
　金属酸化物膜１０８ｆの加工には、ウェットエッチング法またはドライエッチング法のいずれか一方、または双方を用いればよい。このとき、半導体層１０８と重ならない絶縁層１０３の一部がエッチングされ、薄くなる場合がある。例えば、絶縁層１０３のうち、絶縁膜１０３ｂがエッチングにより消失し、絶縁膜１０３ａの表面が露出する場合もある。
　ここで、金属酸化物膜１０８ｆの成膜後、または金属酸化物膜１０８ｆを半導体層１０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８中に含まれる、または表面に吸着した水素または水を除去することができる。また、加熱処理により、金属酸化物膜１０８ｆまたは半導体層１０８の膜質が向上する（例えば欠陥の低減、結晶性の向上など）場合がある。
　また、加熱処理により、金属酸化物膜１０８ｆの成膜時に絶縁層１０３に供給された酸素を、絶縁層１０３の全体に拡散させることができる。例えば、金属酸化物膜１０８ｆを成膜した直後では、供給された酸素は絶縁層１０３の上部に多く存在し、酸素が脱離しやすい状態である場合がある。このとき、後述する絶縁層１１０の形成工程などにおいて、絶縁層１０３の露出した表面から多くの酸素が脱離してしまう恐れがある。そのため、加熱処理により絶縁層１０３の全体に酸素を拡散させておくことで、絶縁層１１０の成膜後においても、絶縁層１０３に多くの酸素が閉じ込められた状態を維持することができる。
　また、加熱処理により、絶縁層１０３から金属酸化物膜１０８ｆ、または半導体層１０８に酸素を供給することもできる。このとき、半導体層１０８に加工する前に加熱処理を行うことで、絶縁層１０３から脱離する酸素を効率的に金属酸化物膜１０８ｆに供給できるため、より好ましい。
　また、加熱処理により、絶縁層１０３から水または水素などを脱離させることができる。このとき、半導体層１０８に加工した後に加熱処理を行うと、絶縁層１０３が露出した部分から水または水素などが脱離しやすくなり、絶縁層１０３から脱離した水または水素などが、半導体層１０８中に供給されることを防ぐことができる。絶縁層１０３における水または水素などの含有量が多い場合には、半導体層１０８に加工したのちに加熱処理をすることが好ましい。
　加熱処理の温度は、代表的には１５０℃以上基板の歪み点未満、または２００℃以上５００℃以下、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とすることができる。
　加熱処理は、希ガス、または窒素を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、酸素を含む雰囲気で加熱してもよい。または、乾燥空気雰囲気で加熱してもよい。なお、上記加熱処理の雰囲気に水素、水などができるだけ含まれないことが好ましい。該加熱処理は、電気炉、またはＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔絶縁層１１０の形成〕
　続いて、絶縁層１０３及び半導体層１０８を覆って、絶縁層１１０を形成する（図１７Ｅ）。
　絶縁層１１０を構成する絶縁膜は、ＰＥＣＶＤ法により形成することが好ましい。
　絶縁層１１０としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。
　半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜の積層構造を有することが好ましい。また絶縁層１１０は、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜を有することが好ましい。
　ここで、絶縁層１１０として、成膜条件を異ならせた絶縁膜を３層積層した積層膜を適用することが好ましい。このとき、特に、３つの絶縁膜の全てに、酸化シリコン膜または酸化窒化シリコン膜を用いることが好ましい。
　１層目の絶縁膜は、半導体層１０８上に成膜されるため、出来るだけ半導体層１０８にダメージを与えない条件で成膜された膜であることが好ましい。例えば、他の膜に比べて成膜速度（成膜レートともいう）が十分に低い条件で成膜することができる。例えば、１層目の絶縁膜として、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する場合、低電力の条件で形成すること、成膜ガス中のシラン、ジシランなどのシリコンを含む堆積性ガスの流量を小さくすること、などにより、成膜速度を低くし、半導体層１０８に与えるダメージを極めて小さくすることができる。
　２層目の絶縁膜は、１層目の絶縁膜よりも成膜速度の高い条件で成膜された膜であることが好ましい。これにより、生産性を向上させることができる。
　３層目の絶縁膜は、その表面の欠陥が低減され、水などの大気中に含まれる不純物が吸着しにくい、極めて緻密な膜であることが好ましい。例えば、１層目の絶縁膜と同様に、成膜速度が十分に低い条件で成膜することができる。
　また、絶縁層１１０の成膜前に、半導体層１０８の表面に対してプラズマ処理を行なうことが好ましい。当該プラズマ処理により、半導体層１０８の表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁層１１０との界面における不純物を低減できるため、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁層１１０の成膜までの間に半導体層１０８の表面が大気に曝される場合には好適である。プラズマ処理としては、例えば酸素、オゾン、窒素、一酸化二窒素、アルゴンなどのうち、一以上を含む雰囲気下で行うことができる。また、プラズマ処理と絶縁層１１０の成膜とは、大気に曝すことなく連続して行われることが好ましい。
　ここで、絶縁層１１０を成膜した後に、加熱処理を行うことが好ましい。加熱処理により、絶縁層１１０中に含まれる、または表面に吸着した水素または水を除去することができる。また、絶縁層１１０中の欠陥を低減することができる。
　また、加熱処理により、絶縁層１０３中に含まれる酸素を脱離させ、半導体層１０８中に供給することができる。例えば絶縁層１１０の成膜時に、半導体層１０８にダメージが与えられ、半導体層１０８中に酸素欠損などの欠陥が生成されてしまう場合がある。そのため、絶縁層１１０の成膜後に加熱処理を行うことで、絶縁層１０３から供給される酸素により、半導体層１０８中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　加熱処理の条件は、上記記載を援用することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔開口部１４３の形成〕
　続いて、絶縁層１１０及び絶縁層１０３の一部をエッチングすることで、導電層１０６ａに達する開口部１４３を形成する。
〔導電層１１２ａ、導電層１１２ｂの形成〕
　続いて、開口部１４３を覆うように、絶縁層１１０上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１１２ａ及び導電層１１２ｂを形成する（図１７Ｆ）。
　導電層１１２ａ及び導電層１１２ｂとしては、低抵抗な金属または合金材料を用いることが好ましい。また、導電層１１２ａ及び導電層１１２ｂとして、水素を放出しにくい材料であり、また水素が拡散しにくい材料を用いることが好ましい。また、導電層１１２ａ及び導電層１１２ｂとして、酸化しにくい材料を用いることが好ましい。
　例えば導電層１１２ａ及び導電層１１２ｂは、金属または合金を含むスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。
　例えば、導電層１１２ａ及び導電層１１２ｂとして、酸化しにくく、水素が拡散しにくい導電膜と、低抵抗な導電膜とを積層した積層膜とすることが好ましい。
　このように、絶縁層１１０をエッチングせずに、半導体層１０８の上面及び側面、並びに絶縁層１０３を絶縁層１１０が覆った構造とすることで、導電層１１２ａ等となる導電膜のエッチングの際に、半導体層１０８または絶縁層１０３などの一部がエッチングされ、薄膜化することを防ぐことができる。
　なお、導電層１１２ａ及び導電層１１２ｂの加工の際に、絶縁層１１０の一部がエッチングされ、薄膜化することがある。
　また、図１３Ａ乃至図１３Ｃに示す開口部１４３を形成する場合、まず導電層１１２ａ及び導電層１１２ｂとなる導電膜を成膜する前に、絶縁層１１０及び絶縁層１０３の一部をエッチングし、導電層１０６ａに達する開口部１４３を形成する。その後、開口部１４３を覆うように絶縁層１１０上に導電層１１２ａ及び導電層１１２ｂとなる導電膜を成膜し、当該導電膜を加工することにより、導電層１１２ａと導電層１１２ｂとを形成する。これにより、開口部１４３において導電層１０６ａと電気的に接続される導電層１１２ｂを形成することができる。
〔不純物元素の供給処理〕
　続いて、導電層１１２ａをマスクとして、絶縁層１１０を介して半導体層１０８に不純物元素を供給（添加、または注入ともいう）する処理を行う（図１８Ａ）。これにより、半導体層１０８の導電層１１２ａに覆われない領域に、低抵抗領域１０８ｎを形成することができる。このとき、半導体層１０８の導電層１１２ａと重なる領域に、不純物元素ができるだけ供給されないように、マスクとなる導電層１１２ａ等の材料または厚さなどを考慮して、不純物元素の供給処理の条件を決定することが好ましい。これにより、半導体層１０８の導電層１１２ａと重なる領域に、不純物濃度が十分に低減されたチャネル形成領域を形成することができる。
　不純物元素の供給処理としては、供給する不純物元素を含む雰囲気下におけるプラズマ処理が挙げられる。例えば、水素ガスまたはアンモニアガスを含む雰囲気下におけるプラズマ処理を行うことにより、絶縁層１１０を介して半導体層１０８に水素を供給することができる。特に、水素ガスを含む雰囲気下におけるプラズマ処理を行うことが好ましい。
　図１８Ａでは、プラズマ１４０に曝すことにより、絶縁層１１０を介して半導体層１０８に不純物を供給している様子を模式的に示している。
　プラズマ１４０を発生させることのできる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　ここで、プラズマ処理を行ったのち、大気に曝すことなく連続して絶縁層１１８を成膜することが好ましい。このとき、絶縁層１１８を成膜するための成膜装置の同じ成膜室内で、プラズマ処理と、成膜処理とを連続して行うことが好ましい。例えば、成膜室内に水素ガスを含む処理ガスを供給してプラズマ処理を行い、その後、成膜室内に成膜ガスを供給して、絶縁層１１８の成膜を行うことができる。このとき、プラズマ処理と成膜処理とは、基板温度（基板を保持するステージの温度）が同じ条件で行うことが好ましい。
　本発明の一態様では、絶縁層１１０を介して不純物元素を半導体層１０８に供給することができる。そのため、半導体層１０８が結晶性を有する場合であっても、不純物元素の供給の際に半導体層１０８が受けるダメージが軽減され、結晶性が損なわれてしまうことを抑制できる。そのため、結晶性の低下により電気抵抗が増大してしまうような場合には好適である。
　または、不純物元素の供給処理として、プラズマイオンドーピング法、またはイオン注入法を好適に用いることができる。これらの方法は、深さ方向の濃度プロファイルを、イオンの加速電圧とドーズ量等により、高い精度で制御することができる。プラズマイオンドーピング法を用いることで、生産性を高めることができる。また質量分離を用いたイオン注入法を用いることで、供給される不純物元素の純度を高めることができる。
　不純物元素の供給処理において、半導体層１０８と絶縁層１１０との界面、または半導体層１０８中の当該界面に近い部分、または絶縁層１１０中の当該界面に近い部分が、最も高い濃度となるように、処理条件を制御することが好ましい。これにより、一度の処理で半導体層１０８と絶縁層１１０の両方に、最適な濃度の不純物元素を供給することができる。
　不純物元素としては、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、または希ガスなどが挙げられる。なお、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。特に、ホウ素、リン、アルミニウム、マグネシウム、またはシリコンを用いることが好ましい。
　不純物元素の原料ガスとしては、上記不純物元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガスまたはＢＦ３ガスなどを用いることができる。またリンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを希ガスで希釈した混合ガスを用いてもよい。
　その他、原料ガスとして、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２、（Ｃ５Ｈ５）２Ｍｇ、及び希ガス等を用いることができる。また、イオン源は気体に限られず、固体または液体を加熱して気化させたものを用いてもよい。
　不純物元素の添加は、絶縁層１１０及び半導体層１０８の組成、密度、厚さなどを考慮して、加速電圧またはドーズ量などの条件を設定することで制御することができる。
〔絶縁層１１８の形成〕
　続いて、絶縁層１１０、導電層１１２ａ、及び導電層１１２ｂ等を覆って、絶縁層１１８を形成する（図１８Ｂ）。
　絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、低抵抗領域１０８ｎ等に含まれる不純物が、半導体層１０８のチャネル形成領域を含む周辺部に拡散すること、または低抵抗領域１０８ｎの電気抵抗が上昇してしまうこと、などの恐れがある。そのため、絶縁層１１８の成膜温度は、これらのことを考慮して決定すればよい。
　例えば、絶縁層１１８の成膜温度としては、例えば１５０℃以上５５０℃以下、好ましくは１６０℃以上５００℃以下、より好ましくは１８０℃以上４５０℃以下、さらに好ましくは２５０℃以上４００℃以下とすることが好ましい。絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
　また、絶縁層１１８の形成後、加熱処理を行ってもよい。当該加熱処理により、低抵抗領域１０８ｎを、より安定して低抵抗なものとすることができる場合がある。例えば、加熱処理を行うことにより、不純物元素が適度に拡散して局所的に均一化され、理想的な不純物元素の濃度勾配を有する低抵抗領域１０８ｎが形成されうる。なお、加熱処理の温度が高すぎる（例えば５００℃以上）と、不純物元素がチャネル形成領域内にまで拡散し、トランジスタの電気特性または信頼性などの悪化を招く恐れがある。
　加熱処理の条件は、上記記載を援用することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）がある場合には、当該加熱処理と兼ねることができる場合もある。
〔開口部１４１ａ、開口部１４１ｂ、及び開口部１４４の形成〕
　続いて、絶縁層１１８の一部をエッチングすることにより、導電層１１２ｂに達する開口部１４４を形成する。また、絶縁層１１８及び絶縁層１１０の一部をエッチングすることにより、低抵抗領域１０８ｎに達する開口部１４１ａ及び開口部１４１ｂを形成する（図１８Ｃ）。
　開口部１４４の形成と、開口部１４１ａ及び開口部１４１ｂの形成は、同時に行ってもよいし、それぞれ別々に行ってもよい。同時に行う場合には、開口部１４４の底部に位置する導電層１１２ｂがエッチングされにくい条件で、開口部１４１ａ及び開口部１４１ｂに位置する絶縁層１１０をエッチングすることが好ましい。
　続いて、開口部１４１ａ、開口部１４１ｂ、及び開口部１４４を覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ及び導電層１２０ｂを形成する（図１８Ｄ）。
　以上の工程により、トランジスタ１００を作製することができる。例えば、トランジスタ１００を表示装置の画素、または駆動回路に適用する場合には、この後に、保護絶縁層、平坦化層、画素電極、または配線のうち、一以上を形成する工程を追加すればよい。
　以上が、作製方法例についての説明である。
　なお、構成例２で例示したトランジスタ１００Ａを作製する場合には、導電層１１２ａ及び導電層１０６ａのパターンを異ならせることで、作製することができる。
　また、図１５Ａ等に示す構成を作製する場合には、導電層１０６ｂ及び導電層１０６ｃを、導電層１０６ａと同一の導電膜を加工して形成し、半導体層１０８ａを、半導体層１０８と同一の金属酸化物膜を加工して形成し、導電層１１２ｃを、導電層１１２ａ及び導電層１１２ｂと同一の導電膜を加工して形成し、導電層１２０ｃを、導電層１２０ａ及び導電層１２０ｂと同一の導電膜を加工して形成すればよい。また、開口部１４２及び開口部１４５は、開口部１４３と同様に形成し、開口部１４１ｃ、開口部１４１ｄ、及び開口部１４１ｅは、開口部１４１ａと同様に形成すればよい。これにより、同一の工程を経て同一基板上に、工程を増やすことなくトランジスタ１００、トランジスタ１５０、及び容量１６０を形成することができる。
［作製方法例の変形例］
〔変形例１〕
　上記作製方法例において、導電層１１２ａ及び導電層１１２ｂの加工の際に、導電層１１２ａ及び導電層１１２ｂと重ならない領域における絶縁層１１０をエッチングにより除去する構成とすることもできる。このようにして作製したトランジスタの断面概略図を図１９Ａに示す。
　図１９Ａに示すトランジスタは、半導体層１０８の低抵抗領域１０８ｎと、絶縁層１１８とが接する構成を有する。このとき、絶縁層１１８として、加熱により水素を放出しうる絶縁膜を用いることで、絶縁層１１８の形成工程中に低抵抗領域１０８ｎに好適に水素を供給することができる。または、絶縁層１１８の形成後に、加熱処理を行うこと、または後の工程でかかる熱により、絶縁層１１８から低抵抗領域１０８ｎに水素を供給することができる。このとき、絶縁層１１８としては、窒化シリコン膜、または窒化酸化シリコン膜などの窒素を含む絶縁膜を好適に用いることができる。これにより、絶縁層１１８は、水素を放出する機能と、水または水素などに対するバリア膜としての機能を両立することができる。
　なお、絶縁層１１８を低抵抗領域１０８ｎとなる半導体層１０８の一部に接して成膜することで、当該半導体層１０８の一部を十分に低抵抗化できる場合には、絶縁層１１８には、必ずしも加熱により水素を放出しうる絶縁膜を用いなくてもよい。このとき、絶縁層１１８としては、例えば酸化シリコン膜、または酸化窒化シリコン膜などの酸素を含む絶縁膜を用いることができる。
　または、絶縁層１１８の形成後に、上記不純物元素の供給処理を行い、絶縁層１１８を介して低抵抗領域１０８ｎに不純物元素を供給してもよい。このとき、絶縁層１１８は、必ずしも加熱により水素を放出しうる絶縁膜でなくてもよい。
〔変形例２〕
　上記作製方法例を用いて、一方のゲートのみを有するトランジスタを同時に作製することが可能である。このようにして作製したトランジスタの断面概略図を図１９Ｂに示す。
　図１９Ｂに示すトランジスタは、ボトムゲートとして機能する導電層１０６ａを有していない点、開口部１４３及び開口部１４４等を有していない点、ならびに導電層１１２ｂを有していない点で、上記トランジスタ１００と主に相違している。
　また、図１９Ｃには、上記変形例１と同様に、絶縁層１１０が導電層１１２ａと上面形状が概略一致するように加工されたトランジスタの断面概略図を示している。
　以上が、変形例についての説明である。
　上記で例示したトランジスタは、順序回路だけでなく、表示装置の画素に設けられるトランジスタにも適用することができる。このとき、順序回路に設けられるトランジスタと、表示装置の画素に設けられるトランジスタとを、同一基板上に、同一工程を経て作製することができる。これにより、高い信頼性を有する表示装置を、低コストで作製することが可能となる。
［半導体装置の構成要素］
　以下では、本実施の形態の半導体装置に含まれる構成要素について説明する。
〔基板〕
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンまたは炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、半導体装置を形成してもよい。または、基板１０２と半導体装置の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、半導体装置は耐熱性の劣る基板、または可撓性の基板にも転載できる。
〔導電膜〕
　トランジスタのゲート、ソースおよびドレインのほか、半導体装置を構成する各種配線および電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、金、銀、亜鉛、タンタル、マンガン、鉄、ニオブ、コバルト、またはタングステンなどの金属、またはこれを主成分とする合金などが挙げられる。またこれらの材料を含む膜を単層で、または積層構造として用いることができる。
　例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。
　また、半導体装置を構成する導電層には、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物を適用することもできる。
　ここで、酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　また、半導体装置を構成する導電層として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
〔半導体層〕
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。なお、上記において、元素Ｍとして２種類以上の元素を含む場合、上記原子数比におけるＭの割合は、当該２以上の金属元素の原子数の和に対応するものとする。
　また、スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
　また、半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　また、半導体層１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、または欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
　ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、円を描くように輝度の高いリング状の領域が観測され、当該リング状の領域内に複数のスポットが観測される場合がある。
　ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ−ＯＳ膜はＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高く、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。
　ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成することができる。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成することができる。例えば、ｎｃ−ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜することができるため、大型のガラス基板、または樹脂基板などを使う場合に適しており、生産性を高めることができる。
　金属酸化物の結晶構造の一例について説明する。Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）は結晶構造の一例を表し、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）は機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与できる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　以上が、金属酸化物の構成についての説明である。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２０Ａ乃至図２０Ｃを用いて説明を行う。
　図２０Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２または駆動回路部５０４などが有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された画素回路５０１を有する。各画素回路５０１は、それぞれ表示素子を駆動する回路を有する。
　駆動回路部５０４は、ゲート線ＧＬ＿１乃至ゲート線ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至データ線ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　ゲートドライバ５０４ａに、本発明の一態様の順序回路を適用することができる。また、ソースドライバ５０４ｂにも、本発明の一態様の順序回路を適用してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図２０Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線であるゲート線ＧＬ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。なお図２０Ａでは、保護回路５０６と画素回路５０１とを区別するため、保護回路５０６にハッチングを付している。
　また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体または多結晶半導体で形成された駆動回路基板）をＣＯＧまたはＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）などによって、画素部５０２が設けられる基板に実装する構成としてもよい。
　図２０Ｂ及び図２０Ｃに、画素回路５０１に適用することのできる画素回路の構成の一例を示す。図２０Ｂ及び図２０Ｃには、ｍ行ｎ列目（ｍは１以上Ｘ以下の自然数、ｎは１以上Ｙ以下の自然数）の画素回路を示す。
　図２０Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、ゲート線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　また、図２０Ｃに示す画素回路５０１は、トランジスタ５５２と、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、ゲート線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、及び電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位である電位ＶＤＤが与えられ、他方には、低電源電位である電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　図２０Ｂに示したトランジスタ５５０、または、図２０Ｃに示したトランジスタ５５２及びトランジスタ５５４は、ゲートドライバ５０４ａが有するトランジスタと、同一基板上に設けられることが好ましい。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
［回路構成］
　図２１Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ケートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機ＥＬ素子、ＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用することができる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをノードＮ１、トランジスタＭ２と回路４０１とを接続するノードをノードＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変化量に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１またはノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
［駆動方法例］
　続いて、図２１Ｂを用いて、画素回路４００の動作方法の一例を説明する。図２１Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗、トランジスタまたは配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図２１Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して配線Ｓ２から第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティング状態としてもよい。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図２１Ｂでは電位ｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、第２データ電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
　また画素回路４００は、配線Ｓ１及び配線Ｓ２に接続されるソースドライバが供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
［適用例］
〔液晶素子を用いた例〕
　図２１Ｃに示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度、または液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図２１Ｄに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３または発光素子ＥＬなどの電気特性のばらつきを補正することもできる。
　なお、図２１Ｃ及び図２１Ｄで例示した回路に限られず、別途トランジスタまたは容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
　図２２Ａに示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状または寸法などを適宜変更することができる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。
　図２２Ｂは、光学式のタッチセンサを備える場合の、表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０またはバッテリー６０１１などと重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指またはスタイラスなどの被検知体により、光６０１８が遮られることで、タッチ操作を検出することができる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８の経路を制御する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
　図２３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図２３Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
　また、表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋、ビルなどの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図２４Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
　図２４Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球またはまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、または使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図２４Ｃ、図２４Ｄ、及び図２４Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図２４Ｅのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　図２５Ａ乃至図２５Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図２５Ａ乃至図２５Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図２５Ａ乃至図２５Ｇに示す電子機器の詳細について、以下説明を行う。
　図２５Ａは、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図２５Ｂは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字または画像情報などをその複数の面に表示することができる。図２５Ｂでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリーの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図２５Ｃは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図２５Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、または充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図２５Ｅ、図２５Ｆ、及び図２５Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２５Ｅは携帯情報端末９２０１を展開した状態、図２５Ｇは折り畳んだ状態、図２５Ｆは図２５Ｅと図２５Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　図２６Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図２６Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、または別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機、またはネットワーク接続のための通信装置を有していてもよい。
　図２６Ｂに、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図２６Ｃ、及び図２６Ｄに、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図２６Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　また、図２６Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすると好ましい。これにより、広告用途だけでなく、路線情報、交通情報、または商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　また、図２６Ｃ、及び図２６Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させること、または情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
　また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図２６Ａ乃至図２６Ｄにおける表示部７５００に、本発明の一態様の表示装置を適用することができる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
ＬＩＮ：信号：ＲＩＮ：信号：ＢＤＧ：信号：ＣＬＫ：信号：ＯＵＴ：出力端子：ＧＯＵＴ：出力端子：ＳＲＯＵＴ：出力端子：ＰＷＣ：信号：ＲＥＳ：信号：ＳＰ：信号：Ｃ１乃至Ｃ４：容量：ＣＫ１乃至ＣＫ４：信号：ＣＬＫ１乃至ＣＬＫ３：信号：Ｎ、Ｎ１、Ｎ２：ノード：ＯＵＴ乃至ＯＵＴ６：配線：ＰＷＣ１乃至ＰＷＣ４：信号：ＲＩＮ１、ＲＩＮ２：信号：１０、１０ａ、１０ｂ、１０ｃ：順序回路：１１、１１ａ、１２、１３：回路：１４ａ、１４ｂ：信号生成回路：１５ａ、１５ｂ：配線：２０：順序回路：２１乃至２６：トランジスタ：３０、３０ａ、３０ａ＿ｎ：順序回路：３０ｂ：順序回路：３１乃至３４：トランジスタ：４０ａ、４０ｂ：駆動回路：４１乃至４７、５１、５２、６０乃至６９、７１、７２：トランジスタ

Claims (12)

  1. 　第１乃至第３のトランジスタと、第１の容量と、第１乃至第５の配線と、を有し、
    　前記第１のトランジスタは、ソース及びドレインの一方が前記第１の配線と電気的に接続され、ソース及びドレインの他方が前記第２のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、ゲートが前記第３の配線と電気的に接続され、
    　前記第２のトランジスタは、ソース及びドレインの一方が前記第４の配線と電気的に接続され、ソース及びドレインの他方が前記第１の容量の他方の電極、及び前記第３のトランジスタのソース及びドレインの一方と電気的に接続され、
    　前記第３のトランジスタは、ソース及びドレインの他方が前記第５の配線と電気的に接続され、ゲートが前記第２の配線と電気的に接続され、
    　前記第１の配線には、第１の信号が与えられ、
    　前記第２の配線には、前記第１の信号を反転した第２の信号が与えられ、
    　前記第４の配線には、第１のパルス信号が与えられ、
    　前記第５の配線には、第１の電位が与えられ、
    　前記第３の配線には、第２のパルス信号が与えられ、
    　前記第１のパルス信号は、クロック信号であり、
    　前記第２のパルス信号は、デューティ比が５５％以下の信号である、
    　半導体装置。
  2. 　制御回路と、第１乃至第３のトランジスタと、第１の容量と、第１乃至第５の配線と、を有し、
    　前記第１のトランジスタは、ソース及びドレインの一方が前記第１の配線と電気的に接続され、ソース及びドレインの他方が前記第２のトランジスタのゲート、及び前記第１の容量の一方の電極と電気的に接続され、ゲートが前記第３の配線と電気的に接続され、
    　前記第２のトランジスタは、ソース及びドレインの一方が前記第４の配線と電気的に接続され、ソース及びドレインの他方が前記第１の容量の他方の電極、及び前記第３のトランジスタのソース及びドレインの一方と電気的に接続され、
    　前記第３のトランジスタは、ソース及びドレインの他方が前記第５の配線と電気的に接続され、ゲートが前記第２の配線と電気的に接続され、
    　前記制御回路は、前記第１の配線に第１の信号を出力し、且つ、前記第２の配線に前記第１の信号を反転した第２の信号を出力し、
    　前記第４の配線には、第１のパルス信号が与えられ、
    　前記第５の配線には、第１の電位が与えられ、
    　前記第３の配線には、第２のパルス信号が与えられ、
    　前記第１のパルス信号は、クロック信号であり、
    　前記第２のパルス信号は、デューティ比が５５％以下の信号である、
    　半導体装置。
  3. 　請求項２において、
    　前記第２のパルス信号を出力する信号生成回路を有し、
    　前記信号生成回路と、前記制御回路には、第３のパルス信号が与えられ、
    　前記第３のパルス信号は、デューティ比が１％以下の信号である、
    　半導体装置。
  4. 　請求項３において、
    　前記第２のパルス信号は、デューティ比が１％以下の信号である、
    　半導体装置。
  5. 　請求項３または請求項４において、
    　前記信号生成回路は、第４のトランジスタと、第５のトランジスタと、第２の容量と、を有し、
    　前記第４のトランジスタは、ソース及びドレインの一方に前記第１の電位よりも高い第２の電位が与えられ、ソース及びドレインの他方が前記第３の配線、前記第５のトランジスタのソース及びドレインの一方、及び前記第２の容量の一方の電極と電気的に接続され、
    　前記第５のトランジスタは、ソース及びドレインの他方に前記第１の電位が与えられ、
    　前記第２の容量は、他方の電極に前記第１の電位が与えられ、
    　前記第４のトランジスタのゲートには、前記第３のパルス信号が与えられ、
    　前記第５のトランジスタのゲートには、第４のパルス信号が与えられ、
    　前記第４のパルス信号は、デューティ比が１％以下の信号である、
    　半導体装置。
  6. 　請求項２において、
    　前記第２のパルス信号は、前記第３の配線と、前記制御回路に与えられる、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第１のトランジスタは、第１の半導体層と、前記第１の半導体層を介して互いに重なる第１のゲート及び第２のゲートを有し、
    　前記第１のゲートと前記第２のゲートとは、電気的に接続される、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第３のトランジスタは、第２の半導体層と、前記第２の半導体層を介して互いに重なる第３のゲート及び第４のゲートを有し、
    　前記第３のゲート及び前記第４のゲートの一方が、前記第２の配線と電気的に接続され、
    　前記第３のゲート及び前記第４のゲートの他方が、前記第５の配線と電気的に接続される、
    　半導体装置。
  9. 　請求項８において、
    　前記第４のゲートは、前記第２の半導体層よりも下側に位置し、
    　前記第３のゲートが、前記第２の配線と電気的に接続され、
    　前記第４のゲートが、前記第５の配線と電気的に接続される、
    　半導体装置。
  10. 　請求項１乃至請求項９のいずれか一に記載の半導体装置と、画素と、を有し、
    　前記画素は、表示素子、及び第６のトランジスタを有し、
    　前記第６のトランジスタは、前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタと、同一面上に設けられる、
    　表示装置。
  11. 　請求項１０において、
    　前記表示素子は、液晶素子、または発光素子である、
    　表示装置。
  12. 　請求項１０または請求項１１に記載の表示装置と、
    　アンテナ、バッテリー、筐体、カメラ、スピーカ、マイク、タッチセンサ、及び操作ボタンのうち、少なくとも一と、を有する、
    　電子機器。
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