JP3958144B2 - 半導体装置及びそれを用いる電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、イメージセンサ機能を有する半導体装置に関する。特に本発明は、当該半導体装置の画素部の構成に関する。
【0002】
【従来の技術】
イメージセンサ機能を有する半導体装置には、光電変換素子と該光電変換素子を制御する一つ又は複数のトランジスタが設けられる。光電変換素子としては、PN型のフォトダイオードが用いられる場合が多い。その他には、PIN型のフォトダイオード、アバランシェ型ダイオード、npn埋め込み型ダイオード、ショットキー型ダイオード、フォトトランジスタ、X線用のフォトコンダクタ、又は赤外線用のセンサなどがある。
【0003】
イメージセンサ機能を有する半導体装置は、大別してCCD型とCMOS型に分類される。CMOS型の半導体装置は、増幅用回路を搭載していないものはパッシブ型、増幅用回路を搭載しているものはアクティブ型に分類される。増幅用回路は、光電変換素子が読み取った被写体の画像信号を増幅する機能を有しているため、ノイズの影響を受けにくい。そのため、増幅用回路が搭載されたアクティブ型のCMOS型半導体装置は多くの電子機器に採用されている。
【0004】
図4に光電変換素子が設けられた半導体装置の概略図を示す。図4の半導体装置は、画素部104、画素部104の周辺に配置されたソース信号線駆動回路101、ゲート信号線駆動回路102及びリセット信号線駆動回路103を有する。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c及び最終出力増幅用回路101dを有する。画素部104はマトリクス状に設けられた(x×y)個の画素100を有する(x、yは自然数)。
【0005】
図11(A)にi列j行目(i、jは自然数)に設けられた画素100の回路図を示す。画素100は、信号出力線(S1〜Sx)のいずれか1つと、電源供給線(VB1〜VBx)のいずれか1つと、ゲート信号線(G1〜Gy)のいずれか1つと、リセット信号線(R1〜Ry)のいずれか1つに囲まれた領域に配置される。画素100は、nチャネル型のスイッチング用トランジスタ1120と、nチャネル型の増幅用トランジスタ1130と、pチャネル型のリセット用トランジスタ1140と、光電変換素子1110とを有する。光電変換素子1110のpチャネル側端子は、電源基準線1210に接続されている。
【0006】
なお回路動作の説明をする際に、トランジスタの動作について述べる場合があるが、トランジスタがオン状態になるとは、トランジスタのゲート・ソース間電圧の絶対値が、トランジスタのしきい値電圧の絶対値を超え、トランジスタのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることに相当する。一方、トランジスタがオフ状態になるとは、トランジスタのゲート・ソース間電圧の絶対値が、トランジスタのしきい値電圧の絶対値を下回り、トランジスタのソース領域とドレイン領域とが非導通状態となることに相当する。
【0007】
画素100が有する光電変換素子1110は、被写体から反射した光が照射されると、その電位が変化する。より詳しくは、光電変換素子1110のnチャネル側端子の電位が変化する。この状態において、ゲート信号線(Gj)が選択されると、ゲート信号線(Gj)に接続されたスイッチング用トランジスタ1120がオン状態になる。そうすると、光電変換素子1110のnチャネル側端子の電位が信号として読み出される。そして、信号出力線(Sj)に出力された信号は、ソース信号線駆動回路101に供給される。
【0008】
なお蓄積時間とは、画素に設けられた光電変換素子が初期化されてから、該画素から信号を出力する時までの期間に相当する。また、光電変換素子の受光部に光を照射し、信号を蓄積している時間のことでもあり、露光時間ともよばれる時間に相当する。
【0009】
またnチャネル型トランジスタに入力される信号の振幅は、リセット信号線から入力される信号、ゲート信号線から入力される信号ともにVdd(Hi、Hレベル)−Vss(Lo、Lレベル)とする。またpチャネル型トランジスタに入力される信号の振幅は、リセット信号線から入力される信号、ゲート信号線から入力される信号ともにVss(Hi、Hレベル)−Vdd(Lo、Lレベル)とする。初期状態として、ソース信号線(Si)、ゲート信号線(Gj)、リセット信号線(Rj)、電源基準線1210の電位はともにVssであり、電源供給線(VBi)の電位はVddとする。
【0010】
次いで、図11(A)のpチャネル型のリセット用トランジスタ1140の接続関係とその動作について簡単に説明する。リセット用トランジスタ1140のソース領域は電源供給線(VBi)に接続され、ドレイン領域は光電変換素子1110のnチャネル側端子に接続されている。またリセット用トランジスタ1140のゲート電極はリセット信号線(Rj)に接続されている。
【0011】
さらに図11(A)の画素100では、光電変換素子1110のpチャネル側端子が電源線1210に接続され、nチャネル側端子がリセット用トランジスタ1140のソース領域に接続されている。
【0012】
そして、j行目のリセット信号線(Rj)が選択されると、pチャネル型のリセット用トランジスタ1140のゲート電極には、Vss(Hi)の信号が入力される。そうすると、ゲート・ソース間電圧Vgsはゼロ以下となり、リセット用トランジスタ1140はオン状態になる。このとき、電源供給線(VBi)に接続されているリセット用トランジスタ1140のソース領域の電位はVddである。そうすると、光電変換素子1110の両端子間の電位Vpdは、電源供給線(VBi)の電位Vddと同電位(Vpd=Vdd)となる。
【0013】
次いで、光電変換素子1110に照射される光の強度と光電変換素子1110の電位の関係について、図11(B)を用いて説明する。図11(B)において、実線は暗い光が照射されたときの光電変換素子1110の電位Vpd、点線は明るい光が照射されたときの光電変換素子1110の電位Vpd、破線はリセット信号線Rjの電位を示している。
【0014】
光電変換素子1110は、蓄積時間において、照射された光によって生成される電荷を蓄積する。よって、蓄積時間が異なると、たとえ同じ光強度の光が照射されたとしても、光によって生成される電荷の総量が異なるため、信号値も異なる。図11(B)に示すように、明るい光が光電変換素子1110に照射されたときは、短い蓄積時間で飽和状態に達する。一方、暗い光が光電変換素子1110に照射されたときは、蓄積時間は長いけれども、いずれは飽和状態に達する。つまり、光電変換素子1110から読み出される信号は、照射される光の強さと蓄積時間の積によって決定する。なお飽和とは、非常に明るい光が照射されたときに、光電変換素子1110のnチャネル側端子の電位が低くなり、その電位が電源基準線1210の電位にまで達して変化しなくなった状態に相当する。
【0015】
図11に示す画素100は、リセット用トランジスタ1140がpチャネル型であり、光電変換素子1110の両電極間の電位差Vpdは、電源供給線(VBi)から供給されている電位Vddと同じ値になっており、充分な信号振幅を得ることが可能となっている。言い換えると、光電変換素子1110のnチャネル側端子の電位は、振幅減衰を生じることなく、Vddまで充分に電位を上げることが出来ている。
【0016】
次いで、画素100が有するトランジスタを全てnチャネル型で構成した場合について図12(A)を用いて説明する。なおnチャネル型のリセット用トランジスタ1140のしきい値電圧はVthNと表記する。図12(A)のnチャネル型のリセット用トランジスタ1140の動作について簡単に説明する。j行目のリセット信号線(Rj)が選択されると、nチャネル型のリセット用トランジスタ1140のゲート電極には、Vdd(Hi)の信号が入力される。また電源供給線(VBi)に接続されているリセット用トランジスタ1140のドレイン領域の電位はVddとなる。
【0017】
リセット用トランジスタ1140は、ゲート・ソース間電圧(Vgs)の絶対値がしきい値電圧(VthN)の絶対値を超えた場合にはオン状態となり、のゲート・ソース間電圧(Vgs)の絶対値がしきい値電圧(VthN)の絶対値よりも下回った場合にはオフ状態となる。
【0018】
つまり、リセット用トランジスタ1140のゲート・ソース間電圧VgsがVthNよりも大きいと、リセット用トランジスタ1140はオン状態となる。反対に、VgsがVthNよりも小さくなると、リセット用トランジスタ1140はオフ状態となってしまい、電源供給線(VBi)から供給される電圧は、光電変換素子1110のnチャネル側端子にまで達しない。すなわち、光電変換素子1110の両電極間の電位差Vpdは、電源供給線(VBi)の電位Vddからリセット用トランジスタ1140のしきい値電圧VthNを引いた値(Vdd−VthN)以上にはならない。
【0019】
次いで、光電変換素子1110に照射される光の強度と、光電変換素子1110の電位の関係について、図12(B)を用いて説明する。上述したように、光電変換素子1110の両端子間の電位差Vpdは、電源供給線(VBi)の電位Vddから、しきい値電圧VthNを引いた値(Vdd−VthN)以上にはならない。そのため、しきい値電圧VthNが大きくなるほど、振幅減衰が大きくなるため、光電変換素子1110の両端子間の電位差Vpdは充分な信号振幅が得られない。つまり、しきい値電圧VthNが大きくなるほど、光電変換素子1110のnチャネル側端子の電位を充分に上げることが出来ない。その結果、光電変換素子1110の電位の変化は微弱になってしまい、画素100から出力される信号にあまり違いがなくなってしまう。そうすると、被写体の情報を明確に読み取ることが難しくなってしまう。
【0020】
次いで、画素100が有するトランジスタを全てpチャネル型で構成した場合について、図14(A)を用いて説明する。なおpチャネル型のリセット用トランジスタ1140のしきい値電圧はVthPと表記する。図14(A)の画素100では、光電変換素子1110のnチャネル側端子が電源線1210に接続され、pチャネル側端子がリセット用トランジスタ1140のソース領域に接続されている。
【0021】
図14(A)において、リセット用トランジスタ1140にVss(Hi)の信号が入力されると、該リセット用トランジスタはオン状態になる。このとき、リセット用トランジスタ1140のドレイン領域の電位はVssであり、ソース領域の電位は電源供給線(VBi)の電位Vssとそのしきい値電圧を足した値(Vss+|VthP|)となる。そうすると、光電変換素子1110の両端子間の電位Vpdは、電源供給線(VBi)の電位Vddから電源供給線(VBi)の電位Vssとそのしきい値電圧を足した値(Vss+|VthP|)以上にはならない。つまり、光電変換素子1110の電位は、Vdd−(Vss+|VthP|)以上にはならない。
【0022】
以上をまとめると、図11(A)、図12(A)及び図14(A)に示した画素は、スイッチング用トランジスタ1120、増幅用トランジスタ1130及びリセット用トランジスタ1140の3つのトランジスタと光電変換素子1110を有し、3つの画素は同じ構成となっている。しかしながら、図11(A)及び図14(A)ではリセット用トランジスタ1140はpチャネル型、図12(A)ではnチャネル型となっており、その導電型は異なっている。
【0023】
そして上述したように、図11(A)に示す画素は、リセット用トランジスタ1140がpチャネル型であり、光電変換素子1110の両電極間の電位差Vpdは電源電位Vddまで充分に上げることができる。一方、図12(A)に示す画素は、リセット用トランジスタ1140はnチャネル型であり、光電変換素子1110の両端子間の電位Vpdは、振幅減衰が生じて、電源電位Vddからしきい値電圧VthNを引いた値以上(Vdd−VthN)にはならない。また図14(A)に示す画素は、リセット用トランジスタ1140はpチャネル型であり、光電変換素子の両端子間の電位は、振幅減衰が生じて、Vdd−(Vss+|VthP|)以上にはならない。
【0024】
【発明が解決しようとする課題】
ところで、絶縁表面上又は半導体基板上にトランジスタなどの半導体素子が作製される半導体装置においては、その作製工程の複雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化することが、歩留まり上昇とコスト低減への主たる課題である。そこで、本発明者は、画素部および周辺の駆動回路(ソース信号線駆動回路およびゲート信号線駆動回路等)を、単一極性(同じ導電型)のトランジスタによって構成することを考案した。
【0025】
ところで、図12(A)に示す画素100は全てのトランジスタがnチャネル型であり、単一極性のトランジスタによって構成されている。同様に、図14(A)に示す画素100は全てのトランジスタがpチャネル型であり、単一極性のトランジスタによって構成されている。しかしながら、両画素は振幅減衰が生じており、充分な信号振幅を得ることが出来ていない。
【0026】
また図11(A)に示す画素100は、光電変換素子1110の両電極間の電位差Vpdを電源電位Vddにまで上げて、充分な信号振幅を得ることが可能となっている。しかしながら、画素100は異なる導電型のトランジスタにより構成されているため、その作製工程は複雑になってしまう。
【0027】
以上のことから、従来の画素構成で、単一極性のトランジスタで画素部と駆動回路部を構成しようとすると、工程削減が実現する反面、充分な信号振幅が得ることが出来ない。
【0028】
本発明は前述の課題を鑑みてなされたものであり、単一極性(同じ導電型)のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することを課題とする。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することを課題とする。
【0029】
【課題を解決するための手段】
上記課題を解決するために、本発明は、容量結合により与えられた電圧以上の電位を生成する電気回路(ブートストラップ回路)を各画素に設けた半導体装置を提供する。そして本発明は、前記電気回路を用いることで、光電変換素子の両端子間の電位を電源電位と同じ値に設定して、充分な信号振幅を得ることが可能な半導体装置を提供する。さらに本発明は、単一極性のトランジスタによって画素を構成することで、工程を削減し、歩留まり上昇とコスト低減を実現した半導体装置を提供する。
【0030】
本発明の半導体装置に設けられる画素について図14(B)を用いて簡単に説明する。図14(B)において、画素100は、スイッチング用素子、増幅用素子、リセット用素子及びブートストラップ回路を有する。前記素子にはトランジスタ等の半導体素子が用いられる。また前記ブートストラップ回路は、半導体素子や容量素子などにより構成され、容量結合により与えられた電圧以上の電位を生成する機能を有する。そして本発明では、リセット用素子のしきい値電圧分だけ、光電変換素子の両端子間の電位に振幅減衰が生じていたところを、ブートストラップ回路を用いて、該光電変換素子の両端子間の電位が充分な信号振幅を得ることができるようにする。
【0031】
図14(B)に示した画素の詳しい構成について、図1(A)に示す。図1(A)に示す画素100は、光電変換素子111と、スイッチング用トランジスタ112、増幅用トランジスタ113、リセット用トランジスタ114、ブート用トランジスタ115、コンデンサ116、放電用トランジスタ117を有する。なお図1(A)において、画素100に設けられているトランジスタは全てnチャネル型とする。
【0032】
そして図1(A)に示すように、ブート用トランジスタ115のゲート電極は電源供給線(VBi)に接続されており、ブート用トランジスタ115のソース領域とドレイン領域は、一方はリセット信号線(Rj)に接続され、もう一方はリセット用トランジスタ114のゲート電極に接続されている。またリセット用トランジスタのソース領域とドレイン領域の一方は電源供給線(VBi)に接続されている。
【0033】
そしてコンデンサ116の一方の端子は、ブート用トランジスタ115のソース領域とドレイン領域の一方と、リセット用トランジスタ114のゲート電極に接続され、もう一方の端子はリセット用トランジスタのソース領域とドレイン領域の他方に接続されている。
【0034】
なお図12に示す画素100は、リセット用トランジスタ114を通過することによって、電源供給線(VBi)から光電変換素子111に与えられる電位は(Vdd-VthN)以上にはならなかった。しかし図1に示す画素100は、ブートストラップ回路を応用したブート用トランジスタ115とコンデンサ116とを設けている。なおブートストラップ法とは、簡単に説明すると、容量結合を用いて与えられた電圧以上の電位を作る手法である。つまり本発明の画素100は、ブートストラップ法を応用した画素構成を有し、そのために容量結合を用いて光電変換素子111に与えられる電位を正常な振幅に戻すことが出来る。言い換えると、本発明の画素100は、リセット用トランジスタ114を通過して、光電変換素子に111に与えられる電位を電源供給線(VBi)と同じ電位(Vdd)とすることが出来る。
【0035】
上記構成を有する本発明は、単一極性(同じ導電型)のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。これにより、光電変換素子による被写体の読み取り精度の向上を実現することが出来る。
【0036】
【発明の実施の形態】
(実施の形態)
本発明の実施の形態について図1〜図4を用いて説明する。
【0037】
図4に半導体装置の概略図を示す。図4に示す半導体装置は、画素部104、画素部104の周辺に配置されたソース信号線駆動回路101、ゲート信号線駆動回路102を有している。なお、本実施の形態では、ソース信号線駆動回路101と、ゲート信号線駆動回路102とを1つずつ有しているが、本発明はこれに限定されない。画素100の構成に応じて、ゲート信号線駆動回路102、リセット信号線駆動回路103などの駆動回路の個数は任意に設定することができる。また図4に示すソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力線駆動回路101c及び最終出力増幅用回路101dを有しているが、本発明はこれに限定されない。ソース信号線駆動回路101には、上記以外にアナログ・デジタル信号変換回路や雑音低減回路などを設けてもよい。
【0038】
画素部104は、マトリクス状に配置された複数の画素100を有している。より詳しくは、画素部104は、x列(縦)×y行(横)個(x、yは自然数)の画素100を有している。
【0039】
画素部104において、i列j行目に設けられた画素100の構成について図1(A)を用いて説明する。画素100は、信号出力線(S1〜Sx)のいずれか1つと、電源供給線(VB1〜VBx)のいずれか1つと、ゲート信号線(G1〜Gy)のいずれか1つと、リセット信号線(R1〜Ry)のいずれか1つと、放電信号線(H1〜Hy)のいずれか1つに囲まれた領域に配置されている。また、画素100は、スイッチング用トランジスタ112と、増幅用トランジスタ113と、リセット用トランジスタ114と、ブート用トランジスタ115と、コンデンサ116と、放電用トランジスタ117と、光電変換素子111とを有している。ブート用トランジスタ115、コンデンサ116及び放電用トランジスタ117がブートストラップ回路に相当する。
【0040】
光電変換素子111は、nチャネル側端子、pチャネル側端子、及びnチャネル側端子とpチャネル側端子の間に設けられた光電変換層を有している。pチャネル側端子とnチャネル側端子は、一方は電源基準線121に接続されており、もう一方は増幅用トランジスタ113のゲート電極に接続されている。
【0041】
スイッチング用トランジスタ112のゲート電極はゲート信号線(Gj)に接続されている。スイッチング用トランジスタ112のソース領域及びドレイン領域は、一方は増幅用トランジスタ113のソース領域に接続されており、もう一方は信号出力線(Si)に接続されている。スイッチング用トランジスタ112は、光電変換素子111の信号をソース信号線駆動回路101に出力するときのスイッチング素子として機能するトランジスタである。
【0042】
増幅用トランジスタ113のドレイン領域は電源供給線(VBi)に接続されている。増幅用トランジスタ113のソース領域はスイッチング用トランジスタ112のソース領域又はドレイン領域に接続されている。増幅用トランジスタ113は、画素部104の周辺の回路に設けられたバイアス用トランジスタ(図示せず)とソースフォロワ回路を形成する。そのため、増幅用トランジスタ113とバイアス用トランジスタの極性は同じであることが好ましい。
【0043】
リセット用トランジスタ114のゲート電極は、ブート用トランジスタ115を介してリセット信号線(Rj)に接続されている。リセット用トランジスタ114のソース領域とドレイン領域は、一方は電源供給線(VBi)に接続されており、もう一方は光電変換素子111及び増幅用トランジスタ113のゲート電極に接続されている。リセット用トランジスタ114は、光電変換素子111を初期化(リセット)するためのスイッチング素子として機能するトランジスタである。
【0044】
ブート用トランジスタ115のゲート電極は電源供給線(VBi)に接続されている。ブート用トランジスタ115のソース領域とドレイン領域は、一方はリセット信号線(Rj)に接続され、もう一方はリセット用トランジスタ114のゲート電極とコンデンサ116の一方の端子に接続されている。
【0045】
放電用トランジスタ117のゲート電極は、放電信号線(Hj)に接続されている。放電用トランジスタ117のソース領域とドレイン領域は、一方は光電変換素子111の一方の端子に接続され、もう一方は電源基準線118に接続されている。
【0046】
次いで、図1(A)に示した画素100の動作について図1(B)、図2及び図3を用いて説明する。画素100の動作の説明は、初期化動作とリセット動作に大別して説明する。初期化動作とは、光電変換素子111のnチャネル側端子の電位を充分に下げる動作に相当する。より具体的には、光電変換素子111のnチャネル側端子の電位を電源基準線の電位Vssにまで下げて、該光電変換素子111の両電極間の電位差をゼロにする動作に相当する。またリセット動作とは、光電変換素子111のnチャネル側端子の電位を充分に上げる動作に相当する。より具体的には、光電変換素子111のnチャネル側端子の電位を電源供給線の電位Vddにまで上げて、該光電変換素子111の両電極間の電位差をVddと同じにする動作に相当する。なお図1(B)は初期化動作を行ったときの画素100を示し、図2(A)(B)はリセット動作を行ったときの画素100を示している。また図3は、光電変換素子111の電位及びリセット用トランジスタ114のゲート電極の電位、並びに時間の関係を示している。なお図1(B)から図2(B)までは時系列になっており、さらに図3の横軸は時間を示しているので、図2と図3をそれぞれ対応させるとよい。そしてここでは、画素100を構成するトランジスタは全てnチャネル型であるとし、そのしきい値電圧はVthNと表記する。
【0047】
まず、図1(B)を用いて画素100の初期化動作について説明する。図1(B)において、j行目の放電用信号線(Hj)が選択されると、放電用信号線(Hj)に接続された放電用トランジスタ115には信号(Vdd(Hi))が入力されてオン状態になる。そうすると、光電変換素子111のnチャネル側端子の電位は、電源基準線118の電位Vssまで充分に下げられて、該光電変換素子111の両電極間の電位差をゼロにすることが出来る。なお図3に示すように、電源線121の電位はVssに設定されている。
【0048】
次いで、図2(A)(B)を用いて画素100のリセット動作について説明する。ここで、電源供給線(VBi)に接続されているブート用トランジスタ115のゲート電極の電位はVddでありオン状態となっている。このとき、ブート用トランジスタ115のリセット信号線(Rj)に接続されている領域がドレイン領域であり、もう一方の領域がソース領域となる。
【0049】
なおブート用トランジスタ115は、そのゲート・ソース間電圧Vgsがしきい値電圧VthNよりも大きいとオン状態となり、VgsがVthNよりも小さくなるとブート用トランジスタ114はオフ状態となる。つまり、ブート用トランジスタ115のソース領域とリセット用トランジスタ114のゲート電極の電位差は、電源供給線(VBi)の電位Vddからしきい値電圧VthNを引いた値(Vdd−VthN)以上にはならない。
【0050】
このような状態において、j行目のリセット信号線(Rj)が選択されると、リセット用トランジスタ114のゲート電極に信号が入力されて、リセット用トランジスタ114はオン状態になる。なお、リセット用トランジスタ114に入力される信号は、Vdd(Hi)の信号であるはずだが、ブート用トランジスタ115のソース領域の電位は(Vdd-VthN)以上の値にはならない。そのため、実際にはリセット用トランジスタ114のゲート電極には、Vdd(Hi)の電位の信号ではなく、(Vdd-VthN)以下の電位の信号が入力される。
【0051】
ここで、図3を参照してリセット用トランジスタ114のゲート電極の電位と時間との関係について説明する。図3から分かるように、リセット用トランジスタ114に信号(Vdd(Hi))が入力されると、リセット用トランジスタ114のゲート電極の電位は少しずつ上昇していく。またそれに伴って、光電変換素子111のnチャネル側端子の電位も少しずつ上昇していく。そして、リセット用トランジスタ114のゲート電極の電位が(Vdd-VthN)の値にまで上昇すると、ブート用トランジスタ115のVgsはしきい値電圧VthNと同じ値になってオフ状態になる。同時に、ブート用トランジスタ115のソース領域の電位は(Vdd-VthN)となって、リセット用トランジスタ114のゲート電極は一旦浮遊状態となる。
【0052】
この状態において、リセット用トランジスタ114のゲート電極の電位と、ブート用トランジスタ115のソース領域の電位は、ブートストラップ法による容量結合により引き上げられる。図3に示すように、ブート用トランジスタ115がオフ状態になってからも、光電変換素子111の電位は上昇し続けている。これは、リセット用トランジスタ114のゲート電極の電位が、容量結合の振幅補償をうけて少しずつ上昇しているからである。
【0053】
そして、リセット用トランジスタ114のゲート電極の電位が上昇するのに伴い、光電変換素子111のnチャネル側端子の電位も少しずつ上昇して、光電変換素子111の両端子間の最大信号振幅はVddとなる。
【0054】
次いで、リセット用トランジスタ114がオフ状態になって、蓄積期間が開始されると、光電変換素子111に照射される光の強度に伴って、光電変換素子111のnチャネル側端子の電位が少しずつ下がっていく。そしてある一定の期間が経過して、蓄積期間が終了すると、j列目のゲート信号線(Gj)が選択される。ゲート信号線(Gj)が選択されると、スイッチング用トランジスタ112がオン状態となる。そうすると、増幅用トランジスタ113とスイッチング用トランジスタ112を介して、画素100の信号が信号出力線(Si)に出力される。そして、画素100の信号が信号出力線(Si)に出力されると、1フレーム期間が終了する。そうすると、次のフレーム期間が開始されて、上述の動作を繰り返す。
【0055】
上記構成を有する本発明は、単一極性(同じ導電型)のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。
【0056】
【実施例】
(実施例1)
本実施例では、発光素子と光電変換素子が1画素に設けられた半導体装置に本発明を適用した場合について図7、8を用いて説明する。
【0057】
本発明の半導体装置の概略図を図7に示す。図7の半導体装置は、画素部130、画素部130の周辺に配置された複数の駆動回路を有する。画素部130は発光素子部とセンサ部に大別され、前記複数の駆動回路は、発光素子部を制御するソース信号線駆動回路131、ゲート信号線駆動回路132及びリセット信号線駆動回路133、センサ部を制御するセンサ用ソース信号線駆動回路134、センサ用ゲート信号線駆動回路135、センサ用リセット信号線駆動回路136及びセンサ用放電信号線駆動回路137を有する。
【0058】
なお本発明は上記構成に限定されず、出力切り替え回路などを設けて、ゲート信号線駆動回路132とセンサ用ゲート信号線駆動回路135を共用したり、リセット信号線駆動回路133とセンサ用リセット信号線駆動回路136を共用したりしてもよい。
【0059】
画素部104は、マトリクス状に配置された複数の画素100を有している。より詳しくは、画素部104は、x列(縦)×y行(横)個の画素100を有している。
【0060】
図8には、画素部104において、i列j行目に設けられた画素100の構成について説明する。なお画素100は発光素子部とセンサ部に大別される。発光素子部は、ソース信号線(S1〜Sx)のいずれか1つと、電源基準線(V1〜Vx)のいずれか1つと、ゲート信号線(EG1〜EGy)のいずれか1つと、リセット信号線(ER1〜ERy)のいずれか1つに囲まれた領域に配置されている。また発光素子部は、選択用トランジスタ126、リセット用トランジスタ127、コンデンサ128、駆動用トランジスタ129、発光素子125とを有している。発光素子125の一方の端子は、電源線153(Vdd)に接続されている。
【0061】
センサ部は、信号出力線(SS1〜SSx)のいずれか1つと、電源基準線(VB1〜VBx)のいずれか1つと、ゲート信号線(SG1〜SGy)のいずれか1つと、リセット信号線(SR1〜SRy)のいずれか1つと、放電信号線(H1〜Hy)のいずれか1つ囲まれた領域に配置されている。またセンサ部は、スイッチング用トランジスタ142と、増幅用トランジスタ143と、リセット用トランジスタ144と、ブート用トランジスタ145と、コンデンサ146と、放電用トランジスタ147と、光電変換素子141とを有している。光電変換素子の一方の端子は、電源線151(Vdd)に接続されており、放電用トランジスタ147のソース領域及びドレイン領域のどちらか一方は電源線148(Vdd)に接続されている。
【0062】
本実施例では、図8に示す画素100を構成するトランジスタは全てpチャネル型とする。そして、該トランジスタに入力される信号の振幅は、Vss(Hi)-Vdd(Lo)とする。さらに初期状態として、ソース信号線(S)、ゲート信号線(EG)、リセット信号線(ER)、電源基準線(V)の電位はVssとする。また、信号出力線(SS)、ゲート信号線(G)、センサ用リセット信号線(R)、電源供給線(VB)の電位はVssとする。電源線153、電源線151、及び電源線148の電位はVddとする。
【0063】
続いて発光素子部に設けられた発光素子125と、発光素子125を制御する複数のトランジスタとコンデンサの接続構成について説明する。
【0064】
発光素子125は陽極及び陰極と、前記陽極及び前記陰極との間に設けられた有機化合物層とからなる。陽極が駆動用トランジスタ129のソース領域またはドレイン領域と接続している場合、陽極が画素電極となり、陰極が対向電極となる。逆に陰極が駆動用トランジスタ129のソース領域またはドレイン領域と接続している場合、陰極が画素電極となり、陽極が対向電極となる。本実施例において、駆動用トランジスタ129はpチャネル型であるので、発光素子125の陽極が駆動用トランジスタのソース領域又はドレイン領域に接続され、発光素子125の陰極が電源線153(Vdd)に接続される。
【0065】
なお、発光素子は一対の電極(陽極と陰極)間に有機化合物層が挟まれた構造とする。有機化合物層は、公知の発光材料を用いて作製することが出来る。また、有機化合物層には、単層構造と積層構造の二つの構造があるが、本発明はどちらの構造を用いてもよい。なお、有機化合物層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(リン光)とがあるが、本発明はどちらの発光を用いた発光装置にも適用することが出来る。
【0066】
選択用トランジスタ126のゲート電極はゲート信号線(EGj)に接続されている。選択用トランジスタ126のソース領域とドレイン領域は、一方がソース信号線(Si)に接続され、もう一方が駆動用トランジスタ126のゲート電極に接続されている。選択用トランジスタ126は、発光素子部に信号を書き込むときのスイッチング素子として機能するトランジスタである。
【0067】
駆動用トランジスタ129のソース領域とドレイン領域は、一方が電源基準線(Vi)に接続され、もう一方が発光素子125に接続されている。コンデンサ128は駆動用トランジスタ129のゲート電極と電源基準線(Vi)に接続して設けられている。駆動用トランジスタ129は、発光素子125に供給する電流を制御するための素子(電流制御素子)として機能するトランジスタである。
【0068】
発光用リセット用トランジスタ127のソース領域とドレイン領域は、一方は電源基準線(Vi)に接続され、もう一方は駆動用トランジスタ129のゲート電極に接続されている。リセット用トランジスタ127のゲート電極は、リセット信号線(ERj)に接続されている。リセット用トランジスタ127は、画素100における発光素子部に書き込まれた信号を消去(リセット)するための素子として機能するトランジスタである。
【0069】
次いで、光電変換素子141と、該光電変換素子141を制御する複数のトランジスタとコンデンサの接続構成について説明する。
【0070】
光電変換素子141は、nチャネル側端子及びpチャネル側端子と、前記nチャネル側端子と前記pチャネル側端子との間に設けられた光電変換層を有している。pチャネル側端子とnチャネル側端子は、一方は電源線151(Vdd)に接続され、もう一方は増幅用トランジスタ143のゲート電極に接続されている。
【0071】
スイッチング用トランジスタ142のゲート電極はゲート信号線(Gj)に接続されている。スイッチング用トランジスタ142のソース領域及びドレイン領域は、一方は増幅用トランジスタ143のソース領域に接続され、もう一方は信号出力線(SSi)に接続されている。スイッチング用トランジスタ142は、光電変換素子141の信号を出力するときのスイッチング素子として機能するトランジスタである。
【0072】
増幅用トランジスタ143のドレイン領域は電源基準線(VBi)に接続されている。そして増幅用トランジスタ143のソース領域はスイッチング用トランジスタ142のソース領域又はドレイン領域に接続されている。増幅用トランジスタ143は、センサ用ソース信号線駆動回路134に設けられたバイアス用トランジスタ(図示せず)とソースフォロワ回路を形成する。そのため、増幅用トランジスタ143とバイアス用トランジスタの極性は同じであることが好ましい。
【0073】
リセット用トランジスタ144のゲート電極は、ブート用トランジスタ145を介してセンサ用リセット信号線(Rj)に接続されている。リセット用トランジスタ144のソース領域とドレイン領域は、一方は電源基準線(VBi)に接続されており、もう一方は光電変換素子141及び増幅用トランジスタ143のゲート電極に接続されている。リセット用トランジスタ144は、光電変換素子141を初期化(リセット)するための素子(スイッチング素子)として機能するトランジスタである。
【0074】
ブート用トランジスタ145のゲート電極は電源基準線(VBi)に接続されている。ブート用トランジスタ145のソース領域とドレイン領域は、一方はリセット信号線(Rj)に接続され、もう一方はリセット用トランジスタ144のゲート電極に接続されている。
【0075】
放電用トランジスタ147のゲート電極は、放電信号線(Hj)に接続されている。放電用トランジスタ147のソース領域とドレイン領域は、一方は光電変換素子141の一方の端子および増幅用トランジスタのゲート電極に接続され、もう一方は電源線151(Vdd)に接続されている。
【0076】
そして、ブート用トランジスタ145、容量素子146及び放電用トランジスタ147がブートストラップ回路に相当する。
【0077】
図7、8に示す本実施例における半導体装置は、発光素子部とセンサ部の両者を用いて被写体の読み取りを行う読み取り機能と、発光素子部のみを用いて画像の表示を行う表示機能の2つの機能を有する。前記2つの機能について簡単に説明すると、前者の読み取り機能は、発光素子125から発せられる光を被写体に照射して、該被写体において反射した光をセンサ部に設けられた光電変換素子141において光電変換する。このようにして、被写体の情報を読み取って、該情報は画像信号として半導体装置に設けられたメモリなどの記憶媒体に保存される。また後者の表示機能は、光電変換素子141により読み取られた被写体の画像信号を用いて画像を表示する。
【0078】
図8に示す画素100のセンサ部が有する素子の構成やその接続関係は、上述の実施の形態において説明した図1に示す画素100と同じである。但し、図1に示す画素100は全てのトランジスタがnチャネル型で構成され、図8に示す画素100は全てのトランジスタがpチャネル型で構成される。そのため、両画素では、電源供給線や電源線の電位が異なっている。また図8に示す画素100の動作は、上述の実施の形態に準ずるので、本実施例では詳しい動作の説明は省略する。
【0079】
上記構成を有する本発明は、単一極性(同じ導電型)のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。
【0080】
(実施例2)
本実施例は、同一絶縁表面上に光電変換素子とトランジスタが設けられた画素部、並びに前記画素部の周辺の駆動回路を単一極性トランジスタにより作製する方法について、図5、6を用いて説明する。
【0081】
まず、図5(A)に示すように、コーニング社の#7059ガラスや#1737ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基板5001上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜5002を形成する。特に図示していないが、下地膜5002は、例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜を10〜200nm(好ましくは50〜100nm)の厚さに形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜を50〜200nm(好ましくは100〜150nm)の厚さに積層形成される。
【0082】
続いて、島状の半導体層5003〜5005は、非晶質構造を有する半導体膜を、レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層5003〜5005の厚さは25〜80nm(好ましくは30〜60nm)として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金等で形成すると良い。
【0083】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は、エキシマレーザーを用いる場合にはパルス発振周波数を30Hzとし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とするとよい。また、YAGレーザーを用いる場合にはその第2高調波を用い、パルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を80〜98%として行う。
【0084】
続いて、島状の半導体層5003〜5005を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜5006としては、プラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さとして酸化窒化シリコン膜により形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後の400〜500℃の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【0085】
そして、ゲート絶縁膜5006上にゲート電極を形成するための第1の導電膜5007と第2の導電膜5008とを積層形成する。本実施例では、第1の導電層5007をタンタル(Ta)で50〜100nmの厚さに形成し、第2の導電層5009をタングステン(W)で100〜300nmの厚さに形成する(図5(A))。
【0086】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極として使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極には不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造を有する窒化タンタル(TaN)を10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。
【0087】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他にも6フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、W膜はスパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮して形成することにより、抵抗率9〜20μΩcmを実現することが出来る。
【0088】
なお、本実施例においては、第1の導電膜5007をTa、第2の導電膜5008をWとしたが、特に限定されず、いずれもTa、W、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第1の導電膜をTaN、第2の導電膜をWとする組み合わせ、第1の導電膜をTaN、第2の導電膜をAlとする組み合わせ、第1の導電膜をTaN、第2の導電膜をCuとする組み合わせ等を用いて形成することが望ましい。
【0089】
次に、レジストによるマスク5009を形成し、電極および配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively coupled plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とを混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100[W]のRF電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2とを混合した場合にはW膜およびTa膜とも同程度にエッチングされる。
【0090】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第1の導電膜および第2の導電膜の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、10〜20%の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層5010a〜5013aと第2の導電層5010b〜5013bからなる第1の形状の導電層5010〜5013を形成する。このとき、ゲート絶縁膜5006において第1の形状の導電層5010〜5013で覆われない領域は、20〜50nm程度エッチングされて薄くなった領域が形成される(図5(B))。
【0091】
そして、第1のドーピング処理を行い、N型を付与する不純物元素を添加する(図5(B))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60〜100keVとする。N型を付与する不純物元素としては、15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではPを用いる。この場合、導電層5010〜5013がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5014〜5016が形成される。第1の不純物領域5014〜5016には、1×1020〜1×1021atoms/cm3の濃度範囲でN型を付与する不純物元素を添加する。
【0092】
次に、第2のエッチング処理を行う(図5(C))。第2のエッチング処理は、ICPエッチング法を用いて、エッチング用ガスにCF4とCl2とO2とを混合して、1Paの圧力でコイル型の電極に500[W]のRF電力を供給し、プラズマを生成して行う。また基板側(試料ステージ)にも50[W]のRF電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第2の導電層であるWを異方性エッチングし、かつ、第1の導電層であるTaを異方性エッチングして第2の形状の導電層5017〜5020(第1の導電層5017a〜5020aおよび第2の導電層5017b〜5020b)を形成する。このとき、ゲート絶縁膜5006において第2の形状の導電層5017〜5020で覆われない領域は、さらに20〜50nm程度エッチングされて薄くなった領域が形成される。
【0093】
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6の蒸気圧が極端に高く、その他のWCl5、TaF5、TaCl5については同程度である。従って、CF4とCl2の混合ガスでは、W膜およびTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても、相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないため、Ta膜のエッチング速度は低下してしまう。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となる。
【0094】
そして、第2のドーピング処理を行う(図5(D))。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素ドーピングする。例えば、加速電圧を70〜120keVとし、1×1013atoms/cm2のドーズ量で行い、図5(B)で島状の半導体層に形成された第1の不純物領域の内部に新たな不純物領域を形成する。ドーピングは、第2の導電層5017b〜5020bを不純物元素に対するマスクとして用い、第1の導電層5017a〜5020aの下側の領域にも不純物元素が添加されるようにしてドーピングする。こうして、第1の導電層と重なる第2の不純物領域5021〜5023が形成される。
【0095】
続いて、第3のエッチング処理を行う(図6(A))。第3のエッチング処理は、エッチング用ガスにCl2を用い、ICPエッチング装置を用いて行う。本実施例では、Cl2のガス流量比を60sccmとし、1 Paの圧力でコイル型の電極に350[W]のRF電力を投入してプラズマを生成してエッチングを70秒行った。基板側(試料ステージ)にもRF電力を投入し、実質的に負の自己バイアス電圧を印加した。この処理により、第1の導電層が後退して第3の形状の導電層5024〜5027(第1の導電層5024a〜5027aおよび第2の導電層5024b〜5027b)が形成され、第2の不純物領域5021〜5023は、第1の導電層と重なる第2の不純物領域5028a〜5030aと、第1の導電層と重ならない第3の不純物領域5028b〜5030bとなる。
【0096】
以上までの工程で、各島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第3の形状の導電層5024〜5026は、トランジスタのゲート電極として機能する。また、第3の形状の導電層5027は、ソース信号線として機能する。
【0097】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。ただし、5024〜5027に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後に熱活性化を行うことが望ましい。
【0098】
さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。なお熱水素化の他の方法として、プラズマにより励起された水素を用いるプラズマ水素化によって行っても良い。
【0099】
次いで、図6(B)に示すように、第1の層間絶縁膜5031を、酸化窒化シリコン膜で100〜200nmの厚さで形成する。その上に有機絶縁物材料からなる第2の層間絶縁膜5032を形成した後、第1の層間絶縁膜5031、第2の層間絶縁膜5032及びゲート絶縁膜5006に対してコンタクトホールを開口し、配線材料による膜を形成して各配線5033〜5037および接続電極5038をパターニング形成する。
【0100】
第2の層間絶縁膜5032としては、ポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第2の層間絶縁膜5032は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではトランジスタによって形成される段差を十分に平坦化しうる厚さでアクリル膜を形成する。好ましくは1〜5μm(さらに好ましくは2〜4μm)とすれば良い。
【0101】
コンタクトホールは、ドライエッチングまたはウェットエッチング法を用いて、N型の不純物領域5014〜5016、ソース信号線5027、ゲート信号線(図示せず)、電流供給線(図示せず)及びゲート電極5024〜5026に達するように形成する。
【0102】
また、配線5033〜5038として、Ti膜を100nm、Tiを含むAl膜を300nm、Ti膜を150nm、スパッタ法で連続形成した3層積層の膜を所望の形状にパターニングして形成する。勿論、本発明はこれに限定されず、他の導電性材料を用いても良い。
【0103】
次に、図6(C)に示すように、アクリル等の有機材料を用いて、絶縁膜を1〜3μm程度の厚さに形成し、第3の層間絶縁膜5040を形成する。
【0104】
そして、配線5041、5042として、Ti膜を100nm、Tiを含むAl膜を300nm、Ti膜を150nmをスパッタ法で連続形成した3層の積層膜を所望の形状にパターニングして形成する。勿論、本発明はこれに限定されず、他の導電性材料を用いても良い。なお配線5041、5042は、画素100に設けられたトランジスタのソース領域又はドレイン領域に接続されている。
【0105】
続いて、配線5041に接するように金属膜を100〜500nmで形成する。前記金属膜としては、ITO膜などの公知の導電性材料を用いて作成する。次いで前記金属膜に接するように、第1微結晶半導体膜を公知の方法で、25〜80nmで形成する。
【0106】
次いで、前記第1微結晶半導体膜に、公知の方法を用いてp型を付与する不純物元素を添加する。そして、前記金属膜と前記第一微結晶半導体膜とを、配線5041に重なるように所望の形状に同時にパターニングして、金属層5043と、微結晶半導体層(p型半導体層)5044を同時に形成する。
【0107】
なおp型を付与する不純物元素の添加の方法は、第1微結晶半導体膜を成膜する際に、p型を付与する不純物元素を含むドーピングガスを混合して、形成してもよい。また金属膜と第1微結晶半導体膜のパターニングを最初に行ってから、微結晶半導体層5044のみにp型を付与する不純物元素を添加してもよい
【0108】
次いで、微結晶半導体層(p型半導体層)5044と重なるように、非晶質半導体膜を10〜200nmの厚さに形成する。次いで、前記非晶質半導体膜上に第2微結晶半導体膜を、25〜80nmの厚さに形成する。前記非晶質半導体膜と前記第2微結晶半導体膜には、公知の如何なる材料を用いてもよく、また作製方法は特に限定されない。
【0109】
次いで、前記第2微結晶半導体膜に、公知の方法を用いてn型を付与する不純物元素を添加する。そして、前記非晶質半導体膜と前記第2微結晶半導体膜とを、p型半導体層5044に重なるように所望の形状になるように同時にパターニングして、非晶質半導体層(光電変換層)5045と、微結晶半導体層(n型半導体層)5046を同時に形成する。
【0110】
なおn型を付与する不純物元素の添加は、微結晶半導体膜を成膜する際に、n型を付与する不純物元素を含むドーピングガスを混合することにより行う手法、又は非晶質半導体膜と微結晶半導体膜のパターニングを行ってから、微結晶半導体層5046のみにn型を付与する不純物元素を添加する手法を用いてもよい。
【0111】
そしてp型半導体層5044と、光電変換層5045と、n型半導体層5046の積層体が光電変換素子111に相当する。続いて、n型半導体層5046と配線5042とを覆うように、導電性材料を用いて、20〜100nmの厚さにて金属膜を形成する。そして所望の形状になるように、前記金属膜のパターニングを行い、光電変換素子111の微結晶半導体層5046と配線5042が電気的に接続されるように金属層5047を形成する。
【0112】
次いで、有機樹脂膜でなる第4の層間絶縁膜5048を形成する。第4の層間絶縁膜5048は、配線材料の絶縁に加え、表面の平坦化としての機能も有している。材料は公知の如何なる材料を用いることが可能であるが、本実施例では、材料にアクリルを用いて膜厚50〜300nmμmの有機樹脂膜として形成した。
【0113】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を4枚(島状半導体層パターン、第1配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第2配線パターン(接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【0114】
本実施例は、実施の形態、実施例1と自由に組み合わせることが可能である。
【0115】
(実施例3)
本実施例は、同一絶縁表面上に、光電変換素子、発光素子及びトランジスタが設けられた画素部、並びに前記画素部の周辺の駆動回路を単一極性トランジスタにより作製する方法について、図9、10を用いて説明する。なお本実施例では、pチャネル型トランジスタを用いて構成される。
【0116】
上述した実施例2においては、画素部および周辺の駆動回路をnチャネル型トランジスタのみで作製した作製方法を示した。なお、nチャネル型トランジスタは、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してpチャネル型トランジスタは、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、より簡単な工程で作製することが可能である。
【0117】
まず、図9(A)に示すように、ガラス等の絶縁基板6001上に下地膜6002を形成し、次いで島状の半導体層6003〜6005、ゲート絶縁膜6006、導電層6007、6008を形成する。ここで、導電層6007、6008は積層構造としているが、特に単層であっても構わない。なおこの工程は上述の実施例2に準ずるので、詳しい説明は省略する。
【0118】
次いで、図9(B)に示すように、レジストによるマスク6009を形成し、第1のエッチング処理を行う。実施例2においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜6006においては、エッチングによって20nm〜50nm程度薄くなった領域が形成される。
【0119】
続いて、島状の半導体層にP型を付与する不純物元素を添加するための第1のドーピング処理を行う。導電層6010〜6012を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。P型を付与する不純物元素としては、ボロン(B)等が代表的である。ここでは、ジボラン(B2H6)を用いたイオンドープ法で形成し、半導体層中の不純物濃度が2×1020〜2×1021atoms/cm3となるようにする。
【0120】
レジストによるマスクを除去したら、第1の層間絶縁膜6022を、ポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いて作製する。第1の層間絶縁膜6022は、平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では、トランジスタによって形成される段差を充分に平坦しうる膜厚でアクリル膜を形成する。好ましくは1〜5μm(さらに好ましくは2〜4μm)とすれば良い。
【0121】
次いで、ドライエッチング法またはウェットエッチング法を用いて、p型の不純物領域6014〜6016に達するようにコンタクトホールを形成する。
【0122】
また配線6018〜6021、6023、6024として、Ti膜を100nm、Tiを含むAl膜を300nm、Ti膜を150nmとしてスパッタ法で連続形成した3層の積層膜を所望の形状にパターニングして形成する。続いて、配線6018〜6021、6023、6024と第1の層間絶縁膜6022を覆うように、第2の層間絶縁膜6025を酸化窒化シリコン膜で100〜200nmの厚さで形成する。
【0123】
そして、配線6041、6042として、Ti膜を100nm、Tiを含むAl膜を300nm、Ti膜を150nm、スパッタ法で連続形成した3層積層の膜を所望の形状にパターニングして形成する。勿論、本発明はこれに限定されず、他の導電性材料を用いても良い。
【0124】
続いて、配線6041に接するように金属膜を100〜500nmで形成する。前記金属膜としては、ITO膜などの公知の導電性材料を用いて作成する。次いで前記金属膜に接するように、第1微結晶半導体膜を公知の方法により25〜80nmとして形成する。
【0125】
次いで、前記第1微結晶半導体膜に、公知の方法を用いてp型を付与する不純物元素を添加する。そして、前記金属膜と前記第1微結晶半導体膜とを、配線6041に重なるように所望の形状になるように同時にパターニングして、金属層6043と、微結晶半導体層(p型半導体層)6044を同時に形成する。
【0126】
なおp型を付与する不純物元素の添加は、第一微結晶半導体膜を成膜する際に、p型を付与する不純物元素を含むドーピングガスを混合することで形成する手法、又は金属膜と第1微結晶半導体膜のパターニングを最初に行ってから、微結晶半導体層6044のみにp型を付与する不純物元素を添加する手法を用いるとよい。
【0127】
次いで、微結晶半導体層(p型半導体層)6044と重なるように、非晶質半導体膜を10〜200nmの厚さに形成する。次いで、前記非晶質半導体膜上に第2微結晶半導体膜を25〜80nmの厚さに形成する。前記非晶質半導体膜と前記第2微結晶半導体膜の作製方法は特に限定されず、公知の如何なる材料を用いてもよい。
【0128】
次いで、前記第2微結晶半導体膜に、公知の方法を用いてn型を付与する不純物元素を添加する。そして、前記非晶質半導体膜と前記第2微結晶半導体膜とを、p型半導体層6043に重なるように所望の形状になるように同時にパターニングして、非晶質半導体層(光電変換層)6045と、微結晶半導体層(n型半導体層)6046を同時に形成する。
【0129】
なおn型を付与する不純物元素の添加は、微結晶半導体膜を成膜する際に、n型を付与する不純物元素を含むドーピングガスを混合することで形成する手法、又は非晶質半導体膜と微結晶半導体膜のパターニングを行ってから、微結晶半導体層5046のみにn型を付与する不純物元素を添加する手法を用いるとよい。
【0130】
そして、p型半導体層6044と、光電変換層6045と、n型半導体層6046の積層体が光電変換素子111に相当する。続いて、第2の層間絶縁膜6025、n型半導体層6046、配線6042を覆うように、導電性材料を用いて、20〜100nmの厚さにて金属膜を形成する。そして所望の形状になるように、前記金属膜のパターニングを行い、光電変換素子111の微結晶半導体層6046と配線6042が電気的に接続されるように金属層6047を形成する。
【0131】
次いで、有機樹脂膜でなる第3の層間絶縁膜6048を形成する。第3の層間絶縁膜6048は、配線材料の絶縁に加え、表面の平坦化としての機能も有している。材料は公知の如何なる材料を用いることが可能であるが、本実施例では、材料にアクリルを用いて膜厚50〜300nmμmの有機樹脂膜として形成した。
【0132】
続いて、第2の層間絶縁膜6025と第3の層間絶縁膜6048に、駆動用トランジスタのソース配線又はドレイン配線が露出するように開口部を形成する。開口部を形成する際には、ウェットエッチング法を用いることで、容易にテーパー状の側壁を得ることが出来る。開口部の側壁が充分になだらかでないと、段差に起因する有機化合物層の劣化や段切れが顕著な問題となるので注意が必要である。そして開口部が形成されたら、画素電極(透明電極)6049を形成し、次いで、有機化合物層6050を真空蒸着法を用いて形成する。そして、有機化合物層6050を覆うように、MgAgでなる陰極6051を形成する。画素電極6049と陰極6051の膜厚は80〜120nmとし、また有機化合物層6050は80〜200nm(典型的には100〜120nm)とするとよい。
【0133】
この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対して、順次、有機化合物層6050及び陰極6051を形成する。但し、有機化合物層6050は溶液に対する耐性に乏しいため、フォトリソグラフィ技術を用いることなく、各色個別に形成しなければならない。そこで、メタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的に形成するのが望ましい。
【0134】
ここでは、RGBに対応した3種類の発光素子を形成する方式を用いているが、白色発光の発光素子とカラーフィルタを組み合わせた方式、青色または青緑色の発光素子と蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方式等を用いてもよい。なお、有機化合物層6050としては公知の材料を用いることが可能であり、前記公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが望ましい。
【0135】
次いで、窒化珪素膜でなる保護膜6052を、50〜300nmの厚さに形成する。この保護膜6052は、有機化合物層6050を水分等から保護する役目を担う。
【0136】
なお実際には、図10(B)の状態まで完成したら、さらに外気に曝さないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化フィルム等)や透光性のシーリング材で封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりすると、発光素子の信頼性が向上する。
【0137】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と、外部信号端子とを接続するためのコネクタ(FPC)を取り付けると、製品として完成する。
【0138】
本実施例の構成によると、発光素子から発せられた光は、トランジスタが形成されている基板6001側に出射される。そして、発光素子から発せられた光は、被写体に照射され、被写体において反射した光は、光電変換素子に照射される。
【0139】
なお発光素子から発せられる光は、基板6001の方向に発せられる場合と、基板6001と反対方向に発せられる場合がある。前者は下面出射と呼ばれ、後者は上面出射と呼ばれており、下面出射の場合は、画素電極6049が陽極に相当し対向電極6051が陰極に相当する。また上面出射の場合は、画素電極6049が陰極に相当し対向電極6051が陽極に相当する。本実施例では、基板6001の方向に光が発せられる下面出射の場合のみを図示したが、本発明はこれに限定されない。基板6001と反対方向に光が発せられる上面出射を行ってもよい。上面出射の場合には、画素の開口率に依存せずに、発光素子から発せられる光をほぼ全部外部に取り出すことが出来る。そのため、画素内に多数の回路素子が配置されている場合に有効である。
【0140】
上記構成を有する本発明は、単一極性(同じ導電型)のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。
【0141】
本実施例は、実施の形態、実施例1、2と自由に組み合わせることが可能である。
【0142】
(実施例4)
本発明の半導体装置を用いた電子機器の実施例として図13を用いて説明する。
【0143】
図13(A)は、ラインセンサを用いたハンドスキャナーである。CCD型(CMOS型)のイメージセンサ1001の上部には、ロッドレンズアレイなどの光学系1002が設けられている。光学系1002は、被写体1004上の画像がイメージセンサ1001上に映し出されるようにするために用いられる。LEDや蛍光灯などの光源1003は、被写体1004に光を照射できる位置に設けられている。被写体1004の下部には、ガラス1005が設けられている。
【0144】
光源1003から発せられる光は、ガラス1005を介して被写体1004に入射する。被写体1004で反射した光は、ガラス1005を介して、光学系1002に入射する。光学系1002に入射した光は、イメージセンサ1001に入射し、そこで光電変換される。本発明の半導体装置は、イメージセンサ1001に用いることができる。
【0145】
図13(B)は、1801は基板、1802は画素部、1803はタッチパネル、1804はタッチペンである。タッチパネル1803は透光性を有し、画素部1802から発せられる光及び画素部1802に入射する光を透過することができ、タッチパネル1803を通して被写体上の画像を読み込むことができる。また画素部1802に画像が表示されている場合にも、タッチパネル1803を通して、画素部1802上の画像を見ることが可能である。
【0146】
タッチペン1804がタッチパネル1803に触れると、タッチペン1804とタッチパネル1803とが接している部分の位置の情報を電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル1803及びタッチペン1804は、タッチパネル1803が透光性を有していて、なおかつタッチペン1804とタッチパネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。本発明の半導体装置は、画素部1802に用いることができる。
【0147】
図13(C)は、図13(B)とは異なる携帯型ハンドスキャナーであり、本体1901、画素部1902、上部カバー1903、外部接続ポート1904、操作スイッチ1905で構成されている。図13(D)は図13(C)と同じ携帯型ハンドスキャナーの上部カバー1903を閉じた図である。
【0148】
図13(C)(D)の半導体装置は、画素部1902で読み込んだ画像信号を、外部接続ポート1904から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。本発明の半導体装置は、画素部1902に用いることができる。
【0149】
また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)などが挙げられる。
【0150】
図13(E)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2104、外部接続ポート2105、シャッター2106等を含む。本発明の半導体装置は表示部2102に用いることができる。
【0151】
図13(F)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置は表示部2302に用いることができる。
【0152】
図13(G)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明の半導体装置は表示部2703に用いることができる。
【0153】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【0154】
【発明の効果】
本発明は、単一極性(同じ導電型)のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。
【0155】
また本発明は、ブートストラップ法を応用することで、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。これにより、光電変換素子による被写体の読みとり精度の向上を実現することが出来る。
【図面の簡単な説明】
【図1】 半導体装置の画素の回路図。
【図2】 半導体装置の画素の回路図。
【図3】 光電変換素子の電位と時間との関係を示す図。
【図4】 半導体装置の概略図。
【図5】 半導体装置の作製工程を示す図。
【図6】 半導体装置の作製工程を示す図。
【図7】 半導体装置の概略図。
【図8】 半導体装置の画素の回路図。
【図9】 半導体装置の作製工程を示す図。
【図10】半導体装置の作製工程を示す図。
【図11】 半導体装置の画素の回路図。
【図12】 半導体装置の画素の回路図。
【図13】 本発明が適用される電子機器の一例の図。
【図14】 半導体装置の図。
Claims (18)
- 光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極と異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第1の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第2の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極と異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第1の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第2の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも1つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第2の端子及び前記光電変換素子の少なくとも1つの端子に接続されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも1つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられ、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第2の端子及び前記光電変換素子の少なくとも1つの端子に接続され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極とは異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第1の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第2の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極とは異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第1の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第2の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも1つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられ、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第2の端子及び前記光電変換素子の少なくとも1つの端子に接続され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも1つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられ、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも1つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第1の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第2の端子及び前記光電変換素子の少なくとも1つの端子に接続され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。 - 請求項1乃至請求項16のいずれか一項において、前記半導体装置を用いることを特徴とする電子機器。
- 請求項17に記載の前記電子機器は、スキャナー、タッチパネル、ビデオカメラ、デジタルスチルカメラ、コンピュータ又は携帯情報端末であることを特徴とする電子機器。
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