JP2003163346A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】単一極性のトランジスタで画素を構成しようと
すると、工程削減が実現する反面、充分な信号振幅が得
ることが出来ない。 【解決手段】本発明は、容量結合により与えられた電圧
以上の電位を生成する電気回路（ブートストラップ回
路）を各画素に設けた半導体装置を提供する。そして本
発明は、前記電気回路を用いることで、光電変換素子の
両端子間の電位を電源電位と同じ値に設定して、充分な
信号振幅を得ることが可能な半導体装置を提供する。さ
らに本発明は、単一極性のトランジスタによって画素を
構成することで、工程を削減し、歩留まり上昇とコスト
低減を実現した半導体装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージセンサ機
能を有する半導体装置に関する。特に本発明は、当該半
導体装置の画素部の構成に関する。

【０００２】

【従来の技術】イメージセンサ機能を有する半導体装置
には、光電変換素子と該光電変換素子を制御する一つ又
は複数のトランジスタが設けられる。光電変換素子とし
ては、ＰＮ型のフォトダイオードが用いられる場合が多
い。その他には、ＰＩＮ型のフォトダイオード、アバラ
ンシェ型ダイオード、ｎｐｎ埋め込み型ダイオード、シ
ョットキー型ダイオード、フォトトランジスタ、Ｘ線用
のフォトコンダクタ、又は赤外線用のセンサなどがあ
る。

【０００３】イメージセンサ機能を有する半導体装置
は、大別してＣＣＤ型とＣＭＯＳ型に分類される。ＣＭ
ＯＳ型の半導体装置は、増幅用回路を搭載していないも
のはパッシブ型、増幅用回路を搭載しているものはアク
ティブ型に分類される。増幅用回路は、光電変換素子が
読み取った被写体の画像信号を増幅する機能を有してい
るため、ノイズの影響を受けにくい。そのため、増幅用
回路が搭載されたアクティブ型のＣＭＯＳ型半導体装置
は多くの電子機器に採用されている。

【０００４】図４に光電変換素子が設けられた半導体装
置の概略図を示す。図４の半導体装置は、画素部１０
４、画素部１０４の周辺に配置されたソース信号線駆動
回路１０１、ゲート信号線駆動回路１０２及びリセット
信号線駆動回路１０３を有する。ソース信号線駆動回路
１０１は、バイアス用回路１０１ａ、サンプルホールド
回路１０１ｂ、信号出力線駆動回路１０１ｃ及び最終出
力増幅用回路１０１ｄを有する。画素部１０４はマトリ
クス状に設けられた（ｘ×ｙ）個の画素１００を有する
（ｘ、ｙは自然数）。

【０００５】図１１（Ａ）にｉ列ｊ行目（ｉ、ｊは自然
数）に設けられた画素１００の回路図を示す。画素１０
０は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電
源供給線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート
信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号
線（Ｒ１〜Ｒｙ）のいずれか１つに囲まれた領域に配置
される。画素１００は、ｎチャネル型のスイッチング用
トランジスタ１１２０と、ｎチャネル型の増幅用トラン
ジスタ１１３０と、ｐチャネル型のリセット用トランジ
スタ１１４０と、光電変換素子１１１０とを有する。光
電変換素子１１１０のｐチャネル側端子は、電源基準線
１２１０に接続されている。

【０００６】なお回路動作の説明をする際に、トランジ
スタの動作について述べる場合があるが、トランジスタ
がオン状態になるとは、トランジスタのゲート・ソース
間電圧の絶対値が、トランジスタのしきい値電圧の絶対
値を超え、トランジスタのソース領域とドレイン領域と
が、チャネル形成領域を通じて導通状態となることに相
当する。一方、トランジスタがオフ状態になるとは、ト
ランジスタのゲート・ソース間電圧の絶対値が、トラン
ジスタのしきい値電圧の絶対値を下回り、トランジスタ
のソース領域とドレイン領域とが非導通状態となること
に相当する。

【０００７】画素１００が有する光電変換素子１１１０
は、被写体から反射した光が照射されると、その電位が
変化する。より詳しくは、光電変換素子１１１０のｎチ
ャネル側端子の電位が変化する。この状態において、ゲ
ート信号線（Ｇｊ）が選択されると、ゲート信号線（Ｇ
ｊ）に接続されたスイッチング用トランジスタ１１２０
がオン状態になる。そうすると、光電変換素子１１１０
のｎチャネル側端子の電位が信号として読み出される。
そして、信号出力線（Ｓｊ）に出力された信号は、ソー
ス信号線駆動回路１０１に供給される。

【０００８】なお蓄積時間とは、画素に設けられた光電
変換素子が初期化されてから、該画素から信号を出力す
る時までの期間に相当する。また、光電変換素子の受光
部に光を照射し、信号を蓄積している時間のことでもあ
り、露光時間ともよばれる時間に相当する。

【０００９】またｎチャネル型トランジスタに入力され
る信号の振幅は、リセット信号線から入力される信号、
ゲート信号線から入力される信号ともにＶ_dd(Ｈｉ、Ｈ
レベル)−Ｖ_ss(Ｌｏ、Ｌレベル)とする。またｐチャネ
ル型トランジスタに入力される信号の振幅は、リセット
信号線から入力される信号、ゲート信号線から入力され
る信号ともにＶ_ss(Ｈｉ、Ｈレベル)−Ｖ_dd(Ｌｏ、Ｌレ
ベル)とする。初期状態として、ソース信号線(Ｓｉ)、
ゲート信号線(Ｇｊ)、リセット信号線（Ｒｊ）、電源基
準線１２１０の電位はともにＶ_ssであり、電源供給線
(ＶＢｉ)の電位はＶ_ddとする。

【００１０】次いで、図１１（Ａ）のｐチャネル型のリ
セット用トランジスタ１１４０の接続関係とその動作に
ついて簡単に説明する。リセット用トランジスタ１１４
０のソース領域は電源供給線（ＶＢｉ）に接続され、ド
レイン領域は光電変換素子１１１０のｎチャネル側端子
に接続されている。またリセット用トランジスタ１１４
０のゲート電極はリセット信号線（Ｒｊ）に接続されて
いる。

【００１１】さらに図１１（Ａ）の画素１００では、光
電変換素子１１１０のｐチャネル側端子が電源線１２１
０に接続され、ｎチャネル側端子がリセット用トランジ
スタ１１４０のソース領域に接続されている。

【００１２】そして、ｊ行目のリセット信号線（Ｒｊ）
が選択されると、ｐチャネル型のリセット用トランジス
タ１１４０のゲート電極には、Ｖ_ss(Ｈｉ)の信号が入力
される。そうすると、ゲート・ソース間電圧Ｖ_gsはゼロ
以下となり、リセット用トランジスタ１１４０はオン状
態になる。このとき、電源供給線（ＶＢｉ）に接続され
ているリセット用トランジスタ１１４０のソース領域の
電位はＶ_ddである。そうすると、光電変換素子１１１０
の両端子間の電位Ｖ_pdは、電源供給線（ＶＢｉ）の電位
Ｖ_ddと同電位（Ｖ_pd＝Ｖ_dd）となる。

【００１３】次いで、光電変換素子１１１０に照射され
る光の強度と光電変換素子１１１０の電位の関係につい
て、図１１（Ｂ）を用いて説明する。図１１（Ｂ）にお
いて、実線は暗い光が照射されたときの光電変換素子１
１１０の電位Ｖ_pd、点線は明るい光が照射されたときの
光電変換素子１１１０の電位Ｖ_pd、破線はリセット信号
線Ｒｊの電位を示している。

【００１４】光電変換素子１１１０は、蓄積時間におい
て、照射された光によって生成される電荷を蓄積する。
よって、蓄積時間が異なると、たとえ同じ光強度の光が
照射されたとしても、光によって生成される電荷の総量
が異なるため、信号値も異なる。図１１（Ｂ）に示すよ
うに、明るい光が光電変換素子１１１０に照射されたと
きは、短い蓄積時間で飽和状態に達する。一方、暗い光
が光電変換素子１１１０に照射されたときは、蓄積時間
は長いけれども、いずれは飽和状態に達する。つまり、
光電変換素子１１１０から読み出される信号は、照射さ
れる光の強さと蓄積時間の積によって決定する。なお飽
和とは、非常に明るい光が照射されたときに、光電変換
素子１１１０のｎチャネル側端子の電位が低くなり、そ
の電位が電源基準線１２１０の電位にまで達して変化し
なくなった状態に相当する。

【００１５】図１１に示す画素１００は、リセット用ト
ランジスタ１１４０がｐチャネル型であり、光電変換素
子１１１０の両電極間の電位差Ｖ_pdは、電源供給線（Ｖ
Ｂｉ）から供給されている電位Ｖ_ddと同じ値になってお
り、充分な信号振幅を得ることが可能となっている。言
い換えると、光電変換素子１１１０のｎチャネル側端子
の電位は、振幅減衰を生じることなく、Ｖ_ddまで充分に
電位を上げることが出来ている。

【００１６】次いで、画素１００が有するトランジスタ
を全てｎチャネル型で構成した場合について図１２
（Ａ）を用いて説明する。なおｎチャネル型のリセット
用トランジスタ１１４０のしきい値電圧はＶ_thNと表記
する。図１２（Ａ）のｎチャネル型のリセット用トラン
ジスタ１１４０の動作について簡単に説明する。ｊ行目
のリセット信号線（Ｒｊ）が選択されると、ｎチャネル
型のリセット用トランジスタ１１４０のゲート電極に
は、Ｖ_dd(Ｈｉ)の信号が入力される。また電源供給線
（ＶＢｉ）に接続されているリセット用トランジスタ１
１４０のドレイン領域の電位はＶ_ddとなる。

【００１７】リセット用トランジスタ１１４０は、ゲー
ト・ソース間電圧（Ｖｇｓ）の絶対値がしきい値電圧
（ＶｔｈＮ）の絶対値を超えた場合にはオン状態とな
り、のゲート・ソース間電圧（Ｖｇｓ）の絶対値がしき
い値電圧（ＶｔｈＮ）の絶対値よりも下回った場合には
オフ状態となる。

【００１８】つまり、リセット用トランジスタ１１４０
のゲート・ソース間電圧Ｖ_gsがＶ_{th N}よりも大きいと、
リセット用トランジスタ１１４０はオン状態となる。反
対に、Ｖ_gsがＶ_thNよりも小さくなると、リセット用ト
ランジスタ１１４０はオフ状態となってしまい、電源供
給線（ＶＢｉ）から供給される電圧は、光電変換素子１
１１０のｎチャネル側端子にまで達しない。すなわち、
光電変換素子１１１０の両電極間の電位差Ｖ_pdは、電源
供給線（ＶＢｉ）の電位Ｖ_ddからリセット用トランジス
タ１１４０のしきい値電圧Ｖ_thNを引いた値（Ｖ_dd−Ｖ
_thN）以上にはならない。

【００１９】次いで、光電変換素子１１１０に照射され
る光の強度と、光電変換素子１１１０の電位の関係につ
いて、図１２（Ｂ）を用いて説明する。上述したよう
に、光電変換素子１１１０の両端子間の電位差Ｖ_pdは、
電源供給線（ＶＢｉ）の電位Ｖ _ddから、しきい値電圧Ｖ
_thNを引いた値（Ｖ_dd−Ｖ_thN）以上にはならない。その
ため、しきい値電圧Ｖ_thNが大きくなるほど、振幅減衰
が大きくなるため、光電変換素子１１１０の両端子間の
電位差Ｖ_pdは充分な信号振幅が得られない。つまり、し
きい値電圧Ｖ_thNが大きくなるほど、光電変換素子１１
１０のｎチャネル側端子の電位を充分に上げることが出
来ない。その結果、光電変換素子１１１０の電位の変化
は微弱になってしまい、画素１００から出力される信号
にあまり違いがなくなってしまう。そうすると、被写体
の情報を明確に読み取ることが難しくなってしまう。

【００２０】次いで、画素１００が有するトランジスタ
を全てｐチャネル型で構成した場合について、図１４
（Ａ）を用いて説明する。なおｐチャネル型のリセット
用トランジスタ１１４０のしきい値電圧はＶ_thPと表記
する。図１４（Ａ）の画素１００では、光電変換素子１
１１０のｎチャネル側端子が電源線１２１０に接続さ
れ、ｐチャネル側端子がリセット用トランジスタ１１４
０のソース領域に接続されている。

【００２１】図１４（Ａ）において、リセット用トラン
ジスタ１１４０にＶ_ss(Ｈｉ)の信号が入力されると、該
リセット用トランジスタはオン状態になる。このとき、
リセット用トランジスタ１１４０のドレイン領域の電位
はＶ_ssであり、ソース領域の電位は電源供給線（ＶＢ
ｉ）の電位Ｖ_ssとそのしきい値電圧を足した値（Ｖ_ss＋
|Ｖ_thP|）となる。そうすると、光電変換素子１１１０
の両端子間の電位Ｖ_pdは、電源供給線（ＶＢｉ）の電位
Ｖ_ddから電源供給線（ＶＢｉ）の電位Ｖ_ssとそのしきい
値電圧を足した値（Ｖ_ss＋|Ｖ_thP|）以上にはならな
い。つまり、光電変換素子１１１０の電位は、Ｖ_dd−
（Ｖ_ss＋|Ｖ_thP|）以上にはならない。

【００２２】以上をまとめると、図１１（Ａ）、図１２
（Ａ）及び図１４（Ａ）に示した画素は、スイッチング
用トランジスタ１１２０、増幅用トランジスタ１１３０
及びリセット用トランジスタ１１４０の３つのトランジ
スタと光電変換素子１１１０を有し、３つの画素は同じ
構成となっている。しかしながら、図１１（Ａ）及び図
１４（Ａ）ではリセット用トランジスタ１１４０はｐチ
ャネル型、図１２（Ａ）ではｎチャネル型となってお
り、その導電型は異なっている。

【００２３】そして上述したように、図１１（Ａ）に示
す画素は、リセット用トランジスタ１１４０がｐチャネ
ル型であり、光電変換素子１１１０の両電極間の電位差
Ｖ_pdは電源電位V_ddまで充分に上げることができる。一
方、図１２（Ａ）に示す画素は、リセット用トランジス
タ１１４０はｎチャネル型であり、光電変換素子１１１
０の両端子間の電位Ｖ_pdは、振幅減衰が生じて、電源電
位V_ddからしきい値電圧Ｖ_thNを引いた値以上（Ｖ_dd−Ｖ
_thN）にはならない。また図１４（Ａ）に示す画素は、
リセット用トランジスタ１１４０はｐチャネル型であ
り、光電変換素子の両端子間の電位は、振幅減衰が生じ
て、Ｖ_dd−（Ｖ_ss＋|Ｖ_thP|）以上にはならない。

【００２４】

【発明が解決しようとする課題】ところで、絶縁表面上
又は半導体基板上にトランジスタなどの半導体素子が作
製される半導体装置においては、その作製工程の複雑な
点が、歩留まり低下とコスト上昇を招いている。従っ
て、可能な限り工程を簡略化することが、歩留まり上昇
とコスト低減への主たる課題である。そこで、本発明者
は、画素部および周辺の駆動回路(ソース信号線駆動回
路およびゲート信号線駆動回路等)を、単一極性（同じ
導電型）のトランジスタによって構成することを考案し
た。

【００２５】ところで、図１２（Ａ）に示す画素１００
は全てのトランジスタがｎチャネル型であり、単一極性
のトランジスタによって構成されている。同様に、図１
４（Ａ）に示す画素１００は全てのトランジスタがｐチ
ャネル型であり、単一極性のトランジスタによって構成
されている。しかしながら、両画素は振幅減衰が生じて
おり、充分な信号振幅を得ることが出来ていない。

【００２６】また図１１（Ａ）に示す画素１００は、光
電変換素子１１１０の両電極間の電位差Ｖ_pdを電源電位
V_ddにまで上げて、充分な信号振幅を得ることが可能と
なっている。しかしながら、画素１００は異なる導電型
のトランジスタにより構成されているため、その作製工
程は複雑になってしまう。

【００２７】以上のことから、従来の画素構成で、単一
極性のトランジスタで画素部と駆動回路部を構成しよう
とすると、工程削減が実現する反面、充分な信号振幅が
得ることが出来ない。

【００２８】本発明は前述の課題を鑑みてなされたもの
であり、単一極性（同じ導電型）のトランジスタによっ
て画素を構成することによって工程を削減して、歩留ま
り上昇とコスト低減を実現した半導体装置を提供するこ
とを課題とする。また本発明は、光電変換素子が充分な
信号振幅を得ることができる半導体装置を提供すること
を課題とする。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、容量結合により与えられた電圧以上の電
位を生成する電気回路（ブートストラップ回路）を各画
素に設けた半導体装置を提供する。そして本発明は、前
記電気回路を用いることで、光電変換素子の両端子間の
電位を電源電位と同じ値に設定して、充分な信号振幅を
得ることが可能な半導体装置を提供する。さらに本発明
は、単一極性のトランジスタによって画素を構成するこ
とで、工程を削減し、歩留まり上昇とコスト低減を実現
した半導体装置を提供する。

【００３０】本発明の半導体装置に設けられる画素につ
いて図１４（Ｂ）を用いて簡単に説明する。図１４
（Ｂ）において、画素１００は、スイッチング用素子、
増幅用素子、リセット用素子及びブートストラップ回路
を有する。前記素子にはトランジスタ等の半導体素子が
用いられる。また前記ブートストラップ回路は、半導体
素子や容量素子などにより構成され、容量結合により与
えられた電圧以上の電位を生成する機能を有する。そし
て本発明では、リセット用素子のしきい値電圧分だけ、
光電変換素子の両端子間の電位に振幅減衰が生じていた
ところを、ブートストラップ回路を用いて、該光電変換
素子の両端子間の電位が充分な信号振幅を得ることがで
きるようにする。

【００３１】図１４（Ｂ）に示した画素の詳しい構成に
ついて、図１（Ａ）に示す。図１（Ａ）に示す画素１０
０は、光電変換素子１１１と、スイッチング用トランジ
スタ１１２、増幅用トランジスタ１１３、リセット用ト
ランジスタ１１４、ブート用トランジスタ１１５、コン
デンサ１１６、放電用トランジスタ１１７を有する。な
お図１（Ａ）において、画素１００に設けられているト
ランジスタは全てｎチャネル型とする。

【００３２】そして図１（Ａ）に示すように、ブート用
トランジスタ１１５のゲート電極は電源供給線（ＶＢ
ｉ）に接続されており、ブート用トランジスタ１１５の
ソース領域とドレイン領域は、一方はリセット信号線
（Ｒｊ）に接続され、もう一方はリセット用トランジス
タ１１４のゲート電極に接続されている。またリセット
用トランジスタのソース領域とドレイン領域の一方は電
源供給線（ＶＢｉ）に接続されている。

【００３３】そしてコンデンサ１１６の一方の端子は、
ブート用トランジスタ１１５のソース領域とドレイン領
域の一方と、リセット用トランジスタ１１４のゲート電
極に接続され、もう一方の端子はリセット用トランジス
タのソース領域とドレイン領域の他方に接続されてい
る。

【００３４】なお図１２に示す画素１００は、リセット
用トランジスタ１１４を通過することによって、電源供
給線（ＶＢｉ）から光電変換素子１１１に与えられる電
位は（Ｖｄｄ-ＶｔｈＮ）以上にはならなかった。しか
し図１に示す画素１００は、ブートストラップ回路を応
用したブート用トランジスタ１１５とコンデンサ１１６
とを設けている。なおブートストラップ法とは、簡単に
説明すると、容量結合を用いて与えられた電圧以上の電
位を作る手法である。つまり本発明の画素１００は、ブ
ートストラップ法を応用した画素構成を有し、そのため
に容量結合を用いて光電変換素子１１１に与えられる電
位を正常な振幅に戻すことが出来る。言い換えると、本
発明の画素１００は、リセット用トランジスタ１１４を
通過して、光電変換素子に１１１に与えられる電位を電
源供給線（ＶＢｉ）と同じ電位（Ｖｄｄ）とすることが
出来る。

【００３５】上記構成を有する本発明は、単一極性（同
じ導電型）のトランジスタによって画素を構成すること
によって工程を削減して、歩留まり上昇とコスト低減を
実現した半導体装置を提供することが出来る。また本発
明は、光電変換素子が充分な信号振幅を得ることができ
る半導体装置を提供することが出来る。これにより、光
電変換素子による被写体の読み取り精度の向上を実現す
ることが出来る。

【００３６】

【発明の実施の形態】（実施の形態）本発明の実施の形
態について図１〜図４を用いて説明する。

【００３７】図４に半導体装置の概略図を示す。図４に
示す半導体装置は、画素部１０４、画素部１０４の周辺
に配置されたソース信号線駆動回路１０１、ゲート信号
線駆動回路１０２を有している。なお、本実施の形態で
は、ソース信号線駆動回路１０１と、ゲート信号線駆動
回路１０２とを１つずつ有しているが、本発明はこれに
限定されない。画素１００の構成に応じて、ゲート信号
線駆動回路１０２、リセット信号線駆動回路１０３など
の駆動回路の個数は任意に設定することができる。また
図４に示すソース信号線駆動回路１０１は、バイアス用
回路１０１ａ、サンプルホールド回路１０１ｂ、信号出
力線駆動回路１０１ｃ及び最終出力増幅用回路１０１ｄ
を有しているが、本発明はこれに限定されない。ソース
信号線駆動回路１０１には、上記以外にアナログ・デジ
タル信号変換回路や雑音低減回路などを設けてもよい。

【００３８】画素部１０４は、マトリクス状に配置され
た複数の画素１００を有している。より詳しくは、画素
部１０４は、ｘ列（縦）×ｙ行（横）個（ｘ、ｙは自然
数）の画素１００を有している。

【００３９】画素部１０４において、ｉ列ｊ行目に設け
られた画素１００の構成について図１（Ａ）を用いて説
明する。画素１００は、信号出力線（Ｓ₁〜Ｓ_x）のいず
れか１つと、電源供給線（ＶＢ₁〜ＶＢ_x）のいずれか１
つと、ゲート信号線（Ｇ₁〜Ｇ_y）のいずれか１つと、リ
セット信号線（Ｒ₁〜Ｒ_y）のいずれか１つと、放電信号
線（Ｈ₁〜Ｈ_y）のいずれか１つに囲まれた領域に配置さ
れている。また、画素１００は、スイッチング用トラン
ジスタ１１２と、増幅用トランジスタ１１３と、リセッ
ト用トランジスタ１１４と、ブート用トランジスタ１１
５と、コンデンサ１１６と、放電用トランジスタ１１７
と、光電変換素子１１１とを有している。ブート用トラ
ンジスタ１１５、コンデンサ１１６及び放電用トランジ
スタ１１７がブートストラップ回路に相当する。

【００４０】光電変換素子１１１は、ｎチャネル側端
子、ｐチャネル側端子、及びｎチャネル側端子とｐチャ
ネル側端子の間に設けられた光電変換層を有している。
ｐチャネル側端子とｎチャネル側端子は、一方は電源基
準線１２１に接続されており、もう一方は増幅用トラン
ジスタ１１３のゲート電極に接続されている。

【００４１】スイッチング用トランジスタ１１２のゲー
ト電極はゲート信号線（Ｇ_j）に接続されている。スイ
ッチング用トランジスタ１１２のソース領域及びドレイ
ン領域は、一方は増幅用トランジスタ１１３のソース領
域に接続されており、もう一方は信号出力線（Ｓ_i）に
接続されている。スイッチング用トランジスタ１１２
は、光電変換素子１１１の信号をソース信号線駆動回路
１０１に出力するときのスイッチング素子として機能す
るトランジスタである。

【００４２】増幅用トランジスタ１１３のドレイン領域
は電源供給線（ＶＢ_i）に接続されている。増幅用トラ
ンジスタ１１３のソース領域はスイッチング用トランジ
スタ１１２のソース領域又はドレイン領域に接続されて
いる。増幅用トランジスタ１１３は、画素部１０４の周
辺の回路に設けられたバイアス用トランジスタ（図示せ
ず）とソースフォロワ回路を形成する。そのため、増幅
用トランジスタ１１３とバイアス用トランジスタの極性
は同じであることが好ましい。

【００４３】リセット用トランジスタ１１４のゲート電
極は、ブート用トランジスタ１１５を介してリセット信
号線（Ｒ_j）に接続されている。リセット用トランジス
タ１１４のソース領域とドレイン領域は、一方は電源供
給線（ＶＢ_i）に接続されており、もう一方は光電変換
素子１１１及び増幅用トランジスタ１１３のゲート電極
に接続されている。リセット用トランジスタ１１４は、
光電変換素子１１１を初期化（リセット）するためのス
イッチング素子として機能するトランジスタである。

【００４４】ブート用トランジスタ１１５のゲート電極
は電源供給線（ＶＢ_i）に接続されている。ブート用ト
ランジスタ１１５のソース領域とドレイン領域は、一方
はリセット信号線（Ｒ_j）に接続され、もう一方はリセ
ット用トランジスタ１１４のゲート電極とコンデンサ１
１６の一方の端子に接続されている。

【００４５】放電用トランジスタ１１７のゲート電極
は、放電信号線（Ｈ_j）に接続されている。放電用トラ
ンジスタ１１７のソース領域とドレイン領域は、一方は
光電変換素子１１１の一方の端子に接続され、もう一方
は電源基準線１１８に接続されている。

【００４６】次いで、図１（Ａ）に示した画素１００の
動作について図１（Ｂ）、図２及び図３を用いて説明す
る。画素１００の動作の説明は、初期化動作とリセット
動作に大別して説明する。初期化動作とは、光電変換素
子１１１のｎチャネル側端子の電位を充分に下げる動作
に相当する。より具体的には、光電変換素子１１１のｎ
チャネル側端子の電位を電源基準線の電位Ｖ_ssにまで下
げて、該光電変換素子１１１の両電極間の電位差をゼロ
にする動作に相当する。またリセット動作とは、光電変
換素子１１１のｎチャネル側端子の電位を充分に上げる
動作に相当する。より具体的には、光電変換素子１１１
のｎチャネル側端子の電位を電源供給線の電位Ｖ_ddにま
で上げて、該光電変換素子１１１の両電極間の電位差を
Ｖ_ddと同じにする動作に相当する。なお図１（Ｂ）は初
期化動作を行ったときの画素１００を示し、図２（Ａ）
（Ｂ）はリセット動作を行ったときの画素１００を示し
ている。また図３は、光電変換素子１１１の電位及びリ
セット用トランジスタ１１４のゲート電極の電位、並び
に時間の関係を示している。なお図１（Ｂ）から図２
（Ｂ）までは時系列になっており、さらに図３の横軸は
時間を示しているので、図２と図３をそれぞれ対応させ
るとよい。そしてここでは、画素１００を構成するトラ
ンジスタは全てｎチャネル型であるとし、そのしきい値
電圧はＶ_thNと表記する。

【００４７】まず、図１（Ｂ）を用いて画素１００の初
期化動作について説明する。図１（Ｂ）において、ｊ行
目の放電用信号線（Ｈｊ）が選択されると、放電用信号
線（Ｈｊ）に接続された放電用トランジスタ１１５には
信号（Ｖ_dd（Ｈｉ））が入力されてオン状態になる。そ
うすると、光電変換素子１１１のｎチャネル側端子の電
位は、電源基準線１１８の電位Ｖ_ssまで充分に下げられ
て、該光電変換素子１１１の両電極間の電位差をゼロに
することが出来る。なお図３に示すように、電源線１２
１の電位はＶ_ssに設定されている。

【００４８】次いで、図２（Ａ）（Ｂ）を用いて画素１
００のリセット動作について説明する。ここで、電源供
給線（ＶＢｉ）に接続されているブート用トランジスタ
１１５のゲート電極の電位はＶ_ddでありオン状態となっ
ている。このとき、ブート用トランジスタ１１５のリセ
ット信号線（Ｒｊ）に接続されている領域がドレイン領
域であり、もう一方の領域がソース領域となる。

【００４９】なおブート用トランジスタ１１５は、その
ゲート・ソース間電圧Ｖ_gsがしきい値電圧Ｖ_thNよりも
大きいとオン状態となり、Ｖ_gsがＶ_thNよりも小さくな
るとブート用トランジスタ１１４はオフ状態となる。つ
まり、ブート用トランジスタ１１５のソース領域とリセ
ット用トランジスタ１１４のゲート電極の電位差は、電
源供給線（ＶＢｉ）の電位Ｖ_ddからしきい値電圧Ｖ_thN
を引いた値（Ｖ_dd−Ｖ_thN）以上にはならない。

【００５０】このような状態において、ｊ行目のリセッ
ト信号線（Ｒｊ）が選択されると、リセット用トランジ
スタ１１４のゲート電極に信号が入力されて、リセット
用トランジスタ１１４はオン状態になる。なお、リセッ
ト用トランジスタ１１４に入力される信号は、Ｖ_dd（Ｈ
ｉ）の信号であるはずだが、ブート用トランジスタ１１
５のソース領域の電位は（Ｖ_dd-Ｖ_thN）以上の値にはな
らない。そのため、実際にはリセット用トランジスタ１
１４のゲート電極には、Ｖ_dd（Ｈｉ）の電位の信号では
なく、（Ｖ_dd-Ｖ_thN）以下の電位の信号が入力される。

【００５１】ここで、図３を参照してリセット用トラン
ジスタ１１４のゲート電極の電位と時間との関係につい
て説明する。図３から分かるように、リセット用トラン
ジスタ１１４に信号（Ｖ_dd（Ｈｉ））が入力されると、
リセット用トランジスタ１１４のゲート電極の電位は少
しずつ上昇していく。またそれに伴って、光電変換素子
１１１のｎチャネル側端子の電位も少しずつ上昇してい
く。そして、リセット用トランジスタ１１４のゲート電
極の電位が（Ｖ_dd-Ｖ_thN）の値にまで上昇すると、ブー
ト用トランジスタ１１５のＶ_gsはしきい値電圧Ｖ_thNと
同じ値になってオフ状態になる。同時に、ブート用トラ
ンジスタ１１５のソース領域の電位は（Ｖ_dd-Ｖ_thN）と
なって、リセット用トランジスタ１１４のゲート電極は
一旦浮遊状態となる。

【００５２】この状態において、リセット用トランジス
タ１１４のゲート電極の電位と、ブート用トランジスタ
１１５のソース領域の電位は、ブートストラップ法によ
る容量結合により引き上げられる。図３に示すように、
ブート用トランジスタ１１５がオフ状態になってから
も、光電変化素子１１１の電位は上昇し続けている。こ
れは、リセット用トランジスタ１１４のゲート電極の電
位が、容量結合の振幅補償をうけて少しずつ上昇してい
るからである。

【００５３】そして、リセット用トランジスタ１１４の
ゲート電極の電位が上昇するのに伴い、光電変換素子１
１１のｎチャネル側端子の電位も少しずつ上昇して、光
電変換素子１１１の両端子間の最大信号振幅はＶ_ddとな
る。

【００５４】次いで、リセット用トランジスタ１１４が
オフ状態になって、蓄積期間が開始されると、光電変換
素子１１１に照射される光の強度に伴って、光電変換素
子１１１のｎチャネル側端子の電位が少しずつ下がって
いく。そしてある一定の期間が経過して、蓄積期間が終
了すると、ｊ列目のゲート信号線（Ｇｊ）が選択され
る。ゲート信号線（Ｇｊ）が選択されると、スイッチン
グ用トランジスタ１１２がオン状態となる。そうする
と、増幅用トランジスタ１１３とスイッチング用トラン
ジスタ１１２を介して、画素１００の信号が信号出力線
（Ｓｉ）に出力される。そして、画素１００の信号が信
号出力線（Ｓｉ）に出力されると、１フレーム期間が終
了する。そうすると、次のフレーム期間が開始されて、
上述の動作を繰り返す。

【００５５】上記構成を有する本発明は、単一極性（同
じ導電型）のトランジスタによって画素を構成すること
によって工程を削減して、歩留まり上昇とコスト低減を
実現した半導体装置を提供することが出来る。また本発
明は、光電変換素子が充分な信号振幅を得ることができ
る半導体装置を提供することが出来る。

【００５６】

【実施例】（実施例１）本実施例では、発光素子と光電
変換素子が１画素に設けられた半導体装置に本発明を適
用した場合について図７、８を用いて説明する。

【００５７】本発明の半導体装置の概略図を図７に示
す。図７の半導体装置は、画素部１３０、画素部１３０
の周辺に配置された複数の駆動回路を有する。画素部１
３０は発光素子部とセンサ部に大別され、前記複数の駆
動回路は、発光素子部を制御するソース信号線駆動回路
１３１、ゲート信号線駆動回路１３２及びリセット信号
線駆動回路１３３、センサ部を制御するセンサ用ソース
信号線駆動回路１３４、センサ用ゲート信号線駆動回路
１３５、センサ用リセット信号線駆動回路１３６及びセ
ンサ用放電信号線駆動回路１３７を有する。

【００５８】なお本発明は上記構成に限定されず、出力
切り替え回路などを設けて、ゲート信号線駆動回路１３
２とセンサ用ゲート信号線駆動回路１３５を共用した
り、リセット信号線駆動回路１３３とセンサ用リセット
信号線駆動回路１３６を共用したりしてもよい。

【００５９】画素部１０４は、マトリクス状に配置され
た複数の画素１００を有している。より詳しくは、画素
部１０４は、ｘ列（縦）×ｙ行（横）個の画素１００を
有している。

【００６０】図８には、画素部１０４において、ｉ列ｊ
行目に設けられた画素１００の構成について説明する。
なお画素１００は発光素子部とセンサ部に大別される。
発光素子部は、ソース信号線（Ｓ１〜Ｓｘ）のいずれか
１つと、電源基準線（Ｖ１〜Ｖｘ）のいずれか１つと、
ゲート信号線（ＥＧ１〜ＥＧｙ）のいずれか１つと、リ
セット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つに囲ま
れた領域に配置されている。また発光素子部は、選択用
トランジスタ１２６、リセット用トランジスタ１２７、
コンデンサ１２８、駆動用トランジスタ１２９、発光素
子１２５とを有している。発光素子１２５の一方の端子
は、電源線１５３（Ｖ_dd）に接続されている。

【００６１】センサ部は、信号出力線（ＳＳ１〜ＳＳ
ｘ）のいずれか１つと、電源基準線（ＶＢ1〜ＶＢｘ）
のいずれか１つと、ゲート信号線（ＳＧ１〜ＳＧｙ）の
いずれか１つと、リセット信号線（ＳＲ１〜ＳＲｙ）の
いずれか１つと、放電信号線（Ｈ１〜Ｈｙ）のいずれか
１つ囲まれた領域に配置されている。またセンサ部は、
スイッチング用トランジスタ１４２と、増幅用トランジ
スタ１４３と、リセット用トランジスタ１４４と、ブー
ト用トランジスタ１４５と、コンデンサ１４６と、放電
用トランジスタ１４７と、光電変換素子１４１とを有し
ている。光電変換素子の一方の端子は、電源線１５１
（Ｖ_dd）に接続されており、放電用トランジスタ１４７
のソース領域及びドレイン領域のどちらか一方は電源線
１４８（Ｖ_dd）に接続されている。

【００６２】本実施例では、図８に示す画素１００を構
成するトランジスタは全てｐチャネル型とする。そし
て、該トランジスタに入力される信号の振幅は、Ｖ
_ss（Ｈｉ）-Ｖ_dd（Lo）とする。さらに初期状態とし
て、ソース信号線（Ｓ）、ゲート信号線（ＥＧ）、リセ
ット信号線（ＥＲ）、電源基準線（Ｖ）の電位はＶ_ssと
する。また、信号出力線（ＳＳ）、ゲート信号線
（Ｇ）、センサ用リセット信号線（Ｒ）、電源供給線
（ＶＢ）の電位はＶ_ssとする。電源線１５３、電源線１
５１、及び電源線１４８の電位はＶ_ddとする。

【００６３】続いて発光素子部に設けられた発光素子１
２５と、発光素子１２５を制御する複数のトランジスタ
とコンデンサの接続構成について説明する。

【００６４】発光素子１２５は陽極及び陰極と、前記陽
極及び前記陰極との間に設けられた有機化合物層とから
なる。陽極が駆動用トランジスタ１２９のソース領域ま
たはドレイン領域と接続している場合、陽極が画素電極
となり、陰極が対向電極となる。逆に陰極が駆動用トラ
ンジスタ１２９のソース領域またはドレイン領域と接続
している場合、陰極が画素電極となり、陽極が対向電極
となる。本実施例において、駆動用トランジスタ１２９
はｐチャネル型であるので、発光素子１２５の陽極が駆
動用トランジスタのソース領域又はドレイン領域に接続
され、発光素子１２５の陰極が電源線１３３（Ｖ_dd）に
接続される。

【００６５】なお、発光素子は一対の電極（陽極と陰
極）間に有機化合物層が挟まれた構造とする。有機化合
物層は、公知の発光材料を用いて作製することが出来
る。また、有機化合物層には、単層構造と積層構造の二
つの構造があるが、本発明はどちらの構造を用いてもよ
い。なお、有機化合物層におけるルミネッセンスには、
一重項励起状態から基底状態に戻る際の発光（蛍光）
と、三重項励起状態から基底状態に戻る際の発光（リン
光）とがあるが、本発明はどちらの発光を用いた発光装
置にも適用することが出来る。

【００６６】選択用トランジスタ１２６のゲート電極は
ゲート信号線（ＥＧｊ）に接続されている。選択用トラ
ンジスタ１２６のソース領域とドレイン領域は、一方が
ソース信号線（Ｓｉ）に接続され、もう一方が駆動用ト
ランジスタ１２６のゲート電極に接続されている。選択
用トランジスタ１２６は、発光素子部に信号を書き込む
ときのスイッチング素子として機能するトランジスタで
ある。

【００６７】駆動用トランジスタ１２９のソース領域と
ドレイン領域は、一方が電源基準線（Ｖｉ）に接続さ
れ、もう一方が発光素子１２５に接続されている。コン
デンサ１２８は駆動用トランジスタ１２９のゲート電極
と電源基準線（Ｖｉ）に接続して設けられている。駆動
用トランジスタ１２９は、発光素子１２５に供給する電
流を制御するための素子（電流制御素子）として機能す
るトランジスタである。

【００６８】発光用リセット用トランジスタ１２７のソ
ース領域とドレイン領域は、一方は電源基準線（Ｖｉ）
に接続され、もう一方は駆動用トランジスタ１２９のゲ
ート電極に接続されている。リセット用トランジスタ１
２７のゲート電極は、リセット信号線（ＥＲｊ）に接続
されている。リセット用トランジスタ１２７は、画素１
００における発光素子部に書き込まれた信号を消去（リ
セット）するための素子として機能するトランジスタで
ある。

【００６９】次いで、光電変換素子１４１と、該光電変
換素子１４１を制御する複数のトランジスタとコンデン
サの接続構成について説明する。

【００７０】光電変換素子１４１は、ｎチャネル側端子
及びｐチャネル側端子と、前記ｎチャネル側端子と前記
ｐチャネル側端子との間に設けられた光電変換層を有し
ている。ｐチャネル側端子とｎチャネル側端子は、一方
は電源線１５１（Ｖｄｄ）に接続され、もう一方は増幅
用トランジスタ１４３のゲート電極に接続されている。

【００７１】スイッチング用トランジスタ１４２のゲー
ト電極はゲート信号線（Ｇｊ）に接続されている。スイ
ッチング用トランジスタ１４２のソース領域及びドレイ
ン領域は、一方は増幅用トランジスタ１４３のソース領
域に接続され、もう一方は信号出力線（ＳＳｉ）に接続
されている。スイッチング用トランジスタ１４２は、光
電変換素子１４１の信号を出力するときのスイッチング
素子として機能するトランジスタである。

【００７２】増幅用トランジスタ１４３のドレイン領域
は電源基準線（ＶＢｉ）に接続されている。そして増幅
用トランジスタ１４３のソース領域はスイッチング用ト
ランジスタ１４２のソース領域又はドレイン領域に接続
されている。増幅用トランジスタ１４３は、センサ用ソ
ース信号線駆動回路１３４に設けられたバイアス用トラ
ンジスタ（図示せず）とソースフォロワ回路を形成す
る。そのため、増幅用トランジスタ１４３とバイアス用
トランジスタの極性は同じであることが好ましい。

【００７３】リセット用トランジスタ１４４のゲート電
極は、ブート用トランジスタ１４５を介してセンサ用リ
セット信号線（Ｒｊ）に接続されている。リセット用ト
ランジスタ１４４のソース領域とドレイン領域は、一方
は電源基準線（ＶＢｉ）に接続されており、もう一方は
光電変換素子１４１及び増幅用トランジスタ１４３のゲ
ート電極に接続されている。リセット用トランジスタ１
４４は、光電変換素子１４１を初期化（リセット）する
ための素子（スイッチング素子）として機能するトラン
ジスタである。

【００７４】ブート用トランジスタ１４５のゲート電極
は電源基準線（ＶＢｉ）に接続されている。ブート用ト
ランジスタ１４５のソース領域とドレイン領域は、一方
はリセット信号線（Ｒｊ）に接続され、もう一方はリセ
ット用トランジスタ１４４のゲート電極に接続されてい
る。

【００７５】放電用トランジスタ１４７のゲート電極
は、放電信号線（Ｈｊ）に接続されている。放電用トラ
ンジスタ１４７のソース領域とドレイン領域は、一方は
光電変換素子１４１の一方の端子および増幅用トランジ
スタのゲート電極に接続され、もう一方は電源線１５１
（Ｖｄｄ）に接続されている。

【００７６】そして、ブート用トランジスタ１４５、容
量素子１４６及び放電用トランジスタ１４７がブートス
トラップ回路に相当する。

【００７７】図７、８に示す本実施例における半導体装
置は、発光素子部とセンサ部の両者を用いて被写体の読
み取りを行う読み取り機能と、発光素子部のみを用いて
画像の表示を行う表示機能の２つの機能を有する。前記
２つの機能について簡単に説明すると、前者の読み取り
機能は、発光素子１２５から発せられる光を被写体に照
射して、該被写体において反射した光をセンサ部に設け
られた光電変換素子１４１において光電変換する。この
ようにして、被写体の情報を読み取って、該情報は画像
信号として半導体装置に設けられたメモリなどの記憶媒
体に保存される。また後者の表示機能は、光電変換素子
１４１により読み取られた被写体の画像信号を用いて画
像を表示する。

【００７８】図８に示す画素１００のセンサ部が有する
素子の構成やその接続関係は、上述の実施の形態におい
て説明した図１に示す画素１００と同じである。但し、
図１に示す画素１００は全てのトランジスタがｎチャネ
ル型で構成され、図８に示す画素１００は全てのトラン
ジスタがｐチャネル型で構成される。そのため、両画素
では、電源供給線や電源線の電位が異なっている。また
図８に示す画素１００の動作は、上述の実施の形態に準
ずるので、本実施例では詳しい動作の説明は省略する。

【００７９】上記構成を有する本発明は、単一極性（同
じ導電型）のトランジスタによって画素を構成すること
によって工程を削減して、歩留まり上昇とコスト低減を
実現した半導体装置を提供することが出来る。また本発
明は、光電変換素子が充分な信号振幅を得ることができ
る半導体装置を提供することが出来る。

【００８０】（実施例２）本実施例は、同一絶縁表面上
に光電変換素子とトランジスタが設けられた画素部、並
びに前記画素部の周辺の駆動回路を単一極性トランジス
タにより作製する方法について、図５、６を用いて説明
する。

【００８１】まず、図５(Ａ)に示すように、コーニング
社の＃７０５９ガラスや＃１７３７ガラス等に代表され
るバリウムホウケイ酸ガラス、またはアルミノホウケイ
酸ガラス等からなる基板５００１上に酸化シリコン膜、
窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していな
いが、下地膜５００２は、例えば、プラズマＣＶＤ法で
ＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコ
ン膜を１０〜２００nm(好ましくは５０〜１００nm)の厚
さに形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化
窒化水素化シリコン膜を５０〜２００nm(好ましくは１
００〜１５０nm)の厚さに積層形成される。

【００８２】続いて、島状の半導体層５００３〜５００
５は、非晶質構造を有する半導体膜を、レーザー結晶化
法や公知の熱結晶化法を用いて作製した結晶質半導体膜
で形成する。この島状の半導体層５００３〜５００５の
厚さは２５〜８０nm(好ましくは３０〜６０nm)として形
成する。結晶質半導体層の材料には特に限定は無いが、
好ましくはシリコンまたはシリコンゲルマニウム(Ｓｉ
Ｇｅ)合金等で形成すると良い。

【００８３】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は、
エキシマレーザーを用いる場合にはパルス発振周波数を
３０Hzとし、レーザーエネルギー密度を１００〜４００
mJ/cm²(代表的には２００〜３００mJ/cm²)とするとよ
い。また、ＹＡＧレーザーを用いる場合にはその第２高
調波を用い、パルス発振周波数１〜１０kHzとし、レー
ザーエネルギー密度を３００〜６００mJ/cm ²(代表的に
は３５０〜５００mJ/cm²)とすると良い。そして幅１０
０〜１０００μm、例えば４００μmで線状に集光したレ
ーザー光を基板全面に渡って照射し、このときの線状レ
ーザーの重ねあわせ率(オーバーラップ率)を８０〜９８
％として行う。

【００８４】続いて、島状の半導体層５００３〜５００
５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁
膜５００６としては、プラズマＣＶＤ法またはスパッタ
法を用い、厚さを４０〜１５０nmとしてシリコンを含む
絶縁膜で形成する。本実施例では、１２０nmの厚さとし
て酸化窒化シリコン膜により形成する。勿論、ゲート絶
縁膜はこのような酸化窒化シリコン膜に限定されるもの
ではなく、他のシリコンを含む絶縁膜を単層または積層
構造として用いても良い。例えば、酸化シリコンを用い
る場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl
Orthosilicate)とＯ₂とを混合し、反応圧力４０Pa、基
板温度３００〜４００℃とし、高周波(１３．５６MHz)
電力密度０．５〜０．８W/cm²で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜
は、その後の４００〜５００℃の熱アニールにより、ゲ
ート絶縁膜として良好な特性を得ることが出来る。

【００８５】そして、ゲート絶縁膜５００６上にゲート
電極を形成するための第１の導電膜５００７と第２の導
電膜５００８とを積層形成する。本実施例では、第１の
導電層５００７をタンタル(Ｔａ)で５０〜１００nmの厚
さに形成し、第２の導電層５００９をタングステン(Ｗ)
で１００〜３００nmの厚さに形成する(図５(Ａ))。

【００８６】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極
として使用することが出来るが、β相のＴａ膜の抵抗率
は１８０μΩcm程度でありゲート電極には不向きであ
る。α相のＴａ膜を形成するために、Ｔａのα相に近い
結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０nm
程度の厚さでＴａの下地に形成しておくとα相のＴａ膜
を容易に得ることが出来る。

【００８７】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他にも６フッ化タン
グステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωcm以下にすることが望ましい。Ｗ膜は結晶粒を大きく
することで低抵抗率化を図ることが出来るが、Ｗ膜中に
酸素などの不純物元素が多い場合には結晶化が阻害され
て高抵抗化する。このことより、Ｗ膜はスパッタ法によ
る場合、純度９９．９９９９％のＷターゲットを用い、
さらに成膜時に気相中からの不純物の混入がないように
十分配慮して形成することにより、抵抗率９〜２０μΩ
cmを実現することが出来る。

【００８８】なお、本実施例においては、第１の導電膜
５００７をＴａ、第２の導電膜５００８をＷとしたが、
特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いても良い。本実施例以外の他の
組み合わせの一例としては、第１の導電膜をＴａＮ、第
２の導電膜をＷとする組み合わせ、第１の導電膜をＴａ
Ｎ、第２の導電膜をＡｌとする組み合わせ、第１の導電
膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等を
用いて形成することが望ましい。

【００８９】次に、レジストによるマスク５００９を形
成し、電極および配線を形成するための第１のエッチン
グ処理を行う。本実施例ではＩＣＰ(Inductively coupl
ed plasma：誘導結合型プラズマ)エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂とを混合し、１Paの圧
力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)
電力を投入してプラズマを生成して行う。基板側(試料
ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的
に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とを
混合した場合にはＷ膜およびＴａ膜とも同程度にエッチ
ングされる。

【００９０】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることと、基板側に印加
するバイアス電圧の効果とにより第１の導電膜および第
２の導電膜の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングを行うためには、１０〜２０％の
割合でエッチング時間を増加させると良い。Ｗ膜に対す
る酸化窒化シリコン膜の選択比は２〜４(代表的には３)
であるので、オーバーエッチング処理により、酸化窒化
シリコン膜が露出した面は２０〜５０nm程度エッチング
されることになる。こうして、第１のエッチング処理に
より第１の導電層５０１０ａ〜５０１３ａと第２の導電
層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層
５０１０〜５０１３を形成する。このとき、ゲート絶縁
膜５００６において第１の形状の導電層５０１０〜５０
１３で覆われない領域は、２０〜５０nm程度エッチング
されて薄くなった領域が形成される(図５(Ｂ))。

【００９１】そして、第１のドーピング処理を行い、Ｎ
型を付与する不純物元素を添加する(図５(Ｂ))。ドーピ
ング処理は、イオンドーピング法もしくはイオン注入法
で行えば良い。イオンドープ法にあたっての条件は、ド
ーズ量を１×１０¹³〜５×１０¹⁴atoms/cm²とし、加速
電圧を６０〜１００keVとする。Ｎ型を付与する不純物
元素としては、１５族に属する元素、典型的にはリン
(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用い
る。この場合、導電層５０１０〜５０１３がＮ型を付与
する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１４〜５０１６が形成される。第１
の不純物領域５０１４〜５０１６には、１×１０²⁰〜１
×１０²¹atoms/cm³の濃度範囲でＮ型を付与する不純物
元素を添加する。

【００９２】次に、第２のエッチング処理を行う(図５
(Ｃ))。第２のエッチング処理は、ＩＣＰエッチング法
を用いて、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを
混合して、１Paの圧力でコイル型の電極に５００[Ｗ]の
ＲＦ電力を供給し、プラズマを生成して行う。また基板
側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第
１のエッチング処理に比べ低い自己バイアス電圧を印加
する。このような条件により第２の導電層であるＷを異
方性エッチングし、かつ、第１の導電層であるＴａを異
方性エッチングして第２の形状の導電層５０１７〜５０
２０(第１の導電層５０１７ａ〜５０２０ａおよび第２
の導電層５０１７ｂ〜５０２０ｂ)を形成する。このと
き、ゲート絶縁膜５００６において第２の形状の導電層
５０１７〜５０２０で覆われない領域は、さらに２０〜
５０nm程度エッチングされて薄くなった領域が形成され
る。

【００９３】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆の蒸気圧が極端に高く、その他
のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅については同程度であ
る。従って、ＣＦ₄とＣｌ₂の混合ガスでは、Ｗ膜および
Ｔａ膜共にエッチングされる。しかし、この混合ガスに
適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦ
になり、ＦラジカルまたはＦイオンが多量に発生する。
その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速
度が増大する。一方、ＴａはＦが増大しても、相対的に
エッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ₂を添加することでＴａの
表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応
しないため、Ｔａ膜のエッチング速度は低下してしま
う。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作
ることが可能となる。

【００９４】そして、第２のドーピング処理を行う(図
５(Ｄ))。この場合、第１のドーピング処理よりもドー
ズ量を下げて高い加速電圧の条件としてＮ型を付与する
不純物元素ドーピングする。例えば、加速電圧を７０〜
１２０keVとし、１×１０¹³atoms/cm²のドーズ量で行
い、図５(Ｂ)で島状の半導体層に形成された第１の不純
物領域の内部に新たな不純物領域を形成する。ドーピン
グは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元
素に対するマスクとして用い、第１の導電層５０１７ａ
〜５０２０ａの下側の領域にも不純物元素が添加される
ようにしてドーピングする。こうして、第１の導電層と
重なる第２の不純物領域５０２１〜５０２３が形成され
る。

【００９５】続いて、第３のエッチング処理を行う(図
６(Ａ))。第３のエッチング処理は、エッチング用ガス
にＣｌ₂を用い、ＩＣＰエッチング装置を用いて行う。
本実施例では、Ｃｌ₂のガス流量比を６０sccmとし、１
Paの圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投
入してプラズマを生成してエッチングを７０秒行った。
基板側(試料ステージ)にもＲＦ電力を投入し、実質的に
負の自己バイアス電圧を印加した。この処理により、第
１の導電層が後退して第３の形状の導電層５０２４〜５
０２７(第１の導電層５０２４ａ〜５０２７ａおよび第
２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２
の不純物領域５０２１〜５０２３は、第１の導電層と重
なる第２の不純物領域５０２８ａ〜５０３０ａと、第１
の導電層と重ならない第３の不純物領域５０２８ｂ〜５
０３０ｂとなる。

【００９６】以上までの工程で、各島状の半導体層に不
純物領域が形成される。島状の半導体層と重なる第３の
形状の導電層５０２４〜５０２６は、トランジスタのゲ
ート電極として機能する。また、第３の形状の導電層５
０２７は、ソース信号線として機能する。

【００９７】続いて、導電型の制御を目的として、それ
ぞれの島状の半導体層に添加された不純物元素を活性化
する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール
法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１ppm以
下、好ましくは０．１ppm以下の窒素雰囲気中で４００
〜７００℃、代表的には５００〜６００℃で行うもので
あり、本実施例では５００[℃]で４時間の熱処理を行
う。ただし、５０２４〜５０２７に用いた配線材料が熱
に弱い場合には、配線等を保護するため層間絶縁膜(シ
リコンを主成分とする)を形成した後に熱活性化を行う
ことが望ましい。

【００９８】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状の半導体層を水素化する工程を行う。この工
程は熱的に励起された水素により半導体層のダングリン
グボンドを終端する工程である。なお熱水素化の他の方
法として、プラズマにより励起された水素を用いるプラ
ズマ水素化によって行っても良い。

【００９９】次いで、図６(Ｂ)に示すように、第１の層
間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２
００nmの厚さで形成する。その上に有機絶縁物材料から
なる第２の層間絶縁膜５０３２を形成した後、第１の層
間絶縁膜５０３１、第２の層間絶縁膜５０３２及びゲー
ト絶縁膜５００６に対してコンタクトホールを開口し、
配線材料による膜を形成して各配線５０３３〜５０３７
および接続電極５０３８をパターニング形成する。

【０１００】第２の層間絶縁膜５０３２としては、ポリ
イミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロ
ブテン)等の有機樹脂を材料とする膜を用いる。特に、
第２の層間絶縁膜５０３２は平坦化の意味合いが強いの
で、平坦性に優れたアクリルが望ましい。本実施例では
トランジスタによって形成される段差を十分に平坦化し
うる厚さでアクリル膜を形成する。好ましくは１〜５μ
m(さらに好ましくは２〜４μm)とすれば良い。

【０１０１】コンタクトホールは、ドライエッチングま
たはウェットエッチング法を用いて、Ｎ型の不純物領域
５０１４〜５０１６、ソース信号線５０２７、ゲート信
号線(図示せず)、電流供給線(図示せず)及びゲート電極
５０２４〜５０２６に達するように形成する。

【０１０２】また、配線５０３３〜５０３８として、Ｔ
ｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ膜
を１５０nm、スパッタ法で連続形成した３層積層の膜を
所望の形状にパターニングして形成する。勿論、本発明
はこれに限定されず、他の導電性材料を用いても良い。

【０１０３】次に、図６(Ｃ)に示すように、アクリル等
の有機材料を用いて、絶縁膜を１〜３μm程度の厚さに
形成し、第３の層間絶縁膜５０４０を形成する。

【０１０４】そして、配線５０４１、５０４２として、
Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ
膜を１５０nmをスパッタ法で連続形成した３層の積層膜
を所望の形状にパターニングして形成する。勿論、本発
明はこれに限定されず、他の導電性材料を用いても良
い。なお配線５０４１、５０４２は、画素１００に設け
られたトランジスタのソース領域又はドレイン領域に接
続されている。

【０１０５】続いて、配線５０４１に接するように金属
膜を１００〜５００nmで形成する。前記金属膜として
は、ＩＴＯ膜などの公知の導電性材料を用いて作成す
る。次いで前記金属膜に接するように、第１微結晶半導
体膜を公知の方法で、２５〜８０ｎｍで形成する。

【０１０６】次いで、前記第１微結晶半導体膜に、公知
の方法を用いてｐ型を付与する不純物元素を添加する。
そして、前記金属膜と前記第一微結晶半導体膜とを、配
線５０４１に重なるように所望の形状に同時にパターニ
ングして、金属層５０４３と、微結晶半導体層（ｐ型半
導体層）５０４４を同時に形成する。

【０１０７】なおｐ型を付与する不純物元素の添加の方
法は、第１微結晶半導体膜を成膜する際に、ｐ型を付与
する不純物元素を含むドーピングガスを混合して、形成
してもよい。また金属膜と第１微結晶半導体膜のパター
ニングを最初に行ってから、微結晶半導体層５０４４の
みにｐ型を付与する不純物元素を添加してもよい

【０１０８】次いで、微結晶半導体層（ｐ型半導体層）
５０４４と重なるように、非晶質半導体膜を１０〜２０
０ｎｍの厚さに形成する。次いで、前記非晶質半導体膜
上に第２微結晶半導体膜を、２５〜８０ｎｍの厚さに形
成する。前記非晶質半導体膜と前記第２微結晶半導体膜
には、公知の如何なる材料を用いてもよく、また作製方
法は特に限定されない。

【０１０９】次いで、前記第２微結晶半導体膜に、公知
の方法を用いてｎ型を付与する不純物元素を添加する。
そして、前記非晶質半導体膜と前記第２微結晶半導体膜
とを、ｐ型半導体層５０４４に重なるように所望の形状
になるように同時にパターニングして、非晶質半導体層
（光電変換層）５０４５と、微結晶半導体層（ｎ型半導
体層）５０４６を同時に形成する。

【０１１０】なおｎ型を付与する不純物元素の添加は、
微結晶半導体膜を成膜する際に、ｎ型を付与する不純物
元素を含むドーピングガスを混合することにより行う手
法、又は非晶質半導体膜と微結晶半導体膜のパターニン
グを行ってから、微結晶半導体層５０４６のみにｎ型を
付与する不純物元素を添加する手法を用いてもよい。

【０１１１】そしてｐ型半導体層５０４４と、光電変換
層５０４５と、ｎ型半導体層５０４６の積層体が光電変
換素子１１１に相当する。続いて、ｎ型半導体層５０４
６と配線５０４２とを覆うように、導電性材料を用い
て、２０〜１００ｎｍの厚さにて金属膜を形成する。そ
して所望の形状になるように、前記金属膜のパターニン
グを行い、光電変換素子１１１の微結晶半導体層５０４
６と配線５０４２が電気的に接続されるように金属層５
０４７を形成する。

【０１１２】次いで、有機樹脂膜でなる第４の層間絶縁
膜５０４８を形成する。第４の層間絶縁膜５０４８は、
配線材料の絶縁に加え、表面の平坦化としての機能も有
している。材料は公知の如何なる材料を用いることが可
能であるが、本実施例では、材料にアクリルを用いて膜
厚５０〜３００ｎｍμmの有機樹脂膜として形成した。

【０１１３】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を４枚(島状半導体層パターン、第１配線パターン(ゲー
ト配線、島状のソース配線、容量配線)、コンタクトホ
ールパターン、第２配線パターン(接続電極含む))とす
ることができる。その結果、工程を短縮し、製造コスト
の低減及び歩留まりの向上に寄与することができる。

【０１１４】本実施例は、実施の形態、実施例１と自由
に組み合わせることが可能である。

【０１１５】（実施例３）本実施例は、同一絶縁表面上
に、光電変換素子、発光素子及びトランジスタが設けら
れた画素部、並びに前記画素部の周辺の駆動回路を単一
極性トランジスタにより作製する方法について、図９、
１０を用いて説明する。なお本実施例では、ｐチャネル
型トランジスタを用いて構成される。

【０１１６】上述した実施例２においては、画素部およ
び周辺の駆動回路をｎチャネル型トランジスタのみで作
製した作製方法を示した。なお、ｎチャネル型トランジ
スタは、ホットキャリア劣化等の抑制のため、ゲート電
極と重なる領域に、オーバーラップ領域と呼ばれる不純
物領域を設けている。これに対してｐチャネル型トラン
ジスタは、ホットキャリア劣化による影響が小さいの
で、特にオーバーラップ領域を設ける必要はなく、より
簡単な工程で作製することが可能である。

【０１１７】まず、図９(Ａ)に示すように、ガラス等の
絶縁基板６００１上に下地膜６００２を形成し、次いで
島状の半導体層６００３〜６００５、ゲート絶縁膜６０
０６、導電層６００７、６００８を形成する。ここで、
導電層６００７、６００８は積層構造としているが、特
に単層であっても構わない。なおこの工程は上述の実施
例２に準ずるので、詳しい説明は省略する。

【０１１８】次いで、図９(Ｂ)に示すように、レジスト
によるマスク６００９を形成し、第１のエッチング処理
を行う。実施例２においては、積層構造とした導電層の
材質による選択比を利用して、異方性エッチングを行っ
たが、ここでは特にオーバーラップ領域となる領域を設
ける必要はないので、通常エッチングにて行えば良い。
このとき、ゲート絶縁膜６００６においては、エッチン
グによって２０nm〜５０nm程度薄くなった領域が形成さ
れる。

【０１１９】続いて、島状の半導体層にＰ型を付与する
不純物元素を添加するための第１のドーピング処理を行
う。導電層６０１０〜６０１２を不純物元素に対するマ
スクとして用い、自己整合的に不純物領域を形成する。
Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代
表的である。ここでは、ジボラン(Ｂ₂Ｈ₆)を用いたイオ
ンドープ法で形成し、半導体層中の不純物濃度が２×１
０²⁰〜２×１０²¹atoms/cm³となるようにする。

【０１２０】レジストによるマスクを除去したら、第１
の層間絶縁膜６０２２を、ポリイミド、ポリアミド、ア
クリル、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂を
材料とする膜を用いて作製する。第１の層間絶縁膜６０
２２は、平坦化の意味合いが強いので、平坦性に優れた
アクリルが望ましい。本実施例では、トランジスタによ
って形成される段差を充分に平坦しうる膜厚でアクリル
膜を形成する。好ましくは１〜５μm（さらに好ましく
は２〜４μm）とすれば良い。

【０１２１】次いで、ドライエッチング法またはウェッ
トエッチング法を用いて、ｐ型の不純物領域６０１４〜
６０１６に達するようにコンタクトホールを形成する。

【０１２２】また配線６０１８〜６０２１、６０２３、
６０２４として、Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜
を３００nm、Ｔｉ膜を１５０nmとしてスパッタ法で連続
形成した３層の積層膜を所望の形状にパターニングして
形成する。続いて、配線６０１８〜６０２１、６０２
３、６０２４と第１の層間絶縁膜６０２２を覆うよう
に、第２の層間絶縁膜６０２５を酸化窒化シリコン膜で
１００〜２００nmの厚さで形成する。

【０１２３】そして、配線６０４１、６０４２として、
Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ
膜を１５０nm、スパッタ法で連続形成した３層積層の膜
を所望の形状にパターニングして形成する。勿論、本発
明はこれに限定されず、他の導電性材料を用いても良
い。

【０１２４】続いて、配線６０４１に接するように金属
膜を１００〜５００nmで形成する。前記金属膜として
は、ＩＴＯ膜などの公知の導電性材料を用いて作成す
る。次いで前記金属膜に接するように、第１微結晶半導
体膜を公知の方法により２５〜８０ｎｍとして形成す
る。

【０１２５】次いで、前記第１微結晶半導体膜に、公知
の方法を用いてｐ型を付与する不純物元素を添加する。
そして、前記金属膜と前記第１微結晶半導体膜とを、配
線６０４１に重なるように所望の形状になるように同時
にパターニングして、金属層６０４３と、微結晶半導体
層（ｐ型半導体層）６０４４を同時に形成する。

【０１２６】なおｐ型を付与する不純物元素の添加は、
第一微結晶半導体膜を成膜する際に、ｐ型を付与する不
純物元素を含むドーピングガスを混合することで形成す
る手法、又は金属膜と第１微結晶半導体膜のパターニン
グを最初に行ってから、微結晶半導体層６０４４のみに
ｐ型を付与する不純物元素を添加する手法を用いるとよ
い。

【０１２７】次いで、微結晶半導体層（ｐ型半導体層）
６０４４と重なるように、非晶質半導体膜を１０〜２０
０ｎｍの厚さに形成する。次いで、前記非晶質半導体膜
上に第２微結晶半導体膜を２５〜８０ｎｍの厚さに形成
する。前記非晶質半導体膜と前記第２微結晶半導体膜の
作製方法は特に限定されず、公知の如何なる材料を用い
てもよい。

【０１２８】次いで、前記第２微結晶半導体膜に、公知
の方法を用いてｎ型を付与する不純物元素を添加する。
そして、前記非晶質半導体膜と前記第２微結晶半導体膜
とを、ｐ型半導体層６０４３に重なるように所望の形状
になるように同時にパターニングして、非晶質半導体層
（光電変換層）６０４５と、微結晶半導体層（ｎ型半導
体層）６０４６を同時に形成する。

【０１２９】なおｎ型を付与する不純物元素の添加は、
微結晶半導体膜を成膜する際に、ｎ型を付与する不純物
元素を含むドーピングガスを混合することで形成する手
法、又は非晶質半導体膜と微結晶半導体膜のパターニン
グを行ってから、微結晶半導体層５０４６のみにｎ型を
付与する不純物元素を添加する手法を用いるとよい。

【０１３０】そして、ｐ型半導体層６０４４と、光電変
換層６０４５と、ｎ型半導体層６０４６の積層体が光電
変換素子１１１に相当する。続いて、第２の層間絶縁膜
６０２５、ｎ型半導体層６０４６、配線６０４２を覆う
ように、導電性材料を用いて、２０〜１００ｎｍの厚さ
にて金属膜を形成する。そして所望の形状になるよう
に、前記金属膜のパターニングを行い、光電変換素子１
１１の微結晶半導体層６０４６と配線６０４２が電気的
に接続されるように金属層６０４７を形成する。

【０１３１】次いで、有機樹脂膜でなる第３の層間絶縁
膜６０４８を形成する。第３の層間絶縁膜６０４８は、
配線材料の絶縁に加え、表面の平坦化としての機能も有
している。材料は公知の如何なる材料を用いることが可
能であるが、本実施例では、材料にアクリルを用いて膜
厚５０〜３００ｎｍμmの有機樹脂膜として形成した。

【０１３２】続いて、第２の層間絶縁膜６０２５と第３
の層間絶縁膜６０４８に、駆動用トランジスタのソース
配線又はドレイン配線が露出するように開口部を形成す
る。開口部を形成する際には、ウェットエッチング法を
用いることで、容易にテーパー状の側壁を得ることが出
来る。開口部の側壁が充分になだらかでないと、段差に
起因する有機化合物層の劣化や段切れが顕著な問題とな
るので注意が必要である。そして開口部が形成された
ら、画素電極（透明電極）６０４９を形成し、次いで、
有機化合物層６０５０を真空蒸着法を用いて形成する。
そして、有機化合物層６０５０を覆うように、ＭｇＡｇ
でなる陰極６０５１を形成する。画素電極６０４９と陰
極６０５１の膜厚は８０〜１２０ｎｍとし、また有機化
合物層６０５０は８０〜２００ｎｍ（典型的には１００
〜１２０ｎｍ）とするとよい。

【０１３３】この工程では、赤色に対応する画素、緑色
に対応する画素、青色に対応する画素に対して、順次、
有機化合物層６０５０及び陰極６０５１を形成する。但
し、有機化合物層６０５０は溶液に対する耐性に乏しい
ため、フォトリソグラフィ技術を用いることなく、各色
個別に形成しなければならない。そこで、メタルマスク
等で所望の画素以外を隠し、必要箇所だけ選択的に形成
するのが望ましい。

【０１３４】ここでは、ＲＧＢに対応した３種類の発光
素子を形成する方式を用いているが、白色発光の発光素
子とカラーフィルタを組み合わせた方式、青色または青
緑色の発光素子と蛍光体（蛍光性の色変換層：ＣＣＭ）
とを組み合わせた方式等を用いてもよい。なお、有機化
合物層６０５０としては公知の材料を用いることが可能
であり、前記公知の材料としては、駆動電圧を考慮する
と有機材料を用いるのが望ましい。

【０１３５】次いで、窒化珪素膜でなる保護膜６０５２
を、５０〜３００ｎｍの厚さに形成する。この保護膜６
０５２は、有機化合物層６０５０を水分等から保護する
役目を担う。

【０１３６】なお実際には、図１０（Ｂ）の状態まで完
成したら、さらに外気に曝さないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化フィルム等）や透光性のシーリング材で
封入することが好ましい。その際、シーリング材の内部
を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸
化バリウム）を配置したりすると、発光素子の信頼性が
向上する。

【０１３７】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と、外部信号端子とを接続するためのコ
ネクタ（ＦＰＣ）を取り付けると、製品として完成す
る。

【０１３８】本実施例の構成によると、発光素子から発
せられた光は、トランジスタが形成されている基板６０
０１側に出射される。そして、発光素子から発せられた
光は、被写体に照射され、被写体において反射した光
は、光電変換素子に照射される。

【０１３９】なお発光素子から発せられる光は、基板６
００１の方向に発せられる場合と、基板６００１と反対
方向に発せられる場合がある。前者は下面出射と呼ば
れ、後者は上面出射と呼ばれており、下面出射の場合
は、画素電極６０４９が陽極に相当し対向電極６０５１
が陰極に相当する。また上面出射の場合は、画素電極６
０４９が陰極に相当し対向電極６０５１が陽極に相当す
る。本実施例では、基板６００１の方向に光が発せられ
る下面出射の場合のみを図示したが、本発明はこれに限
定されない。基板６００１と反対方向に光が発せられる
上面出射を行ってもよい。上面出射の場合には、画素の
開口率に依存せずに、発光素子から発せられる光をほぼ
全部外部に取り出すことが出来る。そのため、画素内に
多数の回路素子が配置されている場合に有効である。

【０１４０】上記構成を有する本発明は、単一極性（同
じ導電型）のトランジスタによって画素を構成すること
によって工程を削減して、歩留まり上昇とコスト低減を
実現した半導体装置を提供することが出来る。また本発
明は、光電変換素子が充分な信号振幅を得ることができ
る半導体装置を提供することが出来る。

【０１４１】本実施例は、実施の形態、実施例１、２と
自由に組み合わせることが可能である。

【０１４２】（実施例４）本発明の半導体装置を用いた
電子機器の実施例として図１３を用いて説明する。

【０１４３】図１３（Ａ）は、ラインセンサを用いたハ
ンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメ
ージセンサ１００１の上部には、ロッドレンズアレイな
どの光学系１００２が設けられている。光学系１００２
は、被写体１００４上の画像がイメージセンサ１００１
上に映し出されるようにするために用いられる。ＬＥＤ
や蛍光灯などの光源１００３は、被写体１００４に光を
照射できる位置に設けられている。被写体１００４の下
部には、ガラス１００５が設けられている。

【０１４４】光源１００３から発せられる光は、ガラス
１００５を介して被写体１００４に入射する。被写体１
００４で反射した光は、ガラス１００５を介して、光学
系１００２に入射する。光学系１００２に入射した光
は、イメージセンサ１００１に入射し、そこで光電変換
される。本発明の半導体装置は、イメージセンサ１００
１に用いることができる。

【０１４５】図１３（Ｂ）は、１８０１は基板、１８０
２は画素部、１８０３はタッチパネル、１８０４はタッ
チペンである。タッチパネル１８０３は透光性を有し、
画素部１８０２から発せられる光及び画素部１８０２に
入射する光を透過することができ、タッチパネル１８０
３を通して被写体上の画像を読み込むことができる。ま
た画素部１８０２に画像が表示されている場合にも、タ
ッチパネル１８０３を通して、画素部１８０２上の画像
を見ることが可能である。

【０１４６】タッチペン１８０４がタッチパネル１８０
３に触れると、タッチペン１８０４とタッチパネル１８
０３とが接している部分の位置の情報を電気信号として
半導体装置に取り込むことができる。本実施例で用いら
れるタッチパネル１８０３及びタッチペン１８０４は、
タッチパネル１８０３が透光性を有していて、なおかつ
タッチペン１８０４とタッチパネル１８０３とが接して
いる部分の位置の情報を、電気信号として半導体装置に
取り込むことができるものならば、公知のものを用いる
ことができる。本発明の半導体装置は、画素部１８０２
に用いることができる。

【０１４７】図１３（Ｃ）は、図１３（Ｂ）とは異なる
携帯型ハンドスキャナーであり、本体１９０１、画素部
１９０２、上部カバー１９０３、外部接続ポート１９０
４、操作スイッチ１９０５で構成されている。図１３
（Ｄ）は図１３（Ｃ）と同じ携帯型ハンドスキャナーの
上部カバー１９０３を閉じた図である。

【０１４８】図１３（Ｃ）（Ｄ）の半導体装置は、画素
部１９０２で読み込んだ画像信号を、外部接続ポート１
９０４から携帯型ハンドスキャナーの外部に接続されて
いる電子機器に送り、パソコンにおいて画像を補正、合
成、編集等を行うことも可能である。本発明の半導体装
置は、画素部１９０２に用いることができる。

【０１４９】また、本発明の半導体装置を用いた電子機
器として、ビデオカメラ、デジタルスチルカメラ、ノー
ト型パーソナルコンピュータ、携帯情報端末（モバイル
コンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等）などが挙げられる。

【０１５０】図１３（Ｅ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０４、外部接続
ポート２１０５、シャッター２１０６等を含む。本発明
の半導体装置は表示部２１０２に用いることができる。

【０１５１】図１３（Ｆ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の半導体装置は表示部２３０２に用いること
ができる。

【０１５２】図１３（Ｇ）は携帯電話であり、本体２７
０１、筐体２７０２、表示部２７０３、音声入力部２７
０４、音声出力部２７０５、操作キー２７０６、外部接
続ポート２７０７、アンテナ２７０８等を含む。本発明
の半導体装置は表示部２７０３に用いることができる。

【０１５３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。

【０１５４】

【発明の効果】本発明は、単一極性（同じ導電型）のト
ランジスタによって画素を構成することによって工程を
削減して、歩留まり上昇とコスト低減を実現した半導体
装置を提供することが出来る。

【０１５５】また本発明は、ブートストラップ法を応用
することで、光電変換素子が充分な信号振幅を得ること
ができる半導体装置を提供することが出来る。これによ
り、光電変換素子による被写体の読みとり精度の向上を
実現することが出来る。

【図面の簡単な説明】

【図１】 半導体装置の画素の回路図。

【図２】 半導体装置の画素の回路図。

【図３】 光電変換素子の電位と時間との関係を示す
図。

【図４】 半導体装置の概略図。

【図５】 半導体装置の作製工程を示す図。

【図６】 半導体装置の作製工程を示す図。

【図７】 半導体装置の概略図。

【図８】 半導体装置の画素の回路図。

【図９】 半導体装置の作製工程を示す図。

【図１０】半導体装置の作製工程を示す図。

【図１１】 半導体装置の画素の回路図。

【図１２】 半導体装置の画素の回路図。

【図１３】 本発明が適用される電子機器の一例の図。

【図１４】 半導体装置の図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/335 Ｈ０１Ｌ 29/78 ６１４ Ｆターム(参考） 4M118 AA02 AA10 AB01 BA07 BA14 CA03 CB06 DD09 DD12 FB03 FB09 FB13 FB16 FB19 FB20 FB23 FB24 FB26 GA03 5C024 CX41 EX01 GX03 GX16 HX01 HX17 HX40 5F110 AA16 BB02 BB10 BB11 CC02 DD02 DD12 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE11 EE14 EE23 EE44 FF02 FF04 FF28 FF30 GG01 GG02 GG13 GG25 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL07 HL12 HL23 HM15 HM17 NN02 NN03 NN22 NN27 NN71 NN72 PP01 PP03 PP06 QQ19 QQ24 QQ25

Claims (6)

【特許請求の範囲】
1. 【請求項１】光電変換素子及び電源供給手段、並びにブ
   ートストラップ回路を有する画素が複数設けられた半導
   体装置において、 前記ブートストラップ回路は前記光電変換素子の両電極
   の電位を前記電源供給手段と同電位に設定する手段を有
   し、 前記画素が有する複数のトランジスタは同じ導電型であ
   ることを特徴とする半導体装置。
2. 【請求項２】光電変換素子及び電源供給手段、並びにブ
   ートストラップ回路及び発光素子を有する画素が複数設
   けられた半導体装置において、 前記ブートストラップ回路は前記光電変換素子の両電極
   の電位を前記電源供給手段と同電位に設定する手段を有
   し、 前記発光素子から発せられる光は被写体に照射され、前
   記被写体において反射した光は前記光電変換素子に照射
   され、 前記画素が有する複数のトランジスタは同じ導電型であ
   ることを特徴とする半導体装置。
3. 【請求項３】光電変換素子及び電源供給手段、並びにブ
   ートストラップ回路を有する画素が複数設けられた半導
   体装置において、 前記ブートストラップ回路は前記光電変換素子の両電極
   の電位を同電位に設定する放電用トランジスタと、 ゲート電極が前記電源供給手段に接続され、第１の電極
   に信号が入力されるとオフになるブート用トランジスタ
   と、 前記光電変換素子と前記第２のトランジスタが有する第
   ２の電極の間に配置された容量素子と、 前記容量素子の容量結合によりゲート電極の電位が前記
   電源供給手段より高い電位に設定されるリセット用トラ
   ンジスタとを有し、 前記画素が有する複数のトランジスタは同じ導電型であ
   ることを特徴とする半導体装置。
4. 【請求項４】光電変換素子及び電源供給手段、並びにブ
   ートストラップ回路及び発光素子を有する画素が複数設
   けられた半導体装置において、 前記ブートストラップ回路は前記光電変換素子の両電極
   の電位を同電位に設定する放電用トランジスタと、 ゲート電極が前記電源供給手段に接続され、第１の電極
   に信号が入力されるとオフになるブート用トランジスタ
   と、 前記光電変換素子と前記第２のトランジスタが有する第
   ２の電極の間に配置された容量素子と、 前記容量素子の容量結合によりゲート電極の電位が前記
   電源供給手段より高い電位に設定されるリセット用トラ
   ンジスタとを有し、 前記発光素子から発せられる光は被写体に照射され、前
   記被写体において反射した光は前記光電変換素子に照射
   され、 前記画素が有する複数のトランジスタは同じ導電型であ
   ることを特徴とする半導体装置。
5. 【請求項５】光電変換素子及び電源供給手段、並びにブ
   ートストラップ回路を有する画素が複数設けられた半導
   体装置において、 前記ブートストラップ回路は、放電用トランジスタ及び
   ブート用トランジスタ、並びにリセット用トランジスタ
   及び容量素子を有し、 前記放電用トランジスタのゲート電極は放電信号線に接
   続され、 前記放電用トランジスタのソース領域とドレイン領域
   は、一方は前記光電変換素子の第１の端子に接続され、
   他方は接地され、 前記ブート用トランジスタのゲート電極は前記電源供給
   手段に接続され、 前記ブート用トランジスタのソース領域とドレイン領域
   は、一方はリセット信号線に接続され、他方はリセット
   用トランジスタのゲート電極及び前記容量素子の第１の
   端子に接続され、 前記リセット用トランジスタのゲート電極は、前記容量
   素子の第１の端子に接続され、 前記リセット用トランジスタのソース領域とドレイン領
   域は、一方は前記電源供給手段に接続され、他方は前記
   容量素子の第２の端子及び前記光電変換素子の第１の端
   子に接続され、 前記画素が有する複数のトランジスタは同じ導電型であ
   ることを特徴とする半導体装置。
6. 【請求項６】光電変換素子及び電源供給手段、並びにブ
   ートストラップ回路及び発光素子を有する画素が複数設
   けられた半導体装置において、 前記ブートストラップ回路は、放電用トランジスタ及び
   ブート用トランジスタ、並びにリセット用トランジスタ
   及び容量素子を有し、 前記放電用トランジスタのゲート電極は放電信号線に接
   続され、 前記放電用トランジスタのソース領域とドレイン領域
   は、一方は前記光電変換素子の第１の端子に接続され、
   他方は接地され、 前記ブート用トランジスタのゲート電極は前記電源供給
   手段に接続され、 前記ブート用トランジスタのソース領域とドレイン領域
   は、一方はリセット信号線に接続され、他方はリセット
   用トランジスタのゲート電極及び前記容量素子の第１の
   端子に接続され、 前記リセット用トランジスタのゲート電極は、前記容量
   素子の第１の端子に接続され、 前記リセット用トランジスタのソース領域とドレイン領
   域は、一方は前記電源供給手段に接続され、他方は前記
   容量素子の第２の端子及び前記光電変換素子の第１の端
   子に接続され、 前記発光素子から発せられる光は被写体に照射され、前
   記被写体において反射した光は前記光電変換素子に照射
   され、 前記画素が有する複数のトランジスタは同じ導電型であ
   ることを特徴とする半導体装置。