JP2002305297A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】同一絶縁表面上に、光電変換素子とトランジス
タと発光素子を作製する工程数を削減する。その結果、
製造コストの低減および歩留まりの向上を実現し、信頼
性と生産性を向上させる技術を提供する。 【解決手段】光電変換素子とトランジスタと発光素子を
作製する半導体装置の作製方法において、前記トランジ
スタのソース領域とドレイン領域は、ソース配線とドレ
イン配線にそれぞれ接続されており、前記ソース配線と
前記ドレイン配線のどちらか一方と、前記光電変換素子
が有するｎ型半導体層とｐ型半導体層のどちらか一方
は、接続配線により接続されており、前記接続配線と、
前記発光素子が有する画素電極は同一材料で形成されて
いることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージセンサ機
能と表示機能を有する半導体装置に関する。より詳細に
は、絶縁表面上に光電変換素子及び発光素子、並びにト
ランジスタが作製された半導体装置に関する。該半導体
装置の作製方法に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路及び電子機器をその範
疇に含むものとする。

【０００３】

【従来の技術】近年、技術の進歩とともにさまざまなセ
ンサが開発され、実用化されてきている。パソコンに紙
面上の文字・図画情報などを取り入れるために、イメー
ジセンサ機能が設けられた半導体装置が用いられるよう
になってきている。

【０００４】そのような半導体装置には、デジタルスチ
ルカメラ、スキャナ、コピー機などがある。デジタルス
チルカメラは、従来の銀塩カメラに代わるものとして用
いられており、画素が二次元に配列されたエリアセンサ
が設けられている。スキャナやコピー機などは、紙面上
の文字・図画情報を読み取るための手段として用いられ
ており、画素が一次元に配列されたラインセンサが設け
られている。

【０００５】スキャナは、読み取り方式によって、
（１）シートフィード型、（２）フラットベッド型、
（３）ペン型（ハンディ型）の３種類に大きく分類でき
る。（１）シートフィード型は、スキャナのイメージセ
ンサ部を固定し、原稿を紙送りで移動させて読み取る方
式である。（２）フラットベッド型は、原稿をガラスの
上に固定し、ガラスの下でイメージセンサ部を移動させ
て読み取る方式である。（３）ペン型（ハンディ型）
は、イメージセンサ部を原稿の上で使用者が移動させて
読み取る方式である。

【０００６】上述した３つのスキャナには、それぞれ光
学系が採用される。（２）フラットベッド型のスキャナ
は、精密に画像を読み取るため、縮小型光学系が採用さ
れる場合が多い。縮小型光学系で用いられるレンズは、
焦点距離が長いため、被写体とイメージセンサ部の距離
が長くなり、半導体装置は大型化してしまう。

【０００７】（１）シートフィード型や（３）ペン型
（ハンディ型）では、携帯して持ち運びが出来るよう
に、装置を小型化する必要がある。そのため、光学系
は、密着型光学系が採用される場合が多い。密着型光学
系は、イメージセンサ部と被写体の間に、ロッドレンズ
アレイを配置して用いられる。ロッドレンズアレイは、
分布屈折率型の棒状のレンズを複数束ねたものである。
また、ロッドレンズアレイは、１対１で結像し、焦点距
離を短くできるため、被写体とイメージセンサ部の距離
を短くすることができる。

【０００８】しかし、スキャナに用いられている光源か
ら被写体に照射される光は、均一に照射されない恐れが
ある。上述したようにスキャナには、縮小型光学系やロ
ッドレンズアレイなどのレンズが用いられている。スキ
ャナに設けられている光源からの光は、それらのレンズ
を介して、被写体に照射される。そのため、場所によっ
ては、被写体に照射される光の強度が異なる場合があ
る。

【０００９】

【発明が解決しようとする課題】本発明は、上述した実
情を鑑みたものであり、絶縁表面上に光電変換素子と、
トランジスタと、発光素子を作製する。

【００１０】なお、絶縁表面上に、光電変換素子及び発
光素子、並びにトランジスタを有する半導体装置を作製
しようとすると、その作製工程は複雑なものとなり、工
程数が増加してしまう問題があった。工程数の増加は、
製造コストの増加要因となるばかりか、製造歩留まりを
低下させる原因となることは明らかである。

【００１１】また、半導体装置の作製には写真蝕刻（フ
ォトリソグラフィ）技術が用いられている。フォトマス
クはフォトリソグラフィの技術において、エッチング工
程のマスクとするフォトレジストパターンを基板上に形
成するために用いている。このフォトマスクを１枚使用
することによって、レジスト塗布、プレベーク、露光、
現像、ポストベークなどの工程と、その前後の工程にお
いて、被膜の成膜及びエッチングなどの工程、さらにレ
ジスト剥離、洗浄や乾燥工程などが付加され、製造に係
わる作業は煩雑なものとなり問題となっていた。生産性
や歩留まりを向上させるためには、工程数を削減するこ
とが有効な手段として考えられる。しかし、フォトマス
クの枚数を減らさない限りは、製造コストの削減にも限
界があった。

【００１２】本発明は、絶縁表面上に光電変換素子及び
発光素子、並びにトランジスタを有する半導体装置の作
製方法において、トランジスタのみを作製する工程に必
要なマスク数に、追加するマスク数を削減することを課
題とする。また、マスク数を削減することにより、半導
体装置の作製工程の簡略化、及び歩留まりの向上、さら
に、半導体装置の製造コストの低減に寄与することを課
題とする。また、上記半導体装置の作製方法により作製
された半導体装置を提供することを課題とする。

【００１３】

【課題を解決するための手段】本発明の半導体装置の作
製方法で作製される光電変換素子は、ｎ型半導体層と、
光電変換層と、ｐ型半導体層の三層で形成され、該三層
は積層構造で形成される。

【００１４】ｎ型半導体層又はｐ型半導体層のどちらか
一方と、トランジスタのソース配線又はドレイン配線と
は、接続配線により電気的に接続されている。本発明の
作製方法では、該接続配線と、発光素子の陽極又は陰極
とを同一材料で形成する。その結果、半導体装置の作製
工程におけるマスク数を削減することが出来る。

【００１５】本発明の半導体装置の第一の作製方法は、
絶縁表面上に半導体層を形成する工程と、前記半導体層
に一導電型を付与する不純物元素を添加して第一の不純
物領域を形成する工程と、前記第一の不純物領域に接す
るように非晶質半導体層を形成する工程と、前記非晶質
半導体層に接するように微結晶半導体層を形成する工程
と、前記微結晶半導体層に一導電型を付与する不純物元
素を添加して第二の不純物領域を形成する工程と、前記
微結晶半導体層上に金属膜を形成する工程と、前記金属
膜をエッチングして、前記微結晶半導体層に接する接続
配線と、発光素子の画素電極を同時に形成する工程と、
前記画素電極上に有機化合物層を形成する工程と、前記
有機化合物層上に対向電極を形成する工程と、を有する
ことを特徴とする半導体装置の作製方法である。

【００１６】本発明の半導体装置の第二の作製方法は、
絶縁表面上に半導体層を形成する工程と、前記半導体層
を覆うように第一絶縁膜を形成する工程と、前記半導体
層上にゲート電極を形成する工程と、前記半導体層に一
導電型を付与する不純物元素を添加して第一の不純物領
域を形成する工程と、前記半導体層に一導電型を付与す
る不純物元素を添加して第二の不純物領域を形成する工
程と、前記半導体層を覆うように第二絶縁膜を形成する
工程と、前記第二絶縁膜上に第一微結晶半導体層を形成
する工程と、前記第一微結晶半導体層に一導電型を付与
する不純物元素を添加して第三の不純物領域を形成する
工程と、前記第一微結晶半導体層に接するように非晶質
半導体層を形成する工程と、前記非晶質半導体層に接す
るように第二微結晶半導体層を形成する工程と、前記第
二微結晶半導体層に一導電型を付与する不純物元素を添
加して第四の不純物領域を形成する工程と、前記第二絶
縁膜を覆うように第二金属膜を形成する工程と、前記第
二金属膜をエッチングして、前記第二微結晶半導体層に
接する接続配線と、発光素子の画素電極とを同時に形成
する工程と、前記画素電極上に有機化合物層を形成する
工程と、前記有機化合物層上に対向電極を形成する工程
と、を有することを特徴とする半導体装置の作製方法で
ある。

【００１７】以下の実施の形態において、第一の作製方
法は実施の形態１で、第二の作製方法は実施の形態２で
それぞれ詳細に説明する。

【００１８】

【発明の実施の形態】（実施の形態１）本実施の形態で
は、半導体装置の画素部の光電変換素子と発光素子、及
びトランジスタを絶縁表面上に同時に作製する方法につ
いて詳しく説明する。

【００１９】なお、図１０、１１に示すように、画素１
０２が、光電変換素子１１１と発光素子１１５、及びそ
れらを制御する増幅用トランジスタ１１３と、選択用ト
ランジスタ１１２と、リセット用トランジスタ１１４
と、スイッチング用トランジスタ１１６と、駆動用トラ
ンジスタ１１９とを有する半導体装置の例を示す。

【００２０】図１（Ａ）を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板５０
００を用いる。なお、基板５０００としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。

【００２１】次いで、下地絶縁膜５００１を形成する。
下地絶縁膜５００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて、
形成する。また、下地絶縁膜５００１は、シリコンを含
む絶縁膜を単層、あるいは積層構造として形成する。本
実施形態では、酸化窒化シリコン膜を１５０nmの厚さで
形成した。

【００２２】次に、図１（Ａ）に示すように、下地絶縁
膜５００１上に、非晶質半導体膜を３０〜６０nmの厚さ
で形成する。非晶質半導体膜の材質は限定しないが、好
ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_x
Ｇｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０５）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行うことにより、結晶質半導体膜を得る。

【００２３】本実施例では、プラズマＣＶＤ法を用いて
５４nmの非晶質半導体膜を成膜した後、Ｎｉを含む溶液
を非晶質シリコン上に保持させた。この非晶質半導体膜
に脱水素化（５００℃、１時間）を行った後、熱結晶化
（５５０℃、４時間）を行い、さらに結晶化を改善する
ためのレーザーアニール処理を行って結晶質半導体膜を
形成した。また、ｎチャネル型トランジスタのしきい値
電圧（Ｖ_th）を制御するために、ｐ型を付与する不純物
元素を添加しても良い。ｐ型を付与する不純物元素とし
ては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム
（Ｇａ）等の周期律第１３族元素が知られている。

【００２４】次いで、結晶質半導体膜を所望の形状にな
るように、パターニング処理を行い、島状の半導体層５
００２〜５００７を形成した。次いで、島状の半導体層
５００２〜５００７を覆うゲート絶縁膜５００８を形成
した。ゲート絶縁膜５００８の材質としてシリコンを含
む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によっ
て４０〜１５０nmの厚さで形成する。ここで、ゲート絶
縁膜５００８は、シリコンを含む絶縁膜を、単層あるい
は積層構造として形成すれば良い。

【００２５】次に、ゲート絶縁膜５００８上に、膜厚２
０〜１００nmの第１の導電膜（ＴａＮ）５００９と、膜
厚１００〜４００nmの第２の導電膜（Ｗ）５０１０とを
積層形成する。第１の導電膜５００９及び第２の導電膜
５０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選
ばれた元素、または前記元素を主成分とする合金材料も
しくは化合物材料で形成しても良い。また、リン（Ｐ）
等の不純物元素を添加したｐＳｉ膜に代表される半導体
膜を用いても良い。

【００２６】本実施例では、膜厚３０nmのＴａＮ膜から
なる第１の導電膜５００９と、膜厚３７０nmのＷ膜から
なる第２の導電膜５０１０とを積層形成した。ＴａＮ膜
はスパッタ法により形成し、Ｔａをターゲットに用い、
窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをター
ゲットに用いてスパッタ法により形成した。その他に６
フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形
成することも出来る。いずれにしてもゲート電極として
使用するためには低抵抗化を図る必要があり、Ｗ膜の抵
抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結
晶粒を大きくすることで低抵抗率化を図ることが出来る
が、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化
が阻害されて高抵抗化する。したがって、本実施例にお
いては、高純度のＷ（純度９９．９９９９％）をターゲ
ットに用いたスパッタ法で、さらに成膜時に気相中から
の不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０μΩcmを実現することが
出来た。

【００２７】次いで、図１（Ｂ）に示すように、フォト
リソグラフィ法を用いてレジストマスク５０１１を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガ
スにＣＦ₄とＣｌ₂とＯ ₂とを用い、それぞれのガス流量
比を２５/２５/１０sccmとし、１．０Paの圧力でコイル
型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投
入してプラズマを生成してエッチングを行った。なお、
エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ
₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、
ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ
₂を適宜用いることができる。基板側（試料ステージ）
にも１５０ＷのＲＦ（１３．５６MHz）電力を投入し、
実質的に負の自己バイアス電圧を印加する。この第１の
エッチング条件によりＷ膜をエッチングして第１の導電
層の端部をテーパー形状とする。

【００２８】この後、レジストマスク５０１１を除去せ
ずに、第２のエッチング条件に変え、エッチング用ガス
にＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０
/３０sccmとし、１．０Paの圧力でコイル型の電極に５
００ＷのＲＦ（１３．５６MHz）電力を投入してプラズ
マを生成して約３０秒程度のエッチングを行った。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．５６MH
z）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件
ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。
第２のエッチング条件でのＷに対するエッチング速度は
５８．９７nm/min、ＴａＮに対するエッチング速度は６
６．４３nm/minである。なお、ゲート絶縁膜上に残渣を
残すことなくエッチングするためには、１０〜２０％程
度の割合でエッチング時間を増加させると良い。

【００２９】そして、レジストマスク５０１１を除去す
ることなく第１のドーピング処理を行い、島状の半導体
層５００２〜５００７にｎ型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第１の形状の導
電層５０１２〜５０１６が不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域５０１７〜５０２
２が形成される。

【００３０】なお、図１（Ｂ）に示すように、半導体層
５００５上の第一の導電膜５００９と第二の導電膜５０
１０はエッチングにより除去されているため、半導体層
５００５上には、マスクは存在しない。

【００３１】さらに、図１（Ｃ）に示すように、レジス
トマスク５０１１を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ₄とＣｌ₂とを
用い、それぞれのガス流量比を３０/３０sccmとし、
１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１
３．５６MHz）電力を投入してプラズマを生成してエッ
チングを６０秒行った。基板側（試料ステージ）にも２
０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負
の自己バイアス電圧を印加する。第３のエッチング条件
でのＷに対するエッチング速度は２２７．３nm/min、Ｔ
ａＮに対するエッチング速度は３２．０nm/minであり、
ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁
膜５００８に対するエッチング速度は３３．７nm/minで
あり、ＴａＮに対するＷの選択比は６．８３である。こ
のようにエッチングガス用ガスにＳＦ₆を用いた場合、
ゲート絶縁膜５００８との選択比が高いので膜減りを抑
えることができる。また、駆動回路のトランジスタにお
いては、テーパ−部のチャネル長方向の幅が長ければ長
いほど信頼性が高いため、テーパ−部を形成する際、Ｓ
Ｆ₆を含むエッチングガスでドライエッチングを行うこ
とが有効である。

【００３２】また、第４のエッチング条件として、ＣＦ
₄とＣｌ₂とＯ₂とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０sccmとし、１．０Paの圧力でコイル型の電極に
５００ＷのＲＦ（１３．５６MHz）電力を投入してプラ
ズマを生成してエッチングを行えばよい。基板側（試料
ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を
投入し、実質的に負の自己バイアス電圧を印加する。Ｃ
Ｆ₄とＣｌ₂とＯ₂とを用いる場合のＷに対するエッチン
グ速度は１２４．６２nm/min、ＴａＮに対するエッチン
グ速度は２０．６７nm/minであり、ＴａＮに対するＷの
選択比は６．０５である。従って、Ｗ膜が選択的にエッ
チングされる。また、このとき、ゲート絶縁膜５００８
のうち、第１の形状の導電層５０１２〜５０１６に覆わ
れていない部分も同時にエッチングされて薄くなってい
る（図示せず）。

【００３３】次いで、第２のドーピング処理を行う。ド
ーピングは第２の導電層５０２３ｂ〜５０２７ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０¹⁴/cm³、加速電圧９０keV、イオン電流密度０．５μA
/cm²、フォスフィン（ＰＨ₃）５％水素希釈ガス、ガス
流量３０sccmにてプラズマドーピングを行った。こうし
て、第１の導電層と重なる低濃度不純物領域５０２８〜
５０３２を自己整合的に形成する（図１（Ｃ））。

【００３４】その後、レジストマスク５０１１を除去し
た後、後にｎチャネル型トランジスタの活性層となる半
導体層と、後に光電変換素子１１５のｎ型半導体層とな
る半導体層とをレジストマスク５０３３で覆い、第３の
ドーピング処理を行う。この第３のドーピング処理によ
り、ｐチャネル型トランジスタの活性層となる半導体層
に前記一導電型（ｎ型）とは反対（逆）の導電型（ｐ
型）を付与する不純物元素が添加されたｐ型の高濃度不
純物領域５０３７〜５０３９を形成する。このとき、第
１の導電層５０２３ａ〜５０２７ａを不純物元素に対す
るマスクとして用い、ｐ型を付与する不純物元素を添加
してｐ型不純物領域を形成する（図２（Ａ））。

【００３５】本実施例では、ｐ型不純物領域５０３７〜
５０３９はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域５０１７、５０１
８、５０２２と、不純物領域５０２８、５０２９、５０
３２にはそれぞれ異なる濃度でリンが添加されている
が、そのいずれの領域においてもボロンの濃度が２×１
０²⁰〜２×１０²¹/cm³となるようにドーピング処理する
ことにより、ｐチャネル型トランジスタのソース領域及
びドレイン領域として機能するために何ら問題は生じな
い。

【００３６】ここまでの工程で、ｐチャネル型の増幅用
トランジスタ１１３、ｐチャネル型の選択用トランジス
タ１１２、ｎチャネル型のリセット用トランジスタ１１
４、ｎチャネル型のスイッチング用トランジスタ１１
６、ｐチャネル型の駆動用トランジスタ１１９がそれぞ
れ形成される。極性がｎチャネル型のトランジスタにお
いては、第１の導電層と重ならない低濃度不純物領域
（ＬＤＤ領域）が形成される。なお、本明細書において
は、トランジスタとは、ソース領域及びドレイン領域、
並びにゲート電極で構成されるものとする。

【００３７】次に、図２（Ｂ）に示すように、レジスト
マスク５０３３を除去して第１の層間絶縁膜５０４０を
形成する。第１の層間絶縁膜５０４０は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜１０００nm
でシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜等）を形成する。本
実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第
１の層間絶縁膜５０４０として膜厚２００nmで成膜して
形成した。

【００３８】その後、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ppm以下、好まし
くは０．１ppm以下の窒素雰囲気中で４００〜７００
℃、代表的には５００〜５５０℃で行えば良く、本実施
例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。

【００３９】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。

【００４０】本実施例においては、ソース領域及びドレ
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰまたは、Ａｒ等の不活性ガ
スをドーピングにより添加して熱処理を行う方法があ
る。この方法ではマスクが１枚増加するが、良好にゲッ
タリングを行うことが出来る。

【００４１】また、第１の層間絶縁膜５０４０を形成す
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。

【００４２】次いで、熱処理（３００〜５５０℃で１〜
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％の水素雰囲気中で４１０℃、４
時間の熱処理を行った。この工程は、半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化（プラズマにより励起された水
素を用いる）を行っても良い。

【００４３】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【００４４】次いで、第２の層間絶縁膜５０４１を形成
する。第２の層間絶縁膜５０４１は、プラズマＣＶＤ法
またはスパッタ法を用いて、膜厚１０〜２０００nmでシ
リコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒
化シリコン膜、窒化シリコン膜等）を形成する。本実施
例では、プラズマＣＶＤ法により、第２の層間絶縁膜５
０４１としてＳｉＯＮ膜を膜厚８００nmで成膜して形成
した。

【００４５】次いで、図２（Ｂ）に示すように、各不純
物領域５０１９〜５０２１、５０３７〜５０３９に達す
るコンタクトホールを形成し、前記コンタクトホール上
に、前記コンタクトホールを覆うように金属膜を形成す
る。この金属膜の材料は、ＡｌまたはＡｇを主成分とす
る膜、またはそれらに準ずる材料を用いる。次いで、前
記各不純物領域を電気的に接続する配線５０４２〜５０
５３を形成するためのパターニングを行う。

【００４６】なお、配線５０４９は、増幅用トランジス
タ１１３、選択用トランジスタ１１２、リセット用トラ
ンジスタ１１４のいずれかの一つのトランジスタのソー
ス領域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢ
ｘ）に電気的に接続されている。

【００４７】また、配線５０４９が、どのトランジスタ
のソース領域及びドレイン領域に接続されているかは、
増幅用トランジスタ１１３、選択用トランジスタ１１
２、リセット用トランジスタ１１４のそれぞれのトラン
ジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢ
ｘ）に印加される電圧と、電源基準線１２１に印加され
る電圧によってそれぞれ異なる。一例として、電源線
（ＶＢ１〜ＶＢｘ）に印加される電圧がＶｓｓ、電源基
準線１２１に印加される電圧がＶｄｄ、リセット用トラ
ンジスタ１１４がｎチャネル型トランジスタとする。こ
の場合、光電変換素子１１１のｎチャネル型端子が、電
源基準線１２１に接続され、ｐチャネル型端子が、リセ
ット用トランジスタ１１４のドレイン領域に接続され
る。つまり、図３で示す配線５０４９は、リセット用ト
ランジスタ１１４のドレイン配線に接続されている。

【００４８】なお、不純物領域５０２０に達するコンタ
クトホール５０７０に形成された金属膜は、パターニン
グを行う際に除去し、不純物領域５０２０の一部は露出
した状態になる。（図２（Ｂ））

【００４９】次いで、コンタクトホール５０７０を介し
て、不純物領域５０２０に接するように、非晶質半導体
膜を形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０５）合金等で形成すると良い。続いて、非晶質半
導体膜上に微結晶半導体膜を１０〜６０nmの厚さで形成
する。

【００５０】次いで、前記微結晶半導体膜に、ｐ型を付
与する不純物元素を添加する。ｐ型を付与する不純物元
素の添加の方法は、公知の如何なる方法を用いることが
できる。又、他の方法として、微結晶半導体膜を成膜す
る際に、ｐ型を付与する不純物元素を含むドーピングガ
スを混合して、微結晶半導体膜を成膜することも出来
る。又、非晶質半導体膜と微結晶半導体膜をパターニン
グして、微結晶半導体層５０５６を作製してから、ｐ型
を付与する不純物元素を添加してもよい。

【００５１】そして、非晶質半導体膜と微結晶半導体膜
を、半導体層５０２０と重なるように、所望の形状にパ
ターニングし、非晶質半導体層５０５４と微結晶半導体
層５０５６を形成する。（図２（Ｃ））

【００５２】図２（Ｃ）に示すように、不純物領域５０
２０と、非晶質半導体層５０５４と、微結晶半導体層５
０５６が光電変換素子１１１に相当する。本実施形態で
は、不純物領域５０２０がｎ型半導体層であり、非晶質
半導体膜５０５４が光電変換層（ｉ層）であり、微結晶
半導体層５０５６がｐ型半導体層である。

【００５３】次いで、第２の層間絶縁膜５０４１上に、
透明導電膜を８０〜１２０nmの厚さで形成し、パターニ
ングすることによって、接続配線５０５７、発光素子の
画素電極５０５８を形成する。接続配線５０５７は、微
結晶半導体層５０５６と配線５０４９とが電気的に接続
されるように、所望の形状にパターニングされる。配線
５０４９は増幅用トランジスタ１１３、選択用トランジ
スタ１１２、リセット用トランジスタ１１４のいずれか
の一つのトランジスタのソース領域及びドレイン領域に
電気的に接続されている。配線５０５７が形成されるこ
とによって、光電変換素子１１１と、増幅用トランジス
タ１１３、選択用トランジスタ１１２、リセット用トラ
ンジスタ１１４のいずれかの一つのトランジスタのソー
ス領域及びドレイン領域に電気的に接続される。

【００５４】次いで、有機樹脂膜でなる第３の層間絶縁
膜５０５９を成膜する。第３の層間絶縁膜５０５９は、
配線材料の絶縁に加え、表面の平坦化膜としての機能を
も有している。材料は公知の如何なる材料を用いること
が可能であるが、本実施例では、アクリルを用いて膜厚
１．７μmの有機樹脂膜として形成した。

【００５５】次に、有機化合物層５０６０を蒸着法によ
り形成し、更に蒸着法により陰極（ＭｇＡｇ電極）５０
６１と保護膜５０６２を形成する。このとき有機化合物
層５０６０及び陰極５０６１を形成するに先立って画素
電極５０５８に対して熱処理を施し、水分を完全に除去
しておくことが望ましい。なお、本実施例では発光素子
の陰極としてＭｇＡｇ電極を用いるが、本発明はこれに
限定されず、公知の他の材料を用いることができる。

【００５６】なお、本実施例では、有機化合物層５０６
０の構造として、公知の発光材料を用いた様々な構造が
報告されており、本実施例では、そのいずれの構成を用
いても構わない。また、保護膜５０６２は陰極５０６１
の劣化を防ぐために設けられ、アルミニウムを主成分と
する金属膜が代表的である。勿論、他の材料でも良い。
また、有機化合物層５０６０、陰極５０６１は水分に弱
いので、保護膜５０６２までを大気解放しないで連続的
に形成し、外気から有機化合物層５０６０を保護するこ
とが望ましい。

【００５７】なお、有機化合物層５０６０の膜厚は１０
〜４００ｎｍ（典型的には６０〜１５０ｎｍ）、陰極５
０６１の厚さは８０〜２００ｎｍ（典型的には１００〜
１５０ｎｍ）とすれば良い。また、透明電極５０５８と
有機化合物層５０６１、及び陰極５０６２の積層体が発
光素子１１１に相当する部分である。

【００５８】以上のようにして、光電変換素子１１１と
発光素子１１５、及びそれらを制御するためのトランジ
スタを同一基板上に形成することができる。

【００５９】本実施例のマスク枚数は、トランジスタの
みを形成する工程に必要なマスク枚数５枚（島状の半導
体層５００２〜５００７を作製するためのマスク、ゲー
ト電極５０１２〜５０１６を作製するためのマスク５０
１１、ｐ型不純物領域を作製するためのマスク５０３
３、配線５０４２〜５０５３用のコンタクトホールを作
製するためのマスク、配線５０４２〜５０５３を作製す
るためのマスク）に、１枚のマスク（非晶質半導体層５
０５４及び微結晶半導体層５０５６をパターニングして
作製する際に必要なマスク）のみを追加して形成するこ
とが可能となる。

【００６０】なお、本実施例では、リセット用トランジ
スタ１１４及びスイッチング用トランジスタ１１６をｎ
チャネル型トランジスタとして形成し、増幅用トランジ
スタ１１９と選択用トランジスタ１１２、及び駆動用ト
ランジスタ１１９をｐチャネル型トランジスタとして形
成したが、本発明はこれに限定されず、それぞれのトラ
ンジスタの極性はｎチャネル型とｐチャネル型のどちら
でもよい。但し、選択用トランジスタ１１５とリセット
用トランジスタ１１４の極性は逆の方が好ましい。

【００６１】（実施の形態２）本実施の形態では、半導
体装置の画素部の光電変換素子と発光素子、及びトラン
ジスタを絶縁表面上に同時に作製する方法について詳し
く説明する。

【００６２】なお、図１０、１１に示すように、画素１
０２は、光電変換素子１１１と発光素子１１５、及びそ
れらを制御する増幅用トランジスタ１１３と、選択用ト
ランジスタ１１２と、リセット用トランジスタ１１４
と、スイッチング用トランジスタ１１６と、駆動用トラ
ンジスタ１１９とを有する半導体装置の例を示す。

【００６３】図４（Ａ）を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板７０
００を用いる。なお、基板７０００としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。

【００６４】次いで、下地絶縁膜７００１を形成する。
下地絶縁膜７００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて、
形成する。また、下地絶縁膜７００１は、シリコンを含
む絶縁膜を単層、あるいは積層構造として形成する。本
実施形態では、酸化窒化シリコン膜を１５０nmの厚さで
形成した。

【００６５】次に、図４（Ａ）に示すように、下地絶縁
膜７００１上に、非晶質半導体膜を３０〜６０nmの厚さ
で形成する。非晶質半導体膜の材質は限定しないが、好
ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_x
Ｇｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０６）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行うことにより、結晶質半導体膜を得る。

【００６６】本実施例では、プラズマＣＶＤ法を用いて
５４nmの非晶質半導体膜を成膜した後、Ｎｉを含む溶液
を非晶質シリコン上に保持させた。この非晶質半導体膜
に脱水素化（５００℃、１時間）を行った後、熱結晶化
（５５０℃、４時間）を行い、さらに結晶化を改善する
ためのレーザーアニール処理を行って結晶質半導体膜を
形成した。次いで、ｎチャネル型トランジスタのしきい
値電圧（Ｖ_th）を制御するために、ｐ型を付与する不純
物元素を添加しても良い。ｐ型を付与する不純物元素と
しては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウ
ム（Ｇａ）等の周期律第１３族元素が知られている。

【００６７】次いで、前記結晶質半導体膜のパターニン
グ処理を行い、島状の半導体層７００２〜７００６を形
成した。

【００６８】次いで、島状の半導体層７００２〜７００
６を覆うゲート絶縁膜７００８を形成する。ゲート絶縁
膜７００８の材質としてシリコンを含む絶縁膜を用い、
プラズマＣＶＤ法やスパッタ法によって４０〜１５０nm
の厚さで形成する。ここで、ゲート絶縁膜７００８は、
シリコンを含む絶縁膜を、単層あるいは積層構造として
形成すれば良い。

【００６９】次に、ゲート絶縁膜７００８上に、膜厚２
０〜１００nmの第１の導電膜（ＴａＮ）７００９と、膜
厚１００〜４００nmの第２の導電膜（Ｗ）７０１０とを
積層形成する。第１の導電膜７００９及び第２の導電膜
７０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選
ばれた元素、または前記元素を主成分とする合金材料も
しくは化合物材料で形成しても良い。また、リン（Ｐ）
等の不純物元素を添加したｐＳｉ膜に代表される半導体
膜を用いても良い。

【００７０】本実施例では、膜厚３０nmのＴａＮ膜から
なる第１の導電膜７００９と、膜厚３７０nmのＷ膜から
なる第２の導電膜７０１０とを積層形成した。ＴａＮ膜
はスパッタ法により形成し、Ｔａをターゲットに用い、
窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをター
ゲットに用いてスパッタ法により形成した。その他に６
フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形
成することも出来る。いずれにしてもゲート電極として
使用するためには低抵抗化を図る必要があり、Ｗ膜の抵
抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結
晶粒を大きくすることで低抵抗率化を図ることが出来る
が、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化
が阻害されて高抵抗化する。したがって、本実施例にお
いては、高純度のＷ（純度９９．９９９９％）をターゲ
ットに用いたスパッタ法で、さらに成膜時に気相中から
の不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０μΩcmを実現することが
出来た。

【００７１】次いで、図４（Ｂ）に示すように、フォト
リソグラフィ法を用いてレジストマスク７０１１を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰエッチング法を用い、エッチング用ガ
スにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量
比を２５/２５/１０sccmとし、１Paの圧力でコイル型の
電極に５００ＷのＲＦ（１３．７６MHz）電力を投入し
てプラズマを生成してエッチングを行った。なお、エッ
チング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、
ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ
₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を
適宜用いることができる。基板側（試料ステージ）にも
１７０ＷのＲＦ（１３．７６MHz）電力を投入し、実質
的に負の自己バイアス電圧を印加する。この第１のエッ
チング条件によりＷ膜をエッチングして第１の導電層の
端部をテーパー形状とする。

【００７２】この後、レジストマスク７０１１を除去せ
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０/
３０sccmとし、１．０Paの圧力でコイル型の電極に５０
０ＷのＲＦ（１３．７６MHz）電力を投入してプラズマ
を生成して約３０秒程度のエッチングを行った。基板側
（試料ステージ）にも２０ＷのＲＦ（１３．７６MHz）
電力を投入し、実質的に負の自己バイアス電圧を印加す
る。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件では
Ｗ膜及びＴａＮ膜とも同程度にエッチングされる。第２
のエッチング条件でのＷに対するエッチング速度は７
８．９７nm/min、ＴａＮに対するエッチング速度は６
６．４３nm/minである。なお、ゲート絶縁膜７００８上
に残渣を残すことなくエッチングするためには、１０〜
２０％程度の割合でエッチング時間を増加させると良
い。

【００７３】そして、レジストマスク７０１１を除去す
ることなく第１のドーピング処理を行い、島状の半導体
層７００２〜７００６にｎ型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第１の形状の導
電層７０１２〜７０１６が不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域７０１７〜７０２
１が形成される。

【００７４】さらに、図４（Ｃ）に示すように、レジス
トマスク７０１１を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ₄とＣｌ₂を用
い、それぞれのガス流量比を３０/３０sccmとし、１．
０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．
４６MHz）電力を投入してプラズマを生成してエッチン
グを６０秒行った。基板側（試料ステージ）にも２０W
のＷのＲＦ（１３．４６MHz）電力を投入し、実質的に
負の自己バイアス電圧を印加する。第３のエッチング条
件でのＷに対するエッチング速度は２２７．３nm/min、
ＴａＮに対するエッチング速度は３２．０nm/minであ
り、ＴａＮに対するＷの選択比は７．１であり、ゲート
絶縁膜６００８に対するエッチング速度は３３．７nm/m
inであり、ＴａＮに対するＷの選択比は６．８３であ
る。このようにエッチングガス用ガスにＳＦ₆を用いた
場合、ゲート絶縁膜７００８との選択比が高いので膜減
りを抑えることができる。また、駆動回路部１０１のト
ランジスタにおいては、テーパ−部のチャネル長方向の
幅が長ければ長いほど信頼性が高いため、テーパ−部を
形成する際、ＳＦ₆を含むエッチングガスでドライエッ
チングを行うことが有効である。

【００７５】また、第４のエッチング条件として、ＣＦ
₄とＣｌ₂とＯ₂とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２５/２
５/１０sccmとし、１．０Paの圧力でコイル型の電極に
５００ＷのＲＦ（１３．７６MHz）電力を投入してプラ
ズマを生成してエッチングを行えばよい。基板側（試料
ステージ）にも２０ＷのＲＦ（１３．７６MHz）電力を
投入し、実質的に負の自己バイアス電圧を印加する。Ｃ
Ｆ₄とＣｌ₂とＯ₂とを用いる場合のＷに対するエッチン
グ速度は１２４．６２nm/min、ＴａＮに対するエッチン
グ速度は２０．６７nm/minであり、ＴａＮに対するＷの
選択比は６．０７である。従って、Ｗ膜が選択的にエッ
チングされる。また、このとき、ゲート絶縁膜７００８
のうち、第１の形状の導電層７０１２〜７０１６に覆わ
れていない部分も同時にエッチングされて薄くなってい
る（図示せず）。

【００７６】次いで、第２のドーピング処理を行う。ド
ーピングは第２の導電層７０２３ａ〜７０２７ａを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０¹⁴/cm²、加速電圧９０keV、イオン電流密度０．５μA
/cm²、フォスフィン（ＰＨ₃）５．０％水素希釈ガス、
ガス流量３０sccmにてプラズマドーピングを行った。こ
うして、第１の導電層と重なる低濃度不純物領域７０２
８〜７０３２を自己整合的に形成する（図４（Ｃ））。

【００７７】その後、レジストマスク７０１１を除去し
た後、後にｎチャネル型トランジスタの活性層となる半
導体層をレジストマスク７０３３で覆い、第３のドーピ
ング処理を行う。この第３のドーピング処理により、ｐ
チャネル型トランジスタの活性層となる半導体層に前記
一導電型（ｎ型）とは反対（逆）の導電型（ｐ型）を付
与する不純物元素が添加されたｐ型の高濃度不純物領域
７０３７〜７０３９を形成する。このとき、第１の導電
層７０２３ａ〜７０２７ａを不純物元素に対するマスク
として用い、ｐ型を付与する不純物元素を添加してｐ型
不純物領域を形成する（図５（Ａ））。

【００７８】本実施例では、ｐ型不純物領域７０３７〜
７０３９はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域７０１７〜７０１８
及び７０２２と、不純物領域７０２８〜７０２９及び７
０３２にはそれぞれ異なる濃度でリンが添加されている
が、そのいずれの領域においてもボロンの濃度が２×１
０²⁰〜２×１０²¹/cm³となるようにドーピング処理する
ことにより、ｐチャネル型トランジスタのソース領域及
びドレイン領域として機能するために何ら問題は生じな
い。

【００７９】ここまでの工程で、ｐチャネル型の増幅用
トランジスタ１１２、ｐチャネル型の選択用トランジス
タ１１２、ｎチャネル型のリセット用トランジスタ１１
４、ｎチャネル型のスイッチング用トランジスタ１１
６、ｐチャネル型の駆動用トランジスタ１１９がそれぞ
れ形成される。極性がｎチャネル型のトランジスタにお
いては、第１の導電層と重ならない低濃度不純物領域
（ＬＤＤ領域）が形成される。

【００８０】次に、図５（Ｂ）に示すように、レジスト
マスク７０３３を除去して第１の層間絶縁膜７０４０を
形成する。第１の層間絶縁膜７０４０は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜１０００nm
でシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜等）を形成する。本
実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第
１の層間絶縁膜７０４０として膜厚２００nmで成膜して
形成した。

【００８１】その後、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ppm以下、好まし
くは０．１ppm以下の窒素雰囲気中で４００〜７００
℃、代表的には４００〜５５０℃で行えば良く、本実施
例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。

【００８２】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。

【００８３】本実施例においては、ソース領域及びドレ
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰまたは、Ａｒ等の不活性ガ
スをドーピングにより添加して熱処理を行う方法があ
る。この方法ではマスクが１枚増加するが、良好にゲッ
タリングを行うことが出来る。

【００８４】また、第１の層間絶縁膜７０４０を形成す
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。

【００８５】次いで、熱処理（３００〜７７０℃で１〜
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％の水素雰囲気中で４１０℃、４
時間の熱処理を行った。この工程は、半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化（プラズマにより励起された水
素を用いる）を行っても良い。

【００８６】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【００８７】次いで、第２の層間絶縁膜６０４１を膜厚
８００nmで成膜して形成する。第２の層間絶縁膜６０４
１は、プラズマＣＶＤ法またはスパッタ法を用いて、膜
厚１０〜２０００nmでシリコンを含む絶縁膜（例えば、
酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜
等）を形成する。本実施例では、プラズマＣＶＤ法によ
り、ＳｉＯＮ膜を第２の層間絶縁膜６０４１として膜厚
８００nmで成膜して形成した。

【００８８】次いで、図５（Ｂ）に示すように、各不純
物領域７０１９、７０２０、７０３７〜７０３９に達す
るコンタクトホールを形成し、前記コンタクトホール上
に金属膜を形成する。この金属膜の材料は、Ａｌまたは
Ａｇを主成分とする膜、またはそれらに準ずる材料を用
いればよい。次いで、前記各不純物領域を電気的に接続
する配線７０４２〜７０５３を形成するためのパターニ
ングを行う。

【００８９】なお、配線７０４８と配線７０４９は、増
幅用トランジスタ１１３、選択用トランジスタ１１２、
リセット用トランジスタ１１４のいずれかの一つのトラ
ンジスタのソース領域及びドレイン領域、又は電源基準
線（ＶＢ１〜ＶＢｘ）のいずれか一つに電気的に接続さ
れている。

【００９０】また、配線７０４８と配線７０４９が、電
源基準線（ＶＢ１〜ＶＢｘ）、又はどのトランジスタの
ソース領域及びドレイン領域に接続されているかは、増
幅用トランジスタ１１３、選択用トランジスタ１１２、
リセット用トランジスタ１１４のそれぞれのトランジス
タに付与された導電性と、電源線（ＶＢ１〜ＶＢｘ）に
印加される電圧と、電源基準線１２１に印加される電圧
によってそれぞれ異なる。

【００９１】次いで、配線７０４８に接するように透明
導電膜と微結晶半導体膜を形成する。次いで、前記微結
晶半導体膜に、ｐ型を付与する不純物元素を添加する。
ｐ型を付与する不純物元素の添加の方法は、公知の如何
なる方法を用いることができる。又、他の方法として、
微結晶半導体膜を成膜する際に、ｐ型を付与する不純物
元素を含むドーピングガスを混合して、微結晶半導体膜
を成膜することも出来る。また、透明導電膜と微結晶半
導体膜のパターニングを行ってから、微結晶半導体層７
０５５のみにｐ型を付与する不純物元素を添加してもよ
い。

【００９２】次いで、該透明導電膜と該微結晶半導体膜
を配線７０４８と重なるように、所望の形状にパターニ
ングを行い、透明導電層７０５４、微結晶半導体層７０
５５を形成する。透明導電膜の材料は特に限定しない
が、５００〜７００ｎｍの厚さで成膜して、また微結晶
半導体膜は、３０〜５０ｎｍの厚さで成膜する。微晶質
半導体膜の材質は特に限定されず、公知の如何なる材料
を用いてもよい。

【００９３】次いで、微結晶半導体層７０５５に接する
ように、非晶質半導体膜を形成する。次いで、前記非晶
質半導体膜上に微結晶半導体膜を形成する。前記非晶質
半導体膜と前記微結晶半導体膜は、作製方法は特に限定
されず、公知の如何なる材料を用いてもよい。

【００９４】次いで、前記微結晶半導体膜に、ｎ型を付
与する不純物元素を添加する。ｎ型を付与する不純物元
素の添加の方法は、公知の如何なる方法を用いることが
できる。又、他の方法として、微結晶半導体膜を成膜す
る際に、ｎ型を付与する不純物元素を含むドーピングガ
スを混合して、微結晶半導体膜を成膜することも出来
る。また、透明導電膜と微結晶半導体膜のパターニング
を行ってから、微結晶半導体層７０５５のみにｎ型を付
与する不純物元素を添加してもよい。

【００９５】次いで、図６（Ａ）に示すように、微結晶
半導体層７０５５と重なるように、非晶質半導体膜と微
結晶半導体膜のパターニングを行い、非晶質半導体層７
０５６、微結晶半導体層７０５７を形成する。

【００９６】次いで、第２の層間絶縁膜７０４１を覆う
ように、透明導電膜を形成する。そして、図６（Ｂ）に
示すように、前記透明導電膜のパターニングを行い、駆
動用トランジスタ１１９のドレイン配線に接する画素電
極７０５８と、光電変換素子１１１の微結晶半導体層７
０５７と配線７０４９が電気的に接続されるように配線
７０７０を形成する。

【００９７】なお、半導体層７０５５と、非晶質半導体
層７０５６と、微結晶半導体層７０５７との重なってい
る部分が光電変換素子１１１に相当する。本実施形態で
は、半導体層７０５５がｎ型半導体層であり、非晶質半
導体層７０５６が光電変換層（ｉ層）であり、微結晶半
導体層７０５７がｐ型半導体層である。しかし、本発明
はこれに限定されず、微結晶半導体層７０５５がｐ型半
導体層であり、微結晶半導体層７０５７がｎ型半導体層
であってもよい。

【００９８】次いで、透明導電膜を所望の形状にパター
ニングを行い、配線７０７０と透明電極７０５８を形成
する（図６（Ｂ））。透明導電膜は、公知の材料で、２
０〜２００ｎｍの厚さで形成するとよい。配線７０７０
は、光電変換素子１１１の微結晶半導体膜７０５７と配
線７０４９とを電気的に接続される。配線７０７０は、
増幅用トランジスタ１１３のゲート電極と電気的に接続
されており、配線７０７０を形成することにより、光電
変換素子１１１と増幅用トランジスタ１１３が電気的に
接続される。

【００９９】次いで、有機樹脂膜でなる第３の層間絶縁
膜７０５９を形成する。第３の層間絶縁膜７０５９は、
配線材料の絶縁に加え、表面の平坦化膜としての機能を
も有している。材料は公知の如何なる材料を用いること
が可能であるが、本実施例では、材料にアクリルを用い
て膜厚１．７μmの有機樹脂膜として形成した。

【０１００】次に、有機化合物層７０６０を蒸着法によ
り形成し、更に蒸着法により陰極（ＭｇＡｇ電極）７０
６１と保護電極７０６２を形成する。このとき有機化合
物層７０６０及び陰極７０６１を形成するに先立って画
素電極７０７８に対して熱処理を施し、水分を完全に除
去しておくことが望ましい。なお、本実施例では発光素
子の陰極としてＭｇＡｇ電極を用いるが、本発明はこれ
に限定されず、公知の他の材料を用いることができる。

【０１０１】保護電極７０６２は陰極７０６１の劣化を
防ぐために設けられ、アルミニウムを主成分とする金属
膜が代表的である。勿論、他の材料でも良い。また、有
機化合物層７０６０、陰極７０６１は非常に水分に弱い
ので、保護電極７０６２までを大気解放しないで連続的
に形成し、外気から有機化合物層を保護することが望ま
しい。

【０１０２】なお、有機化合物層７０６０の膜厚は１０
〜４００ｎｍ（典型的には６０〜１７０ｎｍ）、陰極７
０６１の厚さは８０〜２００ｎｍ（典型的には１００〜
１７０ｎｍ）とすれば良い。また、透明電極７０７８と
有機化合物層７０６１、及び陰極７０６２の重なってい
る部分が発光素子１１１に相当する部分である。

【０１０３】以上のようにして、光電変換素子１１１と
発光素子１１７、及びそれらを制御するためのトランジ
スタを同一基板上に形成することができる。

【０１０４】また本実施例のマスク枚数は、トランジス
タのみを形成する工程に必要なマスク枚数５枚（島状の
半導体層７００２〜７００７を作製するためのマスク、
ゲート電極７０１２〜７０１６を作製するためのマスク
７０１１、ｐ型不純物領域を作製するためのマスク７０
３３、配線７０４２〜７０４８及び７０７０〜７０７３
用のコンタクトホールを作製するためのマスク、配線７
０４２〜７０４８及び７０７０〜７０７３を作製するた
めのマスク）に、２枚のマスクを追加して形成すること
が可能となる。

【０１０５】なお、本実施例では、リセット用トランジ
スタ１１４及びスイッチング用トランジスタ１１６をｎ
チャネル型トランジスタとして形成し、増幅用トランジ
スタ１１９と選択用トランジスタ１１２、及び駆動用ト
ランジスタ１１９をｐチャネル型トランジスタとして形
成したが、本発明はこれに限定されず、それぞれのトラ
ンジスタの極性はｎチャネル型とｐチャネル型のどちら
でもよい。但し、選択用トランジスタ１１７とリセット
用トランジスタ１１４の極性は逆の方が好ましい。

【０１０６】

【実施例】（実施例１）実施の形態では、発光素子の画
素電極と、光電変換素子の接続配線とを同一材料で作製
した半導体装置について説明したが、本実施例では、発
光素子の陰極と、光電変換素子の接続配線とを同一材料
で作製した半導体装置について説明する。

【０１０７】図８において、６０００は絶縁表面を有す
る基板であり、６００１は下地膜である。下地膜は公知
の材料を用いて、単層構造又は積層構造のどちらの構造
を用いて形成してもよい。下地膜６００１上には光電変
換素子１１１、増幅用トランジスタ１１３、選択用トラ
ンジスタ１１２、リセット用トランジスタ１１４が形成
されている。また、発光素子１１５と、スイッチング用
トランジスタ１１６と、駆動用トランジスタ１１９とが
形成されている。なお、各トランジスタは公知の如何な
る構造のトランジスタを用いてもよい。

【０１０８】絶縁表面を有する基板６０００上に形成さ
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、６０２３はゲート電極、６
００８はゲート絶縁膜、６０３７はｐ型の不純物領域か
らなるソース領域及びドレイン領域、６０４２はソース
配線、６０４３はドレイン配線である。

【０１０９】選択用トランジスタ１１２において、６０
２４はゲート電極、６００８はゲート絶縁膜、６０３８
はｐ型の不純物領域からなるソース領域及びドレイン領
域、６０４４はソース配線、６０４５はドレイン配線で
ある。

【０１１０】リセット用トランジスタ１１４において、
６０２５はゲート電極、６００８はゲート絶縁膜、６０
１９はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、６０３０はＬＤＤ領域（ライトドープドレイン
領域）、６０４６はソース配線、６０４７はドレイン配
線である。

【０１１１】光電変換素子１１１において、６０５７は
ｐ型の不純物領域からなるｐ型半導体層、６０５５はｎ
型の不純物領域からなるｎ型半導体層、６０５６は非晶
質半導体膜からなる光電変換層（ｉ層）である。

【０１１２】スイッチング用トランジスタ１１６におい
て、６０２６はゲート電極、６００８はゲート絶縁膜、
６０２０はｎ型の不純物領域からなるソース領域及びド
レイン領域、６０３１はＬＤＤ領域（ライトドープドレ
イン領域）、６０４８はソース配線、６０４９はドレイ
ン配線である。

【０１１３】駆動用トランジスタ１１９において、６０
２７はゲート電極、６００８はゲート絶縁膜、６０３９
はｐ型の不純物領域からなるソース領域及びドレイン領
域、６０５０はドレイン配線、６０５１はソース配線で
ある。

【０１１４】そして、増幅用トランジスタ１１３、選択
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、第一の層間絶縁膜６０４０と第
二の層間絶縁膜６０４１が設けられている。

【０１１５】そして、第三の層間絶縁膜６００６が、第
二の層間絶縁膜６０４１を覆うように設けられている。
第三の層間絶縁膜６００６には、コンタクトホールが形
成され、リセット用トランジスタ１１４のドレイン配線
６０４７と接続する配線６００３と、駆動用トランジス
タ１１９のドレイン配線６００４とがそれぞれ設けられ
ている。また、電源供給線と電気的に接続している配線
６００２が設けられている。

【０１１６】そして、配線６００３、６００４と電気的
に接続するように、透明導電層６０５４、６０５８が設
けられている。透明導電層６０５４は、光電変換素子１
１１のｎ型半導体層６０５５と電気的に接続している。
つまり、光電変換素子１１１のｎ型半導体層６０５５
は、透明導電層６０５４と配線６００３を介してリセッ
ト用トランジスタのドレイン配線６０４７と電気的に接
続している。また、透明導電層６０５８は、発光素子１
１５の画素電極（透明電極）として機能する。

【０１１７】次いで、駆動用トランジスタ１１９のドレ
イン配線６０５０に接するように画素電極（透明電極）
６０５８が設けられている。画素電極６０５８は、発光
素子１１５の陽極として機能し、仕事関数の大きい導電
膜、代表的には、酸化物導電膜が用いられる。酸化物導
電膜としては、酸化インジウム、酸化スズ、酸化亜鉛も
しくはそれらの化合物を用いればよい。

【０１１８】６０６０は有機化合物層である。有機化合
物層６０６０には、公知の如何なる材料を用いることが
できる。６０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。

【０１１９】画素電極６０５８、有機化合物層６０６０
及び陰極６０６１からなる積層体が発光素子１１５であ
る。また、６０６２は保護膜（パッシベーション膜）で
ある。保護膜６０６２としては、炭素膜、窒化珪素膜も
しくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜
を単層もしくは積層で用いる。

【０１２０】なお、本実施例は、実施の形態と自由に組
み合わせることが可能である。

【０１２１】（実施例２）本実施例では、本発明の半導
体装置の回路構成の一例を図９に示す。本実施例では、
発光素子と光電変換素子、並びに複数のトランジスタを
一画素中に設けた半導体装置について説明する。本実施
例の半導体装置は、イメージセンサ機能と表示機能の２
つの機能を有する。

【０１２２】本実施例では、ソース信号線駆動回路１２
０と、ゲート信号線駆動回路１２２と、画素部１０３
と、センサ用ソース信号線駆動回路１２１と、センサ用
ゲート信号線駆動回路１２３とを有している。

【０１２３】ソース信号線駆動回路１２０は、シフトレ
ジスタ１２０ａ、ラッチ（Ａ）１２０ｂ、ラッチ（Ｂ）
１２０ｃを有する。また、ゲート信号線駆動回路１２２
は、シフトレジスタ１２２ａ、バッファ１２２ｂを有す
る。必要であればサンプリング回路とシフトレジスタと
の間にレベルシフタ回路を設けてもよい。

【０１２４】また、ソース信号線駆動回路１２０は、ラ
ッチ（Ａ）１２０ｂとラッチ（Ｂ）の代わりにレベルシ
フタとサンプリング回路を有していてもよい。

【０１２５】センサ用ソース信号線駆動回路１２１は、
シフトレジスタ１２１ａと、サンプル＆ホールド回路１
２１ｂと、信号出力線用駆動回路１２１ｃと、バッファ
１２１ｄを有する。また、センサ用ゲート信号線駆動回
路１２３は、シフトレジスタ１２３ａと、バッファ１２
３ｂを有する。

【０１２６】また、本実施例において、画素部１０３は
複数の画素を有する。また、本実施例では画素部１０３
と駆動回路部１０１の構成のみを示しているが、さらに
メモリやマイクロプロセッサを形成してもよい。

【０１２７】なお、本実施例は、実施の形態及び実施例
１と自由に組み合わせることが可能である。

【０１２８】（実施例３）本実施例では、実施例５で説
明した発光素子と光電変換素子、並びに複数のトランジ
スタを一画素中に設けた半導体装置の回路図について、
図１０、図１１を用いて説明する。

【０１２９】画素部１０３はソース信号線（Ｓ１〜Ｓ
ｘ）、電源供給線（Ｖ１〜Ｖｘ）、選択信号線（ＥＧ１
〜ＥＧｙ）、リセット信号線（ＥＲ１〜ＥＲｙ）、セン
サ選択信号線（ＳＧ１〜ＳＧｙ）、センサリセット信号
線（ＳＲ１〜ＳＲｙ）、センサ用信号出力線（ＳＳ１〜
ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有して
いる。

【０１３０】画素部１０３は複数の画素１０２を有して
いる。画素１０２は、ソース信号線（Ｓ１〜Ｓｘ）のい
ずれか１つと、電源供給線（Ｖ１〜Ｖｘ）のいずれか１
つと、選択信号線（ＥＧ１〜ＥＧｙ）のいずれか１つ
と、リセット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つ
と、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１
つと、センサリセット信号線（ＳＲ１〜ＳＲｙ）のいず
れか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）の
いずれか１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）の
いずれか１つを有している。また、画素１０２は、選択
用トランジスタ１１６と、駆動用トランジスタ１１９
と、リセット用トランジスタ１１７と、センサ選択用ト
ランジスタ１１２と、増幅用トランジスタ１１３と、セ
ンサリセット用トランジスタ１１４とを有している。

【０１３１】バイアス用トランジスタ１２０のソース領
域およびドレイン領域は、一方はセンサ用信号出力線
（ＳＳ１〜ＳＳｘ）に接続されており、もう一方は電源
線１２２に接続されている。またバイアス用トランジス
タ１２０のゲート電極は、バイアス用信号線（ＢＳ）に
接続されている。

【０１３２】図１１には、図１０で示した画素部におけ
るｉ行目ｊ列目の画素（ｉ、ｊ）を示す。

【０１３３】フォトダイオード１１１は、ｎチャネル型
端子、ｐチャネル型端子、およびｎチャネル型端子とｐ
チャネル型端子の間に設けられている光電変換層を有し
ている。ｐチャネル型端子、ｎチャネル型端子の一方
は、電源基準線１２１に接続されており、もう一方は増
幅用トランジスタ１１３のゲート電極に接続されてい
る。

【０１３４】センサ選択用トランジスタ１１２のゲート
電極はセンサ選択信号線（ＳＧｊ）に接続されている。
そしてセンサ選択用トランジスタ１１２のソース領域と
ドレイン領域は、一方は増幅用トランジスタ１１３のソ
ース領域に接続されており、もう一方はセンサ用信号出
力線（ＳＳｉ）に接続されている。センサ選択用トラン
ジスタ１１２は、フォトダイオード１１１の信号を出力
するときのスイッチング素子として機能するトランジス
タである。

【０１３５】増幅用トランジスタ１１３のドレイン領域
はセンサ用電源線（ＶＢｉ）に接続されている。そして
増幅用トランジスタ１１３のソース領域はセンサ選択用
トランジスタ１１２のソース領域又はドレイン領域に接
続されている。増幅用トランジスタ１１３は、バイアス
用トランジスタ１２０とソースフォロワ回路を形成す
る。そのため、増幅用トランジスタ１１３とバイアス用
トランジスタ１２０の極性は同じである方がよい。

【０１３６】センサリセット用トランジスタ１１４のゲ
ート電極は、センサリセット信号線（ＳＲj）に接続さ
れている。センサリセット用トランジスタ１１４のソー
ス領域とドレイン領域は、一方はセンサ用電源線（ＶＢ
ｉ）に接続されており、もう一方は、フォトダイオード
１１１及び増幅用トランジスタ１１３のゲート電極に接
続されている。センサリセット用トランジスタ１１４
は、フォトダイオード１１１を初期化（リセット）する
ための素子（スイッチング素子）として機能するトラン
ジスタである。

【０１３７】発光素子１１５は陽極と陰極と、陽極と陰
極との間に設けられた有機化合物層とからなる。陽極が
駆動用トランジスタ１１６のソース領域またはドレイン
領域と接続している場合、陽極が画素電極となり、また
陰極が対向電極となる。逆に陰極が駆動用トランジスタ
１１６のソース領域またはドレイン領域と接続している
場合、陰極が画素電極となり、陽極が対向電極となる。

【０１３８】選択用トランジスタ１１６のゲート電極は
選択信号線（ＥＧｊ）に接続されている。そして選択用
トランジスタ１１６のソース領域とドレイン領域は、一
方がソース信号線（Ｓｉ）に、もう一方が駆動用トラン
ジスタ１１６のゲート電極に接続されている。選択用ト
ランジスタ１１６は、画素（ｉ、ｊ）に信号を書き込む
ときのスイッチング素子として機能するトランジスタで
ある。

【０１３９】駆動用トランジスタ１１６のソース領域と
ドレイン領域は、一方が電源供給線（Ｖｉ）に、もう一
方が発光素子１１５に接続されている。コンデンサ１１
８は駆動用トランジスタ１１６のゲート電極と電源供給
線（Ｖｉ）に接続して設けられている。駆動用トランジ
スタ１１６は、発光素子１１５に供給する電流を制御す
るための素子（電流制御素子）として機能するトランジ
スタである。

【０１４０】リセット用トランジスタ１１７のソース領
域とドレイン領域は、一方は電源供給線（Ｖｉ）に接続
され、もう一方は駆動用トランジスタ１１６のゲート電
極に接続されている。リセット用トランジスタ１１７の
ゲート電極は、リセット信号線（ＥＲj）に接続されて
いる。リセット用トランジスタ１１７は、画素（ｉ、
ｊ）に書き込まれた信号を消去（リセット）するための
素子として機能するトランジスタである。

【０１４１】本実施例の半導体装置は、光電変換素子と
発光素子のそれぞれを制御するための複数のトランジス
タが設けられている。光電変換素子により読み取られた
被写体の情報は、同じ画素に設けられた発光素子により
表示される。

【０１４２】なお、本実施例は、実施の形態および実施
例１、２と自由に組み合わせることが可能である。

【０１４３】（実施例４）本実施例では、本発明の半導
体装置を作製した例について、図１２、図１３を用いて
説明する。

【０１４４】図１２は本発明の半導体装置のＴＦＴ基板
の上面図を示している。なお本実施例においてＴＦＴ基
板とは、画素部が設けられている基板を意味する。

【０１４５】基板４０１上に、画素部４０２と、センサ
用のソース信号線駆動回路４０３ａと発光素子用のソー
ス信号線駆動回路４０３ｂ、発光素子用のゲート信号線
駆動回路４０４ａと、センサ用のゲート信号線駆動回路
４０４ｂとが設けられている。ソース信号線駆動回路と
ゲート信号線駆動回路の数は、設計者が適宜設定するこ
とが可能である。また、本実施例ではソース信号線駆動
回路とゲート信号線駆動回路とをＴＦＴ基板上に設けて
いるが、本発明はこの構成に限定されない。ＴＦＴ基板
とは別の基板上に設けたソース信号線駆動回路とゲート
信号線駆動回路とを、ＦＰＣ等により画素部と電気的に
接続するようにしても良い。

【０１４６】４０５は画素部４０２に設けられた電源供
給線（図示せず）に接続された引き回し配線である。ま
た、センサ用および発光素子用のゲート信号線駆動回路
４０４ａ、４０４ｂに接続されたゲート用引き回し配線
であり、また４０５はセンサ用および発光素子用のソー
ス信号線駆動回路４０３に接続されたソース用引き回し
配線である。

【０１４７】ゲート用引き回し配線４０５と、ソース用
引き回し配線４０５とは、基板４０１の外部に設けられ
たＩＣ等に、ＦＰＣ４０６を介して接続されている。ま
た引き回し配線４０５は、基板４０１の外部に設けられ
た電源にＦＰＣ４０６を介して接続されている。

【０１４８】図１３（Ａ）は、図１２に示したＴＦＴ基
板をシーリング材によって封止することによって形成さ
れたエリアセンサの上面図であり、図１３（Ｂ）は、図
１３（Ａ）のＡ−Ａ’における断面図、図１３（Ｃ）は
図１３（Ａ）のＢ−Ｂ’における断面図である。なお図
１２において既に示したものは、同じ符号を用いて示
す。

【０１４９】基板４０１上に設けられた画素部４０２
と、センサ用および発光素子用のソース信号線駆動回路
４０３ａ、ｂと、センサ用および発光素子用のゲート信
号線駆動回路４０４ａ、ｂとを囲むようにして、シール
材４０９が設けられている。また画素部４０２と、ソー
ス信号線駆動回路４０３ａ、ｂと、センサ用および発光
素子用のゲート信号線駆動回路４０４ａ、ｂとの上にシ
ーリング材４０８が設けられている。よって画素部４０
２と、センサ用および発光素子用のソース信号線駆動回
路４０３ａ、ｂと、センサ用および発光素子用の第１及
び第２のゲート信号線駆動回路４０４ａ、ｂとは、基板
４０１とシール材４０９とシーリング材４０８とによっ
て、充填材４４２で密封されている。

【０１５０】また基板４０１上に設けられた画素部４０
２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用
および発光素子用のゲート信号線駆動回路４０４ａ、ｂ
とは、複数のＴＦＴを有している。図１３（Ｂ）では代
表的に、下地膜４４０上に形成された、ソース信号線駆
動回路４０３に含まれる駆動ＴＦＴ（但し、ここではＮ
チャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する）４
２１及び画素部４０２に含まれる駆動用ＴＦＴ（発光素
子への電流を制御するＴＦＴ）４２２、フォトダイオー
ド４４１を図示した。

【０１５１】本実施例では、駆動ＴＦＴ４２１には公知
の方法で作製されたＰチャネル型ＴＦＴまたはＮチャネ
ル型ＴＦＴが用いられ、駆動用ＴＦＴ４２２には公知の
方法で作製されたＰチャネル型ＴＦＴが用いられる。ま
た、画素部４０２には駆動用ＴＦＴ４２２のゲートに接
続された保持容量（図示せず）が設けられる。

【０１５２】駆動ＴＦＴ４２１、駆動用ＴＦＴ４２２お
よびフォトダイオード４４１上には層間絶縁膜（平坦化
膜）４３１が形成され、その上に駆動用ＴＦＴ４２２の
ドレインと電気的に接続する画素電極（陽極）４２３が
形成される。画素電極４２３としては仕事関数の大きい
透明導電膜が用いられる。透明導電膜としては、酸化イ
ンジウムと酸化スズとの化合物、酸化インジウムと酸化
亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジ
ウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。

【０１５３】そして、画素電極４２３の上には絶縁膜４
３２が形成され、絶縁膜４３２は画素電極４２３の上に
開口部が形成されている。この開口部において、画素電
極４２３の上には発光層４２４が形成される。有機化合
物層４２４は公知の有機発光材料または無機発光材料を
用いることができる。また、有機発光材料には低分子系
（モノマー系）材料と高分子系（ポリマー系）材料があ
るがどちらを用いても良い。

【０１５４】有機化合物層４２４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
化合物層の構造は正孔注入層、正孔輸送層、発光層、電
子輸送層または電子注入層を自由に組み合わせて積層構
造または単層構造とすれば良い。

【０１５５】有機化合物層４２４の上には遮光性を有す
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２５が形成される。また、陰極４２
５と有機化合物層４２４の界面に存在する水分や酸素は
極力排除しておくことが望ましい。従って、有機化合物
層４２４を窒素または希ガス雰囲気で形成し、酸素や水
分に触れさせないまま陰極４２５を形成するといった工
夫が必要である。本実施例ではマルチチャンバー方式
（クラスターツール方式）の成膜装置を用いることで上
述のような成膜を可能とする。そして陰極４２５は所定
の電圧が与えられている。

【０１５６】以上のようにして、画素電極（陽極）４２
３、有機化合物層４２４及び陰極４２５からなる発光素
子４３３が形成される。そして発光素子４３３を覆うよ
うに、絶縁膜４３２上に保護膜４３３が形成されてい
る。保護膜４３３は、発光素子４３３に酸素や水分等が
入り込むのを防ぐのに効果的である。

【０１５７】４０５は電源供給線に接続された引き回し
配線であり、駆動用ＴＦＴ４２２のソース領域に電気的
に接続されている。引き回し配線４０５はシール材４０
９と基板４０１との間を通り、異方導電性フィルム４３
０を介してＦＰＣ４０６が有するＦＰＣ用配線４３１に
電気的に接続される。

【０１５８】シーリング材４０８としては、ガラス材、
金属材（代表的にはステンレス材）、セラミックス材、
プラスチック材（プラスチックフィルムも含む）を用い
ることができる。プラスチック材としては、ＦＲＰ（Ｆ
ｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓ
ｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィ
ルム、マイラーフィルム、ポリエステルフィルムまたは
アクリル樹脂フィルムを用いることができる。また、ア
ルミニウムホイルをＰＶＦフィルムやマイラーフィルム
で挟んだ構造のシートを用いることもできる。

【０１５９】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０１６０】また、充填材４１３としては窒素やアルゴ
ンなどの不活性な気体の他に、紫外線硬化樹脂または熱
硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロ
ライド）、アクリル、ポリイミド、エポキシ樹脂、シリ
コン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。
本実施例では充填材として窒素を用いた。

【０１６１】また充填材４１３を吸湿性物質（好ましく
は酸化バリウム）もしくは酸素を吸着しうる物質にさら
しておくために、シーリング材４０８の基板４０１側の
面に凹部４０７を設けて吸湿性物質または酸素を吸着し
うる物質４２７を配置する。そして、吸湿性物質または
酸素を吸着しうる物質４２７が飛び散らないように、凹
部カバー材４２８によって吸湿性物質または酸素を吸着
しうる物質４２７は凹部４０７に保持されている。なお
凹部カバー材４２８は目の細かいメッシュ状になってお
り、空気や水分は通し、吸湿性物質または酸素を吸着し
うる物質４２７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２７を設けることで、
発光素子４３３の劣化を抑制できる。

【０１６２】図１３（Ｃ）に示すように、画素電極４２
３が形成されると同時に、引き回し配線４０５上に接す
るように導電性膜４２３ａが形成される。

【０１６３】また、異方導電性フィルム４３０は導電性
フィラー４３０ａを有している。基板４０１とＦＰＣ４
０６とを熱圧着することで、基板４０１上の導電性膜４
２３ａとＦＰＣ４０６上のＦＰＣ用配線４３１とが、導
電性フィラー４３０ａによって電気的に接続される。

【０１６４】なお本実施例は、実施の形態および実施例
１乃至実施例３と自由に組み合わせることが可能であ
る。

【０１６５】（実施例５）本発明の半導体装置を用いた
電子機器の実施例として、図１４を用いて説明する。

【０１６６】図１４（Ａ）は、ラインセンサを用いたハ
ンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメ
ージセンサ１００１の上には、ロッドレンズアレイなど
の光学系１００２が設けられている。光学系１００２
は、被写体１００４上の画像がイメージセンサ１００１
上に映し出されるようにするために用いられる。

【０１６７】そして、ＬＥＤや蛍光灯などの光源１００
３は、被写体１００４に光を照射できる位置に設けられ
ている。そして、被写体１００４の下部には、ガラス１
００５が設けられている。

【０１６８】光源１００３を出た光は、ガラス１００５
を介して被写体１００４に入射する。被写体１００４で
反射した光は、ガラス１００５を介して、光学系１００
２に入射する。光学系１００２に入射した光は、イメー
ジセンサ１００１に入射し、そこで光電変換される。

【０１６９】図１４（Ｂ）は、１８０１は基板、１８０
２は画素部、１８０３はタッチパネル、１８０４はタッ
チペンである。タッチパネル１８０３は透光性を有して
おり、画素部１８０２から発せられる光及び、画素部１
８０２に入射する光を透過することができ、タッチパネ
ル１８０３を通して被写体上の画像を読み込むことがで
きる。また画素部１８０２に画像が表示されている場合
にも、タッチパネル１８０３を通して、画素部１８０２
上の画像を見ることが可能である。

【０１７０】タッチペン１８０４がタッチパネル１８０
３に触れると、タッチペン１８０４とタッチパネル１８
０３とが接している部分の位置の情報を、電気信号とし
て半導体装置に取り込むことができる。本実施例で用い
られるタッチパネル１８０３及びタッチペン１８０４
は、タッチパネル１８０３が透光性を有していて、なお
かつタッチペン１８０４とタッチパネル１８０３とが接
している部分の位置の情報を、電気信号として半導体装
置に取り込むことができるものならば、公知のものを用
いることができる。

【０１７１】上記構成を有する本発明の半導体装置は、
画像の情報を読み込んで、画素部１８０２に読み込んだ
画像を表示し、取り込んだ画像にタッチペン１８０４で
書き込みを行うことができる。そして本発明の半導体装
置は、画像の読み込み、画像の表示、画像への書き込み
を、全て画素部１８０２において行うことができる。よ
って半導体装置自体の大きさを抑え、なおかつ様々な機
能を半導体装置に持たせることができる。

【０１７２】図１４（Ｃ）は、図１４（Ｂ）とは異なる
携帯型ハンドスキャナーであり、本体１９０１、画素部
１９０２、上部カバー１９０３、外部接続ポート１９０
４、操作スイッチ１９０５で構成されている。図１４
（Ｄ）は図１４（Ｃ）と同じ携帯型ハンドスキャナーの
上部カバー１９０３を閉じた図である。

【０１７３】本発明の半導体装置は、読み込んだ画像の
情報を画素部１９０２において表示することが可能であ
り、新たにディスプレイを半導体装置に設けなくとも、
その場で読み込んだ画像を確認することができる。

【０１７４】また画素部１９０２で読み込んだ画像信号
を、外部接続ポート１９０４から携帯型ハンドスキャナ
ーの外部に接続されている電子機器に送り、パソコンに
おいて画像を補正、合成、編集等を行うことも可能であ
る。

【０１７５】なお、本実施例は、実施の形態及び実施例
１乃至実施例４と自由に組み合わせることが可能であ
る。

【０１７６】（実施例６）また、本発明の半導体装置を
用いた電子機器として、ビデオカメラ、デジタルスチル
カメラ、ノート型パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話、携帯型ゲーム機
または電子書籍等）などが挙げられる。

【０１７７】図１５（Ａ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の半導体装置は表示部２６
０２に用いることができる。

【０１７８】図１５（Ｂ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の半導体装置は表示部２３０２に用いること
ができる。

【０１７９】図１５（Ｃ）は携帯電話であり、本体２７
０１、筐体２７０２、表示部２７０３、音声入力部２７
０４、音声出力部２７０５、操作キー２７０６、外部接
続ポート２７０７、アンテナ２７０８等を含む。本発明
の半導体装置は表示部２７０３に用いることができる。

【０１８０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。

【０１８１】なお、本実施例は、実施の形態及び実施例
１乃至実施例５と自由に組み合わせることが可能であ
る。

【０１８２】

【発明の効果】本発明により、絶縁表面上に光電変換素
子と、トランジスタと、発光素子とを作製する作製工程
において、用いるマスク数を減らすことが出来る。その
ため、作製工程が簡略化することができる。その結果、
製造歩留まりが改善され、製造コストの低減が可能とな
る。

【０１８３】

【図面の簡単な説明】

【図１】 本発明の半導体装置の作製工程を示す図。

【図２】 本発明の半導体装置の作製工程を示す図。

【図３】 本発明の半導体装置の作製工程を示す図。

【図４】 本発明の半導体装置の作製工程を示す図。

【図５】 本発明の半導体装置の作製工程を示す図。

【図６】 本発明の半導体装置の作製工程を示す図。

【図７】 本発明の半導体装置の作製工程を示す図。

【図８】 本発明の半導体装置の断面図。

【図９】 本発明の半導体装置の回路図を示したブロッ
ク図。

【図１０】 本発明の半導体装置の回路図。

【図１１】 本発明の半導体装置の回路図。

【図１２】 本発明の半導体装置の図。

【図１３】 本発明の半導体装置の図。

【図１４】 本発明が適用される電子機器の図。

【図１５】 本発明が適用される電子機器の図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/14 Ｃ ５Ｆ０４８ 29/786 29/78 ６１２Ｚ ５Ｆ０４９ 31/10 21/88 Ｄ ５Ｆ１１０ Ｈ０４Ｎ 5/335 31/10 Ａ Ｈ０５Ｂ 33/14 (72)発明者 小山 潤 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 渡辺 康子 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 3K007 AB13 AB18 BA06 BB02 BB05 CA01 CB01 DA00 DB03 EB00 FA01 FA02 FA03 GA04 4M118 AA10 AB01 BA05 CA05 CB05 FB03 FB08 FB09 FB13 FB24 GA02 GA03 5C024 BX01 CY47 GX04 5C094 AA42 AA44 BA29 CA19 DA14 DA15 DB04 EA04 EA07 EB02 5F033 HH04 HH08 HH11 HH14 HH18 HH19 HH20 HH21 HH32 JJ08 JJ14 KK04 LL04 MM05 MM19 PP04 PP09 PP15 PP16 QQ08 QQ10 QQ12 QQ21 QQ34 RR04 RR06 RR08 SS08 SS15 VV15 XX33 5F048 AB10 AC04 AC10 BA16 BB09 BC06 BG07 5F049 MA04 MB04 MB05 NB05 PA03 RA02 RA08 UA14 5F110 AA16 BB02 BB10 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 EE45 FF09 FF28 FF30 GG01 GG02 GG13 GG25 GG32 GG45 HJ01 HJ04 HJ11 HJ13 HJ18 HJ23 HL02 HL03 HL07 HL11 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 PP01 PP03 PP34 PP35 QQ04 QQ11 QQ24 QQ25 QQ28

Claims (10)

【特許請求の範囲】
1. 【請求項１】絶縁表面上に光電変換素子と、発光素子
   と、前記光電変換素子に接続されたトランジスタとを有
   する半導体装置において、 前記トランジスタのソース領域とドレイン領域は、ソー
   ス配線とドレイン配線にそれぞれ接続され、 前記ソース配線と前記ドレイン配線のどちらか一方と、
   前記光電変換素子が有するｎ型半導体層とｐ型半導体層
   のどちらか一方は、接続配線により接続され、 前記接続配線と、前記発光素子が有する画素電極は同一
   材料で形成されていることを特徴とする半導体装置。
2. 【請求項２】請求項１において、前記トランジスタは、
   前記光電変換素子のスイッチング素子として機能するト
   ランジスタであることを特徴とする半導体装置。
3. 【請求項３】請求項１において、前記トランジスタは、
   前記光電変換素子の出力信号を増幅するトランジスタで
   あることを特徴とする半導体装置。
4. 【請求項４】請求項１において、 多結晶半導体膜又は微結晶半導体膜により形成された前
   記ｎ型半導体層及び前記ｐ型半導体層と、 前記ｎ型半導体層及び前記ｐ型半導体層に接し、且つ、
   非晶質半導体膜により形成された光電変換層とを有する
   ことを特徴とする半導体装置。
5. 【請求項５】請求項１乃至請求項４のいずれか一項にお
   いて、前記半導体装置は電子機器であることを特徴とす
   る半導体装置。
6. 【請求項６】絶縁表面上に半導体層を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
   て第一の不純物領域を形成する工程と、 前記第一の不純物領域に接するように非晶質半導体層を
   形成する工程と、 前記非晶質半導体層に接するように微結晶半導体層を形
   成する工程と、 前記微結晶半導体層に一導電型を付与する不純物元素を
   添加して第二の不純物領域を形成する工程と、 前記微結晶半導体層上に金属膜を形成する工程と、 前記金属膜をエッチングして、前記微結晶半導体層に接
   する接続配線と、発光素子の画素電極を同時に形成する
   工程と、 前記画素電極上に有機化合物層を形成する工程と、 前記有機化合物層上に対向電極を形成する工程と、を有
   することを特徴とする半導体装置の作製方法。
7. 【請求項７】絶縁表面上に第一半導体層と、第二半導体
   層と、第三半導体層とを形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
   導体層とを覆うように第一絶縁膜を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみに、ゲー
   ト電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
   導体層に一導電型を付与する不純物元素を添加して第一
   の不純物領域を形成する工程と、 前記第一半導体層及び前記第三半導体層をレジストマス
   クで被覆する工程と、 前記第二半導体層に、一導電型を付与する不純物元素を
   添加して第二の不純物領域を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
   導体層とを覆うように、第二絶縁膜を形成する工程と、 前記第二絶縁膜に、前記第三半導体層に達するようにコ
   ンタクトホールを形成する工程と、 前記コンタクトホールを介して、前記第三半導体層に接
   するように非晶質半導体層を形成する工程と、 前記非晶質半導体層に接するように微結晶半導体層を形
   成する工程と、 前記微結晶半導体層に一導電型を付与する不純物元素を
   添加して第三の不純物領域を形成する工程と、 前記第二絶縁膜と、前記微結晶半導体層とを覆うように
   金属膜を形成する工程と、 前記第二金属膜をエッチングして、前記微結晶半導体層
   に接する接続配線と、発光素子の画素電極とを同時に形
   成する工程と、 前記画素電極上に有機化合物層を形成する工程と、 前記有機化合物層上に対向電極を形成する工程と、 を有することを特徴とする半導体装置の作製方法。
8. 【請求項８】絶縁表面上に半導体層を形成する工程と、 前記半導体層を覆うように第一絶縁膜を形成する工程
   と、 前記半導体層上にゲート電極を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
   て第一の不純物領域を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
   て第二の不純物領域を形成する工程と、 前記半導体層を覆うように第二絶縁膜を形成する工程
   と、 前記第二絶縁膜上に第一微結晶半導体層を形成する工程
   と、 前記第一微結晶半導体層に一導電型を付与する不純物元
   素を添加して第三の不純物領域を形成する工程と、 前記第一微結晶半導体層に接するように非晶質半導体層
   を形成する工程と、 前記非晶質半導体層に接するように第二微結晶半導体層
   を形成する工程と、 前記第二微結晶半導体層に一導電型を付与する不純物元
   素を添加して第四の不純物領域を形成する工程と、 前記第二絶縁膜を覆うように第二金属膜を形成する工程
   と、 前記第二金属膜をエッチングして、前記第二微結晶半導
   体層に接する接続配線と、発光素子の画素電極とを同時
   に形成する工程と、 前記画素電極上に有機化合物層を形成する工程と、 前記有機化合物層上に対向電極を形成する工程と、を有
   することを特徴とする半導体装置の作製方法。
9. 【請求項９】請求項６乃至請求項８のいずれか一項にお
   いて、 前記一導電型を付与する不純物元素とは、前記半導体層
   にｎ型又はｐ型を付与する不純物元素であることを特徴
   とする半導体装置の作製方法。
10. 【請求項１０】請求項６乃至請求項９のいずれか一項に
    おいて、前記半導体装置は電子機器であることを特徴と
    する半導体装置の作製方法。