KR101494346B1 - 화질 유지를 위해 적어도 하나의 트랜지스터를 공유하는 서로 다른 행 및 서로 다른 열의 복수의 광전 변환기를 포함하는 화상 촬상 장치 - Google Patents

화질 유지를 위해 적어도 하나의 트랜지스터를 공유하는 서로 다른 행 및 서로 다른 열의 복수의 광전 변환기를 포함하는 화상 촬상 장치 Download PDF

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Abstract

화상을 촬영하는 촬상 장치는, 입사광을 전하로 변환하고, 상기 전하를 축적하는 광전 변환기; 상기 광전 변환기에 축적된 전하를 전송하는 전송 소자; 상기 전송 소자를 통하여 전송되는 상기 광전 변환기 내의 전하를, 전압으로 변환하는 변환기; 상기 변환기의 전위를 리셋하는 리셋 소자; 및 상기 변환기에 의해 변환된 전압을 증폭하여 화소 신호를 생성하고, 상기 화소 신호를 판독하기 위한 판독 신호선에 상기 화소 신호를 출력하는 증폭기를 포함한다. 적어도 수평 방향으로 배치되는 복수의 상기 광전 변환기 및 상기 전송 소자가, 상기 증폭기 및 상기 판독 신호선을 공유한다.

Description

화질 유지를 위해 적어도 하나의 트랜지스터를 공유하는 서로 다른 행 및 서로 다른 열의 복수의 광전 변환기를 포함하는 화상 촬상 장치 {REDUCED SIZE IMAGE PICKUP APPARATUS RETAINING IMAGE QUALITY INCLUDING A PLURALITY OF PHOTOELECTRIC CONVERSION CIRCUITS OF DIFFERENT ROWS AND DIFFERENT COLUMNS SHARING AT LEAST ONE PIXEL TRANSISTOR}
본 발명은 촬상 장치에 관한 것이다.
관련 출원의 상호참조
본 발명은 2007년 8월 21일에 일본 특허청에 출원된, 일본 특허출원 제2007-214484호에 대해 우선권을 주장하며, 그 개시 내용 전부는 원용에 의해 본 명세서에 포함된다.
CCD(Charge Coupled Device), CMOS(Complementary Metal Oxide Semiconductor) 센서 등이 촬상 소자(image pickup device)로서 사용되어 왔고, 촬상 소자에 있어 복수의 화소 사용 및 소형화가 진행되고 있다.
촬상 소자의 화소의 수 증가 및 소형화에 의해 화소의 유닛 셀 사이즈가 작아져, 화소 면적에 대한 트랜지스터의 면적의 비율이 증가하고, 포토 다이오드의 면적이 작아진다. 그 결과, 각 화소의 포화 전하량 및 감도가 저하될 수 있고, 화질이 열화될 수 있다.
일본 공개특허공보 제2006-340044호(심사 미청구)는, 매트릭스형(matrix shape)으로 구성된 화소의 열마다 ADC(Analog Digital Converter: 아날로그 디지털 변환기)를 가지고, 이들 ADC가 병렬로 배치되어 있는 CMOS 센서(이하, 적용할 수 있는 경우, 열병렬(column parallel) ADC를 탑재한 CMOS 센서라고 함)를 개시하고 있다.
도 1은 열병렬 ADC를 탑재한 CMOS 센서의 구성예를 나타낸 블록도이다.
도 1에서, CMOS 센서(11)는 타이밍 제어기(12), 행 스캐너(row scanner)(13), 화소 어레이(pixel array)(14), m개의 부하 MOS(151 내지 15m), DAC(Digital Analog Converter)(16), 열 처리 유닛(column processing unit)(17), 열 스캐너(column scanner)(18), 및 수평 출력선(horizontal output line)(19)을 포함한다.
미리 정해진 주파수의 마스터 클록(master clock)에 기초하여, 타이밍 제어기(12)는 행 스캐너(13), DAC(16), 열 처리 유닛(17), 및 열 스캐너(18)에, 이들 구성요소의 동작에 필요한 클록 신호, 타이밍 신호 등을 공급한다.
행 스캐너(13)는, 화소 어레이(14)의 수직 방향으로 배치된 화소에, 미리 정해진 타이밍에서, 화소 신호의 출력을 제어하는 신호를 차례로 공급한다.
화소 어레이(14)는, m개의 열과 n개의 행을 가지는 화소(211, 1 내지 21m, n)들: n개의 수평 신호선(221 내지 22n), 및 m개의 수직 신호선(231 내지 23m)을 가진다.
각각의 화소(211, 1 내지 21m, n)는 포토 다이오드를 가진다(도시하지 않음). 각각의 수평 신호선(221 내지 22n)을 통하여 행 스캐너(13)로부터 공급되는 신호에 따라, 포토 다이오드에 축적된 전하에 대응하는 화소 신호를 각각의 수직 신호선(231 내지 23m)에 각각 출력한다.
수평 신호선(221 내지 22n)은 행 스캐너(13)와 화소(211, 1 내지 21m, n)를 수평 방향으로 접속한다. 즉, 화소(211, 1 내지 21m, 1)는 수평 신호선(221)에 접속되고, 화소(211, 2 내지 21m, 2)는 수평 신호선(222)에 접속되며, 이하 마찬가지로 화소(211, n 내지 21m, n)는 수평 신호선(22n)에 접속된다.
수직 신호선(231 내지 23n)은 열 처리 유닛(17)과 화소(211, 1 내지 21m, n)를 수직 방향으로 접속한다. 즉, 화소(211, 1 내지 211, n)는 수직 신호선(231)에 접속되고, 화소(212, 1 내지 212, n)는 수직 신호선(232)에 접속되며, 이하 마찬가지로 화소(21m, 1 내지 21m, n)는 수직 신호선(23m)에 접속된다.
부하 MOS(151 내지 15m)의 드레인은 수직 신호선(231 내지 23m)에 접속된다. 게이트에 바이어스 전압이 인가되고, 소스는 접지되어 있다. 화소(211, 1 내지 21m, n) 각각의 증폭 트랜지스터(도시하지 않음) 및 부하 MOS는 소스 폴로어 회로(source follower circuit)를 구성한다.
타이밍 제어기(12)로부터의 타이밍 신호 등에 따라, DAC(16)는 램프 신호(후 술하는 도 2에 나타낸 파형을 가짐)를 생성하여, 열 처리 유닛(17)에 공급한다.
열 처리 유닛(17)은 병렬로 배치된 ADC(241 내지 24m)를 포함하며, 여기서 ADC(241 내지 24m)는 m개이다.
ADC(241 내지 24m)는 수직 신호선(231 내지 23m)에 각각 접속되어 있고, DAC(16)로부터 공급되는 램프 신호를 사용하여, 수직 신호선(231 내지 23m)을 통하여 공급되는 화소 신호를 A/D 변환한다.
ADC(241 내지 24m) 각각은 비교기, 카운터, 스위치, 및 메모리를 포함한다. 즉, ADC(241)는 비교기(251), 카운터(CNT)(261), 스위치(271), 및 메모리(281)를 포함한다. ADC(242)는 비교기(252), 카운터(262), 스위치(272), 및 메모리(282)를 가지고 있고, 이하 마찬가지로, ADC(24m)는 비교기(25m), 카운터(26m), 스위치(27m), 및 메모리(28m)를 포함한다.
화소 신호는 수직 신호선(231 내지 23m)을 통하여 화소(21m, 1 내지 21m, n)로부터 비교기(251 내지 25m)에 각각 공급된다. DAC(16)로부터의 램프 신호가 비교기(251 내지 25m)에 각각 공급된다.
비교기(251 내지 25m)는, DAC(16)로부터 공급되는 램프 신호와 수직 신호선(231 내지 23m)을 통하여 공급되는 화소 신호를 비교하고, 비교 결과를 나타내는 비교 신호를 카운터(261 내지 26m)에 각각 공급한다. 즉, 비교기(251)는 수직 신호선(231)을 통하여 화소(211, 1 내지 211 n)로부터 공급되는 화소 신호와 DAC(16)로부터의 램프 신호의 비교 신호를, 카운터(261)에 공급한다. 비교기(252)는, 수직 신호선(232)을 통하여 화소(212, 1 내지 212, n)로부터 공급되는 화소 신호와 DAC(16)로부터의 램프 신호의 비교 신호를, 카운터(262)에 공급하고, 이하 마찬가지로 비교기(25m)는, 수직 신호선(23m)을 통하여 공급되는 화소(21m 1 내지 21m, n)로부터의 화소 신호와 DAC(16)로부터의 램프 신호의 비교 신호를, 카운터(26m)에 공급한다.
카운터(261 내지 26m)는, 타이밍 제어기(12)로부터 클록 신호를 공급받고, 비교기(251 내지 25m)로부터의 비교 신호에 기초하여 클록 신호를 카운트한다. 카운터(261 내지 26m)가 클록 신호를 카운트한 결과를 나타내는 카운트값은, 화소 신호를 A/D 변환한 화소 데이터로서, 스위치(271 내지 27m)를 통하여 메모리(281 내지 28m)에 각각 공급된다.
타이밍 제어기(12)로부터의 타이밍 신호에 따라, 스위치(271 내지 27m)는 카운터(261 내지 26m)와 메모리(281 내지 28m)를 접속한다.
메모리(281 내지 28m)는, 카운터(261 내지 26m)로부터 공급되는 화소 데이터를 일시적으로 기억하고, 열 스캐너(18)의 제어 하에 그 화소 데이터를 수평 출력 선(19)에 출력한다.
열 스캐너(18)는 메모리(281 내지 28m)에 기억되어 있는 화소 데이터를, 미리 정해진 타이밍에서 수평 출력선(19)에 차례로 출력한다.
수평 출력선(19)은 후단의 화상 처리 회로 등에 접속되고, 메모리(281 내지 28m)로부터 출력되는 화소 데이터를 화상 처리 회로 등에 공급한다.
도 2는, 도 1에 나타낸 CMOS 센서(11)의 동작을 설명하는 타이밍 차트이다.
예를 들면, 도 2의 가장 위의 필드에 나타낸 바와 같이, 1H 기간(1회의 수평 주사 기간) 동안에, N번째 행의 화소(21N)로부터 화소 신호가 판독되어, 열 처리 유닛(17)에 의해 A/D 변환된다. 다음의 1H 기간 동안에, N+1번째 행의 화소(21N+1)로부터 화소 신호가 판독되어, 도 2의 위로부터 2번째 필드에 나타낸 바와 같이, N번째 행의 화소 신호를 A/D 변환하여 얻은 화소 데이터가 출력된다.
화소(21)로부터 판독되는 화소 신호는, 도 2의 위로부터 3번째에 나타낸 파형을 가지고, DAC(16)로부터 출력되는 램프 신호는 도 2의 위로부터 4번째(가장 아래) 필드에 나타낸 파형을 가진다. 도 1의 비교기(25)는, 이러한 파형의 화소 신호와 램프 신호를 비교한다.
전술한 바와 같이, CMOS 센서(11)에는, 화소(211, 1 내지 21m, n)의 수평 방향의 피치와 마찬가지의 피치로 ADC(241 내지 24m)가 배치되어 있다. 그 결과, ADC(241 내지 24m)는 화소 신호를 병렬로 A/D 변환한다. 전술한 바와 같이, 최근, 열병렬 ADC를 탑재한 CMOS 센서(11)가 소형화됨에 따라, 화소 어레이(14)가 작아지고 있다. 따라서, 화소(211, 1 내지 21m, n)의 수평 방향의 피치가 좁아지므로, 화소의 피치와 동일한 피치로 ADC(241 내지 24m)를 배치하는 것이 곤란하다.
따라서, 예를 들면, 열 처리 유닛(17)은 2개의 구역에 배치된다. 그 결과, 화소(211, 1 내지 21m, n)의 수평 방향의 피치보다 넓은 피치로 ADC(241 내지 24m)를 배치할 수 있다.
도 3은, 2개의 열 처리 유닛(17A, 17B)을 가지는 CMOS 센서(11')의 구성예를 나타낸 블록도이다.
도 3에서, CMOS 센서(11')는, 타이밍 제어기(12), 행 스캐너(13), 화소 어레이(14), m개의 부하 MOS(151 내지 15m), 2개의 DAC(16A, 16B), 2개의 열 처리 유닛(17A, 17B), 2개의 열 스캐너(18A, 18B), 및 2개의 수평 출력선(19A, 19B)을 포함한다.
도 3에 나타낸 바와 같이, 열병렬 ADC를 탑재한 CMOS 센서(11')에서, 열 처리 유닛(17A, 17B)은 화소 어레이(14)를 수직 방향(상/하)으로 사이에 두도록 배치되어 있다.
도 1의 열 처리 유닛(17)은 m개의 ADC(241 내지 24m)를 포함하지만, 열 처리 유닛(17A, 17B)은 각각, m/2개의 ADC(도시하지 않음)를 가지고 있다. 즉, 열 처리 유닛(17A)은 화소(211, 1 내지 21m, n)로부터 판독되는 화소 신호 중 우수열(even column)의 화소 신호를 A/D 변환하기 위한 ADC를 구비하고 있다. 열 처리 유닛(17B)은 화소(211, 1 내지 21m, n)로부터 판독되는 화소 신호 중 기수열(odd column)의 화소 신호를 A/D 변환하기 위한 ADC를 구비하고 있다.
따라서, 열 처리 유닛(17A, 17B)에는, 화소(211, 1 내지 21m, n)의 수평 방향의 피치의 2배의 피치로, ADC를 배치할 수 있다.
2개의 열 처리 유닛(17A, 17B)은 화소 어레이(14)를 수평 방향으로 사이에 두고 배치될 수 있거나, 또는 화소 어레이(14)의 같은 측에, 2단으로 배치될 수 있다.
CMOS 센서(11')의 2개의 열 처리 유닛(17A, 17B)은 상이한 특성을 가질 수 있다. 이 경우에, 촬영된 화상(photographed image)에는 화질을 열화시키는 세로 줄무늬가 보일 수 있다.
또, 예를 들면, 일본 공개특허공보 제2006-80861호(심사 미청구)는, 복수의 열의 화소 신호를 1개의 ADC로 A/D 변환함으로써, 화소의 수평 방향의 피치보다 넓은 피치로 ADC를 배치할 수 있는 CMOS 센서가 개시되어 있다.
도 4는 2열의 화소 신호를 1개의 ADC로 A/D 변환하는 CMOS 센서(11'')의 구성예를 나타낸 블록도이다.
도 4에서, CMOS 센서(11'')는 타이밍 제어기(12), 행 스캐너(13), 화소 어레이(14), 열 처리 유닛(17'), 열 스캐너(18), 및 수평 출력선(19)을 포함한다.
도 4에 나타낸 CMOS 센서(11'')의 열 처리 유닛(17')의 구성은, 도 1에 나타 낸 CMOS 센서(11)의 열 처리 유닛(17)의 구성과 다르다.
즉, 열 처리 유닛(17')은 m개의 커패시터(311 내지 31m), m개의 스위치(321 내지 32m), m/2개의 ADC(331 내지 33m/2), m개의 스위치(341 내지 34m), 및 m개의 메모리(351 내지 35m)를 포함한다.
커패시터(311 내지 31m)는 수직 신호선(231 내지 23m)에 각각 접속되어 있고, 수직 신호선(231 내지 23m)을 통하여 공급되는 화소 신호를 유지한다.
스위치(321 내지 32m)는 커패시터(311 내지 31m)와 ADC(331 내지 33m/2)의 접속을 전환한다. 예를 들면, 스위치(321)는 커패시터(311)와 ADC(331)의 접속 및 커패시터(312)와 ADC(331)의 접속을 전환한다. 커패시터(311)가 ADC(331)에 연결되면, 커패시터(311)에 유지되어 있는 화소 신호가 ADC(331)에 공급된다. 커패시터(312)가 ADC(331)에 연결되면, 커패시터(312)에 유지되어 있는 화소 신호가 ADC(331)에 공급된다.
ADC(331 내지 33m/2)는, 커패시터(311 내지 31m)로부터 공급되는 화소 신호를 A/D 변환한다. 즉, ADC(331)는 커패시터(311, 312)로부터 공급되는 화소 신호를 A/D 변환한다. ADC(332)는 커패시터(313, 314)로부터 공급되는 화소 신호를 A/D 변환하고, 이하 마찬가지로, ADC(33m/2)는 커패시터(31m-1, 31m)로부터 공급되는 화소 신호를 A/D 변환한다.
스위치(341 내지 34m)는 ADC(331 내지 33m/2)와 메모리(351 내지 35m)와의 접속을 전환한다. 예를 들면, ADC(331)가 수직 신호선(231)을 통하여 공급되는 화소 신호를 A/D 변환하는 타이밍에서, 스위치(341)가 ADC(331)와 메모리(351)를 접속한다. ADC(331)가 수직 신호선(232)를 통하여 공급되는 화소 신호를 A/D 변환하는 타이밍에서, 스위치(342)가 ADC(331)와 메모리(352)를 접속한다.
메모리(351 내지 35m)는 ADC(331 내지 33m/2)로부터 출력되는 화소 데이터를 일시적으로 기억하고, 열 스캐너(18)의 제어 하에 수평 출력선(19)에 화소 데이터를 출력한다.
전술한 바와 같이 구성된 CMOS 센서(11'')에서는, 화소(211, 1 내지 21m, n)의 수평 방향의 피치의 2배의 피치로, ADC(331 내지 33m/2)를 배치할 수 있다.
CMOS 센서(11'')에서는, 커패시터(311 내지 31m)가 화소(211, 1 내지 21m, n)로부터 판독된 아날로그의 화소 신호를 유지한다. 그러므로, 커패시터(311 내지 31m)의 용량에 변동(variation)이 있거나, 화소 신호를 유지하고 나서 화소 신호를 ADC(331 내지 33m/2)에 공급하기까지에 시간차가 있으면, 커패시터(311 내지 31m)에 있어서의 화소 신호의 리크(leak)에 변동이 있을 수 있다. 그러므로, CMOS 센서(11'')로 촬상되는 화상의 화질이 열화될 수 있다.
전술한 바와 같이, 화소의 유닛 셀 사이즈가 작아짐에 따라, 포토 다이오드의 면적이 작아지고, 화소의 포화 전하량 및 감도가 저하되면, 화질이 열화된다.
화소의 포화 전하량 및 감도의 저하를 회피하는 방법으로서, 수직 방향의 화소를 사용하여, 플로팅 디퓨전(floating diffusion)을 공유하는 방법이 있다.
도 5를 참조하여, 플로팅 디퓨전의 공유에 대하여 설명한다.
도 5의 위쪽에는 플로팅 디퓨전을 공유하지 않는 구성의 화소(21N, 21N+1)를 나타내고, 도 5의 아래쪽에는 플로팅 디퓨전을 공유하는 구성의 화소(21N')를 나타낸다.
도 5에 나타낸 바와 같이, 화소(21N)는 포토 다이오드(411), 전송 트랜지스터(421), 리셋 트랜지스터(431), 증폭 트랜지스터(441), 선택 트랜지스터(451), 및 플로팅 디퓨전(461)을 포함한다.
포토 다이오드(411)의 수광량에 대응하는 전하가, 전송 트랜지스터(421)를 통해 플로팅 디퓨전(461)에 전송되어, 축적된다. 플로팅 디퓨전(461)은, 리셋 트랜지스터(431)에 의해 미리 정해진 기준 전위로 클램프되고, 리셋 트랜지스터(431)에 축적된 전하는 증폭 트랜지스터(441)에 의해 증폭되어 선택 트랜지스터(451)를 통하여 수직 신호선(23)에 출력된다.
화소(21N)와 마찬가지로, 화소(21N+1)는 포토 다이오드(412), 전송 트랜지스 터(422), 리셋 트랜지스터(432), 증폭 트랜지스터(442), 선택 트랜지스터(452), 및 플로팅 디퓨전(462)을 포함한다.
화소(21N')는 포토 다이오드(411, 412), 전송 트랜지스터(421, 422), 리셋 트랜지스터(43), 증폭 트랜지스터(44), 선택 트랜지스터(45), 및 플로팅 디퓨전(46)을 포함한다. 화소(21N')에서는, 포토 다이오드(411)의 수광량에 대응하는 전하와 포토 다이오드(412)의 수광량에 대응하는 전하가, 플로팅 디퓨전(46)에 교대로 축적된다.
이와 같이, 화소(21N')는 플로팅 디퓨전(46)을 공유함으로써, 화소의 포화 전하량 및 감도의 저하를 회피할 수 있다.
그러나, 플로팅 디퓨전을 공유하는 화소로 구성되는 화소 어레이를 가지는 CMOS 센서는, 화소의 피치와 동일한 피치로 ADC가 배치된다.
전술한 바와 같이, CMOS 센서가 소형화됨에 따라, 화소의 피치와 동일한 피치로 ADC를 배치하는 것은 곤란하다. 또, 화소의 포화 전하량 및 감도의 감소로 화질이 저하된다.
따라서, CMOS 센서의 소형화에 의한 화질의 저하를 억제하는 것이 바람직하다.
본 발명의 일 측면에 따르면, 광전 변환기(photoelectric converter), 전송 소자(transfer element), 변환기, 리셋 소자(reset element) 및 증폭기를 포함하는 촬상 장치가 제공된다. 상기 광전 변환기는 입사광을 전기 신호로 변환하여 상기 전기 신호를 축적한다. 상기 전송 소자는 상기 광전 변환기에 축적된 전하를 전송한다. 상기 변환기는 상기 전송 소자를 통하여 전송되는 상기 광전 변환기 내의 전하를, 전압으로 변환한다. 상기 리셋 소자는 상기 변환기의 전위를 리셋한다. 상기 증폭기는 상기 변환기에 의해 변환된 전압을 증폭하여 화소 신호를 생성하고, 상기 화소 신호를 판독하기 위한 판독 신호선에 상기 화소 신호를 출력한다. 적어도 수평 방향으로 배치되는 복수의 상기 광전 변환기 및 상기 전송 소자는, 상기 증폭기 및 상기 판독 신호선을 공유한다.
본 발명의 실시예에 의하면, CMOS 센서의 소형화에 따른 화질의 저하를 억제할 수 있다.
상기한 본 발명의 개요는 본 발명의 모든 구현예 또는 각각의 예시된 실시예를 설명하려는 의도는 아니다. 이하의 도면 및 상세한 설명은 이들 실시예를 더욱 구체적으로 예시한다.
본 발명의 실시예들에 대한 이하의 설명에서, 개시된 발명들과 실시예들 사이의 대응관계는 다음과 같다. 이 기재는, 본 명세서에 기재된 발명들을 지지하는 실시예들이 형태가, 명세서에 기재되어 있는 것을 확인하기 위한 것이다. 그러므로, 본 명세서에 기재되어 있는 실시예가 일부 발명에 대응하지 않는 것으로서 기재되어 있더라도, 그 실시예가 본 발명에 대응하지 않는다는 것을 의미하는 것은 아니다. 역으로, 본 명세서에 기재되어 있는 실시예가 일부 발명에 대응하는 것으서 기재되어 있더라도, 그 실시예가 일부 발명 이외의 본 발명에 대응하지 않는다는 것을 의미하는 것도 아니다.
본 발명의 일 실시예에 따르면, 화상을 촬영하는 촬상 장치로서,
입사광을 전하로 변환하고, 상기 전하를 축적하는 광전 변환기(예를 들면, 도 7의 포토 다이오드(71a, 71b, 71c, 71d);
상기 광전 변환기에 축적된 전하를 전송하는 전송 소자(예를 들면, 도 7의 전송 트랜지스터(72a, 72b, 72c, 72d);
상기 전송 소자를 통하여 전송되는 상기 광전 변환기 내의 전하를, 전압으로 변환하는 변환기(예를 들면, 도 7의 플로팅 디퓨전(76));
상기 변환기의 전위를 리셋하는 리셋 소자(예를 들면, 도 7의 리셋 트랜지스터(73)); 및
상기 변환기에 의해 변환된 전압을 증폭하고, 상기 전압을 증폭하여 얻은 화 소 신호를, 상기 화소 신호를 판독하기 위한 판독 신호선에 출력하는 증폭기(예를 들면, 도 7의 증폭 트랜지스터(74))
를 포함하고,
적어도 수평 방향으로 배치되는 복수의 상기 광전 변환기 및 상기 전송 소자가, 상기 증폭기 및 상기 판독 신호선을 공유하는, 촬상 장치가 제공된다.
본 발명의 일 실시예에 따른 촬상 장치는 또한, 상기 전송 소자에 의한 전하의 전송을 제어하는 신호를 전송하는 제어선(예를 들면, 도 6의 수평 신호선(621 내지 62n))을 더 포함할 수 있으며, 상기 제어선은 상기 증폭기 및 상기 판독 신호선을 공유하는 상기 복수의 전송 소자의 각각에 대하여 독립적이다.
본 발명의 일 실시예에 따른 촬상 장치는, 상기 판독 신호선에 접속되는 부하 MOS(예를 들면, 도 6의 부하 MOS(551 내지 55m/2)를 더 포함할 수 있으며, 상기 부하 MOS와 상기 증폭기는 소스 폴로어 회로를 구성한다.
본 발명의 일 실시예에 따른 촬상 장치는, 상기 판독 신호선을 통하여 판독된 상기 화소 신호를, 디지털 신호로 변환하는 A/D(Analog to Digital) 변환기(예를 들면, 도 6의 ADC(641 내지 64m/2))을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 촬상 장치에서, 상기 A/D 변환기는,
상기 화소 신호를 받는 제1 입력 단자와, 미리 정해진 기준 전위(reference potential)로부터 일정한 기울기(slope)로 강하하는 기준 전압(reference voltage)을 받는 제2 입력 단자를 가지고, 상기 제1 입력 단자와 상기 제2 입력 단자의 전 위가 리셋된 후, 상기 제1 입력 단자에 입력되는 화소 신호와 상기 제2 입력 단자에 입력되는 기준 전압을 비교하는 비교 소자(comparison element)(예를 들면, 도 6의 비교기(651 내지 65m/2); 및
상기 기준 전압이, 미리 정해진 기준 전위로부터 일정한 기울기로 강하를 개시한 때로부터, 상기 비교 소자가 상기 화소 신호보다 상기 기준 전압이 낮아진 것으로 판정한 때까지의 시간을 측정하는 측정 소자(measurement element)(예를 들면, 도 6의 카운터(661 내지 66m/2)를 더 포함할 수 있다.
본 발명을 채택한 구체적인 실시예에 대하여, 도면을 참조하여 상세하게 설명한다.
도 6은 본 발명을 채용한 일 실시예에 따른 CMOS 센서의 구성예를 나타낸 블록도이다.
도 6에서, CMOS 센서(51)는 타이밍 제어기(52), 행 스캐너(53), 화소 어레이(54), m/2개의 부하 MOS(551 내지 55m/2), DAC(56), 열 처리 유닛(57), 열 스캐너(58), 및 수평 출력선(59)을 포함한다.
타이밍 제어기(52)는, 미리 정해진 주파수의 마스터 클록에 기초하여, 행 스캐너(53), DAC(56), 열 처리 유닛(57), 및 열 스캐너(58)에, 이들 구성요소의 동작에 필요한 클록 신호, 타이밍 신호 등을 공급한다.
행 스캐너(53)는 화소 어레이(54)의 수직 방향으로 배치된 화소에, 미리 정해진 타이밍에서, 화소 신호의 출력을 제어하는 신호를 차례로 공급한다.
화소 어레이(54)는 m개의 열과 n개의 행을 가지는 화소(611, 1 내지 61m, n), n개의 수평 신호선(621 내지 62n), 및 m/2개의 수직 신호선(631 내지 63m/2)을 포함한다.
화소(611, 1 내지 61m, n) 각각은, 도 7을 참조하여 후술하는 바와 같이, 포토 다이오드(71)와 전송 트랜지스터(72)를 포함한다. 2개의 수평 화소와 2개의 수직 화소로 이루어지는 4개의 화소가, 리셋 트랜지스터(73), 증폭 트랜지스터(74), 선택 트랜지스터(75), 및 플로팅 디퓨전(76)을 공유한다.
이 예에서는, CMOS 센서(51)에 의해 촬상되는 화상의 구성 요소인 화소를 광전 변환을 하는 포토 다이오드(71)와 전하를 전송하는 전송 트랜지스터(72)를 가지는 화소(61)로서 규정한다. 하지만, 하드웨어적인 화소는 포토 다이오드와 전송 트랜지스터를 포함할 뿐만 아니라, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터, 및 플로팅 디퓨전도 포함한다. 예를 들면, 2개의 수평 픽셀과 2개의 수직 픽셀로 이루어진 4개의 화소, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터, 및 플로팅 디퓨전으로 구성된 구성요소를, 이하, 적용할 수 있는 경우에 2 x 2 공유 화소"라고 한다.
즉, 예를 들면, 도 6에서 점선으로 둘러싸인 화소(611, 1), 화소(612, 1), 화소(611, 2), 및 화소(612, 2)가 1개의 2 x 2 공유 화소를 구성하고, 화소(613, 1), 화소(614, 1), 화소(613, 2), 및 화소(614, 2)가 1개의 2 x 2 공유 화소를 구성하며, 이하 마찬가지로, 화소(61m-1, n-1), 화소(61m, n-1), 화소(61m-1, n), 및 화소(61m, n)가 1개의 2 x 2 공유 화소를 구성하고 있다.
화소(611, 1 내지 61m, n)는 2열의 포토 다이오드(61)에 축적된 전하에 대응하는 화소 신호를 1개의 수직 신호선(63)에 출력한다. 즉, 1번째 열의 화소(611, 1 내지 611, n)와 2번째 열의 화소(612, 1 내지 612, n)는 수직 신호선(631)에 화소 신호를 출력하고, 3번째 열의 화소(613, 1 내지 613, n)와 4번째 열의 화소(614, 1 내지 614, n)는 수직 신호선(632)에 화소 신호를 출력하며, 이하 마찬가지로, m-1번째 열의 화소(61m-1, 1 내지 61m-1, n)와 m번째 열의 화소(61m, 1 내지 61m, n)는 수직 신호선(63m/2)에 화소 신호를 출력한다.
수평 신호선(621 내지 62n)은 행 스캐너(53)를 수평 방향의 화소(611, 1 내지 61m, n)와 접속한다. 즉, 수평 신호선(621)에는 화소 (611, 1 내지 61m, 1)이 접속되고, 수평 신호선(622)에는 화소(611, 2 내지 61m, 2)가 접속되며, 이하 마찬가지로, 수평 신호선(62n)에는, 화소(611, n 내지 61m, n)가 접속된다.
수직 신호선(631 내지 63m/2)은 열 처리 유닛(17)을 화소(611, 1 내지 61m, n)의 수직 방향의 2열과 접속한다. 즉, 수직 신호선(631)에는 화소(611, 1 내지 611, n)와 화소(612, 1 내지 612, n)가 접속되고, 수직 신호선(632)에는 화소(613, 1 내지 613, n)와 화소(614, 1 내지 614, n)가 접속되며, 이하 마찬가지로, 수직 신호선(63m/2)에는 화소(61m-1, 1 내지 61m-1, n)와 화소(61m, 1 내지 61m, n)가 접속된다.
부하 MOS(551 내지 55m/2)의 드레인은 수직 신호선(631 내지 63m/2)에 접속되고, 게이트에는 바이어스 전압이 인가되고, 소스는 접지되어 있다. 화소(611, 1 내지 61m, n) 각각의 증폭 트랜지스터(74)(도 7)와 부하 MOS는 소스 폴로어 회로를 구성한다.
DAC(56)는 타이밍 제어기(52)로부터의 타이밍 신호 등에 따라 램프 신호를 생성하고, 램프 신호를 열 처리 유닛(57)에 공급한다.
열 처리 유닛(57)에는, m/2개의 ADC(641 내지 64m/2)가 병렬로 배치되어 있다.
ADC(641 내지 64m/2)는 수직 신호선(631 내지 63m/2)에 각각 접속되어 있고, DAC(56)로부터 공급되는 램프 신호를 사용하여, 수직 신호선(631 내지 63m/2)을 통하여 공급되는 화소 신호를 A/D 변환한다.
ADC(641 내지 64m/2) 각각은, 비교기, 카운터, 스위치, 및 메모리를 포함한다. 즉, ADC(641)는 비교기(651), 카운터(CNT)(661), 스위치(671), 및 메모리(681)를 가지고, ADC(642)는 비교기(652), 카운터(662), 스위치(672), 및 메모리(682)를 가지며, 이하 마찬가지로, ADC(64m/2)는 비교기(65m/2), 카운터 (66m/2), 스위치(67m/2), 및 메모리(68m/2)를 가진다.
화소 신호는 화소(61m, 1 내지 61m, n)로부터 수직 신호선(631 내지 63m/2)을 통하여 비교기(651 내지 65m/2)에 공급되고, 램프 신호는 DAC(56)로부터 공급된다.
비교기(651 내지 65m/2)는 수직 신호선(631 내지 63m/2)을 통하여 공급되는 화소 신호와 DAC(56)로부터 공급되는 램프 신호를 비교하고, 비교 결과를 나타내는 비교 신호를 카운터(661 내지 66m/2)에 공급한다. 즉, 비교기(651)는 수직 신호선(631)을 통하여 화소(611, 1 내지 611, n) 및 화소(612, 1 내지 612, n)로부터 공급되는 화소 신호와 DAC(56)로부터의 램프 신호와의 비교 신호를, 카운터(661)에 공급한다.
비교기(652)는 수직 신호선(632)을 통하여 화소(613, 1 내지 613, n 및 화소(614, 1 내지 614, n)로부터 공급되는 화소 신호와 DAC(56)로부터의 램프 신호와의 비교 신호를, 카운터(662)에 공급하고, 이하 마찬가지로, 비교기(65m/2)는 수직 신호선(63m/2)을 통하여 화소(61m-1, 1 내지 61m-1, n) 및 화소(61m, 1 내지 61m, n)로부터 공급되는 화소 신호와 DAC(56)로부터의 램프 신호와의 비교 신호를, 카운터(66m/2)에 공급한다.
카운터(661 내지 66m/2)는 타이밍 제어기(52)로부터 클록 신호를 공급받고, 비교기(651 내지 65m/2)로부터의 비교 신호에 기초하여 그 클록 신호를 카운트한다. 카운터(661 내지 66m/2)에 의한 클록 신호의 카운트 결과를 나타내는 카운트값이, 화소 신호를 A/D 변환하여 얻은 화소 데이터로서, 스위치(671 내지 67m/2)를 통하여 메모리(681 내지 68m/2)에 공급된다.
스위치(671 내지 67m/2)는 타이밍 제어기(52)로부터의 타이밍 신호에 따라, 메모리(681 내지 68m/2)를 카운터(661 내지 66m/2)와 접속한다.
메모리(681 내지 68m/2)는 카운터(661 내지 66m/2)로부터 공급되는 화소 데이터를 일시적으로 기억하고, 그 화소 데이터를 열 스캐너(58)의 제어 하에 수평 출력선(59)에 출력한다.
열 스캐너(58)는 메모리(681 내지 68m/2)에 기억되어 있는 화소 데이터를 미리 정해진 타이밍에서, 수평 출력선(59)에 차례로 출력한다.
수평 출력선(59)은 후단의 화상 처리 유닛 등에 접속되고, 메모리(681 내지 68m/2)로부터 출력되는 화소 데이터를 화상 처리 회로 등에 공급한다.
전술한 바와 같이, CMOS 센서(51)에서는, 화소(611, 1 내지 61m, n)의 2열이 1개의 수직 신호선(63)에 동시에 접속되고, 2열의 화소 신호가 1개의 ADC(64)에 의해 A/D 변환된다.
다음에, 도 7을 참조하여, 4개의 화소로 구성되는 2 x 2 공유 화소에 대하여 설명한다.
도 7에 나타낸 바와 같이, 2 x 2 공유 화소는, 4개의 화소(61a 내지 61d)에 의해 구성되어 있다. 화소(61a)는 N번째 행의 기수열의 화소이고, 화소(61b)는 N번째 행의 우수열의 화소이며, 화소(61c)는 N+1번째 행의 기수열의 화소이고, 화소(61d)는 N+1번째 행의 기수열의 화소이다.
화소(61a)는 포토 다이오드(71a) 및 전송 트랜지스터(72a)를 포함하고, 화소(61b)는 포토 다이오드(71b) 및 전송 트랜지스터(72b)를 포함한다. 화소(61c)는 포토 다이오드(71c) 및 전송 트랜지스터(72c)를 포함하고, 화소(61d)는 포토 다이오드(71d) 및 전송 트랜지스터(72d)를 포함한다.
또, 2 x 2 공유 화소에서, 4개의 화소(61a 내지 61d)는 리셋 트랜지스터(73), 증폭 트랜지스터(74), 선택 트랜지스터(75), 및 플로팅 디퓨전(76)을 공유한다. 즉, 포토 다이오드(71a 내지 71d)는 전송 트랜지스터(72a 내지 72d)를 통하여 플로팅 디퓨전(76)에 접속되어 있다.
플로팅 디퓨전(76)이 리셋 트랜지스터(73)를 제어하는 리셋 신호 RST(N)에 따라 미리 정해진 기준 전위로 클램프된 후, 전송 트랜지스터(72a)를 제어하는 전송 신호 TR1(N)에 따라 포토 다이오드(71a)에 의해 생성된 전하가, 플로팅 디퓨전(76)에 전송되어, 축적된다. 플로팅 디퓨전(76)에 축적된 전하는 선택 트랜지스터(75)를 통하여 화소(61a)의 화소 신호로서, 수직 신호선(63)에 출력된다.
화소(61a)의 화소 신호의 출력에 이어서, 플로팅 디퓨전(76)이 리셋 트랜지스터(73)을 제어하는 리셋 신호 RST(N)에 따라 미리 정해진 기준 전위로 클램프된 후, 전송 트랜지스터(72b)를 제어하는 전송 신호 TR2(N)에 따라 포토 다이오드(71b)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송되고, 화소(61a)와 마찬가지로, 화소(61b)의 화소 신호가 수직 신호선(63)에 출력된다. 이하 마찬가지로, 포토 다이오드(71c)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송되고, 화소(61c)의 화소 신호가 수직 신호선(63)에 출력되며, 포토 다이오드(71d)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송되고, 화소(61d)의 화소 신호가 수직 신호선(63)에 출력된다.
전술한 바와 같이, 4개의 화소(61a 내지 61d)로 구성되는 2 x 2 공유 화소에서, 플로팅 디퓨전(76)과 수직 신호선(63)이 화소(61a 내지 61d)를 위해 제공된다.
도 8은 CMOS 센서(51)의 동작을 설명하는 타이밍 차트이다.
N번째 행의 화소 신호를 판독하는 1H 기간이 개시되면, 도 7에 나타낸 선택 트랜지스터(75)를 제어하는 선택 신호 SEL(N)이 L 레벨에서 H 레벨로 천이하여, 도 7에 나타낸 화소(61a 내지 61d)로 구성되는 2 x 2 공유 화소로부터의 화소 신호의 판독을 개시한다.
선택 신호 SEL(N)이 L 레벨에서 H 레벨로 천이한 후, 리셋 트랜지스터(73)를 제어하는 리셋 신호 RST(N)이 펄스형으로 H 레벨로 되고, 이 리셋 신호 RST(N)에 따라 플로팅 디퓨전(76)이 미리 정해진 기준 전위로 클램프되어, 리셋 레벨(P상(phase))의 A/D 변환이 수행된다.
그 후, 전송 트랜지스터(72a)를 제어하는 전송 신호 TR1(N)이 펄스형으로 H 레벨로 되고, 이 전송 신호 TR1(N)에 따라 화소(61a)의 포토 다이오드(71a)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송되어, 데이터 레벨(D상)의 A/D 변환이 수행된다.
이하, 리셋 레벨의 A/D 변환 및 데이터 레벨의 A/D 변환에 대하여 설명한다.
도 8의 아래로부터 2번째 필드에 나타낸 바와 같이, 플로팅 디퓨전(76)이 미리 정해진 기준 전위로 클램프되면, 그 기준 전위에 대응하는 화소 신호가 출력된다. 그 후, 포토 다이오드(71a)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송되면, 그 전하에 대응하는 화소 신호가 출력된다.
화소 신호는 선택 트랜지스터(75) 및 수직 신호선(63)을 통하여, 비교기(65)(도 6)의 한 단자에 입력된다. 도 8의 가장 아래의 필드에 나타낸 램프 신호는 비교기(65)의 다른 단자에 공급된다.
비교기(65)는 양쪽의 입력 단자를 그 내부에서 숏(short)시켜 입력 단자들의 전위를 리셋하고 후, 화소 신호와 램프 신호를 비교한다. 비교기(65)는, 그 비교 결과를 나타내는 비교 결과 신호를 카운터(66)에 공급한다. 예를 들면, 비교기(65)는, 화소 신호가 램프 신호 이상이면 L 레벨의 비교 결과 신호를 출력하고, 화소 신호가 램프 신호 미만이면 H 레벨의 비교 결과 신호를 출력한다. 즉, 비교기(65)는, 램프 신호의 전압이 일정한 기울기로 강하하는 동안에, 램프 신호와 화소 신호가 일치했을 때, H 레벨에서 L 레벨로 천이하는 비교 결과 신호를 출력한다.
카운터(66)는, 리셋 레벨의 화소 신호가 출력되는 동안에, 램프 신호가 일정한 기울기로 강하를 개시한 시각으로부터, 비교 결과 신호가 H 레벨에서 L 레벨로 천이하는 시각까지의 카운트값(시간)을, 리셋 레벨의 화소 신호의 A/D 변환값으로 사용한다. 카운터(66)는, 데이터 레벨의 화소 신호가 출력되는 동안에, 램프 신호가 일정한 기울기로 강하를 개시한 시각으로부터, 비교 결과 신호가 H 레벨에서 L 레벨로 천이하는 시각까지의 카운트값을, 데이터 레벨의 화소 신호의 A/D 변환값으로 사용한다.
리셋 레벨의 화소 신호의 A/D 변환값과 데이터 레벨의 화소 신호의 A/D 변환값과의 차이값(difference)은, 화소 데이터로서 메모리(68)(도 6)에 기억된다.
전술한 바와 같이 하여, 화소(61a)로부터 판독된 화소 신호가 A/D 변환되고, 화소(61a)의 화소 데이터가 메모리(68)에 기억된다. 그 후, 리셋 트랜지스터(73)를 제어하는 리셋 신호 RST(N)이 펄스형으로 H 레벨로 되고, 이 리셋 신호 RST(N)에 따라 플로팅 디퓨전(76)이 미리 정해진 기준 전위로 클램프된다. 즉, 화소(61a)의 포토 다이오드(71a)에 의해 생성되어 플로팅 디퓨전(76)에 축적되어 있던 전하가 리셋된다.
그 후, 전송 트랜지스터(72b)를 제어하는 전송 신호 TR2(N)이 펄스형으로 H 레벨로 되고, 이 전송 신호 TR2(N)에 따라 화소(61b)의 포토 다이오드(71b)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송된다. 그 후, 화소(61a)로부터 판독된 화소 신호의 A/D 변환과 마찬가지로, 화소(61b)로부터 판독된 화소 신호가 A/D 변환된다. 화소(61b)의 화소 신호가 A/D 변환되는 것과 병행하여, 메모리(68)에 기억되어 있는 화소(61a)의 화소 데이터가 열 스캐너(58)의 제어 하에 수평 출력선(59)에 출력된다.
N번째 행의 화소 신호를 판독하는 1H 기간이 종료되면, N+1번째 행의 화소 신호를 판독하는 다른 1H 기간이 개시된다. 리셋 트랜지스터(73)를 제어하는 리셋 신호 RST(N)이 펄스형으로 H 레벨로 되어, 화소(61b)의 포토 다이오드(71b)에 의해 생성되어 플로팅 디퓨전(76)에 축적되어 있던 전하를 리셋시킨다.
그 후, 전송 트랜지스터(72c)를 제어하는 전송 신호 TR3(N)이 펄스형으로 H 레벨로 되고, 이 전송 신호 TR3(N)에 따라 화소(61c)의 포토 다이오드(71c)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송된다. 화소(61c)의 화소 신호가 A/D 변환되는 것과 병행하여, 메모리(68)에 기억되어 있는 화소(61b)의 화소 데이터가 열 스캐너(58)의 제어 하에 수평 출력선(59)에 출력된다.
그 후, 리셋 트랜지스터(73)를 제어하는 리셋 신호 RST(N)이 펄스형으로 H 레벨로 되어, 화소(61c)의 포토 다이오드(71c)에 의해 생성되어 플로팅 디퓨전(76)에 축적되어 있던 전하를 리셋시킨다.
그 후, 전송 트랜지스터(72d)를 제어하는 전송 신호 TR4(N)이 펄스형으로 H 레벨로 되고, 이 전송 신호 TR4(N)에 따라 화소(61d)의 포토 다이오드(71d)에 의해 생성된 전하가 플로팅 디퓨전(76)에 전송된다. 화소(61d)의 화소 신호가 A/D 변환되는 것과 병행하여, 메모리(68)에 기억되어 있는 화소(61c)의 화소 데이터가, 열 스캐너(58)의 제어 하에 수평 출력선(59)에 출력된다. 메모리(68)에 기억되어 있는 화소(61d)의 화소 데이터는, 다음의 1H 기간 동안에, 수평 출력선(59)에 출력된다.
전술한 바와 같이, CMOS 센서(51)에서는, 1H 기간 동안에, ADC(64)가 2회의 A/D 변환을 수행하여 1행에 대한 화소 데이터를 출력한다.
도 8의 가장 위의 필드에 나타낸 바와 같이, CMOS 센서(51)는, N번째 행의 기수열의 화소(61a), N번째 행의 우수열의 화소(61b), N+1번째 행의 기수열의 화소(61c), 그리고, N+1번째 행의 우수열의 화소(61d)의 순서로, 화상 신호를 판독하여 A/D 변환한다. N번째 행의 기수열의 화소(61a), N번째 행의 우수열의 화소(61b), N+1번째 행의 기수열의 화소(61c), 그리고, N+1번째 행의 우수열의 화소(61d)의 순서로, 화소 데이터가 수평 출력선(59)에 출력된다. 즉, CMOS 센서(51)에서는, 기수열의 화소 데이터가 출력된 다음에 우수열의 화소 데이터가 출력되므로, 후단의 처리 회로는 화소 데이터의 순서를 재배열하여 화소와 동일한 순서의 화소 데이터로 만들어 화상을 형성한다.
1개의 ADC(64)가 2열의 화소 신호를 A/D 변환하기 때문에, 화소(611, 1 내지 61m, n)의 피치의 2배의 피치로 ADC(641 내지 64m/2)를 병렬로 배치할 수 있다. 화소(611, 1 내지 61m, n)의 피치가 좁더라도, ADC(641 내지 64m/2)를 용이하게 레이아웃할 수 있다. ADC(64)의 수는, ADC(64)가 2열의 화소에 의해 공유되지 않는 경우에 비해 절반으로 할 수 있다. 처리 유닛(57)의 면적이 감소되므로, CMOS 센서(51)를 소형화할 수 있다. ADC(64)의 수가 감소되므로, 화상에 줄무늬가 나타나는 등의 스트리킹 특성(streaking characteristic)에 대해도 유리하다.
또, 도 7을 참조하여 설명한 바와 같이, 4개의 화소(61a 내지 61d)가 리셋 트랜지스터(73), 증폭 트랜지스터(74), 및 선택 트랜지스터(75)를 공유하므로, 이 들 트랜지스터를 공유하지 않은 경우보다, 트랜지스터의 수를 감소시킬 수 있다. 그러므로, 포화 전하량 및 감도와 같은 촬상 특성을 개선할 수 있다. CMOS 센서(51)을 소형화하더라도, 각 화소의 개구율(aperture ratio)을 증가시킴으로써, 화질의 열화를 억제할 수 있다.
또한, CMOS 센서(51)에서는, 도 3을 참조하여 설명한 바와 같이, 열 처리 유닛을 2개의 구역에 배치함으로써 유발될 화질의 열화가 발생하지 않는다. 또, 도 4를 참조하여 설명한 바와 같은, 아날로그 화소 신호를 커패시터에 유지함으로써 유발될 문제도 발생하지 않는다.
또, CMOS 센서(51)에서는, 전술한 바와 같이, 각 화소로부터 화소값을 차례로 판독하는 외에, 복수의 화소로부터 출력되는 전하를 플로팅 디퓨전(76)으로 가산하여, 그 가산된 전하에 대응하는 화소 신호를 판독할 수 있다.
도 9는 CMOS 센서(51)의 동작의 다른 예를 설명하는 타이밍 차트이다.
도 9를 참조하여, 수평 방향으로 배치된 2개의 화소의 전하를 가산, 예를 들면 도 7에 나타낸 화소(61a, 61b)의 전하를 가산하고, 화소(61c, 61d)의 전하를 가산하는 예에 대하여 설명한다.
선택 신호 SEL(N)이 L 레벨에서 H 레벨로 천이한 후, 리셋 신호 RST(N)이 펄스형으로 H 레벨로 되고, 플로팅 디퓨전(76)이 미리 정해진 기준 전위로 클램프되어 리셋 레벨의 A/D 변환을 수행한다.
그 후, 전송 신호 TR1(N)과 전송 신호 TR2(N)이 동시에 펄스형으로 H 레벨로 되고, 이 전송 신호 TR1(N)과 전송 신호 TR2(N)에 따라, 포토 다이오드(71a, 71b) 에 의해 생성된 전하가 플로팅 디퓨전(76)에 동시에 전송된다.
그 결과, 플로팅 디퓨전(76)에서, 포토 다이오드(71a, 71b)에 의해 생성된 전하가 가산되고, 그 가산된 전하에 대응하는 화소 신호를 사용하여, 데이터 레벨의 A/D 변환이 수행된다. 리셋 레벨의 A/D 변환값과 데이터 레벨의 A/D 변환값과의 차이값은, 화소 데이터로서 메모리(68)에 기억된다.
N번째 행의 화소 신호를 판독하는 1H 기간이 종료한 후, 리셋 신호 RST(N)이 펄스형으로 H 레벨로 되고, 플로팅 디퓨전(76)이 미리 정해진 기준 전위로 클램프되어, 즉 축적되어 있던 전하가 리셋되어, 리셋 레벨의 A/D 변환을 수행한다.
그 후, 포토 다이오드(71a, 71b)를 가산하여 얻은 화소 신호의 A/D 변환과 마찬가지로, 포토 다이오드(71c, 71d)에 의해 생성된 전하가 가산되고, 그 가산된 전하에 대응하는 화소 신호를 사용하여, 데이터 레벨의 A/D 변환이 수행된다.
포토 다이오드(71c, 71d)를 가산하여 얻은 화소 신호의 A/D 변환과 병행하여, 포토 다이오드(71a, 71b)를 가산하여 얻은 화소 신호의 A/D 변환에 의해 얻은 화소 데이터가, 메모리(68)로부터 수평 출력선(59)에 출력된다. 포토 다이오드(71c, 71d)의 가산하여 얻은 화소 신호의 A/D 변환에 의해 얻은 화소 데이터는, 다음의 1H 기간 동안에 출력된다.
전술한 바와 같이, 2개의 화소로부터의 전하를 플로팅 디퓨전(76)에서 가산하고, 그 가산된 전하에 대응하는 화소 신호를 판독한다. 그러므로, 화상을 촬영하는 프레임 레이트(frame rate)를 2배로 할 수 있다.
전하가 플로팅 디퓨전(76)에서 가산되므로, 예를 들면 2개의 화소로부터의 화소 신호를 A/D 변환한 후에, 디지털 방식으로 화소 데이터를 가산하는 경우보다, A/D 변환 처리의 횟수를 줄일 수 있고 노이즈를 감소시킬 수 있다. 더욱 구체적으로는, A/D 변환 처리 시에, 화상 신호에 포함되어 있는 노이즈는 제곱(square)으로 증가하므로, A/D 변환 처리의 횟수가 줄어듦에 따라, 증폭 트랜지스터(74)에 의한 노이즈, 및 ADC(64)에 의한 노이즈를 1/√2로 감소시킬 수 있다.
도 10은 다른 실시예에 따른 CMOS 센서의 구성예를 나타낸 블록도이다.
도 10에서, CMOS 센서(51')는 타이밍 제어기(52), 행 스캐너(53), 화소 어레이(54), m/2개의 부하 MOS(551 내지 55m/2), DAC(56), 열 처리 유닛(57'), 열 스캐너(58), 및 수평 출력선(59)을 포함한다. 도 10에서, 도 6에 나타낸 CMOS 센서(51)와 같은 구성요소는 동일한 도면부호를 부여하고, 적절한 경우에 이하에서는 그에 대한 설명을 생략한다.
즉, 도 10에 나타낸 CMOS 센서(51')는 타이밍 제어기(52), 행 스캐너(53), 화소 어레이(54), m/2개의 부하 MOS(551 내지 55m/2), DAC(56), 열 스캐너(58), 및 수평 출력선(59)을 포함한다는 점에서, 도 6에 나타낸 CMOS 센서(51)와 비슷하다. CMOS 센서(51')는 CMOS 센서(51)의 열 처리 유닛과는 상이한 열 처리 유닛(57')을 포함한다.
열 처리 유닛(57')은 m/2개의 ADC(641'내지 64m/2')가 병렬로 배치되어 있다. 각각의 ADC(641'내지 64m/2')는 비교기, 카운터, 2개의 스위치, 및 2개의 메모리를 포함한다.
즉, ADC(641')는 비교기(651), 카운터(CNT)(661), 2개의 스위치(671', 672'), 및 2개의 메모리(681', 682')를 포함한다. ADC(642')는 비교기(652), 카운터(662), 2개의 스위치(673', 674'), 및 2개의 메모리(683', 684')를 포함하고, 이하 마찬가지로, ADC (64m/2')는 비교기(65m/2), 카운터(66m/2), 2개의 스위치(67m-1', 67m'), 및 2개의 메모리(68m-1', 68m')를 포함한다.
이와 같이 구성되어 있는 CMOS 센서(51')에서는, 예를 들면 화소(611, 1 내지 61m, n) 중에서, 기수열의 화소의 화소 데이터 및 우수열의 화소의 화소 데이터를 상이한 메모리에 기억시킬 수 있다.
예를 들면, N번째 행의 화소(611, N 내지 61m, N)를 판독하는 1H 기간 동안에, ADC(641')의 카운터(661)가 1번째 열의 화소(611, N)의 화소 신호를 A/D 변환하면, 스위치(671')가 메모리(681')에 접속되어, 1번째 열의 화소(611, N)의 화소 데이터가 메모리(681')에 기억된다. 카운터(661)가 2번째 열의 화소(612, N)의 화소 신호를 A/D 변환하면, 스위치(672')가 메모리(682')에 접속되어, 2번째 열의 화소(612, N)의 화소 데이터가 메모리(682')에 기억된다.
마찬가지로, ADC(642')에서는, 3번째 열의 화소(613, N)의 화소 데이터가 메모리(683')에 기억되고, 4번째 열의 화소(614, N)의 화소 데이터가 메모리(684')에 기억 된다. ADC(64m')에서는, m-1번째 열의 화소(61m-1, N)의 화소 데이터가 메모리(68m-1')에 기억되고, m번째 열의 화소(61m, N)의 화소 데이터가 메모리(68m')에 기억된다.
이와 같이, 기수열의 화소의 화소 데이터와 우수열의 화소의 화소 데이터를, 상이한 메모리에 기억시킴으로써, 열 스캐너(58)의 제어 하에, 1번째 열의 화소(611, N)의 화소 데이터로부터, m번째 열의 화소(61m, N)의 화소 데이터까지, 수평 출력선(59)에 차례로 출력할 수 있다.
즉, 도 8을 참조하여 설명한 바와 같이, CMOS 센서(51)에서는, 화소의 순서를 재배열하기 위해, 후단의 처리 회로가 화소 데이터의 재배열 처리를 수행한다. CMOS 센서(51')에서는, 화소 데이터가 화소의 순서대로 된다. 그 결과, 화소 데이터의 재배열 처리가 불필요하다.
도 11은, CMOS 센서(51')의 동작의 일례를 설명하는 타이밍 차트이다.
도 11에 나타낸 바와 같이, N번째 행의 화소 신호를 판독하는 1H 기간 동안에, N번째 행의 기수열의 화소(61a)의 화소 신호가 판독된 후, N번째 행의 우수열의 화소(61b)의 화소 신호가 판독된다. 그 후, N+1번째 행의 화소 신호를 판독하는 1H 기간 동안에, N+1번째 행의 기수열의 화소(61c)의 화소 신호가 판독된 후, N+1번째 행의 우수열의 화소(61d)의 화소 신호의 판독과 병행하여, N번째 행의 화소 데이터가 화소의 순서대로 출력된다. N+1번째 행의 화소 데이터는 다음의 1H 기간 동안에, 화소의 순서대로 출력된다. 도 11에서, 선택 신호 SEL(N), 리셋 신호 RST(N), 전송 신호 TR1(N) 내지 TR4(N), 화소 신호, 및 램프 신호는, 도 8의 타 이밍 차트에 나타낸 것과 동일하다.
본 발명의 실시예에서는, 2개의 수직 화소 x 2개의 수평 화소(61a 내지 61d)가 증폭 트랜지스터 등을 공유하는 2 x 2 공유 화소에 대하여 설명하였다. 예를 들면, ADC의 피치를 화소의 피치보다 넓게 하기 위해서는, 적어도 수평 방향의 복수의 화소가 증폭 트랜지스터 등을 공유하면 충분하다. 즉, 수평 방향의 2개의 화소를 가지는 공유 화소가 증폭 트랜지스터 등을 공유하더라도, 2 x 2 공유 화소와 마찬가지로, ADC를 용이하게 레이아웃할 수 있다.
본 발명의 실시예는 전술한 실시예만으로 한정되지 않으며, 본 발명의 요지를 벗어나지 않는 범위에서 각종의 변경이 가능하다.
도 1은 열병렬 ADC를 탑재한 CMOS 센서의 구성예를 나타낸 블록도이다.
도 2는 CMOS 센서(11)의 동작을 설명하는 타이밍 차트이다.
도 3은 CMOS 센서(11')의 구성예를 나타낸 블록도이다.
도 4는 CMOS 센서(11'')의 구성예를 나타낸 블록도이다.
도 5는 플로팅 디퓨전의 공유를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 CMOS 센서의 구성예를 나타낸 블록도이다.
도 7은 4개의 화소로 구성되는 2 x 2 공유 화소를 설명하는 도면이다.
도 8은 CMOS 센서(51)의 동작의 일례를 설명하는 타이밍 차트이다.
도 9는 CMOS 센서(51)의 동작의 다른 예를 설명하는 타이밍 차트이다.
도 10은 CMOS 센서의 다른 실시예에 따른 CMOS 센서의 구성예를 나타낸 블록도이다.
도 11은 CMOS 센서(51')의 동작의 일례를 설명하는 타이밍 차트이다.

Claims (23)

  1. 입사광을 전하로 변환하여 상기 전하를 축적하는 복수의 광전 변환 회로;
    복수의 화소 트랜지스터;
    복수의 제어선; 및
    복수의 A/D(analog-to-digital) 변환 회로;
    를 포함하고,
    상기 복수의 광전 변환 회로 각각은 상기 축적된 전하에 대응하는 화소 신호를 생성하도록 더 구성되고,
    상기 복수의 화소 트랜지스터 각각은 상기 복수의 광전 변환 회로 중 적어도 하나의 광전 변환 회로에 전기적으로 연결되고,
    상기 복수의 제어선 각각은 상기 복수의 화소 트랜지스터 각각의 게이트에 전기적으로 연결되고,
    상기 복수의 A/D 변환 회로 각각은 적어도 2열의 상기 복수의 광전 변환 회로의 사이에 공유되고,
    상기 복수의 A/D 변환 회로 중 적어도 하나의 A/D 변환 회로는, 공통 유닛의 제1 화소행에 포함된 제1 복수의 광전 변환 회로 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하고, 상기 공통 유닛의 제2 화소행에 포함된 제2 복수의 광전 변환 회로 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하며,
    상기 공통 유닛은, 각 행에 적어도 두 개의 광전 변환 회로를 포함하고, 각 열에 적어도 두 개의 광전 변환 회로를 포함하며, 상기 각 행에 포함된 적어도 두 개의 광전 변환 회로 및 상기 각 열에 포함된 적어도 두 개의 광전 변환 회로는 적어도 하나의 화소 트랜지스터를 공유하고,
    상기 복수의 제어선 중 적어도 하나의 제어선은 적어도 수평 방향으로 배치되어 있는,
    화상 촬상 장치.
  2. 제1항에 있어서,
    상기 복수의 A/D 변환 회로 중 적어도 하나의 A/D 변환 회로는,
    상기 화소 신호를 수평 방향으로 판독하는 제1 스캔 기간 동안, 상기 제1 화소행에 포함된 상기 제1 복수의 광전 변환 회로 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하고,
    상기 화소 신호를 수평 방향으로 판독하는 제2 스캔 기간 동안, 상기 제2 화소행에 포함된 상기 제2 복수의 광전 변환 회로 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하는,
    화상 촬상 장치.
  3. 제1항에 있어서,
    상기 공통 유닛이 증폭 트랜지스터를 공유하는, 화상 촬상 장치.
  4. 제3항에 있어서,
    상기 공통 유닛이 리셋 트랜지스터를 공유하는, 화상 촬상 장치.
  5. 제4항에 있어서,
    상기 공통 유닛이 적어도 하나의 플로팅 디퓨전(floating diffusion) 영역을 공유하는, 화상 촬상 장치.
  6. 제3항에 있어서,
    복수의 전송 트랜지스터를 더 포함하고,
    상기 복수의 광전 변환 회로 중 적어도 하나의 광전 변환 회로가 상기 복수의 전송 트랜지스터 중 적어도 하나의 전송 트랜지스터에 전기적으로 연결되는,
    화상 촬상 장치.
  7. 제6항에 있어서,
    상기 축적된 전하의 전송을 제어하는 신호를 전송하는 제어선을 더 포함하고,
    상기 제어선은 상기 증폭 트랜지스터를 공유하는 상기 공통 유닛의 상기 복수의 전송 트랜지스터 각각에 대해 독립적인,
    화상 촬상 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 A/D 변환 회로의 피치(pitch)는 상기 수평 방향(으로 배치된) 상기 광전 변환 회로(의 피치)의 두 배인, 화상 촬상 장치.
  9. 제1항에 있어서,
    상기 적어도 하나의 A/D 변환 회로는
    상기 화소 신호를 수신하는 제1 입력 단자 및 기준 전압을 수신하는 제2 입력 단자를 포함하는 비교 유닛; 및
    측정 유닛
    을 더 포함하고,
    상기 비교 유닛은, 상기 제1 입력 단자에서 생성된 상기 화소 신호를 상기 제2 입력 단자에서 생성된 상기 입력 전압과 비교하고,
    상기 측정 유닛은, 상기 기준 전압이 기설정된 기준 전위에서 변화한 때부터, 상기 비교 유닛이 상기 기준 전압이 상기 화소 신호의 기설정된 범위 내에 있다는 판단을 한 때까지의 시간을 측정하는,
    화상 촬상 장치.
  10. 제1항에 있어서,
    상기 적어도 하나의 A/D 변환 회로는, 상기 수평 방향으로 상기 광전 변환 회로의 순서에 따라 디지털 신호로 변환된 상기 화소 신호를 출력하는, 화상 촬상 장치.
  11. 입사광을 전하로 변환하여 상기 전하를 축적하는 복수의 광전 변환기;
    복수의 화소 트랜지스터;
    복수의 제어선; 및
    복수의 A/D 변환기;
    를 포함하고,
    상기 복수의 광전 변환기 각각은 상기 축적된 전하에 대응하는 화소 신호를 생성하도록 더 구성되고,
    상기 복수의 화소 트랜지스터 각각은 상기 복수의 광전 변환기 중 적어도 하나의 광전 변환기에 전기적으로 연결되고,
    상기 복수의 제어선 각각은 상기 복수의 화소 트랜지스터 각각의 게이트에 전기적으로 연결되고,
    상기 복수의 A/D 변환기 각각은 적어도 2열의 상기 복수의 광전 변환기의 사이에 공유되고,
    상기 복수의 A/D 변환기 중 적어도 하나의 A/D 변환기는, 공통 유닛의 제1 화소행에 포함된 제1 복수의 광전 변환기 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하고, 상기 공통 유닛의 제2 화소행에 포함된 제2 복수의 광전 변환기 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하며,
    상기 공통 유닛은, 각 행에 적어도 두 개의 광전 변환기를 포함하고, 각 열에 적어도 두 개의 광전 변환기를 포함하며, 상기 각 행에 포함된 적어도 두 개의 광전 변환기 및 상기 각 열에 포함된 적어도 두 개의 광전 변환기는 적어도 하나의 화소 트랜지스터를 공유하고,
    상기 복수의 제어선 중 적어도 하나의 제어선은 적어도 수평 방향으로 배치되어 있는,
    화상 촬상 장치.
  12. 제11항에 있어서,
    상기 복수의 A/D 변환기 중 적어도 하나의 A/D 변환기는,
    상기 화소 신호를 수평 방향으로 판독하는 제1 스캔 기간 동안, 상기 제1 화소행에 포함된 상기 제1 복수의 광전 변환기 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하고,
    상기 화소 신호를 수평 방향으로 판독하는 제2 스캔 기간 동안, 상기 제2 화소행에 포함된 상기 제2 복수의 광전 변환기 각각에 의해 생성되는 화소 신호의 A/D 변환을 적어도 한 번 수행하는,
    화상 촬상 장치.
  13. 제11항에 있어서,
    상기 공통 유닛은 증폭 트랜지스터, 리셋 트랜지스터 및 적어도 하나의 플로팅 디퓨전 영역을 공유하는, 화상 촬상 장치.
  14. 제13항에 있어서,
    복수의 전송 트랜지스터를 더 포함하고,
    상기 복수의 광전 변환기 중 적어도 하나의 광전 변환기가 상기 복수의 전송 트랜지스터 중 적어도 하나의 전송 트랜지스터에 전기적으로 연결되는,
    화상 촬상 장치.
  15. 제14항에 있어서,
    상기 축적된 전하의 전송을 제어하는 신호를 전송하는 제어선을 더 포함하고,
    상기 제어선은 상기 증폭 트랜지스터를 공유하는 상기 공통 유닛의 상기 복수의 전송 트랜지스터 각각에 대해 독립적인,
    화상 촬상 장치.
  16. 제11항에 있어서,
    상기 적어도 하나의 A/D 변환기의 피치는 상기 수평 방향(으로 배치된) 상기 광전 변환기(의 피치)의 두 배인, 화상 촬상 장치.
  17. 제11항에 있어서,
    상기 적어도 하나의 A/D 변환기은
    상기 화소 신호를 수신하는 제1 입력 단자 및 기준 전압을 수신하는 제2 입력 단자를 포함하는 비교 유닛; 및
    측정 유닛
    을 더 포함하고,
    상기 비교 유닛은, 상기 제1 입력 단자에서 생성된 상기 화소 신호를 상기 제2 입력 단자에서 생성된 상기 입력 전압과 비교하고,
    상기 측정 유닛은, 상기 기준 전압이 기설정된 기준 전위에서 변화한 때부터, 상기 비교 유닛이 상기 기준 전압이 상기 화소 신호의 기설정된 범위 내에 있다는 판단을 한 때까지의 시간을 측정하는,
    화상 촬상 장치.
  18. 제11항에 있어서,
    상기 적어도 하나의 A/D 변환기는, 상기 수평 방향으로 상기 광전 변환기의 순서에 따라 디지털 신호로 변환된 상기 화소 신호를 출력하는, 화상 촬상 장치.
  19. 제3항에 있어서,
    상기 증폭 트랜지스터에 연결된 제어선이 수평 방향으로 배치되어 있는, 화상 촬상 장치.
  20. 제4항에 있어서,
    상기 증폭 트랜지스터에 연결된 제어선과 상기 리셋 트랜지스터에 연결된 제어선이 수평 방향으로 배치되어 있는, 화상 촬상 장치.
  21. 제5항에 있어서,
    상기 플로팅 디퓨전 영역이,
    각 행에 있는 두 개의 광전 변환 회로 및 각 열에 있는 두 개의 광전 변환 회로에 의해 공유되고,
    각 행의 상기 두 개의 광전 변환 회로 및 각 열의 상기 두 개의 광전 변환 회로의 중앙에 배치되어 있는,
    화상 촬상 장치.
  22. 제1항에 있어서,
    상기 복수의 화소 트랜지스터가 적어도 하나의 리셋 트랜지스터, 증폭 트랜지스터, 전송 트랜지스터 및 선택 트랜지스터를 포함하는,
    화상 촬상 장치.
  23. 제1항에 있어서,
    상기 복수의 제어선이 제1 제어선 및 제2 제어선을 포함하고,
    상기 복수의 화소 트랜지스터가 제1 트랜지스터 및 제2 트랜지스터를 포함하며,
    상기 제1 제어선은 상기 제1 화소 트랜지스터의 게이트에 전기적으로 연결되고,
    상기 제2 제어선은 상기 제2 화소 트랜지스터의 게이트에 전기적으로 연결되는,
    화상 촬상 장치.
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