JP5446717B2

JP5446717B2 - 撮像装置

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Publication number: JP5446717B2
Application number: JP2009242280A
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Inventors: 洋文有馬
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Priority date: 2009-10-21
Filing date: 2009-10-21
Publication date: 2014-03-19
Anticipated expiration: 2029-10-21
Also published as: JP2011091535A

Description

本発明は、画質低下を抑制することができる撮像装置に関する。

従来、撮像素子の画素数の増大に伴い、全ての画素に蓄積された電荷を画像信号として高速に読み出して画像データを取得できる様々な撮像素子が開発されている。

例えば、特許文献１は、１行単位で画素の読み出し処理を行う列並列型Ａ／Ｄ変換回路を備えた撮像素子において、回路規模の増大防止と、各Ａ／Ｄ変換回路の特性のバラツキに伴う変換精度の低下防止とを図る技術を開示している。

特開２００９−１８８８１５号公報

しかしながら、特許文献１のような従来技術では、各Ａ／Ｄ変換回路の特性（例えば、積分非直線性（ＩＮＬ）特性など）を互いに一致させることは困難であり、コスト高を招いてしまう。

また、従来技術では、各Ａ／Ｄ変換回路の特性をたとえ一致させることができたとしても、撮像条件によっては画像に各Ａ／Ｄ変換回路、または、各Ａ／Ｄ変換回路に入力されるまでの各系統の回路特性のバラツキに応じたパターンノイズが重畳し、画質が低下してしまう。

上記従来技術が有する問題に鑑み、本発明の目的は、Ａ／Ｄ変換回路などの特性のバラツキによる画質低下を、回路規模を増大させることなく抑制することができる技術を提供することにある。

本発明の一例の撮像装置は、複数の画素と、複数の画素の電荷を電気信号として伝送する複数の信号線と、複数の信号線を伝送する前記電気信号をデジタル信号に変換する複数の信号変換部と、乱数を発生する乱数発生部と、乱数発生部の乱数に応じて、複数の信号線を伝送する電気信号を複数の信号変換部のいずれかに入力させるように制御する入力制御部と、複数の信号変換部で変換されたデジタル信号に基づいて画像データを生成する制御部と、を備え、制御部は、乱数発生部から乱数を取得して画像データに付加する。

本発明によれば、Ａ／Ｄ変換回路などの特性のバラツキによる画質低下を、回路規模を増大させることなく抑制することができる。

一の実施形態に係る撮像装置１のブロック図一の実施形態の撮像素子１００のブロック図画素３１およびＣＤＳ回路５２の回路図一の実施形態の変形例の撮像素子２００のブロック図他の実施形態のイメージセンサ１２およびＡＦＥ１３のブロック図

《一の実施形態の説明》
図１は、一の実施形態に係る撮像装置１の構成の一例を示すブロック図である。

本実施形態の撮像装置１の構成について説明する。撮像装置１は、撮像光学系１１、イメージセンサ１２、ＡＦＥ１３、ＤＦＥ１４、ＣＰＵ１５、操作部１６、メモリ１７、メディアＩ／Ｆ１８およびタイミングジェネレータ（ＴＧ）２０を有している。ここで、ＤＦＥ１４、メモリ１７、メディアＩ／Ｆ１８およびＴＧ２０は、それぞれＣＰＵ１５に接続されている。

イメージセンサ１２は、撮像光学系１１を通過した光束による被写体の結像を撮像するデバイスである。このイメージセンサ１２の画像信号の出力はＡＦＥ１３に接続されている。なお、本実施形態のイメージセンサ１２は、順次走査方式のイメージセンサ（ＣＣＤなど）であってもよく、ＸＹアドレス方式のイメージセンサ（ＣＭＯＳなど）であってもよい。

後述するように、イメージセンサ１２の受光面には、複数の画素がマトリックス状に配列されている。また、イメージセンサ１２の各画素には、赤色（Ｒ）、緑色（Ｇｒ／Ｇｂ）、青色（Ｂ）のカラーフィルタが公知のベイヤ配列にしたがって配置されている。そのため、イメージセンサ１２の各画素は、カラーフィルタでの色分解によってそれぞれの色に対応する画像信号を出力する。これにより、イメージセンサ１２は、撮像時にカラーの画像を取得できる。

ＡＦＥ１３は、イメージセンサ１２から入力されるアナログの画像信号の増幅やＡ／Ｄ変換などの処理を行うアナログフロントエンド回路である。なお、本実施形態において、ＡＦＥ１３は、後述するように、イメージセンサ１２と同一の基板に配置され撮像素子１００を構成するものとする。

ＤＦＥ１４は、撮像素子１００から出力されるデジタルの画像信号に対して、欠陥画素補正などの信号処理を行うデジタルフロントエンド回路である。このＤＦＥ１４は、本実施形態において撮像素子１００とともに撮像部を構成し、撮像素子１００より出力される画像信号をＲＡＷ画像などの画像データとしてＣＰＵ１５に出力する。

ＣＰＵ１５は、電子カメラ１の各部を統括的に制御するプロセッサである。例えば、ＣＰＵ１５は、操作部１６から撮像指示を受け付けると、ＴＧ２０に対して、イメージセンサ１２、ＡＦＥ１３およびＤＦＥ１４に被写体像を撮像させるタイミングパルスを出力させる。

操作部１６は、例えば、記録モードの切換入力や、記憶媒体１９への記録を伴う静止画像の撮像指示などをユーザから受け付ける。

メモリ１７は、ＣＰＵ１５によって実行される各種のプログラムなどを記憶する不揮発性のフラッシュメモリである。また、メモリ１７は画像ファイルなどを一時的に記憶する記憶領域を有する。

メディアＩ／Ｆ１８には、不揮発性の記憶媒体１９を着脱可能に接続できる。そして、メディアＩ／Ｆ１８は、記憶媒体１９に対してデータの書き込み／読み込みを実行する。上記の記憶媒体１９は、ハードディスクや、半導体メモリを内蔵したメモリカードなどで構成される。なお、図１では記憶媒体１９の一例としてメモリカードを図示する。

次に、図２は、本実施形態のイメージセンサ１２およびＡＦＥ１３を、同一の基板に配置して構成される撮像素子１００の構成の一例を示す。なお、イメージセンサ１２、ＡＦＥ１３およびＤＦＥ１４を同一の基板に配置して、撮像素子１００を構成するようにしてもよい。

図２に示すように、撮像素子１００は、イメージセンサ１２に相当する部分に、受光面３０にＮ行Ｍ列のマトリクス状に配置された複数の画素３１を有する。図２は、そのＮ×Ｍ個の画素３１のうち一部を示す。ここで、ｎは１からＮまでの自然数、ｍは１からＭまでの自然数である。画素３１は、例えば、図３（ａ）に示すように、フォトダイオードＰＤ、増幅用トランジスタＡＭＰ、選択用トランジスタＳＥＬおよびリセット用トランジスタＲＥＳから構成される。なお、ＶＤＤは電源、ＦＤはフローティングディフュージョン（浮遊拡散領域）のコンデンサをそれぞれ示す。

画素３１のフォトダイオードＰＤに入射した光は光電変換され電荷として蓄積される。フォトダイオードＰＤに蓄積された電荷は、後述する垂直走査回路４０の選択パルスφＳＥＬ（ｎ）により、コンデンサＦＤに転送されて増幅用トランジスタＡＭＰによって増幅される。そして、電荷は、垂直信号線ＶＬＩＮＥ（ｍ）に画像信号として出力される。一方、画素３１のリセット用トランジスタＲＥＳのゲートに、垂直走査回路４０からのタイミング信号φＲＥＳ（ｎ）が入力されると、コンデンサＦＤをリセット電圧（ＶＤＤ）にリセットする。この時、垂直信号線ＶＬＩＮＥ（ｍ）に出力される信号がダーク信号である。なお、画素３１から出力される画像信号は、ダーク信号が重畳された信号である。

垂直走査回路４０は、画素３１を構成する上記のように各トランジスタを駆動させるために、ＴＧ２０のタイミングパルスに基づいて、選択パルスφＳＥＬおよびリセットパルスφＲＥＳを行信号線３２、３３に出力する。垂直走査回路４０が、例えば、パルスφＳＥＬ（ｎ）またはφＲＥＳ（ｎ）をｎ行目の行信号線３２または行信号線３３に出力すると、不図示の水平走査回路による制御パルスに応じて選択される垂直信号線ＶＬＩＮＥ（ｍ）に、ｎ行目の各画素３１から画像信号またはダーク信号が順次出力される。なお、パルスφＳＥＬおよびφＲＥＳは、高論理レベルが電源電圧ＶＤＤであり、低論理レベルが接地電圧と等しいパルスである。また、本実施形態の水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、４列単位で各行の画素３１の画像信号またはダーク信号を垂直信号線ＶＬＩＮＥ（ｍ）に出力させるように制御パルスを出力するものとする。

次に、垂直信号線ＶＬＩＮＥ（ｍ）に出力され伝送する画像信号およびダーク信号に対して処理を施すＡＦＥ１３に相当する部分について説明する。図２に示すように、撮像素子１００のＡＦＥ１３に相当する部分は、ゲインアンプ５１、相関二重サンプリング回路（ＣＤＳ回路）５２、マルチプレクサ（ＭＵＸ）５３、Ａ／Ｄ変換器５４ａ〜５４ｄ、デマルチプレクサ（ＤＥＭＵＸ）５５、乱数発生器５６から構成される。

ゲインアンプ５１は、垂直信号線ＶＬＩＮＥ（ｍ）を伝送する画素３１からの画像信号およびダーク信号を増幅する。

ＣＤＳ回路５２は、例えば、図３（ｂ）に示すような回路構成を有する。ＣＤＳ回路５２のスイッチＳＷ６０及びスイッチＳＷ６１は、ＴＧ２０が発するタイミングパルスに応じてＯＮ／ＯＦＦ制御される。これにより、コンデンサＣ_ｓｉｇには画像信号が、および、コンデンサＣ_ｄａｒｋにはダーク信号が、それぞれ時分割で入力保持される。ＣＤＳ回路５２は、重畳するダーク信号成分を差し引いた画像信号を、ＯＰアンプ６２からＭＵＸ５３へ出力する。

ＭＵＸ５３は、４入力に対して１出力するマルチプレクサが４つ配置されたものである。これら４つのマルチプレクサが、後述する乱数発生器５６が出力する乱数値に応じて切り替わることで、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に出力される画像信号は、Ａ／Ｄ変換器５４ａ〜５４ｄのいずれかに入力するように制御される。そして、Ａ／Ｄ変換器５４ａ〜５４ｄは、アナログの画像信号をデジタルの画像信号に変換して出力する。

ＤＥＭＵＸ５５は、１入力に対して４出力するデマルチプレクサが４つ配置されたものである。これら４つのデマルチプレクサが、後述する乱数発生器５６がＭＵＸ５３に出力する同じ乱数に応じて切り替わることで、Ａ／Ｄ変換器５４ａ〜５４ｄから出力されるデジタルの画像信号の配列は、上記４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に出力されたアナログの画像信号の配列と一致するように制御される。なお、本実施形態のＤＥＭＵＸ５５は、ＭＵＸ５３による制御の後で、かつ各Ａ／Ｄ変換器５４ａ〜５４ｄからデジタルの画像信号が出力されるまでに、乱数に応じて、４つのデマルチプレクサの切り替えを制御するものとする。ただし、ＤＥＭＵＸ５５は、ＭＵＸ５３と同時に制御してもよい。

乱数発生器５６は、ＴＧ２０のタイミングパルスに基づいて、乱数を発生させて出力する。

次に、本実施形態に係る撮像装置１による撮像動作の一例として、全画素読み出しによる静止画の撮像について説明する。なお、上述したように、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に、各行の画素３１から画像信号およびダーク信号が出力されることから、本実施形態の撮像素子１００は、ＤＥＭＵＸ５５が出力する４つのデジタルの画像信号を、４チャンネルでＤＦＥ１４に出力する出力部（不図示）を有するものとする。

ユーザにより撮像装置１の操作部１６のレリーズ釦が全押しされると、ＣＰＵ１５は、被写体の撮像指示が出されたと判定する。ＣＰＵ１５は、ＴＧ２０を介して、撮像素子１００に対して受光面３０に結像した被写体を撮像させる指示を出力する。

撮像素子１００の垂直走査回路４０は、ＴＧ２０から撮像指示であるタイミングパルスを受けると、１行目からＮ行目までシフトしながら各行に、選択パルスφＳＥＬ（ｎ）とリセットパルスφＲＥＳ（ｎ）とを順次出力する。

水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、選択パルスφＳＥＬ（ｎ）が出力されたｎ行目の画素３１の電荷を画像信号として、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に出力させる制御パルスを出力する。同時に、乱数発生器５６は、ＴＧ２０のタイミングパルスに基づいて、乱数を発生させて、ＭＵＸ５３およびＤＥＭＵＸ５５に出力する。

４列の垂直信号線ＶＬＩＮＥ（ｍ）に出力された画像信号は、ゲインアンプ５１で増幅され、ＣＤＳ回路５２のコンデンサＣ_ｓｉｇに入力保持される。次に、水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、リセットパルスφＲＥＳ（ｎ）が出力されたｎ行目の画素３１からダーク信号を、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に出力させる制御パルスを出力する。４列の垂直信号線ＶＬＩＮＥ（ｍ）に出力されたダーク信号は、ゲインアンプ５１で増幅され、ＣＤＳ回路５２のコンデンサＣ_ｄａｒｋに入力保持される。そして、各垂直信号線ＶＬＩＮＥ（ｍ）のＣＤＳ回路５２は、重畳するダーク信号成分が差し引かれた画像信号を、ＯＰアンプ６２からＭＵＸ５３へ出力する。

ＭＵＸ５３は、４列の垂直信号線ＶＬＩＮＥ（ｍ）の各ＣＤＳ回路５２からの画像信号を、いずれかのＡ／Ｄ変換器５４ａ〜５４ｄに入力させるために、乱数発生器５６から出力される乱数に応じて、４つのマルチプレクサの切り替えを制御する。すなわち、ＭＵＸ５３は、乱数発生器５６から出力される乱数に応じて、例えば、最初の４列である垂直信号線ＶＬＩＮＥ（１）〜（４）を伝送する画像信号に対して、４つのマルチプレクサを、図２に示すようなスイッチングのパターンとなるように制御する。各垂直信号線ＶＬＩＮＥ（１）〜（４）の画像信号は、各Ａ／Ｄ変換器５４ａ〜５４ｄに入力され、アナログからデジタルの画像信号に変換される。各垂直信号線ＶＬＩＮＥ（１）〜（４）の画像信号は、ＤＥＭＵＸ５５に入力される。

ＤＥＭＵＸ５５は、ＭＵＸ５３による制御の後で、かつ上記Ａ／Ｄ変換器５４ａ〜５４ｄからデジタルの画像信号が出力されるまでに、乱数発生器５６の乱数に応じて、４つのデマルチプレクサの切り替えを制御する。すなわち、ＤＥＭＵＸ５５は、ＭＵＸ５３に入力される垂直信号線ＶＬＩＮＥ（１）〜（４）を伝送する画像信号の配列と、撮像素子１００が後段のＤＦＥ１４へ４チャンネルで出力されるデジタルの画像信号の配列とが一致するように、４つのデマルチプレクサを図２に示すパターンとなるように制御する。これにより、ＤＦＥ１４は、ｎ行目の画素３１の並びの順番で画像信号を取得することができる。撮像素子１００の不図示の出力部は、垂直信号線ＶＬＩＮＥ（１）〜（４）を伝送したｎ行目の画素３１の画像信号をＤＦＥ１４へ送信する。

次に、水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、例えば、ＤＥＭＵＸ５５の制御後で、撮像素子１００の出力部（不図示）が垂直信号線ＶＬＩＮＥ（１）〜（４）の画像信号をＤＦＥ１４へ送信する前に、垂直信号線ＶＬＩＮＥ（５）〜（８）を選択する制御パルスを出力する。同時に、乱数発生器５６は、ＴＧ２０のタイミングパルスに基づいて、新たな乱数を発生させて、ＭＵＸ５３およびＤＥＭＵＸ５５へ出力する。

ＭＵＸ５３は、その新たな乱数の値に応じたスイッチングのパターンになるように、４つのマルチプレクサの切り替えを制御する。例えば、ＭＵＸ５３は、垂直信号線ＶＬＩＮＥ（５）を伝送する画像信号をＡ／Ｄ変換器５４ｂに入力させ、垂直信号線ＶＬＩＮＥ（６）を伝送する画像信号をＡ／Ｄ変換器５４ａに入力させ、垂直信号線ＶＬＩＮＥ（７）を伝送する画像信号をＡ／Ｄ変換器５４ｃに入力させ、垂直信号線ＶＬＩＮＥ（８）を伝送する画像信号をＡ／Ｄ変換器５４ｄに入力させるように制御する。

ＤＥＭＵＸ５５は、ＭＵＸ５３による制御の後で、かつ各Ａ／Ｄ変換器５４ａ〜５４ｄからデジタルの画像信号が出力されるまでに、乱数の値に応じて、ＭＵＸ５３に入力される垂直信号線ＶＬＩＮＥ（５）〜（８）を伝送する画像信号の配列と、後段のＤＦＥ１４へ４チャンネルで出力されるデジタルの画像信号の配列とが一致するように、４つのデマルチプレクサの切り替えを制御する。撮像素子１００の不図示の出力部は、垂直信号線ＶＬＩＮＥ（５）〜（８）を伝送したｎ行目の画素３１の画像信号をＤＦＥ１４へ送信する。

以上の動作が、全ての画素３１の電荷が画像信号として出力されるまで、繰り返し行われる。撮像素子１００の出力部（不図示）から出力された画像信号は、ＤＦＥ１４をパイプライン式に通過してＣＰＵ１５に入力される。そして、ＣＰＵ１５の制御により、ＲＡＷ画像などの所定の形式の画像ファイルが生成され、メモリ１７やカードメモリ１９に記録される。

このように、本実施形態では、乱数発生器５６の乱数に応じて、ＭＵＸ５３が４つのマルチプレクサの切り替えを制御して、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）をランダムにＡ／Ｄ変換器５４ａ〜５４ｄに接続することにより、Ａ／Ｄ変換器５４ａ〜５４ｄのＩＮＬ特性などの特性のバラツキによる、縦筋または横筋などの固定パターンノイズによる画像の画質低下を抑制することができ、画像の観賞性を向上することができる。

また、構造が簡単なＭＵＸ５３およびＤＥＭＵＸ５５とともに、乱数発生器５６が撮像素子１００に追加されるだけであることから、各Ａ／Ｄ変換器５４ａ〜５４ｄごとのオフセット、ゲインなどを微調整する回路を設ける必要が無く、撮像装置１の回路規模増大が防止でき、コスト削減を図ることができる。
《一の実施形態の変形例の説明》
図４は、一の実施形態に係る撮像装置１の変形例として、撮像素子２００を示す。

本実施形態の撮像素子２００は、一の実施形態の撮像素子１００と同様に、イメージセンサ１２とＡＦＥ１３とが同一の基板に配置されたものである。撮像素子２００の各構成要素は、撮像素子１００と同一であり同一の符号を付し説明を省略する。

本実施形態の撮像素子２００が撮像素子１００と異なる点は、ゲインアンプ５１およびＣＤＳ回路５２が、ＭＵＸ５３と各Ａ／Ｄ変換器５４ａ〜５４ｄとの間に配置されることにある。

なお、本実施形態の撮像素子２００を有する撮像装置１の撮像動作は、一の実施形態と同じであることから説明を省略する。

このように、本実施形態では、乱数発生器５６の乱数値に応じて、ＭＵＸ５３が４つのマルチプレクサの切り替えを制御して、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）をランダムに、Ａ／Ｄ変換器５４ａ〜５４ｄだけでなく、ゲインアンプ５１およびＣＤＳ回路５２に接続することにより、Ａ／Ｄ変換器５４ａ〜５４ｄのＩＮＬ特性などの特性だけでなく、ゲインアンプ５１およびＣＤＳ回路５２の特性のバラツキによる、縦筋または横筋などの固定パターンノイズによる画像の画質低下をより抑制することができ、画像の観賞性を向上することができる。

また、構造が簡単なＭＵＸ５３およびＤＥＭＵＸ５５とともに、乱数発生器５６が撮像素子１００に追加されるだけであることから、各画素３１から読み出されるアナログの系統ごとにオフセット、ゲインなどを微調整する回路を設ける必要が無く、撮像装置１の回路規模増大が防止でき、コスト削減を図ることができる。
《他の実施形態の説明》
図５は、他の実施形態に係る撮像装置１において、イメージセンサ１２とＡＦＥ１３とが別々の基板に配置される場合の一例を示す。

本実施形態のイメージセンサ１２は、図５に示すように、各垂直信号線ＶＬＩＮＥ（ｍ）に、ゲインアンプ５１およびＣＤＳ回路５２を有する。なお、本実施形態のイメージセンサ１２の各構成要素において、撮像素子１００と同じものについては同一の符号を付し説明を省略する。また、イメージセンサ１２は、ＣＤＳ回路５２によって重畳したダーク信号成分が差し引かれた画像信号を、４チャンネルでＡＦＥ１３に出力する不図示の出力部を有するものとする。

一方、本実施形態のＡＦＥ１３は、ＭＵＸ５３、Ａ／Ｄ変換器５４ａ〜５４ｄ、ＤＥＭＵＸ５５および乱数発生器５６から構成される。なお、本実施形態のＡＦＥ１３の各構成要素において、撮像素子１００と同じものについては同一の符号を付し説明を省略する。また、本実施形態のＡＦＥ１３は、イメージセンサ１２の出力部（不図示）から４チャンネルで出力された画像信号を受信する不図示の入力部と、ＤＥＭＵＸ５５からのデジタルの画像信号を４チャンネルでＤＦＥ１４に出力する不図示の出力部とを有するものとする。

次に、本実施形態に係る撮像装置１による撮像動作の一例として、全画素読み出しによる静止画の撮像について説明する。

ユーザにより撮像装置１の操作部１６のレリーズ釦が全押しされると、ＣＰＵ１５は、被写体の撮像指示が出されたと判定する。ＣＰＵ１５は、ＴＧ２０を介して、イメージセンサ１２に対して受光面３０に結像した被写体を撮像させる指示を出力する。

イメージセンサ１２の垂直走査回路４０は、ＴＧ２０から撮像指示であるタイミングパルスを受けると、１行目からＮ行目までシフトしながら各行に、選択パルスφＳＥＬ（ｎ）とリセットパルスφＲＥＳ（ｎ）とを順次出力する。

イメージセンサ１２の水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、選択パルスφＳＥＬ（ｎ）が出力されたｎ行目の画素３１の電荷を画像信号として、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に出力させる制御パルスを出力する。同時に、ＡＦＥ１３の乱数発生器５６は、ＴＧ２０のタイミングパルスに基づいて、乱数を発生させて、ＭＵＸ５３およびＤＥＭＵＸ５５に出力する。

４列の垂直信号線ＶＬＩＮＥ（ｍ）に出力された画像信号は、ゲインアンプ５１で増幅され、ＣＤＳ回路５２のコンデンサＣ_ｓｉｇに入力保持される。次に、水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、リセットパルスφＲＥＳ（ｎ）が出力されたｎ行目の画素３１からダーク信号を、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に出力させる制御パルスを出力する。４列の垂直信号線ＶＬＩＮＥ（ｍ）に出力されたダーク信号は、ゲインアンプ５１で増幅され、ＣＤＳ回路５２のコンデンサＣ_ｄａｒｋに入力保持される。そして、各垂直信号線ＶＬＩＮＥ（ｍ）のＣＤＳ回路５２は、重畳するダーク信号成分が差し引かれた画像信号を、ＯＰアンプ６２からＡＦＥ１３のＭＵＸ５３へ出力する。

ＡＦＥ１３のＭＵＸ５３は、４列の垂直信号線ＶＬＩＮＥ（ｍ）の各ＣＤＳ回路５２からの画像信号を、いずれかのＡ／Ｄ変換器５４ａ〜５４ｄに入力させるために、乱数発生器５６から出力される乱数に応じて、４つのマルチプレクサの切り替えを制御する。すなわち、ＭＵＸ５３は、乱数発生器５６から出力される乱数に応じて、例えば、最初の４列である垂直信号線ＶＬＩＮＥ（１）〜（４）を伝送する画像信号に対して、４つのマルチプレクサを、図５に示すようなスイッチングのパターンとなるように制御する。各垂直信号線ＶＬＩＮＥ（１）〜（４）の画像信号は、各Ａ／Ｄ変換器５４ａ〜５４ｄに入力され、アナログからデジタルの画像信号に変換される。各垂直信号線ＶＬＩＮＥ（１）〜（４）の画像信号は、ＤＥＭＵＸ５５に入力される。

ＤＥＭＵＸ５５は、ＭＵＸ５３による制御の後で、かつ上記Ａ／Ｄ変換器５４ａ〜５４ｄからデジタルの画像信号が出力されるまでに、乱数発生器５６の乱数に応じて、４つのデマルチプレクサの切り替えを制御する。すなわち、ＤＥＭＵＸ５５は、ＭＵＸ５３に入力される垂直信号線ＶＬＩＮＥ（１）〜（４）を伝送する画像信号の配列と、ＤＦＥ１４へ４チャンネルで出力されるデジタルの画像信号の配列とが一致するように、４つのデマルチプレクサを図５に示すパターンとなるように制御する。これにより、ＤＦＥ１４は、ｎ行目の画素３１の並びの順番で画像信号を取得することができる。ＡＦＥ１３の不図示の出力部は、垂直信号線ＶＬＩＮＥ（１）〜（４）を伝送したｎ行目の画素３１の画像信号をＤＦＥ１４へ送信する。

次に、水平走査回路（不図示）は、ＴＧ２０のタイミングパルスに基づいて、例えば、ＤＥＭＵＸ５５の制御後で、ＡＦＥ１３の出力部（不図示）が垂直信号線ＶＬＩＮＥ（１）〜（４）の画像信号をＤＦＥ１４へ送信する前に、垂直信号線ＶＬＩＮＥ（５）〜（８）を選択する制御パルスを出力する。同時に、乱数発生器５６は、ＴＧ２０のタイミングパルスに基づいて、新たな乱数を発生させて、ＭＵＸ５３およびＤＥＭＵＸ５５へ出力する。

ＤＥＭＵＸ５５は、ＭＵＸ５３による制御の後で、かつ各Ａ／Ｄ変換器５４ａ〜５４ｄからデジタルの画像信号が出力されるまでに、乱数の値に応じて、ＭＵＸ５３に入力される垂直信号線ＶＬＩＮＥ（５）〜（８）を伝送する画像信号の配列と、後段のＤＦＥ１４へ４チャンネルで出力されるデジタルの画像信号の配列とが一致するように、４つのデマルチプレクサの切り替えを制御する。ＡＦＥ１３の不図示の出力部は、垂直信号線ＶＬＩＮＥ（５）〜（８）を伝送したｎ行目の画素３１の画像信号をＤＦＥ１４へ送信する。

以上の動作が、全ての画素３１の電荷が画像信号として出力されるまで、繰り返し行われる。ＡＦＥ１３の出力部（不図示）から出力された画像信号は、ＤＦＥ１４をパイプライン式に通過してＣＰＵ１５に入力される。そして、ＣＰＵ１５の制御により、ＲＡＷ画像などの所定の形式の画像ファイルが生成され、メモリ１７やカードメモリ１９に記録される。

また、ＤＥＭＵＸ５５は、ＭＵＸ５３に入力される４列の垂直信号線ＶＬＩＮＥ（ｍ）を伝送する画像信号の配列と、後段のＤＦＥ１４へ出力されるデジタルの画像信号の配列とが一致するように制御することから、４チャンネルの出力部を有する既存のイメージセンサを適宜選択して用いることができる。

また、構造が簡単なＭＵＸ５３およびＤＥＭＵＸ５５とともに、乱数発生器５６がＡＦＥ１３に追加されるだけであることから、撮像装置１の回路規模増大が防止でき、コスト削減を図ることができる。
《実施形態の補足事項》
（１）上記の各実施形態では、ＭＵＸ５３とＤＥＭＵＸ５５とによる切り替えの制御は、水平走査回路（不図示）が垂直信号線ＶＬＩＮＥ（ｍ）を選択する度に行われたが、本発明はこれに限定されない。例えば、ＭＵＸ５３およびＤＥＭＵＸ５５の制御は、水平走査回路（不図示）による垂直信号線ＶＬＩＮＥ（ｍ）の選択が２回または３回など所定の回数行われた場合、１回行うようにしてもよい。或いは、ＭＵＸ５３およびＤＥＭＵＸ５５の制御は、垂直走査回路４０が次の行にパルスφＳＥＬ（ｎ）やφＲＥＳ（ｎ）を出力した場合、１回行うようにしてもよい。

（２）上記の各実施形態では、４列単位で垂直信号線ＶＬＩＮＥ（ｍ）に各行の画素３１に画像信号やダーク信号を出力させたが、本発明はこれに限定されず、任意の数の列単位で画像信号やダーク信号を出力させてもよい。なお、同時に出力させる垂直信号線ＶＬＩＮＥの数は、撮像素子１００やイメージセンサ１２に要求される読み出し速度や、撮像装置１のＤＦＥ１４やＣＰＵ１５に要求される処理能力などに応じて、決定するのが好ましい。

（３）上記の各実施形態では、ＤＥＭＵＸ５５が、４つのデマルチプレクサの切り替えを制御することで、ＭＵＸ５３に入力される４列の垂直信号線ＶＬＩＮＥ（ｍ）を伝送する画像信号の配列と、後段のＤＦＥ１４へ出力されるデジタルの画像信号の配列とを一致させたが、本発明はこれに限定されない。例えば、ＤＥＭＵＸ５５を省略して、ＤＦＥ１４が、乱数発生器５６が出力する乱数を取得する入力部を備え、乱数に応じた画像信号の並び替えの信号処理をパイプライン方式で行ってもよい。

また、ＣＰＵ１５が、４チャンネル毎に出力される画像信号とともに、乱数発生器５６が発生させた乱数を受信し、乱数のデータを画像に付加してファイルを生成してもよい。そして、ＣＰＵ１５またはコンピュータは、上記乱数のデータが付加されたファイルの画像の表示などの指示を受け付けた場合、ファイルの画像の表示などの際に、上記乱数のデータに基づいて並び替えの信号処理を行うことが好ましい。

（４）上記の各実施形態では、イメージセンサ１２は、受光面３０にマトリックス状に配置された複数の画素３１を有していたが、本発明ではこれに限定されず、例えば、複数の画素３１が一次元の線上に配置されたラインセンサなどであってもよい。

（５）上記一の実施形態では、乱数発生器５６を撮像素子１００と同一基板に配置させたが、本発明はこれに限定されず、撮像素子１００とは別の基板に配置されてもよい。この場合、撮像素子１００は、乱数発生器５６からの乱数を取得する入力部を備えることが好ましい。

（６）上記他の実施形態では、乱数発生器５６をＡＦＥ１３と同一基板に配置させたが、本発明はこれに限定されず、ＡＦＥ１３とは別の基板に配置されてもよい。例えば、乱数発生器５６は、イメージセンサ１２と同一の基板に配置されてもよいし、イメージセンサ１２と異なる基板に配置されてもよい。そして、ＡＦＥ１３は、乱数発生器５６からの乱数を取得する入力部を備えることが好ましい。なお、乱数発生器５６がイメージセンサ１２と同一の基板に配置される場合、乱数発生器５６による乱数が、イメージセンサ１２の出力部を介して外部に出力できることが好ましい。

（７）上記他の実施形態では、ゲインアンプ５１およびＣＤＳ回路５２は、イメージセンサ１２に配置されたが、本発明はこれに限定されず、ＡＦＥ１３のＭＵＸ５３と各Ａ／Ｄ変換部５４ａ〜５４ｄとの間に配置されてもよい。これにより、Ａ／Ｄ変換器５４ａ〜５４ｄのＩＮＬ特性などの特性だけでなく、ゲインアンプ５１およびＣＤＳ回路５２の特性のバラツキによる、縦筋または横筋などの固定パターンノイズによる画像の画質低下をより抑制することができる。

１…撮像装置、１１…撮像光学系、１２…イメージセンサ、１３…ＡＦＥ、１４…ＤＦＥ、１５…ＣＰＵ、１６…操作部、１７…メモリ、１８…メディアＩ／Ｆ、１９…記憶媒体、２０…ＴＧ

Claims

複数の画素と、
前記複数の画素の電荷を電気信号として伝送する複数の信号線と、
前記複数の信号線を伝送する前記電気信号をデジタル信号に変換する複数の信号変換部と、
乱数を発生する乱数発生部と、
前記乱数発生部の前記乱数に応じて、前記複数の信号線を伝送する電気信号を前記複数の信号変換部のいずれかに入力させるように制御する入力制御部と、
前記複数の信号変換部で変換されたデジタル信号に基づいて画像データを生成する制御部と、を備え、
前記制御部は、前記乱数発生部から前記乱数を取得して前記画像データに付加することを特徴とする撮像装置。
請求項１に記載の撮像装置において、
前記制御部は、表示部に前記画像を表示する場合、前記乱数に基づいて前記画像データの並べ替え処理を行うことを特徴とする撮像装置。
請求項１又は請求項２に記載の撮像装置において、
前記制御部により前記乱数が付加された前記画像データを記憶する記憶部を更に備えることを特徴とする撮像装置。
請求項１から請求項３のいずれか一項に記載の撮像装置において、
前記入力制御部と前記各信号変換部との間に、前記電気信号を増幅する増幅部および前記電気信号に含まれるノイズ信号を抑圧する二重サンプリング回路の少なくとも１つを備えることを特徴とする撮像装置。
請求項２に記載の撮像装置において、
前記制御部は、前記表示部に前記画像を表示する場合、前記入力制御部に入力される複数の前記電気信号の配列に応じて前記画像データの並べ替え処理を行うことを特徴とする撮像装置。