JPH0642540B2 - ブルーミング防止障壁を有する電荷転送デバイス - Google Patents
ブルーミング防止障壁を有する電荷転送デバイスInfo
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- JPH0642540B2 JPH0642540B2 JP57032191A JP3219182A JPH0642540B2 JP H0642540 B2 JPH0642540 B2 JP H0642540B2 JP 57032191 A JP57032191 A JP 57032191A JP 3219182 A JP3219182 A JP 3219182A JP H0642540 B2 JPH0642540 B2 JP H0642540B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14887—Blooming suppression
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Description
【発明の詳細な説明】 本発明は光学的撮像装置に関し、さらに詳しくは共同す
るブルーミング防止構造を有するヴァーチャル相(仮想
相又は実効相)CCD撮像装置及びブルーミング制御構
造を製造する方法に関する。
るブルーミング防止構造を有するヴァーチャル相(仮想
相又は実効相)CCD撮像装置及びブルーミング制御構
造を製造する方法に関する。
電荷転送半導体装置の撮像用配列(以下CDD撮像装置
と呼ぶ)は、光感応素子が二次元に配列されたものとし
て考えることができる。各々の素子は、本質的には適正
なバイアスがかけられた時に基板中にポテンシャル蓄積
井戸を作り出す電極の配置が絶縁層の上に置かれた適当
にドープれさた半導体基板である。
と呼ぶ)は、光感応素子が二次元に配列されたものとし
て考えることができる。各々の素子は、本質的には適正
なバイアスがかけられた時に基板中にポテンシャル蓄積
井戸を作り出す電極の配置が絶縁層の上に置かれた適当
にドープれさた半導体基板である。
この配列はチャンネルと呼ばれる列に組織されチャンネ
ルストップと呼ばれる高濃度ドープ領域によってお互い
に横方向に於て分離された複数の素子から成っている。
ルストップと呼ばれる高濃度ドープ領域によってお互い
に横方向に於て分離された複数の素子から成っている。
配列上に映像が映し出される時、素子に入射する光によ
って発生された電荷は対応するポテンシャル井戸に蓄積
される。光情報はこれによって電気信号に変換される。
チャンネル内の素子の電極には順次にクロックが供給さ
れ、個々の電荷パケットを出力領域のチャンネルまで移
動させ、そこでそれぞれのパケット内の電荷量が検出さ
れる。
って発生された電荷は対応するポテンシャル井戸に蓄積
される。光情報はこれによって電気信号に変換される。
チャンネル内の素子の電極には順次にクロックが供給さ
れ、個々の電荷パケットを出力領域のチャンネルまで移
動させ、そこでそれぞれのパケット内の電荷量が検出さ
れる。
本発明は、全てのCCD撮像装置構造に共通な問題を解
決するものであり、故にCCD撮像装置の全てに関する
ものである。この問題は、いくつかの領域が他の領域よ
りも非常に明るい映像を作り出す時に起こる。即ち、よ
り強い光を受取る配列の部分はロード過剰となるか又は
その位置で蓄積可能な量以上の電荷量がその位置に発生
されてしまう。この超過の電荷はそのチャンネル内の隣
接する素子に広がる恐れがあり、同様に他のチャンネル
にまで広がることがある。この電荷の広がる現象を「ブ
ルーミング」と呼ぶ。「ブルーミング」は、強い光が照
射された素子から同じチャンネル内の又は隣接するチャ
ンネル内の隣接する素子のポテンシャル井戸へ電荷がオ
ーバーフローすることとして定義される。これによって
強い光が照射された領域のまわりにおける映像情報は失
われてしまうことになる。
決するものであり、故にCCD撮像装置の全てに関する
ものである。この問題は、いくつかの領域が他の領域よ
りも非常に明るい映像を作り出す時に起こる。即ち、よ
り強い光を受取る配列の部分はロード過剰となるか又は
その位置で蓄積可能な量以上の電荷量がその位置に発生
されてしまう。この超過の電荷はそのチャンネル内の隣
接する素子に広がる恐れがあり、同様に他のチャンネル
にまで広がることがある。この電荷の広がる現象を「ブ
ルーミング」と呼ぶ。「ブルーミング」は、強い光が照
射された素子から同じチャンネル内の又は隣接するチャ
ンネル内の隣接する素子のポテンシャル井戸へ電荷がオ
ーバーフローすることとして定義される。これによって
強い光が照射された領域のまわりにおける映像情報は失
われてしまうことになる。
ブルーミングを制御しようとする考えの背後にある基本
的構想とは、それぞれの素子に於て超過した電荷の為に
オーバーフロー用のドレインを設けることである。オー
バーフロードレインはチャンネルストップの代わりに各
チャンネル間に配置され読出し領域と反対側の端に於て
内部接続される。これで各チャンネル及びドレイン間に
ポテンシャル障壁が形成されるのでチャンネル内の過剰
電荷のみがあふれだしてドレイン内に流れこむ。
的構想とは、それぞれの素子に於て超過した電荷の為に
オーバーフロー用のドレインを設けることである。オー
バーフロードレインはチャンネルストップの代わりに各
チャンネル間に配置され読出し領域と反対側の端に於て
内部接続される。これで各チャンネル及びドレイン間に
ポテンシャル障壁が形成されるのでチャンネル内の過剰
電荷のみがあふれだしてドレイン内に流れこむ。
米国特許第4,173,064号には電極を使ってこの
障壁を作りドレイン領域を形成する為の不純物注入工程
で電極をマスクとして使ってドレインを形成する方法が
開示されている。この型のブルーミング防止構造は、追
加のゲートレベル層を必要とするため、ヴァーチャル相
(即ち、これらは仮想相又は実効相ともいい、外部から
の電荷転送クロックを必要とせず基板に対して一定のポ
テンシャルレベルを保持する不純物領域をいう。)CC
D構造には簡単には適合せず、CCDデバイスの製造工
程における歩留まりは低いものとなってしまう。
障壁を作りドレイン領域を形成する為の不純物注入工程
で電極をマスクとして使ってドレインを形成する方法が
開示されている。この型のブルーミング防止構造は、追
加のゲートレベル層を必要とするため、ヴァーチャル相
(即ち、これらは仮想相又は実効相ともいい、外部から
の電荷転送クロックを必要とせず基板に対して一定のポ
テンシャルレベルを保持する不純物領域をいう。)CC
D構造には簡単には適合せず、CCDデバイスの製造工
程における歩留まりは低いものとなってしまう。
本発明はヴァーチャル相CCDの概念と両立でき、追加
のゲート電極構造を必要としないブルーミング防止障壁
及びオーバーフロードレインを製造する方法を開示する
ものである。
のゲート電極構造を必要としないブルーミング防止障壁
及びオーバーフロードレインを製造する方法を開示する
ものである。
本発明の主な特徴はブルーミング防止障壁が作り付けら
れた構造を有する点である。本発明のこの観点はクロッ
クされた電極とは異るポテンシャルでバイアスをかける
必要のある特別な電極を用いている代わりに、クロック
相電極のクロックとともに上昇下降し且つヴァーチャル
相電極の下では固定されたレベルであるブルーミング防
止障壁のポテンシャルレベルを提供するものである。バ
イアス電極をなくすことは、ヴァーチャル相デバイス構
造によって与えられる歩留まり上昇の可能性を確保する
鍵を握っている。
れた構造を有する点である。本発明のこの観点はクロッ
クされた電極とは異るポテンシャルでバイアスをかける
必要のある特別な電極を用いている代わりに、クロック
相電極のクロックとともに上昇下降し且つヴァーチャル
相電極の下では固定されたレベルであるブルーミング防
止障壁のポテンシャルレベルを提供するものである。バ
イアス電極をなくすことは、ヴァーチャル相デバイス構
造によって与えられる歩留まり上昇の可能性を確保する
鍵を握っている。
本発明の第2の観点はドレインとチャンネルストップ領
域をを交互に配置することである。この特別な配置はチ
ャンネルストップを介しての基板との接続の為必要とさ
れ、各々のヴァーチャル相にバイアスをかけることが必
要とされる。
域をを交互に配置することである。この特別な配置はチ
ャンネルストップを介しての基板との接続の為必要とさ
れ、各々のヴァーチャル相にバイアスをかけることが必
要とされる。
本発明の実施例で示されるように、各々のヴァーチャル
相CCD撮像セルはチャンネルストップ領域で区切られ
た半導体内のチャンネル領域を有し、セルの構造はチャ
ンネル領域への光の侵入に適するように形成される。半
導体材料のチャンネル領域に光が進入することによって
電荷が発生しポテンシャル井戸の中へ蓄積される。各々
のセルのクロック相電極がパルスを受けるに従い電荷は
チャンネルに沿ってセルからセルへ転送される。各々の
電荷はチャンネル出力領域における検知回路によって出
力信号へと変換される。この特別な型の撮像装置構造は
米国特許第4,229,752号に開示されているが、
本発明の構造に関する事項を除いてはここでは更に示さ
ないにこととする。
相CCD撮像セルはチャンネルストップ領域で区切られ
た半導体内のチャンネル領域を有し、セルの構造はチャ
ンネル領域への光の侵入に適するように形成される。半
導体材料のチャンネル領域に光が進入することによって
電荷が発生しポテンシャル井戸の中へ蓄積される。各々
のセルのクロック相電極がパルスを受けるに従い電荷は
チャンネルに沿ってセルからセルへ転送される。各々の
電荷はチャンネル出力領域における検知回路によって出
力信号へと変換される。この特別な型の撮像装置構造は
米国特許第4,229,752号に開示されているが、
本発明の構造に関する事項を除いてはここでは更に示さ
ないにこととする。
本発明の好ましい実施例では、例えばシリコンのような
半導体材料の基板に作られ、N型チャンネル撮像装置
(P型基板)が使用される。しかしながら、本発明の概
念はP型チャンネル(N型基板)撮像装置にも、また同
様に例えばゲルマニウム、砒化ガリウムといった他の半
導体材料を使う構造にも応用できる。
半導体材料の基板に作られ、N型チャンネル撮像装置
(P型基板)が使用される。しかしながら、本発明の概
念はP型チャンネル(N型基板)撮像装置にも、また同
様に例えばゲルマニウム、砒化ガリウムといった他の半
導体材料を使う構造にも応用できる。
第1図を参照すると、ヴァーチャル相CCD撮像装置セ
ルの平面図においてチャンネルストップ(11)間に数
個のチャンネル領域(56)が配置されて示されてい
る。各々のチャンネル領域はブルーミング防止ドレイン
(13)及び共同する一方の側のブルーミング防止障壁
(12)と反対側のチャンネルストップによって区切ら
れている。チャンネル領域自体はセル内で4つの領域に
分けられており、これらはクロック相障壁領域(1
7)、クロック相井戸領域(16)、ヴァーチャル相障
壁領域(15)及びヴァーチャル相井戸領域(14)を
構成している。
ルの平面図においてチャンネルストップ(11)間に数
個のチャンネル領域(56)が配置されて示されてい
る。各々のチャンネル領域はブルーミング防止ドレイン
(13)及び共同する一方の側のブルーミング防止障壁
(12)と反対側のチャンネルストップによって区切ら
れている。チャンネル領域自体はセル内で4つの領域に
分けられており、これらはクロック相障壁領域(1
7)、クロック相井戸領域(16)、ヴァーチャル相障
壁領域(15)及びヴァーチャル相井戸領域(14)を
構成している。
第2図はチャンネルの断面、チャンネルの電位分布図及
びチャンネルとブルーミング防止障壁との関係を示す図
である。この図において「クロック相領域(16)(1
7)」は、この領域におけるオーバーフローを防止し過
剰電荷はヴァーチャル相領域(14,15)からとり除
かれる為に十分なポテンシャルに保たれている。ヴァー
チャル相の井戸(14)の蓄積電荷を破線で示す。過剰
電荷がこの領域における障壁ポテンシャルにうちかつに
充分な大きさまで至る場合、クロック相領域からも電荷
流出が可能であることは当分野に通常の知識を有する者
に明らかである。
びチャンネルとブルーミング防止障壁との関係を示す図
である。この図において「クロック相領域(16)(1
7)」は、この領域におけるオーバーフローを防止し過
剰電荷はヴァーチャル相領域(14,15)からとり除
かれる為に十分なポテンシャルに保たれている。ヴァー
チャル相の井戸(14)の蓄積電荷を破線で示す。過剰
電荷がこの領域における障壁ポテンシャルにうちかつに
充分な大きさまで至る場合、クロック相領域からも電荷
流出が可能であることは当分野に通常の知識を有する者
に明らかである。
第3図はチャンネルに沿った断面図であり、チャンネル
ポテンシャル分布(24)およびブルーミング防止障壁
ポテンシャル分布(25)を示す。チャンネル内で集ま
った電荷はクロック相電極(20)にパルスが与えられ
ることによりチャンネルの下流に移動する。この動きに
よって電荷はチャンネルの下流に転送されるようにな
る。クロック相電極にパルスが与えられる時、ヴァーチ
ャル相電極(23)の下のより低いポテンシャル領域に
電荷が移動する。クロック相電極にパルスが与えられな
い時、クロック相電極下のチャンネルポテンシャルは充
分低くなるので、井戸内の電荷はチャンネルの更に下流
であるヴァーチャル相領域に移動可能になる。入射光に
よってチャンネル内にブルーミング防止障壁にうちかつ
為に充分な電荷量が発生する時、過剰電荷はブルーミン
グ防止ドレインに流れこみドレインバイアスに吸い込ま
れる。
ポテンシャル分布(24)およびブルーミング防止障壁
ポテンシャル分布(25)を示す。チャンネル内で集ま
った電荷はクロック相電極(20)にパルスが与えられ
ることによりチャンネルの下流に移動する。この動きに
よって電荷はチャンネルの下流に転送されるようにな
る。クロック相電極にパルスが与えられる時、ヴァーチ
ャル相電極(23)の下のより低いポテンシャル領域に
電荷が移動する。クロック相電極にパルスが与えられな
い時、クロック相電極下のチャンネルポテンシャルは充
分低くなるので、井戸内の電荷はチャンネルの更に下流
であるヴァーチャル相領域に移動可能になる。入射光に
よってチャンネル内にブルーミング防止障壁にうちかつ
為に充分な電荷量が発生する時、過剰電荷はブルーミン
グ防止ドレインに流れこみドレインバイアスに吸い込ま
れる。
第4図はジァーチャル相井戸(14)領域におけるチャ
ンネル断面図を示す。入射光が井戸(14)に累積する
電荷を発生させるので、電荷量は典型的にはブルーミン
グ防止障壁ポテンシャル(12)をオーバーフローでき
ない量である。(第4図、左側ウェル参照)しかしなが
ら、高レベルの入射光によって電荷が発生する時には電
荷はブルーミング防止障壁ポテンシャルを上回る(第4
図、右側ウェル参照)ので(、過剰電荷は電荷を吸い取
るブルーミング防止ドレイン(13)に流れこむ。
ンネル断面図を示す。入射光が井戸(14)に累積する
電荷を発生させるので、電荷量は典型的にはブルーミン
グ防止障壁ポテンシャル(12)をオーバーフローでき
ない量である。(第4図、左側ウェル参照)しかしなが
ら、高レベルの入射光によって電荷が発生する時には電
荷はブルーミング防止障壁ポテンシャルを上回る(第4
図、右側ウェル参照)ので(、過剰電荷は電荷を吸い取
るブルーミング防止ドレイン(13)に流れこむ。
第5図はブルーミング防止構造の製造におけるそれぞれ
の工程を示す連続図である。第5a図に於て、半導体基
板(51)は次につづく工程の支持基板となる。第5b
図は基板上に成長させた二酸化シリコンの第1の絶縁層
(21)及び第1の絶縁層上に形成された窒化シリコン
といった絶縁層からなる第2の層(53)とを有す基板
(51)を示している。次に第2の絶縁槽(53)上に
パターン形成された酸化シリコン層(54)形成され
る。第5c図はチャンネルストップ領域(11)が基板
(51)への注入によって形成される場所に開口窓を開
けてフォトレジスト材が与えられた構造を示している。
第5d図は窒化シリコンがとり除かれ注入によるドレイ
ンが作られたブルーミング防止ドレインの上の領域を除
きフォトレジスト材(55)で全体がおおわれた構造を
示している。第5e図は第1の注入「埋め込みチャンネ
ル」(56)が形成された後の状態を示す。第5f図に
おいて、パターン形成された酸化物層(54)はとり除
かれ、シリコンウェファーは酸化される。これによって
ブルーミング防止ドレイン注入領域のすぐ上をおおう領
域に図のような厚い酸化物層が形成される。窒化シリコ
ンの下の領域は酸化による影響を受けないので、この表
面部分は酸化されない。第5g図において、第2の注入
埋込みチャンネル領域(57)の形成後の構造が示され
ている。ブルーミング防止構造はこの時点で完成し、さ
らに標準的ヴァーチャル相CCDの製造工程がデバイス
上で続行される。
の工程を示す連続図である。第5a図に於て、半導体基
板(51)は次につづく工程の支持基板となる。第5b
図は基板上に成長させた二酸化シリコンの第1の絶縁層
(21)及び第1の絶縁層上に形成された窒化シリコン
といった絶縁層からなる第2の層(53)とを有す基板
(51)を示している。次に第2の絶縁槽(53)上に
パターン形成された酸化シリコン層(54)形成され
る。第5c図はチャンネルストップ領域(11)が基板
(51)への注入によって形成される場所に開口窓を開
けてフォトレジスト材が与えられた構造を示している。
第5d図は窒化シリコンがとり除かれ注入によるドレイ
ンが作られたブルーミング防止ドレインの上の領域を除
きフォトレジスト材(55)で全体がおおわれた構造を
示している。第5e図は第1の注入「埋め込みチャンネ
ル」(56)が形成された後の状態を示す。第5f図に
おいて、パターン形成された酸化物層(54)はとり除
かれ、シリコンウェファーは酸化される。これによって
ブルーミング防止ドレイン注入領域のすぐ上をおおう領
域に図のような厚い酸化物層が形成される。窒化シリコ
ンの下の領域は酸化による影響を受けないので、この表
面部分は酸化されない。第5g図において、第2の注入
埋込みチャンネル領域(57)の形成後の構造が示され
ている。ブルーミング防止構造はこの時点で完成し、さ
らに標準的ヴァーチャル相CCDの製造工程がデバイス
上で続行される。
共同するブルーミング防止構造を有するヴァーチャル相
CCD撮像装置は10,000倍までオーバーロードが防止可
能な撮像装置を提供し、これはたいていの応用例におい
て充分な値である。
CCD撮像装置は10,000倍までオーバーロードが防止可
能な撮像装置を提供し、これはたいていの応用例におい
て充分な値である。
オペレーションで必要とされる電位分布をブルーミング
防止ドレインに用いて実行させる為、正確な濃度のドー
プ材を適正なエネルギーレベルで注入することは、工程
の重要部分である。実施例において、チャンネルストッ
プ領域は、8.0×1013イオン/cm2の濃度のボロン(B
11)を60KeVの注入エネルギーで注入することによ
って形成される。ブルーミング防止ドレインは1.0×
1015イオン/cm2の濃度の燐を40KeVの注入エネル
ギーレベルで注入し形成される。第1の埋込みチャンネ
ルレベル注入は、1.5×1012イオン/cm2の濃度で3
40KeVの注入エネルギーを用いて燐を注入してあ
る。次の(第2の)埋込みチャンネルレベルは、追加的
工程で340KeVの注入エネルギーで0.5×1012イ
オン/cm2の濃度の燐が注入されている。ここでは、本
発明の特定な実施例に関し開示されているが添付特許請
求の範囲により規定される本発明の趣旨から離れない種
々の変型は当分野に通常の知識を有する者に明らかであ
ることは理解されよう。フレーム転送型ヴァーチャル相
CCD撮像装置に関し実施例は示しているが、このブル
ーミング防止構造は他のCCD構造、例えばインターラ
イン転送型などにも利用できることも理解されよう。こ
の出願で開示される構造が反対の導電型の半導体材料の
上に製造されることもシリコン以外の半導体材料の上に
製造されることも可能であることは当分野に関し通常の
知識を有する者であれば理解されよう。
防止ドレインに用いて実行させる為、正確な濃度のドー
プ材を適正なエネルギーレベルで注入することは、工程
の重要部分である。実施例において、チャンネルストッ
プ領域は、8.0×1013イオン/cm2の濃度のボロン(B
11)を60KeVの注入エネルギーで注入することによ
って形成される。ブルーミング防止ドレインは1.0×
1015イオン/cm2の濃度の燐を40KeVの注入エネル
ギーレベルで注入し形成される。第1の埋込みチャンネ
ルレベル注入は、1.5×1012イオン/cm2の濃度で3
40KeVの注入エネルギーを用いて燐を注入してあ
る。次の(第2の)埋込みチャンネルレベルは、追加的
工程で340KeVの注入エネルギーで0.5×1012イ
オン/cm2の濃度の燐が注入されている。ここでは、本
発明の特定な実施例に関し開示されているが添付特許請
求の範囲により規定される本発明の趣旨から離れない種
々の変型は当分野に通常の知識を有する者に明らかであ
ることは理解されよう。フレーム転送型ヴァーチャル相
CCD撮像装置に関し実施例は示しているが、このブル
ーミング防止構造は他のCCD構造、例えばインターラ
イン転送型などにも利用できることも理解されよう。こ
の出願で開示される構造が反対の導電型の半導体材料の
上に製造されることもシリコン以外の半導体材料の上に
製造されることも可能であることは当分野に関し通常の
知識を有する者であれば理解されよう。
第1図は共同するブルーミング防止構造を有する本発明
の電荷転送デバイスセルの平面図を示す。 第2図は静的な電位分布を示すセルのチャンネルの断面
図を示す。 第3図はクロック相が負の最大のポテンシャルに保たれ
る時にクロック及びヴァーチャル相電極に関係してチャ
ンネルに沿って配設するポテンシャル障壁の概略図を示
す。 第4図はブルーミング防止構造の動作説明図を示す。 第5a図〜第5g図はブルーミング防止構造を製造する
工程図を示す。
の電荷転送デバイスセルの平面図を示す。 第2図は静的な電位分布を示すセルのチャンネルの断面
図を示す。 第3図はクロック相が負の最大のポテンシャルに保たれ
る時にクロック及びヴァーチャル相電極に関係してチャ
ンネルに沿って配設するポテンシャル障壁の概略図を示
す。 第4図はブルーミング防止構造の動作説明図を示す。 第5a図〜第5g図はブルーミング防止構造を製造する
工程図を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤロスラフ・ハイネセツク アメリカ合衆国テキサス州リチヤ−ドソ ン・テイフアニイ・トレイル608 (56)参考文献 特開 昭55−11394(JP,A) 特開 昭54−24530(JP,A) 特開 昭54−35695(JP,A)
Claims (1)
- 【請求項1】第1導電型の半導体基板と; 第2導電型の埋込みチャンネルであって、一方の側でチ
ャンネルストップ領域と境界を接しもう一方の側でブル
ーミング防止障壁と境界を接する電荷を転送するための
上記埋込みチャンネルと; 上記基板をおおう絶縁層と; 電荷転送クロックパルスを受取る導電層と; クロック相電極の下のチャンネル部分に蓄積領域と転送
領域と、クロック信号により上昇下降するチャンネルス
トップ領域とブルーミング防止障壁とを有するクロック
相領域と、該クロック相領域と交互に位置するヴァーチ
ャル相電極の下のチャンネル部分に蓄積領域と転送領域
と、固定ポテンシャルレベルのチャンネルストップ領域
と上記蓄積領域に対応する位置に上記チャンネルで発生
した過剰の電荷をブルーミング防止障壁に隣接するブル
ーミング防止ドレイン領域に流し込むためのポテンシャ
ルの低い部分があるブルーミング防止障壁とを有するヴ
ァーチャル相領域と; を有する電荷転送デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23979381A | 1981-03-02 | 1981-03-02 | |
US239793 | 1981-03-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57206070A JPS57206070A (en) | 1982-12-17 |
JPH0642540B2 true JPH0642540B2 (ja) | 1994-06-01 |
Family
ID=22903768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57032191A Expired - Lifetime JPH0642540B2 (ja) | 1981-03-02 | 1982-03-01 | ブルーミング防止障壁を有する電荷転送デバイス |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0059547B1 (ja) |
JP (1) | JPH0642540B2 (ja) |
DE (1) | DE3266598D1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0167756A1 (en) * | 1984-06-08 | 1986-01-15 | Texas Instruments Incorporated | Virtual phase buried channel CCD |
US4725872A (en) * | 1985-02-25 | 1988-02-16 | Tektronix, Inc. | Fast channel single phase buried channel CCD |
JP2698077B2 (ja) * | 1987-07-17 | 1998-01-19 | 三洋電機株式会社 | 電荷結合素子の製造方法 |
US5130774A (en) * | 1990-07-12 | 1992-07-14 | Eastman Kodak Company | Antiblooming structure for solid-state image sensor |
JPH05251684A (ja) * | 1991-11-25 | 1993-09-28 | Eastman Kodak Co | ブルーミング防止特性を向上させたccd画像センサ |
US6680222B2 (en) * | 1999-11-05 | 2004-01-20 | Isetex, Inc | Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making |
EP2093801B1 (en) * | 2006-11-28 | 2016-11-16 | Hamamatsu Photonics K.K. | Solid-state imaging element |
FR2932008B1 (fr) * | 2008-06-03 | 2010-05-07 | E2V Semiconductors | Procede de fabrication de capteurs d'image ccd a petits pixels |
JP5300577B2 (ja) * | 2009-04-23 | 2013-09-25 | 三菱電機株式会社 | Tdi方式のイメージセンサ、及び該イメージセンサの駆動方法 |
CN111540760B (zh) * | 2020-05-14 | 2022-07-08 | 中国电子科技集团公司第四十四研究所 | 一种成像均匀的tdiccd图像传感器 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3866067A (en) * | 1973-05-21 | 1975-02-11 | Fairchild Camera Instr Co | Charge coupled device with exposure and antiblooming control |
NL7311600A (nl) * | 1973-08-23 | 1975-02-25 | Philips Nv | Ladingsgekoppelde inrichting. |
US3896474A (en) * | 1973-09-10 | 1975-07-22 | Fairchild Camera Instr Co | Charge coupled area imaging device with column anti-blooming control |
US4024563A (en) * | 1975-09-02 | 1977-05-17 | Texas Instruments Incorporated | Doped oxide buried channel charge-coupled device |
DE2606108A1 (de) * | 1976-02-16 | 1977-08-25 | Siemens Ag | Cid- oder bcid-sensoranordnung |
JPS5424530A (en) * | 1977-07-26 | 1979-02-23 | Matsushita Electronics Corp | Solidstate pick up unit |
US4173064A (en) * | 1977-08-22 | 1979-11-06 | Texas Instruments Incorporated | Split gate electrode, self-aligned antiblooming structure and method of making same |
US4229752A (en) * | 1978-05-16 | 1980-10-21 | Texas Instruments Incorporated | Virtual phase charge transfer device |
-
1982
- 1982-02-15 DE DE8282300746T patent/DE3266598D1/de not_active Expired
- 1982-02-15 EP EP19820300746 patent/EP0059547B1/en not_active Expired
- 1982-03-01 JP JP57032191A patent/JPH0642540B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS57206070A (en) | 1982-12-17 |
DE3266598D1 (en) | 1985-11-07 |
EP0059547A1 (en) | 1982-09-08 |
EP0059547B1 (en) | 1985-10-02 |
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