JPS5846871A - インバ−タ制御回路 - Google Patents
インバ−タ制御回路Info
- Publication number
- JPS5846871A JPS5846871A JP56143167A JP14316781A JPS5846871A JP S5846871 A JPS5846871 A JP S5846871A JP 56143167 A JP56143167 A JP 56143167A JP 14316781 A JP14316781 A JP 14316781A JP S5846871 A JPS5846871 A JP S5846871A
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- JP
- Japan
- Prior art keywords
- output voltage
- circuit
- voltage
- memory
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛本発明は多分割ＰＷＭ方式インノクータの制御回路に
関する。
関する。
第１図はこの種方式による従来の３相イン・々−タ制御
回路のブロック構成を示す。
回路のブロック構成を示す。
これを簡単に説明すると、基準、発振器１からのクロッ
ク信号を番地指定回路２に出力し、読出し専用メモリ群
３における各メモリＲＯＭ （１）〜ＲＯＭ 韓の各番
地をアドレスバスを通して順次更新し指定してゆく。メ
モリＲＯＭ （１）〜ＲＯＭ ＠の各番地には。
ク信号を番地指定回路２に出力し、読出し専用メモリ群
３における各メモリＲＯＭ （１）〜ＲＯＭ 韓の各番
地をアドレスバスを通して順次更新し指定してゆく。メ
モリＲＯＭ （１）〜ＲＯＭ ＠の各番地には。
１相に１ピツトを対応させてインバータ出力位粕のθ〜
３６００までの電圧制御／母ターンを記憶させており、
一つのメモリの記憶内容が−プロ多りとなる・したがっ
てブロック数、すなわち電圧制御ノｆターン′の種類は
メモリＲＯＭの個数に等しい。４は出力電圧誤差検出回
路で、あらかじめ定められた相の出力電圧誤差が検出さ
れて直流電圧で取出され、この誤差電圧はＡ−Ｄ変換器
５でディジタル信号に変換されてメモリ選哲回路６に送
出される。このメモリ選択回路６は、出力電圧誤差情報
にもとづいてその出力電圧誤差を補正すべき電圧制御ツ
ヤターンが記憶されているメモリを指定してアクセス可
能にするようになっている。すなわちあらかじめ定めら
れている一定の被制御電圧値に対する誤差電圧が検出さ
れ、各メモリにおいては検−出された出力電圧誤差に応
じインバータ出力パルス幅を制御して出力電圧を補正す
る電圧制御・ぐターンが３相分記憶されている。７はメ
モリからの読出し出力をあらかじめ定められた順序で切
替える出力切替回路であり、インバータを構成している
サイリスタ等のスイッチング素子８〜１３のオン、オフ
を制御して直流電源＋Ｖをオン、オフし１巻線端Ｕ、−
Ｖ、Ｖ７Ｗ、Ｗ−Ｕから三相交流出力が得られるように
している。
３６００までの電圧制御／母ターンを記憶させており、
一つのメモリの記憶内容が−プロ多りとなる・したがっ
てブロック数、すなわち電圧制御ノｆターン′の種類は
メモリＲＯＭの個数に等しい。４は出力電圧誤差検出回
路で、あらかじめ定められた相の出力電圧誤差が検出さ
れて直流電圧で取出され、この誤差電圧はＡ−Ｄ変換器
５でディジタル信号に変換されてメモリ選哲回路６に送
出される。このメモリ選択回路６は、出力電圧誤差情報
にもとづいてその出力電圧誤差を補正すべき電圧制御ツ
ヤターンが記憶されているメモリを指定してアクセス可
能にするようになっている。すなわちあらかじめ定めら
れている一定の被制御電圧値に対する誤差電圧が検出さ
れ、各メモリにおいては検−出された出力電圧誤差に応
じインバータ出力パルス幅を制御して出力電圧を補正す
る電圧制御・ぐターンが３相分記憶されている。７はメ
モリからの読出し出力をあらかじめ定められた順序で切
替える出力切替回路であり、インバータを構成している
サイリスタ等のスイッチング素子８〜１３のオン、オフ
を制御して直流電源＋Ｖをオン、オフし１巻線端Ｕ、−
Ｖ、Ｖ７Ｗ、Ｗ−Ｕから三相交流出力が得られるように
している。
・ところでこのような構成では、各メモリには各部一つ
の固定した出力電圧制御パターンしか記憶させることが
できないため、連警的な電圧制御は不可能である。でき
るだけ連続的な制御に近づけようとすると、非常に多数
のブロック、すなわちメモリチップ数が必要となってコ
スト上昇という問題が生ずる。
の固定した出力電圧制御パターンしか記憶させることが
できないため、連警的な電圧制御は不可能である。でき
るだけ連続的な制御に近づけようとすると、非常に多数
のブロック、すなわちメモリチップ数が必要となってコ
スト上昇という問題が生ずる。
本発明はこのような欠点に鑑みてなされたもので、１個
のメモリチップで出力電圧変動に応じた連続的な電圧制
御が可能な多分割部方式インバータの制御回路を提供し
ようとするものである。
のメモリチップで出力電圧変動に応じた連続的な電圧制
御が可能な多分割部方式インバータの制御回路を提供し
ようとするものである。
以下に本発明の詳細な説明する。
第２図は本発明の一実施例のブロック構成図で。
第３図はその各部の人出カ波形図である。
ここでは３相交流出力で、各相出力の半周期を６分割し
そのうちの４分割分に出力・ぐルスを発生せしめるとこ
ろの、いわゆる３相６分割４ノぐルスのインバータを例
にとって説明する。
そのうちの４分割分に出力・ぐルスを発生せしめるとこ
ろの、いわゆる３相６分割４ノぐルスのインバータを例
にとって説明する。
スイッチング素子Ｔｒ１〜Ｔｒ６の制御信号作成のため
の情報を記憶す為手段として８ビツトの読出し専用メ゛
モリＲｏＭ（ｔ）を有し、このメモリＲＯＭ （１）は
インバータ出力波形を相毎に制御するために、１相につ
き１ビツト及び基準電圧信号作成のためにして １ビツトの計４ピット分の情報を制御情報！艷憶してい
る。またここでは、３６０°の位相を少なくとも２４等
分した位相に対応させて番地指定回路２により順次１番
地から２４番地まで繰返し読出しが行なわれ、読出し出
力″′０”、″１＃がそれぞれローレベル、ハイレベル
の信号として利用される。
の情報を記憶す為手段として８ビツトの読出し専用メ゛
モリＲｏＭ（ｔ）を有し、このメモリＲＯＭ （１）は
インバータ出力波形を相毎に制御するために、１相につ
き１ビツト及び基準電圧信号作成のためにして １ビツトの計４ピット分の情報を制御情報！艷憶してい
る。またここでは、３６０°の位相を少なくとも２４等
分した位相に対応させて番地指定回路２により順次１番
地から２４番地まで繰返し読出しが行なわれ、読出し出
力″′０”、″１＃がそれぞれローレベル、ハイレベル
の信号として利用される。
１′５はコン７ぐレータで、メモリＲＯＭ （１）から
の４ビツトの読出し出力Ｄｒ ＃Ｄ２ 、ｎａ 、Ｉ）
、のうち、読出し出力Ｄ４を積分回路１４で積分して得
られる基準電圧とあらかじめ定められた相の出力電圧誤
差を整流して得られる出力電圧誤差検出回路４がらの信
号レベルとを比較する。この比較結果を微分回路１６で
微分して得られる信号とメモ！Ｊ ＲＯＭ（１）がら読
出される３ビツトの制御情報ＤＩ ＋ Ｄ２ ｈ Ｄ３
とから、２人カアンドダート１７，１８．１９と７リツ
プ７０ツー７”２０．２１．２２とを介して出方電圧幅
を規定するスイッチング素子制御信号を得る゛。
の４ビツトの読出し出力Ｄｒ ＃Ｄ２ 、ｎａ 、Ｉ）
、のうち、読出し出力Ｄ４を積分回路１４で積分して得
られる基準電圧とあらかじめ定められた相の出力電圧誤
差を整流して得られる出力電圧誤差検出回路４がらの信
号レベルとを比較する。この比較結果を微分回路１６で
微分して得られる信号とメモ！Ｊ ＲＯＭ（１）がら読
出される３ビツトの制御情報ＤＩ ＋ Ｄ２ ｈ Ｄ３
とから、２人カアンドダート１７，１８．１９と７リツ
プ７０ツー７”２０．２１．２２とを介して出方電圧幅
を規定するスイッチング素子制御信号を得る゛。
次に各部の信号波形を示した第３図をも参照して、動作
を説明する。
を説明する。
基準発振器１からの基準発振信号が番地指定回路２に送
られ、これによりてメモ！ＪＲＯＭ（１）における各番
地が順次アクセスされる。本実施例で利用するメモリＲ
ＯＭ （１）からの４ビツトの読出し出方のうち３ビツ
ト分の読出し出力Ｄ ｔ ｒ ０２１Ｄ３が３相の各相
に対応してインバータ出力電圧幅を制御するための情報
（第３図ホ、チ、ル）として読出され。
られ、これによりてメモ！ＪＲＯＭ（１）における各番
地が順次アクセスされる。本実施例で利用するメモリＲ
ＯＭ （１）からの４ビツトの読出し出方のうち３ビツ
ト分の読出し出力Ｄ ｔ ｒ ０２１Ｄ３が３相の各相
に対応してインバータ出力電圧幅を制御するための情報
（第３図ホ、チ、ル）として読出され。
アンドグー）１７，１８．１９に送られる。この３相分
の制御情報は２位相を１２００分ずらした同一の情報で
ある。
の制御情報は２位相を１２００分ずらした同一の情報で
ある。
残る１ビツトの読出し出力Ｄ、 （第３図イ）は。
インバータ出力電圧の３００の位相に対応する周期を有
してお！１．積分回路１４にて第３図口のような三角波
信号となる。コン・母レータ１５ではこの三角波信号を
基準電圧信号として出方電圧誤差検出回路４の信号（第
３図Ｖｓ）と比較し、出方電圧誤差に応じたパルス幅の
、信号（第３図ハ）を出方する。更に微分回路１６では
、入力信号の立上が９と立下がシのレベル変化にょシ微
分ｉｅルス信号（第３図二）を発生する。このパル、ス
信号の・ぐルス間隔が出力電圧誤差に対応していること
は明らかである。
してお！１．積分回路１４にて第３図口のような三角波
信号となる。コン・母レータ１５ではこの三角波信号を
基準電圧信号として出方電圧誤差検出回路４の信号（第
３図Ｖｓ）と比較し、出方電圧誤差に応じたパルス幅の
、信号（第３図ハ）を出方する。更に微分回路１６では
、入力信号の立上が９と立下がシのレベル変化にょシ微
分ｉｅルス信号（第３図二）を発生する。このパル、ス
信号の・ぐルス間隔が出力電圧誤差に対応していること
は明らかである。
そしてこの微分ｉ４ルス信号は、アンドダート１７．１
８．１９のそれぞれに出力され、メモリＲＯＭ （１）
からの読出し出力Ｄ１ ＃ Ｄ２ ＊ Ｄ３のそれぞれ
の制御情報信号との積をとることによって所定の微分ノ
ｆルス信号（第３図へ、す、オ）のみが抽出きれ５次段
のＤ形フリッグ７０ツブ２０．２１゜２２ヘクロ、り信
号として出力される。フリツノフロップ２０〜２２はそ
れぞれ、上記クロック信号によって制御され、その出力
Ｑと互（第３図ト１ト、ヌ、ヌ′、ワ、ワ′）とが各イ
ンバータアームのスイッチング素子Ｔｒ１〜Ｔｒ６を制
御するスイッチング制御信号となる。すなわちスイッチ
ング素子Ｔｒ１とＴｒ４との導通によシ巻線端Ｕ−Ｖ間
に正の半周期分の出力６電圧が得られ、スイッチング素
子ＴｒｓとＴｒ２との、導通により負の半周期分の出力
電圧が得られる。（第３図力）同様にして巻線端・Ｖ−
Ｗ間にはｅ ＴｒｓとＴｒｙ及びＴｒｓとＴｒ４との導
通により第３図ヨに示す出力電圧が９巻線Ｗ−Ｕ間には
ｔ Ｔｒ５とＴｒ２及びＴｒｌとＴｒ６との導通により
第３図夕に示す出力電圧がそれぞれ得られる。
８．１９のそれぞれに出力され、メモリＲＯＭ （１）
からの読出し出力Ｄ１ ＃ Ｄ２ ＊ Ｄ３のそれぞれ
の制御情報信号との積をとることによって所定の微分ノ
ｆルス信号（第３図へ、す、オ）のみが抽出きれ５次段
のＤ形フリッグ７０ツブ２０．２１゜２２ヘクロ、り信
号として出力される。フリツノフロップ２０〜２２はそ
れぞれ、上記クロック信号によって制御され、その出力
Ｑと互（第３図ト１ト、ヌ、ヌ′、ワ、ワ′）とが各イ
ンバータアームのスイッチング素子Ｔｒ１〜Ｔｒ６を制
御するスイッチング制御信号となる。すなわちスイッチ
ング素子Ｔｒ１とＴｒ４との導通によシ巻線端Ｕ−Ｖ間
に正の半周期分の出力６電圧が得られ、スイッチング素
子ＴｒｓとＴｒ２との、導通により負の半周期分の出力
電圧が得られる。（第３図力）同様にして巻線端・Ｖ−
Ｗ間にはｅ ＴｒｓとＴｒｙ及びＴｒｓとＴｒ４との導
通により第３図ヨに示す出力電圧が９巻線Ｗ−Ｕ間には
ｔ Ｔｒ５とＴｒ２及びＴｒｌとＴｒ６との導通により
第３図夕に示す出力電圧がそれぞれ得られる。
以上ノ如くフリツノフロップのクロック信号として選択
された微分ノ母ルス信号は出力電圧誤差信号に応じてノ
臂ルス間隔が異なるため、フリツノフロッノ出力がハイ
レベルからローレベルにあるいはローレベルからハイレ
ベルに変化するタイミングが変化し、これによって各ス
イッチング素子の導通時間が変化して出力電圧・ぐルス
幅が変化することによシ１例えば出力電圧が上昇した場
合各相の出力電圧・９ルス幅を狭くするというように、
出力電圧誤差信号に応じた出力電圧補正動作を行なうと
とドなる。
された微分ノ母ルス信号は出力電圧誤差信号に応じてノ
臂ルス間隔が異なるため、フリツノフロッノ出力がハイ
レベルからローレベルにあるいはローレベルからハイレ
ベルに変化するタイミングが変化し、これによって各ス
イッチング素子の導通時間が変化して出力電圧・ぐルス
幅が変化することによシ１例えば出力電圧が上昇した場
合各相の出力電圧・９ルス幅を狭くするというように、
出力電圧誤差信号に応じた出力電圧補正動作を行なうと
とドなる。
以上のように本発明によれば、市販のメモリチップ１個
と周辺回路とで出力電圧変動に応じて連続的に電圧が制
御される多分割部方式イーンパータの制御回路を提供で
きる。
と周辺回路とで出力電圧変動に応じて連続的に電圧が制
御される多分割部方式イーンパータの制御回路を提供で
きる。
なお実施例では３相６分割４ノ母ルスの場合について説
明したが、３相に限られることはなく１分割数、ノ千ル
ス数も任意に変更可能であシ、この場合メモリＲＯＭも
この変更に応じた制御情報を有するものが使用される。
明したが、３相に限られることはなく１分割数、ノ千ル
ス数も任意に変更可能であシ、この場合メモリＲＯＭも
この変更に応じた制御情報を有するものが使用される。
第１図は従来方式によるインバータのブロック構成図、
第２図は本発明の一実施例のブロック構成図、第３図は
第２図の各部の信号波形図。 図中、１は基準発振器、２は番地指定回路、３は読出し
専用・メモリ群、４は出力電圧誤差検出回路、５はＡ−
Ｄ変換器、６はメモリ選択回路、７は出力切替回路、１
４は積分回路、１５はコン・母レータ、１６は微分回路
。
第２図は本発明の一実施例のブロック構成図、第３図は
第２図の各部の信号波形図。 図中、１は基準発振器、２は番地指定回路、３は読出し
専用・メモリ群、４は出力電圧誤差検出回路、５はＡ−
Ｄ変換器、６はメモリ選択回路、７は出力切替回路、１
４は積分回路、１５はコン・母レータ、１６は微分回路
。
Claims (1)
- 【特許請求の範囲】 １、 多分開田方式インバータにおいて、ブリッジを構
成しているスイッチング素子の制御信号作成のための情
報な記憶した読出し専用記憶部と。 基準電圧とを比較する回路と、該比較結果と前記する回
路とを含むことにより、インノ９−タ出力電圧を連続的
に制御し得るようにし穴ことを特徴とするインバータ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143167A JPS5846871A (ja) | 1981-09-12 | 1981-09-12 | インバ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143167A JPS5846871A (ja) | 1981-09-12 | 1981-09-12 | インバ−タ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846871A true JPS5846871A (ja) | 1983-03-18 |
Family
ID=15332470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143167A Pending JPS5846871A (ja) | 1981-09-12 | 1981-09-12 | インバ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846871A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190170A (ja) * | 1984-03-08 | 1985-09-27 | Meidensha Electric Mfg Co Ltd | 正弦波ｐｗｍ波形発生装置 |
| US5173756A (en) * | 1990-01-05 | 1992-12-22 | International Business Machines Corporation | Trench charge-coupled device |
| US5223726A (en) * | 1989-07-25 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for charge transfer device |
| US5334868A (en) * | 1991-02-08 | 1994-08-02 | International Business Machines Corporation | Sidewall charge-coupled device with trench isolation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698371A (en) * | 1979-12-29 | 1981-08-07 | Fuji Electric Co Ltd | Polyphase ac inverter |
-
1981
- 1981-09-12 JP JP56143167A patent/JPS5846871A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698371A (en) * | 1979-12-29 | 1981-08-07 | Fuji Electric Co Ltd | Polyphase ac inverter |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190170A (ja) * | 1984-03-08 | 1985-09-27 | Meidensha Electric Mfg Co Ltd | 正弦波ｐｗｍ波形発生装置 |
| US5223726A (en) * | 1989-07-25 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for charge transfer device |
| US5173756A (en) * | 1990-01-05 | 1992-12-22 | International Business Machines Corporation | Trench charge-coupled device |
| US5334868A (en) * | 1991-02-08 | 1994-08-02 | International Business Machines Corporation | Sidewall charge-coupled device with trench isolation |
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