KR100347507B1 - Ccd고체촬상소자및그구동방법 - Google Patents

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Abstract

본 발명은 복수의 수광 화소가 매트릭스 형태로 배열된 2차원의 CCD 고체 촬상 소자 및 그 구동 방법에 관한 것으로, 본 발명에서는 수직 시프트 레지스터와 수평 시프트 레지스터간의 접속부 구조를 간략하게 하고 수직 시프트 레지스터의 배열 피치를 좁게 하여 고집적화를 가능하도록 하는 CCD 고체 촬상 소자를 제공한다.
본 발명은 수직 시프트 레지스터와 수평 시프트 레지스터로부터 순차 전송 출력된 상기 정보 전하를 전압값으로 변환하여 영상 신호를 발생하는 출력부를 구비한 고체 촬상 소자로서, 상기 복수의 수직 시프트 레지스터의 출력측 단부에 독립하여 구동 가능한 적어도 2개의 출력 제어 게이트 전극이 배치되는 것과 함께, 상기 복수의 수직 시프트 레지스터와 상기 수평 시프트 레지스터와의 접속부분에서 상기 수평 시프트 레지스터측에 깊게 되는 전위 경사를 주는 것을 특징으로 한다.

Description

CCD 고체 촬상 소자 및 그 구동 방법
본 발명은 복수의 수광화소가 매트릭스 형태로 배열된 2차원의 CCD 고체 촬상 소자 및 그 구동 방법에 관한 것이다.
비디오 카메라 등의 촬상 장치에 이용되는 2차원의 고체 촬상 소자, 소위 지역 센서(area sensor)는, 복수의 수광화소가 매트릭스 형태로 배열되어, 광전변환에 의해 각 수광화소에 발생하는 정보전하를 복수의 시프트 레지스터를 거쳐서 소정의 순서로 독출하도록 구성되어 있다.
프레임 트랜스퍼 방식의 CCD 고체 촬상 소자의 경우, 제1도에 도시된 바와 같이 촬상부로부터 축적부까지 연속하는 복수의 수직 시프트 레지스터(1)이 평행하게 배치되고, 이러한 수직 시프트 레지스터(1)의 출력측에 수평 시프트 레지스터(2)가 배치된다. 촬상부는 수직 시프트 레지스터(1)을 전기적으로 분리하여 복수의 수광화소를 구성한다. 이러한 수광 화소에서 발생하는 정보 전하는, 프레임 전송 클럭(FS)에 의해 각 수직 시프트 레지스터(1) 내부를 촬상부로부터 축적부로 전송되어 일시적으로 축적된다. 축적부로 전송된 정보 전하는 수직 전송 클럭(VS)에 의해 각 수직 시프트 레지스터(1)로부터 수평 시프트 레지스터(2)의 각 비트에 1행 단위로 전송된다. 그리고, 수평 시프트 레지스터(2)로 전송된 정보 전하는, 수평 전송 클럭(HS)에 의해 1행마다 시리얼로 출력부(3)으로 전송되고, 이 출력부(3)에서 전하량이 전압치로 변환되는 것에 의해 영상 신호로서 출력된다.
한편, 인터라인 방식의 CCD 고체 촬상 소자의 경우, 제2도에 도시된 바와 같이 행렬 방식으로 배치된 복수의 수광화소(4)의 각 열 사이에 각각 수직 시프트 레지스터(5)가 배치되고, 이러한 수직 시프트 레지스터(5)의 출력측에 수평 시프트 레지스터(6)이 배치된다. 각 수광화소(4)에서 발생하는 정보 전하는 수직 시프트 레지스터(5)로 전송된 후, 수직 전송 클럭(VS)에 의해 수직 시프트 레지스터(5)로부터 1행 단위로 수평 시프트 레지스터(6)으로 전송된다. 그리고, 수평 시프트 레지스터(6)으로 전송된 정보 전하는 프레임 트랜스퍼 방식의 CCD 고체 촬상 소자와동일하게 수평 전송 클럭(HS)에 따라 1행마다 시리얼로 출력부(7)로 전송되로, 이 출력부(3)으로부터 영상신호로서 출력된다.
이와 같은 CCD 고체 촬상 소자에 있어서 수직 시프트 레지스터와 수평 시프트 레지스터간의 접속부분 구조가 제3도에 도시되어 있다.
수직 시프트 레지스터(10)은 반도체 기판상에 형성된 채널 영역(11) 및 2층 구조의 복수의 전송 게이트 전극(12, 13)으로 구성된다. 채널 영역(11)은 선택 산화된 두꺼운 산화막 등으로 구성된 채널 분리 영역(14)에 의해 구획되어, 각각이 전기적으로 독립하여 있다. 이 채널 영역(11)은 P형 영역의 표면에 N형 영역을 형성한 매립 채널 구조를 가지고 있다. 1층째의 전송 게이트 전극(12)는 채널 분리영역(14)와 교차하여 각 채널 영역(11) 상에 일정 거리를 두고 서로 평행하게 배치된다. 2층째의 전송 게이트 전극(13)은 전송 게이트 전극(12)의 간격을 감싸도록 해서, 채널 영역(11) 상에 배치된다. 이러한 전송 게이트(12, 13)은 일부가 오버랩되고, 각 수직 시프트 레지스터(10)에서 공통으로 형성된다. 그리고, 각 전송 게이트전극(12, 13)으로는 4상의 수직 전송 클럭(VS1-VS4)가 각각 인가되고, 이러한 수직전송 클럭(VS1-VS4)에 의해 채널 영역(11)내의 정보 전하가 수직 방향으로 순차적으로 전송된다. 수평 시프트 레지스터(20)은 채널 영역(21) 및 2층 구조의 복수의 전송 게이트 전극(22, 23)으로 구성된다. 채널 영역(21)은 수직 시프트 레지스터(10)의 채널 분리 영역(14)에 연속하는 섬모양의 채널 분리 영역(24)와 이 채널 분리 영역(24)과 대향하는 분리 영역(25)으로 구획되고, 각 채널 분리 영역(24)의 사이를 통하여 수직 시프트 레지스터(10)의 채널 영역(11)의 단부와 접속된다. 이 채널 영역(21)도 수직 시프트 레지스터(10)의 채널 영역(11)과 동일하게 매립 채널 구조를 가지고 있다. 1층째의 전송 게이트 전극(22)는 각 채널 분리 영역(24, 25)의 사이에 걸치듯이 배치된다. 또한, 전송 게이트 전극(22)는 1개씩 걸러서 수직 시프트 레지스터(10)측까지 연장되고, 수직 시프트 레지스터(10)의 채널 영역(11)과 채널 영역(21)의 접속부를 감싸는 것과 함께, 수직 시프트 레지스터(10) 출력측 단부의 전송 게이트 전극(13)과 오버랩된다. 2층째의 전송 게이트 전극(23)은 전송 게이트 전극(22)의 간격을 감싸도록 채널 영역(21) 상에 배치된다. 이러한 전송 게이트 전극(22, 23)은 일부가 오버랩되고, 인접한 전송 게이트 전극(22, 23)이 2개씩 공통으로 접속된다. 그리고, 전송 게이트 전극(22, 23)에 2상의 수평 전송 클럭(HS1, HS2)가 인가되고, 이 수평 전송 클럭(HS1, HS2)에 따라 채널 영역(21)내의 정보 전하가 수평방향으로 전송된다. 이 수평 전송 클럭(HS1, HS2)는 수직 전송 클럭(VS1-VS4)가 수직 시프트 레지스터(10)내의 정보 전하를 1비트 전송할 때마다 1행만큼 정보 전하의 전송을 완료하도록 설정된다. 따라서, 수직 시프트 레지스터(10)으로부터 수평 레지스터(20)으로 전송된 정보 전하는 다음의 정보 전하가 수직 시프트 레지스터(10)으로부터 전송되어 오기 전에 전부 수평 시프트 레지스터(20) 밖으로 출력된다.
상술한 바와 같은 CCD 고체 촬상 소자에 있어서는, 수평 시프트 레지스터(20)의 전송 게이트 전극(22, 23)이 1 열의 수직 시프트 레지스터(10)에 대하여 4개씩 배치된다. 이 때문에, 수직 시프트 레지스터(10)의 배열 피치는, 수평 시프트 레지스터(20)의 전송 게이트 전극(22, 23)을 4개씩 배치하는 것에 필요한 최소 간격보다도 좁게 할 수는 없다. 따라서, 수광화소수를 증가시켜 CCD 고체 촬상 소자의 해상도를 향상시키기 위해서는 소자의 칩면적을 크게 하지 않으면 안되는데, 이는 비용 상승의 요인이 된다.
본 발명은 수직 시프트 레지스터와 수평 시프트 레지스터간의 접속부 구조를 간략화하고, 수직 시프트 레지스터의 배열 피치를 좁게 하여 고집적화를 가능하게 하는 것을 목적으로 한다.
본 발명은 행 및 열방향으로 배치되며 조사된 빛에 응답하여 정보 전하를 발생하는 복수의 수광화소, 이러한 복수의 수광화소의 각 열마다 대응 설치되며 각 수광화소로부터 상기 정보 전하를 받아서 수직 방향으로 전송하는 복수의 수직 시프트 레지스터, 이러한 복수의 수직 시프트 레지스터의 각 출력에 각 비트가 대응 설치되며 각 수직 시프트 레지스터로부터 상기 정보 전하를 받아서 수평 방향으로 전송하는 수평 시프트 레지스터, 및 이 수평 시프트 레지스터로부터 순차 전송 출력된 상기 정보 전하를 전압치로 변환하여 영상신호를 발생하는 출력부를 구비한 고체 촬상 소자에 있어서, 상기 복수의 수직 시프트 레지스터의 출력측 단부에 독립하여 구동가능한 적어도 2개의 출력 제어 게이트 전극이 배치되는 것과 함께, 상기 복수의 수직 시프트 레지스터와 상기 수평 시프트 레지스터의 접속부분에서 상기 수평 시프트 레지스터측에 깊어지는 전위 경사를 주는 것을 특징으로 한다.
이것에 의해, 수직 시프트 레지스터 내의 정보 전하는, 수평 시프트 레지스터측의 전위가 낮은 때에는 수평 시프트 레지스터로 전송되고, 수평 시프트 레지스터측의 전위가 높은 때에는 출력 제어전극 아래에 일단 축적된다. 이 때문에, 복수의 수직 시프트 레지스터로부터 1열씩 걸러서 정보전하를 수평 시프트 레지스터로 전송하는 것이 가능하게 되고, 수평 시프트 레지스터의 전송 게이트 전극 수를 반감시킬 수 있다.
게다가, 본 발명은 상기 복수의 수직 시프트 레지스터의 각 열에서 공통되며 기수열과 우수열에서 배열 순서가 역전하는 1쌍의 출력 제어 게이트 전극이 상기 복수의 수직 시프트 레지스터의 출력측에 배치되며, 이 1쌍의 출력 제어 게이트 전극을 각각 독립적으로 구동 가능하게 한 것을 특징으로 한다.
이것에 의해, 각 수직 시프트 레지스터 내의 정보 전하는 출력 제어 게이트 전극 부분에서 축적 전위가 출력 제어 게이트 전극의 폭만큼 벗어나 있다. 이 때문에, 복수의 수직 시프트 레지스터로부터 수평 시프트 레지스터로의 정보 전하의 전송 과정에서 우수열과 기수열을 배분하는 것이 가능하게 된다.
더우기, 본 발명은 상기 복수의 수직 시프트 레지스터가 각 열에서 공통으로 구동되고, 기수열에서 우수열보다도 수가 적게 되는 복수의 출력 제어 전극이 출력측 단부에 배치되는 것이다.
이것에 의해, 우수열의 수직 시프트 레지스터의 출력측 단부에 정보 전하를 축적한 상태에서, 기수열의 수직 시프트 레지스터로부터 수평 시프트 레지스터로 정보 전하를 전송시키는 것이 가능하다. 이것에 의해, 각 수직 시프트 레지스터로부터 수평 시프트 레지스터로의 정보 전하의 전송 과정에서 우수열의 수광화소로부터의 정보 전하와 기수열의 수광화소로부터의 정보 전하를 배분하는 것이 가능하게 된다.
또한, 본 발명은 행렬 배치된 복수의 수광화소의 각열마다 대응하는 복수의 수직 시프트 레지스터의 출력을 수평 시프트 레지스터의 각 비트로 받아, 상기 복수의 수광 화소에서 발생하는 정보 전하를 1행 단위로 출력하는 고체 촬상 소자의 구동 방법에 있어서, 상기 복수의 수직 시프트 레지스터의 출력측 단부의 적어도 1비트를 독립적으로 구동하고, 상기 수평 시프트 레지스터의 기수열의 비트를 온 상태로 하는 것과 함께, 우수열의 비트를 오프 상태로 하여 상기 복수의 수직 시프트 레지스터의 기수열로부터 상기 수평 시프트 레지스터의 기수열의 비트에 정보전하를 집어 넣어 출력한 후, 상기 수평 시프트 레지스터의 우수열의 비트를 온 상태로 하는 것과 함께 기수열의 비트를 오프 상태로 하여 상기 복수의 수직 시프트 레지스터의 우수열로부터 상기 수평 시프트 레지스터의 우수열의 비트에 정보 전하를 집어 넣어 출력하는 것을 특징으로 한다.
이것에 의해, 수직 시프트 레지스터의 출력측 단부의 1비트를 독립하여 동작시키고, 수평 시프트 레지스터의 기수열의 비트와 우수열의 비트를 교대로 온 상태 및 오프 상태로 하는 것에 의해, 기수열의 비트에 대응하는 수직 시프트 레지스터 또는 우수열의 비트에 대응하는 수직 시프트 레지스터로부터 교대로 정보 전하가 출력된다. 이 때문에, 수평 시프트 레지스터로 동시에 전송되는 정보 전하의 패킷수가 반이 되어, 수평 시프트 레지스터의 비트수를 반감하는 것이 가능하다.
게다가, 본 발명은 상기 복수의 수직 시프트 레지스터의 출력측의 일부에서 상기 정보 전하의 축적 전위를 기수열과 우수열로 서로 1 비트씩 엇갈리게 하고, 제1 기간에 상기 수직 시프트 레지스터의 기수열로부터 상기 수평 시프트 레지스터의 기수열 비트에 상기 정보 전하를 집어 넣어 출력한 후, 제2 기간에 상기 수직 시프트 레지스터의 우수열로부터 상기 수평 시프트 레지스터의 우수열 비트에 상기 정보 전하를 집어 넣어 출력하는 것을 특징으로 한다.
이것에 의해, 기수열의 수직 시프트 레지스터 또는 우수열의 수직 시프트 레지스터로부터 수평 시프트 레지스터로 교대로 정보 전하가 출력되도록 된다. 이 때문에, 수평 시프트 레지스터로 동시에 전송되는 정보 전하의 패킷수가 절반으로 되어, 수평 시프트 레지스터의 비트수를 반감하는 것이 가능하다.
게다가, 본 발명은 상기 복수의 수직 시프트 레지스터를 각 열에서 공통으로 구동하는 것과 함께, 우수열의 수직 시프트 레지스터에서 출력측에 배치된 복수의 출력 제어 전극을 독립적으로 구동하고, 기수열의 수직 시프트 레지스터의 정보 전하가 상기 수평 시프트 레지스터를 거쳐서 전송 출력되는 동안, 상기 정보 전하를 우수열의 수직 시프트 레지스터의 출력측에 유지하는 것을 특징으로 하고 있다.
이것에 의해, 기수열의 수직 시프트 레지스터 또는 우수열의 수직 시프트 레지스터로부터 수평 레지스터로 교대로 정보 전하가 출력되도록 된다. 따라서, 수평 시프트 레지스터로 동시에 전송되는 정보 전하의 패킷수가 절반으로 되어, 수평시프트 레지스터의 비트수가 반감되는 것이 가능하다.
(제1실시예)
제4도는 본 발명의 고체 촬상 소자의 수직 시프트 레지스터(30)과 수평 시프트 레지스터(40)의 접속부분의 구조를 도시한 평면도이다. 즉, 이 접속 부분의 구조는 프레임 트랜스퍼형, 인터 라인 형 또는 프레임 인터 라인 형 중 어떤 방식의고체 촬상 소자에도 채용가능하다.
수직 시프트 레지스터(30)은 반도체 기판상에 형성된 채널 영역(31), 복수의 전송 게이트 전극(32, 33) 및 2개의 출력 제어 게이트 전극(34, 35)로 구성된다. 채널 영역(31)은 서로 평행하게 배치되는 복수의 채널 분리영역(36)으로 구획되고, 각각이 전기적으로 독립되어 있다. 이 채널 영역(31)은, P형 영역의 표면에 N형 영역이 형성된 매립 채널 구조를 가지고 있다. 복수의 전송 게이트 전극(32)는 채널분리 영역(36)과 교차하여 각 채널 영역(31)상에 서로 평행하게 배치된다. 그래서, 전송 게이트 전극(32)는 1층 구조이지만, 2층 구조로 하는 것도 가능하다. 제1 출력제어 게이트 전극(34)는 수직 시프트 레지스터(30)의 출력측에 전송 게이트 전극(32)와 병렬로 배치된다. 최종예의 전송 게이트 전극(33)은 출력 제어 게이트 전극(34)와 전송 게이트 전극(32) 사이에 걸쳐서 2층으로 배치된다. 또한, 제2의 출력 제어 게이트 전극(35)는 제1출력 제어 게이트 전극(34)와 오버랩하여 채널 영역(31)의 출력측 단부상에 배치된다. 이러한 전송 게이트 전극(32, 33) 및 출력 제어 게이트 전극(34, 35)는 각각이 각 수직 시프트 레지스터(10)에서 공통으로 형성된다. 그리고, 각 전송 게이트 전극(32, 33)에는 예를 들면, 3상의 수직 전송 클럭(VS1-VS3)이 각각 인가되고, 동시에 출력 제어 게이트 전극(34, 35)에는 각각 출력 제어 클럭(TG1, TG2)가 인가된다. 따라서, 수직 전송 클럭(VS1-VS3)에 의해 채널 영역(31) 내의 정보 전하가 수직 방향으로 순차 전송되는 것과 함께, 출력 제어 클럭(TG1, TG2)에 의해 채널 영역(31)의 출력측에서 정보 전하가 일시적으로 축적된다.
수평 시프트 레지스터(40)은 채널 영역(41) 및 2층 구조의 복수의 전송 게이트 전극(42, 43)으로 구성된다. 채널 영역(41)은 수직 시프트 레지스터(30)의 채널 분리 영역(36)에 연속하는 섬모양의 채널 분리 영역(44)와 이 채널 분리 영역(44)와 대향하는 분리 영역(55)로 구획되고, 수직 시프트 레지스터(30)측의 각 채널 분리 영역(44) 사이를 통하여 수직 시프트 레지스터(30)의 채널 영역(31)의 단부와 접속된다. 이 채널 영역(41)도, 수직 시프트 레지스터(30)의 채널 영역(31)과 동일하게 매립 채널 구조를 가지고 있다. 1층째의 전송 게이트 전극(42)는, 각 채널 분리 영역(44, 45)와의 사이에 걸쳐 있고, 수직 시프트 레지스터(30)측까지 연장되어 수직 시프트 레지스터(30)의 채널 영역(31)과 채널 영역(41)의 접속부를 감싸며 배치된다. 2층째의 전송 게이트 전극(43)은 전송 게이트 전극(42)의 간격을 감싸도록 채널 영역(41)상에 배치된다. 이러한 전송 게이트 전극(42, 43)은 일부가 오버랩되어, 인접한 전송 게이트 전극(42, 43)이 2개씩 공통으로 접속된다. 그리고, 전송 게이트 전극(42, 43)에 2상의 수평 전송 클럭(HS1, HS2)가 인가되고, 채널 영역(41) 내의 정보 전하가 수평 방향으로 전송된다.
또한, 수직 시프트 레지스터(30)과 수평 시프트 레지스터(40) 사이에서는, 출력 제어 게이트 전극(34, 35)가 함께 온하여 전송 게이트 전극(42)가 온한 때에, 수평 시프트 레지스터(40)측의 포텐셜이 수직 시프트 레지스터(30)보다도 깊게 되도록 하고 있다. 예를 들면, 각각의 채널 영역(31, 41)을 형성하는 N형 확산 영역의 불순물 농도로 경사를 주어서, 채널 영역(41) 내에서 포텐셜이 보다 깊게 형성되도록 구성한다. 이것에 의해, 수직 시프트 레지스터(30)의 채널 영역(31) 내에있는 정보 전하가 높은 효율로 수평 시프트 레지스터(40)의 채널 영역(41) 내로 전송되도록 된다.
제5도는 수직 전송 클럭(VS1-VS3), 출력 제어 클럭(TG1, TG2) 및 수평 전송 클럭(HS1, HS2)의 타이밍도이고, 제6도는 제5도의 각 타이밍(T1-T13)에서의 채널 영역(31, 41)내의 포텐셜 형태를 도시한 도면이다. 즉, 각 게이트 전극은 인가된 클럭이 하이 레벨(H)인 때에 온하고, 로우 레벨(L)인 때에 오프하는 것으로 한다.
우선, HS1이 H이고, HS2가 L로 고정되어 있고, VS2가 H, VS1 및 VS3가 L로 되어 있는 T1에서는, VS2에 대응하는 전송 게이트 전극(32)가 온하여 포텐셜 웰이 형성된다. 정보 전하는 이 포텐셜 웰에 축적되게 된다. 이 때에, TG1 및 TG2는 함께 L이며, 출력 제어 게이트 전극(34 및 35)는 각각 오프되어 있다. VH3가 H로 된 T2에서는, VS3에 대응하는 전송 게이트 전극(32, 33)이 온하여 포텔셜 웰이 형성되고, 이어서 VS2가 L이 된 T3에서는, VS2에 대응하는 전송 게이트 전극(32)가 오프하여 포텐셜 웰이 소멸한다. 이것에 의해, 정보 전하는 VS2에 대응하는 전송 게이트 전극(32)의 아래로부터 VS3에 대응하는 전송 게이트 전극(32, 33)의 아래로 전송된다. 이 T1으로부터 T3까지의 정보 전하의 전송은 기수열 및 우수열 모두가 동일하다.
TG1 및 TG2가 H로 된 T4에서는 출력 제어 게이트 전극(34, 35)가 온하여 포텐셜 웰이 형성된다. 이 때, 기수열에서는 HS1이 H로 되어 수직 시프트 레지스터(30)의 전송 게이트 전극(42)가 온하고 전송 게이트 전극(33)의 아래에 축적되어 있는 정보 전하는 전송 게이트 전극(42)의 아래로 전송된다. 한편, 우수열에서는 HS2가 L로 되어 수직 시프트 레지스터(30)의 전송 게이트 전극(42)가 오프하고 있기 때문에, 전송 게이트 전극(33)의 아래에 축적되어 있는 정보 전하는 출력 제어 게이트 전극(34, 35)의 아래에 축적된다. 또한, T4에서는 VS1도 H가 되어 각 열에서 VS1에 대응하는 전송 게이트 전극(32)가 온하여 포텐셜 웰이 형성되고, VS3가 L로 된 T5에서는 VS3에 대응하는 전송 게이트 전극(32, 33)이 오프하여 포텐셜 웰이 소멸한다. 이것에 의해, VS3에 대응하는 전송 게이트 전극(32, 33) 아래의 정보 전하가 VS1에 대응하는 전송 게이트 전극(32)의 아래로 전송된다. TG1이 L로 된 T6에서는, 출력 제어 게이트 전극(34)가 오프하여 포텐셜 웰이 소멸하고, 우수열의 출력 제어 게이트 전극(34)의 아래에 축적되어 있는 정보 전하는, 출력 제어 게이트 전극(35)의 아래에 모여지게 된다. 기수열에서는 T4의 시점에서 전송 게이트 전극(42) 아래로의 정보 전하의 전송이 완료하고 있기 때문에 정보 전하의 이동은 없다. 또한, T6에서는 VS2도 H로 되어 각 열에서 VS2에 대응하는 전송 게이트 전극(32)가 온하여 포텐셜 웰이 형성되고, VS1이 L로 된 T7에서는 VS1에 대응하는 전송 게이트 전극(32)가 오프하여 포텐셜 웰이 소멸한다. 이것에 의해, VS1에 대응하는 전송 게이트 전곡(32) 아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(32)의 아래로 전송된다. 여기서, VS2에 대응하는 전송 게이트 전극(32)의 아래로 전송되는 정보 전하는 우수열의 출력 제어 게이트 전극(35) 아래의 정보 전하의 전송을 완료하기까지의 사이에 그대로의 상태로 축적된다.
TG1이 다시 H로 된 T8에서는, 출력 제어 게이트 전극(34)가 온하여 포텐셜 웰이 형성되고, TG2가 L로 된 T9에서는, 출력 제어 게이트 전극(35)가 오프하여 포텐셜 웰이 소멸한다. 이것에 의해, 우수열에서는 출력 제어 게이트 전극(35)의 아래의 정보 전하가 출력 제어 게이트 전극(34)의 아래로 되돌아 간다. 이 T9의 상태에 있어서, HS1 및 HS2의 반전 동작이 반복되고, 기수열의 전송 게이트 전극(42)아래의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)내를 수평 방향으로 전송된다. HS1, HS2에 대해서는, 수평 시프트 레지스터(40)내의 1/2행 만큼의 정보 전하의 전송을 소정의 기간내에 완료하도록 주기가 설정된다. 이것에 의해, 수평 시프트 레지스터(40)의 채널 영역(41)내의 정보 전하는, 다음의 정보 전하가 수직 시프트 레지스터(30)으로부터 전송되어 오기까지 전부 수평 시프트 레지스터(40) 밖으로 출력된다.
수평 시프트 레지스터(40)의 수평 전송 동작이 완료한 타이밍 T10에서는 HS1가 L, HS2가 H로 고정된다. 이것에 의해, 기수열의 전송 게이트 전극(42)가 오프하여 포텐셜 웰이 소멸하고, 우수열의 전송 게이트 전극(42)가 온하여 포텐셜 웰이 형성된다. TG2가 H로 된 T11에서는 출력 제어 게이트 전극(35)가 온하여 포텐셜 웰이 형성되고, 우수열에서 출력 제어 게이트 전극(34) 아래에 축적되어 있던 정보 전하가 수직 시프트 레지스터(30)의 전송 게이트 전극(42)의 아래로 전송된다. TG1이 L로 된 T12에서 출력 제어 게이트 전극(34)가 오프하여 포텐셜 웰이 소멸하고, TG2가 L로 된 T13에서 출력 제어 게이트 전극(35)가 오프하여 포텐셜 웰이 소멸한다. 그리고, 이 T13의 상태에 있어서, HS1 및 HS2의 반전 동작이 반복되고 우수열의 전송 게이트 전극(42) 아래 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)내를 수평 방향으로 전송된다. 이 정보 전하의 수평 전송 동작은, 기수열의 전송 게이트 전극(42)의 아래의 정보 전하의 전송 동작과 동일하다.
이상의 T1-T13의 동작과, 수평 시프트 레지스터(40)의 수평 전송 동작을 반복하므로써, 수직 시프트 레지스터(30)내에 축적되어 있는 정보 전하를 1/2행 마다 순차 독출하는 것이 가능하게 된다. 이와 같은 정보 전하의 독출 방법에 의하면, 1행 만큼의 정보 전하가 기수열과 우수열에서 별도로 정리되기 위해, 기수열과 우수열에서 서로 다른 색 성분이 주어질 수 있는 컬러 필터가 각 수광화소에 장착되는 컬러 고체 촬상 소자에 적합하게 된다. 또한, 1행마다 소정의 순서로 연속하는 영상 신호를 획득한 경우에는, 1/2행분의 신호를 기억할 수 있는 라인 메모리를 이용하여 기수열의 신호와 우수열의 신호를 번갈아서 집어 내도록 하면 된다.
(제2실시예)
제7도는, 본 발명의 고체 촬상 소자의 수직 시프트 레지스터(50)과 수평 시프트 레지스터(40)의 접속 부분의 구조를 도시한 평면도이다. 여기서, 수평 시프트 레지스터(40)의 구조는 제4도와 동일하기 때문에 설명은 생략한다.
수직 시프트 레지스터(50)은, 반도체 기판상에 형성된 채널 영역(51), 복수의 전송 게이트 전극(52) 및 2조의 출력 제어 게이트 전극(53, 54, 55, 56)으로 구성된다. 채널 영역(51)은 서로 평행하게 배치된 복수의 채널 분리 영역(57)으로 구획되며, 각각 전기적으로 독립되어 있다. 이 채널 영역(51)은 P형 영역의 표면에 N형 영역이 형성되는 매립 채널 구조를 가지고 있다. 복수의 전송 게이트 전극(52)는 채널 분리 영역(57)과 교차하여 각 채널 영역(51)상에 서로 평행하게 배치된다. 그래서, 전송 게이트 전극(52)는 1층 구조이지만, 일부가 오버랩된 2층 구조로 하는 것도 가능하다. 제1 출력 제어 게이트 전극(53)은 기수열에서 전송 게이트 전극(52)로부터 분리되고, 우수열에서 전송 게이트 전극(52)에 근접하도록 구부러져 수직 시프트 레지스터(50)의 출력측에 전송 게이트 전극(52)와 병렬로 배치된다. 제2 출력 제어 게이트 전극(54)는 제1 출력 제어 게이트 전극(53)과는 반대로, 기수열에서 전송 게이트 전극(52)에 근접하고, 우수열에서 전송 게이트 전극(52)로부터 분리되도록 구부러지고, 채널 분리 영역(57)상에서 제1 출력 제어 게이트 전극(53)과 교차하도록 배치된다. 즉, 제1 및 제2 출력 제어 게이트 전극(53, 54)는 기수열과 우수열에서 배열순서가 역전되도록 2층으로 배치되고, 채널 영역(51)내의 정보 전하를 기수열과 우수열에서 분리하는 것이 가능하도록 구성된다. 제3 출력 제어 게이트 전극(55)는 기수열에서 제1 출력 제어 게이트 전극(53)에 인접하고, 우수열에서 제2의 출력 제어 게이트 전극(54)와 오버랩하며, 출력 제어 게이트 전극(53, 54)의 수평 시프트 레지스터(40)측에 전송 게이트 전극(52)와 평행하게 배치된다. 제4의 출력 제어 게이트 전극(56)은 각 수직 시프트 레지스터(50)의 출력측의 단부에 제3의 출력 제어 게이트 전극(55)와 오버랩하여 배치된다. 또한, 제4의 출력 제어 게이트 전극(56)은 제3 출력 제어 게이트 전극(55)와 전기적으로 접속된다.
이러한 전송 게이트 전극(52) 및 출력 제어 게이트 전극(53-56)은 각각이 각 수직 시프트 레지스터(10)에서 공통되도록 형성된다. 그리고, 각 전송 게이트 전극(52)에는 예를 들면, 3상의 수직 전송 클럭(VS1-VS3)가 각각 인가되고, 동시에 제1 및 제2 출력 제어 게이트 전극(53, 54)에는 각각 출력 제어 클럭(TG1, TG2)가인가된다. 또한, 제3 및 제4 출력 제어 게이트 전극(55, 56)에는 전송 게이트 전극(52)에 인가된 수직 전송 클럭(VS1-VS3)내에, 제1 출력 제어 게이트 전극(53)측으로부터 2개째의 전송 게이트 전극(52)와 동일한 위상의 수직 전송 클럭(VS1)이 인가된다. 따라서, 수직 전송 클럭(VS1-VS3)에 따라 채널 영역(51)내의 정보 전하가 수직 방향으로 순차 전송되는 것과 함께, 출력 제어 클럭(TG1, TG2)에 따라 채널 영역(51)내의 정보 전하가 기수열과 우수열로 분리되어, 그 안의 한쪽이 일시적으로 축적되게 된다.
제8도는 수직 전송 클럭(VS1-VS3), 출력 제어 클럭(TG1, TG2) 및 수평 전송 클럭(HS1, HS2)의 타이밍도이고, 제9도 내지 제11도는 제8도의 각 타이밍(TS1-TS6, T00-T08, TE0-TE8)에서의 채널 영역(41, 51)내의 포텐셜 상태를 도시한 도면이다. 여기서, 각 게이트 전극은 인가된 클럭이 하이 레벨(H)일 때에 온하고, 로우 레벨(L)일 때 오프하는 것으로 한다.
우선, 제9도에 도시된 바와 같이, 타이밍(TS1-TS6)에서 채널 영역(51)내의 정보 전하가 1비트만큼 수직 방향으로 전송된다.
VS2가 H, VS1 및 VS3가 L로 되어 있는 TS1에서는, VS2에 대응하는 전송 게이트 전극(52)가 온하여 포텐셜 웰이 형성된다. 정보 전하는 이 포텐셜 웰에 축적되게 된다. 이 때, 출력 제어 게이트 전극(53, 54)에 인접하는 전송 게이트 전극(52) 아래에 형성된 포텐셜 웰에 대해서는, 이보다 이전의 전송 동작에 의한 정보 전하의 전송이 완료되어 있어서, 정보 전하는 축적되어 있지 않다. 그리고, TG1 및 TG2는 함께 L이며, 출력 제어 게이트 전극(53 및 54)는 각각 오프되어 있다. VS3가 H로 된 TS2에서는, VS3에 대응하는 전송 게이트 전극(52)가 온되어 포텐셜 웰이 형성되고, 이어서 VS2가 L로 된 TS3에서는 VS2에 대응하는 전송 게이트 전극(52)가 오프하여 포텐셜 웰이 소멸한다. 이것에 의해, 정보 전하는 VS2에 대응하는 전송 게이트 전극(52)의 아래로부터 VS3에 대응하는 전송 게이트 전극(52)의 아래로 전송된다. 동일하게, VS1-VS2가 H로부터 L 또는 L로부터 H로 소정의 순서로 변화하면, TS4-TS6에서 채널 영역(51)내에 포텐셜 웰이 순차적으로 형성되고, 채널 영역(51)내의 정보 전하는 출력 제어 게이트 전극(53, 54)측으로 전송된다. 그동안, VS1의 변화에 따라 출력 제어 게이트 전극(55, 56)의 아래에 있는 채널 영역(51)내에 포텐셜 웰이 일시적으로 형성되지만, 출력 제어 게이트 전극(53, 54)가 각각 오프되어 있기 때문에, 채널 영역(51)내의 정보 전하의 전송에는 일체 영향이 없다. 그리고, VS2가 H, VS1 및 VS3가 L로 된 T00에서는, VS2에 대응하는 전송 게이트 전극(52)가 온하여 포텐셜 웰이 형성되고, 이 포텐셜 웰 내에 정보 전하가 축적되어 있다. 이 T00의 상태로부터 기수열의 채널 영역(51)로부터 수평 시프트 레지스터(40)의 채널 영역(41)로 정보 전하의 전송이 개시된다. 이 TS1로부터 T00까지 정보 전하의 전송은, 기수열 및 우수열 모두 동일하다.
다음에, 제10도에 도시된 바와 같이, 타이밍(T00-T08)에서 기수열의 채널 영역(51)내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)으로 전송된다.
정보 전하의 수직 방향으로의 전송이 완료한 T00에서는 HS1이 H, HS2가 L로 고정되어 있고 기수열의 전송 게이트 전극(42)가 온되어 포텐셜 웰을 형성하고 우수열과 동일하다.
다음에, 제10도에 도시된 바와 같이, 타이밍(T00-T08)에서 기수열의 채널 영역(51)내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)에 전송된다.
정보 전하의 수직 방향으로의 전송이 완료한 T00에서는 HS1이 H, HS2가 L로 고정되어 있고 기수열의 전송 게이트 전극(42)가 온되어 포텐셜 웰을 형성하고 우수열의 전송 게이트 전극(42)가 오프하여 포텐셜 웰을 형성하지 않는다.
VS3, TG1 및 TG2가 H로 된 T01에서는 VS3에 대응하는 전송 게이트 전극(52) 및 출력 제어 게이트 전극(53, 54)가 온되어 포텐셜 웰이 형성되고 VS2가 L로 된 T02에서는 VS2에 대응하는 전송 게이트 전극(52)이 오프하여 포텐셜 웰이 소멸된다. 이에 따라 VS2에 대응하는 전송 게이트 전극(52) 아래의 정보 전하가 VS3에 대응하는 전송 게이트 전극(52) 아래 및 출력 제어 게이트 전극(53, 54) 아래로 전송된다. TG1가 L로 된 T03에서는 출력 제어 게이트 전극(54)가 오프되어 포텐셜 웰이 소멸되고 출력 제어 게이트 전극(53, 54) 아래의 정보 전하가 출력 제어 게이트 전극(53) 아래로 모인다. 이 때, 기수열과 우수열에서 출력 제어 게이트 전극(53, 54)의 배치가 역전하고 있기 때문에 각 채널 영역(51)내의 정보 전하는 기수열의 채널 영역(51)에서는 출력 제어 게이트 전극(55)측에 모이고 우수열에서는 전송 게이트 전극(52)측에 모인다. VS2가 H가 된 T04에서는 VS2에 대응하는 전송 게이트 전극(52)가 온하여 포텐셜 웰이 형성되고, VS3가 L이 된 T05에서는 VS2에 대응하는 전송 게이트 전극(52)가 오프되어 포텐셜 웰이 소멸한다. 이에 따라 우수열에서는 출력 제어 게이트 전극(53) 아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(52) 아래까지 확장된다. 이 때, 기수열에서는 출력 제어 게이트 전극(54)가 오프되어 있기 때문에 출력 제어 게이트 전극(53) 아래의 정보 전하는 이동하지 않는다. 동시에, 각 열에서 VS3에 대응하는 전송 게이트 전극(52) 아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(52) 아래로 역전송되어 축적된다. VS1이 H가 된 T06에서는 출력 제어 게이트 전극(55, 56)을 온하여 포텐셜 웰이 형성된다. 이에 따라, 기수열에서 출력 제어 게이트 전극(53) 아래의 포텐셜 웰과 전송 게이트 전극(42) 아래의 포텐셜 웰이 연결되어 채널 영역(51) 내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41) 내로 전송된다. 한편, 우수열에서는 출력 제어 게이트 전극(53)과 출력 제어 게이트 전극(55, 56)의 사이에 있는 출력 제어 게이트 전극(54)가 오프되어 있기 때문에 출력 제어 게이트 전극(53) 아래의 정보 전하는 수평 시프트 레지스터(40)측으로는 전송되지 않는다. TG2가 L이 된 T07에서는 출력 제어 게이트 전극(53)이 오프하여 포텐셜 웰이 소멸하고, 또한 VS1이 L이 된 T08에서는 VS1에 대응하는 전송 게이트 전극(52) 및 출력 제어 게이트 전극(55, 56)이 오프하여 포텐셜 웰이 소멸한다. 이에 따라 출력 제어 게이트 전극(53)아래의 정보전하는 기수열에서는 수평 시프트 레지스터(40)의 전송 게이트 전극(42) 아래로 전송되고, 우수열에서는 VS2에 대응하는 전송 게이트 전극(52) 아래까지 역전송되어, 기수열과 우수열과의 정보 전하의 배분이 이루어진다. 이 T08의 상태에서 HS1 및 HS2의 클럭반전이 반복되어, 기수열의 전송 게이트 전극(42) 아래의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41) 내를 수평 방향으로 전송된다. HS1, HS2에 대해서는 수평 시프트 레지스터(40) 내의 1/2행 만큼의 정보 전하의 전송을 소정의 기간내에서 완료하도록 주기가 설정된다. 이에 따라 수평 시프트 레지스터(40)의 채널 영역(41) 내의 정보 전하는 다음 정보 전하가 수직 시프트 레지스터(50)으로부터 전송되어 오기까지는 모두 수평 시프트 레지스터(40) 밖으로 출력된다.
그리고, 제11도에 도시한 바와 같이 타이밍(TE0∼TE8)에서 우수열의 채널 영역(51)내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)로 전송된다.
수평 시프트 레지스터(40)의 수평 전송 동작이 완료한 타이밍 TE0에서는 HS1이 L, HS2가 H에 고정된다. 이에 따라, 기수열의 전송 게이트 전극(42)가 오프하여 포텐셜 웰이 소멸하고 우수열의 전송 게이트 전극(42)가 온하여 포텐셜 웰이 형성된다. 또한, 기수열에서는 앞의 T00내지 T08에서 정보 전하의 전송이 완료되고 있고, 출력 제어 게이트 전극(53 내지 56) 아래 및 출력 제어 게이트 전극(53, 54)에 인접하는 전송 게이트 전극(52) 아래에는 정보 전하가 축적되어 있지 않다. VS3,TG1 및 TG2가 H가 된 TE1에서는 VS3에 대응하는 전송 게이트 전극(52) 및 출력 제어 게이트 전극(53, 54)가 온하여 포텐셜 웰이 형성되고, VS2가 L이 된 TE3에서는 VS2에 대응하는 전송 게이트 전극(52)가 오프하여 포텐셜 웰이 소멸된다. 이에 따라 VS2에 대응하는 전송 게이트 전극(52) 아래의 정보 전하가 VS3에 대응하는 전송 게이트 전극(52) 아래 및 출력 제어 게이트 전극(53, 54) 아래로 전송된다. TG2가 L이 된 TE3에서는 출력 제어 게이트 전극53이 오프하여 포텔셜 웰이 소멸하고, 출력 제어 게이트 전극(53, 54) 아래의 정보 전하가 출력 제어 게이트 전극(54) 아래, 즉 우수열에서 전송 게이트 전극(52)측으로 모인다. VS2가 H가 된 TE4에서는 VS2에 대응하는 전송 게이트 전극(52)가 온되어 포텐셜 웰이 형성되고 그위에 VS3가 L이 된 TE5에서는 VS2에 대응하는 전송 게이트 전극(52)가 오프하여 포텐셜 웰이 소멸한다. 이에 따라, 각 열에서 VS3에 대응하는 전송 게이트 전극(52)아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(52) 아래로 역전송되어 축적된다. VS1가 H 가 된 TE6에서는 출력 제어 게이트 전극(55, 56)을 온하여 포텐셜 웰이 형성된다. 이에 따라 우수열에서 출력 제어 게이트 전극(54) 아래의 포텐셜 웰과 전송 게이트 전극(42) 아래의 포텐셜 웰이 연결되어 채널 영역(51) 내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41) 내로 전송된다. TG1이 L이 된 TE7에서는 출력 제어 게이트 전극(54)을 오프하여 포텐셜 웰이 소멸하고 그위에 VS1가 L이 된 TE8에서는 VS1에 대응하는 전송 게이트 전극(52) 및 출력 제어 게이트 전극(55, 56)을 오프하여 포텐셜 웰이 소멸한다. 이에 따라, 출력 제어 게이트 전극(54) 아래의 정보 전하는 우수열에서 수평 시프트 레지스터(40)의 전송 게이트 전극(42) 아래로 전송된다. 그리고, 이 TE8의 상태에서 HS1 및 HS2의 반전 동작이 반복되고, 우수열의 전송 게이트 전극(42) 아래의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41) 내를 수평 방향으로 전송된다. 이 정보 전하의 수평 전송 동작은 기수열의 전송 게이트 전극(42) 아래의 정보 전하의 전송 동작과 동일하다. 이와 같이 하여 정보 전하의 전송을 완료하면 출력 제어 게이트 전극(53, 54)에 인접하는 전송 게이트 전극(52)의 아래로 포텐셜 웰은 형성되어 있지만 정보 전하는 축적되어 있지 않다.
이상의 타이밍 TS1-TS6, T00-T08, TE0-TE8의 동작과 수평 시프트 레지스터(40)의 수평 전송 동작을 반복하므로써, 수직 시프트 레지스터(50) 내에 축적되어 있는 정보 전하를 1/2행 마다 차례로 독출할 수 있게 된다.
(제3실시예)
제12도는, 본 발명의 고체 촬상 소자의 수직 시프트 레지스터(60)과 수평 시프트 레지스터(40)의 접속 부분의 구조를 도시하는 평면도이다. 여기서, 수평 시프트 레지스터(40)의 구조는 제4도와 동일하기 때문에 설명을 생략한다.
수직 시프트 레지스터(60)은 반도체 기판상에 형성되는 채널 영역(61), 복수의 전송 게이트 전극(62), 1층째의 출력 제어 게이트 전극(63, 64) 및 2층째의 출력 제어 게이트 전극(65, 66, 67)으로 구성된다. 이 채널 영역(61)은 서로 평행하게 배치되는 복수의 채널 분리 영역(68)으로 구획되며, 각각 전기적으로 독립되어 있다. 이 채널 영역(61)은 P형 영역 표면에 N형 영역이 형성되는 매립 채널 구조를 갖고 있다. 복수의 전송 게이트 전극(62)는 채널 분리 영역(68)과 교차하여 각 채널 영역(61) 위에 서로 평행하게 배치된다. 여기서, 전송 게이트 전극(62)는 1층구조로 되어 있지만 일부가 오버랩된 2층 구조로 하는 것도 가능하다. 1층째의 출력 제어 게이트 전극(63, 64)는 기수열의 수직 시프트 레지스터(60)에서 폭이 넓고 우수열의 수직 시프트 레지스터(60)에서 폭이 좁게 형성되어 전송 게이트 전극(62)와 병렬로 배치된다. 이에 따라 전송 게이트 전극(62) 및 출력 제어 게이트 전극(63, 64)의 간격이 기수열에서 좁고 우수열에서 넓게 형성된다. 2층째의 출력 제어 게이트 전극(65, 66)은 1층째의 출력 제어 게이트 전극(63, 64)와 반대로 기수열의 수직 시프트 레지스터(60)에서 폭이 좁고 우수열의 수직 시프트 레지스터(60)에서 폭이 넓게 형성되어 전송 게이트 전극(62) 및 출력 제어 게이트 전극(63, 64)와 중첩되도록 배치된다. 이 때, 기수열에서는 출력 제어 게이트 전극(65, 66)이 각각 출력 제어 게이트 전극(63, 64)으로부터 밀려 나오지 않고 중첩되며, 우수열에서는 전송 게이트 전극(62)와 출력 제어 게이트 전극(63, 64)의 간격을 감싸도록 중첩한다. 이에 따라 2층째의 출력 제어 게이트 전극(65, 66)은 우수열만으로 채널 영역(61)에 대해 유효하게 된다. 2층째의 출력 제어 게이트 전극(67)은 수직 시프트 레지스터(60)의 출력측 단부에 출력 제어 게이트 전극(64)와 오버랩되고, 출력 제어 게이트 전극(65, 66)과 평행하게 배치된다.
이러한 전송 게이트 전극(62), 1층째의 출력 제어 게이트 전극(63, 64) 및 2층째의 출력 제어 게이트 전극(65, 66, 67)은 각 수직 시프트 레지스터(60)에서 각각 공통되도록 형성된다. 복수의 전송 게이트 전극(62)에는 예를 들면 3상(相)의 수직 전송 클럭(VS1∼VS3)가 각각 인가된다. 1층째의 출력 제어 게이트 전극(63, 64)에는 출력 제어 게이트 전극(63)측으로부터 3개째의 전송 게이트 전극(62)와 동일한 위상의 수직 전송 클럭(VS2) 및 출력 제어 클럭(TG2)가 각각 인가된다. 그리고, 2층째의 출력 제어 게이트 전극(65, 66, 67)에는 출력 제어 클럭(TG1), 출력 제어 게이트(65)측으로부터 1개째의 전송 게이트 전극(62)와 동일한 위상의 수직 전송 클럭(VS1) 및 출력 제어 클럭(TG3)이 각각 인가된다. 이에 따라 수직 시프트 레지스터(60)의 출력측에서는 우수열의 채널 영역(61) 내의 포텐셜만이 출력 제어 클럭(TG1) 및 수직 전송 클럭(VS1)의 영향을 받게 된다. 따라서, 기수열의 수직 시프트 레지스터(60)으로부터 정보 전하가 수평 시프트 레지스터(40)측으로 전송되는 사이 정보 전하를 유지할 수 있게 된다.
제13도는 본 발명의 고체 촬상 소자의 구동 방법을 설명하는 타이밍도이고, 제14도 및 제15도는 제13도의 각 타이밍 TA0∼TA12, TB0∼TB10에서의 각 채널 영역(31, 41) 내의 포텐셜 상태를 도시하는 도면이다. 또한, 각 게이트 전극은 인가되는 클럭이 하이 레벨( H )일 때에 온하고 로우 레벨( L )일 때에 오프하는 것으로 한다.
우선, 제14도에 도시한 바와 같이 타이밍 TA0∼TA12에서 기수열의 채널 영역(61) 내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)로 전송된다.
VS2가 H, VS1 및 VS3이 L이 되어 있는 TA0에서는 VS2에 대응하는 전송 게이트 전극(62)를 온하여 포텐셜 웰이 형성된다. 정보 전하는 이 포텐셜 웰에 축적되게 된다. 이 때, 수직 전송 클럭 VS2가 인가되는 출력 제어 게이트 전극(63)아래에 형성되는 포텐셜 웰에 대해서는 이것보다 전의 전송 동작에 의한 정보 전하의 전송이 완료되어 있어서, 정보 전하는 축적되어 있지 않다. 또한, TG1, TG2 및 TG3은 모두 L이며 출력 제어 게이트 전극(64, 65 및 67)은 각각 오프되어 있다. VS3가 H가 된 TA1에서는 VS3에 대응하는 전송 게이트 전극(62)을 온하여 포텐셜 웰이 형성되고, 계속해서 VS2가 L이 된 TA2에서는 VS2에 대응하는 전송 게이트 전극(62)가 오프하여 포텐셜 웰이 소멸한다. 이에 따라, 정보 전하는 VS2에 대응하는 전송 게이트 전극(62) 아래로부터 VS3에 대응하는 전송 게이트 전극(62) 아래로 전송된다. 동일하게, VS1가 H가 된 TA3에서 VS1에 대응하는 전송 게이트 전극(62)가 온되고, VS3가 L이 된 TA4에서 VS3의 대응하는 전송 게이트 전극(62)가 오프하면 VS3에 대응하는 전송 게이트 전극(62)아래의 정보 전하는 VS1에 대응하는 전송 게이트 전극(62) 아래로 전송된다. 이 TA0로부터 TA4까지 정보 전하의 전송은 기수열 및 우수열 모두 동일하다.
VS2 및 TG1이 H가 된 TA5에서는, VS2에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(63, 65)가 온되어 포텐셜 웰이 형성되고, 계속해서 VS1이 L이 된 TA6에서는 VS1에 대응하는 전송 게이트 전극(62)가 오프하여 포텐셜 웰이 소멸된다. 이에 따라, VS1에 대응하는 전송 게이트 전극(62) 아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(62) 아래 및 출력 제어 게이트 전극(63, 65)의 아래로 전송된다. 이 때, 기수열에서는 출력 제어 게이트 전극(64)가 출력 제어 게이트 전극(66) 상에 배치되어 있고, 출력 제어 게이트 전극(64)에 인가되는 VS1이 변화되더라도 출력 제어 게이트 전극(66) 아래의 포텐셜은 변화하지 않는다. VS3 및 TG2가 H로 된 TA7에서는 VS3에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(64)가 온하여 포텐셜 웰이 형성되고 계속해서, VS2가 L이 된 TA8에서는 VS2에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(63)이 오프하여 포텐셜 웰이 소멸한다. 이에 따라, VS2에 대응하는 전송 게이트 전극(62) 아래의 정보 전하가 VS3에 대응하는 전송 게이트 전극(62)의 아래로 전송된다. 동시에, 기수열에서는 출력 제어 게이트 전극(63) 아래의 정보 전하가 출력 제어 게이트 전극(64)의 아래로 전송된다. 한편, 우수열에서는 출력 제어 게이트 전극(66)이 오프되어 있기 때문에, 출력 제어 게이트 전극(63) 아래의 정보 전하는 출력 제어 게이트 전극(64) 아래로는 전송되지 않고 출력 제어 게이트 전극(65)의 아래로 모인다. TG3가 H가 된 TA9에서는 출력 제어 게이트 전극(67)을 온하여 포텐셜 웰이 형성되고 계속해서, TG2가 L이 된 TA10에서는 출력 제어 게이트 전극(64)가 오프하여 포텐셜 웰이 소멸한다. 이 때, 기수열의 수직 시프트 레지스터(60)에 대응하는 전송 게이트 전극(42)가 온되어 있고, 기수열의 채널 영역(61)에서는 출력 제어 게이트 전극(64) 아래의 정보 전하가 수평 시프트 레지스터(40)의 전송 게이트 전극(42)아래로 전송된다. 또한, 우수열에서는 출력 제어 게이트 전극(64) 아래의 포텐셜 웰에 정보 전하가 축적되어 있지 않기 때문에 필요 없는 구동이 된다. VS2가 H가 되고, TG3가 L이된 TA11에서는 VS2에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(63)이 온하여 포텐셜 웰이 형성됨과 동시에 출력 제어 게이트 전극(67)이 오프하여 포텐셜 웰이 소멸한다. 그리고, VS3 및 TG1이 L이 된 TA12에서는 VS3에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(65)를 온하여 포텐셜 웰이 형성된다. 이에 따라, VS3에 대응하는 전송 게이트 전극(62) 아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(62)의 아래로 역전송된다. 동시에, 우수열에서는 출력 제어 게이트 전극(65) 아래의 정보 전하가 출력 제어 게이트 전극(63) 아래로 전송된다. 이 TA12의 상태에서, HS1, HS2의 클럭 동작을 반복하고 기수열의 전송 게이트 전극(42) 아래의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)에 따라서 수평 방향으로 전송된다. HS1, HS2에 대해서는 수평 시프트 레지스터(40) 내의 1/2행 만큼의 정보 전하의 전송을 소정의 기간내에 완료하도록 주기가 설정된다.
이에 따라, 수평 시프트 레지스터(40)의 채널 영역41내의 정보 전하는 다음 정보 전하가 수직 시프트 레지스터(60)로부터 전송되어 오기까지는 모두 수평 시프트 레지스터(40) 밖으로 출력된다.
다음으로 제15도에 도시한 바와 같이 타이밍 TB0∼ TB10에서 우수열의 채널 영역(61) 내의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)로 전송된다. 수평 시프트 레지스터(40)의 수평 전송 동작이 완료된 타이밍 TB0에서는 HS1이 L, HS2가 H로 고정된다. 이에 따라, 기수열의 수직 시프트 레지스터(60)에 대응하는 전송 게이트 전극(42)가 오프하여 포텐셜 웰이 소멸하고 우수열의 수직 시프트 레지스터(60)에 대응하는 전송 게이트 전극(42)가 온하여 포텐셜 웰이 형성된다. 그런데, 기수열에서는 앞의 TA0∼ TA12에서 정보 전하의 전송이 완료되어 있고, 출력 제어 게이트 전극(63, 67) 아래 및 출력 제어 게이트 전극(63, 65)에 인접하는 전송 게이트 전극(62) 아래에는 정보 전하가 축적되어 있지 않다.
VS1 및 TG2이 H가 된 TB1에서는 VS1에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(64)가 온하여 포텐셜 웰이 형성되고 계속해서, VS2가 L이 된 TB2에서는 VS2에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(63)이 오프하여 포텐셜 웰이 소멸한다. 이에 따라, VS2에 대응하는 전송 게이트 전극(62)아래의 정보 전하가 VS1에 대응하는 전송 게이트 전극(62)의 아래로 역전송된다. 동시에, 우수열에서 출력 제어 게이트 전극(63) 아래의 정보 전하가 출력 제어 게이트 전극(64, 66)의 아래로 전송된다. VS3가 H가 된 TB3에서는 VS3에 대응하는 전송 게이트 전극(62)가 온되어 포텐셜 웰이 형성되어 계속해서, VS1가 L이 된 TB4에서는 VS1에 대응하는 전송 게이트 전극(62) 및 출력 제어 게이트 전극(66)이 오프하여 포텐셜 웰이 소멸한다. 이에 따라, TB1∼TB2에서 VS1에 대응하는 전송 게이트 전극(62) 아래로 전송된 정보 전하가, 또 VS1에 대응하는 전송 게이트 전극(62) 아래로 역전송된다. 이 때, 출력 제어 게이트 전극(64, 66) 아래의 정보 전하는 출력 제어 게이트 전극(64) 측으로 모인다. TG3가 H가 된 TB5에서는 출력 제어 게이트 전극(67)이 온하여 포텐셜 웰이 형성되고 계속해서 TG2가 L이 된 TB6에서는 출력 제어 게이트 전극(64)가 오프하여 포텐셜 웰이 소멸한다. 이에 따라, 출력 제어 게이트 전극(64) 아래의 정보 전하가 출력 제어 게이트 전극(67) 아래를 통과하여 수평 시프트 레지스터(40)의 전송 게이트 전극(42) 아래로 전송된다. VS1가 H가 되고 TG3가 L이 된 TB7에서는 VS1에 대응하는 전송 게이트 전극(62)가 온하여 포텐셜 웰이 형성됨과 동시에 출력 제어 게이트 전극(67)이 오프하여 포텐셜 웰이 소멸한다. 그리고, VS3가 L이 된 TB8에서는 VS3에 대응하는 전송 게이트 전극(62)가 온하여 포텐셜 웰이 형성된다. 이에 따라, VS1에 대응하는 전송 게이트 전극(62) 아래의 정보 전하가 VS3에 대응하는 전송 게이트 전극(62) 아래로 전송된다. 또, VS2가 H 가 된 TB9에서는 VS2에 대응하는 전송 게이트 전극(62)가 온하여 포텐셜 웰이 형성되고 계속해서 VS1가 L이 된 TB10에서는 VS1에 대응하는 전송 게이트 전극(62)가 오프하여 포텐셜 웰이 소멸한다. 이에 따라, VS1에 대응하는 전송 게이트 전극(62)아래의 정보 전하가 VS2에 대응하는 전송 게이트 전극(62) 아래로 전송된다. 그리고, 이 TB10의 상태에서 HS1 및 HS2의 클럭 동작이 반복되어 우수열의 전송 게이트 전극(42) 아래의 정보 전하가 수평 시프트 레지스터(40)의 채널 영역(41)에 따라서 수평방향으로 전송된다. 이 정보 전하의 수평 전송 동작은 기수열의 전송 게이트 전극(42)아래의 정보 전하의 전송 동작과 동일하다.
이상의 타이밍 TA0∼TA12, TB0∼TB10의 동작과 수평 시프트 레지스터(40)의 수평 전송 동작을 반복하므로써 수직 시프트 레지스터(60) 내에 축적되어 있는 정보 전하를 1/2행마다 차례로 독출할 수 있게 된다.
제1도는 프레임 트랜스퍼 방식의 고체 촬상 소자를 개략적으로 도시한 모식도.
제2도는 인터라인 방식의 고체 촬상 소자를 개략적으로 도시한 모식도,
제3도는 종래의 고체 촬상 소자의 수직 시프트 레지스터와 수평 시프트 레지스터의 접속부 구조를 도시한 평면도.
제4도는 본 발명의 고체 촬상 소자의 제1실시예를 도시한 평면도.
제5도는 제1실시예의 구동 방법을 설명하는 타이밍도,
제6도는 제1실시예의 구동 방법을 설명하는 포텐셜도.
제7도는 본 발명의 고체 촬상 소자의 제2 실시예를 도시한 평면도.
제8도는 제2실시예의 구동 방법을 설명하는 타이밍도.
제9도는 제2실시예의 구동 방법을 설명하는 포텐셜도로, 정보 전하의 수직 방향으로의 전송 과정을 도시한 도면.
제10도는 제2실시예의 구동 방법을 설명하는 포텐셜도로, 기수열의 정보 전하의 출력 과정을 도시한 도면.
제11도는 제2실시예의 구동 방법을 설명하는 포텐셜도로, 우수열의 정보 전하의 출력 과정을 도시한 도면.
제12도는 고체 촬상 소자의 제3실시예를 도시한 평면도.
제13도는 제3실시예의 구동 방법을 설명하는 타이밍도.
제14도는 제3실시예의 구동 방법을 설명하는 포텐셜도로, 기수열의 정보 전하의 전송과정을 도시한 도면.
제15도는 제3실시예의 구동 방법을 설명하는 포텐셜도로, 우수열의 정보 전하의 전송 과정을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
2 : 수평 시프트 레지스터
3 : 출력부
4 : 복수의 수광 화소
5 : 수직 시프트 레지스터
12, 13 : 전송 게이트 전극
24, 25 : 각 채널 분리 영역
본 발명에 의하면 고체 촬상 소자의 기수열의 정보 전하와 우수열의 정보 전하를 번갈아서 독출하도록 한 것으로 복수의 수직 시프트 레지스터 출력을 받는 수평 시프트 레지스터의 비트수를 적게 할 수 있다. 이 때문에, 수평 시프트 레지스터에는 수직 시프트 레지스터 1열에 대하여 2개의 전송 게이트 전극을 배치하면 좋아진다. 따라서, 전송 게이트 전극 수의 감소에 따라 수직 시프트 레지스터의 배열 피치를 좁게 할 수 있고 고집적화에 의한 해상도의 향상, 그위에 칩 면적의 축소에 의한 비용 절감이 가능한 효과가 있다.
또한, 복수의 색 성분으로 구성되는 컬러 필터가 장착된 컬러 고체 촬상 소자에 채용한 경우에는, 기수열의 수광 화소로부터의 영상신호와 우수열의 수광화소로부터의 영상신호를 미리 분리된 상태로 얻을 수 있다. 이 때문에 영상 신호에서색 성분을 나타내는 정보가 높은 주파수 성분을 포함하지 않게 되어 영상신호에 대한 각종의 신호 처리의 간략화를 도모할 수 있다.

Claims (9)

  1. 행 및 열방향으로 배치되며 조사되는 빛에 응답하여 정보 전하를 발생하는 복수의 수광 화소, 이들 복수의 수광 화소의 각 열마다 대응하여 설치되며 각 수광 화소로부터 상기 정보 전하를 받아 수직 방향으로 전송하는 복수의 수직 시프트 레지스터, 이들 복수의 수직 시프트 레지스터의 각 출력에 각 비트가 대응되어 설치되며 각 수직 시프트 레지스터로부터 상기 정보 전하를 받아 수평 방향으로 전송하는 수평 시프트 레지스터, 및 이 수평 시프트 레지스터로부터 차례로 전송 출력되는 상기 정보 전하를 전압치로 변환하여 영상 신호를 발생하는 출력부를 구비한 고체 촬상 소자에 있어서,
    상기 복수의 수직 시프트 레지프터의 출력측 단부에 독립하여 구동 가능한 적어도 2개의 출력 제어 게이트 전극이 배치됨과 동시에, 상기 복수의 수직 시프트 레지스터와 상기 수평 시프트 레지스터의 접속 부분에서 상기 수평 시프트 레지스터 측으로 깊어지는 전위 경사가 주어지는 것을 특징으로 하는 고체 촬상 소자.
  2. 행 및 열방향으로 배치되며 조사되는 빛에 응답하여 정보 전하를 발생하는 복수의 수광 화소, 이들 복수의 수광 화소의 각 열마다 대응하여 설치되며 각 수광 화소로부터 상기 정보 전하를 받아 수직 방향으로 전송하는 복수의 수직 시프트 레지스터, 이들 복수의 수직 시프트 레지스터의 각 출력에 각 비트가 대응하여 설치되며 각 수직 시프트 레지스터로부터 상기 정보 전하를 받아 수평 방향으로 전송하는 수평 시프트 레지스터 및 이 수평 시프트 레지스터로부터 순차 전송 출력되는 상기 정보 전하를 전압치로 변환하여 영상신호를 발생하는 출력부를 구비한 고체 촬상 소자에 있어서,
    상기 복수의 수직 시프트 레지스터의 각 열에서 공통되고 기수열과 우수열에서 배열 순서가 역전하는 한쌍의 출력 제어 게이트 전극이 상기 복수의 수직 시프트 레지스터의 출력측에 배치되며, 이 한쌍의 출력 제어 게이트 전극을 각각 독립적으로 구동 가능하게 한 것을 특징으로 하는 고체 촬상 소자.
  3. 행 및 열방향으로 배치되며, 조사되는 빛에 응답하여 정보 전하를 발생하는 복수의 수광 화소, 이들 복수의 수광 화소의 각 열마다 대응하여 설치되며 각 수광 화소로부터 상기 정보 전하를 받아 수직 방향으로 전송하는 복수의 수직 시프트 레지스터, 이들 복수의 수직 시프트 레지스터의 각 출력에 각 비트가 대응하여 설치되고 각 수직 시프트 레지스터로부터 상기 정보 전하를 받아 수평 방향으로 전송하는 수평 시프트 레지스터, 및 이 수평 시프트 레지스터로부터 차례로 전송 출력되는 상기 정보 전하를 전압치로 변환하여 영상 신호를 발생하는 출력부를 구비한 고체 촬상 소자에 있어서,
    상기 복수의 수직 시프트 레지스터는 각 열에서 공통으로 구동되고 기수열에서 우수열보다도 수가 적어지는 복수의 출력 제어 전극이 출력측 단부에 배치되는 것을 특징으로 하는 고체 촬상 소자.
  4. 행 및 열방향으로 배치되며 조사되는 빛에 응답하여 정보 전하를 발생하는 복수의 수광 화소, 이들 복수의 수광 화소의 각 열마다 대응하여 설치되며, 각 수광 화소로부터 상기 정보 전하를 받아 수직 방향으로 전송하는 복수의 수직 시프트 레지스터, 이들 복수의 수직 시프트 레지스터의 각 출력에 각 비트가 대응하여 설치되며 각 수직 시프트 레지스터로부터 상기 정보 전하를 받아 수평 방향으로 전송하는 수평 시프트 레지스터, 및 이 수평 시프트 레지스터로부터 차례로 전송 출력되는 상기 정보 전하를 전압치로 변환하여 영상 신호를 발생하는 출력부를 구비한 고체 촬상 소자에 있어서,
    상기 복수의 수직 시프트 레지스터는 각 열에 연속되는 복수의 전송전극이 상호 평행하게 배치됨과 동시에 출력측 단부에 상기 복수의 전송 전극과 평행한 적어도 2개의 제1의 출력 제어전극 및 기수열에서 상기 제1의 출력 제어 전극상에 중첩되어 우수열에서 상기 전송 전극과 상기 제1 출력 제어 전극의 간격을 감싸는 적어도 2개의 제2 출력 제어 전극이 배치되는 것을 특징으로 하는 고체 촬상 소자.
  5. 제1항 내지 제4항 중 어느 한항에 있어서, 상기 수평 시프트 레지스터는 상기 복수의 수직 시프트 레지스터의 각 열마다 2개씩 대응하는 전송 전극을 갖는 것을 특징으로 하는 고체 촬상 소자.
  6. 행렬 배치된 복수의 수광 화소의 각 열마다 대응하는 복수의 수직 시프트 레지스터의 출력을 수평 시프트 레지스터의 각 비트로 받고, 상기 복수의 수광 화소에서 발생하는 정보 전하를 1행단위로 출력하는 고체 촬상 소자의 구동방법에 있어서,
    상기 복수의 수직 시프트 레지스터의 출력측 단부의 적어도 1 비트를 독립적으로 구동하고, 상기 수평 시프트 레지스터의 기수열 비트를 온 상태로 함과 동시에 우수열의 비트를 오프 상태로 해서 상기 복수의 수직 시프트 레지스터의 기수열로부터 상기 수평 시프트 레지스터의 기수열의 비트에 정보 전하를 집어넣어 출력한 후, 상기 수평 시프트 레지스터의 우수열의 비트를 온 상태로 함과 동시에 기수열의 비트를 오프 상태로 해서 상기 복수의 수직 시프트 레지스터의 우수열로부터 상기 수평 시프트 레지스터의 우수열의 비트에 정보 전하를 집어넣어 출력하는 것을 특징으로 하는 고체 촬상 소자.
  7. 행렬 배치된 복수의 수광화소의 각 열마다 대응하는 복수의 수직 시프트 레지스터의 출력을 수평 시프트 레지스터의 각 비트로 받고, 상기 복수의 수광 화소에서 발생하는 정보 전하를 1행 단위로 출력하는 고체 촬상 소자의 구동방법에 있어서,
    상기 복수의 수직 시프트 레지스터의 출력측의 일부에서 상기 정보 전하의 축적 위치를 기수열과 우수열로 상호 1비트 어긋나게 하고, 제1 기간에 상기 수직 시프트 레지스터의 기수열로부터 상기 수평 시프트 레지스터의 기수열의 비트에 상기 정보 전하를 집어 넣어 출력한 후, 제2 기간에 상기 수직 시프트 레지스터의 우수열로부터 상기 수평 시프트 레지스터의 우수열의 비트에 상기 정보 전하를 집어넣어 출력하는 것을 특징으로 하는 고체 촬상 소자.
  8. 레지스터의 출력을 수평 시프트 레지스터의 각 비트에 받고, 상기 복수의 수광 화소에서 발생하는 정보 전하를 1행단위로 출력하는 고체 촬상 소자의 구동방법에 있어서,
    상기 복수의 수직 시프트 레지스터를 각 열에서 공통 구동함과 동시에 우수열의 수직 시프트 레지스터에서 출력측에 배치되는 복수의 출력 제어 전극을 독립적으로 구동하고, 기수열의 수직 시프트 레지스터의 정보 전하가 상기 수평 시프트 레지스터를 통해 전송 출력되는 사이, 상기 정보 전하를 우수열의 수직 시프트 레지스터의 출력측에 유지하는 것을 특징으로 하는 고체 촬상 소자.
  9. 제8항에 있어서, 상기 수평 시프트 레지스터로 상기 정보 전하의 전송 타이밍을 기수열의 수직 시프트 레지스터보다도 수평 주사 기간의 1/2 기간만큼 우수열의 수직 시프트 레지스터에서 지연시키는 것을 특징으로 하는 고체 촬상 소자.
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