JP2940802B2 - 固体撮像素子及びその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の受光画素がマト
リクス状に配列される２次元の固体撮像素子及びその駆
動方法に関する。

【０００２】

【従来の技術】ビデオカメラ等の撮像装置に用いられる
２次元の固体撮像素子、所謂エリアセンサは、複数の受
光画素がマトリクス状に配列され、光電変換によって各
受光画素に発生する情報電荷を複数のシフトレジスタを
介して所定の順序で読み出すように構成される。

【０００３】フレームトランスファ方式のＣＣＤ固体撮
像素子の場合、図６に示すように、撮像部から蓄積部ま
で連続する垂直シフトレジスタ１が複数本平行に配置さ
れ、これらの垂直シフトレジスタ１の出力側に水平シフ
トレジスタ２が配置される。撮像部は、垂直シフトレジ
スタ１を電気的に分離して複数の受光画素を構成する。
これらの受光画素に発生する情報電荷は、フレーム転送
クロックＦＳによって各垂直シフトレジスタ１内を撮像
部から蓄積部へ転送されて一時的に蓄積される。蓄積部
に転送された情報電荷は、垂直転送クロックＶＳによっ
て各垂直シフトレジスタ１から水平シフトレジスタ２の
各ビットへ１行単位で転送される。そして、水平シフト
レジスタ２に転送された情報電荷は、水平転送クロック
ＨＳによって１行毎にシリアルに出力部３へ転送され、
この出力部３で電荷量が電圧値に変換されることによっ
て映像信号として出力される。一方、インターライン方
式のＣＣＤ固体撮像素子の場合、図７に示すように、行
列配置される複数の受光画素４の各列の間にそれぞれ垂
直シフトレジスタ５が配置され、これらの垂直シフトレ
ジスタ５の出力側に水平シフトレジスタ６が配置され
る。各受光画素４に発生する情報電荷は、垂直シフトレ
ジスタ５へ転送された後、垂直転送クロックＶＳによっ
て垂直シフトレジスタ５から１行単位で水平シフトレジ
スタ６へ転送される。そして、水平シフトレジスタ６へ
転送された情報電荷は、フレームトランスファ方式のＣ
ＣＤ固体撮像素子と同様に、水平転送クロックＨＳによ
って１行毎にシリアルに出力部７へ転送され、この出力
部３から映像信号として出力される。

【０００４】このようなＣＣＤ固体撮像素子における垂
直シフトレジスタと水平シフトレジスタとの接続部分の
構造を図８に示す。垂直シフトレジスタ１０は、半導体
基板上に形成されるチャネル領域１１及び２層構造の複
数の転送ゲート電極１２、１３により構成される。チャ
ネル領域１１は、選択酸化された厚い酸化膜等からなる
チャネル分離領域１４によって区画され、それぞれが電
気的に独立している。このチャネル領域１１は、Ｐ型領
域の表面にＮ型領域を形成した埋め込みチャネル構造を
有している。１層目の転送ゲート電極１２は、チャネル
分離領域１４と交差して各チャネル領域１１上に一定の
距離を隔てて互いに平行に配置される。２層目の転送ゲ
ート電極１３は、転送ゲート電極１２の間隙を被うよう
にして、チャネル領域１１上に配置される。これらの転
送ゲート電極１２、１３は、一部がオーバーラップし、
各垂直シフトレジスタ１０で共通に形成される。そし
て、各転送ゲート電極１２、１３には、４相の垂直転送
クロックＶＳ１〜ＶＳ４がそれぞれ印加され、これらの
垂直転送クロックＶＳ１〜ＶＳ４によってチャネル領域
１１内の情報電荷が垂直方向に順次転送される。水平シ
フトレジスタ２０は、チャネル領域２１及び２層構造の
複数の転送ゲート電極２２、２３により構成される。チ
ャネル領域２１は、垂直シフトレジスタ１０のチャネル
分離領域１４に連続する島状のチャネル分離領域２４と
このチャネル分離領域２４と対向する分離領域２５とに
より区画され、各チャネル分離領域２４の間を通して垂
直シフトレジスタ１０のチャネル領域１１の端部と接続
される。このチャネル領域２１も、垂直シフトレジスタ
１０のチャネル領域１１と同様に、埋め込みチャネル構
造を有している。１層目の転送ゲート電極２２は、各チ
ャネル分離領域２４、２５の間に跨るようにして配置さ
れる。また、転送ゲート電極２２は、１本置きに垂直シ
フトレジスタ１０側まで延長され、垂直シフトレジスタ
１０のチャネル領域１１とチャネル領域２１との接続部
を被うと共に、垂直シフトレジスタ１０出力側端部の転
送ゲート電極１３とオーバーラップする。２層目の転送
ゲート電極２３は、転送ゲート電極２２の間隙を被うよ
うにチャネル領域２１上に配置される。これらの転送ゲ
ート電極２２、２３は、一部がオーバーラップし、隣合
う転送ゲート電極２２、２３が２本ずつ共通に接続され
る。そして、転送ゲート電極２２、２３に２相の水平転
送クロックＨＳ１、ＨＳ２が印加され、この水平転送ク
ロックＨＳ１、ＨＳ２によってチャネル領域２１内の情
報電荷が水平方向に転送される。この水平転送クロック
ＨＳ１、ＨＳ２は、垂直転送クロックＶＳ１〜ＶＳ４が
垂直シフトレジスタ１０内の情報電荷を１ビット転送す
る毎に１行分の情報電荷の転送を完了するように設定さ
れる。従って、垂直シフトレジスタ１０から水平シフト
レジスタ２０へ転送された情報電荷は、次の情報電荷が
垂直シフトレジスタ１０から転送されてくる前に全て水
平シフトレジスタ２０外へ出力される。

【０００５】

【発明が解決しようとする課題】上述のようなＣＣＤ固
体撮像素子においては、水平シフトレジスタ２０の転送
ゲート電極２２、２３が１列の垂直シフトレジスタ１０
に対して４本ずつ配置される。このため、垂直シフトレ
ジスタ１０の配列ピッチは、水平シフトレジスタ２０の
転送ゲート電極２２、２３を４本配置するのに必要な最
小間隔よりも狭くすることができない。従って、受光画
素数を増やしてＣＣＤ固体撮像素子の解像度を高くする
ためには、素子のチップ面積を大きくしなければなら
ず、コストアップの要因となっている。

【０００６】そこで本発明は、垂直シフトレジスタと水
平シフトレジスタとの接続部の構造を簡略化し、垂直シ
フトレジスタの配列ピッチを狭くして高集積化を可能に
することを目的とする。

【０００７】

【課題を解決するための手段】本発明は上述の課題を解
決するために成されたもので、行及び列方向に配置さ
れ、照射される光に応答して情報電荷を発生する複数の
受光画素と、これら複数の受光画素の各列毎に対応付け
られ、各受光画素から上記情報電荷を受けて垂直方向に
転送する複数の垂直シフトレジスタと、これら複数の垂
直シフトレジスタの各出力に各ビットが対応付けられ、
各垂直シフトレジスタから上記情報電荷を受けて水平方
向に転送する水平シフトレジスタと、この水平シフトレ
ジスタから順次転送出力される上記情報電荷を電圧値に
変換して映像信号を発生する出力部と、を備えた固体撮
像素子において、上記複数の垂直シフトレジスタの各列
で共通となり、奇数列と偶数列とで配列順序が逆転する
一対の出力制御ゲート電極が上記複数の垂直シフトレジ
スタの出力側に配置され、この一対の出力制御ゲート電
極をそれぞれ独立に駆動可能としたことを特徴とする。

【０００８】そして、行列配置された複数の受光画素の
各列毎に対応する複数の垂直シフトレジスタの出力を水
平シフトレジスタの各ビットに受け、上記複数の受光画
素で発生する情報電荷を１行単位で出力する固体撮像素
子の駆動方法において、上記複数の垂直シフトレジスタ
の出力側の一部で上記情報電荷の蓄積位置を奇数列と偶
数列とで互いに１ビットずらし、第１の期間に、上記垂
直シフトレジスタの奇数列から上記水平シフトレジスタ
の奇数列のビットに上記情報電荷を取り込んで出力した
後、第２の期間に、上記垂直シフトレジスタの偶数列か
ら上記水平シフトレジスタの偶数列のビットに上記情報
電荷を取り込んで出力することを特徴とする。

【０００９】

【作用】本発明の固体撮像素子によれば、垂直シフトレ
ジスタの出力側に奇数列と偶数列とで配列順序が逆転す
る２本の出力制御ゲート電極を配置したことにより、各
垂直シフトレジスタ内の情報電荷は、出力制御ゲート電
極部分で蓄積位置が出力制御ゲート電極の幅だけずれ
る。このため、複数の垂直シフトレジスタから水平シフ
トレジスタへの情報電荷の転送過程で偶数列と奇数列と
を振り分けることができるようになる。

【００１０】本発明の固体撮像素子の駆動方法によれ
ば、複数の垂直シフトレジスタの出力側の一部で情報電
荷の蓄積位置を奇数列と偶数列とで互いに１ビットずら
すことにより、奇数列の垂直シフトレジスタあるいは偶
数列の垂直シフトレジスタから水平シフトレジスタに交
互に情報電荷が出力されるようになる。このため、水平
シフトレジスタへ同時に転送される情報電荷のパケット
数が半分になり、水平シフトレジスタのビット数を半減
できる。

【００１１】

【実施例】図１は、本発明の固体撮像素子の垂直シフト
レジスタ３０と水平シフトレジスタ４０との接続部分の
構造を示す平面図である。尚、この接続部分の構造は、
フレームトランスファ型、インターライン型さらにはフ
レームインターライン型の何れの方式の固体撮像素子に
も採用可能である。

【００１２】垂直シフトレジスタ３０は、半導体基板上
に形成されるチャネル領域３１、複数の転送ゲート電極
３２及び２組の出力制御ゲート電極３３、３４、３５、
３６により構成される。チャネル領域３１は、互いに平
行に配置される複数のチャネル分離領域３７によって区
画され、それぞれが電気的に独立している。このチャネ
ル領域３１は、Ｐ型領域の表面にＮ型領域が形成される
埋め込みチャネル構造を有している。複数の転送ゲート
電極３２は、チャネル分離領域３７と交差して各チャネ
ル領域３１上に互いに平行に配置される。ここで、転送
ゲート電極３２は、１層構造であるが、一部がオーバー
ラップした２層構造とすることも可能である。第１の出
力制御ゲート電極３３は、奇数列で転送ゲート電極３２
から離れ、偶数列で転送ゲート電極３２に近付くように
蛇行して垂直シフトレジスタ３０の出力側に転送ゲート
電極３２と並列に配置される。第２の出力制御ゲート電
極３４は、第１の出力制御ゲート電極３３とは逆に、奇
数列で転送ゲート電極３２に近付き、偶数列で転送ゲー
ト電極３２から離れるように蛇行し、チャネル分離領域
３７上で第１の出力制御ゲート電極３３と交差するよう
に配置される。即ち、第１及び第２の出力制御ゲート電
極３３、３４は、奇数列と偶数列とで配列順序が逆転す
るように２層に配置され、チャネル領域３１内の情報電
荷を奇数列と偶数列とで振り分けることができるように
構成される。第３の出力制御ゲート電極３５は、奇数列
で第１の出力制御ゲート電極３３に隣接し、偶数列で第
２の出力制御ゲート電極３４とオーバーラップし、出力
制御ゲート電極３３、３４の水平シフトレジスタ４０側
に転送ゲート電極３２と平行に配置される。第４の出力
制御ゲート電極３６は、各垂直シフトレジスタ３０の出
力側の端部に第３の出力制御ゲート電極３５とオーバー
ラップして配置される。また、第４の出力制御ゲート電
極３６は、第３の出力制御ゲート電極３５と電気的に接
続される。

【００１３】これらの転送ゲート電極３２及び出力制御
ゲート電極３３〜３６は、それぞれ各垂直シフトレジス
タ１０で共通となるように形成される。そして、各転送
ゲート電極３２には、例えば、３相の垂直転送クロック
ＶＳ１〜ＶＳ３がそれぞれ印加され、同時に、第１及び
第２の出力制御ゲート電極３３、３４には、それぞれ出
力制御クロックＴＧ１、ＴＧ２が印加される。また、第
３及び第４の出力制御ゲート電極３５、３６には、転送
ゲート電極３２に印加される垂直転送クロックＶＳ１〜
ＶＳ３の内、第１の出力制御ゲート電極３３側から２本
目の転送ゲート電極３２と同じ位相の垂直転送クロック
ＶＳ１が印加される。従って、垂直転送クロックＶＳ１
〜ＶＳ３によってチャネル領域３１内の情報電荷が垂直
方向に順次転送されると共に、出力制御クロックＴＧ
１、ＴＧ２によってチャネル領域３１内の情報電荷が奇
数列と偶数列とで振り分けられ、その内の一方が一時的
に蓄積されるようになる。

【００１４】水平シフトレジスタ４０は、チャネル領域
４１及び２層構造の複数の転送ゲート電極４２、４３に
より構成される。チャネル領域４１は、垂直シフトレジ
スタ３０のチャネル分離領域３６に連続する島状のチャ
ネル分離領域４４とこのチャネル分離領域４４と対向す
る分離領域５５とにより区画され、垂直シフトレジスタ
３０側の各チャネル分離領域４４の間を通して垂直シフ
トレジスタ３０のチャネル領域３１の端部と接続され
る。このチャネル領域４１も、垂直シフトレジスタ３０
のチャネル領域３１と同様に、埋め込みチャネル構造を
有している。１層目の転送ゲート電極４２は、各チャネ
ル分離領域４４、４５の間に跨り、垂直シフトレジスタ
３０側まで延長されて垂直シフトレジスタ３０のチャネ
ル領域３１とチャネル領域４１との接続部を被って配置
される。２層目の転送ゲート電極４３は、転送ゲート電
極４２の間隙を被うようにチャネル領域４１上に配置さ
れる。これらの転送ゲート電極４２、４３は、一部がオ
ーバーラップし、隣合う転送ゲート電極４２、４３が２
本ずつ共通に接続される。そして、転送ゲート電極４
２、４３に２相の水平転送クロックＨＳ１、ＨＳ２が印
加され、チャネル領域４１内の情報電荷が水平方向に転
送される。

【００１５】図２は、垂直転送クロックＶＳ１〜ＶＳ
３、出力制御クロックＴＧ１、ＴＧ２及び水平転送クロ
ックＨＳ１、ＨＳ２のタイミング図、図３乃至図５は、
図２の各タイミングＴS1〜ＴS6、ＴO0〜ＴO8、ＴE0〜Ｔ
E8でのチャネル領域３１、４１内のポテンシャルの状態
を示す図である。尚、各ゲート電極は、印加されるクロ
ックがハイレベル（Ｈ）のときにオンし、ローレベル
（Ｌ）のときにオフするものとする。

【００１６】まず、図３に示すように、タイミングＴS1
〜ＴS6でチャネル領域３１内の情報電荷が１ビットだけ
垂直方向に転送される。ＶＳ２がＨ、ＶＳ１及びＶＳ３
がＬとなっているＴS1では、ＶＳ２に対応する転送ゲー
ト電極３２がオンしてポテンシャルウェルが形成され
る。情報電荷は、このポテンシャルウェルに蓄積される
ことになる。このとき、出力制御ゲート電極３３、３４
に隣接する転送ゲート電極３２の下に形成されるポテン
シャルウェルについては、これより前の転送動作による
情報電荷の転送が完了しており、情報電荷は蓄積されて
いない。尚、ＴＧ１及びＴＧ２は、共にＬで、出力制御
ゲート電極３３及び３４はそれぞれオフしている。ＶＳ
３がＨとなったＴS2では、ＶＳ３に対応する転送ゲート
電極３２がオンしてポテンシャルウェルが形成され、続
いて、ＶＳ２がＬとなったＴS3では、ＶＳ２に対応する
転送ゲート電極３２がオフしてポテンシャルウェルが消
滅する。これにより、情報電荷は、ＶＳ２に対応する転
送ゲート電極３２の下からＶＳ３に対応する転送ゲート
電極３２の下へ転送される。同様にして、ＶＳ１〜ＶＳ
２がＨからＬあるいはＬからＨに所定の順序で変化する
と、ＴS4〜ＴS6でチャネル領域３１内にポテンシャルウ
ェルが順次形成され、チャネル領域３１内の情報電荷は
出力制御ゲート電極３３、３４側へ転送される。この
間、ＶＳ１の変化によって出力制御ゲート電極３５、３
６の下のチャネル領域３１内にポテンシャルウェルが一
時的に形成されるが、出力制御ゲート電極３３、３４が
それぞれオフしているため、チャネル領域３１内の情報
電荷の転送には一切影響がない。そして、ＶＳ２がＨ、
ＶＳ１及びＶＳ３がＬとなったＴO0では、ＶＳ２に対応
する転送ゲート電極３２がオンしてポテンシャルウェル
が形成され、このポテンシャルウェル内に情報電荷が蓄
積されている。このＴO0の状態から奇数列のチャネル領
域３１から水平シフトレジスタ４０のチャネル領域４１
への情報電荷の転送が開始される。このＴS1からＴO0ま
での情報電荷の転送は、奇数列及び偶数列とも同一であ
る。

【００１７】次に、図４に示すように、タイミングＴO0
〜ＴO8で奇数列のチャネル領域３１内の情報電荷が水平
シフトレジスタ４０のチャネル領域４１に転送される。
情報電荷の垂直方向への転送が完了したＴO0では、ＨＳ
１がＨ、ＨＳ２がＬに固定されており、奇数列の転送ゲ
ート電極４２がオンしてポテンシャルウェルを形成し、
偶数列の転送ゲート電極４２がオフしてポテンシャルウ
ェルを形成しない。

【００１８】ＶＳ３、ＴＧ１及びＴＧ２がＨとなったＴ
O1では、ＶＳ３に対応する転送ゲート電極３２及び出力
制御ゲート電極３３、３４がオンしてポテンシャルウェ
ルが形成され、ＶＳ２がＬとなったＴO2では、ＶＳ２に
対応する転送ゲート電極３２がオフしてポテンシャルウ
ェルが消滅する。これにより、ＶＳ２に対応する転送ゲ
ート電極３２の下の情報電荷が、ＶＳ３に対応する転送
ゲート電極３２の下及び出力制御ゲート電極３３、３４
の下に転送される。ＴＧ１がＬとなったＴO3では、出力
制御ゲート電極３４がオフしてポテンシャルウェルが消
滅し、出力制御ゲート電極３３、３４の下の情報電荷が
出力制御ゲート電極３３の下に集められる。このとき、
奇数列と偶数列とで出力制御ゲート電極３３、３４の配
置が逆転しているため、各チャネル領域３１内の情報電
荷は、奇数列のチャネル領域３１では出力制御ゲート電
極３５側に集められ、偶数列では転送ゲート電極３２側
に集められる。ＶＳ２がＨとなったＴO4では、ＶＳ２に
対応する転送ゲート電極３２がオンしてポテンシャルウ
ェルが形成され、さらに、ＶＳ３がＬとなったＴ05で
は、ＶＳ２に対応する転送ゲート電極３２がオフしてポ
テンシャルウェルが消滅する。これにより、偶数列で
は、出力制御ゲート電極３３の下の情報電荷がＶＳ２に
対応する転送ゲート電極３２の下まで広がる。このと
き、奇数列では、出力制御ゲート電極３４がオフしてい
るため、出力制御ゲート電極３３の下の情報電荷は移動
しない。同時に、各列でＶＳ３に対応する転送ゲート電
極３２の下の情報電荷がＶＳ２に対応する転送ゲート電
極３２の下に逆転送されて蓄積される。ＶＳ１がＨとな
ったＴO6では、出力制御ゲート電極３５、３６がオンし
てポテンシャルウェルが形成される。これにより、奇数
列で出力制御ゲート電極３３の下のポテンシャルウェル
と転送ゲート電極４２の下のポテンシャルウェルとがつ
ながり、チャネル領域３１内の情報電荷が水平シフトレ
ジスタ４０のチャネル領域４１内へ転送される。一方、
偶数列では、出力制御ゲート電極３３と出力制御ゲート
電極３５、３６との間にある出力制御ゲート電極３４が
オフしているため、出力制御ゲート電極３３の下の情報
電荷は、水平シフトレジスタ４０側へは転送されない。
ＴＧ２がＬとなったＴO7では、出力制御ゲート電極３３
がオフしてポテンシャルウェルが消滅し、さらに、ＶＳ
１がＬとなったＴO8では、ＶＳ１に対応する転送ゲート
電極３２及び出力制御ゲート電極３５、３６がオフして
ポテンシャルウェルが消滅する。これにより、出力制御
ゲート電極３３の下の情報電荷は、奇数列では水平シフ
トレジスタ４０の転送ゲート電極４２の下へ転送され、
偶数列ではＶＳ２に対応する転送ゲート電極３２の下ま
で逆転送されることになり、奇数列と偶数列との情報電
荷の振り分けが成される。このＴO8の状態において、Ｈ
Ｓ１及びＨＳ２のクロック反転が繰り返され、奇数列の
転送ゲート電極４２の下の情報電荷が水平シフトレジに
タ４０のチャネル領域４１内を水平方向に転送される。
ＨＳ１、ＨＳ２についには、水平シフトレジスタ４０内
の１／２行分の情報電荷の転送を所定の期間内で完了す
るように周期が設定される。これにより、水平シフトレ
ジスタ４０のチャネル領域４１内の情報電荷は、次の情
報電荷が垂直シフトレジスタ３０から転送されてくるま
でに全て水平シフトレジスタ４０外へ出力される。

【００１９】そして、図５に示すように、タイミングＴ
E0〜ＴE8で偶数列のチャネル領域３１内の情報電荷が水
平シフトレジスタ４０のチャネル領域４１に転送され
る。水平シフトレジスタ４０の水平転送動作が完了した
タイミングＴE0では、ＨＳ１がＬ、ＨＳ２がＨに固定さ
れる。これにより、奇数列の転送ゲート電極４２がオフ
してポテンシャルウェルが消滅し、偶数列の転送ゲート
電極４２がオンしてポテンシャルウェルが形成される。
また、奇数列では、先のＴO0〜ＴO8において情報電荷の
転送が完了しており、出力制御ゲート電極３３〜３６の
下、及び、出力制御ゲート電極３３、３４に隣接する転
送ゲート電極３２の下には情報電荷は蓄積されていな
い。

【００２０】ＶＳ３、ＴＧ１及びＴＧ２がＨとなったＴ
E1では、ＶＳ３に対応する転送ゲート電極３２及び出力
制御ゲート電極３３、３４がオンしてポテンシャルウェ
ルが形成され、ＶＳ２がＬとなったＴE3ではＶＳ２に対
応する転送ゲート電極３２がオフしてポテンシャルウェ
ルが消滅する。これにより、ＶＳ２に対応する転送ゲー
ト電極３２の下の情報電荷が、ＶＳ３に対応する転送ゲ
ート電極３２の下及び出力制御ゲート電極３３、３４の
下に転送される。ＴＧ２がＬとなったＴE3では、出力制
御ゲート電極３３がオフしてポテンシャルウェルが消滅
し、出力制御ゲート電極３３、３４の下の情報電荷が出
力制御ゲート電極３４の下、即ち、偶数列で転送ゲート
電極３２側に集められる。ＶＳ２がＨとなったＴE4で
は、ＶＳ２に対応する転送ゲート電極３２がオンしてポ
テンシャルウェルが形成され、さらに、ＶＳ３がＬとな
ったＴE5では、ＶＳ２に対応する転送ゲート電極３２が
オフしてポテンシャルウェルが消滅する。これにより、
各列でＶＳ３に対応する転送ゲート電極３２の下の情報
電荷がＶＳ２に対応する転送ゲート電極３２の下に逆転
送されて蓄積される。ＶＳ１がＨとなったＴE6では、出
力制御ゲート電極３５、３６がオンしてポテンシャルウ
ェルが形成される。これにより、偶数列で出力制御ゲー
ト電極３４の下のポテンシャルウェルと転送ゲート電極
４２の下のポテンシャルウェルとがつながり、チャネル
領域３１内の情報電荷が水平シフトレジスタ４０のチャ
ネル領域４１内へ転送される。ＴＧ１がＬとなったＴE7
では、出力制御ゲート電極３４がオフしてポテンシャル
ウェルが消滅し、さらに、ＶＳ１がＬとなったＴE8で
は、ＶＳ１に対応する転送ゲート電極３２及び出力制御
ゲート電極３５、３６がオフしてポテンシャルウェルが
消滅する。これにより、出力制御ゲート電極３４の下の
情報電荷は、偶数列で水平シフトレジスタ４０の転送ゲ
ート電極４２の下へ転送される。そして、このＴE8の状
態において、ＨＳ１及びＨＳ２の反転動作が繰り返さ
れ、偶数列の転送ゲート電極４２の下の情報電荷が水平
シフトレジにタ４０のチャネル領域４１内を水平方向に
転送される。この情報電荷の水平転送動作は、奇数列の
転送ゲート電極４２の下の情報電荷の転送動作と同一で
ある。このようにして情報電荷の転送が完了すると、出
力制御ゲート電極３３、３４に隣接する転送ゲート電極
３２の下に、ポテンシャルウェルは形成されているが、
情報電荷は蓄積されていない。

【００２１】以上のタイミングＴS1〜ＴS6、ＴO0〜ＴO
8、ＴE0〜ＴE8の動作と、水平シフトレジスタ４０の水
平転送動作とを繰り返すことにより、垂直シフトレジス
タ３０内に蓄積されている情報電荷を１／２行毎に順次
読み出すことができるようになる。このような情報電荷
の読み出し方法によれば、１行分の情報電荷が奇数列と
偶数列とで別々にまとめられるため、奇数列と偶数列と
で異なる色成分が与えられるカラーフィルタが各受光画
素に装着されるカラー固体撮像素子に好適である。ま
た、１行毎に所定の順序で連続する映像信号を得る場合
には、１／２行分の信号を記憶できるラインメモリを用
いて奇数列の信号と偶数列の信号とを交互に取り出すよ
うにすればよい。

【００２２】

【発明の効果】本発明によれば、固体撮像素子の奇数列
の情報電荷と偶数列の情報電荷とを交互に読み出すよう
にしたことで、複数の垂直シフトレジスタの出力を受け
る水平シフトレジスタのビット数を少なくすることがで
きる。このため、水平シフトレジスタには、垂直シフト
レジスタ１列に対して２本の転送ゲート電極を配置すれ
ばよくなる。従って、転送ゲート電極の数の削減に伴っ
て垂直シフトレジスタの配列ピッチを狭くすることがで
き、高集積化による解像度の向上、さらには、チップ面
積の縮小によるコストダウンが望める。

【００２３】また、複数の色成分で構成されるカラーフ
ィルタが装着されたカラー固体撮像素子においては、奇
数列の受光画素からの映像信号と偶数列の受光画素から
の映像信号とを、予め分離された状態で得ることができ
る。このため、色成分の分離処理が容易になり、映像信
号の信号処理の簡略化が図れる。

【図面の簡単な説明】

【図１】本発明の固体撮像素子の主要部分の構造を示す
平面図である。

【図２】本発明の固体撮像素子の駆動方法を説明するタ
イミング図である。

【図３】本発明の固体撮像素子の駆動方法を説明するポ
テンシャル図で、情報電荷の垂直方向への転送過程を示
す。

【図４】本発明の固体撮像素子の駆動方法を説明するポ
テンシャル図で、奇数列の情報電荷の転送過程を示す。

【図５】本発明の固体撮像素子の駆動方法を説明するポ
テンシャル図で、偶数列の情報電荷の転送過程を示す。

【図６】フレームトランスファ方式の固体撮像素子の概
略を示す摸式図である。

【図７】インターライン方式の固体撮像素子の概略を示
す摸式図である。

【図８】従来の固体撮像素子の垂直シフトレジスタと水
平シフトレジスタとの接続部の構造を示す平面図であ
る。

【符号の説明】

１、５、１０、３０ 垂直シフトレジスタ ２、６、２０、４０ 水平シフトレジスタ ３、７ 出力部 １１、２１、３１、４１ チャネル領域 １２、１３、２２、２３、３２、４２、４３ 転送ゲー
ト電極 １４、２４、２５、３６、４４、４５ チャネル分離領
域 ３３、３４、３５、３６ 出力制御ゲート電極

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 行及び列方向に配置され、照射される光
   に応答して情報電荷を発生する複数の受光画素と、これ
   ら複数の受光画素の各列毎に対応付けられ、各受光画素
   から上記情報電荷を受けて垂直方向に転送する複数の垂
   直シフトレジスタと、これら複数の垂直シフトレジスタ
   の各出力に各ビットが対応付けられ、各垂直シフトレジ
   スタから上記情報電荷を受けて水平方向に転送する水平
   シフトレジスタと、この水平シフトレジスタから順次転
   送出力される上記情報電荷を電圧値に変換して映像信号
   を発生する出力部と、を備えた固体撮像素子において、
   上記複数の垂直シフトレジスタの各列で共通となり、奇
   数列と偶数列とで配列順序が逆転する一対の出力制御ゲ
   ート電極が上記複数の垂直シフトレジスタの出力側に配
   置され、この一対の出力制御ゲート電極をそれぞれ独立
   に駆動可能としたことを特徴とする固体撮像素子。
2. 【請求項２】 上記水平シフトレジスタは、上記複数の
   垂直シフトレジスタの各列毎に２本ずつ対応する転送ゲ
   ート電極を有することを特徴とする請求項１記載の固体
   撮像素子。
3. 【請求項３】 行列配置された複数の受光画素の各列毎
   に対応する複数の垂直シフトレジスタの出力を水平シフ
   トレジスタの各ビットに受け、上記複数の受光画素で発
   生する情報電荷を１行単位で出力する固体撮像素子の駆
   動方法において、上記複数の垂直シフトレジスタの各列
   で共通となり、奇数列と偶数列とで配列順序が逆転する
   一対の出力制御ゲート電極を上記複数の垂直シフトレジ
   スタの出力側に配置し、この出力制御ゲート電極を独立
   に駆動して上記複数の垂直シフトレジスタの出力側の一
   部で上記情報電荷の蓄積位置を奇数列と偶数列とで互い
   に１ビットずらし、第１の期間に、上記垂直シフトレジ
   スタの奇数列から上記水平シフトレジスタの奇数列のビ
   ットに上記情報電荷を取り込んで出力した後、第２の期
   間に、上記垂直シフトレジスタの偶数列から上記水平シ
   フトレジスタの偶数列のビットに上記情報電荷を取り込
   んで出力することを特徴とする固体撮像素子の駆動方
   法。