JP3687124B2 - 固体撮像素子及びその駆動方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、光検出器が２次元に配列した固体撮像素子及びその駆動方法に関するもので、特にその素子の駆動回路及び駆動方法に特徴を有する固体撮像素子及びその駆動方法に関するものである。
【０００２】
【従来の技術】
図１６は、例えば特公昭６３−３８８６６号公報や雑誌ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 ＶＯＬ．ＳＣ−２２、ｐｐ．１１２４−１１２９に示されている従来のＣＳＤ（Ｃｈａｒｇｅ Ｓｗｅｅｐ Ｄｅｖｉｃｅ）方式の固体撮像素子（イメージセンサ）の構成を示すブロック図である。図は簡単のため、水平方向の画素数を３画素、垂直方向の画素数を８画素としているが、実際には通常水平方向も垂直方向も数百画素程度である。図において、信号電荷は、光検出器２１１１〜２１１８、２２１１〜２２１８、２３１１〜２３１８から、垂直電荷転送素子２１３０、２２３０、２３３０へとトランスファゲート２１２１〜２１２８、２２２１〜２２２８、２３２１〜２３２８により転送制御される。垂直電荷転送素子（垂直ＣＣＤ）２１３０、２２３０、２３３０内に転送されてきた信号電荷を一時的に蓄積ゲート２１４０、２２４０、２３４０で蓄積し、蓄積ゲート２１４０、２２４０、２３４０から水平電荷転送素子（水平ＣＣＤ）２５００へと、信号電荷は蓄積制御ゲート２１５０、２２５０、２３５０により転送制御される。水平電荷転送素子２５００から出力されてくる信号電荷の量に応じて、プリアンプ２６００は電圧信号を発生し、出力２７００される。画素列選択回路２８００はシフトレジスタから構成され、垂直電荷転送素子の駆動回路２９００は垂直電荷転送素子２１３０、２２３０、２３３０の各ゲート電極に駆動のクロック信号を与える。なお、便宜上図中の符号は一部省略している。
【０００３】
図１７は、画素列選択回路とトランスファゲ−トとの接続を示す図である。図において、画素列選択回路２８００の各段２８０１〜２８０８が各水平列のトランスファゲート２１２１〜２１２８、２２２１〜２２２８、２３２１〜２３２８と接続されている。例えば、画素列選択回路２８０１、トランスファゲ−ト２１２１、２２２１、２３２１が順に接続されている。
【０００４】
図１８は、垂直電荷転送素子駆動回路と垂直電荷転送素子のゲ−ト電極との接続を示す図である。図において、垂直電荷転送素子駆動回路２９００の各段２９０１〜２９０８は垂直電荷転送素子２１３０、２２３０、２３３０の各ゲート電極２１３１〜２１３８、２２３１〜２２３８、２３３１〜２３３８の水平方向に並んだ各列毎に接続され、各ゲ−トにクロックを与えている。例えば、垂直電荷転送素子駆動回路の２９０１は、ゲ−ト電極２１３１、２２３１、２３３１を接続し、この接続されたゲ−ト電極にクロックを与えるようになっている。
【０００５】
次に動作について説明する。図１９は、画素列選択回路が発生するクロックのタイミングを示した図である。図において、横軸は時間軸でφ２８０１〜φ２８０８はそれぞれ図１７における画素列選択回路の各段２８０１〜２８０８が発生するクロックを示している。クロック信号は図１６における蓄積ゲ−ト２１４０、２２４０、２３４０に近い画素列選択回路の段から発生し、即ち図１７の画素列選択回路２８０８から画素列選択回路２８０１方向（下から順に上方）へ発生し、一水平期間毎に一水平ラインを選択するように動作する。なお、画素列選択回路の下からｎ段目の出力が”Ｈ”レベルになってから下からｎ＋１段目が”Ｈ”レベルになるまでの時間は一水平期間であり、一水平期間は水平走査期間（固体撮像素子の一水平ラインを走査する時間；図中ｔＨで示した）と水平帰線期間（水平走査期間の終了から次の一水平ラインを走査開始するまでの時間）との和である。
【０００６】
図２０は図１６のＡ−Ａ’断面のポテンシャル状態を示す図で、従来の固体撮像素子の垂直電荷転送の動作を説明する図である。また、図２１は図２０に示す垂直電荷転送素子駆動回路の各出力と蓄積ゲート、蓄積制御ゲート、水平電荷転送素子の１水平期間内のクロックタイミング図の各タイミングＴ１〜Ｔ７に対応するチャネル電位を示している。図において、φ２９０１〜φ２９０８は垂直電荷転送素子駆動回路の各段２９０１〜２９０８から発せられ、ゲート電極２１３１〜２１３８に印加されるクロックを示している。また、φＳＴ、φＳＣはそれぞれ蓄積ゲート２１４０、蓄積制御ゲ−ト２１５０に印加されるクロックで、φＨは水平ＣＣＤ２５００の中の蓄積制御ゲ−ト２１５０に接続されるゲ−ト電極２５０１に印加されるクロックである。図２０では、画素列選択回路２８００により信号がトランスファゲート２１２１〜２１２８に印加され、それぞれの光検出器から垂直電荷転送素子２１３０に信号電荷が読みだされた後の状態からの動作を示している。１つの画素からの信号電荷ＱＳ１、ＱＳ２は、図２０に示すような動作の後蓄積ゲート２１４０の下に集められる。この動作の間、水平ＣＣＤ２５００は動作を続けている。続く水平帰線期間に蓄積ゲート２１４０に集められた信号電荷は、蓄積制御ゲート２１５０を通して水平電荷転送素子に転送され、次の水平期間に水平ＣＣＤ２５００、プリアンプ２６００を通して順次素子から出力される。
【０００７】
上述した従来の技術は、それぞれ接続されているトランスファゲート２１２１〜２１２８、２２２１〜２２２８、２３２１〜２３２８と垂直電荷転送素子のゲート電極２１３１〜２１３８、２２３１〜２２３８、２３３１〜２３３８を共通の電極で構成した構成や、画素選択をインターレース走査する方式も採用されており、垂直電荷転送素子の駆動は例に示したもの以外も可能である。
【０００８】
垂直電荷転送素子駆動回路２９００は単純なシフトレジスタでも構成できるが、本例に示すような４相クロックを発生する場合、シフトレジスタ方式ではシフトレジスタへの駆動パターン入力の状態が常にオン・オフが繰り返され、１画素づつの出力サイクル毎に異なるため、シフトレジスタへの入力パターンが外部クロックとして必要となり、これが画像の上に固定パターン雑音として現れる。
【０００９】
この固定パターン雑音を除くため、上記従来例に示す固体撮像素子内で垂直電荷転送素子用の４相駆動クロックを発生する場合、図２２に示すような外部４相クロックを用いた回路を用いている。図２２は、従来の固体撮像素子の垂直電荷転送素子駆動回路を示す回路構成図である。図２３は、図２２の垂直電荷転送素子駆動回路を動作させるクロックのクロックタイミング図である。図において、４相の外部クロックφＣ１〜φＣ４によりシフトレジスタ内のトランジスタのゲ−トを制御し、ＶＨ（Ｈ電位）またはＶＬ（Ｌ電位）の出力で内部クロックφ２９０１〜φ２９０８を発生させる。さらに、原理的には内部クロックを介することなく図２２に示す外部クロックで垂直電荷転送素子を直接駆動させることもできる。しかし、垂直電荷転送素子のゲート数は非常に多く、このゲ−トを全て直接駆動させると、駆動のために回路として過大な駆動能力が必要とされること、及び一水平期間に高速に垂直電荷転送を行う必要があること等により、現実には直接駆動は不可能であり、各ライン毎にドライブする回路を持った図２２に示すような回路が用いられる。
【００１０】
上記で説明した垂直電荷転送素子を４相クロックで駆動する方式では、固定パタ−ン雑音を低減することができる。しかし、少なくとも垂直方向に配置した画素数を４で割った数のクロック数を垂直電荷転送素子駆動回路の各出力が発生する必要があり、各クロック・サイクル時間には全てのゲートの電位が変化する。この動作は、大きな容量を高速に充放電することに相当しており、垂直電荷転送素子が消費する電力は非常に大きくなってしまう。
【００１１】
消費電力を抑制するために、垂直電荷転送素子の駆動方法を上記の４相からさらに多相化することによって、他の特性に影響を与えないで低消費電力化を達成することは原理的には可能である。しかし、多相化によって外部から入力するクロックの数が増えるため、外部との配線が増加しこれが熱源あるいは伝熱手段となるため、特に素子を冷却する必要のある赤外線用の固体撮像素子への適用は困難であった。
【００１２】
一方、垂直電荷転送素子駆動回路の消費電力を低減する他の駆動方法が、特公昭６３−３８８６５号公報、特公昭６３−３８８６６号公報及び雑誌ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 ＶＯＬ．ＳＣ−２２、ｐｐ．１１２４−１１２９の中で提案されている。図２４は従来の固体撮像素子の垂直電荷転送の他の方法を示す、ポテンシャル図である。また、図２５は図２４の動作に用いる垂直電荷転送素子駆動回路のクロックタイミング図である。図２４に示すような駆動方法を実現するための垂直電荷転送素子駆動回路は通常のシフトレジスタで構成されていればよい。シフトレジスタのスタート信号が外部から入力されるので、出力信号にはスタート信号に起因した雑音が現れるが、このスタート信号は一水平期間に１回のみで、水平帰線期間内に入力することが可能であるため、このスタ−ト信号に起因した雑音が画像にとって問題になることはない。
【００１３】
上記方法によれば、必要とされる外部クロックの数を増加させることなく、各クロックサイクルに充放電されるラインは１ラインずつとなり、消費電力は小さくなる。しかし、この駆動方法では図２４中Ｔ１〜Ｔ４の例からも分かるように、信号電荷が垂直電荷転送素子２９００内で広がってしまい転送効率が低下するという問題があった。
【００１４】
【発明が解決しようとする課題】
従来のＣＳＤ方式の固体撮像素子の垂直電荷転送においては上記のように行われていたので、素子として低消費電力化と高効率電荷転送を同時に実現することができなかった。
【００１５】
この発明は上記のような問題点を解消するためになされたもので、ＣＳＤ方式の固体撮像素子及びその駆動方法において、素子の駆動回路へ外部から入力するクロックの数を増やすことなく、高効率の電荷転送を維持し、さらに雑音を増大させることなく低消費電力化が可能な、即ち垂直電荷転送素子駆動回路を構成するシフトレジスタの駆動を外部からのパターン入力なしで少数の外部入力クロックで実質的な多相駆動を行う、垂直電荷転送素子駆動回路を搭載した固体撮像素子及びその駆動方法を提供するものである。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る固体撮像素子は、光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御するものである。
【００１９】
請求項２の発明に係わる固体撮像素子は、請求項１において、各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成する複数段のシフトレジスタのうち、連続する少なくとも２段のシフトレジスタに備わるシフトレジスタ初期状態設定回路の初期設定すべき状態に対応した電源に接続される端子が、他の段のシフトレジスタのシフトレジスタ初期状態設定回路の該端子とは異なる電位に接続されることを規定するものである。
【００２０】
請求項３の発明に係わる固体撮像素子は、光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、前記循環ループに、シフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたものである。
【００２１】
請求項４の発明に係わる固体撮像素子は、請求項３において、シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段が、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成されることを規定するものである。
【００２２】
請求項５の発明に係わる固体撮像素子は、請求項４において、外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いることを規定するものである。
【００２３】
請求項６の発明に係わる固体撮像素子は、請求項１乃至５において、シフトレジスタの各段の出力を並列に分岐して、該一方の出力を前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して、垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートへ出力することを規定するものである。
【００２４】
請求項７の発明に係わる固体撮像素子は、請求項１乃至６において、シフトレジスタの各段の出力を並列に分岐して、該一方の出力をトランスファゲートを介して垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートへ出力することを規定するものである。
【００２５】
請求項８の発明に係わる固体撮像素子は、請求項１乃至７において、初段のシフトレジスタの入力と循環ループで接続される最終段のシフトレジスタにおいて、該最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力が、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高いことを規定するものである。
【００２６】
請求項９の発明に係わる固体撮像素子は、請求項１乃至７において、初段のシフトレジスタの入力と循環ループで接続される最終段のシフトレジスタにおいて、該最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたことを規定するものである。
【００３０】
請求項１０の発明に係わる固体撮像素子の駆動方法は、光検出器が２次元に配列した光検出器アレイと前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子を備えた固体撮像素子の駆動方法であって、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタから構成され、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送する固体撮像素子の駆動方法において、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路の各段のシフトレジスタの入力段を、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるようにそれぞれリセットし所定電位に設定する第１のステップと、各段のシフトレジスタのトランスファゲートとそれに接続されるインバ−タを介して出力された信号を並列に分岐して、一方を垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートを駆動するクロック信号とする第２のステップと、前段のシフトレジスタ内の出力で並列に分岐された他方の出力を次段のシフトレジスタにそれぞれ入力し、且つ最終段のシフトレジスタの出力で並列に分岐された他方の出力を初段のシフトレジスタに入力する第３のステップとを備え、以降第２と第３のステップを繰り返すものである。
【００３１】
請求項１１の発明に係わる固体撮像素子の駆動方法は、請求項１０において、外部クロックによりシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うことを規定するものである。
【００３２】
請求項１２の発明に係わる固体撮像素子の駆動方法は、請求項１０において、第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であることを規定するものである。
【００３３】
請求項１３の発明に係わる固体撮像素子の駆動方法は、請求項１０乃至１２において、第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態とすることを規定するものである。
【００３４】
【作用】
この発明の請求項１に係わる固体撮像素子は、垂直電荷転送素子駆動回路を循環ループを有する複数段のシフトレジスタで構成し、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力が電源電位である該シフトレジスタの個数が接地電位である該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御するので、シフトレジスタを駆動させるためのパターン入力を逐一外部から与えることなく、３つの外部クロックによりインバータの入出力が制御できる複数のシフトレジスタにより所望のパターン入力を形成することができ、低消費電力でシフトレジスタ駆動の繰り返しパターンを得ることができる。
【００３７】
この発明の請求項２に係わる固体撮像素子は、各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成するシフトレジスタのうち、連続する少なくとも２段のシフトレジスタの初期状態設定回路の電位を他の段とは異なる電位としたので、シフトレジスタの駆動により少なくとも２段分電位の異なるクロック信号を発生しこれが順次次段に伝達されるので、このクロック信号により駆動するゲート数が少なくしかも多相のクロック信号を発生することができる。
【００３８】
この発明の請求項３に係わる固体撮像素子は、循環ループにシフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたので、切替手段を制御するだけで、任意のパターンを循環ループ内のシフトレジスタに入力することができる。
【００３９】
この発明の請求項４に係わる固体撮像素子は、シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段を、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成したので、簡便な構成で切替が可能となる。
【００４０】
この発明の請求項５に係わる固体撮像素子は、外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いたので、任意に形成したパターンを容易にシフトレジスタに入力することができる。
【００４１】
この発明の請求項６に係わる固体撮像素子は、シフトレジスタの各段の出力を並列に分岐した一方の出力を、前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して垂直電荷転送素子ゲートへ出力したので、安定動作を得るためにある程度高い電圧が必要なシフトレジスタ部と垂直電荷転送素子ゲートへの低電圧出力部（ドライバ部）とを分けて構成することができる。
【００４２】
この発明の請求項７に係わる固体撮像素子は、シフトレジスタの各段の出力を並列に分岐した一方の出力を、トランスファゲートを介して垂直電荷転送素子ゲートへ出力したので、外部クロックによりトランスファゲートを制御することでシフトレジスタの各段の出力の垂直電荷転送素子ゲートへの送出を制御できる。
【００４３】
この発明の請求項８に係わる固体撮像素子は、最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力を、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高くしたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができる。
【００４４】
この発明の請求項９に係わる固体撮像素子は、最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができる。
【００４８】
この発明の請求項１０に係わる固体撮像素子の駆動方法は、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路に備わる複数段のシフトレジスタを各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるように初期設定した後、外部クロックにより順次そのパターンを次段のシフトレジスタへの送出するとともに各段の出力を垂直電荷転送素子のゲート電極駆動信号に用い、最終段のシフトレジスタの出力を初段のシフトレジスタへの入力としてシフトレジスタの駆動パターンを循環させたので、多くの外部クロックを必要としないで、シフトレジスタの駆動が可能となる。
【００４９】
この発明の請求項１１に係わる固体撮像素子の駆動方法は、外部クロックにより各段のシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うので、リセット用外部クロックに起因する雑音が発生しても、画像に影響を与えることはない。
【００５０】
この発明の請求項１２に係わる固体撮像素子の駆動方法は、請求項１０において、第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であるので、異なる電位でリセットされたシフトレジスタからは異なるクロック信号が発せられ、この異なるクロック信号により垂直電荷転送素子に任意のポテンシャル井戸を形成することができる。さらに、少なくとも２段分でポテンシャル井戸が仕切られるので、クロックの遷移時においても十分なポテンシャルバリアとなる。
【００５１】
この発明の請求項１３に係わる固体撮像素子の駆動方法は、請求項１０乃至１２において、第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態としたので、垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極を電気的に完全に分離したり接続したり制御することが可能となる。
【００５２】
【実施例】
実施例１．
以下、この発明の一実施例について説明する。まず、垂直電荷転送素子（垂直ＣＣＤ）について説明する。ＣＣＤは、Ｐ型半導体上に薄い酸化膜を隔てて電極を配置し、電極に正電位を与えることにより電極直下の半導体中にポテンシャルの井戸を作り、その井戸内に少数キャリアである電子を一時貯え、後続する電極に正電位を与えて井戸を移動させることにより電荷を順送りするものである。
【００５３】
以下、図を用いて説明する。図１は、この発明の一実施例による固体撮像素子の構成を示すブロック図である。図２は、この発明の固体撮像素子の画素列選択回路とトランスファゲートとの接続を示す図である。図３は、この発明の固体撮像素子の垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極との接続を示す図である。図４は、この発明の一実施例による固体撮像素子の垂直電荷転送素子及び垂直電荷転送素子駆動回路の構成と各タイミングにおける垂直電荷転送素子内のチャンネルポテンシャル図で、図１のＹーＹ’断面のポテンシャル状態を示している。図５は、図４の垂直電荷転送素子駆動回路の発生するクロックのクロックタイミング図である。図において、信号電荷ｑは、光検出器１１０ａ〜１１０ｘ、２１０ａ〜２１０ｘ、３１０ａ〜３１０ｘから、垂直電荷転送素子１３０、２３０、３３０へとトランスファゲート１２０ａ〜１２０ｘ、２２０ａ〜２２０ｘ、３２０ａ〜３２０ｘにより転送制御される。垂直電荷転送素子（垂直ＣＣＤ）１３０、２３０、３３０内に転送された信号電荷は一時的に蓄積ゲート１４０、２４０、３４０で蓄積され、蓄積制御ゲート１５０、２５０、３５０により転送制御され、水平電荷転送素子（水平ＣＣＤ）５００へと送出される。プリアンプ６００は、水平電荷転送素子５００から出力されてくる信号電荷の量に応じた電圧信号を発生し、信号電荷は外部へ出力７００される。画素列選択回路８００（各段は８００ａ〜８００ｘ）はシフトレジスタから構成され、垂直電荷転送素子の駆動回路９００（各段は９００ａ〜９００ｘ）は垂直電荷転送素子１３０、２３０、３３０の各ゲート電極に駆動のクロック信号を与える。シフトレジスタからなる垂直電荷転送素子駆動回路９００は、初期状態を設定する垂直電荷転送素子駆動初期状態設定回路１０００により初期状態を設定する。垂直電荷転送素子駆動回路９００の最終段の出力と垂直電荷転送素子駆動回路９００の初段は循環ループ配線１１００により接続される。
【００５４】
ここでは垂直方向の画素を２４個とし、垂直電荷転送素子１３０のゲート電極１３０１〜１３２４を２４個垂直方向に配置した例について示している。ｔ１〜ｔ１２のタイミングにおいて、垂直電荷転送素子の各ゲート電極１３０１〜１３２４に印加されるクロックφ１３０１〜φ１３２４は図５に示す通りである。なお、垂直電荷転送素子２３０、３３０の各電極は２３０ａ〜２３０ｘ、３３０ａ〜３３０ｘである。また、便宜上図中の符号は一部省略している。
【００５５】
図６は、垂直電荷転送素子駆動回路９００を中心とした回路図で、ＣＭＯＳ回路で構成した例を示している。概ね従来のＣＭＯＳ回路構成に垂直走査回路駆動初期状態設定回路１０００と循環ル−プ１１００が付加された構成である。図において、シフトレジスタの各段は２つのＣＭＯＳインバータ１０（例えば初段ではＱ０１２、Ｑ０１３のインバータとＱ０１５、Ｑ０１６のインバータ）と２つのオーバーラップしないクロックφＣ１とφＣ２が印加されるトランスファゲート２０（例えば初段ではＱ０１１、Ｑ０１４）が垂直電荷転送素子駆動回路９００を構成しており、各段の最初のトランスファゲートの後ろのノード３０（例えば初段ではＮ０１）を所定のクロックφＲで所定の電圧（図４ではＶＳＳまたはＶＤＤ；ＶＳＳは接地電位、ＶＤＤは＋電源電位）にリセットするトランジスタ４０（例えば初段ではＱ０１Ｒ）が垂直走査回路駆動初期状態設定回路１０００を構成している。図６では省略しているが、図５のような、すなわち連続した２段を他の段と異なる電位としこのパタ−ンを次段へ伝達するような、クロックを作るためにφ１３１３、φ１３１４を発生している回路ではリセットトランジスタの接続はφ１３０１、φ１３０２を発生している回路と同じ接続（入力ノードがリセットされたときにＶＳＳに接続される）となっており、その他の各段ではリセット時入力ノードがＶＤＤに接続されるようにリセットトランジスタを配置している。
【００５６】
次に、この発明の動作について説明する。まず、少なくともデバイスに電源が投入されたときφＲを入力してシフトレジスタの入力段をリセットする。この時φＣ１、φＣ２はＬレベルでありトランスファゲート１０はＯＦＦ状態である。この状態では、１段目、２段目、１３段目、１４段目のＮ０１、Ｎ０２、Ｎ１３、Ｎ１４は接地電位(VSS)となり、これを第１のインバ−タ１０に入力するとＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、各段（１、２、１３、１４段）の第１のインバータはＰＭＯＳがオンとなり、第１のインバータの出力はＶＤＤレベルとなる。次に、φＣ２がＨレベルになり、各段の第２のトランスファゲート２０がＯＮすると、各段で第１のインバータの出力(VDD)が第２のインバータ１０に入力される。第２のインバ−タにおいても、ＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、第２のインバ−タではＮＭＯＳがオン、第２のインバータの出力はＶＳＳレベルとなる。即ち、φ１３０１、φ１３０２、φ１３１３、φ１３１４はＶＳＳレベルとなる。
【００５７】
一方、他の段（１、２、１３、１４段を除く段）についてその動作を第３段を例として説明する。デバイスに電源が投入されたときφＲを入力してシフトレジスタの入力段はリセットされる。この時φＣ１、φＣ２はＬレベルでありトランスファゲート１０はＯＦＦ状態である。この状態でＮ０３はＶＤＤとなり、これをこれを第１のインバ−タ１０に入力するとＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、第３段の第１のインバータはＮＭＯＳ（Ｑ０３３）がオンとなり、第１のインバータの出力はＶＳＳレベルとなる。次に、φＣ２がＨレベルになり、各段の第２のトランスファゲート２０（Ｑ０３４）がオンとなると、各段で第１のインバータの出力(VSS)が第２のインバータ１０に入力される。第２のインバ−タにおいても、ＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、第２のインバ−タではＰＭＯＳ（Ｑ０３５）がオンとまり、第２のインバータの出力はＶＤＤベルとなる。即ち、φ１３０３はＶＤＤレベルとなる。
【００５８】
以上の動作で、図５のタイミングｔ１におけるクロック状態が実現される。次にφＣ１がＨレベルになり、第１のトランスファゲートがＯＮすると、各段の出力が次段の第１のインバータ入力に加わる。例えば、最終段の出力φ１３２４は循環ループ配線１１００を通して初段のインバータの入力に加わる。この状態で、第１のインバータ入力ノード、Ｎ０２、Ｎ０３、Ｎ１４、Ｎ１５はＶＳＳレベルとなり、他の段の第１のインバータ入力ノードはＶＤＤレベルとなる。即ち、上記で説明した初期の状態が１段ずつずれることになる。従って、第３段ではＮ０３がＶＳＳとなり、第１のインバ−タではＰＭＯＳ（Ｑ０３２）がオンとなり、第１のインバ−タの出力はＶＤＤとなる。次に、φＣ２がＨレベルになると、第２のインバ−タにＶＤＤが入力され、ＮＭＯＳ（Ｑ０３６）がオンとなり、ＶＳＳが出力される。即ち、ＶＳＳレベルとなる出力はφ１３０２、φ１３０３、φ１３１４、φ１３１５で、他の出力はＶＤＤレベルとなる。この状態は図３のタイミングｔ２におけるクロック状態に相当する。こうした動作を繰り返すことでφＣ２がＨレベルになるたびにＶＳＳレベルとなる出力が一段ずつ移動し図５のようなクロックが生成される。その他の段ではＮ０３〜Ｎ１２、Ｎ１５〜Ｎ２４はＶＤＤレベルとなり、これらの段の第１のインバータの出力はＶＳＳレベルとなる。
【００５９】
図５のクロックは図４のｔ１〜ｔ１２に示すポテンシャル状態を作り、信号電荷は図で左から右へ転送される。
【００６０】
上記で示した例では、実質的には１２相のクロックで駆動したことになる。この場合、２４段の垂直電荷転送素子では信号電荷を１ゲート分右へ転送するのに４つのゲートに印加されるクロック電圧のみが変化している。一方、従来のように４相駆動を行った場合、同じ２４段の垂直電荷転送素子では１ゲート分の転送を行うのに１２個のゲートに印加するクロックを変化させる必要があり、同一距離の転送に対し、上記の実施例に比べ充放電する容量が３倍になり、同一駆動電圧では３倍消費電力が大きくなる。本発明のように、全シフトレジスタ数に対しあるクロックタイミングにおいて駆動するシフトレジスタ数の占める割合が小さい程、即ち駆動しているシフトレジスタが少ない程、消費電力を低減することができる。そのため、シフトレジスタの出力がＨレベルがＬより多く、レジスタの出力が変化する（レジスタが駆動することに相当）個数が全体の半分より少ない方が望ましい。
【００６１】
上の実施例では、１２相駆動の場合を示しているが、垂直電荷転送素子駆動初期状態設定回路の設計を変更することで、さらに多相駆動を実現することは容易であり、多相化するほど低消費電力化の効果が大きいことは言うまでもない。垂直電荷転送素子駆動初期状態設定回路の設計変更は、各段のリセットトランジスタ４０（図６中Ｑ０１Ｒ〜Ｑ２４Ｒ）の接続をどの電圧にするか等により、簡便に行うことができる。
【００６２】
また、このように動作させることは、垂直電荷転送素子内に占める信号蓄積面積の割合を大きくでき、最大転送電荷量を増大させる点でも効果的である。信号蓄積面積は、図４のポテンシャル図の高レベル部に囲まれた低レベル部の面積、即ち井戸の広さ（幅）、に相当するため、本実施例のように、多相化され、各段のシフトレジスタの出力変化が少ないとその面積は大きくなる。一方、１２相でポテンシャル井戸が仕切られており、電荷はその井戸の幅内に拘束されることになり、従来例の図２４で示したような垂直に配置した素子全てに渡って広がることはなく、従来問題となっていた電荷転送効率の低下は解消される。また、上記実施例は連続するシフトレジスタ２段分のクロック信号でポテンシャル井戸を仕切っているが、少なくとも２段あればクロック信号の遷移時においても、十分にポテンシャルバリアを形成できる。
【００６３】
また、上記実施例ではＬレベルの出力に挟まれたＨレベルの出力の数は同じとしているが、これは必ずしも同じでなくても消費電力低減の効果が得られる。
【００６４】
また、本発明では垂直電荷転送素子初期状態設定回路と循環ループを設けたので、外部から駆動パターンを入力する必要がなく、駆動状態では各タイミングで状態が変化する内部クロックの数が同じであるため、出力とクロックの結合による固定パターン雑音は発生しない。
【００６５】
上記実施例で動作に必要なクロックと電源の数は、φＣ１、φＣ２、φＲ、ＶＤＤ、ＶＳＳの５つで、従来の４相駆動方式に比べ１つ少なくなっており、この点でも、装置構成上、装置機能上（冷却、安定性等）、価格等の面で有利である。
【００６６】
上記実施例では、各段は同じ回路で構成されているが、最終段の第２のインバータの駆動負荷は垂直電荷転送素子と循環ループ１１００となるため、負荷容量が大きくなる。そのため、最終段の第２のインバータのトランジスタのチャネル幅を大きくするか、上記インバータと循環ループの間にバッファをいれる回路構成とすれば、シフトレジスタとしての動作の安定化を図ることができる。
【００６７】
また、上記実施例では、垂直電荷転送素子駆動回路のリセットを電源投入時に行っているが、リセットは最低限この電源投入時に行えばよく、水平および垂直帰線期間毎に行うことも可能である。この場合はリセットクロックとして水平または垂直帰線期間に変化するクロック、例えば、φＳＴ等とクロックを共用することが可能となり、入出力ピン数を減らすこともできる。
【００６８】
実施例２．
以下、この発明の実施例を図について説明する。図７は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心とした回路図である。図において、シフトレジスタからなる垂直電荷転送素子駆動回路９００は、循環ループを形成する配線１１００により接続され、初段の入力の接続を選択するクロックφＳＣ、φＰＩにより、ＭＯＳトランジスタ６０（Ｑｓｃ）、ＭＯＳトランジスタ７０（Ｑｐｉ）が操作され、接続切替可能な循環ループを構成する。
【００６９】
図８は、本発明の循環ループ方式とＣＭＯＳトランジスタで構成されたシフトレジスタとの接続を示す図である。実施例１の図６におけるリセットトランジスタ及びクロックφＲが省略され、循環ループに外部との切替手段（クロックにより動作するＭＯＳトランジスタ）が設けられている。図９は、図７、８に示した切替手段を用いた場合の初期のクロックタイミングを示す図である。
【００７０】
次に、動作について説明する。図９のクロックタイミング図に示すように、電源が投入され素子が動作を開始する前にφＰＩをＨレベル、φＳＣをＬレベルに設定して、シフトレジスタ９００の初段入力端子を外部クロックφＳＰにつなぐ。このときＭＯＳトランジスタ６０（Ｑｓｃ）はＯＦＦであり、シフトレジスタの循環ループ１１００はトランジスタＭＯＳトランジスタ６０（Ｑｓｃ）で切断されている。この状態でシフトレジスタ９００を動作させながらφＳＰを変化させて９００の内部状態を初期設定する。シフトレジスタ９００の段数だけシフトレジスタ９００を駆動させると、シフトレジスタ９００全体の初期状態が設定される。初期状態の設定が終わった時点でφＰＩをＬレベル、φＳＣをＨレベルにし、循環ループを形成し、外部クロックφＳＰ入力を切り放す。その後シフトレジスタ９００を駆動すると実施例１と同様に循環する多相駆動クロックを発生させることができる。一旦動作が始まると内部状態は一義的に決まり初期設定は不要で、且つ外部クロックによるノイズは低減する。
【００７１】
上記実施例では、実施例１と比べてφＲが不要となる一方、動作に必要なクロックの数は３つ（φＳＰ、φＰＩ、φＳＣ）増えるが、全体の素子数は各段のリセットトランジスタが不要な分だけ減少する。さらに、駆動のために初期設定のクロックパターンは外部入力クロックφＳＰを変更することで容易に変えることができ、フレキシブルな駆動が可能となる。
【００７２】
実施例３．
以下、この発明の別の実施例を図について説明する。図１０はこの発明の別の実施例を示すブロック図である。本実施例では実施例２の外部クロック入力φＳＰを、駆動パターンを記憶する垂直電荷転送素子駆動パターン記憶装置１００１を用いて、予めシフトレジスタの駆動パターンを該記憶装置１００１に格納しておき、電源投入時に該記憶装置１００１に記憶された駆動パターンでシフトレジスタ９００を初期設定する。以下の動作は実施例２と同様である。
【００７３】
上記実施例２、３においても、各段は同じ回路で構成されているが、最終段の第２のインバータの駆動負荷は垂直電荷転送素子と循環ループ１１００となるため、負荷容量が大きくなる。そのため、実施例１と同様に最終段の第２のインバータのトランジスタのチャネル幅を大きくするか、上記インバータと循環ループの間にバッファをいれる回路構成とすれば、シフトレジスタとしての動作の安定化を図ることができる。
【００７４】
実施例４．
以下、この発明の実施例を図について説明する。図１１は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心とした回路図である。図において実施例１図６の分岐した出力部分のうち垂直電荷転送素子のゲートへ入る出力部分にトランスファゲート８０（Ｑ０１Ｔ〜Ｑ２４Ｔ）を設けた構成になっている。この構成では、外部クロックφＥＮがＨレベルの時だけ垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極が接続され、クロックφＥＮがＬレベルのときは垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極が電気的に分離された状態になる。このように垂直電荷転送素子のゲートへ入る出力部分にトランスファゲート８０を配置することにより、垂直電荷転送素子のゲート電極（例えば図１の１２０ａ〜１２０ｘ、２２０ａ〜２２０ｘ、３２０ａ〜３２０ｘ）と画素内のトランスファゲートのゲート電極（図示せず）とを共通のゲート電極で構成することができ、画素列の選択と垂直電荷転送素子の駆動を共通の配線により共通のクロック信号を用いて行うことが可能になる。
【００７５】
また、上記実施例は実施例１を基本とし、これにトランスファゲート８０を設けた構成としているが、実施例２、実施例３を基本とし、これらにトランスファゲート８０を設けた構成としてもよい。実施例２にトランスファゲートを付加した例を図１２に示す。
【００７６】
実施例５．
以下、この発明の実施例を図について説明する。図１３は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心とした回路図である。図において実施例１図６の分岐した出力部分のうち垂直電荷転送素子のゲートへ入る出力部分にインバータ９０が配置され、この実施例ではシフトレジスタの出力は追加したこのインバータを通して出力されている。換言すると、実施例４のトランスファゲートに代わってインバータが配置されている。本例ではさらに一段インバータを介して出力するためにリセットトランジスタの接続を変更している。追加したインバータの電源はシフトレジスタの電源ＶＤＤとは別の電源ＶＣＨを用いている。これは、垂直電荷転送素子の駆動は負荷容量を充放電する電圧が低いほど低消費電力化できるが、シフトレジスタの動作には安定動作のために或る程度高い電圧が必要なため、シフトレジスタ部と負荷を直接駆動するドライバ部の電源電圧を分け、ＶＣＨをできるだけ低くすることで、さらに低消費電力化を達成するものである。
【００７７】
上記実施例ではドライバ部はインバータ構成となっているが、反転しない出力を得る回路を構成することも可能である。
【００７８】
また、上記実施例は実施例１を基本とし、これにインバータ９０を設けた構成としているが、実施例２、実施例３を基本とし、これらにインバータ９０を設けた構成としてもよい。実施例２にトランスファゲートを付加した例を図１４に示す。
【００７９】
さらに、上記実施例はではインバータを付加した例について示したが、駆動能力の大きなバッファを付加しても同様な効果が得られることは言うまでもない。
【００８０】
参考例１．
以下、この発明の参考例を図について説明する。図１５は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心としたブロック図、及び各タイミングにおける垂直電荷転送素子内のチャンネルポテンシャル図である。図において、垂直電荷転送素子駆動回路９００はシフトレジスタを駆動させるパターンを垂直電荷転送素子駆動パターン保持回路１００２を備えている。
【００８１】
本参考例は循環ループで繰り返しパターンを用いる代わりに一水平期間の走査分の信号電荷を読み出すのに必要な数のクロックを発生させるシフトレジスタの駆動パターンを外部記憶装置に備えたものである。以下、動作について説明する。保持回路１００２は、一水平期間の走査分の垂直電荷転送素子駆動回路９００のシフトレジスタの動作を決めるのに必要な分のクロックパターンを発生できるだけのデータを保持するものとする。さらに、保持回路１００２は、垂直電荷転送素子駆動回路９００のシフトレジスタの駆動クロックと同期してクロックパターンを垂直電荷転送素子駆動回路９００のシフトレジスタに順次入力するものとする。例えば、保持回路１００２のデータが”ＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬ”の場合、チャンネルポテンシャルは図１５の通りとなる。但し、チャンネルポテンシャルはゲート電圧が”Ｈ”の時に低くなる。
【００８２】
まず、初期状態（前のサイクルの最終状態）をｔ１とする。垂直電荷転送素子駆動回路９００のシフトレジスタの初段には”Ｈ”が入力され、次のタイミングｔ２では垂直電荷転送素子駆動回路９００のシフトレジスタの初段の出力は”Ｈ”となり、このクロックが印加されたゲートの下のチャンネルポテンシャルは低くなる。その後、保持回路１００２からの入力に従ってｔ３〜ｔ１１のようにチャンネルポテンシャルが変化した後、保持回路１００２から”Ｌ”が入力されると次のタイミングｔ１２では垂直電荷転送素子駆動回路９００のシフトレジスタの初段のゲートに印加されるクロックは”Ｌ”となりチャンネルポテンシャルは浅くなる。次のタイミングｔ１３ではｔ１と同じ状態に戻る。ここまでの走査で信号電荷ｑは垂直電荷転送素子の半分の距離を転送されたことになる。さらに、”ＨＨＨＨＨＨＨＨＨＨＬＬ”の順に保持回路１００２からデータが供給されるとｔ２〜ｔ１３の状態を繰り返し、信号電荷ｑは垂直電荷転送素子の外部へ転送されることになる。上記の動作では１回（最低限）の転送であり、転送効率を向上させるためにはさらにその駆動を繰り返せば良く、その分だけ記憶装置１００２の保持するデータを増やせばよい。例えば、”ＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬ”というデータを保持していれば、２回分の転送ができる。実際転送効率を考慮すると、少なくとも２回分の転送（即ち、垂直方向に配置した光検出器の２倍の個数のクロック発生分）が必要である。
【００８３】
保持回路１００２はメモリと順次アドレスを変化させる回路の組み合せで構成することもできるし、初期状態設定回路付きのシフトレジスタにおいても構成することができる。
【００８４】
また、上記参考例のように保持回路１００２の発生するクロックパターンがある周期で繰り返すように設計する場合には、繰り返し周期分のデータだけをデータとして保持し、保持回路１００２内で循環させて、例えば循環ループを用いて、出力させることもできる。
【００８５】
なお、上記参考例は、通常の回路通り垂直電荷転送素子駆動回路９００のシフトレジスタの数は垂直方向に配置した光検出器と一致するが、一水平期間の走査分の信号電荷を読み出すのに必要なクロックを発生させる数だけシフトレジスタを複数直列に配置してもよい。配置すべきシフトレジスタの数は転送効率と転送速度等により決定され、繰り返し走査することにより信号電荷は精度よく転送されていく。転送効率を考慮すると、このとき配置すべきシフトレジスタの個数は最低垂直方向に配置した光検出器の２倍である。このように一水平期間の走査分の信号電荷を読み出すのに必要なシフトレジスタを備えることにより、一走査分は雑音の影響を受けることはない。各帰線期間にリセットすれば、安定してクロックを発生させることができる。
【００８６】
【発明の効果】
以上のように、本発明の請求項１における固体撮像素子は、垂直電荷転送素子駆動回路を循環ループを有する複数段のシフトレジスタで構成し、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御したので、シフトレジスタを駆動させるためのパターン入力を外部から与えないで、必要とされる外部クロックが少なくして、低消費電力でシフトレジスタ駆動の繰り返しパターンを得ることができ、低雑音化が図れ、入出力のピン数が削減でき、低消費電力化が可能となる。また、垂直電荷転送素子内に占める信号蓄積面積の割合を大きくでき、最大転送電荷量を増大させることが可能となる。さらに、初期状態設定回路の設計変更を簡便に行うことができる。
【００８９】
本発明の請求項２における固体撮像素子は、請求項１において、各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成する複数段のシフトレジスタのうち、連続する少なくとも２段のシフトレジスタの初期状態設定回路の電位を他の段とは異なる電位としたので、シフトレジスタの駆動により少なくとも２段分電位の異なるクロック信号を発生しこれが順次次段に伝達されるので、高効率電荷転送が可能となり、またこのクロック信号により駆動するゲート数が少なくしかも多相のクロック信号を発生することができ、低電力化が可能となる。
【００９０】
本発明の請求項３における固体撮像素子は、光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、前記循環ループにシフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたので、切替手段を制御するだけで、任意のパターンを循環ループ内のシフトレジスタに入力することができ、低雑音化が可能となる。
【００９１】
本発明の請求項４における固体撮像素子は、請求項３において、シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段を、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成したので、少ないクロック信号を付加すれば簡便な構成で切替が可能となり、低電力化が図れる。
【００９２】
本発明の請求項５における固体撮像素子は、請求項４において、外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いたので、任意に形成したパターンを容易にシフトレジスタに入力することができ、低雑音化と低電力化が可能となる。
【００９３】
本発明の請求項６における固体撮像素子は、請求項１乃至５において、シフトレジスタの各段の出力を並列に分岐した一方の出力を、前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して垂直電荷転送素子ゲートへ出力したので、安定動作を得るためにある程度高い電圧が必要なシフトレジスタ部と垂直電荷転送素子ゲートへの低電圧出力部（ドライバ部）とを分けて構成することができ、低電力化が可能となる。
【００９４】
本発明の請求項７における固体撮像素子は、請求項１乃至６において、シフトレジスタの各段の出力を並列に分岐した一方の出力を、トランスファゲートを介して垂直電荷転送素子ゲートへ出力したので、外部クロックによりトランスファゲートを制御することでシフトレジスタの各段の出力の垂直電荷転送素子ゲートへの送出を制御でき、ゲート等回路素子の低減が可能となりその結果低電力化が可能となる。
【００９５】
本発明の請求項８における固体撮像素子は、請求項１乃至７において、最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力を、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高くしたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができ、遅延や誤動作のないシフトレジスタを提供できる。
【００９６】
本発明の請求項９における固体撮像素子は、請求項１乃至７において、最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができ、遅延や誤動作のないシフトレジスタを提供できる。
【０１００】
本発明の請求項１０における固体撮像素子の駆動方法は、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路に備わる複数段のシフトレジスタを、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるように初期設定した後、外部クロックにより順次そのパターンを次段のシフトレジスタへの送出するとともに各段の出力を垂直電荷転送素子のゲート電極駆動信号に用い、最終段のシフトレジスタの出力を初段のシフトレジスタへの入力としてシフトレジスタの駆動パターンを循環させたので、高効率電荷転送が達成できるとともに、パターン入力に起因した雑音発生がなくなり、また多くの外部クロックを必要としないので、低消費電力化が可能となる。さらに、垂直電荷転送素子内に占める信号蓄積面積の割合を大きくでき、最大転送電荷量を増大させることが可能となる。
【０１０１】
本発明の請求項１１における固体撮像素子の駆動方法は、請求項１０において、外部クロックによりシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うので、リセット用外部クロックに起因する雑音が発生しても、画像に影響を与えることはない。
【０１０２】
本発明の請求項１２における固体撮像素子の駆動方法は、請求項１０において、第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であるので、異なる電位でリセットされたシフトレジスタからは異なるクロック信号が発せられ、この異なるクロック信号により垂直電荷転送素子に任意のポテンシャル井戸を形成することができ、電荷転送効率の向上や信号電荷蓄積面積の確保、低雑音化が可能となる。
【０１０３】
本発明の請求項１３における固体撮像素子の駆動方法は、請求項１０乃至１２において、第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態としたので、前記トランスファゲートと画素列選択回路の駆動クロックを共有でき、垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極を電気的に完全に分離したり接続したり制御することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施例１による固体撮像素子の垂直電荷転送素子および垂直電荷転送素子駆動回路の構成を示すブロック図である。
【図２】 この発明の固体撮像素子の画素列選択回路とトランスファゲートの接続を示す図である。
【図３】 この発明の固体撮像素子の垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極の接続を示す図である。
【図４】 図１の固体撮像素子の各タイミングにおける垂直電荷転送素子内のチャネルポテンシャル図である。
【図５】 図４の垂直電荷転送素子駆動回路の発生するクロックするクロックタイミング図である。
【図６】 この発明の実施例１による固体撮像素子の垂直電荷転送素子駆動回路である。
【図７】 この発明の実施例２による固体撮像素子の垂直電荷転送素子および垂直電荷転送素子駆動回路のブロック図である。
【図８】 この発明の他の実施例による固体撮像素子の垂直電荷転送素子駆動回路のブロック図である。
【図９】 図７、８に示す垂直電荷転送素子駆動回路の動作を説明するクロックタイミング図である。
【図１０】 この発明の実施例３による固体撮像素子の垂直電荷転送素子および垂直電荷転送素子駆動回路の構成を示すブロック図である。
【図１１】 この発明の実施例４による固体撮像素子の垂直電荷転送素子駆動回路である。
【図１２】 この発明の実施例４による別の固体撮像素子の垂直電荷転送素子駆動回路である。
【図１３】 この発明の実施例５による固体撮像素子の垂直電荷転送素子駆動回路である。
【図１４】 この発明の実施例５による別の固体撮像素子の垂直電荷転送素子駆動回路である。
【図１５】 この発明の参考例１による固体撮像素子の構成を示すブロック図及び各タイミングにおける垂直電荷転送素子内のチャンネルポテンシャル図である。
【図１６】 従来の固体撮像素子の構成を示すブロック図である。
【図１７】 従来の固体撮像素子の画素列選択回路とトランスファゲートの接続を示す図である。
【図１８】 従来の固体撮像素子の垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極の接続を示す図である。
【図１９】 従来の固体撮像素子の画素列選択回路が発生するクロックのタイミング図である。
【図２０】 従来の固体撮像素子の垂直転送の動作を説明するポテンシャル図である。
【図２１】 従来の固体撮像素子の垂直電荷転送のポテンシャル図を説明するためのクロックタイミング図である。
【図２２】 従来の固体撮像素子の垂直電荷転送素子駆動回路を示す回路図である。
【図２３】 従来の固体撮像素子の垂直電荷転送素子駆動回路を動作させるクロックのクロックタイミング図である。
【図２４】 従来の固体撮像素子の他の垂直電荷転送動作を説明するポテンシャル図である。
【図２５】 図２４の動作に用いる垂直電荷転送素子駆動クロックタイミング図である。
【符号の説明】
１０ ＣＭＯＳインバータ（ｐチャンネルＭＯＳトランジスタ（Ｑ０１２、Ｑ０２２、・・・、Ｑ２４２，Ｑ０１５、Ｑ０２５、・・・、Ｑ２４５）とｎチャンネルＭＯＳトランジスタ（Ｑ０１３、Ｑ０２３、・・・、Ｑ２４３，Ｑ０１６、Ｑ０２６、・・・、Ｑ２４６）とから構成される）
２０ トランスファゲート（ｎチャンネルＭＯＳトランジスタ Ｑ０１１、Ｑ０２１、・・・、Ｑ２４１，Ｑ０１４、Ｑ０２４、・・・、Ｑ２４４）
３０ ノード（Ｎ０１〜Ｎ２４）
４０ リセット用トランジスタ（ｎチャンネルＭＯＳトランジスタ Ｑ０１ Ｒ、Ｑ０２Ｒ、・・・、Ｑ２４Ｒ）
６０ ＭＯＳトランジスタ（Ｑｓｃ）
７０ ＭＯＳトランジスタ（Ｑｐｉ）
８０ トランスファゲート（ｎチャンネルＭＯＳトランジスタ Ｑ０１Ｔ〜Ｑ２４Ｔ）
９０ インバータ（ｐチャンネルＭＯＳトランジスタ（Ｑ０１７、Ｑ０２７、・・・、Ｑ２４７）ｎチャンネルＭＯＳトランジスタ（Ｑ０１８、Ｑ０２８、・・・、Ｑ２４８）とから構成される）
１１０、１１０ａ〜１１０ｘ 光検出器
２１０、２１０ａ〜２１０ｘ 光検出器
３１０、３１０ａ〜３１０ｘ 光検出器
１２０、１２０ａ〜１２０ｘ トランスファゲート
２２０、２２０ａ〜２２０ｘ トランスファゲート
３２０、３２０ａ〜３２０ｘ トランスファゲート
１３０、２３０、３３０ 垂直電荷転送素子
２３０ａ〜２３０ｘ、３３０ａ〜３３０ｘ 垂直電荷転送素子ゲート電極
１４０、２４０、３４０ 蓄積ゲート
１５０、２５０、３５０ 蓄積制御ゲート
５００ 水平ＣＣＤ ５０１ 水平ＣＣＤゲート電極
６００ プリアンプ
７００ 出力
８００ 画素列選択回路 ８０１〜８０８ 画素選択回路の各１段
９００ 垂直電荷転送素子駆動回路
９００ａ〜９００ｘ 垂直電荷転送素子駆動回路各段
１０００ 垂直電荷転送素子駆動回路初期状態設定回路
１００１ 垂直電荷転送素子駆動用パターン記憶装置
１００２ 垂直電荷転送素子駆動用パターン保持回路
１１００ 循環ループ構成配線
１３０１〜１３２４ 垂直電荷転送素子ゲート電極
２１１１〜２１１８、２２１１〜２２１８、２３１１〜２３１８ 光検出器
２１２１〜２１２８ トランスファゲート
２２２１〜２２２８ トランスファゲート
２３２１〜２３２８ トランスファゲート
２１３０、２２３０、２３３０ 垂直電荷転送素子
２１４０、２２４０、２３４０ 蓄積ゲート
２１５０、２２５０、２３５０ 蓄積制御ゲート
２５００ 水平ＣＣＤ ２５０１ 水平ＣＣＤゲート電極
２６００ プリアンプ
２７００ 出力
２８００ 画素列選択回路 ２８０１〜２８０８ 画素選択回路の各１段
２９００ 垂直電荷転送素子駆動回路
２９０１〜２９０８ 垂直電荷転送素子駆動回路各段
２１３１〜２１３８ 垂直電荷転送素子ゲート電極
２２３１〜２２３８ 垂直電荷転送素子ゲート電極
２３３１〜２３３８ 垂直電荷転送素子ゲート電極
【産業上の利用分野】
この発明は、光検出器が２次元に配列した固体撮像素子及びその駆動方法に関するもので、特にその素子の駆動回路及び駆動方法に特徴を有する固体撮像素子及びその駆動方法に関するものである。
【０００２】
【従来の技術】
図１６は、例えば特公昭６３−３８８６６号公報や雑誌ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 ＶＯＬ．ＳＣ−２２、ｐｐ．１１２４−１１２９に示されている従来のＣＳＤ（Ｃｈａｒｇｅ Ｓｗｅｅｐ Ｄｅｖｉｃｅ）方式の固体撮像素子（イメージセンサ）の構成を示すブロック図である。図は簡単のため、水平方向の画素数を３画素、垂直方向の画素数を８画素としているが、実際には通常水平方向も垂直方向も数百画素程度である。図において、信号電荷は、光検出器２１１１〜２１１８、２２１１〜２２１８、２３１１〜２３１８から、垂直電荷転送素子２１３０、２２３０、２３３０へとトランスファゲート２１２１〜２１２８、２２２１〜２２２８、２３２１〜２３２８により転送制御される。垂直電荷転送素子（垂直ＣＣＤ）２１３０、２２３０、２３３０内に転送されてきた信号電荷を一時的に蓄積ゲート２１４０、２２４０、２３４０で蓄積し、蓄積ゲート２１４０、２２４０、２３４０から水平電荷転送素子（水平ＣＣＤ）２５００へと、信号電荷は蓄積制御ゲート２１５０、２２５０、２３５０により転送制御される。水平電荷転送素子２５００から出力されてくる信号電荷の量に応じて、プリアンプ２６００は電圧信号を発生し、出力２７００される。画素列選択回路２８００はシフトレジスタから構成され、垂直電荷転送素子の駆動回路２９００は垂直電荷転送素子２１３０、２２３０、２３３０の各ゲート電極に駆動のクロック信号を与える。なお、便宜上図中の符号は一部省略している。
【０００３】
図１７は、画素列選択回路とトランスファゲ−トとの接続を示す図である。図において、画素列選択回路２８００の各段２８０１〜２８０８が各水平列のトランスファゲート２１２１〜２１２８、２２２１〜２２２８、２３２１〜２３２８と接続されている。例えば、画素列選択回路２８０１、トランスファゲ−ト２１２１、２２２１、２３２１が順に接続されている。
【０００４】
図１８は、垂直電荷転送素子駆動回路と垂直電荷転送素子のゲ−ト電極との接続を示す図である。図において、垂直電荷転送素子駆動回路２９００の各段２９０１〜２９０８は垂直電荷転送素子２１３０、２２３０、２３３０の各ゲート電極２１３１〜２１３８、２２３１〜２２３８、２３３１〜２３３８の水平方向に並んだ各列毎に接続され、各ゲ−トにクロックを与えている。例えば、垂直電荷転送素子駆動回路の２９０１は、ゲ−ト電極２１３１、２２３１、２３３１を接続し、この接続されたゲ−ト電極にクロックを与えるようになっている。
【０００５】
次に動作について説明する。図１９は、画素列選択回路が発生するクロックのタイミングを示した図である。図において、横軸は時間軸でφ２８０１〜φ２８０８はそれぞれ図１７における画素列選択回路の各段２８０１〜２８０８が発生するクロックを示している。クロック信号は図１６における蓄積ゲ−ト２１４０、２２４０、２３４０に近い画素列選択回路の段から発生し、即ち図１７の画素列選択回路２８０８から画素列選択回路２８０１方向（下から順に上方）へ発生し、一水平期間毎に一水平ラインを選択するように動作する。なお、画素列選択回路の下からｎ段目の出力が”Ｈ”レベルになってから下からｎ＋１段目が”Ｈ”レベルになるまでの時間は一水平期間であり、一水平期間は水平走査期間（固体撮像素子の一水平ラインを走査する時間；図中ｔＨで示した）と水平帰線期間（水平走査期間の終了から次の一水平ラインを走査開始するまでの時間）との和である。
【０００６】
図２０は図１６のＡ−Ａ’断面のポテンシャル状態を示す図で、従来の固体撮像素子の垂直電荷転送の動作を説明する図である。また、図２１は図２０に示す垂直電荷転送素子駆動回路の各出力と蓄積ゲート、蓄積制御ゲート、水平電荷転送素子の１水平期間内のクロックタイミング図の各タイミングＴ１〜Ｔ７に対応するチャネル電位を示している。図において、φ２９０１〜φ２９０８は垂直電荷転送素子駆動回路の各段２９０１〜２９０８から発せられ、ゲート電極２１３１〜２１３８に印加されるクロックを示している。また、φＳＴ、φＳＣはそれぞれ蓄積ゲート２１４０、蓄積制御ゲ−ト２１５０に印加されるクロックで、φＨは水平ＣＣＤ２５００の中の蓄積制御ゲ−ト２１５０に接続されるゲ−ト電極２５０１に印加されるクロックである。図２０では、画素列選択回路２８００により信号がトランスファゲート２１２１〜２１２８に印加され、それぞれの光検出器から垂直電荷転送素子２１３０に信号電荷が読みだされた後の状態からの動作を示している。１つの画素からの信号電荷ＱＳ１、ＱＳ２は、図２０に示すような動作の後蓄積ゲート２１４０の下に集められる。この動作の間、水平ＣＣＤ２５００は動作を続けている。続く水平帰線期間に蓄積ゲート２１４０に集められた信号電荷は、蓄積制御ゲート２１５０を通して水平電荷転送素子に転送され、次の水平期間に水平ＣＣＤ２５００、プリアンプ２６００を通して順次素子から出力される。
【０００７】
上述した従来の技術は、それぞれ接続されているトランスファゲート２１２１〜２１２８、２２２１〜２２２８、２３２１〜２３２８と垂直電荷転送素子のゲート電極２１３１〜２１３８、２２３１〜２２３８、２３３１〜２３３８を共通の電極で構成した構成や、画素選択をインターレース走査する方式も採用されており、垂直電荷転送素子の駆動は例に示したもの以外も可能である。
【０００８】
垂直電荷転送素子駆動回路２９００は単純なシフトレジスタでも構成できるが、本例に示すような４相クロックを発生する場合、シフトレジスタ方式ではシフトレジスタへの駆動パターン入力の状態が常にオン・オフが繰り返され、１画素づつの出力サイクル毎に異なるため、シフトレジスタへの入力パターンが外部クロックとして必要となり、これが画像の上に固定パターン雑音として現れる。
【０００９】
この固定パターン雑音を除くため、上記従来例に示す固体撮像素子内で垂直電荷転送素子用の４相駆動クロックを発生する場合、図２２に示すような外部４相クロックを用いた回路を用いている。図２２は、従来の固体撮像素子の垂直電荷転送素子駆動回路を示す回路構成図である。図２３は、図２２の垂直電荷転送素子駆動回路を動作させるクロックのクロックタイミング図である。図において、４相の外部クロックφＣ１〜φＣ４によりシフトレジスタ内のトランジスタのゲ−トを制御し、ＶＨ（Ｈ電位）またはＶＬ（Ｌ電位）の出力で内部クロックφ２９０１〜φ２９０８を発生させる。さらに、原理的には内部クロックを介することなく図２２に示す外部クロックで垂直電荷転送素子を直接駆動させることもできる。しかし、垂直電荷転送素子のゲート数は非常に多く、このゲ−トを全て直接駆動させると、駆動のために回路として過大な駆動能力が必要とされること、及び一水平期間に高速に垂直電荷転送を行う必要があること等により、現実には直接駆動は不可能であり、各ライン毎にドライブする回路を持った図２２に示すような回路が用いられる。
【００１０】
上記で説明した垂直電荷転送素子を４相クロックで駆動する方式では、固定パタ−ン雑音を低減することができる。しかし、少なくとも垂直方向に配置した画素数を４で割った数のクロック数を垂直電荷転送素子駆動回路の各出力が発生する必要があり、各クロック・サイクル時間には全てのゲートの電位が変化する。この動作は、大きな容量を高速に充放電することに相当しており、垂直電荷転送素子が消費する電力は非常に大きくなってしまう。
【００１１】
消費電力を抑制するために、垂直電荷転送素子の駆動方法を上記の４相からさらに多相化することによって、他の特性に影響を与えないで低消費電力化を達成することは原理的には可能である。しかし、多相化によって外部から入力するクロックの数が増えるため、外部との配線が増加しこれが熱源あるいは伝熱手段となるため、特に素子を冷却する必要のある赤外線用の固体撮像素子への適用は困難であった。
【００１２】
一方、垂直電荷転送素子駆動回路の消費電力を低減する他の駆動方法が、特公昭６３−３８８６５号公報、特公昭６３−３８８６６号公報及び雑誌ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、 ＶＯＬ．ＳＣ−２２、ｐｐ．１１２４−１１２９の中で提案されている。図２４は従来の固体撮像素子の垂直電荷転送の他の方法を示す、ポテンシャル図である。また、図２５は図２４の動作に用いる垂直電荷転送素子駆動回路のクロックタイミング図である。図２４に示すような駆動方法を実現するための垂直電荷転送素子駆動回路は通常のシフトレジスタで構成されていればよい。シフトレジスタのスタート信号が外部から入力されるので、出力信号にはスタート信号に起因した雑音が現れるが、このスタート信号は一水平期間に１回のみで、水平帰線期間内に入力することが可能であるため、このスタ−ト信号に起因した雑音が画像にとって問題になることはない。
【００１３】
上記方法によれば、必要とされる外部クロックの数を増加させることなく、各クロックサイクルに充放電されるラインは１ラインずつとなり、消費電力は小さくなる。しかし、この駆動方法では図２４中Ｔ１〜Ｔ４の例からも分かるように、信号電荷が垂直電荷転送素子２９００内で広がってしまい転送効率が低下するという問題があった。
【００１４】
【発明が解決しようとする課題】
従来のＣＳＤ方式の固体撮像素子の垂直電荷転送においては上記のように行われていたので、素子として低消費電力化と高効率電荷転送を同時に実現することができなかった。
【００１５】
この発明は上記のような問題点を解消するためになされたもので、ＣＳＤ方式の固体撮像素子及びその駆動方法において、素子の駆動回路へ外部から入力するクロックの数を増やすことなく、高効率の電荷転送を維持し、さらに雑音を増大させることなく低消費電力化が可能な、即ち垂直電荷転送素子駆動回路を構成するシフトレジスタの駆動を外部からのパターン入力なしで少数の外部入力クロックで実質的な多相駆動を行う、垂直電荷転送素子駆動回路を搭載した固体撮像素子及びその駆動方法を提供するものである。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る固体撮像素子は、光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御するものである。
【００１９】
請求項２の発明に係わる固体撮像素子は、請求項１において、各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成する複数段のシフトレジスタのうち、連続する少なくとも２段のシフトレジスタに備わるシフトレジスタ初期状態設定回路の初期設定すべき状態に対応した電源に接続される端子が、他の段のシフトレジスタのシフトレジスタ初期状態設定回路の該端子とは異なる電位に接続されることを規定するものである。
【００２０】
請求項３の発明に係わる固体撮像素子は、光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、前記循環ループに、シフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたものである。
【００２１】
請求項４の発明に係わる固体撮像素子は、請求項３において、シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段が、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成されることを規定するものである。
【００２２】
請求項５の発明に係わる固体撮像素子は、請求項４において、外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いることを規定するものである。
【００２３】
請求項６の発明に係わる固体撮像素子は、請求項１乃至５において、シフトレジスタの各段の出力を並列に分岐して、該一方の出力を前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して、垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートへ出力することを規定するものである。
【００２４】
請求項７の発明に係わる固体撮像素子は、請求項１乃至６において、シフトレジスタの各段の出力を並列に分岐して、該一方の出力をトランスファゲートを介して垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートへ出力することを規定するものである。
【００２５】
請求項８の発明に係わる固体撮像素子は、請求項１乃至７において、初段のシフトレジスタの入力と循環ループで接続される最終段のシフトレジスタにおいて、該最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力が、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高いことを規定するものである。
【００２６】
請求項９の発明に係わる固体撮像素子は、請求項１乃至７において、初段のシフトレジスタの入力と循環ループで接続される最終段のシフトレジスタにおいて、該最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたことを規定するものである。
【００３０】
請求項１０の発明に係わる固体撮像素子の駆動方法は、光検出器が２次元に配列した光検出器アレイと前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子を備えた固体撮像素子の駆動方法であって、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタから構成され、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送する固体撮像素子の駆動方法において、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路の各段のシフトレジスタの入力段を、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるようにそれぞれリセットし所定電位に設定する第１のステップと、各段のシフトレジスタのトランスファゲートとそれに接続されるインバ−タを介して出力された信号を並列に分岐して、一方を垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートを駆動するクロック信号とする第２のステップと、前段のシフトレジスタ内の出力で並列に分岐された他方の出力を次段のシフトレジスタにそれぞれ入力し、且つ最終段のシフトレジスタの出力で並列に分岐された他方の出力を初段のシフトレジスタに入力する第３のステップとを備え、以降第２と第３のステップを繰り返すものである。
【００３１】
請求項１１の発明に係わる固体撮像素子の駆動方法は、請求項１０において、外部クロックによりシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うことを規定するものである。
【００３２】
請求項１２の発明に係わる固体撮像素子の駆動方法は、請求項１０において、第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であることを規定するものである。
【００３３】
請求項１３の発明に係わる固体撮像素子の駆動方法は、請求項１０乃至１２において、第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態とすることを規定するものである。
【００３４】
【作用】
この発明の請求項１に係わる固体撮像素子は、垂直電荷転送素子駆動回路を循環ループを有する複数段のシフトレジスタで構成し、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力が電源電位である該シフトレジスタの個数が接地電位である該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御するので、シフトレジスタを駆動させるためのパターン入力を逐一外部から与えることなく、３つの外部クロックによりインバータの入出力が制御できる複数のシフトレジスタにより所望のパターン入力を形成することができ、低消費電力でシフトレジスタ駆動の繰り返しパターンを得ることができる。
【００３７】
この発明の請求項２に係わる固体撮像素子は、各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成するシフトレジスタのうち、連続する少なくとも２段のシフトレジスタの初期状態設定回路の電位を他の段とは異なる電位としたので、シフトレジスタの駆動により少なくとも２段分電位の異なるクロック信号を発生しこれが順次次段に伝達されるので、このクロック信号により駆動するゲート数が少なくしかも多相のクロック信号を発生することができる。
【００３８】
この発明の請求項３に係わる固体撮像素子は、循環ループにシフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたので、切替手段を制御するだけで、任意のパターンを循環ループ内のシフトレジスタに入力することができる。
【００３９】
この発明の請求項４に係わる固体撮像素子は、シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段を、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成したので、簡便な構成で切替が可能となる。
【００４０】
この発明の請求項５に係わる固体撮像素子は、外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いたので、任意に形成したパターンを容易にシフトレジスタに入力することができる。
【００４１】
この発明の請求項６に係わる固体撮像素子は、シフトレジスタの各段の出力を並列に分岐した一方の出力を、前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して垂直電荷転送素子ゲートへ出力したので、安定動作を得るためにある程度高い電圧が必要なシフトレジスタ部と垂直電荷転送素子ゲートへの低電圧出力部（ドライバ部）とを分けて構成することができる。
【００４２】
この発明の請求項７に係わる固体撮像素子は、シフトレジスタの各段の出力を並列に分岐した一方の出力を、トランスファゲートを介して垂直電荷転送素子ゲートへ出力したので、外部クロックによりトランスファゲートを制御することでシフトレジスタの各段の出力の垂直電荷転送素子ゲートへの送出を制御できる。
【００４３】
この発明の請求項８に係わる固体撮像素子は、最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力を、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高くしたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができる。
【００４４】
この発明の請求項９に係わる固体撮像素子は、最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができる。
【００４８】
この発明の請求項１０に係わる固体撮像素子の駆動方法は、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路に備わる複数段のシフトレジスタを各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるように初期設定した後、外部クロックにより順次そのパターンを次段のシフトレジスタへの送出するとともに各段の出力を垂直電荷転送素子のゲート電極駆動信号に用い、最終段のシフトレジスタの出力を初段のシフトレジスタへの入力としてシフトレジスタの駆動パターンを循環させたので、多くの外部クロックを必要としないで、シフトレジスタの駆動が可能となる。
【００４９】
この発明の請求項１１に係わる固体撮像素子の駆動方法は、外部クロックにより各段のシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うので、リセット用外部クロックに起因する雑音が発生しても、画像に影響を与えることはない。
【００５０】
この発明の請求項１２に係わる固体撮像素子の駆動方法は、請求項１０において、第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であるので、異なる電位でリセットされたシフトレジスタからは異なるクロック信号が発せられ、この異なるクロック信号により垂直電荷転送素子に任意のポテンシャル井戸を形成することができる。さらに、少なくとも２段分でポテンシャル井戸が仕切られるので、クロックの遷移時においても十分なポテンシャルバリアとなる。
【００５１】
この発明の請求項１３に係わる固体撮像素子の駆動方法は、請求項１０乃至１２において、第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態としたので、垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極を電気的に完全に分離したり接続したり制御することが可能となる。
【００５２】
【実施例】
実施例１．
以下、この発明の一実施例について説明する。まず、垂直電荷転送素子（垂直ＣＣＤ）について説明する。ＣＣＤは、Ｐ型半導体上に薄い酸化膜を隔てて電極を配置し、電極に正電位を与えることにより電極直下の半導体中にポテンシャルの井戸を作り、その井戸内に少数キャリアである電子を一時貯え、後続する電極に正電位を与えて井戸を移動させることにより電荷を順送りするものである。
【００５３】
以下、図を用いて説明する。図１は、この発明の一実施例による固体撮像素子の構成を示すブロック図である。図２は、この発明の固体撮像素子の画素列選択回路とトランスファゲートとの接続を示す図である。図３は、この発明の固体撮像素子の垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極との接続を示す図である。図４は、この発明の一実施例による固体撮像素子の垂直電荷転送素子及び垂直電荷転送素子駆動回路の構成と各タイミングにおける垂直電荷転送素子内のチャンネルポテンシャル図で、図１のＹーＹ’断面のポテンシャル状態を示している。図５は、図４の垂直電荷転送素子駆動回路の発生するクロックのクロックタイミング図である。図において、信号電荷ｑは、光検出器１１０ａ〜１１０ｘ、２１０ａ〜２１０ｘ、３１０ａ〜３１０ｘから、垂直電荷転送素子１３０、２３０、３３０へとトランスファゲート１２０ａ〜１２０ｘ、２２０ａ〜２２０ｘ、３２０ａ〜３２０ｘにより転送制御される。垂直電荷転送素子（垂直ＣＣＤ）１３０、２３０、３３０内に転送された信号電荷は一時的に蓄積ゲート１４０、２４０、３４０で蓄積され、蓄積制御ゲート１５０、２５０、３５０により転送制御され、水平電荷転送素子（水平ＣＣＤ）５００へと送出される。プリアンプ６００は、水平電荷転送素子５００から出力されてくる信号電荷の量に応じた電圧信号を発生し、信号電荷は外部へ出力７００される。画素列選択回路８００（各段は８００ａ〜８００ｘ）はシフトレジスタから構成され、垂直電荷転送素子の駆動回路９００（各段は９００ａ〜９００ｘ）は垂直電荷転送素子１３０、２３０、３３０の各ゲート電極に駆動のクロック信号を与える。シフトレジスタからなる垂直電荷転送素子駆動回路９００は、初期状態を設定する垂直電荷転送素子駆動初期状態設定回路１０００により初期状態を設定する。垂直電荷転送素子駆動回路９００の最終段の出力と垂直電荷転送素子駆動回路９００の初段は循環ループ配線１１００により接続される。
【００５４】
ここでは垂直方向の画素を２４個とし、垂直電荷転送素子１３０のゲート電極１３０１〜１３２４を２４個垂直方向に配置した例について示している。ｔ１〜ｔ１２のタイミングにおいて、垂直電荷転送素子の各ゲート電極１３０１〜１３２４に印加されるクロックφ１３０１〜φ１３２４は図５に示す通りである。なお、垂直電荷転送素子２３０、３３０の各電極は２３０ａ〜２３０ｘ、３３０ａ〜３３０ｘである。また、便宜上図中の符号は一部省略している。
【００５５】
図６は、垂直電荷転送素子駆動回路９００を中心とした回路図で、ＣＭＯＳ回路で構成した例を示している。概ね従来のＣＭＯＳ回路構成に垂直走査回路駆動初期状態設定回路１０００と循環ル−プ１１００が付加された構成である。図において、シフトレジスタの各段は２つのＣＭＯＳインバータ１０（例えば初段ではＱ０１２、Ｑ０１３のインバータとＱ０１５、Ｑ０１６のインバータ）と２つのオーバーラップしないクロックφＣ１とφＣ２が印加されるトランスファゲート２０（例えば初段ではＱ０１１、Ｑ０１４）が垂直電荷転送素子駆動回路９００を構成しており、各段の最初のトランスファゲートの後ろのノード３０（例えば初段ではＮ０１）を所定のクロックφＲで所定の電圧（図４ではＶＳＳまたはＶＤＤ；ＶＳＳは接地電位、ＶＤＤは＋電源電位）にリセットするトランジスタ４０（例えば初段ではＱ０１Ｒ）が垂直走査回路駆動初期状態設定回路１０００を構成している。図６では省略しているが、図５のような、すなわち連続した２段を他の段と異なる電位としこのパタ−ンを次段へ伝達するような、クロックを作るためにφ１３１３、φ１３１４を発生している回路ではリセットトランジスタの接続はφ１３０１、φ１３０２を発生している回路と同じ接続（入力ノードがリセットされたときにＶＳＳに接続される）となっており、その他の各段ではリセット時入力ノードがＶＤＤに接続されるようにリセットトランジスタを配置している。
【００５６】
次に、この発明の動作について説明する。まず、少なくともデバイスに電源が投入されたときφＲを入力してシフトレジスタの入力段をリセットする。この時φＣ１、φＣ２はＬレベルでありトランスファゲート１０はＯＦＦ状態である。この状態では、１段目、２段目、１３段目、１４段目のＮ０１、Ｎ０２、Ｎ１３、Ｎ１４は接地電位(VSS)となり、これを第１のインバ−タ１０に入力するとＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、各段（１、２、１３、１４段）の第１のインバータはＰＭＯＳがオンとなり、第１のインバータの出力はＶＤＤレベルとなる。次に、φＣ２がＨレベルになり、各段の第２のトランスファゲート２０がＯＮすると、各段で第１のインバータの出力(VDD)が第２のインバータ１０に入力される。第２のインバ−タにおいても、ＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、第２のインバ−タではＮＭＯＳがオン、第２のインバータの出力はＶＳＳレベルとなる。即ち、φ１３０１、φ１３０２、φ１３１３、φ１３１４はＶＳＳレベルとなる。
【００５７】
一方、他の段（１、２、１３、１４段を除く段）についてその動作を第３段を例として説明する。デバイスに電源が投入されたときφＲを入力してシフトレジスタの入力段はリセットされる。この時φＣ１、φＣ２はＬレベルでありトランスファゲート１０はＯＦＦ状態である。この状態でＮ０３はＶＤＤとなり、これをこれを第１のインバ−タ１０に入力するとＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、第３段の第１のインバータはＮＭＯＳ（Ｑ０３３）がオンとなり、第１のインバータの出力はＶＳＳレベルとなる。次に、φＣ２がＨレベルになり、各段の第２のトランスファゲート２０（Ｑ０３４）がオンとなると、各段で第１のインバータの出力(VSS)が第２のインバータ１０に入力される。第２のインバ−タにおいても、ＰＭＯＳのソ−ス電極はＶＤＤ、一方ＮＭＯＳのソ−ス電極はＶＳＳであるため、第２のインバ−タではＰＭＯＳ（Ｑ０３５）がオンとまり、第２のインバータの出力はＶＤＤベルとなる。即ち、φ１３０３はＶＤＤレベルとなる。
【００５８】
以上の動作で、図５のタイミングｔ１におけるクロック状態が実現される。次にφＣ１がＨレベルになり、第１のトランスファゲートがＯＮすると、各段の出力が次段の第１のインバータ入力に加わる。例えば、最終段の出力φ１３２４は循環ループ配線１１００を通して初段のインバータの入力に加わる。この状態で、第１のインバータ入力ノード、Ｎ０２、Ｎ０３、Ｎ１４、Ｎ１５はＶＳＳレベルとなり、他の段の第１のインバータ入力ノードはＶＤＤレベルとなる。即ち、上記で説明した初期の状態が１段ずつずれることになる。従って、第３段ではＮ０３がＶＳＳとなり、第１のインバ−タではＰＭＯＳ（Ｑ０３２）がオンとなり、第１のインバ−タの出力はＶＤＤとなる。次に、φＣ２がＨレベルになると、第２のインバ−タにＶＤＤが入力され、ＮＭＯＳ（Ｑ０３６）がオンとなり、ＶＳＳが出力される。即ち、ＶＳＳレベルとなる出力はφ１３０２、φ１３０３、φ１３１４、φ１３１５で、他の出力はＶＤＤレベルとなる。この状態は図３のタイミングｔ２におけるクロック状態に相当する。こうした動作を繰り返すことでφＣ２がＨレベルになるたびにＶＳＳレベルとなる出力が一段ずつ移動し図５のようなクロックが生成される。その他の段ではＮ０３〜Ｎ１２、Ｎ１５〜Ｎ２４はＶＤＤレベルとなり、これらの段の第１のインバータの出力はＶＳＳレベルとなる。
【００５９】
図５のクロックは図４のｔ１〜ｔ１２に示すポテンシャル状態を作り、信号電荷は図で左から右へ転送される。
【００６０】
上記で示した例では、実質的には１２相のクロックで駆動したことになる。この場合、２４段の垂直電荷転送素子では信号電荷を１ゲート分右へ転送するのに４つのゲートに印加されるクロック電圧のみが変化している。一方、従来のように４相駆動を行った場合、同じ２４段の垂直電荷転送素子では１ゲート分の転送を行うのに１２個のゲートに印加するクロックを変化させる必要があり、同一距離の転送に対し、上記の実施例に比べ充放電する容量が３倍になり、同一駆動電圧では３倍消費電力が大きくなる。本発明のように、全シフトレジスタ数に対しあるクロックタイミングにおいて駆動するシフトレジスタ数の占める割合が小さい程、即ち駆動しているシフトレジスタが少ない程、消費電力を低減することができる。そのため、シフトレジスタの出力がＨレベルがＬより多く、レジスタの出力が変化する（レジスタが駆動することに相当）個数が全体の半分より少ない方が望ましい。
【００６１】
上の実施例では、１２相駆動の場合を示しているが、垂直電荷転送素子駆動初期状態設定回路の設計を変更することで、さらに多相駆動を実現することは容易であり、多相化するほど低消費電力化の効果が大きいことは言うまでもない。垂直電荷転送素子駆動初期状態設定回路の設計変更は、各段のリセットトランジスタ４０（図６中Ｑ０１Ｒ〜Ｑ２４Ｒ）の接続をどの電圧にするか等により、簡便に行うことができる。
【００６２】
また、このように動作させることは、垂直電荷転送素子内に占める信号蓄積面積の割合を大きくでき、最大転送電荷量を増大させる点でも効果的である。信号蓄積面積は、図４のポテンシャル図の高レベル部に囲まれた低レベル部の面積、即ち井戸の広さ（幅）、に相当するため、本実施例のように、多相化され、各段のシフトレジスタの出力変化が少ないとその面積は大きくなる。一方、１２相でポテンシャル井戸が仕切られており、電荷はその井戸の幅内に拘束されることになり、従来例の図２４で示したような垂直に配置した素子全てに渡って広がることはなく、従来問題となっていた電荷転送効率の低下は解消される。また、上記実施例は連続するシフトレジスタ２段分のクロック信号でポテンシャル井戸を仕切っているが、少なくとも２段あればクロック信号の遷移時においても、十分にポテンシャルバリアを形成できる。
【００６３】
また、上記実施例ではＬレベルの出力に挟まれたＨレベルの出力の数は同じとしているが、これは必ずしも同じでなくても消費電力低減の効果が得られる。
【００６４】
また、本発明では垂直電荷転送素子初期状態設定回路と循環ループを設けたので、外部から駆動パターンを入力する必要がなく、駆動状態では各タイミングで状態が変化する内部クロックの数が同じであるため、出力とクロックの結合による固定パターン雑音は発生しない。
【００６５】
上記実施例で動作に必要なクロックと電源の数は、φＣ１、φＣ２、φＲ、ＶＤＤ、ＶＳＳの５つで、従来の４相駆動方式に比べ１つ少なくなっており、この点でも、装置構成上、装置機能上（冷却、安定性等）、価格等の面で有利である。
【００６６】
上記実施例では、各段は同じ回路で構成されているが、最終段の第２のインバータの駆動負荷は垂直電荷転送素子と循環ループ１１００となるため、負荷容量が大きくなる。そのため、最終段の第２のインバータのトランジスタのチャネル幅を大きくするか、上記インバータと循環ループの間にバッファをいれる回路構成とすれば、シフトレジスタとしての動作の安定化を図ることができる。
【００６７】
また、上記実施例では、垂直電荷転送素子駆動回路のリセットを電源投入時に行っているが、リセットは最低限この電源投入時に行えばよく、水平および垂直帰線期間毎に行うことも可能である。この場合はリセットクロックとして水平または垂直帰線期間に変化するクロック、例えば、φＳＴ等とクロックを共用することが可能となり、入出力ピン数を減らすこともできる。
【００６８】
実施例２．
以下、この発明の実施例を図について説明する。図７は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心とした回路図である。図において、シフトレジスタからなる垂直電荷転送素子駆動回路９００は、循環ループを形成する配線１１００により接続され、初段の入力の接続を選択するクロックφＳＣ、φＰＩにより、ＭＯＳトランジスタ６０（Ｑｓｃ）、ＭＯＳトランジスタ７０（Ｑｐｉ）が操作され、接続切替可能な循環ループを構成する。
【００６９】
図８は、本発明の循環ループ方式とＣＭＯＳトランジスタで構成されたシフトレジスタとの接続を示す図である。実施例１の図６におけるリセットトランジスタ及びクロックφＲが省略され、循環ループに外部との切替手段（クロックにより動作するＭＯＳトランジスタ）が設けられている。図９は、図７、８に示した切替手段を用いた場合の初期のクロックタイミングを示す図である。
【００７０】
次に、動作について説明する。図９のクロックタイミング図に示すように、電源が投入され素子が動作を開始する前にφＰＩをＨレベル、φＳＣをＬレベルに設定して、シフトレジスタ９００の初段入力端子を外部クロックφＳＰにつなぐ。このときＭＯＳトランジスタ６０（Ｑｓｃ）はＯＦＦであり、シフトレジスタの循環ループ１１００はトランジスタＭＯＳトランジスタ６０（Ｑｓｃ）で切断されている。この状態でシフトレジスタ９００を動作させながらφＳＰを変化させて９００の内部状態を初期設定する。シフトレジスタ９００の段数だけシフトレジスタ９００を駆動させると、シフトレジスタ９００全体の初期状態が設定される。初期状態の設定が終わった時点でφＰＩをＬレベル、φＳＣをＨレベルにし、循環ループを形成し、外部クロックφＳＰ入力を切り放す。その後シフトレジスタ９００を駆動すると実施例１と同様に循環する多相駆動クロックを発生させることができる。一旦動作が始まると内部状態は一義的に決まり初期設定は不要で、且つ外部クロックによるノイズは低減する。
【００７１】
上記実施例では、実施例１と比べてφＲが不要となる一方、動作に必要なクロックの数は３つ（φＳＰ、φＰＩ、φＳＣ）増えるが、全体の素子数は各段のリセットトランジスタが不要な分だけ減少する。さらに、駆動のために初期設定のクロックパターンは外部入力クロックφＳＰを変更することで容易に変えることができ、フレキシブルな駆動が可能となる。
【００７２】
実施例３．
以下、この発明の別の実施例を図について説明する。図１０はこの発明の別の実施例を示すブロック図である。本実施例では実施例２の外部クロック入力φＳＰを、駆動パターンを記憶する垂直電荷転送素子駆動パターン記憶装置１００１を用いて、予めシフトレジスタの駆動パターンを該記憶装置１００１に格納しておき、電源投入時に該記憶装置１００１に記憶された駆動パターンでシフトレジスタ９００を初期設定する。以下の動作は実施例２と同様である。
【００７３】
上記実施例２、３においても、各段は同じ回路で構成されているが、最終段の第２のインバータの駆動負荷は垂直電荷転送素子と循環ループ１１００となるため、負荷容量が大きくなる。そのため、実施例１と同様に最終段の第２のインバータのトランジスタのチャネル幅を大きくするか、上記インバータと循環ループの間にバッファをいれる回路構成とすれば、シフトレジスタとしての動作の安定化を図ることができる。
【００７４】
実施例４．
以下、この発明の実施例を図について説明する。図１１は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心とした回路図である。図において実施例１図６の分岐した出力部分のうち垂直電荷転送素子のゲートへ入る出力部分にトランスファゲート８０（Ｑ０１Ｔ〜Ｑ２４Ｔ）を設けた構成になっている。この構成では、外部クロックφＥＮがＨレベルの時だけ垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極が接続され、クロックφＥＮがＬレベルのときは垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極が電気的に分離された状態になる。このように垂直電荷転送素子のゲートへ入る出力部分にトランスファゲート８０を配置することにより、垂直電荷転送素子のゲート電極（例えば図１の１２０ａ〜１２０ｘ、２２０ａ〜２２０ｘ、３２０ａ〜３２０ｘ）と画素内のトランスファゲートのゲート電極（図示せず）とを共通のゲート電極で構成することができ、画素列の選択と垂直電荷転送素子の駆動を共通の配線により共通のクロック信号を用いて行うことが可能になる。
【００７５】
また、上記実施例は実施例１を基本とし、これにトランスファゲート８０を設けた構成としているが、実施例２、実施例３を基本とし、これらにトランスファゲート８０を設けた構成としてもよい。実施例２にトランスファゲートを付加した例を図１２に示す。
【００７６】
実施例５．
以下、この発明の実施例を図について説明する。図１３は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心とした回路図である。図において実施例１図６の分岐した出力部分のうち垂直電荷転送素子のゲートへ入る出力部分にインバータ９０が配置され、この実施例ではシフトレジスタの出力は追加したこのインバータを通して出力されている。換言すると、実施例４のトランスファゲートに代わってインバータが配置されている。本例ではさらに一段インバータを介して出力するためにリセットトランジスタの接続を変更している。追加したインバータの電源はシフトレジスタの電源ＶＤＤとは別の電源ＶＣＨを用いている。これは、垂直電荷転送素子の駆動は負荷容量を充放電する電圧が低いほど低消費電力化できるが、シフトレジスタの動作には安定動作のために或る程度高い電圧が必要なため、シフトレジスタ部と負荷を直接駆動するドライバ部の電源電圧を分け、ＶＣＨをできるだけ低くすることで、さらに低消費電力化を達成するものである。
【００７７】
上記実施例ではドライバ部はインバータ構成となっているが、反転しない出力を得る回路を構成することも可能である。
【００７８】
また、上記実施例は実施例１を基本とし、これにインバータ９０を設けた構成としているが、実施例２、実施例３を基本とし、これらにインバータ９０を設けた構成としてもよい。実施例２にトランスファゲートを付加した例を図１４に示す。
【００７９】
さらに、上記実施例はではインバータを付加した例について示したが、駆動能力の大きなバッファを付加しても同様な効果が得られることは言うまでもない。
【００８０】
参考例１．
以下、この発明の参考例を図について説明する。図１５は、本発明の固体撮像素子の垂直電荷転送素子駆動回路を中心としたブロック図、及び各タイミングにおける垂直電荷転送素子内のチャンネルポテンシャル図である。図において、垂直電荷転送素子駆動回路９００はシフトレジスタを駆動させるパターンを垂直電荷転送素子駆動パターン保持回路１００２を備えている。
【００８１】
本参考例は循環ループで繰り返しパターンを用いる代わりに一水平期間の走査分の信号電荷を読み出すのに必要な数のクロックを発生させるシフトレジスタの駆動パターンを外部記憶装置に備えたものである。以下、動作について説明する。保持回路１００２は、一水平期間の走査分の垂直電荷転送素子駆動回路９００のシフトレジスタの動作を決めるのに必要な分のクロックパターンを発生できるだけのデータを保持するものとする。さらに、保持回路１００２は、垂直電荷転送素子駆動回路９００のシフトレジスタの駆動クロックと同期してクロックパターンを垂直電荷転送素子駆動回路９００のシフトレジスタに順次入力するものとする。例えば、保持回路１００２のデータが”ＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬ”の場合、チャンネルポテンシャルは図１５の通りとなる。但し、チャンネルポテンシャルはゲート電圧が”Ｈ”の時に低くなる。
【００８２】
まず、初期状態（前のサイクルの最終状態）をｔ１とする。垂直電荷転送素子駆動回路９００のシフトレジスタの初段には”Ｈ”が入力され、次のタイミングｔ２では垂直電荷転送素子駆動回路９００のシフトレジスタの初段の出力は”Ｈ”となり、このクロックが印加されたゲートの下のチャンネルポテンシャルは低くなる。その後、保持回路１００２からの入力に従ってｔ３〜ｔ１１のようにチャンネルポテンシャルが変化した後、保持回路１００２から”Ｌ”が入力されると次のタイミングｔ１２では垂直電荷転送素子駆動回路９００のシフトレジスタの初段のゲートに印加されるクロックは”Ｌ”となりチャンネルポテンシャルは浅くなる。次のタイミングｔ１３ではｔ１と同じ状態に戻る。ここまでの走査で信号電荷ｑは垂直電荷転送素子の半分の距離を転送されたことになる。さらに、”ＨＨＨＨＨＨＨＨＨＨＬＬ”の順に保持回路１００２からデータが供給されるとｔ２〜ｔ１３の状態を繰り返し、信号電荷ｑは垂直電荷転送素子の外部へ転送されることになる。上記の動作では１回（最低限）の転送であり、転送効率を向上させるためにはさらにその駆動を繰り返せば良く、その分だけ記憶装置１００２の保持するデータを増やせばよい。例えば、”ＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬＨＨＨＨＨＨＨＨＨＨＬＬ”というデータを保持していれば、２回分の転送ができる。実際転送効率を考慮すると、少なくとも２回分の転送（即ち、垂直方向に配置した光検出器の２倍の個数のクロック発生分）が必要である。
【００８３】
保持回路１００２はメモリと順次アドレスを変化させる回路の組み合せで構成することもできるし、初期状態設定回路付きのシフトレジスタにおいても構成することができる。
【００８４】
また、上記参考例のように保持回路１００２の発生するクロックパターンがある周期で繰り返すように設計する場合には、繰り返し周期分のデータだけをデータとして保持し、保持回路１００２内で循環させて、例えば循環ループを用いて、出力させることもできる。
【００８５】
なお、上記参考例は、通常の回路通り垂直電荷転送素子駆動回路９００のシフトレジスタの数は垂直方向に配置した光検出器と一致するが、一水平期間の走査分の信号電荷を読み出すのに必要なクロックを発生させる数だけシフトレジスタを複数直列に配置してもよい。配置すべきシフトレジスタの数は転送効率と転送速度等により決定され、繰り返し走査することにより信号電荷は精度よく転送されていく。転送効率を考慮すると、このとき配置すべきシフトレジスタの個数は最低垂直方向に配置した光検出器の２倍である。このように一水平期間の走査分の信号電荷を読み出すのに必要なシフトレジスタを備えることにより、一走査分は雑音の影響を受けることはない。各帰線期間にリセットすれば、安定してクロックを発生させることができる。
【００８６】
【発明の効果】
以上のように、本発明の請求項１における固体撮像素子は、垂直電荷転送素子駆動回路を循環ループを有する複数段のシフトレジスタで構成し、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御したので、シフトレジスタを駆動させるためのパターン入力を外部から与えないで、必要とされる外部クロックが少なくして、低消費電力でシフトレジスタ駆動の繰り返しパターンを得ることができ、低雑音化が図れ、入出力のピン数が削減でき、低消費電力化が可能となる。また、垂直電荷転送素子内に占める信号蓄積面積の割合を大きくでき、最大転送電荷量を増大させることが可能となる。さらに、初期状態設定回路の設計変更を簡便に行うことができる。
【００８９】
本発明の請求項２における固体撮像素子は、請求項１において、各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成する複数段のシフトレジスタのうち、連続する少なくとも２段のシフトレジスタの初期状態設定回路の電位を他の段とは異なる電位としたので、シフトレジスタの駆動により少なくとも２段分電位の異なるクロック信号を発生しこれが順次次段に伝達されるので、高効率電荷転送が可能となり、またこのクロック信号により駆動するゲート数が少なくしかも多相のクロック信号を発生することができ、低電力化が可能となる。
【００９０】
本発明の請求項３における固体撮像素子は、光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、前記循環ループにシフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたので、切替手段を制御するだけで、任意のパターンを循環ループ内のシフトレジスタに入力することができ、低雑音化が可能となる。
【００９１】
本発明の請求項４における固体撮像素子は、請求項３において、シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段を、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成したので、少ないクロック信号を付加すれば簡便な構成で切替が可能となり、低電力化が図れる。
【００９２】
本発明の請求項５における固体撮像素子は、請求項４において、外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いたので、任意に形成したパターンを容易にシフトレジスタに入力することができ、低雑音化と低電力化が可能となる。
【００９３】
本発明の請求項６における固体撮像素子は、請求項１乃至５において、シフトレジスタの各段の出力を並列に分岐した一方の出力を、前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して垂直電荷転送素子ゲートへ出力したので、安定動作を得るためにある程度高い電圧が必要なシフトレジスタ部と垂直電荷転送素子ゲートへの低電圧出力部（ドライバ部）とを分けて構成することができ、低電力化が可能となる。
【００９４】
本発明の請求項７における固体撮像素子は、請求項１乃至６において、シフトレジスタの各段の出力を並列に分岐した一方の出力を、トランスファゲートを介して垂直電荷転送素子ゲートへ出力したので、外部クロックによりトランスファゲートを制御することでシフトレジスタの各段の出力の垂直電荷転送素子ゲートへの送出を制御でき、ゲート等回路素子の低減が可能となりその結果低電力化が可能となる。
【００９５】
本発明の請求項８における固体撮像素子は、請求項１乃至７において、最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力を、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高くしたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができ、遅延や誤動作のないシフトレジスタを提供できる。
【００９６】
本発明の請求項９における固体撮像素子は、請求項１乃至７において、最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたので、循環ループに連結する最終段のシフトレジスタの中の最終段に配置されたインバータの負荷を安定に負うことができ、遅延や誤動作のないシフトレジスタを提供できる。
【０１００】
本発明の請求項１０における固体撮像素子の駆動方法は、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路に備わる複数段のシフトレジスタを、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるように初期設定した後、外部クロックにより順次そのパターンを次段のシフトレジスタへの送出するとともに各段の出力を垂直電荷転送素子のゲート電極駆動信号に用い、最終段のシフトレジスタの出力を初段のシフトレジスタへの入力としてシフトレジスタの駆動パターンを循環させたので、高効率電荷転送が達成できるとともに、パターン入力に起因した雑音発生がなくなり、また多くの外部クロックを必要としないので、低消費電力化が可能となる。さらに、垂直電荷転送素子内に占める信号蓄積面積の割合を大きくでき、最大転送電荷量を増大させることが可能となる。
【０１０１】
本発明の請求項１１における固体撮像素子の駆動方法は、請求項１０において、外部クロックによりシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うので、リセット用外部クロックに起因する雑音が発生しても、画像に影響を与えることはない。
【０１０２】
本発明の請求項１２における固体撮像素子の駆動方法は、請求項１０において、第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であるので、異なる電位でリセットされたシフトレジスタからは異なるクロック信号が発せられ、この異なるクロック信号により垂直電荷転送素子に任意のポテンシャル井戸を形成することができ、電荷転送効率の向上や信号電荷蓄積面積の確保、低雑音化が可能となる。
【０１０３】
本発明の請求項１３における固体撮像素子の駆動方法は、請求項１０乃至１２において、第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態としたので、前記トランスファゲートと画素列選択回路の駆動クロックを共有でき、垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極を電気的に完全に分離したり接続したり制御することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施例１による固体撮像素子の垂直電荷転送素子および垂直電荷転送素子駆動回路の構成を示すブロック図である。
【図２】 この発明の固体撮像素子の画素列選択回路とトランスファゲートの接続を示す図である。
【図３】 この発明の固体撮像素子の垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極の接続を示す図である。
【図４】 図１の固体撮像素子の各タイミングにおける垂直電荷転送素子内のチャネルポテンシャル図である。
【図５】 図４の垂直電荷転送素子駆動回路の発生するクロックするクロックタイミング図である。
【図６】 この発明の実施例１による固体撮像素子の垂直電荷転送素子駆動回路である。
【図７】 この発明の実施例２による固体撮像素子の垂直電荷転送素子および垂直電荷転送素子駆動回路のブロック図である。
【図８】 この発明の他の実施例による固体撮像素子の垂直電荷転送素子駆動回路のブロック図である。
【図９】 図７、８に示す垂直電荷転送素子駆動回路の動作を説明するクロックタイミング図である。
【図１０】 この発明の実施例３による固体撮像素子の垂直電荷転送素子および垂直電荷転送素子駆動回路の構成を示すブロック図である。
【図１１】 この発明の実施例４による固体撮像素子の垂直電荷転送素子駆動回路である。
【図１２】 この発明の実施例４による別の固体撮像素子の垂直電荷転送素子駆動回路である。
【図１３】 この発明の実施例５による固体撮像素子の垂直電荷転送素子駆動回路である。
【図１４】 この発明の実施例５による別の固体撮像素子の垂直電荷転送素子駆動回路である。
【図１５】 この発明の参考例１による固体撮像素子の構成を示すブロック図及び各タイミングにおける垂直電荷転送素子内のチャンネルポテンシャル図である。
【図１６】 従来の固体撮像素子の構成を示すブロック図である。
【図１７】 従来の固体撮像素子の画素列選択回路とトランスファゲートの接続を示す図である。
【図１８】 従来の固体撮像素子の垂直電荷転送素子駆動回路と垂直電荷転送素子のゲート電極の接続を示す図である。
【図１９】 従来の固体撮像素子の画素列選択回路が発生するクロックのタイミング図である。
【図２０】 従来の固体撮像素子の垂直転送の動作を説明するポテンシャル図である。
【図２１】 従来の固体撮像素子の垂直電荷転送のポテンシャル図を説明するためのクロックタイミング図である。
【図２２】 従来の固体撮像素子の垂直電荷転送素子駆動回路を示す回路図である。
【図２３】 従来の固体撮像素子の垂直電荷転送素子駆動回路を動作させるクロックのクロックタイミング図である。
【図２４】 従来の固体撮像素子の他の垂直電荷転送動作を説明するポテンシャル図である。
【図２５】 図２４の動作に用いる垂直電荷転送素子駆動クロックタイミング図である。
【符号の説明】
１０ ＣＭＯＳインバータ（ｐチャンネルＭＯＳトランジスタ（Ｑ０１２、Ｑ０２２、・・・、Ｑ２４２，Ｑ０１５、Ｑ０２５、・・・、Ｑ２４５）とｎチャンネルＭＯＳトランジスタ（Ｑ０１３、Ｑ０２３、・・・、Ｑ２４３，Ｑ０１６、Ｑ０２６、・・・、Ｑ２４６）とから構成される）
２０ トランスファゲート（ｎチャンネルＭＯＳトランジスタ Ｑ０１１、Ｑ０２１、・・・、Ｑ２４１，Ｑ０１４、Ｑ０２４、・・・、Ｑ２４４）
３０ ノード（Ｎ０１〜Ｎ２４）
４０ リセット用トランジスタ（ｎチャンネルＭＯＳトランジスタ Ｑ０１ Ｒ、Ｑ０２Ｒ、・・・、Ｑ２４Ｒ）
６０ ＭＯＳトランジスタ（Ｑｓｃ）
７０ ＭＯＳトランジスタ（Ｑｐｉ）
８０ トランスファゲート（ｎチャンネルＭＯＳトランジスタ Ｑ０１Ｔ〜Ｑ２４Ｔ）
９０ インバータ（ｐチャンネルＭＯＳトランジスタ（Ｑ０１７、Ｑ０２７、・・・、Ｑ２４７）ｎチャンネルＭＯＳトランジスタ（Ｑ０１８、Ｑ０２８、・・・、Ｑ２４８）とから構成される）
１１０、１１０ａ〜１１０ｘ 光検出器
２１０、２１０ａ〜２１０ｘ 光検出器
３１０、３１０ａ〜３１０ｘ 光検出器
１２０、１２０ａ〜１２０ｘ トランスファゲート
２２０、２２０ａ〜２２０ｘ トランスファゲート
３２０、３２０ａ〜３２０ｘ トランスファゲート
１３０、２３０、３３０ 垂直電荷転送素子
２３０ａ〜２３０ｘ、３３０ａ〜３３０ｘ 垂直電荷転送素子ゲート電極
１４０、２４０、３４０ 蓄積ゲート
１５０、２５０、３５０ 蓄積制御ゲート
５００ 水平ＣＣＤ ５０１ 水平ＣＣＤゲート電極
６００ プリアンプ
７００ 出力
８００ 画素列選択回路 ８０１〜８０８ 画素選択回路の各１段
９００ 垂直電荷転送素子駆動回路
９００ａ〜９００ｘ 垂直電荷転送素子駆動回路各段
１０００ 垂直電荷転送素子駆動回路初期状態設定回路
１００１ 垂直電荷転送素子駆動用パターン記憶装置
１００２ 垂直電荷転送素子駆動用パターン保持回路
１１００ 循環ループ構成配線
１３０１〜１３２４ 垂直電荷転送素子ゲート電極
２１１１〜２１１８、２２１１〜２２１８、２３１１〜２３１８ 光検出器
２１２１〜２１２８ トランスファゲート
２２２１〜２２２８ トランスファゲート
２３２１〜２３２８ トランスファゲート
２１３０、２２３０、２３３０ 垂直電荷転送素子
２１４０、２２４０、２３４０ 蓄積ゲート
２１５０、２２５０、２３５０ 蓄積制御ゲート
２５００ 水平ＣＣＤ ２５０１ 水平ＣＣＤゲート電極
２６００ プリアンプ
２７００ 出力
２８００ 画素列選択回路 ２８０１〜２８０８ 画素選択回路の各１段
２９００ 垂直電荷転送素子駆動回路
２９０１〜２９０８ 垂直電荷転送素子駆動回路各段
２１３１〜２１３８ 垂直電荷転送素子ゲート電極
２２３１〜２２３８ 垂直電荷転送素子ゲート電極
２３３１〜２３３８ 垂直電荷転送素子ゲート電極
Claims (13)
- 光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なく、シフトレジスタの各段が、第１のクロックで動作する第１のトランスファゲート、該第１のトランスファゲートに接続される第１のインバータ、第２のクロックで動作する第２のトランスファゲート、及び該第２のトランスファゲートに接続され該第２のトランスファゲートにより前記第１のインバータの出力が入力制御される第２のインバータを備え、シフトレジスタ初期状態設定回路がトランジスタから構成され、該トランジスタの一端が前記シフトレジスタの第１のトランスファゲートと第１のインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を第３のクロックにより制御することを特徴とする固体撮像素子。
- 各段のシフトレジスタの出力から構成されるクロックパタ−ンの１サイクルを構成する複数段のシフトレジスタのうち、連続する少なくとも２段のシフトレジスタに備わるシフトレジスタ初期状態設定回路の初期設定すべき状態に対応した電源に接続される端子が、他の段のシフトレジスタのシフトレジスタ初期状態設定回路の該端子とは異なる電位に接続されることを特徴とする請求項１に記載の固体撮像素子。
- 光検出器が２次元に配列した光検出器アレイと、前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子とを備えた固体撮像素子であって、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送するように動作する固体撮像素子において、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタと、該複数段のシフトレジスタの初段の入力と最終段の出力を接続する循環ループとを備え、前記循環ループに、シフトレジスタの初期状態の設定を行うパターンを循環ループ外の回路から入力するための切替手段を設けたことを特徴とする固体撮像素子。
- シフトレジスタの初期状態を設定するパターンを循環ループ外の回路から入力するための切替手段が、循環ループに設けた第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと該シフトレジスタの初段入力との間に設けられ外部からのパターン入力を制御する第２のＭＯＳトランジスタとで構成されることを特徴とする請求項３に記載の固体撮像素子。
- 外部から入力されるパターンとして、パターン記憶部に格納したシフトレジスタの初期状態設定パターンを用いることを特徴とする請求項４に記載の固体撮像素子。
- シフトレジスタの各段の出力を並列に分岐して、該一方の出力を前記シフトレジスタ内のインバータより駆動能力の大きいインバータまたはバッファを介して、垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートへ出力することを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像素子。
- シフトレジスタの各段の出力を並列に分岐して、該一方の出力をトランスファゲートを介して垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートへ出力することを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像素子。
- 初段のシフトレジスタの入力と循環ループで接続される最終段のシフトレジスタにおいて、該最終段のシフトレジスタの中で最終段に配置されたインバータの駆動能力が、他の各段のシフトレジスタのそれぞれ最終段に配置されたインバータの駆動能力より高いことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像素子。
- 初段のシフトレジスタの入力と循環ループで接続される最終段のシフトレジスタにおいて、該最終段のシフトレジスタの中で最終段に配置されたインバータの後段に該インバータより駆動能力の高いバッファを用いたことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像素子。
- 光検出器が２次元に配列した光検出器アレイと前記光検出器に蓄積された信号電荷を画素列選択回路により選択された光検出器毎に垂直電荷転送素子駆動回路によって順次読み出す垂直電荷転送素子を備えた固体撮像素子の駆動方法であって、垂直電荷転送素子駆動回路が、クロックで動作するトランスファゲートとこれに接続されるインバータにより各段が構成される複数段のシフトレジスタから構成され、一水平帰線期間内に１本または１組の水平ライン毎に光検出器に蓄積された信号電荷を垂直電荷転送素子に読みだし、前記垂直電荷転送素子内に読み出された信号電荷を前記水平帰線期間に続く水平期間に光検出器アレイの外部に転送する固体撮像素子の駆動方法において、トランジスタから構成されるシフトレジスタ初期状態設定回路が、該トランジスタの一端が前記シフトレジスタのトランスファゲートとインバータに接続され、他の一端が初期設定すべき状態に対応した電源に接続され、前記２つの端子の導通を外部クロックにより制御することにより、垂直電荷転送素子駆動回路の各段のシフトレジスタの入力段を、各段のシフトレジスタの出力から構成されるクロックパターンの１サイクルを構成する複数段のシフトレジスタのうち、出力電位が高い該シフトレジスタの個数が、出力電位が低く、連続した少なくとも２個よりなる該シフトレジスタの個数より多く、各クロックタイミングにおいて出力が変化する該シフトレジスタの個数が前記垂直電荷転送素子駆動回路を構成する該シフトレジスタの全個数の半分より少なくなるようにそれぞれリセットし所定電位に設定する第１のステップと、各段のシフトレジスタのトランスファゲートとそれに接続されるインバ−タを介して出力された信号を並列に分岐して、一方を垂直電荷転送素子に読み出された信号電荷を次段の垂直電荷転送素子に転送するための垂直電荷転送素子ゲートを駆動するクロック信号とする第２のステップと、前段のシフトレジスタ内の出力で並列に分岐された他方の出力を次段のシフトレジスタにそれぞれ入力し、且つ最終段のシフトレジスタの出力で並列に分岐された他方の出力を初段のシフトレジスタに入力する第３のステップとを備え、以降第２と第３のステップを繰り返すことを特徴とする固体撮像素子の駆動方法。
- 外部クロックにより各段のシフトレジスタの入力段をリセットする第１のステップを、電源の投入時、垂直帰線期間または水平帰線期間に行うことを特徴とする請求項１０に記載の固体撮像素子の駆動方法。
- 第１のステップで連続する少なくとも２段のシフトレジスタにおいてリセットされ設定される電位が、他の段と異なる電位であることを特徴とする請求項１０に記載の固体撮像素子の駆動方法。
- 第２のステップにおいて、各段のシフトレジスタの第２のインバータの出力の一方を、トランスファゲートを介して垂直電荷転送素子ゲートへ入力し、画素列選択回路が動作している間は前記トランスファゲートをオフ状態とすることを特徴とする請求項１０乃至１２のいずれか１項に記載の固体撮像素子の駆動方法。
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