KR100358652B1 - 전력을 적게 소비하는 이미지 센서 및 이에 적용되는쉬프트 레지스터 - Google Patents

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Abstract

전력을 적게 소비하는 이미지 센서가 게시된다. 이미지 센서는 매트릭스상에 배열되며, 데이터를 저장하는 복수개의 단위 픽셀들을 포함하는 픽셀 어레이; 단위 픽셀들 중 소정의 단위 픽셀들로부터 데이터를 출력시키기 위해, 소정의 단위 픽셀들이 포함되는 픽셀 어레이의 행을 선택하는 행 선택 디코더; 데이터를 샘플링하여, 샘플링된 데이터를 소정의 시간동안 홀딩하는 샘플/홀드 회로; 및 홀딩된 데이터가 비디오 신호로 순차적으로 출력되도록 제어하기 위한 신호를 순차적으로 쉬프트시켜, 제어 신호를 샘플/홀드 회로에 공급하는 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 외부 신호 및 제어 신호에 응답하여, 클락 신호들을 발생하는 다수의 클락 발생기들; 및 클락 발생기들에 각각 대응되며, 클락 신호들에 각각 응답하여 제어 신호를 순차적으로 쉬프트시키는 복수개의 쉬프트 스테이지들을 각각 가지는 다수개의 스테이지 그룹을 포함한다. 스테이지 그룹 각각은 제어 신호가 순차적으로 출력되도록 연결되며, 클락 신호에 의하여 선택적으로 인에이블되도록 제어된다.

Description

전력을 적게 소비하는 이미지 센서 및 이에 적용되는 쉬프트 레지스터{IMAGE SENSOR FOR REDUCING POWER CONSUMPTION AND SHIFT REGISTER USED FOR THE SAME}
본 발명은 전자 회로에 관한 것으로서, 특히, 이미지 센서에 관한 것이다.
이미지 센서는 인가되는 에너지에 반응하는 반도체 장치의 성질을 이용하여, 이미지를 찍어내는(capture) 전자회로이다. 일반적으로, 이미지 센서는 픽셀 어레이, 행 선택 디코더, 샘플/홀드 회로, 쉬프트 레지스터를 구비한다. 픽셀 어레이는 행과 열에 형성된 단위 픽셀들에 데이터를 저장한다. 행 선택 디코더는 픽셀 어레이의 행을 선택하여 저장된 상기 데이터를 출력시키도록 제어한다. 샘플/홀드 회로는 픽셀 어레이로부터 출력되는 데이터를 샘플링(sampling)하고, 소정의 시간동안 홀딩(holding)한다. 그리고, 샘플/홀드 회로는 상기 홀딩된 데이터를 순차적으로 비디오 신호로 출력한다. 다수의 플립 플립들을 포함하는 쉬프트 레지스터는 홀딩된 상기 데이터의 충돌을 방지하기 위해, 외부 신호에 응답하여 상기 샘플/홀드 회로에 순차적으로 제어 신호를 공급한다.
그런데, 종래의 이미지 센서에서는, 쉬프트 레지스터에 포함된 다수의 플립 플롭들이 하나의 클락 신호에 동기되어 모두 동작하므로, 칩의 전력 소모가 크다는 문제점이 있다. 또한, 피크 전류(peak current)가 커지므로, 칩의 신뢰성을 저하시키는 다른 문제점도 있다.
따라서, 본 발명의 목적은 종래의 문제점을 해결하기 위한 것으로, 칩의 전력 소모와 피크 전류가 감소되는 이미지 센서와 이에 적용되는 쉬프트 레지스터를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 이미지 센서에서의 쉬프트 레지스터를 나타내는 블록도이다.
도 3은 도 2에 도시된 제1 스테이지 그룹 및 제1 클락 발생기를 보다 자세히 나타내는 블록도이다.
도 4는 도 2에 도시된 제i 스테이지 그룹 및 제i 클락 발생기를 보다 자세히 나타내는 블록도이다.
도 5는 도 2에 도시된 제p 스테이지 그룹 및 제p 클락 발생기를 보다 자세히 나타내는 블록도이다.
상기의 목적을 달성하기 위하여 본 발명의 일면은 이미지 센서를 제공한다. 본 발명의 이미지 센서는 매트릭스상에 배열되며, 데이터를 저장하는 복수개의 단위 픽셀들을 포함하는 픽셀 어레이; 상기 단위 픽셀들 중 소정의 단위 픽셀들로부터 상기 데이터를 출력시키기 위해, 상기 소정의 단위 픽셀들이 포함되는 상기 픽셀 어레이의 행을 선택하는 행 선택 디코더; 상기 데이터를 샘플링하여, 상기 샘플링된 데이터를 소정의 시간동안 홀딩하는 샘플/홀드 회로; 및 상기 홀딩된 데이터가 비디오 신호로 순차적으로 출력되도록 제어하기 위한 신호를 순차적으로 쉬프트시켜, 상기 제어 신호를 상기 샘플/홀드 회로에 공급하는 쉬프트 레지스터를 구비한다. 상기 쉬프트 레지스터는 외부 신호 및 상기 제어 신호에 응답하여, 클락 신호들을 발생하는 다수의 클락 발생기들; 및 상기 클락 발생기들에 각각 대응되며, 상기 클락 신호들에 각각 응답하여 상기 제어 신호를 순차적으로 쉬프트시키는 복수개의 쉬프트 스테이지들을 각각 가지는 다수개의 스테이지 그룹을 포함한다. 상기 스테이지 그룹 각각은 상기 제어 신호가 순차적으로 출력되도록 연결되며, 상기 클락 신호에 의하여 선택적으로 인에이블되도록 제어된다.
전술한 본 발명의 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통해 보다 분명하게 인식될 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에서, 동일한 참조 부호는 동일한 구성요소임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 이미지 센서를 개략적으로 나타내는 블록도이다. 본 발명의 일실시예에 따른 이미지 센서는 픽셀 어레이(100), 행 선택 디코더(120), 샘플/홀드 회로(140) 및 쉬프트 레지스터(200)를 구비한다.
픽셀 어레이(100)는 매트릭스(matrix)상에 배열되며, 다수의 단위 픽셀들을 포함한다. 상기 단위 픽셀들은 데이터를 저장한다.
행 선택 디코더(120)는 지정하고자 하는 단위 픽셀들이 포함되는 상기 픽셀 어레이(100)의 행을 선택하여, 상기 단위 픽셀들에 저장된 상기 데이터를 데이터 전송선들(DI1, DI2, …,DIn)을 통하여 출력시킨다.
샘플/홀드 회로(140)는 상기 출력된 데이터를 샘플링하고, 상기 샘프링된 데이터를 소정의 시간동안 홀딩한다.
쉬프트 레지스터(200)는 제어 신호들(CNT1_1, CNT1_2, …, CNTp_m)을 샘플/홀드 회로(140)에 공급한다. 계속하여, 상기 샘플/홀드 회로(140)들에 홀딩된 데이터가 비디오 신호들(VIDEO1, VIDEO2)로서 순차적으로 출력된다.
도 2는 도 1에 도시된 이미지 센서에서의 쉬프트 레지스터(200)를 나타내는 블록도이다. 도 2를 참조하면, 쉬프트 레지스터(200)는 시작 플립플롭(210), p개의 클락 발생기들(220, 240, 260, …), p개의 스테이지 그룹들(230, 250, 270, …) 및 종료 플립플롭(280)을 구비한다. 여기서, p는 2 이상의 자연수이다. 여기서, 스테이지 그룹의 수와 하나의 스테이지 그룹에 속하는 쉬프트 스테이지의 수는 칩의 면적과 소비 전력을 고려하여, 조절될 수 있다. 예를 들어, 쉬프트 레지스터(200) 전체에 포함되는 쉬프트 스테이지의 수가 256개라고 가정하면, 16개의 스테이지 그룹으로 나누고, 1개의 스테이지 그룹에 16개의 쉬프트 스테이지가 포함되도록 구현하는 것이 바람직하다. 제2 스테이지 그룹(미도시)에서 제 p-1 스테이지 그룹(미도시)까지의 스테이지 그룹의 구성 요소는 제i 스테이지 그룹(250)의 구성 요소와 동일하게 기술될 수 있다. 그리고, 상기 제2 스테이지 그룹에 대응되는 제2 클락 발생기(미도시)에서 상기 제 p-1 스테이지 그룹에 대응되는 제 p-l 클락 발생기(미도시)까지의 클락 발생기의 구성 요소는 제i 클락 발생기(240)의 구성 요소와 동일하게 기술될 수 있다. 따라서, 본 명세서에서는 설명의 편의를 위해, 제i 클락 발생기(240) 및 이에 대응되는 제i 스테이지 그룹(250)에 대해서만 대표적으로 기술된다. 여기서, i는 자연수이다.
시작 플립플롭(210)은, 제1 클락 발생기(220)의 제1 클락 신호(CLK1)가 "로우(low)"에서 "하이(high)"로 토글링(toggling)할 때, 입력 신호(VIN)를 쉬프트시켜 시작 제어 신호(STA)로 출력한다. 상기 시작 제어 신호(STA)는 제1 스테이지 그룹(230)의 제1 쉬프트 스테이지에 전송된다.
제1 클락 발생기(220)에 클리어 신호(FST), 클락 동기 신호(FSR) 및 제2 스테이지 그룹의 제2 제어 신호(CNT2_2)가 인가된다. 상기 클리어 신호(FST)가 활성화되면, 제1 클락 발생기(220)에서 발생하는 제1 클락 신호(CLK1)가 "로우(low)"로 리셋(reset)된다. 상기 클락 동기 신호(FSR)가 활성화되면, 제1 클락 신호(CLK1)가반복해서 토글링된다. 제1 클락 신호(CLK1)의 토글링은 제2 스테이지 그룹의 제2 제어 신호(CNT2_2)의 활성화에 의하여 디스에이블(disable)된다. 이는 제1 스테이지 그룹(230)에서의 제 m 제어신호( CNT1_m) 및 제1 클락 신호(CLK1)의 홀드 시간(hold time)을 충분히 보장하기 위함이다.
제1 스테이지 그룹(230)은 m(여기서, m은 자연수)개의 쉬프트 스테이지들을 포함한다. 상기 제1 클락 신호(CLK1)가 토글링할 때, 제1 스테이지 그룹(230)의 제1 쉬프트 스테이지는 시작 제어 신호(STA)를 쉬프트시켜 제1 스테이지 그룹(230)의 제1 제어 신호(CNT1_1)를 출력한다. 마찬가지 방법으로, 제1 스테이지 그룹(230)의 나머지 쉬프트 스테이지들은 나머지 제어 신호들(CNT1_2, CNT1_3, …, CNT1_m)을 순차적으로 출력한다. 이 때, 활성화된 제1 스테이지 그룹(230)의 제 m-1 제어 신호(CNT1_m-1)가 제2 클락 발생기에 입력되면, 제2 클락 신호(미도시)가 활성화된다. 그리고, 제1 스테이지 그룹(230)의 제어 신호들(CNT1_1, CNT1_2, …, CNT1_m)은 대응하는 샘플/홀드 회로(140)에 순차적으로 공급되고, 제1 스테이지 그룹(230)의 제m 제어 신호(CNT1_m)가 제2 스테이지 그룹에 전송된다. 그러면, 상기 활성화된 제2 클락 신호에 동기되어, 제2 스테이지 그룹의 제어 신호들(미도시)이 순차적으로 출력된다.
제i 클락 발생기(240)의 동작 방법은 제1 클락 발생기(220)과 유사하다. 다만, 제i 클락 발생기(240)에서 생성되는 제i 클락 신호(CLKi)는 클락 동기 신호(FSR) 뿐만 아니라 제 i-1 스테이지 그룹(미도시)의 제 m-1 제어 신호(CNTi-1_m-1)가 활성화되면, 반복해서 토글링한다는 점에서 차이가 있을 뿐이다. 여기서,제 i-1 스테이지 그룹의 제 m-1 제어 신호(CNTi-1_m-1)가 활성화되어, 제i 클락 발생기(240)에 입력된다. 이는 제i 스테이지 그룹(250)에서의 제1 제어신호(CNTi_1) 및 제i 클락 신호(CLKi)의 셋업 시간(setup time)을 충분히 보장하기 위함이다. 그 밖의 제i 클락 발생기(240)의 구동 방법에 대한 기술은 생략된다. 또한, 제i 스테이지 그룹(250)에 대한 기술은 제1 스테이지 그룹(230)에 대한 기술을 참조한다.
마지막에 위치하는 제p 클락 발생기(260)의 동작 방법도 제i 클락 발생기(240)의 동작 방법과 유사하다. 다만, 종료 제어 신호(EOS)가 활성화되면, 제p 클락 신호(CLKp)의 토글링이 해제된다는 점에서 차이가 있을 뿐이다. 그 밖의 제p 클락 발생기(260)의 구동 방법과 제 p 스테이지 그룹(270)에 대한 기술은 제i 클락 발생기(240)와 제i 스테이지 그룹(250)에 대한 기술을 참조한다.
종료 플립플롭(280)은, 제p 클락 발생기의 제p 클락 신호(CLKp)가 토글링할 때, 제p 스테이지 그룹(270)의 제m 제어 신호(CNTp_m)를 쉬프트하여 종료 제어 신호(EOS)를 출력한다. 그러면, 제p 클락 신호(CLKp)의 발생이 해제된다.
도 2를 참조하여, 본 발명에 따른 쉬프트 레지스터의 동작에 대하여 전체적으로 설명하면 다음과 같다. 제1 스테이지 그룹(230)이 인에이블(enable)된 상태에서, 제1 스테이지 그룹(230)의 제 m-1 제어 신호(CNT1_m-1)가 활성화되면, 제2 스테이지 그룹이 인에이블된다. 그 후, 제3 스테이지 그룹(미도시)에서의 제2 신호(CNT3_2)가 활성화되면, 제2 스테이지 그룹이 디스에이블된다. 이와 같은 방법으로 각 스테이지 그룹의 동작이 제어된다.
도 3은 제1 스테이지 그룹(230) 및 제1 클락 발생기(220)를, 도 4는 제i 스테이지 그룹(250) 및 제1 클락 발생기(240)를, 도 5는 제p 스테이지 그룹(270) 및 제p 클락 발생기(260)를 보다 자세히 나타내는 블록도이다. 도 3 내지 도 5를 참조하면, 본 실시예에서 각 스테이지 그룹의 쉬프트 스테이지는 플립플롭으로 구현된다. 이와 같은 플립플롭은 클락 신호에 의해 구동될 때, 소정의 전류를 소모한다. 그런데, 본 발명의 이미지 센서 및 쉬프트 레지스터(200)에 의하면, 각 스테이지 그룹에 포함된 플립플롭들이 선택적으로 동작하므로, 모든 플립플롭들이 동작하는 종래의 기술에 비하여, 소모 전류가 현저히 감소된다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 이미지 센서에 의하면, 이미지 센서 전체의 전류 소모가 저감될 수 있으며, 특히, 전류 소모 시점을 분산하여 피크 전류를 현저히 감소시킬 수 있다.

Claims (3)

  1. 매트릭스상에 배열되며, 데이터를 저장하는 복수개의 단위 픽셀들을 포함하는 픽셀 어레이;
    상기 단위 픽셀들 중 소정의 단위 픽셀들로부터 상기 데이터를 출력시키기 위해, 상기 소정의 단위 픽셀들이 포함되는 상기 픽셀 어레이의 행을 선택하는 행 선택 디코더;
    상기 데이터를 샘플링하여, 상기 샘플링된 데이터를 소정의 시간동안 홀딩하는 샘플/홀드 회로; 및
    상기 홀딩된 데이터가 비디오 신호로 순차적으로 출력되도록 제어하기 위한 신호를 순차적으로 쉬프트시켜, 상기 제어 신호를 상기 샘플/홀드 회로에 공급하는 쉬프트 레지스터를 구비하며,
    상기 쉬프트 레지스터는
    외부 신호 및 상기 제어 신호에 응답하여, 클락 신호들을 발생하는 다수의 클락 발생기들; 및
    상기 클락 발생기들에 각각 대응되며, 상기 클락 신호들에 각각 응답하여 상기 제어 신호를 순차적으로 쉬프트시키는 복수개의 쉬프트 스테이지들을 각각 가지는 다수개의 스테이지 그룹을 포함하며,
    상기 스테이지 그룹 각각은 상기 제어 신호가 순차적으로 출력되도록 연결되며, 상기 클락 신호에 의하여 선택적으로 인에이블되도록 제어되는 것을 특징으로하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 클락 신호의 발생은
    상기 클락 신호가 인가되는 특정 스테이지 그룹 이전의 스테이지 그룹에 포함된 쉬프트 스테이지의 제1 제어 신호에 의하여 시작되고, 상기 특정 스테이지 그룹의 다음 스테이지 그룹에 포함된 쉬프트 스테이지의 제2 제어 신호에 의해 종료되는 것을 특징으로 하는 이미지 센서.
  3. 소정의 제어 신호를 수신하며, 수신되는 상기의 제어 신호를 순차적으로 쉬프트시키는 쉬프트 레지스터에 있어서,
    외부 신호 및 상기 제어 신호에 응답하여, 클락 신호가 발생하는 다수의 클락 발생기들; 및
    상기 클락 발생기에 각각 대응되며, 상기 클락 신호에 응답하여 상기 제어 신호를 순차적으로 쉬프트시키는 복수개의 쉬프트 스테이지들을 각각 가지는 다수개의 스테이지 그룹을 포함하며,
    상기 스테이지 그룹 각각은 상기 제어 신호가 순차적으로 출력되도록 연결되며, 상기 클락 신호에 의하여 선택적으로 인에이블되도록 제어되는 것을 특징으로하는 쉬프트 레지스터.
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