JP2013219067A - 放射線検出装置の製造方法、放射線検出装置、及び放射線撮像システム - Google Patents

Abstract

【課題】 光電変換素子の上部電極が光電変換素子の半導体層よりも内側に配置されている場合、半導体層端部まで電界が印加されにくく、キャリアの収集効率が低下し、信号出力速度の低下や、残像発生の原因となり得、画像品位を低下させる場合がある。
【解決手段】 基板と、第１の電極と、半導体層と、第２の電極と、を含む光電変換素子を有する放射線検出装置の製造方法であって、前記半導体層の上に形成され、前記半導体層の端部に位置する電極層の少なくとも一部を除去して前記第２の電極を形成する工程と、前記電極層が除去された領域の前記半導体層の少なくとも一部に絶縁層を形成する工程と、前記絶縁層の上の少なくとも一部に第３の電極を形成する工程と、を含むことを特徴とする。
【選択図】 図１

Description

本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される放射線検出装置、及び放射線検出システムに関するものである。なお、本願明細書において放射線は、放射線崩壊によって放出される粒子（光子を含む）の作るビームであるα線、β線、γ線などの他に、同程度以上のエネルギーを有するビーム、例えばＸ線や粒子線、宇宙線なども、含まれるものとする。

近年、ＴＦＴ（薄膜トランジスタ）を用いた液晶パネルの製造技術が進展し、パネルの大型化と共に表示部の大画面化が進んでいる。この製造技術は、半導体によって構成された光電変換素子等の変換素子とＴＦＴ等のスイッチ素子（スイッチング素子ともいう）を有する大面積エリアセンサ（検出装置）に応用されている。このようなエリアセンサは、Ｘ線等の放射線を可視光等の光に波長変換する蛍光体と組み合わせて、医療用Ｘ線検出装置のような放射線検出装置の分野で利用されている。
特許文献１には、ＴＦＴと光電変換素子の間に有機絶縁層を有する光電変換装置において、光電変換素子の上部電極の端部が光電変換素子を構成する半導体層及び不純物半導体層よりも内側に配置される構成が開示されている。即ち光電変換素子を構成する半導体層を上面側から見た場合に、半導体層領域周縁部よりも内側に電極領域が配置されている。
一方、特許文献２には、半導体層の端部をパッシベーション層で覆い、当該パッシベーション層を覆うように上部電極（透明電極）を設ける構成が開示されている。

特開２００７−５９８８７号公報 特開平５−１４５１１０号公報

しかし、特許文献１のような構成では、光電変換素子の上部電極が光電変換素子の半導体層よりも内側に配置されている為、半導体層端部まで電界が印加されにくく、半導体層端部に位置する半導体層内のキャリアの収集効率が低下する場合がある。その為、信号出力速度の低下が発生し、残像やクロストークの原因になる。その結果、画像品位を低下させてしまう場合がある。

特許文献２の構成とすることにより、電極が半導体層の端部（周辺部）も含めて全体を覆う構成となる為、半導体層端部まで電界が印加されることから、キャリアの収集効率をある程度向上させることができる。

しかし、特許文献２の構成は、半導体層上にパッシベーション膜を形成し、当該パッシベーション膜の半導体層の端部以外の領域をパターニングにより除去した後、上部電極を形成するものである。そしてパッシベーション膜の材料は半導体層と同様にシリコン系の材料であることから、パッシベーション膜のパターニング（エッチング）時に、半導体層表面に一定のダメージを与えることとなる。半導体層表面にダメージを有すると、当該ダメージ部分（領域）の構造欠陥が増大することとなり、半導体層で発生したキャリアのトラップとなり得る。

このように、特許文献２の構成では、半導体層表面の欠陥を増加させることとなり、半導体層表面の欠陥が少なく、かつキャリアの収集効率が高い素子構成を得ることは困難である。

また、特許文献２の上部電極の構成は、画素毎に電気的に分離されていないため、キャリアの収集効率をさらに向上させるために上部電極と、半導体層端部とに各々任意の電位を印加することができない。

本発明は上記課題を解決する為に、本発明者らが鋭意検討した結果完成に至ったものである。その骨子とするところは、基板と、第１の電極と、半導体層と、第２の電極と、を含む光電変換素子を有する放射線検出装置の製造方法であって、前記半導体層の上に形成され、前記半導体層の端部に位置する電極層の少なくとも一部を除去して前記第２の電極を形成する工程と、前記電極層が除去された領域の前記半導体層の少なくとも一部に絶縁層を形成する工程と、前記絶縁層の上の少なくとも一部に第３の電極を形成する工程と、を含むことを特徴とするものである。

また、本発明の放射線検出装置は、基板上に複数の画素が配置され、前記画素は、スイッチ素子と、第１の電極と、半導体層と第２の電極と、を含む光電変換素子と、前記半導体層の少なくとも一部を覆うように配置された絶縁層と、前記絶縁層の上の少なくとも一部に配置された第３の電極と、を有し、前記第２の電極と、前記第３の電極と、が電気的に分離されていることを特徴とするものである。

また、本発明の放射線検出装置は、基板上に複数の画素が配置され、前記画素は、スイッチ素子と、第１の電極と、半導体層と第２の電極と、を含む光電変換素子と、前記半導体層の少なくとも一部を覆うように配置された絶縁層と、前記絶縁層の上の少なくとも一部に配置された第３の電極と、を有し、前記第２の電極と、前記第３の電極と、が離間して形成されていることを特徴とするものである。

また、本発明の放射線撮像システムは、前記放射線検出装置と、前記半導体装置からの信号を処理する信号処理手段と、前記信号処理手段からの信号を表示するための表示手段と、を具備することを特徴とするものである。

本発明によれば、特許文献２よりも光電変換素子を構成する半導体層表面にダメージを与えることなく、光電変換素子の上部電極が半導体層を被覆しない領域に対して、絶縁層を介して前記上部電極とは異なる電極を形成することができる。その結果、光電変換素子を構成する半導体層のダメージが少なく、光電変換素子の上部電極が半導体層を被覆しない領域に対して、上部電極の上層に絶縁層を介して前記上部電極とは異なる電極から電界を印加することもできる為、半導体層の端部で発生したキャリアの収集効率が上がる。そして、特許文献１よりも信号読み出し速度の低下が発生しない為、残像やクロストークの問題も低減でき、画像品位の高い撮像装置を提供することができる。

（ａ）：実施形態に係る２×２の画素の模式的な平面図、（ｂ）：図１（ａ）中のＡ−Ａ’の断面図 （ａ）、（ｃ）、（ｅ）：実施の形態１の工程で使用されるフォトマスクのマスクパターン（ｂ）、（ｄ）、（ｆ）：図１のＡ−Ａ’の断面図 （ａ）：実施の形態２における２×２の画素の模式的な平面図、（ｂ）：図３（ａ）中のＡ−Ａ’の断面図、（ｃ）：図１（ａ）中のＢ−Ｂ’の断面図 （ａ）、（ｃ）、（ｅ）：実施の形態２の工程で使用されるフォトマスクのマスクパターン（ｂ）、（ｄ）、（ｆ）：図３（ａ）のＡ−Ａ’の断面図 （ａ）：第３の実施形態に係る２×２の画素の平面図、（ｂ）：図５（ａ）中のＡ−Ａ’の断面図 （ａ）、（ｃ）：実施の形態３の工程で使用されるフォトマスクのマスクパターン（ｂ）、（ｄ）：図５（ａ）のＡ−Ａ’の断面図 （ａ）：第４の実施形態に係る２×２の画素の平面図、（ｂ）：図７（ａ）中のＡ−Ａ’の断面図 （ａ）、（ｃ）、（ｅ）、（ｇ）、（ｉ）、（ｋ）：実施の形態４の工程で使用されるフォトマスクのマスクパターン（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）、（ｌ）：図７（ａ）のＡ−Ａ’の断面図 本発明の検出装置を用いた放射線検出システムの構成を示す図 （ａ）本発明の半導体層の端部（上面）を説明する図、（ｂ）本発明の半導体層の端部（側面）を説明する図 （ａ）〜（ｆ）本発明の第３の電極の配置の一例を示す図

以下、本発明の実施形態について、図面を参照して具体的に説明するが本発明はこれらの実施形態により何ら限定されるものではない。なお、本願明細書において放射線は、放射線崩壊によって放出される粒子（光子を含む）の作るビームであるα線、β線、γ線などの他に、同程度以上のエネルギーを有するビーム、例えばＸ線や粒子線、宇宙線なども、含まれるものとする。

本発明において光電変換素子とは、第１の電極１２２と、半導体層１２３乃至１２５と、第２の電極１２６とを含む半導体素子を意味する。本発明における光電変換素子は、光または放射線を電気信号に変換するものである。そして、本発明における光電変換素子は、放射線を直接電気信号に変換する直接変換型の放射線検出装置だけでなく、シンチレータ等の波長変換体により放射線を一旦可視光等に変換して当該可視光を電気信号に変換する間接変換型の放射線検出装置に用いることもできる。ここで第１の電極、第２の電極とは、説明の便宜のために与えた番号であって、いずれが上部電極であっても下部電極であっても良い。そして半導体層は必要に応じて所定の導電型（ｐ型、ｉ型、ｎ型）を１層又は多層積層した構成を採用することができる。さらに必要に応じて絶縁層を、半導体層と電極の間に設けることができる。光電変換素子の代表的な構成としては、ｐｉｎ型（ｎｉｐ型）、及びＭＩＳ型を挙げることができる。（図１参照）
本発明において、光電変換素子の上部電極の端部が光電変換素子の半導体層よりも内側に配置とは、光電変換素子を上側（上面側）から見た場合に、上部電極の領域が半導体層領域内に含まれており、かつ、上部電極が半導体層周縁部よりも内側に配置されていることを意味する。

本発明において半導体層の端部とは、半導体層の周縁部の領域の少なくとも一部の領域を意味している。そして周縁部の領域とは、半導体層の上面の周縁部と、半導体層の側面（側壁ともいう）を意味する。図１０は、本発明の半導体層の端部を説明する図である。図１０において、（ａ）は半導体層の上面図、（ｂ）は半導体層の断面図である。１００１は半導体層（半導体領域）の外周であり、１００２（ハッチング部分）が前記半導体層上面の周縁部、１００３は半導体層上面の周縁部と周縁部以外の境界（典型的には上部電極との境界）である。即ち、１００１と１００３とに挟まれた領域が本発明における半導体層を上面側から見た場合の端部（周縁部）である。尚、１００１と１００３との間の距離（幅）は、電界のかけ方に応じて任意に設計できる。１００４は半導体層の上面、１００５は半導体層の側面（側壁）、１００６は半導体層の下面である。そして前記半導体層上面の周縁部１００２と、前記半導体層の側面（側壁）１００５の両方が本発明の半導体層の端部である。

本発明において、電極（第３の電極１２８）が絶縁層を介して光電変換素子の半導体層の端部の少なくとも一部の領域を覆うように配置するとは、少なくとも半導体層の端部（半導体層の上面の周縁部又は半導体層の側面）の少なくとも一部に絶縁層が形成されており、前記絶縁層の上の少なくとも一部に前記電極が形成されていることを意味する。そして前記電極は、半導体層の端部全体を覆うように形成する場合だけでなく、半導体層の上面の周縁部又は半導体層の側面のみに形成する、或いは半導体層の端部に所定の間隔を保って形成する（離間して形成する）等、任意の設計を行うことができる。（図１参照）
本発明において「電気的に分離」とは、分離対象の電極間がＤＣ（直流）的に分離されていることを意味する。ＤＣ（直流）的に分離されている状態とは、分離対象の電極間に、当該電極を用いた装置（例えば放射線検出装置）の機能に対して実質的に影響を与える電流が流れない程度に抵抗体又は空間によって絶縁されており、分離対象の電極毎に異なる電位を印加することが可能な状態にあることを意味する。

［実施形態１］
図１（ａ）、図１（ｂ）、を用いて、本実施形態に係る放射線撮像装置の１画素の構成について説明する。なお、本実施形態では光電変換素子としてｐｉｎ型構造を用いているが、ｐｉｎ型構造には限定されず、ＭＩＳ型構造（金属−絶縁層−半導体構造）を用いることもできる。

図１（ａ）は本実施形態に係る２×２の画素の模式的な平面図である。また、図１（ｂ）は図１（ａ）中のＡ−Ａ’の断面図である。

本発明の検出装置における１つの画素１１は、放射線又は光を電荷に変換する光電変換素子１２と、光電変換素子１２の電荷に応じた電気信号を出力するスイッチ素子（スイッチング素子ともいう）であるＴＦＴ１３（薄膜トランジスタ）とを含む。また、前記スイッチ素子と、前記光電変換素子と、を含む複数の画素が基板１００上に２次元上に配置されている。光電変換素子１２は、第１の電極（下部電極）１２２と、ｎ層（第３の半導体層１２３）、ｉ層（第４の半導体層１２４）、ｐ層（第５の半導体層１２５）からなるｐｉｎ型半導体層と第２の電極（上部電極）１２６とから構成されるｐｉｎ型フォトダイオードである。光電変換素子１２とＴＦＴ１３とは、ガラス基板、又は表面に絶縁材料がコーティングされた基板等の絶縁性の表面を有する基板１００の上に第１層間絶縁層１２０を挟んで積層されて配置する。なお、以下の説明においては、基板に対して光電変換素子１２やＴＦＴ１３が配置される表面の側を「上」と、その表面と対向する表面（裏面）の側を「下」と、その表面と平行な方向を「横」と、それぞれ記載する。

ＴＦＴ１３は、前記基板１００の上に配置された制御電極（ゲート電極）１３１と、第１の絶縁層１６１と、第１の半導体層１３２と、第２の半導体層１３３と、第１主電極１３４と、第２主電極１３５と、第２の絶縁層１６２と、を含む。前記第２の半導体層１３３は前記第１の半導体層１３２よりも不純物濃度が高くなるように構成される。第１の半導体層１３２において、第１主電極１３４と接する第２の半導体層１３３と接する領域と、第２主電極１３５と接する第２の導体層１３３と接する領域と、の間の領域が、ＴＦＴ１３のチャネル領域として機能する。制御電極１３１は制御配線１６と電気的に接合されており、第１主電極１３４は信号配線１５と電気的に接合されており、第２主電極１３５は光電変換素子１２の第１電極１２２と電気的に接合されている。

光電変換素子１２は、第１層間絶縁層１２０の上に形成される。そして、下側（第１層間絶縁層１２０側）から順に、第１の電極１２２と、第３の半導体層１２３と、第４の半導体層１２４と、第５の半導体層１２５と、からなるｐｉｎ型フォトダイオードと、第２の電極１２６と、第４の絶縁層１６４と、第３の電極１２８と、を含む。そして前記第３の半導体層１２３は前記第４の半導体層１２４よりも不純物濃度が高い。同様に前記第５の半導体層１２５は、前記第４の半導体層１２４よりも不純物濃度が高く、前記第３の半導体層１２３とは導電型の異なる不純物がドープされる。

なお、フォトダイオードは上側からｐｉｎ型となる構成としてもよく、ｎｉｐ型となる構成としてもよい。第３の電極１２８は、第４の絶縁層１６４に設けられたコンタクトホールを介して、第２の電極１２６と電気的に接続されている。

第１層間絶縁層１２０としては、有機絶縁層又は無機絶縁層を用いるのが好ましい。比誘電率の小さい絶縁層を用いることにより、光電変換素子１２とＴＦＴ１３、制御配線１６、信号配線１５との間で発生する静電容量を小さくすることができる。信号配線１５や制御配線１６の総容量が大きくなると、撮影した画像のノイズが大きくなったり、ＴＦＴからの信号転送時の時定数を大きく取る必要が生じる。その結果、画像を高速で読み取ることが困難になる。このため、ＴＦＴ１３ と光電変換素子１２部の間には、誘電率が低く厚い膜を形成することができる絶縁層を配置することが望ましい。一般的に有機絶縁層を用いる場合にはアクリル系樹脂やポリイミド等の比誘電率が低い材料が用いられる。しかし、光電変換素子１２を構成する前記半導体層をプラズマＣＶＤ法で成膜する場合には、当該有機絶縁層の耐熱温度以下で成膜することが好ましい。一般的に成膜時の温度が低くなると、膜中の欠陥が多くなり、その結果、成膜時の温度が高い場合と比較して相対的に高抵抗の膜が成膜される。

更に、第２の電極１２６は第５の半導体層１２５よりも内側に配置されている。ここで半導体層よりも内側に配置されているとは、光電変換素子を上側から見た場合に、電極領域が半導体層領域の中に位置しており、かつ、半導体層領域の外周よりも電極領域の外周が小さい関係にあることを意味する。このような構成を採用することは、以下の理由による。

第２電極１２６パターニング時のアライメントずれの影響や、光電変換素子１２のエッチング時の後退量の影響により、第２電極１２６の端部（外周端）が光電変換素子１２の半導体層１２４の外側まで延在する構造（オーバーハングともいう）となる恐れがある。このような構造になると、光電変換素子１２の保護層の被覆性が悪くなり、信頼性の低下を招く。そこで、第２電極１２６は光電変換素子１２の半導体層１２４の内側に配置する構造を採用するものである。

上述したように、特に有機絶縁層を採用する場合には、光電変換素子１２の第４の半導体層１２４を有機絶縁層の耐熱温度以下の低温で成膜する必要があることから高抵抗化する恐れがある。また、信頼性確保の為に第２電極１２６が第４の半導体層１２４の内側に配置しなければならない。その為、光電変換素子１２の第４の半導体層１２４端部で、第２電極１２６が被覆されていない領域で発生したキャリアに対して電界が充分に印加されず、キャリアの収集効率が低下し得る。

その為、第３の電極は、第２の電極の上層に絶縁層１６４を介して、光電変換素子１２の第４の半導体層１２４の端部の前記第２の電極で覆われていない領域の少なくとも一部を被覆するように配置している。これにより、第４の半導体層１２４の端部に電界が印加され、光電変換素子１２の第４の半導体層の端部の領域で発生したキャリアの収集効率が向上する。

次に、図２を用いて、本発明の第１の実施形態における検出装置の製造方法について説明する。第１層間絶縁層１２０の形成からの工程についてはプロセス中の断面図を用いて詳しく説明する。なお、図２の（ａ）（ｃ）（ｅ）は、各工程で使用されるフォトマスクのマスクパターンを示すものであり、図２の（ｂ）（ｄ）（ｆ）は、それぞれの工程でのそれぞれ図１のＡ−Ａ’の断面図である。ＴＦＴと光電変換素子の形成は公知の方法を用いることができる。以下に示す第１の工程から第９の工程を用いて、その一例を説明する。

第１の工程では、絶縁性の表面を有する基板１００の上全面に、スパッタリング法により、制御電極１３１となるＡｌ等の導電膜を成膜する。そして、成膜された導電膜の一部をエッチングして、ＴＦＴ１３の制御電極１３１を形成（パターニング）する。

次に、第２の工程では、前記制御電極１３１を含む前記基板１００の上全面に、第１絶縁層１６１となる窒化シリコン膜等の絶縁膜を形成する。さらに、第１の半導体層１３２であるアモルファスシリコン膜等の半導体膜と、第２の半導体層１３３となるリン等の５価の元素を不純物としてドープしたアモルファスシリコン膜を不純物半導体膜と、を形成する。第１絶縁層１６１、第１の半導体層１３２、第２の半導体層１３３はプラズマＣＶＤ法により積層する。なお、ここでは、第２の半導体層１３３にリン等の５価の元素をドープしたアモルファスシリコン膜を用いたが、本発明はこれに限定されるものではない。ボロン等の３価の元素を不純物としてドープしたアモルファスシリコン膜を用いてもよい。そして、成膜された各半導体膜を各々エッチングして、ＴＦＴ１３を構成する第１の半導体層１３２及び、第２の半導体層１３３を形成（パターニング）する。

次に、第３の工程では、前記第１の半導体層１３２と、第２の半導体層１３３と、を形成した前記基板１００の上全面に、スパッタリング法によりＴＦＴ１３の第１主電極１３４及び、第２主電極１３５となるＡｌ等の導電膜を成膜する。そして、成膜された導電膜の一部を所定のマスクを用いてエッチングして、ＴＦＴ１３の第１主電極１３４及び、第２主電極１３５を形成（パターニング）する。次いで、第１主電極１３４及び、第２主電極１３５を形成したマスクと同様のマスクを用いて、各半導体膜の一部をエッチングする。このエッチング工程により、ＴＦＴ１３のチャネル領域となる半導体膜上の不純物を含有する半導体膜は除去される。

次に第４の工程では、前記第１主電極１３４及び、第２主電極１３５を形成した前記基板１００の上全面に、プラズマＣＶＤ法により、窒化シリコン膜等の絶縁膜（第２の絶縁層１６２）を成膜する。そして、形成した絶縁膜の第２主電極１３５上のフォトダイオードである光線変換素子と電気的に接続する部分において、エッチングにより、コンタクトホールを形成する。以上の工程を経てＴＦＴ部分が完成する。

次に第５の工程では、前記ＴＦＴ部分を含む前記基板１００の上全面に、第１層間絶縁層１２０として、感光性を有するアクリル樹脂等をスピナー等の塗布装置を用いて第１層間絶縁層１２０を成膜する。感光性を有する有機材料としては、他にもポリイミド樹脂等が使用可能である。その後、フォトリソグラフィー法により、露光、現像処理工程を経てコンタクトホールを形成する。

次に第６の工程では、第１層間絶縁層１２０を含む前記基板１００の上全面に、第３の電極層１５３となるＩＴＯをスパッタリング法により成膜する。そしてＩＴＯ膜をウエットエッチングにより形成（パターニング）して、フォトダイオードの個別電極である第１電極１２２を形成する。次に、非晶質ＩＴＯをアニール処理により結晶化させることで、第１電極１２２を低抵抗化させる。本実施形態では第１電極１２２にＩＴＯを用いたが、ＩＴＯ以外の材料を用いることもできる。例えば、ＩｎＺｎＯ、ＩｎＧａＯ、ＺｎＯ、ＳｎＯ２、ＩｎＧａＺｎＯ等の透明導電性酸化物や、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅ ｄｉｏｘｙ ｔｈｉｏｐｈｅｎｅ）、ＰＳＳ（Ｐｏｌｙ−ｓｔｙｒｅｎｅ ｓｕｌｆｏｎａｔｅ）等の導電性有機膜、Ａｌ等の遮光性の導電膜を用いても良い。

次に第７の工程では、前記第１電極１２２を含む前記基板１００の上全面に、電極間無機絶縁層１２１となる窒化シリコン膜等の絶縁膜（第３の絶縁層１６３）をプラズマＣＶＤ法により成膜する。そして、絶縁膜の一部をエッチングして、画素間に電極間無機絶縁層１２１を形成（パターニング）することにより第３の絶縁層１６３とする。本実施形態では、電極間無機絶縁層１２１を配置した構成を用いて説明しているが、電極間無機絶縁層１２１は必要に応じて設ける層であって、必ずしも必要ではない。電極間無機絶縁層１２１を配置する効果としては、画素分離プロセスにおけるドライエッチング工程において、電極間無機絶縁層１２１（第３の絶縁層１６３）がエッチングストッパーとして機能する。その結果、ドライエッチングのスピーシーズに第１層間絶縁膜１２０が晒されることなく、形状安定加工、及び、第１層間絶縁層１２０による半導体表面への汚染を抑制することができる。

第８の工程では、前記電極間無機絶縁層１２１を含む前記基板１００の上全面に、第３の半導体層１２３となるリン等の５価の元素を不純物としてドープしたアモルファスシリコン膜を形成する。次いで、第４の半導体層１２４となるアモルファスシリコン等の半導体膜と、第５の半導体層となるボロン等の３価の元素を不純物としてドープしたアモルファスシリコン膜と、を形成する。これらの半導体層は、プラズマＣＶＤ法により順次成膜する。この時の成膜温度は、第１層間絶縁層１２０の耐熱温度以下で成膜することが好ましく、例えば２３０℃〜２８０℃程度の温度で成膜する。なお、ここでは、下から５価の不純物元素をドープしたアモルファスシリコン膜（ｎ層）、不純物をドープしないアモルファスシリコン膜（ｉ層）、３価の不純物元素をドープしたアモルファスシリコン膜（ｐ層）を順次成膜した積層膜を用いる例を説明した。しかし、本発明はそれに限定されるものではない。下から３価の元素を不純物としてドープしたアモルファスシリコン膜（ｐ層）、不純物をドープしないアモルファスシリコン膜（ｉ層）、５価の元素を不純物としてドープしたアモルファスシリコン膜（ｎ層）の順次成膜した積層膜を用いてもよい。また本発明において、不純物をドープしないアモルファスシリコン膜（ｉ層）とは、便宜上の表現であって、不純物を全く含まない場合や実質的に不純物をドープしない場合だけでなく微量にドープ（ライトリードープ）したアモルファスシリコン膜も含む。

以下に説明する第９の工程以降の工程が本発明の製造方法における特徴的な工程である。

第９の工程では、前記アモルファスシリコン積層膜を含む前記基板１００の上全面に、スパッタリング法により電極層であるＩＴＯを成膜する。次に、所定のマスクを用いて、ＩＴＯをウエットエッチングして一部を除去することにより、光電変換素子１２の第２の電極を形成（パターニング）する。そして、光電変換素子１２の第２の電極と同じマスクを用いて、第３の半導体層１２３と、第４の半導体層１２４と、第５の半導体層１２５と、をドライエッチングすることにより、フォトダイオードを１画素ごとに分離する。この時、光電変換素子１２の第３の半導体層１２３と、第４の半導体層１２４と、第５の半導体層１２５は第１電極の内側に形成されているが、外側に形成しても良い。内側に形成することの効果としては、光電変換素子１２の第４の半導体層１２４（ｉ型半導体層）の端部で発生したキャリアに電界が印加出来るので、キャリアの収集効率が向上することである。前述したように、第２の電極１２６は第５の半導体層１２５よりも内側に配置されているのは以下の理由による。即ち、第２電極１２６パターニング時のアライメントずれの影響や、光電変換素子１２のエッチング時の後退量（オーバーハング）の影響により、第２電極１２６の端部が光電変換素子１２の第４の半導体層１２４の外側まで延在する構造となる場合がある為である。その結果、光電変換素子１２の保護層の被覆性が悪くなり、信頼性の低下を招くので、第２電極１２６は光電変換素子１２の第４の半導体層１２４の内側に配置することで設計上または製造上のマージンを確保することができる。

次工程からプロセス中の断面図とマスク図を用いてさらに詳しく説明する。

第１０の工程では、前記光電変換素子１２を形成した前記基板１００の上全面に、第４の絶縁層１６４となる窒化シリコン膜等の絶縁膜をプラズマＣＶＤ法により成膜する。そして、図２（ａ）に示す第１０のフォトマスクを用いて、絶縁膜を選択的にエッチングして、コンタクトホールを形成する。コンタクトホールは上部電極が配置されている位置に設ける。上部電極が第５の半導体層１２５に対して一種の保護層として機能する。その結果、コンタクトホール形成時のエッチングダメージが第５の半導体層１２５に及ぶことがなく、第５の半導体層１２５と第２の電極の接合が良好になり、暗電流やノイズが少なくなる。

本実施形態では、第１０の工程で形成されたコンタクトホールを介して第２の電極と第３の電極を接続し、後述の共通するバイアス配線１４から電位を供給しているが、第２の電極と第３の電極は別配線から電位を供給しても良い。その場合は、第１０の工程でコンタクトホールを開口する必要はない。その場合も、光電変換素子１２の第５の半導体層１２５はエッチングダメージが無い、又は少ない状態で形成できるので、同様の効果が得られる。

次に第１１の工程では、前記第４の絶縁層１６４を形成した基板１００の上全面に、スパッタリング法によりＩＴＯを成膜する。次に、図２（ｃ）に示す第１１のフォトマスクを用いて、ＩＴＯをウエットエッチングして、第３の電極を形成（パターニング）する。この時、第３の電極は、前記第４の絶縁層１６４を介して光電変換素子１２の半導体層の端部の少なくとも一部の領域を覆うように配置する。これにより、光電変換素子１２の半導体層で第２の電極が被覆していない領域に電界を印加する事が可能になり、キャリアの収集効率が向上する。本構成では、第３の電極は画素間で分離されているが、分離されてなくても良い。

また、第３の電極を形成する領域は、絶縁層１６４を介して光電変換素子１２の半導体層の端部の全体を必ずしも覆うように形成する必要はなく、半導体層の上面の周縁部又は側面のみに形成する、或いは半導体層の端部に所定の間隔を保って形成する等、任意の設計を行うことができる。第三の電極を形成する領域を変化させることによって、設計の自由度が向上し、キャリアの収集効率を制御することができる。例えば、画素領域又は画素毎に第３の電極を形成する領域を変えることによって、素子全体としてキャリアの収集効率に一定の分布を持たせることもできる。

図１１は本発明の第３の電極の配置の一例を表す図である。１１０１は第３の電極、１１０２は、半導体層領域を示している。但し、第３の電極と半導体層との間には絶縁層が形成されている（介在している）。

図１１において、（ａ）は半導体層の上面の周縁部全体を第３の電極で覆うように配置した形態である。（ｂ）乃至（ｆ）は、半導体層領域の辺部又は角部の少なくとも一方に第三の電極を配置した形態である。第３の電極は、キャリアの収集効率（半導体層への電界のかかり方）や、製造コスト等を考慮して最適なデザインを採用することができる。

本実施の形態では、第２の電極、第３の電極に、ＩＴＯを用いたが、その他、透明電極材料がＩｎＺｎＯ、ＩｎＧａＯ、ＺｎＯ、ＳｎＯ２、ＩｎＧａＺｎＯ等の透明導電性酸化物や、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅ ｄｉｏｘｙ ｔｈｉｏｐｈｅｎｅ）、ＰＳＳ（Ｐｏｌｙ−ｓｔｙｒｅｎｅ ｓｕｌｆｏｎａｔｅ）等の導電性有機膜を用いても良い。

次に第１２の工程では、前記第３の電極まで形成した前記基板１００の上全面に、スパッタリング法によりバイアス配線１４となるＡｌ等の導電膜を成膜する。そして、図２（ｅ）に示す第１２のフォトマスクを用いて、Ａｌをエッチングして、バイアス配線１４を形成（パターニング）する。この時、第３の電極とバイアス配線１４は画素と画素の間で電気的に接合されている。本実施形態では、第３の電極の直上にバイアス配線１４を配置しているが、第３の電極とバイアス配線１４の間に第２層間絶縁層１４０を配置して、平坦化した後にバイアス配線１４を配置しても良い。

最後に、第１３の工程では、前記バイアス配線１４を含む前記基板１００の上全面に、保護層を成膜し、図１（ｂ）に示す構成が得られる。

［実施形態２］
次に、図３（ａ）、（ｂ）、（ｃ）を用いて、第２の実施形態を示す。図３（ａ）は第２の実施形態における２×２の画素の模式的な平面図である。（ａ）図３（ｂ）は図３（ａ）中のＡ−Ａ’の断面図である。図３（ｃ）は図１（ａ）中のＢ−Ｂ’の断面図である。第１の実施形態と同じものは同じ番号を付与している。

第１の実施形態との違いは、第１の実施形態においては第３の電極は画素間で分離されていたのに対し、本例では、第３の電極が画素間で接続されている点である。加えて、本例では第３の電極上に配置された第２層間絶縁層１４０の上層にバイアス配線１４が配置され、第２層間絶縁層１４０に設けられたコンタクトホールを介して、画素間で第３の電極と接続されている。更にバイアス配線１４は格子状に配置されている。この構成においても、光電変換素子１２の半導体層端部の第２電極が被覆されていない領域が、第４の絶縁層１６４を介して第３の電極により覆われている為、前記半導体層端部に電界が印加され、キャリアの収集効率が向上し、信号出力の低下が起らず、画像品位の高い装置を提供可能である。

次に、図４用いて、本発明の第２の実施形態の検出装置の製造方法について説明する。第２層間絶縁層１４０の形成からの工程についてはプロセス中の断面図を用いて詳しく説明する。なお、図４の（ａ）（ｃ）（ｅ）は、各工程で使用されるフォトマスクのマスクパターンを示すものであり、図４の（ｂ）（ｄ）（ｆ）は、それぞれの工程でのそれぞれ図３（ａ）のＡ−Ａ’の断面図である。なお、第１〜第１０の工程は先に述べた実施形態と同一である。

第１１の工程では、第１０の工程までに形成した層構成を有する前記基板１００の上全面に、スパッタリング法によりＩＴＯを成膜する。次に、図４（ａ）に示す第１１のフォトマスクを用いて、ＩＴＯを選択的にウエットエッチングして、第３の電極を形成（パターニング）する。この時、第３の電極は隣接する画素まで延在している。

第１２の工程では、前記基板１００の上全面に、第２層間絶縁層１４０として、感光性を有するアクリル樹脂等をスピナー等の塗布装置を用いて第２層間絶縁層１４０を成膜する。感光性を有する有機材料としては、他にもポリイミド樹脂等が使用可能である。その後、図４（ｃ）に示す第１２のフォトマスクを用いて露光、現像処理によりコンタクトホールを形成する。

第１３の工程では、前記基板１００の上全面に、スパッタリング法により第３の電極層１５６となるＡｌ等の導電膜を成膜する。そして、図４（ｅ）に示す第１２のフォトマスクを用いて、Ａｌをエッチングして、第３の電極層１５６を形成する。

最後に第１４の工程では、前記第３の電極層を形成した基板１００の上全面に、保護層を成膜し、図３（ｂ）に示す構成が得られる。

［実施形態３］
次に、図５（ａ）、図５（ｂ）、を用いて本発明の第３の実施形態について説明する。図５（ａ）は本発明の第３の実施形態に係る２×２の画素の平面図である。図５（ｂ）は図５（ａ）中のＡ−Ａ’の断面図である。第１の実施形態と同じものは同じ番号を付している。本実施形態では光電変換素子としてｐｉｎ型構造を用いているが、ＭＩＳ型構造を用いることもできる。

第１の実施形態との違いは、第３の電極１２８に有機導電膜を使用している点である。ＰＥＤＯＴやＰＳＳといった有機導電膜はスピンキャスト法等の塗布により成膜する為、平坦化が可能である。これにより、層間絶縁層無しで、平坦化された第３の電極１２８の上部にバイアス配線１４を配置可能である。この構成においても、光電変換素子１２の第４の半導体層１２４の端部が第４の絶縁層１６４を介して第３の電極１２８で被覆されていることから、半導体の端部の領域にも電界が作用するため、キャリアの収集効率が向上する。

次に、図６を用いて本発明の第３の実施形態における検出装置の製造方法について説明する。層間絶縁層の形成からの工程についてはプロセス中の断面図を用いて詳しく説明する。なお、図６の（ａ）（ｃ）は、各工程で使用されるフォトマスクのマスクパターンを示すものであり、図６の（ｂ）（ｄ）は、それぞれの工程でのそれぞれ図５（ａ）のＡ−Ａ’の断面図である。なお、第１〜第１０の工程は実施形態１と同一である。

第１１の工程では、前記第１０の工程までに形成した層構成を有する前記基板１００の上全面に、第３の電極として、ＰＥＤＯＴや、ＰＳＳ等の導電性有機膜をスピンコート等の方法により成膜する。感光性を有する有機材料としては、他にもポリイミド樹脂等が使用可能である。その後、図６（ａ）に示す第１１のフォトマスクを用いて、導電性有機膜をエッチングする。

第１２の工程では、前記導電性有機膜をエッチングした前記基板１００の上全面に、スパッタリング法により第３の電極層となるＡｌ等の導電膜を成膜する。そして、図６（ｃ）に示す第１２のフォトマスクを用いて、Ａｌをエッチングして、第３の電極層を形成する。

最後に、第１３の工程では、前記第３の電極層を形成した前記基板１００の上全面に、窒化シリコン膜を成膜し、図５（ｂ）に示す構成が得られる。

［実施形態４］
次に、図７（ａ）、図７（ｂ）を用いて本発明の第４の実施形態について説明する。図７（ａ）は、本発明の第４の実施形態に係る２×２の画素の平面図である。図７（ｂ）は図７（ａ）中のＡ−Ａ’の断面図である。第１の実施形態と同じものは同じ番号を付している。本実施形態では光電変換素子としてｐｉｎ型構造を用いているが、ＭＩＳ型構造を用いることもできる。

第１の実施形態との違いは、第２の電極１２６と第３の電極１２８は接続せず、電気的に分離されている。そして、第２の電極１２６は第２層間絶縁層１４０を挟んで上層に配置されたバイアス配線１４と接続され、第３の電極１２８は画素間に配置された電源供給配線１７と接続されている点である。この時、バイアス配線１４の下方に透明電極層１５７としてＩＴＯが配置されているが、これは、Ａｌ等の低抵抗な材質で形成されるバイアス配線１４が遮光性な為、第２の電極１２６と接続する為に光電変換素子１２とオーバーラップさせると、その分開口率をロスする事になる。その為、バイアス配線１４は光電変換素子１２とオーバーラップさせずに、バイアス配線１４の下方に配置した透明電極層１５７が第２の電極１２６と接続されている。本実施形態ではバイアス配線１４の下層に透明電極層を配置したが、バイアス配線の上層に配置しても良い。又、本実施形態ではＩＴＯを配置しているが、その他、透明電極材料がＩｎＺｎＯ、ＩｎＧａＯ、ＺｎＯ、ＳｎＯ２、ＩｎＧａＺｎＯ等の透明導電性酸化物や、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅ ｄｉｏｘｙ ｔｈｉｏｐｈｅｎｅ）、ＰＳＳ（Ｐｏｌｙ−ｓｔｙｒｅｎｅ ｓｕｌｆｏｎａｔｅ）等の導電性有機膜を用いても良い。但し、本発明においては透明電極は必須ではなく、光を透過させたい領域の上に電極を設ける際には、透明電極を用いることの他、電極面積を小さくする、電極に開口部を設ける等により光が透過する領域を設ければよい。

本構成によれば、例えば第２電極１２６と接続されているバイアス配線１４に−１０Ｖの電位を供給し、第３の電極１２８と接続されている電源供給配線１７に−１５Ｖ程度の電位を供給することができる。このような構成とすることにより、第２の電極１２６に印加する電位と、第３の電極１２８に印加する電位とを各々独立に制御することができる。そして、実施形態１乃至３と比較して、光電変換素子１２の端部の電界密度が高くなる。その結果、第４の半導体層１２４の端部で第２の電極１２６が被覆していない領域のキャリアの収集効率が向上する。そして、信号出力速度の低下が発生せずに、残像やクロストークといった問題が発生しないという効果を奏する。

次に、図８を用いて、本発明の第４の実施形態における検出装置の製造方法について説明する。層間絶縁層の形成からの工程についてはプロセス中の断面図を用いて詳しく説明する。なお、図８の（ａ）（ｃ）（ｅ）（ｇ）（ｉ）（ｋ）は、各工程で使用されるフォトマスクのマスクパターンを示すものであり、図８の（ｂ）（ｄ）（ｆ）（ｈ）（ｊ）（ｌ）は、それぞれの工程でのそれぞれ図７（ａ）のＡ−Ａ’の断面図である。なお、第１の工程から第９の工程までは実施形態１と同一である。

第１０の工程では、前記第９の工程までに形成した層構成を含む前記基板１００の上全面に、窒化シリコン膜等の絶縁膜をプラズマＣＶＤ法により成膜する。そして、図８（ａ）に示す第１０のフォトマスクを用いて、当該窒化シリコン膜１６４の一部を選択的にエッチングする。

第１１の工程では、前記窒化シリコン膜がパターニングされた前記基板１００の上全面に、スパッタリング法によりＩＴＯを成膜する。次に、図８（ｃ）に示す第１１のフォトマスクを用いて、ＩＴＯをウエットエッチングして、第３の電極を形成（パターニング）する。

第１２の工程では、前記第３の電極１２８を形成した前記基板１００の上全面に、スパッタリング法によりＡｌ等の導電膜を成膜する。そして、図８（ｅ）に示す第１２のフォトマスクを用いて、Ａｌをエッチングして、電源供給配線１７を形成する。

第１３の工程では、前記電源供給配線１７を形成した前記基板１００の上全面に、感光性を有するアクリル樹脂等をスピナー等の塗布装置を用いて第２層間絶縁層１４０を成膜する。感光性を有する有機材料としては、他にもポリイミド樹脂等が使用可能である。その後、図８（ｇ）に示す第１３のフォトマスクを用いて露光、現像処理によりコンタクトホールを形成する。

第１４の工程では、前記第２層間絶縁層１４０を形成した前記基板１００の上全面に、ＩＴＯをスパッタリング法により成膜する。次に、図８（ｉ）に示す第１４のフォトマスクを用いて、ＩＴＯをウエットエッチングして、透明電極層１５７を形成する。

第１５の工程では、前記透明電極層１５７を形成した前記基板１００の上全面に、第８の電極層となるＡｌ等の導電膜をスパッタリング法により成膜する。次に、図８（ｋ）に示す第１５のフォトマスクを用いて、Ａｌをウエットエッチングして、バイアス配線１４を形成する。

最後に、第１６の工程では、前記バイアス配線１４を形成した前記基板１００の上全面に、窒化シリコン等の絶縁膜１６５をプラズマＣＶＤ法により成膜する。このようにして、図７（ｂ）の構成が得られる。

次に、図９を用いて、本発明の検出装置を用いた放射線撮像システム（放射線検出システム）を説明する。図９は、本発明の検出装置を用いた放射線検出システムの構成を示す図である。

放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、シンチレータを光電変換部３の光電変換素子１２の上方に配置した放射線検出装置６０４０に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレータは発光し、これを光電変換部３で光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。

また、この情報は必要に応じて電話回線６０９０等の伝送処理手段を設けることにより遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。

１１ 画素
１２ 光電変換素子
１３ ＴＦＴ
１４ バイアス配線
１５ 信号配線
１６ 制御配線
１１０ 基板
１２０ 第１層間絶縁層
１２１ 電極間無機絶縁層
１２２ 第１の電極
１２３ 第３の半導体層
１２４ 第４の半導体層
１２５ 第５の半導体層
１２６ 第２の電極
１２８ 第３の電極
１３１ 制御電極
１３２ 第１の半導体層
１３３ 第２の半導体層
１３４ 第１主電極
１３５ 第２主電極
１６４ 第４の絶縁層

Claims (7)

1. 基板上と、第１の電極と、半導体層と、第２の電極と、を含む光電変換素子を有する放射線検出装置の製造方法であって、
   前記半導体層の上に形成され、前記半導体層の端部に位置する電極層の少なくとも一部を除去して前記第２の電極を形成する工程と、
   前記電極層が除去された領域の前記半導体層の少なくとも一部に絶縁層を形成する工程と、
   前記絶縁層の上の少なくとも一部に第３の電極を形成する工程と、
   を含むことを特徴とする放射線検出装置の製造方法。
2. 前記基板と前記第１の電極との間にスイッチ素子が配置され、前記スイッチ素子と前記第１の電極との間に有機絶縁層を形成する工程を含むことを特徴とする請求項１に記載の放射線検出装置の製造方法。
3. 前記スイッチ素子と、前記光電変換素子と、を含む画素が２次元上に配置され、前記第３の電極を画素毎に分離する工程を有することを特徴とする請求項１又は請求項２に記載の放射線検出装置の製造方法。
4. 前記第３の電極に共通するバイアス配線を形成する工程を有することを特徴とする請求項１から請求項３のいずれか１項に記載の放射線検出装置の製造方法。
5. 基板上に複数の画素が配置され、
   前記画素は、
   スイッチ素子と、
   第１の電極と、半導体層と第２の電極と、を含む光電変換素子と、
   前記半導体層の少なくとも一部を覆うように配置された絶縁層と、
   前記絶縁層の上の少なくとも一部に配置された第３の電極と、を有し、
   前記第２の電極と、
   前記第３の電極と、
   が電気的に分離されていること、
   を特徴とする放射線検出装置。
6. 基板上に複数の画素が配置され、
   前記画素は、
   スイッチ素子と、
   第１の電極と、半導体層と第２の電極と、を含む光電変換素子と、
   前記半導体層の少なくとも一部を覆うように配置された絶縁層と、
   前記絶縁層の上の少なくとも一部に配置された第３の電極と、を有し、
   前記第２の電極と、
   前記第３の電極と、
   が離間して形成されていること、
   を特徴とする放射線検出装置。
7. 請求項５又は請求項６に記載の放射線検出装置と、
   前記半導体装置からの信号を処理する信号処理手段と、
   前記信号処理手段からの信号を表示するための表示手段と、
   を具備することを特徴とする放射線撮像システム。

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