KR101694550B1 - 픽셀 및 이를 포함하는 이미징 어레이 및 방사선 이미징 시스템 - Google Patents
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Abstract
본 발명에 따른 픽셀은 기판의 제 1 표면에 인접한 스캔 라인과, 기판의 제 1 표면과 광전기 변환 소자의 제 1 단자 사이에 위치하며 스캔 라인에 실질적으로 평행한 바이어스 라인을 포함한다. 이 픽셀은 또한 기판의 상기 제 1 표면에 인접하며 스캔 라인의 적어도 일부분과 정렬된 스위칭 소자를 포함한다. 이 픽셀은 기판의 제 1 표면에 인접하며 바이어스 라인의 적어도 일부와 정렬된 광전기 변환 소자를 포함한다.
Description
본 발명은 이미징 어레이에 사용되는 픽셀에 관한 것이다. 보다 구체적으로, 본 발명은 의료 진단, 비파괴 검사 등을 포함할 수 있는 가시적 X 선 영상 감지 응용분야에 사용하기에 적합한 비교적 높은 필 팩터(fill factor)를 갖는 공면(coplanar) 픽셀과 관련된다.
복수의 센서 픽셀(100)로 이루어진 이미징 어레이는 이미징 분야에서 잘 알려져 있다. 센서 픽셀(100)은 일반적으로 TFT(thin-film transistor)와 같은 스위칭 소자 및 포토다이오드와 같은 광전기 변환 소자를 포함한다. 도 1(a)는 센서 픽셀(100)에 대한 개략적인 등가 픽셀 회로를 도시한 것이다. 광전기 변환 소자(120)는 입사광에 반응하며 다수의 전하 캐리어를 생성할 수 있는데 그 수는 광 조사량에 의존한다. 복수의 픽셀로 이루어진 이미징 어레이에서, 광생성 캐리어는 통상적으로 판독 전에 센서의 내부 캐패시턴스를 가로질러 저장되거나 온픽셀(on-pixel) 저장 캐패시터에 저장된다. 관심 신호는 픽셀의 플로팅 노드(160)에서의 전위 변화로 표현된다. 스위칭 소자(110)의 역할은 픽셀 내에 신호를 유지하고 이어서 판독을 위해 광생성 캐리어를 릴리스하는 것이다. 2개의 디바이스 소자(110, 120) 외에, 신호 라인이 또한 센서 픽셀 및 이미징 어레이의 기능에 중요하다. 스위칭 소자(110)는 신호 전하 릴리스 프로세스의 시간 및 기간을 관리하는 스캔 라인(130)에 의해 제어된다. 데이터 라인(140)은 판독 전자기기로의 전하 캐리어의 경로를 제공한다. 바이어스 라인(150)은 광전기 변환 소자(120)에 적절한 바이어스 전압을 제공한다.
복수의 센서 픽셀은 매트릭스식으로 연결되어 이미징 어레이를 형성할 수 있다. 도 1(b)는 일반적인 광 검출 장치에 사용될 수 있는 3×3 픽셀 이미징 어레이의 개략적인 등가 회로이다. 데이터 라인(140)은 각 열 내의 픽셀들 사이에 공유되고 판독 전자기기에 연결된다. 스캔 라인(130)은 각 행 내의 픽셀들 사이에 공유되고 구동 전자기기에 연결된다. 구동 회로는 한번에 한 행씩 일반적으로는 순차적으로, 픽셀(100)의 플로팅 노드(160)에 저장된 신호를 데이터 라인(140)으로 릴리스하기 위해 스캔 라인(130) 상에 적절한 신호를 제공한다.
이미징 분야에서 잘 알려져 있는 2개의 센서 픽셀(100) 아키텍처는 도 2(a), 2(c)와 도 2(b), 2(d)에 각각 도시되어 있는 공면(coplanar) 픽셀(200) 및 수직 집적형(vertically-integrated) 픽셀(210)이다. 공면 픽셀(200)은 광전기 변환 소자(120)의 일부가 스위칭 소자(110)의 위에 위치하지 않는다는 점에서 수직 집적형 픽셀(210)과 상이하다. 도 2(a) 및 도 2(c)는 각각 공면 픽셀(200)의 평면도 및 단면도를 도시한 것이다. 도 2(b) 및 도 2(d)는 각각 수직 집적형 픽셀(210)의 평면도 및 단면도를 도시한 것이다. 두 경우 모두, 스위칭 소자(110)는 LCD(liquid crystal display) 백플레인 기술에서 일반적으로 발견되는 인버티드 스태거드(inverted staggered)형 BCE(back-channel-etch) TFT이고, 광전기 변환 소자(120)는 p-i-n 포토다이오드이다. 스위칭 소자(110) 및 광전기 변환 소자(120)의 근방의 영역은 도 2(a) 내지 2(d)에서 굵은 실선 박스로 강조되어 있다. 공면 픽셀 설계(200)에서, TFT(110) 및 포토다이오드(120)는 예컨대 유리인 기판(220) 상에서 서로 평행하게 위치한다. 수직 집적된 픽셀 설계(210)에서는, 비교적 두꺼운 층간 유전체 절연 재료층(230)이 포토다이오드(120)의 일부와 TFT(110) 사이에 삽입된다.
일반적으로 보다 높은 픽셀 감도를 달성하는 것이 요구되는데, 그렇게 하면 유사한 판독 신호 레벨을 유지하면서 요구되는 광 조사량을 낮출 수 있거나 또는 광조사량은 유지하면서 보다 높은 판독 신호 레벨을 얻을 수 있다. 출력 SNR(signal-to-noise ratio)은 동일 출력 노이즈 레벨을 갖는 동안 출력 신호 레벨의 증가에 따라 증가한다. 출력 SNR이 높을수록 이미지 내 관심 피처와 원치않는 노이즈 간의 판별(discrimination)이 개선될 수 있다.
픽셀 감도에 영향을 주는 하나의 중요한 요소는 픽셀 필 팩터(FF; fill factor)이다. 도 3(a)는 공면 픽셀(200)의 평면도이고, 도 3(b)는 수직 집적형 픽셀(210)의 평면도이다. 픽셀의 필 팩터는 (도 3(a) 및 도 3(b)에서 픽셀 바운다리로 표시된)전체 픽셀 영역에 대한 픽셀(300)의 비로서 근사될 수 있다. 도 3(a) 및 도 3(b) 모두에서, 픽셀의 광감 영역(300)은 굵은 경계 박스로 강조되어 있다. 바이어스 라인(150)에 의해 덮여진 광전기 변환 소자(120)의 부분(빗금친 영역(310)으로 표시된 부분)은 흔히 광감 영역으로 고려되지 않는데, 그 이유는 바이어스 바린(150)에 사용된 금속 구조가 실질적으로 입사 포톤 에너지에 불투명하기 때문이다. 도 3(a) 및 도 3(b)를 비교해보면 알 수 있듯이, 일반적으로 공면 픽셀(200)에 비해 수직 집적형 픽셀(210)에서 보다 높은 필 팩터를 얻을 수 있다. 그러나, 예컨대, (도 2(d)에 도시된)하부 토폴로지 내의 큰 변형으로 인한 층 스트레스의 부가 및 센서 성능의 저하와 같은 수직 집적형 픽셀 아키텍처(210)와 관련된 문제점 때문에, 공면 픽셀(200)이 바람직한 픽셀 구조가 될 수 있다. 따라서, 공면 픽셀에서 보다 높은 픽셀 필 팩터를 달성하는 것이 강하게 요구된다.
예컨대, 최소 피처 크기와 같은 이미징 어레이의 제조 공정에 의해 부과되는 다양한 제한들로 인해, 픽셀 필 팩터는 픽셀 크기의 변화에 대해 일정하게 유지되지 않는다. 픽셀 필 팩터는 일반적으로 픽셀 피치가 작아지면 감소하며, 이 감소는 픽셀 크기가 작을수록 더욱 심해질 수 있다. 싱글 샷 방사선 촬영 적용에 있어서의 이미징 어레이 해상도 요건은 픽셀 피치의 범위가 약 120㎛ 내지 약 150㎛일 것을 요구할 수 있지만, 맘모그래피(mammography)와 같은 특정 용도를 위해서는, 약 40㎛ 내지 약 80㎛의 범위의 보다 미세한 픽셀 피처가 요구될 수 있다.
전술한 문제점을 감안하여, 본 발명의 목적은 보다 높은 필 팩터를 달성함으로써 공면 픽셀 감도를 향상시키는 것이다. 본 발명의 다른 목적은 픽셀 크기의 감소에 따라 픽셀 필 팩터는 보다 적게 감소하도록 함으로써, 보다 작은 픽셀 크기에 있어서 공면 필셀 감도를 향상시키는 것이다.
본 발명의 픽셀 아키텍처에 따른 실시예는 이미징 어레이 내의 개별적으로 제조된 비교적 높은 필 팩터 픽셀 및 그 제조 방법을 포함한다.
본 발명은 기판의 제 1 표면에 인접한 스캔 라인과, 기판의 제 1 표면과 광전기 변환 소자의 제 1 단자 사이에 위치하며 상기 스캔 라인에 실질적으로 평행한 바이어스 라인을 포함하는 픽셀을 포함한다. 이 픽셀은 또한 기판의 제 1 표면에 인접하며 스캔 라인의 적어도 일부분과 정렬된 스위칭 소자를 포함할 수 있다. 스위칭 소자는 제 1 단자와, 제 2 단자와, 스캔 라인에 전기적으로 연결된 게이트 전극을 포함할 수 있다. 제 1 단자 및 제 2 단자는 스캔 라인으로부터의 스캔 신호에 기초하여 전기적으로 연결된다. 마지막으로, 이 픽셀은 기판의 제 1 표면에 인접하며 바이어스 라인의 적어도 일부와 정렬된 광감 소자를 포함한다. 광감 소자는 바이어스 라인에 전기적으로 연결된 제 1 단자와, 스위칭 소자의 제 1 단자에 전기적으로 연결된 제 2 단자를 포함할 수 있다.
본 발명은 기판의 제 1 표면에 인접한 스캔 라인과, 기판의 제 1 표면과 광전기 변환 소자의 제 1 단자 사이에 위치하며 상기 스캔 라인을 실질적으로 횡단하는 바이어스 라인을 포함하는 픽셀을 포함한다. 이 픽셀은 또한 기판의 제 1 표면에 인접하며 스캔 라인의 적어도 일부분과 정렬된 스위칭 소자를 포함할 수 있다. 스위칭 소자는 제 1 단자와, 제 2 단자와, 스캔 라인에 전기적으로 연결된 게이트 전극을 포함할 수 있다. 제 1 단자 및 제 2 단자는 스캔 라인으로부터의 스캔 신호에 기초하여 전기적으로 연결된다. 마지막으로, 이 픽셀은 기판의 제 1 표면에 인접하며 바이어스 라인의 적어도 일부와 정렬된 광감 소자를 포함한다. 광감 소자는 바이어스 라인에 전기적으로 연결된 제 1 단자와, 스위칭 소자의 제 1 단자에 전기적으로 연결된 제 2 단자를 포함할 수 있다.
또한 본 발명에서 픽셀의 필 팩터(FF)는 약 69%보다 클 수 있으며, 보다 구체적으로는 약 70%와 약 89% 사이일 수 있다. 바이어스 라인은 스캔 라인과 동일한 금속층 내에 형성될 수 있다. 본 발명에 따른 다른 실시예에서는 게이트 전극이 바이어스 라인 및 상기 스캔 라인과 동일한 금속층 내에 형성될 수 있다. 또한, 바이어스 라인이 상기 스캔 라인보다 더 넓을 수 있고, 광전기 변환 소자의 일부분이 스캔 라인의 일부분, 데이터 라인의 일부분 및 이들의 조합 중 적어도 하나에 인접할 수 있다. 부가적인 실시예는 복수의 픽셀을 포함하는 이미징 어레이를 포함할 수 있고, 적어도 하나의 이미징 어레이를 포함하는 방사선 이미징 시스템은 복수의 픽셀, 구동 회로 및 판독 회로를 포함한다. 방사선 이미징 시스템은 또한 형광 스크린을 포함할 수 있다.
광전기 변환 소자는 n-i-p 포토다이오드, p-n 접합 포토다이오드, MIS 포토센서 및 포토트랜지스터로 이루어진 그룹으로부터 선택될 수 있다. 스위칭 소자는 MOS 박막 트랜지스터, 접합 전계 효과 트랜지스터, 완전 공핍형(fully-depleted) SOI 트랜지스터, 부분 공핍형(partially-depleted) SOI 트랜지스터, SiOG 트랜지스터, 벌크 MOS 트랜지스터, 바이폴라 트랜지스터로 이루어진 그룹으로부터 선택될 수 있다. 또한, 광감 소자는 적어도 하나의 반도체층을 포함할 수 있으며, 적어도 하나의 반도체층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, 단결정 실리콘, 유기 반도체 및 금속 산화물 반도체로 이루어진 그룹으로부터 선택된다. 스위칭 소자는 적어도 하나의 반도체층을 포함하고, 상기 적어도 하나의 반도체층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, 단결정 실리콘, 유기 반도체 및 금속 산화물 반도체로 이루어진 그룹으로부터 선택된다. 이 픽셀은 또한 바이어스 라인과 광감 소자 사이에 부가적인 금속층을 포함할 수 있다.
광전기 변환 소자의 제 1 단자는 캐소드일 수 있고, 상기 광전기 변환 소자의 제 2 단자는 애노드일 수 있다. 또는, 광전기 변환 소자의 제 1 단자는 애노드일 수 있고, 상기 광전기 변환 소자의 제 2 단자는 캐소드일 수 있다.
본 발명의 실시예는 또한 행 및 열로 전기적으로 접속된 전술한 복수의 픽셀을 포함하는 이미징 어레이를 포함할 수 있으며, 여기서, 스캔 라인 및 바이어스 라인이 복수의 픽셀에 공통이다.
실시예들의 다양한 특징들은 첨부한 도면들을 함께 고려하여 실시예들의 다음 상세한 설명을 참고하면 보다 잘 이해할 수 있을 것이다.
도 1(a)는 공지된 이미징 어레이에 이용되는 센서 픽셀에 대한 개략적인 등가 픽셀 회로를 도시한 도면.
도 1(b)는 공지된 일반적인 광 검출 소자에 사용되는 3×3 픽셀 이미징 어레이를 도시한 도면.
도 2(a)는 종래의 공면 픽셀(200)의 평면도.
도 2(b)는 종래의 수직 집적형 픽셀(210)의 평면도.
도 2(c)는 종래의 공면 픽셀(200)의 단면도.
도 2(d)는 종래의 수직 집적형 픽셀(210)의 단면도.
도 3(a)는 픽셀(200)의 광감 영역(300)을 강조하는 도 2(a)의 평면도.
도 3(b)는 픽셀(210)의 광감 영역(300)을 강조하는 도 2(b)의 평면도.
도 4(a)는 도 4(b)의 종래의 공면 픽셀(200)의 요약도.
도 4(b)는 종래의 공면 픽셀(200)의 예시적인 평면도.
도 5는 픽셀 크기에 대한 픽셀 영역 비에 대한 디바이스 영역(400)과 픽셀 영역 비에 대한 광감 영역(300)의 관계를 도시한 도면.
도 6(a) 내지 도 13(a)는 종래의 공면 픽셀 제조 공정의 다양한 단계들에서의 종래의 공면 픽셀의 평면도.
도 6(b) 내지 도 13(b)는 본 발명에 따른 픽셀 제조 공정의 다양한 단계들에서의 본 발명에 따른 픽셀의 평면도.
도 6(c) 내지 도 13(c)는 도 6(a) 내지 도 13(a)의 평면도에 대응하는 종래의 공면 픽셀의 단면도.
도 6(d) 내지 도 13(d)는 도 6(b) 내지 도 13(b)의 평면도에 대응하는 픽셀의 단면도.
도 14는 도 6(b) 내지 도 13(b) 및 도 6(d) 내지 도 13(d)에 도시된 피처들에 대한 공정 흐름을 요약한 순서도.
도 15는 본 발명에 따른 픽셀들의 어레이의 평면도.
도 16(a)는 본 발명에 따른 픽셀의 다른 실시예의 평면도.
도 16(b)는 도 16(a)의 픽셀의 단면도.
도 17(a)는 본 발명에 따른 픽셀의 다른 실시예의 평면도.
도 17(b)는 도 17(a)의 픽셀의 단면도.
도 18(a)는 본 발명에 따른 제조 공정에서의 나중 단계에서의 도 17(a)의 픽셀 실시예의 평면도.
도 18(b)는 본 발명에 따른 제조 공정에서의 나중 단계에서의 도 17(b)의 픽셀 실시예의 단면도.
도 1(b)는 공지된 일반적인 광 검출 소자에 사용되는 3×3 픽셀 이미징 어레이를 도시한 도면.
도 2(a)는 종래의 공면 픽셀(200)의 평면도.
도 2(b)는 종래의 수직 집적형 픽셀(210)의 평면도.
도 2(c)는 종래의 공면 픽셀(200)의 단면도.
도 2(d)는 종래의 수직 집적형 픽셀(210)의 단면도.
도 3(a)는 픽셀(200)의 광감 영역(300)을 강조하는 도 2(a)의 평면도.
도 3(b)는 픽셀(210)의 광감 영역(300)을 강조하는 도 2(b)의 평면도.
도 4(a)는 도 4(b)의 종래의 공면 픽셀(200)의 요약도.
도 4(b)는 종래의 공면 픽셀(200)의 예시적인 평면도.
도 5는 픽셀 크기에 대한 픽셀 영역 비에 대한 디바이스 영역(400)과 픽셀 영역 비에 대한 광감 영역(300)의 관계를 도시한 도면.
도 6(a) 내지 도 13(a)는 종래의 공면 픽셀 제조 공정의 다양한 단계들에서의 종래의 공면 픽셀의 평면도.
도 6(b) 내지 도 13(b)는 본 발명에 따른 픽셀 제조 공정의 다양한 단계들에서의 본 발명에 따른 픽셀의 평면도.
도 6(c) 내지 도 13(c)는 도 6(a) 내지 도 13(a)의 평면도에 대응하는 종래의 공면 픽셀의 단면도.
도 6(d) 내지 도 13(d)는 도 6(b) 내지 도 13(b)의 평면도에 대응하는 픽셀의 단면도.
도 14는 도 6(b) 내지 도 13(b) 및 도 6(d) 내지 도 13(d)에 도시된 피처들에 대한 공정 흐름을 요약한 순서도.
도 15는 본 발명에 따른 픽셀들의 어레이의 평면도.
도 16(a)는 본 발명에 따른 픽셀의 다른 실시예의 평면도.
도 16(b)는 도 16(a)의 픽셀의 단면도.
도 17(a)는 본 발명에 따른 픽셀의 다른 실시예의 평면도.
도 17(b)는 도 17(a)의 픽셀의 단면도.
도 18(a)는 본 발명에 따른 제조 공정에서의 나중 단계에서의 도 17(a)의 픽셀 실시예의 평면도.
도 18(b)는 본 발명에 따른 제조 공정에서의 나중 단계에서의 도 17(b)의 픽셀 실시예의 단면도.
이하에서는 첨부 도면을 참고하여 본 발명의 예시적인 실시예를 보다 상세히 설명한다. 가능한 한 도면 전반에 걸쳐 동일하거나 유사한 부분에 대해서는 동일한 참조번호를 사용한다.
간략화 및 예시를 위해, 주로 예시적인 실시예를 참고하여 본 발명의 원리를 설명한다. 그러나, 당업자라면, 동일한 원리가 모든 유형의 안전한 분산 환경에 동등하게 적용가능하고 이들 환경에서 구현될 수 있으며, 그러한 변형들이 본 발ㄹ명의 사상 및 범주로부터 벗어나지 않음을 쉽게 알 수 있을 것이다. 또한, 이하의 상세한 설명에서, 특정 실시예를 예시하는 첨부 도면을 참조한다. 본 발명의 사상 및 범주로부터 벗어나지 않고 전기적, 기계적, 논리적 및 구조적 변화가 이들 실시예에 만들어질 수 있다. 따라서, 후술하는 상세한 설명은 한정적인 의미로 받아들이면 안되며, 본원 발명의 범위는 첨부한 청구범위 및 그 균등물에 의해 정의된다.
본 발명의 넓은 범위를 나타내는 수치 범위 및 파라미터는 근사치이지만, 특정 예로 나타낸 수치 값들은 가능한 한 정확하게 작성하였다. 그러나, 어떤 수치 값은 본래 그들 각 테스트 측정에서 발견되는 표준편차로 인해 필연적으로 소정의 에러를 포함하고 있다. 또한, 본 명세서에 개시된 모든 범위는 그 내부에서 합산된 임의의 부분 범위 및 모든 부분 범위를 포함하는 것으로 이해해야 한다. 예컨대, "10 이하"의 범위는 0의 최소값과 10의 최대값 사이의(및 이들 값을 포함하는) 임의의 부분 범위 및 모든 부분 범위, 즉, 예컨대 1 내지 5와 같이 0 이상의 최소값 및 10 이하의 최대값을 갖는 임의의 및 모든 부분 범위를 포함할 수 있다.
본 명세서에서 사용된 피치는 소정 소자의 길이 또는 반복된 간격으로 정의된다. 예컨대, 픽셀 피치는 픽셀들의 어레이 내의 각 픽셀 사이의 반복하는 거리를 나타내는데 사용된다. 이미징 소자 또는 픽셀은 적어도 하나의 트랜지스터/스위칭 소자 및 적어도 하나의 포토다이오드/광전기 변환 소자를 포함할 수 있다. 광전기 변환 소자는 (감마선에서 적회선을 포함하는)전자기 스펙트럼의 적어도 일부분으로부터의 전자기 방사를 전하로 변환시킨다. 필 팩터는 입사 포톤에 반응하는 픽셀 영역의 비율이다. 또한, 개별 픽셀들은 이미징 어레이를 형성하도록 전기적으로 연결될 수 있다. 본 명세서에서 사용되는 오버랩이란 용어는 2개의 소자에 의해 덮이는 공통 공간으로 정의된다.
논의된 제조 공정을 참고하면, 당업자는 임의의 유형의 적층된 전기 소자를 포함하는 다양한 층들이 각각 예컨대 마스크(예를 들면, 이전에 형성된 피처들, 리소그래피, 이들의 조합 등)에 의해 정의되는 패턴과 같은 패턴을 형성하도록 증착되거나, 패터닝되지 않은 층으로 증착된 후 에칭되거나 또는 이들의 조합이 될 수 있음을 이해할 수 있을 것이다. 이들 단계들은 최종적으로 희망하는 구조물을 형성하도록 다양한 조합으로 사용된다. 따라서, 논의를 위해, 픽셀 제조를 설명할 때 "형성"이란 용어는 당해 분야에 공지된 다양한 증착/에칭/마스킹 기술을 포함하는 의미로 사용하고자 한다. 또한, 논의되는 픽셀들의 유사한 피처들은 동일한 참조번호로 표시되지만, 실시예들에 따른 구성요소들은 참조번호 뒤에 "'"로서 구별된다.
본 명세서에서 사용되는 금속 및 금속 층 조성물의 예는 Al, Cr, Cu, Mo, Nd, Ti, W 등과 이들 원소를 일부 합성한 금속 합금(예컨대, MoW, AlNd 등), 이들의 스택 등을 포함할 수 있다.
본 발명의 실시예는 공지되어 있는 종래의 아키텍처와 유사한 공정 흐름을 갖지만, 보다 높은 필 팩터를 갖는 픽셀 및 픽셀 어레이를 산출할 수 있다. 본 발명의 픽셀 아키텍처의 실시예들은 또한 픽셀 성능에서 몇몇 개선을 제공할 수 있는데, 이들 개선은 캐패시턴스 커플링의 감소 및 전자기 간섭(EMI)에 대한 보다 양호한 방지로 인한 픽셀의 플로팅 신호 노드(160)로의 원치않는 전하 공급에 있어서의 개선, 바이어스 라인(150') 저항의 감소에 의한 이미징 어레이의 노이즈 성능에 있어서의 개선, 및 어레이의 주변 영역으로의 보다 낮은 열 저항 경로를 제공함에 의한 이미징 어레이 픽셀의 열 방산에 있어서의 개선을 포함할 수 있다.
다양한 실시예에서, 본 발명의 픽셀은 홀을 수집하도록 구성되는데, 이는 TFT 스위칭 소자의 소스/드레인 단자의 방향에 영향을 줄 수 있다. 상부 금속층에서의 바이어스 라인 라우팅의 제거로 인해 비교적 높은 필 팩터가 얻어질 수 있으며, 이는 또한 종래의 설계의 바이어스 라인에서 경험하는 몇몇 스텝 커버리지 문제를 해결할 수도 있다.
도 4(a)는 종래의 방사선 촬영 어레이에 사용될 수 있는 도 4(b)에 도시된 공면 픽셀(200)을 개략적으로 도시한 도면이다. 디바이스 영역(400)은 스위칭 소자(110) 및 광전기 변환 소자(120)에 사용되는 픽셀의 근사 영역을 나타낸다. 근사 디바이스 영역은 도 4(b)에서 굵은 경계 박스로 강조되어 있다. 광감 영역(300)은 디바이스 영역(400)의 일부분일 수 있으므로, 디바이스 영역(400)에 기초한 영역 비 계산은 공면 픽셀(200)의 필 팩터에 대한 상한값을 제공한다.
정사각형 공면 픽셀(200)의 피치는 변수 p로 표현된다. 정사각형이 아닌 픽셀의 경우에는, 수평 및 수직 픽셀 피치가 상이할 수 있다. 그러나, 이것은 일반적인 방사선 촬영 어레이에서 가장 일반적으로 사용되는 정사각형 픽셀의 분석을 통해 알려진 키포인트에 영향을 미치지는 않는다. 스캔 라인(130) 및 데이터 라인(140) 폭과 같은 다양한 설계 및 제조 공정의 제약으로 인해, 디바이스 영역(400)은 픽셀 영역(p2)의 단지 일부로 제한될 수 있다. 이 차이를 갭 간격(gap spacing)이라 하며, 도 4(a)에서는 Δp로 표시되어 있다. 비 인자(ratio factor) f는 f=Δp/pfh 정의되는 픽셀 피치에 대한 Δp의 상대적인 크기를 나타내는데 사용된다. Δp는 p보다 작기 때문에, f의 값은 0과 1 사이에 있다. 통상적으로, 스캔 라인(130) 및 데이터 라인(140)은 서로에 대해 직교한다. 스캔 라인(130) 및 데이터 라인(140)에 대한 갭 간격 요건은 상이할 수 있으므로, Δp는 둘 중에서 더 큰 쪽이 되도록 선택되고, 이와 함께, (도 4(a)에 도시된 바와 같이)aΔp로서 보다 작은 갭 간격을 표현함으로써 갭 간격 차를 나타내기 위해 비 인자 a가 사용된다. 두 간격 중에서 보다 큰 간격으로 Δp를 선택하는 것은 a의 값이 0과 1 사이이며, 여기서 a=1은 두 갭 간격의 크기가 같은 경우를 나타낸다. 도 4(b)는 지정된 변수에 대한 값의 일부 예를 제공한다. 예컨대, 공면 픽셀(200)의 피치는 약 140㎛일 수 있다. 이 예에서의 최소 트레이스 폭은 약 8㎛일 수 있고, 트레이스들 간에 요구되는 최소 간격 및 광전기 변환 소자는 약 3㎛일 수 있다. 결국, Δp=2×3㎛+8㎛=14㎛이고, f=14㎛/140㎛이며, 스캔 라인(130) 및 데이터 라인(140)에 대한 갭 간격 요건은 동일하며, a=1이다.
φ(f,a)로 표시된 픽셀 영역(p2)에 대한 디바이스 영역(400)의 비는 φ(f,a)=(af-1)(f-1)로 계산될 수 있다. 도 5는 도 4(b)에 도시된 공면 픽셀 설계(Δp=14㎛이고 a=1)에 기초한 다양한 픽셀 크기에 대한 φ(f,a)의 관계를 도시한 것이다. (예컨대, TFT(110)가 차지하는)디바이스 영역(400)과 (예컨대, 포토다이오드(310)를 덮는)바이어스 라인(150) 영역을 고려한 픽셀 필 팩터 FF(f,a)(픽셀 영역에 대한 광감 영역(300)의 비)가 또한 도 5에 도시되어 있다. 도 3(a)에 도시된 공면 픽셀 설계에서, 최대 필 팩터는 약 81%로 제한되고, 실제 필 팬터는 약 76%에 가깝다.
도 5는 최대 필 팩터 한도 φ(f,a)가 픽셀 크기의 축소에 따라 크게 감소할 수 있음을 보여주는데, 실제 필 팩터 FF(f,a)의 경우 더욱 그러하다. 따라서, 특정 픽셀 크기에 대해 보다 높은 필 팩터를 달성하는 것이 바람직하며 또한 픽셀 크기의 축소로 인한 필 팩터 감소를 최소화하는 것이 바람직하다.
본 발명에 따른 일실시예는 보다 높은 필 팩터를 갖는 픽셀 및 픽셀 어레이를 제공하면서 제조 공정에 있어 도 2(a) 및 도 2(c)에 도시된 공지된 종래 픽셀(200)과 동일한 기본 단계들을 이용할 수 있는 픽셀 구조를 제시한다.
도 6(a) 내지 도 13(a)는 종래의 제조 공정의 여러 단계들 동안의 공면 픽셀(200)의 평면도이고, 도 6(c) 내지 도 13(c)는 종래의 제조 공정의 여러 단계들 동안의 공면 픽셀(200)의 단면도이다. 도 6(b) 내지 도 13(b)는 본 발명에 따른 픽셀(200')의 유사 평면도이고, 도 6(d) 내지 도 13(d)는 도 6(b) 내지 도 13(b)에 대응하는 픽셀(200')의 단면도이다. 도 14는 픽셀(200')을 제조하기 위한 도 6(b) 내지 도 13(b) 및 도 6(d) 내지 도 13(d)에 도시된 본 발명에 따른 공정의 일실시예를 도시한 순서도이다. 도 15는 픽셀(200')의 행 및 열을 포함하는 예시적인 이미징 어레이를 도시한 것이다.
두 픽셀(200, 200')에 대한 공정 단계는 동일한 기본 공정 단계들을 포함하지만, 이들 단계로 인한 픽셀 구조에서의 차이가 비교 도시되어 있다. 공정 및 구조는 주로 픽셀(200')을 참고하여 논의하며, 두 픽셀에서 동일 피처를 나타내기 위해 동일한 기본 참조번호를 사용하되 픽셀(200')에서는 이들 피처를 "'"로 구별한다. 한편, 모든 공정 단계를 도시 또는 논의하지는 않고, 본 발명의 실시예의 범위는 도시된 픽셀 제조 공정 흐름에 임의의 그리고 모든 자명한 변화 및 부가사항들을 포함함에 유의하라. 또한, 특별히 언급한 것을 제외하면 각 층에 사용된 재료 및 픽셀(200')을 형성하는 구조는 종래의 픽셀(200)과 동일할 수 있다.
도 6(c) 내지 도 13(c) 및 도 6(d) 내지 도 13(d)에 도시된 바와 같이, 논의된 각 층은 이전에 형성된 층 상에 또는 그 위에 또는 그 근방에 직접 또는 간접적으로 각각 형성될 수 있다. 예컨대, 절연층은 하나보다 많은 절연체를 포함할 수 있고, 금속층은 하나의 금속보다 많은 금속을 포함할 수 있다. 또한, 직접적으로 논의도지는 않지만 반도체 프로세싱에서 잘 알려져 있는 다른 층들(도시되어 있지 않음)이 도면에 도시되어 있는 층들 사이에 형성될 수 있다. 또한, 도 6(b) 내지 도 13(b) 및 도 6(d) 내지 도 13(d)는 본 발명에 따른 픽셀(200')의 일실시예를 도시한 것이다.
픽셀(200')은 이하에서 스위칭 소자로서의 a-Si:H TFT 및 광전기 변환 소자로서의 a-SiH n-i-p 포토다이오드를 참조하여 논의할 것이다. 그러나, 스위칭 소자는 MOS 박막 트랜지스터, 접합 전계 효과 트랜지스터, 완전 공핍형(fully-depleted) SOI 트랜지스터, 부분 공핍형(partially-depleted) SOI 트랜지스터, SiOG 트랜지스터, 벌크 MOS 트랜지스터, 바이폴라 트랜지스터, 능동 회로(예컨대, 증폭기 등) 중 어느 하나 또는 이들의 조합(예컨대, 복수의 트랜지스터)일 수 있다. 이와 유사하게, 광전기 변환 소자는 MIS 포토센서, 수직 p-n 접합 포토다이오드, 래터럴 p-n 접합 포토다이오드, 포토컨덕처, 무기, 유기 반도체 재료로 제조된 포토 트랜지스터 등일 수 있다.
당업자라면, 광전기 변환 소자를 사용하는 간접 X 선 검출기의 경우, CsI 또는 Gd2O2S:Tb와 같은 X 선 변환 스크린이 포토 센서 가가이에 위치할 수 있음을 알 수 있을 것이다. 또한, 직접 X 선 검출기의 경우, 포토컨덕터와 같은 X 선 감지 포토센서가 이용될 수 있다. X 선 감지 포토컨덕터에 대한 재료의 예로는 비정질 셀레늄 (a-Se), CdTe 등을 들 수 있다.
도 6(a) 내지 도 6(d)에서, 스캔 라인(130, 130')은 기판(220, 220')의 제 1 표면 위 또는 근방에 각각 형성될 수 있다. 도시된 픽셀 실시예(200, 200')에서, 스캔 라인(130, 130')은 게이트 전극(610, 610')을 포함한다. 그러나, 다른 픽셀 실시예에서는 스캔 라인(130') 및 게이트 전극(610')이 다른 구조이거나 또는 다른 층에 있을 수 있다(도 16 내지 18 참고). 도 6(b) 및 도 6(d)에 도시된 바와 같이, 바이어스 라인(150') 및 바이어스 전극(620')이 도 14의 단계 S1400에 따라서 스캔 라인(130')과 동일한 금속 처리 단계 동안에 동시에 형성될 수도 있다. 스캔 라인(130') 및 바이어스 라인(150')은 동일한 금속층 내에 형성되고, 그러면 도 6(b)에 도시된 바와 같이 스캔 라인(130')은 바이어스 라인(150')의 일부분과 실질적으로 평행할 수 있다. 이 평행 구성은 스캔 라인(130') 및 바이어스 라인(150')이 동일 금속층 내에 있지 않을 때 제공될 수도 있다. 이와 달리, 도 6(b)에 도시된 구성(동일한 금속층 내에 형성 하는 구성) 외에, 스캔 라인(130')은 다른 금속층 내에 형성될 때 바이어스 라인(150')의 일부를 실질적으로 횡단할 수 있다(도 16, 18 참고). 바이어스 라인(150')은 또한 아래에 논의되는 바와 같이 평행 및 횡단할 수 있는 부분을 가질 수도 있다.
또한, (바이어스 전극(620')을 포함하는)바이어스 라인(150')은 기판(220')의 제 1 표면과 광전기 변환 소자(120')(도시되지 않음)의 제 1 단자(하부 전극(1000')(도시되지 않음) 사이에 있을 수 있다. 스캔 라인(130') 및 바이어스 전극(620')은 약 3㎛의 최소 유극(clearance) 또는 특정 처리 기술에 기초한 최소 피처 유극을 가질 수 있다. 스캔 라인(130'), 바이어스 라인(150') 및 픽셀(200')의 바이어스 전극(620')은 픽셀(200)의 스캔 라인(130)과 상이한 마스크를 사용하여 증착 및/또는 에칭될 수 있다. 스캔 라인(130')은 약 8㎛의 폭을 가지며 약 3㎛의 유극 간격을 갖고, 인접 픽셀들(200') 간에 약 5㎛의 유극 간격(도시되지 않음)을 가질 수 있다(예컨대, 도 15에 도시된 이미징 어레이 참고).
바이어스 전극(620')은 큰 금속 영역(예컨대, >픽셀 피치×최소 피처 크기)을 증착시킴으로써 형성될 수 있으며, 설계 사양에 따라 크기가 변할 수 있다. 도 6(b) 및 도 6(d)에서, 바이어스 전극(620')은 부분적으로 비교적 큰 면적을 갖는 것으로 도시되어 있는데, 이는 보다 큰 영역이 향상된 포토다이오드 토폴로지를 제공할 수 있고, 바이어스 라인 저항을 감소시키며, 열 전도를 증가시켜 픽셀 열 방산을 향상시키기 때문이다. 스캔 라인(130')의 저항을 감소시키기 위해 스캔 라인(130')의 폭이 증가될 수도 있다. 광전기 변환 소자(120')(도시되어 있지 않음)는 스캔 라인(130')의 적어도 일부분을 덮거나 또는 그 부분에 인접할 수 있다.
도 7(b) 및 도 7(d)에서, TFT 게이트 절연층(700')이, 예컨대 스캔 라인(130'), 바이어스 전극(620'), 게이트 전극(610') 바이어스 라인(150') 및 기판의 임의의 노출된 표면을 덮도록, 단계 S1405에서 스캔 라인(130') 및 바이어스 전극(620')을 포함하는 기판(220')의 전체 표면에 인접하게 또는 그 위에 형성된 것으로 도시되어 있다. 게이트 절연층(700')은 비양론적(non-stoichiometric) 실리콘 질화물(a-SiNx:H) 또는 당업자에게 공지되어 있는 바와 같이 단일 또는 적층된 산화물 등과 같은 다른 유형의 절연층일 수 있다. TFT 활성층(710') 및 도핑된 접촉층(720')은 예컨대 진성의 도핑된 a-Si:H의 PECVD 증착을 통해 게이트 절연층(700')을 형성한 후 기판(700')의 전체 표면 위 또는 그에 인접하게 형성될 수 있다. TFT 활성 아일랜드는, 예컨대 단계 S1410에 따라서 건식 에칭에 의한 패터닝을 통해 활성층(710') 및 도핑된 접촉층(720')을 패터닝함으로써 형성될 수 있다.
도 7(d)에 도시된 이들 층, 즉 게이트 절연체(700'), 활성층(710') 및 도핑된 접촉층(720')의 증착은 단계 S1405에 따라서 활성 아일랜드를 형성하기 위해 패터닝하기 전에 연속적으로 행해질 수 있다. 또는 활성층(710') 및 도핑된 접촉층(720')의 형성은 게이트 절연층(700')을 패터닝한 후에 행해질 수 있다. 게이트 절연층(700'), 활성층(710') 및 도핑된 접촉층(720')을 연속적으로 형성함에 의해, TFT 활성 아일랜드의 형성 후에 게이트 절연층(700')의 패터닝이 수행될 수 있다.
도 7(d)에 도시된 바와 같이, a-Si:H TFT(110')(완전히 도시되지는 않음)가 기판(220')의 표면 위에 형성될 것이며, 여기서 a-Si:H TFT의 활성 영역은 스캔 라인(130') 위 또는 그 근방에 위치하며 스캔 라인(130')과 정렬된다. 도 6(b)와 도 6(d), 도 7(b) 및도 7(d)에 도시된 바와 같이, 스캔 라인(130')은 활성층(710')과 기판(220')의 표면 사이에 위치할 수 있고, TFT 게이트 전극(610')으로서 간주될 수 있다. 스캔 라인(130') 및 TFT(110')의 소스 및 드레인(도시되지 않음)의 폭으로 인해, 픽셀(200')의 오버랩 공차가 종래의 픽셀(200)보다 감소될 수 있다. 예컨대, 오버랩 공차는 종래의 픽셀(200)의 경우 약 3㎛임에 비해 픽셀(200')의 경우 약 2㎛일 수 있다. 이와 달리, 오버랩이 픽셀(200')에서 약 3㎛로 유지되면, TFT(110')(도시되지 않음)가 덮을 수 있는 스캔 라인(130')의 부분이 동일한 채널 길이를 유지하기 위해 약 2㎛만큼 확대될 수 있다. 본 발명은 TFT 단자 금속의 형성 전에 바이어스 라인(150')을 위한 비아 윈도우를 형성하도록 TFT 게이트 절연층(700')이 패터닝되거나 또는 비아 윈도우의 형성이 공정의 나중에 수행될 수 있는 실시예를 포함한다.
도 8(b) 및 8(d)는 단계 S1415에 따른 스위칭 소자 TFT(110')의 2개의 단자의 형성을 도시한 것으로, 단자(810')가 광전기 변환 요소(120')(도시되지 않음)에 접속될 수 있고, 단자(800')가 활성층(a-Si:H)(710')의 표면 부분 위 또는 그에 인접한 데이터 라인(140')에 접속될 수 있으며 스캔 라인(130')에 정렬될 수 있음을 보여준다. 단계 S1415 동안 두 TFT 단자 사이의 도핑된 접속층(720')의 영역들이 제거될 수 있으며, 활성층(710')의 부분들 또한 제거될 수 있다. 또한 데이터 라인(140')이 이 층 내에 형성될 수 있으며, 도 8(b)에는 스캔 라인(130')에 실질적으로 직교하는 것으로 도시되어 있다. 또는, 다른 실시예에서는 데이터 라인(140')이 도시된 TFT 단자 금속층 대신에 상부 금속층(도시되지 않음) 내에 형성될 수 있다.
도 9(b) 및 도 9(d)는 단계 S1420에 따라서, 예컨대 이전에 형성된 피처들의 전체 표면 위에 비교적 두꺼운 TFT 패시베이션층(900')을 형성함으로써 TFT 스위칭 소자(110')의 제조를 완료한 것을 도시한 것이다. 단계 S1425에 따라서 픽셀(200')의 바이어스 전극(620')을 광전기 변환 소자(120')(도시되지 않음)에 전기적으로 접속시키기 위해 광전기 변환 소자(120')(도시되지 않음)의 단자를 위한 접촉 윈도우를 형성하도록 (이전에 에칭되지 않았으면)패시베이션층(900') 및 게이트 절연층(700')이 에칭될 수 있다.
도 10(d)에 도시된 바와 같이 그리고 단계 S1430에 따라서 부가적인 금속 단계가 추가될 수 있다. TFT 패시베이션(900')의 상부 상에 n+ a-Si:H를 직접 증착하면, 처리 문제가 발생할 수 있으므로, 도시된 바와 같이 바이어스 전극(620')을 덮기 위해 추가적인 금속층(1000')이 사용될 수 있다. 도 10(b) 및 도 10(d)는 S1430에 대응하는 단계를 도시하지만, 종래의 공정은 일반적으로 이 부가적인 금속층을 포함하지 않고 따라서 이 부가적인 금속층 없이 픽셀(200)이 도시되어 있다.
도 11(b) 및 도 11(d)는 단계 S1435에 따라서 센서 스택(1100') 및 상부 전극(1140')의 형성 후의 결과의 픽셀(200')을 도시한 것이다. 도시된 실시예에서, 광전기 변환 소자는 a-Si:H n-i-p 포토다이오드이므로, 센서 스택(1100')은 n+로 도핑된 a-Si:H(1110'), 진성 a-Si:H(1120') 및 p+로 도핑된 a-Si:H(1130')를포함한다. n-i-p는 층들의 증착 순서를 나타낸다. p+ a-Si:H가 먼저 증착되면포토 다이오드는 p-i-n으로 지칭될 것이다. 상부 투명 전극(1140') 및 센서 스택(1100')의 형성은 2개의 상이한 마스크를 사용할 수 있다.
도 11(b)의 평면도에 도시된 바와 같이, 오버랩 간격이 각 픽셀(200') 사이의 디자인룰 공차 내에 있는 한, 센서 스택(1100')을 포함하는 광전기 변환 소자(120')는 스캔 라인(130')의 적어도 일부와 오버랩할 수 있으며, 이것은 픽셀 필 팩터를 증가시킬 수 있다. 도 11(b) 및 도 11(d)에 도시된 픽셀(200')은 공면 픽셀에 대한 최대 필 팩터 설계 실시예를 예시하고 있지만, 스캔 라인(130')과 오버랩하는 센서 스택(1100')의 부분은 설계 사양에 의해 요구되는 대로 변할 수도 있다. 센서 스택(1100')은 또한 스캔 라인(130')의 일부분 대신에 데이터 라인(140')의 적어도 일부분을 덮을 수 있다. 다른 실시예에서, 데이터 라인이 TFT 소스/드레인 단자와 동일한 금속층 내에서 라우팅되면, 센서 스택(1100')은 스캔 라인(130')의 일부분 및 데이터 라인(140')의 일부분을 모두 덮는다. 이 구조는 또한 필 팩터를 높일 수 있다.
도 12(b) 및도 12(d)에 도시된 바와 같이 그리고 단계 S1440에 따라서, 예컨대, 센서 패시베이션과 같은 다른 패시베이션층(1200')이 픽셀(200')의 이전에 형성된 피처들의 표면 위에 형성될 수 있다. 또한, 도 12(b) 및 도 12(d)에 도시된 바와 같이, 단계 S1445에 따라서, 센서 패시베이션 비아 윈도우(1210')가 예컨대 건식 에칭에 의해 오픈될 수 있다. 데이터 라인(140')이 상부 금속(도시되지 않음)에서 라우팅되면, 부가적인 비아(도시되지 않음) 윈도우가 TFT(800)의 단자를 데이터 라인(140')에 접속시키도록 에칭될 수 있다. 이 경우가 도 12(a) 및 도 12(c)에 도시되어 있는데, 여기서 패시베이션 윈도우(1210)가 (포토다이오드 단자에 직접 접속되지 않은)TFT(800)의 하나의 단자가 상부 금속층에서 라우팅된 데이터 라인(130)에 접속하도록 오픈되어 있다. 도 13(b) 및 도 13(d)는 이전의 비아 개구(1210')를 채우는 상부 금속(1300')을 도시하고 있다. 도 13(a) 및 도 13(c)에 도시된 바와 같이 픽셀(200)에서는 상부 금속층이 데이터 라인(140)과 바이어스 라인(150)을 형성하는데 반해, 픽셀(200')의 경우에는, 단계 S1450에 따라서 TFT 단자(810')와 포토다이오드 단자(1140')의 접속(820')이 형성된다. 본 실시예의 하나의 이점은 (도 13(a) 및 도 13(c)에 도시된)광전기 변환 소자의 상부에서의 바이어스 라인 라우팅이 제거될 수 있다는 것으로, 이것은 필 팩터를 증가시킬 수 있고 포토다이오드의 상부에서의 스트레스를 완화시킬 수 있다.
픽셀(200') 처리는 단계 S1455에 따라서 그리고 공지된 바와 같이, 패시베이션, 평탄화, 반사 방지 코팅, 주변 접속부 형성 등과 같은 부가적인 증착 및 에칭을 계속할 수 있다. 주변 접속부는 전술한 공정 동안 또는 픽셀을 형성한 후에 수행될 수 있다. 또한, 당업자라면 이해할 수 있듯이, 캡슐화를 위해 그리고 형성된 이미징 어레이의 광학 성능을 향상시키기 위해 부가적인 무기 또는 유기 유전층이 증착되어 패턴화될 수 있다. 이미징 어레이 패드 본딩을 위해 ITO와 같은 부가적인 도전체층들이 증착되고 패터닝될 수 있다.
플로팅 노드(160')의 많은 부분이 이제 본 실시예에서 광전기 변환 소자의 상부에 위치하므로, 즉 스캔 라인(130')으로부터 더욱 상부에 위치하므로, 스캔 라인(130')으로부터 이 노드로의 캐패시턴스 커플링의 양이 감소될 수 있다.
도 15는 본 발명에 따른 픽셀(200')의 2×2 타일링을 도시한 것이다. 어레이(1500')의 각 픽셀(200')을 형성하기 위한 공정은 단일 픽셀(200')와 관련하여 전술한 바와 동일하지만, 보다 큰 기판 위에서 확장된다. 어레이(1500')를 형성하는 픽셀(200')은 예컨대 스캔 라인(130'), 데이터 라인(140'), 바이어스 라인(150') 등에 의해 서로 전기적으로 연결될 수 있다. 도 15에 도시된 바와 같이, 데이터 라인(140')의 일부는 인접 픽셀(200')에 대한 TFT 단자의 부분이 된다(도 8(b) 및 도 8(d)에 도시되어 있음).
다른 실시예는 바이어스 라인(150')이 스캔 라인(130')과 동일한 금속층에서 더 이상 라우팅되지 않는 본 발명에 기초한 픽셀 아키텍처를 제공한다. 대신에, 도 16(a) 및 도 16(b)에 도시된 바와 같이 바이어스 라인(150')이 TFT 소스/드레인 금속층에서 라우팅될 수 있다. 이전에 설명한 실시예의 도 6(b) 및 도 15에 도시된 바와 같이, 바이어스 라인(150')은 스캔 라인(130')과 평행하게 라우팅될 수 있다. 그러나, 도 16(a) 및 16(b)에 도시된 바와 같이, 바이어스 라인(150')은 데이터 라인(140')에 평행한 방향으로 라우팅될 수 있다. 또는 전술한 바와 같이, 데이터 라인(140')이 TFT(110')의 소스/드레인 금속과 동일한 층에서 라우팅되지 않으면 바이어스 라인(150')은 스캔 라인(130') 및 데이터 라인(140') 모두에 평행하도록 라우팅될 수 있다.
또한, 보다 넓은 바이어스 라인 또는 메시형 바이어스 라인(예컨대, 평행 및 횡단 모두) 라우팅은 루프 영역을 감소시키며, 이것은 외부 소스에 의한 보다 양호한 EMI 방지를 제공할 수 있다.
이 실시예는 2개의 금속층, 즉 스캔 라인(130') 및 바이어스 라인 라우팅을 위한 TFT(110') 소스/드레인)을 사용할 수 있다. 바이어스 라인을 위한 복수의 금속층 라우팅은 바이어스 라이니 저항을 감소시킬 수 있으며 픽셀들 및 복수의 픽셀을 포함하는 이미지 어레이의 신뢰도를 향상시킬 수 있다. 또한, 메시형 바이어스 라인 라우팅은 열 전도를 향상시키는 것을 도울 수 있으며, 이는 방사 이미저에서 유도된 열을 경감시킬 수 있다. 또한, 메시형 바이어스 라인 라우팅은 바이어스 라인의 주변 접속에서의 부가적인 유현성을 허용할 수 있다. 하부 바이어스 라인 라우팅은 상부 금속층의 과 에칭으로 인한 두꺼운 광전기 변환 소자 위에서의 불량한 스텝 커버리지 및/또는 이미징 어레이 내의 광전기 변환 소자의 상부에서 유도된 스트레스를 해결할 수 있다. 또한, 데이터 라인 캐패시턴스를 감소시키기 위해, 바이어스 라인(150')과 데이터 라인(140') 사이의 갭을 확대하고 스캔 라인(130') 근방의 크로스오버 영역을 감소시키도록 바이어스 라인 폭이 감소될 수 있다.
도 17(a) 및 도 17(b)에 도시된 바와 같이, 바이어스 라인(150') 및 바이어스 전극(620')이 도 6(a) 및 6(d)에 도시된 것과 유사한 방식으로 증착될 수 있다. 그러나, 도 17(a) 및 도 17(b)에서, TFT 단자(800', 810')가 형성되는 단계에서 (예컨대, 부가적인 금속층(1000')과 유사한)이전에 형성된 바이어스 전극(620') 근방에 다른 금속층이 증착될 수 있다. 또한, 이 단계에서, (스캔 라인(130')의 일부를 횡단하는)제 2 바이어스 라인(150')이 형성될 수 있다. 따라서, 도 18(a) 및 도 18(b)에 도시된 바와 같이, 바이어스 전극(620')이 2개의 금속층 및 2개의 바이어스 라인(150'), 즉 스캔 라인(130')의 부분에 평행한 하나의 바이어스 라인(150') 및 스캔 라인(130')의 부분을 횡단하는 하나의 바이어스 라인(150')을 포함한다.
본 발명은 도면에 도시된 실시예로 그 범위가 한정되지 않음에 유의하라.
이상, 하나 이상의 실시예를 이용하여 본 발명을 설명하였지만, 첨부한 청구범위의 사상 및 범주로보터 벗어나지 않고 이들 예에 수정 및 변경이 이루어질 수도 있다. 예컨대, 방사 이미징 시스템에 다양한 픽셀 실시예들이 사용될 수 있다. 예시적인 방사 이미징 시스템은 어레이, 구동 회로, 판독 회로 및 형광 스크린에서 복수의 다양한 픽셀 실시예를 포함할 수 있다. 광원이 또한 포함될 수 있다.
또한, 여러 실시예들 중 하나에 대해 본 발명의 특정 피처를 개시하였지만, 그러한 피처는 임의의 주어진 또는 특정 기능을 위해 희망되거나 바람직할 수 있는 다른 실시예들의 하나 이상의 다른 피처들과 연결될 수 있다. 또한, 상세한 설명 및 청구범위에서 용어 "포함", "갖는" 또는 이들의 변형이 사용될 때, 그러한 용어는 포함한다는 것을 포괄적으로 나타낸다. "적어도 하나"라는 용어는 리스트된 항목들 중 하나 이상이 선택될 수 있다는 것을 의미하도록 사용된다.
또한, 상세한 설명 및 청구범위에서, 2개의 재료와 관련하여 사용된 "상(on)", 즉 다른 하나 "상의" 하나란 용어는 이들 재료 사이에 적어도 일부 접촉이 있음을 의미하는 반면에, "위(over)"란 이들 재료들이 용어는 근접해 있지만 하나 이상의 추가 개재물이 있어서 접촉이 가능하지만 요구되지는 않는다는 것을 의미한다. "상" 및 "위" 모두 어떠한 방향성을 암시하지는 않는다. "부합(conformal)"이란 용어는 하부 재료의 모서리가 부합 재료에 의해 유지되는 코팅 재료를 나타낸다. "약(about)"이란 용어는 리스트된 값의 변경이 개시된 실시예에 대한 공정 또는 구조의 부적합 결과를 가져오지 않는 한 그 값이 다소 변경될 수 있음을 나타낸다. 마지막으로, "예시적"이란 용어는 그것이 이상적임을 의미하기 보다는 일례로서 사용된다는 것을 의미한다. 본 발명의 다른 실시예들은 본 명세서에 개시된 본 발명의 사양 및 실시를 고려하면 당업자에게 명확할 것이다. 본 명세서 및 예들은 단지 예시적인 것일 뿐이며, 본 발명의 진정한 범위 및 사상은 첨부한 청구범위에 의해 제시된다.
100 : 센서 픽셀
110, 110' : 스위칭 소자(TFT)
120 : 광전기 변환 소자
130, 130' : 스캔 라인
140, 140' : 데이터 라인
150, 150' : 바이어스 라인
160 : 플로팅 노드
200, 200' : 공면 픽셀
210 : 수직 집적형 픽셀
220, 220' : 기판
230 : 층간 절연 재료층
300 : 광감 영역
400 : 디바이스 영역
610, 610' : 게이트 전극
620' : 바이어스 전극
700' : TFT 게이트 절연층
710' : TFT 활성층
720' : 도핑된 접촉층
800', 810' : 단자
900' : 패시베이션층
1000' : 금속층
1100' : 센서 스택
1140' : 상부 전극
110, 110' : 스위칭 소자(TFT)
120 : 광전기 변환 소자
130, 130' : 스캔 라인
140, 140' : 데이터 라인
150, 150' : 바이어스 라인
160 : 플로팅 노드
200, 200' : 공면 픽셀
210 : 수직 집적형 픽셀
220, 220' : 기판
230 : 층간 절연 재료층
300 : 광감 영역
400 : 디바이스 영역
610, 610' : 게이트 전극
620' : 바이어스 전극
700' : TFT 게이트 절연층
710' : TFT 활성층
720' : 도핑된 접촉층
800', 810' : 단자
900' : 패시베이션층
1000' : 금속층
1100' : 센서 스택
1140' : 상부 전극
Claims (28)
- 광전기 변환 소자, 스위칭 소자, 스캔 라인, 데이터 라인, 바이어스 라인 및 바이어스 전극을 포함하는 픽셀로서,
상기 스캔 라인, 상기 바이어스 라인 및 상기 바이어스 전극은 상기 바이어스 전극과 상기 바이어스 라인이 전기적으로 접속되도록 하나의 금속 처리 단계 동안에 기판의 표면에 인접하여 동시에 형성되고, 상기 바이어스 라인은 상기 스캔 라인에 평행하며, 상기 스캔 라인은 게이트 전극을 포함하고,
상기 스위칭 소자는 상기 기판의 표면에 인접하며,
상기 스캔 라인과 상기 바이어스 라인을 포함하는 상기 기판의 전체 표면 위에 게이트 절연층이 있고,
상기 기판의 전체 표면 위에 패시베이션층이 배치되며,
상기 게이트 절연층과 상기 패시베이션층은 상기 바이어스 전극 위의 접촉 윈도우를 포함하고,
적어도 상기 바이어스 라인 위에 금속층이 있고 상기 금속층은 상기 바이어스 전극을 덮으며, 상기 금속층은 상기 광전기 변환 소자의 제 1 단자를 포함하고 상기 접촉 윈도우를 통해 상기 바이어스 전극에 전기적으로 접속되며,
상기 데이터 라인은 상기 광전기 변환 소자로부터의 전하 캐리어를 위한 경로를 제공하고,
상기 스위칭 소자는 제 1 단자와, 상기 데이터 라인에 전기적으로 접속된 제 2 단자와, 상기 게이트 전극을 포함하고,
상기 스위칭 소자의 상기 제 1 단자와 상기 제 2 단자는 상기 게이트 전극으로의 상기 스캔 라인을 통한 스캔 신호에 기초하여 전기적으로 연결되며,
상기 광전기 변환 소자의 제 2 단자는 상기 스위칭 소자의 제 1 단자에 전기적으로 연결되고,
상기 광전기 변환 소자는 자신의 제 1 단자와 제 2 단자 사이에 반도체층을 포함하는
픽셀.
- 제 1 항에 있어서,
상기 스캔 라인의 금속층과 상이한 금속층 내에 형성되며 상기 스캔 라인을 횡단하는 제 2 바이어스 라인을 더 포함하되, 상기 스캔 라인을 횡단하는 제 2 바이어스 라인은 상기 바이어스 전극에 전기적으로 접속되는
픽셀.
- 제 1 항에 있어서,
상기 픽셀의 필 팩터(a fill factor)는 70% 내지 89%인
픽셀.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 바이어스 라인은 상기 스캔 라인보다 더 넓은
픽셀.
- 제 1 항에 있어서,
상기 광전기 변환 소자는 n-i-p 포토다이오드, p-n 접합 포토다이오드, MIS 포토센서 및 포토트랜지스터로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 1 항에 있어서,
상기 스위칭 소자는 MOS 박막 트랜지스터, 접합 전계 효과 트랜지스터, 완전 공핍형(fully-depleted) SOI 트랜지스터, 부분 공핍형(partially-depleted) SOI 트랜지스터, SiOG 트랜지스터, 벌크 MOS 트랜지스터, 및 바이폴라 트랜지스터로 이루어진 그룹으로부터 선택되는
픽셀. - 제 1 항에 있어서,
상기 광전기 변환 소자는 적어도 하나의 반도체층을 포함하고, 상기 적어도 하나의 반도체층은 비정질(amorphous) 실리콘, 마이크로 결정(micro-crystalline) 실리콘, 다결정(poly-crystalline) 실리콘, 단결정(single-crystal) 실리콘, 유기 반도체 및 금속 산화물 반도체로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 1 항에 있어서,
상기 스위칭 소자는 적어도 하나의 반도체층을 포함하고, 상기 적어도 하나의 반도체층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, 단결정 실리콘, 유기 반도체 및 금속 산화물 반도체로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 1 항에 있어서,
상기 광전기 변환 소자의 제 1 단자는 캐소드이고, 상기 광전기 변환 소자의 제 2 단자는 애노드인
픽셀.
- 제 1 항에 있어서,
상기 광전기 변환 소자의 제 1 단자는 애노드이고, 상기 광전기 변환 소자의 제 2 단자는 캐소드인
픽셀.
- 제 2 항에 있어서,
상기 바이어스 전극과 상기 광전기 변환 소자의 제 1 단자 사이에 부가적인 금속층을 더 포함하되, 상기 부가적인 금속층은 상기 스캔 라인을 횡단하는 제 2 바이어스 라인을 포함하는
픽셀.
- 이미징 어레이로서,
제 1 항에 따른 픽셀을 복수 개 포함하되,
상기 복수 개의 픽셀은 행 및 열로 전기적으로 접속되고, 상기 스캔 라인은 제 1의 복수 개의 픽셀에 전기적으로 연결되고 상기 바이어스 라인은 제 2의 복수 개의 픽셀에 전기적으로 연결되는
이미징 어레이.
- 광전기 변환 소자, 스위칭 소자, 스캔 라인, 데이터 라인, 바이어스 라인 및 바이어스 전극을 포함하는 픽셀로서,
상기 스캔 라인, 상기 바이어스 라인, 및 상기 바이어스 전극은 상기 바이어스 전극과 상기 바이어스 라인이 전기적으로 접속되도록 하나의 금속 처리 단계 동안에 기판의 표면에 인접하여 동시에 형성되고, 상기 바이어스 라인은 상기 스캔 라인의 일부를 횡단하며, 상기 스캔 라인은 게이트 전극을 포함하고,
상기 스위칭 소자는 상기 기판의 표면에 인접하며,
상기 스캔 라인과 상기 바이어스 라인을 포함하는 상기 기판의 전체 표면 위에 게이트 절연층이 있고,
상기 기판의 전체 표면 위에 패시베이션층이 배치되며,
상기 게이트 절연층과 상기 패시베이션층은 상기 바이어스 전극 위의 접촉 윈도우를 포함하고,
적어도 상기 바이어스 라인 위에 금속층이 있고 상기 금속층은 상기 바이어스 전극을 덮으며, 상기 금속층은 상기 광전기 변환 소자의 제 1 단자를 포함하고 상기 접촉 윈도우를 통해 상기 바이어스 전극에 전기적으로 접속되며,
상기 데이터 라인은 상기 광전기 변환 소자로부터의 전하 캐리어를 위한 경로를 제공하고,
상기 스위칭 소자는 제 1 단자와, 상기 데이터 라인에 전기적으로 접속된 제 2 단자와, 상기 게이트 전극을 포함하고,
상기 스위칭 소자의 상기 제 1 단자와 상기 제 2 단자는 상기 게이트 전극으로의 상기 스캔 라인을 통한 스캔 신호에 기초하여 전기적으로 연결되며,
상기 광전기 변환 소자의 제 2 단자는 상기 스위칭 소자의 제 1 단자에 전기적으로 연결되고,
상기 광전기 변환 소자는 자신의 제 1 단자와 제 2 단자 사이에 반도체층을 포함하는
픽셀.
- 삭제
- 제 16 항에 있어서,
상기 바이어스 라인은 상기 스캔 라인보다 더 넓은
픽셀.
- 제 16 항에 있어서,
상기 광전기 변환 소자는 n-i-p 포토다이오드, p-n 접합 포토다이오드, MIS 포토센서 및 포토트랜지스터로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 16 항에 있어서,
상기 스위칭 소자는 MOS 박막 트랜지스터, 접합 전계 효과 트랜지스터, 완전 공핍형(fully-depleted) SOI 트랜지스터, 부분 공핍형(partially-depleted) SOI 트랜지스터, SiOG 트랜지스터, 벌크 MOS 트랜지스터, 및 바이폴라 트랜지스터로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 16 항에 있어서,
상기 광전기 변환 소자는 적어도 하나의 반도체층을 포함하고, 상기 적어도 하나의 반도체층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, 단결정 실리콘, 유기 반도체 및 금속 산화물 반도체로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 16 항에 있어서,
상기 스위칭 소자는 적어도 하나의 반도체층을 포함하고, 상기 적어도 하나의 반도체층은 비정질 실리콘, 마이크로 결정 실리콘, 다결정 실리콘, 단결정 실리콘, 유기 반도체 및 금속 산화물 반도체로 이루어진 그룹으로부터 선택되는
픽셀.
- 제 16 항에 있어서,
상기 광전기 변환 소자의 제 1 단자는 캐소드이고, 상기 광전기 변환 소자의 제 2 단자는 애노드인
픽셀.
- 제 16 항에 있어서,
상기 광전기 변환 소자의 제 1 단자는 애노드이고, 상기 광전기 변환 소자의 제 2 단자는 캐소드인
픽셀.
- 삭제
- 이미징 어레이로서,
제 16 항에 따른 픽셀을 복수 개 포함하되,
상기 복수 개의 픽셀은 행 및 열로 전기적으로 접속되고, 상기 스캔 라인은 제 1의 복수 개의 픽셀에 전기적으로 연결되고 상기 바이어스 라인은 제 2의 복수 개의 픽셀에 전기적으로 연결되는
이미징 어레이.
- 방사선 이미징 시스템(radiation imaging system)으로서,
제 1 항에 따른 복수의 픽셀과, 구동 회로와, 판독 회로를 포함하는 적어도 하나의 이미징 어레이와,
방사선을 상기 복수의 픽셀에 인접하는 광으로 변환하도록 구성된 형광 스크린(a phosphor screen)을 포함하는
방사선 이미징 시스템.
- 제 27 항에 있어서,
상기 방사선을 생성하는 방사선원을 더 포함하는
방사선 이미징 시스템.
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