JP2003209239A - 性能強化構造を備えるイメージセンサ - Google Patents
性能強化構造を備えるイメージセンサInfo
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Abstract
(57)【要約】
【課題】 クロストークが低く、光の吸収度が高いＣＭ
ＯＳイメージセンサを提供する。 【解決手段】 画素接触パッド１１３の上方を光センサ
層の内部に延びる不活性化壁２１０を含み、これらの画
素接触パッド１１３どうしが絶縁されてクロストークを
低減するイメージセンサが開示される。１実施形態で
は、負のバイアスを印加されてクロストークを防ぐとと
もに、任意に接触パッドの下部にまで延び、画素の容量
を高める金属構造が、隣接する画素を分離する界面領域
の下部に設けられている。１実施形態では、下部アモル
ファスシリコンフォトダイオード層にｐ型ドーパントが
含まれず、さらなるフォトダイオード材料が開示されて
いる。
ＯＳイメージセンサを提供する。 【解決手段】 画素接触パッド１１３の上方を光センサ
層の内部に延びる不活性化壁２１０を含み、これらの画
素接触パッド１１３どうしが絶縁されてクロストークを
低減するイメージセンサが開示される。１実施形態で
は、負のバイアスを印加されてクロストークを防ぐとと
もに、任意に接触パッドの下部にまで延び、画素の容量
を高める金属構造が、隣接する画素を分離する界面領域
の下部に設けられている。１実施形態では、下部アモル
ファスシリコンフォトダイオード層にｐ型ドーパントが
含まれず、さらなるフォトダイオード材料が開示されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、イメージセンサに
関し、より詳細には、フォトダイオード層を利用するイ
メージセンサに関する。
関し、より詳細には、フォトダイオード層を利用するイ
メージセンサに関する。
【０００２】
【従来の技術】例えばビデオカメラに用いられる固体イ
メージセンサは、現在、電荷結合素子（ＣＣＤ）及びＣ
ＭＯＳイメージセンサを含む多くの形態で実現されてい
る。これらのイメージセンサは、画素の２次元アレイに
基づいている。各画素は、光画像の一部を電子信号に変
換することができる検知素子を含む。これらの電子信号
を使用し、例えば液晶ディスプレイ（ＬＣＤ）または陰
極線管（ＣＲＴ）に光画像を生成する。
メージセンサは、現在、電荷結合素子（ＣＣＤ）及びＣ
ＭＯＳイメージセンサを含む多くの形態で実現されてい
る。これらのイメージセンサは、画素の２次元アレイに
基づいている。各画素は、光画像の一部を電子信号に変
換することができる検知素子を含む。これらの電子信号
を使用し、例えば液晶ディスプレイ（ＬＣＤ）または陰
極線管（ＣＲＴ）に光画像を生成する。
【０００３】ＣＭＯＳイメージセンサがまず１９６７年
に現れたが、ＣＣＤが１９７０年の発明以来、一般に普
及している。ＣＭＯＳ及びＣＣＤのいずれの固体イメー
ジセンサも、シリコンが光に晒される際の電気的応答に
依存している。スペクトルの可視及び近赤外線（ＩＲ）
領域において、光子は十分なエネルギを有し、シリコン
内に自由なキャリアを生成する。解放される電子の数は
光の強度に比例する。ＣＭＯＳとＣＣＤの技術はいずれ
も同じ一般的な物理特性を使用するが、すべてのアナロ
グＣＣＤは、ダイナミックレンジがより優れ、固定パタ
ーンノイズ（ＦＰＮ）が低く、光に対する感度が高いた
めに視覚アプリケーションにおいて優位を占めている。
に現れたが、ＣＣＤが１９７０年の発明以来、一般に普
及している。ＣＭＯＳ及びＣＣＤのいずれの固体イメー
ジセンサも、シリコンが光に晒される際の電気的応答に
依存している。スペクトルの可視及び近赤外線（ＩＲ）
領域において、光子は十分なエネルギを有し、シリコン
内に自由なキャリアを生成する。解放される電子の数は
光の強度に比例する。ＣＭＯＳとＣＣＤの技術はいずれ
も同じ一般的な物理特性を使用するが、すべてのアナロ
グＣＣＤは、ダイナミックレンジがより優れ、固定パタ
ーンノイズ（ＦＰＮ）が低く、光に対する感度が高いた
めに視覚アプリケーションにおいて優位を占めている。
【０００４】ところが、より最近になってＣＭＯＳが人
気を得ている。ＣＭＯＳイメージセンサはＣＭＯＳ技術
における進歩の恩恵を受け、ＣＣＤ撮像素子に優る利点
を提供するようになった。収縮リソグラフィー（ｓｈｒ
ｉｎｋｉｎｇ ｌｉｔｈｏｇｒａｐｈｙ）及び進歩した
信号処理アルゴリズムにより、十分に確立したＣＭＯＳ
技術を使用して生成される１チップ上のセンサアレイ、
アレイ制御及び画像処理の基礎が形成される。通常、セ
ンサアレイはチップの選択された領域に形成され、アレ
イ制御及び画像処理回路はこのセンサアレイの周囲に形
成される。１つのセンサアレイの各ＣＭＯＳイメージセ
ンサ画素は、光センサを含む。この光センサは、シリコ
ンチップ基板の選択された領域にｎ型のドーパントを拡
散させ、さらに１つ以上のＦＥＴスイッチと増幅器を、
対応するアドレス線とともに、拡散光センサの周囲に沿
って形成される。これらの素子はすべて、制御及び画像
処理回路の生成に利用される同一のＣＭＯＳ技術を用い
て形成される。一般的なＣＭＯＳ画素のサイズは、５−
１５ミクロンで、ＣＣＤイメージセンサに要求されるよ
り低いバイアス電圧を要求する。したがって、センサア
レイと、アレイ制御及び画像処理回路を単一のチップに
集積し、より低いバイアス電圧を使用すれば、ＣＭＯＳ
イメージセンサは、ＣＣＤイメージセンサに比べて一般
にコスト及び消費電力が低くなる。
気を得ている。ＣＭＯＳイメージセンサはＣＭＯＳ技術
における進歩の恩恵を受け、ＣＣＤ撮像素子に優る利点
を提供するようになった。収縮リソグラフィー（ｓｈｒ
ｉｎｋｉｎｇ ｌｉｔｈｏｇｒａｐｈｙ）及び進歩した
信号処理アルゴリズムにより、十分に確立したＣＭＯＳ
技術を使用して生成される１チップ上のセンサアレイ、
アレイ制御及び画像処理の基礎が形成される。通常、セ
ンサアレイはチップの選択された領域に形成され、アレ
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成される。１つのセンサアレイの各ＣＭＯＳイメージセ
ンサ画素は、光センサを含む。この光センサは、シリコ
ンチップ基板の選択された領域にｎ型のドーパントを拡
散させ、さらに１つ以上のＦＥＴスイッチと増幅器を、
対応するアドレス線とともに、拡散光センサの周囲に沿
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処理回路の生成に利用される同一のＣＭＯＳ技術を用い
て形成される。一般的なＣＭＯＳ画素のサイズは、５−
１５ミクロンで、ＣＣＤイメージセンサに要求されるよ
り低いバイアス電圧を要求する。したがって、センサア
レイと、アレイ制御及び画像処理回路を単一のチップに
集積し、より低いバイアス電圧を使用すれば、ＣＭＯＳ
イメージセンサは、ＣＣＤイメージセンサに比べて一般
にコスト及び消費電力が低くなる。
【０００５】しかしながら、シリコン基板に形成された
感光素子（フォトダイオード）を含む従来のＣＭＯＳイ
メージセンサにはいくつかの技術的な欠点がある。特
に、シリコン基板を使用して感光素子を形成するために
は、通常、この感光素子の周囲に、アクセストランジス
タ、金属信号線及びその他の構造体を形成する必要があ
り、このために感度が低くなる。これは、基板のかなり
の部分を金属線及び他の素子が覆い、感光素子の形成に
用いることができないためである。さらに、シリコン基
板においてキャリアの拡散長が長いために、隣接する画
素間にクロストークが発生し、空間解像度が低くなる。
感光素子（フォトダイオード）を含む従来のＣＭＯＳイ
メージセンサにはいくつかの技術的な欠点がある。特
に、シリコン基板を使用して感光素子を形成するために
は、通常、この感光素子の周囲に、アクセストランジス
タ、金属信号線及びその他の構造体を形成する必要があ
り、このために感度が低くなる。これは、基板のかなり
の部分を金属線及び他の素子が覆い、感光素子の形成に
用いることができないためである。さらに、シリコン基
板においてキャリアの拡散長が長いために、隣接する画
素間にクロストークが発生し、空間解像度が低くなる。
【０００６】ＡＳＩＣの薄膜（ＴＦＡ）技術を利用して
製造されたＣＭＯＳイメージセンサが最近紹介され、従
来のＣＭＯＳイメージセンサより高い性能が提供されて
いる。ＴＦＡタイプのＣＭＯＳセンサにおいては、感光
性（センサ）材料、例えばアモルファスシリコン（ａ−
Ｓｉ：Ｈ）が、画素アレイ（すなわち、アクセストラン
ジスタと金属信号線）の上面に蒸着されている。このよ
うに、画素電子部をフォトダイオード（センサ）材料の
下部に配置することにより、光検出に利用できる領域を
大きくすることができる。感光材料層は、透明な連続す
るバイアス層（例えば、酸化インジウム錫（ＩＴＯ））
と、アレイの各画素に対応する個別の接触パッド（すな
わち金属電極）との間に挟まれている。各画素の接触パ
ッドは、画素電子回路（例えば、増幅器及び１つ以上の
アクセス／リセットトランジスタ）に接続されている。
動作においては、連続バイアス層によってバイアス電圧
がセンサ材料に印加され、この感光材料を介して、連続
バイアス層と個別画素接触パッドとの間に電位が生じ
る。感光材料を通過する光が電子を解放し、この電子に
より画素接触パッドと連続バイアス層との間に電流が発
生し、この結果、画素接触パッドに蓄積された電荷が変
化する。各画素のアクセストランジスタは周期的にオン
し、その画素において作成された信号を、アレイの周囲
に配置された信号処理電子部に送る。送られる信号は、
画素接触パッドに存在する電荷の変化に比例する。この
変化は、さらに、その画素のセンサ材料に照射する光の
量に比例する。ＴＦＡタイプのＣＭＯＳセンサの利点
は、画素領域のほぼ全体が光検出領域であり、照射され
た基板におけるキャリアの拡散及び素子の相互干渉がな
くなることである。この画素構造は、いわゆる「高充填
比アプローチ（ｈｉｇｈ ｆｉｌｌ ｆａｃｔｏｒ ａ
ｐｐｒｏａｃｈ）」を使用する、ａ−Ｓｉ：Ｈ大面積ア
レイに用いられるのと実質的に同じである。このアプロ
ーチでは、連続するａ−Ｓｉ：Ｈフォトダイオードがア
ドレシング電子部の上部に配置されている（例えば、
Ｒ．Ａ．ストリート他（Ｒ．Ａ． Ｓｔｒｅｅｔ ｅｔ
ａｌ．）、ＭＲＳ Ｓｙｍｐ．Ｐｒｏｃ． Ｖｏｌ．
３７７， ７５７， １９９５； さらに”Ｌａｙｅ
ｒｅｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｐｈｏｔｏｄｉｏｄ
ｅ Ｓｅｎｓｏｒ Ａｒｒａｙ”と題するリチャードウ
ェイスフィールド（ＲｉｃｈａｒｄＷｅｉｓｆｉｅｌ
ｄ）に付与された米国特許第５，６１９，０３３号を参
照のこと）。ａ−Ｓｉ：Ｈフォトダイオードを含むＣＭ
ＯＳセンサが、ボウム他（Ｂｏｈｍ ｅｔ ａｌ．）の
文献（例えば、ＭＲＳ Ｓｙｍｐ． Ｐｒｏｃ． Ｖｏ
ｌ． ５０７， ３２７， １９９８）に記載されてい
る。
製造されたＣＭＯＳイメージセンサが最近紹介され、従
来のＣＭＯＳイメージセンサより高い性能が提供されて
いる。ＴＦＡタイプのＣＭＯＳセンサにおいては、感光
性（センサ）材料、例えばアモルファスシリコン（ａ−
Ｓｉ：Ｈ）が、画素アレイ（すなわち、アクセストラン
ジスタと金属信号線）の上面に蒸着されている。このよ
うに、画素電子部をフォトダイオード（センサ）材料の
下部に配置することにより、光検出に利用できる領域を
大きくすることができる。感光材料層は、透明な連続す
るバイアス層（例えば、酸化インジウム錫（ＩＴＯ））
と、アレイの各画素に対応する個別の接触パッド（すな
わち金属電極）との間に挟まれている。各画素の接触パ
ッドは、画素電子回路（例えば、増幅器及び１つ以上の
アクセス／リセットトランジスタ）に接続されている。
動作においては、連続バイアス層によってバイアス電圧
がセンサ材料に印加され、この感光材料を介して、連続
バイアス層と個別画素接触パッドとの間に電位が生じ
る。感光材料を通過する光が電子を解放し、この電子に
より画素接触パッドと連続バイアス層との間に電流が発
生し、この結果、画素接触パッドに蓄積された電荷が変
化する。各画素のアクセストランジスタは周期的にオン
し、その画素において作成された信号を、アレイの周囲
に配置された信号処理電子部に送る。送られる信号は、
画素接触パッドに存在する電荷の変化に比例する。この
変化は、さらに、その画素のセンサ材料に照射する光の
量に比例する。ＴＦＡタイプのＣＭＯＳセンサの利点
は、画素領域のほぼ全体が光検出領域であり、照射され
た基板におけるキャリアの拡散及び素子の相互干渉がな
くなることである。この画素構造は、いわゆる「高充填
比アプローチ（ｈｉｇｈ ｆｉｌｌ ｆａｃｔｏｒ ａ
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レイに用いられるのと実質的に同じである。このアプロ
ーチでは、連続するａ−Ｓｉ：Ｈフォトダイオードがア
ドレシング電子部の上部に配置されている（例えば、
Ｒ．Ａ．ストリート他（Ｒ．Ａ． Ｓｔｒｅｅｔ ｅｔ
ａｌ．）、ＭＲＳ Ｓｙｍｐ．Ｐｒｏｃ． Ｖｏｌ．
３７７， ７５７， １９９５； さらに”Ｌａｙｅ
ｒｅｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｐｈｏｔｏｄｉｏｄ
ｅ Ｓｅｎｓｏｒ Ａｒｒａｙ”と題するリチャードウ
ェイスフィールド（ＲｉｃｈａｒｄＷｅｉｓｆｉｅｌ
ｄ）に付与された米国特許第５，６１９，０３３号を参
照のこと）。ａ−Ｓｉ：Ｈフォトダイオードを含むＣＭ
ＯＳセンサが、ボウム他（Ｂｏｈｍ ｅｔ ａｌ．）の
文献（例えば、ＭＲＳ Ｓｙｍｐ． Ｐｒｏｃ． Ｖｏ
ｌ． ５０７， ３２７， １９９８）に記載されてい
る。
【０００７】
【特許文献１】米国特許第５，６１９，０３３号
【非特許文献１】Ｒ．Ａ．ストリート他著「ＭＲＳ Ｓ
ｙｍｐ．Ｐｒｏｃ． Ｖｏｌ．３７７， ７５７， １
９９５」
ｙｍｐ．Ｐｒｏｃ． Ｖｏｌ．３７７， ７５７， １
９９５」
【非特許文献２】ボウム他著「ＭＲＳ Ｓｙｍｐ． Ｐ
ｒｏｃ． Ｖｏｌ． ５０７，３２７， １９９８」
ｒｏｃ． Ｖｏｌ． ５０７，３２７， １９９８」
【０００８】
【発明が解決しようとする課題】ＴＦＡタイプのＣＭＯ
Ｓイメージセンサは、従来の基板ベースのフォトダイオ
ードセンサに優る重要な効果を提供するが、イメージセ
ンサの性能を最適化するためにさらなる改良が求められ
ている。例えば、ＴＦＡタイプのセンサに用いられる連
続センサ材料層による隣接する画素間の信号漏れは、セ
ンサの空間解像度を減少させる重大な問題である。さら
に、ＴＦＡタイプのＣＭＯＳイメージセンサの感度は、
ＩＴＯバイアス層からの光の反射により、または電流を
生成せずにセンサ材料を通過する光（すなわちセンサ材
料と相互作用して電子を解放しない光）により減少す
る。
Ｓイメージセンサは、従来の基板ベースのフォトダイオ
ードセンサに優る重要な効果を提供するが、イメージセ
ンサの性能を最適化するためにさらなる改良が求められ
ている。例えば、ＴＦＡタイプのセンサに用いられる連
続センサ材料層による隣接する画素間の信号漏れは、セ
ンサの空間解像度を減少させる重大な問題である。さら
に、ＴＦＡタイプのＣＭＯＳイメージセンサの感度は、
ＩＴＯバイアス層からの光の反射により、または電流を
生成せずにセンサ材料を通過する光（すなわちセンサ材
料と相互作用して電子を解放しない光）により減少す
る。
【０００９】したがって、クロストークが低く、光の吸
収が高いＴＦＡタイプのＣＭＯＳイメージセンサが求め
られている。
収が高いＴＦＡタイプのＣＭＯＳイメージセンサが求め
られている。
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るイメージセンサアレイは、行及び列に
配置され、それぞれが接触パッドと該接触パッドに接続
された画素回路とを含む複数の画素と、上端部を有する
不活性化壁により各溝を取り囲むように複数の溝が形成
された不活性化層であって、各画素の接触パッドが該接
触パッドの上部面が前記不活性化壁の上端部より下方に
位置するように対応する溝に設けられた、不活性化層
と、前記不活性化層の上に形成され、前記溝内に延びる
下方部分を有し、各下方部分が対応する画素の接触パッ
ドの上部面に接するセンサ層と、を含むものとする。
に、本発明に係るイメージセンサアレイは、行及び列に
配置され、それぞれが接触パッドと該接触パッドに接続
された画素回路とを含む複数の画素と、上端部を有する
不活性化壁により各溝を取り囲むように複数の溝が形成
された不活性化層であって、各画素の接触パッドが該接
触パッドの上部面が前記不活性化壁の上端部より下方に
位置するように対応する溝に設けられた、不活性化層
と、前記不活性化層の上に形成され、前記溝内に延びる
下方部分を有し、各下方部分が対応する画素の接触パッ
ドの上部面に接するセンサ層と、を含むものとする。
【００１０】また、上記目的を達成するために、本発明
に係るイメージセンサアレイは、第１の接触パッドを有
する第１の画素と、引き延ばされた界面領域によって前
記第１の接触パッドから分離された第２の接触パッドを
有する第２の画素とを含む、複数の画素と、前記複数の
画素上に形成され、前記第１及び第２の接触パッドにそ
れぞれ接触する下方部分を有する連続的なセンサ層と、
前記第１の接触パッドと第２の接触パッドを分離する前
記界面領域の下部に延びる第１の導体を含む、複数の導
体と、を含み、前記複数の導体は低電圧源に接続され、
前記第１の導体が、前記界面領域を越えて前記第１の画
素の第１の接触パッドから前記第２の画素の第２の接触
パッドに流れる電子を防ぐ電界を生成するものとする。
に係るイメージセンサアレイは、第１の接触パッドを有
する第１の画素と、引き延ばされた界面領域によって前
記第１の接触パッドから分離された第２の接触パッドを
有する第２の画素とを含む、複数の画素と、前記複数の
画素上に形成され、前記第１及び第２の接触パッドにそ
れぞれ接触する下方部分を有する連続的なセンサ層と、
前記第１の接触パッドと第２の接触パッドを分離する前
記界面領域の下部に延びる第１の導体を含む、複数の導
体と、を含み、前記複数の導体は低電圧源に接続され、
前記第１の導体が、前記界面領域を越えて前記第１の画
素の第１の接触パッドから前記第２の画素の第２の接触
パッドに流れる電子を防ぐ電界を生成するものとする。
【００１１】また、上記目的を達成するために、本発明
に係るイメージセンサアレイは、行及び列に配置され、
それぞれが接触パッドと該接触パッドに接続された画素
回路とを含む、複数の画素と、前記複数の画素上に形成
され、連続的なドープ領域と該ドープ領域の下方に位置
する連続的な真正領域とを含み、前記複数の画素の各画
素の接触パッドの上面部に接触する、連続的なアモルフ
ァスシリコン層と、を含むものとする。
に係るイメージセンサアレイは、行及び列に配置され、
それぞれが接触パッドと該接触パッドに接続された画素
回路とを含む、複数の画素と、前記複数の画素上に形成
され、連続的なドープ領域と該ドープ領域の下方に位置
する連続的な真正領域とを含み、前記複数の画素の各画
素の接触パッドの上面部に接触する、連続的なアモルフ
ァスシリコン層と、を含むものとする。
【００１２】
【発明の実施の形態】本発明は、フォトダイオードと画
素回路とのあいだに複雑ではないが確実な接触を提供
し、クロストークを制御し、光の吸収度が高く、かつイ
メージセンサの他の側面を最適化するという、イメージ
センサの構造上の改良に向けられる。本発明の構造的な
改良は、ＣＭＯＳイメージセンサを特に参照して以下に
説明するが、他のタイプ（例えば、非ＣＭＯＳ）のイメ
ージセンサに用いた場合も有益な改良を提供するもので
ある。
素回路とのあいだに複雑ではないが確実な接触を提供
し、クロストークを制御し、光の吸収度が高く、かつイ
メージセンサの他の側面を最適化するという、イメージ
センサの構造上の改良に向けられる。本発明の構造的な
改良は、ＣＭＯＳイメージセンサを特に参照して以下に
説明するが、他のタイプ（例えば、非ＣＭＯＳ）のイメ
ージセンサに用いた場合も有益な改良を提供するもので
ある。
【００１３】本発明のさまざまな態様を、図面を参照し
て説明する。図１は、簡素化したＣＭＯＳイメージセン
サ１００を示す。図２及び図３は、個々の画素接触パッ
ドを分離する不活性化壁（ｐａｓｓｉｖａｔｉｏｎ ｗ
ａｌｌ）を含むＣＭＯＳイメージセンサ１００−Ａの一
般化した画素を示している。図４は、不活性化壁が下部
ｎ型ドーピング領域を通過して延び、ＳｉＯ2とＳｉＯ
Ｎの一方から形成される、本発明の１態様によるａ−Ｓ
ｉ：ＨのＣＭＯＳイメージセンサ１００−Ｂを示す。図
５及び図６は、本発明の別の態様による、不活性化壁及
び画素接触パッドの下部に位置する金属構造体を含むＣ
ＭＯＳイメージセンサ１００−Ｃ及び１００−Ｄをそれ
ぞれ示している。図７は、各画素の下部ｐ型ドープ領域
を省くことによりクロストークを低減する、本発明の別
の態様によるａ−Ｓｉ：ＨＣＭＯＳイメージセンサ１０
０−Ｅを示している。図８、図９及び図１０は、本発明
の別の態様による、光の捕捉を最大化すべくテクスチャ
のある（ｔｅｘｔｕｒｅｄ）ＣＭＯＳイメージセンサ１
００−Ｆを示す。最後に、図１１は、ＣＭＯＳイメージ
センサ１００上に形成された簡略カラーフィルタ構造を
示す。これらの実施形態のそれぞれについて、以下に詳
細に説明する。
て説明する。図１は、簡素化したＣＭＯＳイメージセン
サ１００を示す。図２及び図３は、個々の画素接触パッ
ドを分離する不活性化壁（ｐａｓｓｉｖａｔｉｏｎ ｗ
ａｌｌ）を含むＣＭＯＳイメージセンサ１００−Ａの一
般化した画素を示している。図４は、不活性化壁が下部
ｎ型ドーピング領域を通過して延び、ＳｉＯ2とＳｉＯ
Ｎの一方から形成される、本発明の１態様によるａ−Ｓ
ｉ：ＨのＣＭＯＳイメージセンサ１００−Ｂを示す。図
５及び図６は、本発明の別の態様による、不活性化壁及
び画素接触パッドの下部に位置する金属構造体を含むＣ
ＭＯＳイメージセンサ１００−Ｃ及び１００−Ｄをそれ
ぞれ示している。図７は、各画素の下部ｐ型ドープ領域
を省くことによりクロストークを低減する、本発明の別
の態様によるａ−Ｓｉ：ＨＣＭＯＳイメージセンサ１０
０−Ｅを示している。図８、図９及び図１０は、本発明
の別の態様による、光の捕捉を最大化すべくテクスチャ
のある（ｔｅｘｔｕｒｅｄ）ＣＭＯＳイメージセンサ１
００−Ｆを示す。最後に、図１１は、ＣＭＯＳイメージ
センサ１００上に形成された簡略カラーフィルタ構造を
示す。これらの実施形態のそれぞれについて、以下に詳
細に説明する。
【００１４】図１は、画素１１０のアレイを含む、ＣＭ
ＯＳイメージセンサ１００を示す簡略回路図である。各
画素１１０は、対応する画素回路に接続された接触パッ
ド１１３を有する光センサ１１２を含む。画素回路は、
例えば、増幅器（例えばソースフォロアー）１１４、ア
クセスＦＥＴ１１６及びリセットＦＥＴ１１８を含む。
増幅器１１４は、接触パッド１１３とアクセスＦＥＴ１
１６との間に接続され、アクセスＦＥＴ１１６は対応す
るデータライン１３０に接続されている。リセットＦＥ
Ｔ１１８は、接触パッド１１３とデータライン１３０と
の間に接続されている。走査制御回路１２０は、読出し
動作においては、一連の平行なゲートライン１２５を用
いて一度に１行のアクセスＦＥＴ１１６をオンし、リセ
ット動作においては、リセットライン１２７によりリセ
ットＦＥＴ１１８をオンする。読出し動作中は、各行の
アクセスＦＥＴ１１６がオンしているので、光センサ１
１２の電荷に対応する画像信号が、読出し増幅器１３５
にそれぞれが接続された平行するデータライン１３０に
転送される。リセット動作中は、各センサ１１２の電位
が、次の読出し周期を始めるべくリセットされる。結果
として得られる各行の増幅信号が並列直列変換器または
マルチプレクサ１４０によって多重化され、その後アナ
ログディジタル変換器またはディジタイザ１５０に送ら
れる。なお、走査制御回路１２０、読出し増幅器１３
５、マルチプレクサ１４０及びディジタイザ１５０は、
従来のＣＭＯＳ技術を用いて、画素１１０のアレイ形成
に使用されるのと同じ基板（チップ）上に形成されてい
る。
ＯＳイメージセンサ１００を示す簡略回路図である。各
画素１１０は、対応する画素回路に接続された接触パッ
ド１１３を有する光センサ１１２を含む。画素回路は、
例えば、増幅器（例えばソースフォロアー）１１４、ア
クセスＦＥＴ１１６及びリセットＦＥＴ１１８を含む。
増幅器１１４は、接触パッド１１３とアクセスＦＥＴ１
１６との間に接続され、アクセスＦＥＴ１１６は対応す
るデータライン１３０に接続されている。リセットＦＥ
Ｔ１１８は、接触パッド１１３とデータライン１３０と
の間に接続されている。走査制御回路１２０は、読出し
動作においては、一連の平行なゲートライン１２５を用
いて一度に１行のアクセスＦＥＴ１１６をオンし、リセ
ット動作においては、リセットライン１２７によりリセ
ットＦＥＴ１１８をオンする。読出し動作中は、各行の
アクセスＦＥＴ１１６がオンしているので、光センサ１
１２の電荷に対応する画像信号が、読出し増幅器１３５
にそれぞれが接続された平行するデータライン１３０に
転送される。リセット動作中は、各センサ１１２の電位
が、次の読出し周期を始めるべくリセットされる。結果
として得られる各行の増幅信号が並列直列変換器または
マルチプレクサ１４０によって多重化され、その後アナ
ログディジタル変換器またはディジタイザ１５０に送ら
れる。なお、走査制御回路１２０、読出し増幅器１３
５、マルチプレクサ１４０及びディジタイザ１５０は、
従来のＣＭＯＳ技術を用いて、画素１１０のアレイ形成
に使用されるのと同じ基板（チップ）上に形成されてい
る。
【００１５】図２及び図３は、ＣＭＯＳイメージセンサ
１００の第１の実施形態を表すＣＭＯＳイメージセンサ
１００−Ａの一部を示す簡略平面図及び側断面図であ
る。より詳細には、図２及び図３は、本発明の第１の態
様によってパターニングされた不活性化層を含む例示的
な画素１１０−Ａを示している。図３の断面図は、図２
の切断線２−２にほぼ沿った断面図であり、本発明に関
連する部分のみを示している。
１００の第１の実施形態を表すＣＭＯＳイメージセンサ
１００−Ａの一部を示す簡略平面図及び側断面図であ
る。より詳細には、図２及び図３は、本発明の第１の態
様によってパターニングされた不活性化層を含む例示的
な画素１１０−Ａを示している。図３の断面図は、図２
の切断線２−２にほぼ沿った断面図であり、本発明に関
連する部分のみを示している。
【００１６】図２を参照すると、ＣＭＯＳイメージセン
サ１００−Ａの画素１１０−Ａは、第１の横方向に延び
る一連の第１不活性化壁２１０−Ｈと、第２の横方向に
延びる一連の第２不活性化壁２１０−Ｖとによって一般
的に定められる行及び列のアレイ状に配置されている。
各画素１１０−Ａの長さ及び幅は、適用に応じて、約５
−１５ミクロンである。各不活性化壁２１０の幅もその
適用によって異なるが、一般に０．３ミクロンから２ミ
クロンの間である。ＣＭＯＳイメージセンサ１００−Ａ
の各画素１１０−Ａは、不活性化壁２１０−Ｈ及び２１
０−Ｖにより決定する実質的に正方形の領域内に効果的
に絶縁されている。以後、不活性化壁２１０−Ｈ及び２
１０−Ｖをまとめて不活性化壁２１０と呼ぶ。
サ１００−Ａの画素１１０−Ａは、第１の横方向に延び
る一連の第１不活性化壁２１０−Ｈと、第２の横方向に
延びる一連の第２不活性化壁２１０−Ｖとによって一般
的に定められる行及び列のアレイ状に配置されている。
各画素１１０−Ａの長さ及び幅は、適用に応じて、約５
−１５ミクロンである。各不活性化壁２１０の幅もその
適用によって異なるが、一般に０．３ミクロンから２ミ
クロンの間である。ＣＭＯＳイメージセンサ１００−Ａ
の各画素１１０−Ａは、不活性化壁２１０−Ｈ及び２１
０−Ｖにより決定する実質的に正方形の領域内に効果的
に絶縁されている。以後、不活性化壁２１０−Ｈ及び２
１０−Ｖをまとめて不活性化壁２１０と呼ぶ。
【００１７】図３を参照すると、画素１１０−Ａは、基
板２０１上に形成された、フォトダイオード１１２及び
（図１に関して上述した）対応する画素回路を含む。フ
ォトダイオード１１２は、画素接触パッド１１３と、画
素接触パッド１１３上に位置するセンサ材料２３０の領
域と、連続する透明バイアス層２４０の対応部分とを含
む。従来のＣＭＯＳ処理は、最高５つの金属レベルを使
用するが、これらすべてが画素回路の形成に必要なわけ
ではない。よって、各画素１１０−Ａの画素接触パッド
１１３の形成に、ＣＭＯＳ処理の最上金属レベルを使用
することができる。なお、画素接触パッド１１３の下部
に位置する画素回路を形成するために必要な金属構造
は、ＣＭＯＳ処理の先行する金属層を使用して形成され
る。画素接触パッド１１３の上部には、アモルファスま
たはポリシリコン材料（例えば、ａ−Ｓｉ：Ｈ）で形成
されるセンサ材料２３０の連続層が形成される。このセ
ンサ材料２３０の上部には、透明な導電性バイアス層２
４０（例えばＩＴＯ）が形成される。動作においては、
バイアス層２４０は所定のバイアス電圧（例えば−５
Ｖ）に維持され、所定のリセット電荷がリセットＦＥＴ
１１８（図１参照）を介して接触パッド１１３に印加さ
れ、その後リセットＦＥＴ１１８はオフされて接触パッ
ド１１３を絶縁する。続いて、バイアス層２４０を通過
する光がセンサ材料２３０と作用し、自由電子を生成す
る。これらの自由電子が画素接触パッド１１３とバイア
ス層２４０との間に電流Ａを生成し、これにより、画素
接触パッド１１３の電荷を、センサ材料２３０により
「検知した」光の量に比例する量だけ変化させる。読出
し動作では、アクセストランジスタ１１５がオンし、画
素接触パッド１１３の残留電荷が増幅されて読み出され
る。
板２０１上に形成された、フォトダイオード１１２及び
（図１に関して上述した）対応する画素回路を含む。フ
ォトダイオード１１２は、画素接触パッド１１３と、画
素接触パッド１１３上に位置するセンサ材料２３０の領
域と、連続する透明バイアス層２４０の対応部分とを含
む。従来のＣＭＯＳ処理は、最高５つの金属レベルを使
用するが、これらすべてが画素回路の形成に必要なわけ
ではない。よって、各画素１１０−Ａの画素接触パッド
１１３の形成に、ＣＭＯＳ処理の最上金属レベルを使用
することができる。なお、画素接触パッド１１３の下部
に位置する画素回路を形成するために必要な金属構造
は、ＣＭＯＳ処理の先行する金属層を使用して形成され
る。画素接触パッド１１３の上部には、アモルファスま
たはポリシリコン材料（例えば、ａ−Ｓｉ：Ｈ）で形成
されるセンサ材料２３０の連続層が形成される。このセ
ンサ材料２３０の上部には、透明な導電性バイアス層２
４０（例えばＩＴＯ）が形成される。動作においては、
バイアス層２４０は所定のバイアス電圧（例えば−５
Ｖ）に維持され、所定のリセット電荷がリセットＦＥＴ
１１８（図１参照）を介して接触パッド１１３に印加さ
れ、その後リセットＦＥＴ１１８はオフされて接触パッ
ド１１３を絶縁する。続いて、バイアス層２４０を通過
する光がセンサ材料２３０と作用し、自由電子を生成す
る。これらの自由電子が画素接触パッド１１３とバイア
ス層２４０との間に電流Ａを生成し、これにより、画素
接触パッド１１３の電荷を、センサ材料２３０により
「検知した」光の量に比例する量だけ変化させる。読出
し動作では、アクセストランジスタ１１５がオンし、画
素接触パッド１１３の残留電荷が増幅されて読み出され
る。
【００１８】本願発明者らは、従来のＣＭＯＳイメージ
センサの問題が、隣接する画素接触パッド１１３間の電
流の漏れであると判断した。特に、隣接する画素間で接
触パッドどうしの電圧差が十分に大きいと、隣接する画
素の接触パッド１１３から接触パッドに放電される望ま
しくない電流が発生し、結果として、画像のブレまたは
空間解像度の損失が生じる。
センサの問題が、隣接する画素接触パッド１１３間の電
流の漏れであると判断した。特に、隣接する画素間で接
触パッドどうしの電圧差が十分に大きいと、隣接する画
素の接触パッド１１３から接触パッドに放電される望ま
しくない電流が発生し、結果として、画像のブレまたは
空間解像度の損失が生じる。
【００１９】本発明の１態様によれば、不活性化壁２１
０が各画素接触パッド１１３の周囲に形成されて隣接す
る画素接触パッド間に絶縁を提供することにより、接触
パッド間のクロストークを低減する。図３に示されるよ
うに、不活性化壁２１０は、各接触パッド１１３の上部
面２２５の上方に延びる上端部２２１を有し、画素接触
パッド１１３を取り囲む不活性化壁２１０の各組がその
画素接触パッドを受ける溝（ｔｒｅｎｃｈ）を形成して
いる。１実施形態においては、不活性化壁２１０は、金
属接触パッドに対する貫通孔（ｖｉａｓ）を形成するの
と同じ工程において、絶縁溝を不活性化層にパターニン
グして形成される。その後、画素接触パッド１１３をこ
の溝に蒸着させてパターニングする。あるいは、金属接
触パッドを実質的に平坦な不活性化層上に蒸着させてパ
ターニングした後、さらに不活性化材料を蒸着させ、画
素接触パッド１１３がエッチングストップとして機能す
る既知の技術にしたがってパターニングし、画素接触パ
ッドの上面が露出された溝を形成することにより不活性
化壁２１０を形成することもできる。いずれの場合に
も、各画素接触パッド１１３は、その上部面２２５が、
その接触パッドを取り囲む４つの不活性化壁部分の上端
部２１１より下方に位置するように形成される。各画素
接触パッド１１３は不活性化壁２１０に取り囲まれ、か
つこれにより隣接する画素接触パッドから分離されてい
るので、隣接する画素接触パッド間のクロストークの量
が低減し、イメージセンサの解像度が高まる。
０が各画素接触パッド１１３の周囲に形成されて隣接す
る画素接触パッド間に絶縁を提供することにより、接触
パッド間のクロストークを低減する。図３に示されるよ
うに、不活性化壁２１０は、各接触パッド１１３の上部
面２２５の上方に延びる上端部２２１を有し、画素接触
パッド１１３を取り囲む不活性化壁２１０の各組がその
画素接触パッドを受ける溝（ｔｒｅｎｃｈ）を形成して
いる。１実施形態においては、不活性化壁２１０は、金
属接触パッドに対する貫通孔（ｖｉａｓ）を形成するの
と同じ工程において、絶縁溝を不活性化層にパターニン
グして形成される。その後、画素接触パッド１１３をこ
の溝に蒸着させてパターニングする。あるいは、金属接
触パッドを実質的に平坦な不活性化層上に蒸着させてパ
ターニングした後、さらに不活性化材料を蒸着させ、画
素接触パッド１１３がエッチングストップとして機能す
る既知の技術にしたがってパターニングし、画素接触パ
ッドの上面が露出された溝を形成することにより不活性
化壁２１０を形成することもできる。いずれの場合に
も、各画素接触パッド１１３は、その上部面２２５が、
その接触パッドを取り囲む４つの不活性化壁部分の上端
部２１１より下方に位置するように形成される。各画素
接触パッド１１３は不活性化壁２１０に取り囲まれ、か
つこれにより隣接する画素接触パッドから分離されてい
るので、隣接する画素接触パッド間のクロストークの量
が低減し、イメージセンサの解像度が高まる。
【００２０】図４は、ＣＭＯＳイメージセンサ１００
（図１）の第２の実施形態を表す、ＣＭＯＳイメージセ
ンサアレイ１００−Ｂの一部を示す斜視図である。ＣＭ
ＯＳイメージセンサアレイ１００−Ｂは、画素１１０−
Ｂ１及び隣接する画素１１０−Ｂ２（部分的に示され
る）を含む。イメージセンサアレイ１００−Ｂは、画素
１１０−Ｂ１と１１０−Ｂ２とを分離する不活性化壁３
１０Ａを含む、一連の不活性化壁３１０を含む点におい
て、（図２及び図３に示される）一般化されたセンサア
レイ１００−Ａと同様である。さらに、ＣＭＯＳイメー
ジセンサアレイ１００−Ｂは、特にａ−Ｓｉ：Ｈ層３３
０を含む。ａ−Ｓｉ：Ｈ層３３０は、個別の下部ｎ＋ド
ープ領域３３２−１及び３３２−２と、連続中央非ドー
プ（「ｉ」）領域３３５と連続上部ｐ＋ドープ領域３３
７とを含むｐ−ｉ−ｎフォトダイオード構造を有し、こ
れらの領域はすべて既知の技術にしたがって形成され
る。なお、下部ｎ＋ドープ領域３３２−１と３３２−２
のそれぞれは、対応する金属接触パッド１１３−１と１
１３−２の上に形成される。上述の実施形態の対応する
要素と本質的に同じＣＭＯＳイメージセンサアレイ１０
０−Ｂの他の構成要素は、同様の符号で識別し、これら
の要素の詳細な説明は簡略化のために省く。
（図１）の第２の実施形態を表す、ＣＭＯＳイメージセ
ンサアレイ１００−Ｂの一部を示す斜視図である。ＣＭ
ＯＳイメージセンサアレイ１００−Ｂは、画素１１０−
Ｂ１及び隣接する画素１１０−Ｂ２（部分的に示され
る）を含む。イメージセンサアレイ１００−Ｂは、画素
１１０−Ｂ１と１１０−Ｂ２とを分離する不活性化壁３
１０Ａを含む、一連の不活性化壁３１０を含む点におい
て、（図２及び図３に示される）一般化されたセンサア
レイ１００−Ａと同様である。さらに、ＣＭＯＳイメー
ジセンサアレイ１００−Ｂは、特にａ−Ｓｉ：Ｈ層３３
０を含む。ａ−Ｓｉ：Ｈ層３３０は、個別の下部ｎ＋ド
ープ領域３３２−１及び３３２−２と、連続中央非ドー
プ（「ｉ」）領域３３５と連続上部ｐ＋ドープ領域３３
７とを含むｐ−ｉ−ｎフォトダイオード構造を有し、こ
れらの領域はすべて既知の技術にしたがって形成され
る。なお、下部ｎ＋ドープ領域３３２−１と３３２−２
のそれぞれは、対応する金属接触パッド１１３−１と１
１３−２の上に形成される。上述の実施形態の対応する
要素と本質的に同じＣＭＯＳイメージセンサアレイ１０
０−Ｂの他の構成要素は、同様の符号で識別し、これら
の要素の詳細な説明は簡略化のために省く。
【００２１】層３３０のｐ−ｉ−ｎ構造を有するａ−Ｓ
ｉ：Ｈフォトダイオード構造がイメージセンサに使用さ
れた場合、各画素に対応する下部ｎ＋領域は、クロスト
ークを避けるべく隣接する画素から絶縁されなければな
らない。図４を参照すると、不活性化壁３１０は中央非
ドープ領域３３５内部に延びている（例えば、不活性化
壁３１０Ａの上部面３１１はｎ＋ドープ部分３３２−１
及び３３２−２の上部に位置し、さらに中央非ドープ領
域３３５内に延びている）ことに注目すべきである。し
たがって、不活性化壁３１０の一部が、隣接する各下部
ｎ型ドープ領域の間に設けられることにより必要な絶縁
を提供している。このような絶縁は、既知のパターニン
グ技術を使用して生成できるが、別の方法でも実現でき
る。例えば、画素間にパターニングされた凹部溝を有す
る不活性化層上にｎ＋層を蒸着できる。この薄いｎ＋層
はこれらの溝を完全には覆わないので、さらなるリソグ
ラフィステップによりｎ＋層をパターニングすることな
く、隣接する画素から絶縁された領域３３２が形成され
る。これらの絶縁溝を、接触貫通孔（例えば、貫通孔２
２１）と同時に不活性化層にパターニングすることがで
きる。
ｉ：Ｈフォトダイオード構造がイメージセンサに使用さ
れた場合、各画素に対応する下部ｎ＋領域は、クロスト
ークを避けるべく隣接する画素から絶縁されなければな
らない。図４を参照すると、不活性化壁３１０は中央非
ドープ領域３３５内部に延びている（例えば、不活性化
壁３１０Ａの上部面３１１はｎ＋ドープ部分３３２−１
及び３３２−２の上部に位置し、さらに中央非ドープ領
域３３５内に延びている）ことに注目すべきである。し
たがって、不活性化壁３１０の一部が、隣接する各下部
ｎ型ドープ領域の間に設けられることにより必要な絶縁
を提供している。このような絶縁は、既知のパターニン
グ技術を使用して生成できるが、別の方法でも実現でき
る。例えば、画素間にパターニングされた凹部溝を有す
る不活性化層上にｎ＋層を蒸着できる。この薄いｎ＋層
はこれらの溝を完全には覆わないので、さらなるリソグ
ラフィステップによりｎ＋層をパターニングすることな
く、隣接する画素から絶縁された領域３３２が形成され
る。これらの絶縁溝を、接触貫通孔（例えば、貫通孔２
２１）と同時に不活性化層にパターニングすることがで
きる。
【００２２】本願発明者らは、隣接する画素１１０−Ｂ
１と１１０−Ｂ２とが不活性化壁３１０Ａにより分離さ
れていても、ａ−Ｓｉ：Ｈ層３３０の非ドープ領域３３
５における伝導（ｃｏｎｄｕｃｔｉｏｎ）（矢印Ｂで示
されている）により、多少の信号クロストークが発生す
ると判断した。大面積アレイに対する実験により、本願
発明者は、この横方向の伝導が圧倒的に非ドープ領域３
３５と不活性化壁３１０Ａとの界面において（例えば、
不活性化壁３１０Ａの上部面３１１に沿って）発生する
ことを認めた。さらに、この界面に電子蓄積層が含まれ
る場合に漏れが非常に大きいことも認められた。
１と１１０−Ｂ２とが不活性化壁３１０Ａにより分離さ
れていても、ａ−Ｓｉ：Ｈ層３３０の非ドープ領域３３
５における伝導（ｃｏｎｄｕｃｔｉｏｎ）（矢印Ｂで示
されている）により、多少の信号クロストークが発生す
ると判断した。大面積アレイに対する実験により、本願
発明者は、この横方向の伝導が圧倒的に非ドープ領域３
３５と不活性化壁３１０Ａとの界面において（例えば、
不活性化壁３１０Ａの上部面３１１に沿って）発生する
ことを認めた。さらに、この界面に電子蓄積層が含まれ
る場合に漏れが非常に大きいことも認められた。
【００２３】本発明の別の態様によれば、隣接する画素
１１０−Ｂ１と１１０−Ｂ２間において不活性化壁３１
０の周囲の漏れを最小化するために、不活性化壁３１０
を、従来から使用される窒化シリコンではなく、ＳｉＯ
2とＳｉＯＮとベンゾシクロブテン（ＢＣＢ）のいずれ
かから形成する。本願発明者は、実験により、ＳｉＯ 2
とＳｉＯＮの場合、窒化シリコンより漏れが小さいこと
を確認した。これは、これらの物質の界面状態及び／ま
たは仕事関数によるものであり、これにより界面におけ
る電荷の屈曲（ｃｈａｒｇｅ ｂｅｎｄｉｎｇ）が起こ
ると考えられる。その結果、蓄積する電子の数が減少す
る。
１１０−Ｂ１と１１０−Ｂ２間において不活性化壁３１
０の周囲の漏れを最小化するために、不活性化壁３１０
を、従来から使用される窒化シリコンではなく、ＳｉＯ
2とＳｉＯＮとベンゾシクロブテン（ＢＣＢ）のいずれ
かから形成する。本願発明者は、実験により、ＳｉＯ 2
とＳｉＯＮの場合、窒化シリコンより漏れが小さいこと
を確認した。これは、これらの物質の界面状態及び／ま
たは仕事関数によるものであり、これにより界面におけ
る電荷の屈曲（ｃｈａｒｇｅ ｂｅｎｄｉｎｇ）が起こ
ると考えられる。その結果、蓄積する電子の数が減少す
る。
【００２４】図５及び図６は、ＣＭＯＳイメージセンサ
１００（図１）の第３及び第４実施形態をそれぞれ表
す、ＣＭＯＳイメージセンサアレイ１００−Ｃ及び１０
０−Ｄの一部を示す斜視図である。イメージセンサアレ
イ１００−Ｃ及び１００−Ｄは、ここでは長く延びた界
面領域と一般に呼ばれる領域により互いに実質的に絶縁
された隣接画素を含む。この界面領域には、不活性化材
料または絶縁材料と真正（ドープされない）センサ材料
のいずれかまたはいずれもが含まれる。さらに、上記実
施形態のイメージセンサアレイと同様に、ＣＭＯＳイメ
ージセンサアレイ１００−Ｃ及び１００−Ｄは、バイア
ス層２４０と、隣接する画素の画素接触パッド１１３−
１及び１１３−２との間に挟まれた、連続センサ層（例
えば、ａ−Ｓｉ：Ｈ）を含む。イメージセンサアレイ１
００−Ｃ及び１００−Ｄの、上記実施形態とほぼ同じ要
素は同様の参照番号で識別され、簡素化のためにその説
明を省く。
１００（図１）の第３及び第４実施形態をそれぞれ表
す、ＣＭＯＳイメージセンサアレイ１００−Ｃ及び１０
０−Ｄの一部を示す斜視図である。イメージセンサアレ
イ１００−Ｃ及び１００−Ｄは、ここでは長く延びた界
面領域と一般に呼ばれる領域により互いに実質的に絶縁
された隣接画素を含む。この界面領域には、不活性化材
料または絶縁材料と真正（ドープされない）センサ材料
のいずれかまたはいずれもが含まれる。さらに、上記実
施形態のイメージセンサアレイと同様に、ＣＭＯＳイメ
ージセンサアレイ１００−Ｃ及び１００−Ｄは、バイア
ス層２４０と、隣接する画素の画素接触パッド１１３−
１及び１１３−２との間に挟まれた、連続センサ層（例
えば、ａ−Ｓｉ：Ｈ）を含む。イメージセンサアレイ１
００−Ｃ及び１００−Ｄの、上記実施形態とほぼ同じ要
素は同様の参照番号で識別され、簡素化のためにその説
明を省く。
【００２５】図５を参照すると、ＣＭＯＳイメージセン
サアレイ１００−Ｃは、既に図示して説明した、対応す
る画素回路に接続された接触パッド１１３−１及び１１
３−２をそれぞれが含む隣接する画素１１０−Ｃ１及び
１１０−Ｃ２を含む。画素１１０―Ｃ１及び１１０−Ｃ
２上には、下部領域４３２−１及び４３２−２、真正
（非ドープ）中央領域４３５及び上部（ｐ型）ドープ領
域４３７を有する連続センサ層４３０（例えば、ａ−Ｓ
ｉ：Ｈ）が形成されている。下部領域４３２−１及び４
３２−２は、接触パッド１１３−１及び１１３−２の上
部面に接触し、１実施形態においては、ｎ型のドーパン
トがドープされている。ここで、比較的導電性でない材
料の界面領域Ｇ（すなわち、不活性部分４１０Ａと真正
センサ材料の領域４３５Ａのいずれかまたはいずれも）
が、第１の画素１１０−Ｃ１を第２の画素１１０−Ｃ２
から分離している。
サアレイ１００−Ｃは、既に図示して説明した、対応す
る画素回路に接続された接触パッド１１３−１及び１１
３−２をそれぞれが含む隣接する画素１１０−Ｃ１及び
１１０−Ｃ２を含む。画素１１０―Ｃ１及び１１０−Ｃ
２上には、下部領域４３２−１及び４３２−２、真正
（非ドープ）中央領域４３５及び上部（ｐ型）ドープ領
域４３７を有する連続センサ層４３０（例えば、ａ−Ｓ
ｉ：Ｈ）が形成されている。下部領域４３２−１及び４
３２−２は、接触パッド１１３−１及び１１３−２の上
部面に接触し、１実施形態においては、ｎ型のドーパン
トがドープされている。ここで、比較的導電性でない材
料の界面領域Ｇ（すなわち、不活性部分４１０Ａと真正
センサ材料の領域４３５Ａのいずれかまたはいずれも）
が、第１の画素１１０−Ｃ１を第２の画素１１０−Ｃ２
から分離している。
【００２６】本発明の別の態様によれば、ＣＭＯＳイメ
ージセンサアレイ１００−Ｃは、界面領域Ｇの下方（例
えば、不活性化部分４１０Ａの下部）に位置し、固定バ
イアス電圧４１５によりバイアスをかけられて画素１１
０−Ｃ１と１１０−Ｃ２との間の界面のアクティブ制御
を提供する、一連の導体４５０Ａを含む。固定バイアス
電圧が、０Ｖまたは画素接触パッド１１３−１及び１１
３−２に関して負の電圧であれば、導体４５０Ａはこれ
らの接触パッド間の界面から電子をアクティブに除去
し、これにより界面を、オフされたトランジスタとして
実際的に作用させる。各画素のフォトダイオードは通常
負のバイアスを使用するので、センサ接触パッド１１３
−１及び１１３−２を正のチップ電圧（例えば、５Ｖ）
にリセットし、接地を固定したバイアス電圧４１５とし
て利用するのが便利である。１実施形態においては、同
様のバイアスされた導体４５０が、イメージセンサアレ
イ１００−Ｃの各不活性化壁４２０の下部に配置され
る。
ージセンサアレイ１００−Ｃは、界面領域Ｇの下方（例
えば、不活性化部分４１０Ａの下部）に位置し、固定バ
イアス電圧４１５によりバイアスをかけられて画素１１
０−Ｃ１と１１０−Ｃ２との間の界面のアクティブ制御
を提供する、一連の導体４５０Ａを含む。固定バイアス
電圧が、０Ｖまたは画素接触パッド１１３−１及び１１
３−２に関して負の電圧であれば、導体４５０Ａはこれ
らの接触パッド間の界面から電子をアクティブに除去
し、これにより界面を、オフされたトランジスタとして
実際的に作用させる。各画素のフォトダイオードは通常
負のバイアスを使用するので、センサ接触パッド１１３
−１及び１１３−２を正のチップ電圧（例えば、５Ｖ）
にリセットし、接地を固定したバイアス電圧４１５とし
て利用するのが便利である。１実施形態においては、同
様のバイアスされた導体４５０が、イメージセンサアレ
イ１００−Ｃの各不活性化壁４２０の下部に配置され
る。
【００２７】図６を参照すると、ＣＭＯＳイメージセン
サアレイ１００−Ｄは、上記の不活性化壁と同様の方法
で形成された不活性化壁４１０Ｂを含む界面領域Ｇによ
り互いに分離された、隣接する画素１１０−Ｄ１及び１
１０−Ｄ２を含む。ＣＭＯＳイメージセンサアレイ１０
０−Ｄは、さらに、不活性化壁４１０の下方に延び、電
圧源４１５によってバイアスをかけられて不活性化壁４
１０Ｂを越えるクロストークを最小化する導体４５５を
含む。さらに、図５に示されたバイアス導体を変形する
ことにより、導体４５５は、プレート部分が各画素の画
素接触パッドの下部に延び、画素接触パッドとともに容
量（キャパシタ）を形成して画素容量を増加するように
形成されている。例えば、導体４５５Ａは、不活性化壁
４１０Ｂの下方に延び、さらに画素接触パッド１１３−
１の下方に延びることにより、画素１１０−Ｄ１の容量
を高めるとともにＣＭＯＳイメージセンサ１００−Ｄの
ダイナミックレンジを向上させる。上述のように、画素
１１０−Ｄ１のセンサ電荷は、読み出しが行われるまで
画素接触パッド１１３−１の容量に保持されている。１
０ミクロンの画素は、１ミクロンのフォトダイオードに
対して約１０ｆＦの容量を提供し、（３Ｖのバイアスを
仮定すると）約２ｘ１０5の電子を保持できる。画素サ
イズが小さくなるにしたがい、センサのダイナミックレ
ンジは、小さくなる画素接触パッドの容量によりますま
す制限される。容量を大きくするには、フォトダイオー
ドを薄くすればよいが、これには、漏れ電流がより大き
くなり、感度がより低くなるという代償を伴う。そこ
で、画素接触パッド１１３−１の下部に延びる導体４５
５Ａを利用すれば、従来の構造に比べて画素１１０−Ｄ
１の容量が大きくなる。図５に関して既に説明したよう
に、導体４５５Ａは、さらに、画素１１０−Ｄ１と１１
０−Ｄ２との間の横方向の漏れに関してアクティブ制御
を提供する。さらに、導体４５５Ａを、アクセスＦＥＴ
１１６に対する光の遮蔽を提供すべくパターニングする
ことができるが、これはＣＭＯＳアドレス回路の適正な
動作のために重要である。ＣＭＯＳゲート誘電体の使用
により、さらなる画素容量を形成することもできる。
サアレイ１００−Ｄは、上記の不活性化壁と同様の方法
で形成された不活性化壁４１０Ｂを含む界面領域Ｇによ
り互いに分離された、隣接する画素１１０−Ｄ１及び１
１０−Ｄ２を含む。ＣＭＯＳイメージセンサアレイ１０
０−Ｄは、さらに、不活性化壁４１０の下方に延び、電
圧源４１５によってバイアスをかけられて不活性化壁４
１０Ｂを越えるクロストークを最小化する導体４５５を
含む。さらに、図５に示されたバイアス導体を変形する
ことにより、導体４５５は、プレート部分が各画素の画
素接触パッドの下部に延び、画素接触パッドとともに容
量（キャパシタ）を形成して画素容量を増加するように
形成されている。例えば、導体４５５Ａは、不活性化壁
４１０Ｂの下方に延び、さらに画素接触パッド１１３−
１の下方に延びることにより、画素１１０−Ｄ１の容量
を高めるとともにＣＭＯＳイメージセンサ１００−Ｄの
ダイナミックレンジを向上させる。上述のように、画素
１１０−Ｄ１のセンサ電荷は、読み出しが行われるまで
画素接触パッド１１３−１の容量に保持されている。１
０ミクロンの画素は、１ミクロンのフォトダイオードに
対して約１０ｆＦの容量を提供し、（３Ｖのバイアスを
仮定すると）約２ｘ１０5の電子を保持できる。画素サ
イズが小さくなるにしたがい、センサのダイナミックレ
ンジは、小さくなる画素接触パッドの容量によりますま
す制限される。容量を大きくするには、フォトダイオー
ドを薄くすればよいが、これには、漏れ電流がより大き
くなり、感度がより低くなるという代償を伴う。そこ
で、画素接触パッド１１３−１の下部に延びる導体４５
５Ａを利用すれば、従来の構造に比べて画素１１０−Ｄ
１の容量が大きくなる。図５に関して既に説明したよう
に、導体４５５Ａは、さらに、画素１１０−Ｄ１と１１
０−Ｄ２との間の横方向の漏れに関してアクティブ制御
を提供する。さらに、導体４５５Ａを、アクセスＦＥＴ
１１６に対する光の遮蔽を提供すべくパターニングする
ことができるが、これはＣＭＯＳアドレス回路の適正な
動作のために重要である。ＣＭＯＳゲート誘電体の使用
により、さらなる画素容量を形成することもできる。
【００２８】既に提案したように、従来のｐ−ｉ−ｎ
ａ−Ｓｉ：Ｈ以外のセンサ材料でも、上述のクロストー
ク低減構造の効果を得ることができる。一般に、これら
のさらなるセンサ材料は、アモルファスまたは多結晶材
料であるが、これは単結晶材料が一般に表面上には成長
できないためである。例えば、有機センサは、単純な蒸
着のためにスピンコートすることができる。センサ層
を、光検出器で使用されるような輸送層と組合わせるこ
とにより、広範囲にわたる厚さが実現できる。セレニウ
ム、ＰｂＩ2またはＨｇＩ2は、Ｘ線感度を提供する。ａ
−Ｓｉ：ＨとＧｅとの合金は赤外（ＩＲ）における感度
を提供し、Ｃとの合金は、例えば多結晶ＧａＮのように
紫外（ＵＶ）感度を提供する。表面を誘電体でコーティ
ングし、容量性の検出を可能にすることもできる。
ａ−Ｓｉ：Ｈ以外のセンサ材料でも、上述のクロストー
ク低減構造の効果を得ることができる。一般に、これら
のさらなるセンサ材料は、アモルファスまたは多結晶材
料であるが、これは単結晶材料が一般に表面上には成長
できないためである。例えば、有機センサは、単純な蒸
着のためにスピンコートすることができる。センサ層
を、光検出器で使用されるような輸送層と組合わせるこ
とにより、広範囲にわたる厚さが実現できる。セレニウ
ム、ＰｂＩ2またはＨｇＩ2は、Ｘ線感度を提供する。ａ
−Ｓｉ：ＨとＧｅとの合金は赤外（ＩＲ）における感度
を提供し、Ｃとの合金は、例えば多結晶ＧａＮのように
紫外（ＵＶ）感度を提供する。表面を誘電体でコーティ
ングし、容量性の検出を可能にすることもできる。
【００２９】図７には、上記の方法で一般的に構成さ
れ、上記の技術を用いて互いに分離される画素１１０−
Ｅ１と１１０−Ｅ２とを含むＣＭＯＳイメージセンサア
レイ１００−Ｅが示されている。本発明の別の態様によ
れば、ＣＭＯＳイメージセンサアレイ１００−Ｅは、ド
ープされない中央領域５３５と上部ｐ＋型ドープ領域５
３７のみを含むａ−Ｓｉ：Ｈセンサ層５３０を含む。す
なわち、上述のｐ−ｉ−ｎ ａ−Ｓｉ：Ｈセンサ構造と
は異なり、センサアレイ５３０には、下部ｎ＋型ドープ
領域がなく、ドープされない中央領域５３５が、不活性
化壁５１０により定められる溝に入り込み、画素接触部
１１３−１Ａ及び１１３−２Ａの上面に接する下部領域
を含んでいる。
れ、上記の技術を用いて互いに分離される画素１１０−
Ｅ１と１１０−Ｅ２とを含むＣＭＯＳイメージセンサア
レイ１００−Ｅが示されている。本発明の別の態様によ
れば、ＣＭＯＳイメージセンサアレイ１００−Ｅは、ド
ープされない中央領域５３５と上部ｐ＋型ドープ領域５
３７のみを含むａ−Ｓｉ：Ｈセンサ層５３０を含む。す
なわち、上述のｐ−ｉ−ｎ ａ−Ｓｉ：Ｈセンサ構造と
は異なり、センサアレイ５３０には、下部ｎ＋型ドープ
領域がなく、ドープされない中央領域５３５が、不活性
化壁５１０により定められる溝に入り込み、画素接触部
１１３−１Ａ及び１１３−２Ａの上面に接する下部領域
を含んでいる。
【００３０】従来のａ−Ｓｉ：Ｈセンサ層の下部ｎ＋型
ドープ層は、標準サイズのＣＭＯＳイメージセンサの各
画素において生成される電流が低いために省略できる。
従来のａ−Ｓｉ：Ｈｐ−ｉ−ｎフォトダイオードの室温
における漏れ電流は約３ｘ１０-13Ａ／ｍｍ2であり、こ
れにより、１０ミクロンの画素サイズ場合には３ｘ１０
-17Ａの電流となる。本願発明者は、この電流が、特に
ビデオのアプリケーションの場合、装置に要求されるよ
りも小さく、より大きな漏れ電流が許容できることを認
識した。本願発明者は、さらに、フォトダイオード接合
（すなわち、下部ドープ領域と画素接触パッドとの界
面）は、センサ層のｎ−ｉ界面ではなくｐ−ｉ界面によ
ってほぼ決定することにも気づいた。必要なのは、ホー
ルに対して合理的にブロックするボトムコンタクトだけ
である。したがって、本発明の別の態様によれば、仕事
関数がかなり低く、ＣＭＯＳ処理と適合するクロムまた
はアルミニウムを用いて、画素接触１１３−１Ａおよび
１１３−２Ａを形成する。ｎ＋層のパターニングは、要
求される唯一の緻密なリソグラフィーステップであるた
め、本実施形態の特殊ｐ−ｉセンサ層により製造がかな
り簡単になる。
ドープ層は、標準サイズのＣＭＯＳイメージセンサの各
画素において生成される電流が低いために省略できる。
従来のａ−Ｓｉ：Ｈｐ−ｉ−ｎフォトダイオードの室温
における漏れ電流は約３ｘ１０-13Ａ／ｍｍ2であり、こ
れにより、１０ミクロンの画素サイズ場合には３ｘ１０
-17Ａの電流となる。本願発明者は、この電流が、特に
ビデオのアプリケーションの場合、装置に要求されるよ
りも小さく、より大きな漏れ電流が許容できることを認
識した。本願発明者は、さらに、フォトダイオード接合
（すなわち、下部ドープ領域と画素接触パッドとの界
面）は、センサ層のｎ−ｉ界面ではなくｐ−ｉ界面によ
ってほぼ決定することにも気づいた。必要なのは、ホー
ルに対して合理的にブロックするボトムコンタクトだけ
である。したがって、本発明の別の態様によれば、仕事
関数がかなり低く、ＣＭＯＳ処理と適合するクロムまた
はアルミニウムを用いて、画素接触１１３−１Ａおよび
１１３−２Ａを形成する。ｎ＋層のパターニングは、要
求される唯一の緻密なリソグラフィーステップであるた
め、本実施形態の特殊ｐ−ｉセンサ層により製造がかな
り簡単になる。
【００３１】さらに、ＣＭＯＳイメージセンサアレイ１
００−Ｅは、上記の構造を１つ以上含むことによりクロ
ストークをさらに低減する。すなわち、不活性化壁５１
０は、ＳｉＯ2またはＳｉＯＮを用いて形成できる。さ
らに、ＣＭＯＳイメージセンサアレイ１００−Ｅは、不
活性化壁５１０の下部に配置された、（上記の）導体４
５０（破線で示される）を含んでもよい。さらに、ＣＭ
ＯＳイメージセンサアレイ１００−Ｅを、以下に示すテ
クスチャ特性を含むよう修正してもよい。
００−Ｅは、上記の構造を１つ以上含むことによりクロ
ストークをさらに低減する。すなわち、不活性化壁５１
０は、ＳｉＯ2またはＳｉＯＮを用いて形成できる。さ
らに、ＣＭＯＳイメージセンサアレイ１００−Ｅは、不
活性化壁５１０の下部に配置された、（上記の）導体４
５０（破線で示される）を含んでもよい。さらに、ＣＭ
ＯＳイメージセンサアレイ１００−Ｅを、以下に示すテ
クスチャ特性を含むよう修正してもよい。
【００３２】画素間のクロストークの低減に加え、改良
されたＣＭＯＳイメージセンサの性能は、画素感度（す
なわち、各画素によって吸収される光の量）の増加によ
っても達成できる。従来のＴＦＡタイプのＣＭＯＳイメ
ージセンサの感度は、バイアス層の表面からの光の反射
及び／またはフォトダイオード材料と相互作用すること
なくフォトダイオード層を透過する光に依存するが、結
果的な電流を生成するためにフォトダイオード材料と作
用することのできる光が少なくなるため、感度が落ちて
しまう。
されたＣＭＯＳイメージセンサの性能は、画素感度（す
なわち、各画素によって吸収される光の量）の増加によ
っても達成できる。従来のＴＦＡタイプのＣＭＯＳイメ
ージセンサの感度は、バイアス層の表面からの光の反射
及び／またはフォトダイオード材料と相互作用すること
なくフォトダイオード層を透過する光に依存するが、結
果的な電流を生成するためにフォトダイオード材料と作
用することのできる光が少なくなるため、感度が落ちて
しまう。
【００３３】図８、図９及び図１０には、ＣＭＯＳイメ
ージセンサ１００（図１）の別の実施形態を表す、ＣＭ
ＯＳイメージセンサアレイ１００−Ｆの一部が示されて
いる。
ージセンサ１００（図１）の別の実施形態を表す、ＣＭ
ＯＳイメージセンサアレイ１００−Ｆの一部が示されて
いる。
【００３４】図８を参照すると、ＣＭＯＳイメージセン
サ１００−Ｅの画素１１０−Ｆは、第１の横方向に延び
る一連の第１不活性化壁６１０−Ｈと、第２の横方向に
延びる、交差する一連の第２不活性化壁６１０−Ｖとに
よって一般に定められる行及び列のアレイ状に設けられ
ている。ＣＭＯＳイメージセンサ１００−Ｆの各画素１
１０−Ｆは、不活性化壁６１０−Ｈ及び６１０−Ｖによ
り定められる実質的に正方形の領域内において事実上絶
縁されている。以後、不活性化壁６１０−Ｈと６１０−
Ｖをまとめて不活性化壁６１０と呼ぶ。
サ１００−Ｅの画素１１０−Ｆは、第１の横方向に延び
る一連の第１不活性化壁６１０−Ｈと、第２の横方向に
延びる、交差する一連の第２不活性化壁６１０−Ｖとに
よって一般に定められる行及び列のアレイ状に設けられ
ている。ＣＭＯＳイメージセンサ１００−Ｆの各画素１
１０−Ｆは、不活性化壁６１０−Ｈ及び６１０−Ｖによ
り定められる実質的に正方形の領域内において事実上絶
縁されている。以後、不活性化壁６１０−Ｈと６１０−
Ｖをまとめて不活性化壁６１０と呼ぶ。
【００３５】図９を参照すると、前述の画素構造と同様
に、各画素１１０−Ｆは、金属貫通孔６１２によって画
素接触パッド１１３−Ｂに接続されたアクセスＦＥＴ１
１６と、不活性化壁６１０上に形成され、接触パッド１
１３−Ｂの上部面に接するセンサ層６３０と、センサ層
６３０上に形成された透明バイアス層６４０とを含む。
本発明の別の態様によれば、不活性化壁６１０を、テク
スチャのある（平坦でない）形状（ｔｏｐｏｌｏｇｙ）
を提供すべくパターニングすることにより、集光効率、
さらには、次に形成されるセンサ層６３０によって吸収
される光の量が増加する。特に、不活性化壁６１０の側
壁６１５は、接触パッド１１３−Ｂの上部面に対して４
５°及び６０°の範囲の角度に形成されている。１実施
形態においては、不活性化壁６１０は、（不活性化層の
厚さに対する画素のサイズに応じて）適当に傾斜した側
部６１５を有する貫通孔を、平坦な不活性化層を通過す
るように１つ以上エッチングし、画素接触パッド１１３
−Ｂの上面を露出することにより生成される。画素のサ
イズが約５〜１０ミクロンで、不活性化層が約０．６〜
０．９ミクロンの場合、今日の技術において最適な構造
は、両端から３ミクロンの中心に最小サイズの貫通孔
（１ｘ１ミクロン）を形成する。貫通孔が露出される
（ｏｐｅｎｉｎｇ）最適点でエッチングを停止するため
に貫通孔エッチング処理の設計及制御が要求され、レジ
ストのエッチング不足（アンダーエッチング）では、フ
ォトレジストの下方で隣接する貫通孔が結合できない。
別の処理では、蒸着される活性化のさらなる層または厚
さが、構造に対する適当なアスペクト比を提供するため
に要求される。結果的な不活性化壁は、中央に位置する
（第１の）接触パッド１１３−Ｂにおいて集まる傾斜壁
６１５を有する逆三角錐を形成する。この接触パッド１
１３−Ｂは、上述のようにアクセストランジスタに接続
されている。続いて、その下端部が第１の接触パッド１
１３−Ｂに接続された１つ以上の第２接触部６２５（例
えば、クロムまたはアルミニウム）を傾斜壁６１５に形
成してもよい。次に、センサ層６３０が、第２接触部６
２５及び第１接触パッド１１３−Ｂ上に、その下層の形
状に一致するように形成される。さらに、バイアス層６
４０（例えば、ＩＴＯ）がセンサ層６３０の上部に形成
され、これも下層の形状に一致する。
に、各画素１１０−Ｆは、金属貫通孔６１２によって画
素接触パッド１１３−Ｂに接続されたアクセスＦＥＴ１
１６と、不活性化壁６１０上に形成され、接触パッド１
１３−Ｂの上部面に接するセンサ層６３０と、センサ層
６３０上に形成された透明バイアス層６４０とを含む。
本発明の別の態様によれば、不活性化壁６１０を、テク
スチャのある（平坦でない）形状（ｔｏｐｏｌｏｇｙ）
を提供すべくパターニングすることにより、集光効率、
さらには、次に形成されるセンサ層６３０によって吸収
される光の量が増加する。特に、不活性化壁６１０の側
壁６１５は、接触パッド１１３−Ｂの上部面に対して４
５°及び６０°の範囲の角度に形成されている。１実施
形態においては、不活性化壁６１０は、（不活性化層の
厚さに対する画素のサイズに応じて）適当に傾斜した側
部６１５を有する貫通孔を、平坦な不活性化層を通過す
るように１つ以上エッチングし、画素接触パッド１１３
−Ｂの上面を露出することにより生成される。画素のサ
イズが約５〜１０ミクロンで、不活性化層が約０．６〜
０．９ミクロンの場合、今日の技術において最適な構造
は、両端から３ミクロンの中心に最小サイズの貫通孔
（１ｘ１ミクロン）を形成する。貫通孔が露出される
（ｏｐｅｎｉｎｇ）最適点でエッチングを停止するため
に貫通孔エッチング処理の設計及制御が要求され、レジ
ストのエッチング不足（アンダーエッチング）では、フ
ォトレジストの下方で隣接する貫通孔が結合できない。
別の処理では、蒸着される活性化のさらなる層または厚
さが、構造に対する適当なアスペクト比を提供するため
に要求される。結果的な不活性化壁は、中央に位置する
（第１の）接触パッド１１３−Ｂにおいて集まる傾斜壁
６１５を有する逆三角錐を形成する。この接触パッド１
１３−Ｂは、上述のようにアクセストランジスタに接続
されている。続いて、その下端部が第１の接触パッド１
１３−Ｂに接続された１つ以上の第２接触部６２５（例
えば、クロムまたはアルミニウム）を傾斜壁６１５に形
成してもよい。次に、センサ層６３０が、第２接触部６
２５及び第１接触パッド１１３−Ｂ上に、その下層の形
状に一致するように形成される。さらに、バイアス層６
４０（例えば、ＩＴＯ）がセンサ層６３０の上部に形成
され、これも下層の形状に一致する。
【００３６】図１０は、テクスチャのあるセンサ層５３
０により得られる高い吸収率を示す簡略図である。特
に、図１０は、ＣＭＯＳイメージセンサアレイ１００−
Ｆを支持する基板に対して実質的に鉛直方向の光線が、
どのようにＣＭＯＳイメージセンサアレイ１００−Ｆに
よってほぼ完全に吸収されるかを示している。より詳細
には、干渉されない光線６５０Ａがバイアス層６４０の
上面に照射すると、第１の部分６５０Ｂは吸収され、第
２の部分６５０Ｃは反射する。バイアス層６４０（及び
その下層であるセンサ層６３０）の形状のため、反射し
た光線部分６５０Ｃは、（ＣＭＯＳイメージセンサアレ
イ１００−Ｆから遠ざかる方向に反射されずに）バイア
ス層６４０の対向する壁に向けられる。したがって、光
線部分６５０Ｃの第１部分６５０Ｃ１は吸収され、第２
部分６５０Ｃ２は反射する。ここで、センサ層６３０を
通過して第２接触部６２５（図９参照）に照射する光線
部分（図示せず）も同様にセンサ層６３０を通過して反
射するので、センサ材料と相互作用する確率が高まる。
形状を慎重に選ぶことにより、反射光の吸収を最大化し
て所与の画素において受光した光のすべてを効果的に吸
収することができる。この結果、画素ピッチが均一の同
様の装置と比較してＣＭＯＳイメージセンサアレイ１０
０−Ｆの性能を高めるか、同じ性能で画素サイズを小さ
くするかのいずれかが可能になる。
０により得られる高い吸収率を示す簡略図である。特
に、図１０は、ＣＭＯＳイメージセンサアレイ１００−
Ｆを支持する基板に対して実質的に鉛直方向の光線が、
どのようにＣＭＯＳイメージセンサアレイ１００−Ｆに
よってほぼ完全に吸収されるかを示している。より詳細
には、干渉されない光線６５０Ａがバイアス層６４０の
上面に照射すると、第１の部分６５０Ｂは吸収され、第
２の部分６５０Ｃは反射する。バイアス層６４０（及び
その下層であるセンサ層６３０）の形状のため、反射し
た光線部分６５０Ｃは、（ＣＭＯＳイメージセンサアレ
イ１００−Ｆから遠ざかる方向に反射されずに）バイア
ス層６４０の対向する壁に向けられる。したがって、光
線部分６５０Ｃの第１部分６５０Ｃ１は吸収され、第２
部分６５０Ｃ２は反射する。ここで、センサ層６３０を
通過して第２接触部６２５（図９参照）に照射する光線
部分（図示せず）も同様にセンサ層６３０を通過して反
射するので、センサ材料と相互作用する確率が高まる。
形状を慎重に選ぶことにより、反射光の吸収を最大化し
て所与の画素において受光した光のすべてを効果的に吸
収することができる。この結果、画素ピッチが均一の同
様の装置と比較してＣＭＯＳイメージセンサアレイ１０
０−Ｆの性能を高めるか、同じ性能で画素サイズを小さ
くするかのいずれかが可能になる。
【００３７】上述のように、ＣＭＯＳイメージセンサア
レイ１００−Ｆの形状は、所与の画素の表面から反射し
たすべての光を、実質的にすべての光が吸収されるまで
同一画素の他の部分に照射させるべく設計された形と大
きさを有するくぼみを、センサアレイの上面に生成する
ことを目的とする。このような構造を利用してＣＭＯＳ
センサの活性層に光吸収度の高い層を生成する概念は、
独特であまり知られていないａ−Ｓｉ：Ｈセンサ材料の
特性（すなわち、コンフォーマル成長（ｃｏｎｆｏｒｍ
ａｌ ｇｒｏｗｔｈ））を活用しているが、センサ６３
０を、（図７に関連して前述した）ｐ−ｉ ａ−Ｓｉ：
Ｈ構造または同様の光吸収特性を示す他の任意のセンサ
材料を用いて形成した場合も、同様の性能が提供でき
る。
レイ１００−Ｆの形状は、所与の画素の表面から反射し
たすべての光を、実質的にすべての光が吸収されるまで
同一画素の他の部分に照射させるべく設計された形と大
きさを有するくぼみを、センサアレイの上面に生成する
ことを目的とする。このような構造を利用してＣＭＯＳ
センサの活性層に光吸収度の高い層を生成する概念は、
独特であまり知られていないａ−Ｓｉ：Ｈセンサ材料の
特性（すなわち、コンフォーマル成長（ｃｏｎｆｏｒｍ
ａｌ ｇｒｏｗｔｈ））を活用しているが、センサ６３
０を、（図７に関連して前述した）ｐ−ｉ ａ−Ｓｉ：
Ｈ構造または同様の光吸収特性を示す他の任意のセンサ
材料を用いて形成した場合も、同様の性能が提供でき
る。
【００３８】さらに、ＣＭＯＳイメージセンサアレイ１
００−Ｆは、上記の構造を１つ以上含んでクロストーク
を低減することができる。すなわち、図９に示されるよ
うに、不活性化壁６１０をＳｉＯ2またはＳｉＯＮを用
いて形成してもよい。さらに、ＣＭＯＳイメージセンサ
アレイ１００−Ｆは、不活性化壁６１０の下部に設けら
れた（上述の）導体４５０（破線で示されている）を含
んでもよい。
００−Ｆは、上記の構造を１つ以上含んでクロストーク
を低減することができる。すなわち、図９に示されるよ
うに、不活性化壁６１０をＳｉＯ2またはＳｉＯＮを用
いて形成してもよい。さらに、ＣＭＯＳイメージセンサ
アレイ１００−Ｆは、不活性化壁６１０の下部に設けら
れた（上述の）導体４５０（破線で示されている）を含
んでもよい。
【００３９】図１１は、上記の様々な実施形態のうちい
ずれかにしたがって形成されたＣＭＯＳイメージセンサ
１００上に形成された、カラーフィルタ構造７１０を含
むカラーイメージセンサ７００を示す簡略側面図であ
る。一般に、カラーイメージセンサは、イメージセンサ
アレイの個々の画素上にカラーフィルタを設けることに
より実現する。カラーフィルタは、選択された１色の光
を透過させ、他のすべての色の光は遮断する。しかしな
がら、各画素上に個々のカラーフィルタを形成するとい
う処理は、カラーフィルタの蒸着及びエッチングステッ
プが３ステップ別々に必要であるため、高コストであ
る。
ずれかにしたがって形成されたＣＭＯＳイメージセンサ
１００上に形成された、カラーフィルタ構造７１０を含
むカラーイメージセンサ７００を示す簡略側面図であ
る。一般に、カラーイメージセンサは、イメージセンサ
アレイの個々の画素上にカラーフィルタを設けることに
より実現する。カラーフィルタは、選択された１色の光
を透過させ、他のすべての色の光は遮断する。しかしな
がら、各画素上に個々のカラーフィルタを形成するとい
う処理は、カラーフィルタの蒸着及びエッチングステッ
プが３ステップ別々に必要であるため、高コストであ
る。
【００４０】本発明の別の態様によれば、カラーフィル
タ構造７１０は、画像をイメージセンサアレイ１００の
方向に集束させる主レンズ７２０を含む。主レンズ７２
０は、低いＦ数で形成され、よって、強力に収束する光
パタン７２５を生成する。第２レンズの組７３０が主レ
ンズ７２０の下方（すなわち、主レンズ７２０とイメー
ジセンサアレイ１００との間）に形成される。この第２
レンズの組は、図１１に示すように、それぞれが異なる
カラーフィルタ（例えば、ブルー７３２、イエロー７３
４、またはレッド７３６）を含む部分に分割されてい
る。したがって、各色は、異なる角度でイメージセンサ
アレイに照射される。さらに、マスク７４０がイメージ
センサアレイ１００の上部に設けられる。マスク７４０
は、各画素１１０が３色のうち２色を遮断するように配
置された開口部７４５を含む。レンズ構造７１０には、
ＳＵ８または他の厚いフォトレジストから製造できる厚
い透明層と、１リソグラフィステップのみを使用して金
属から製造できるシャドウマスク７４０とが要求され
る。画素サイズが１０ミクロンで、レンズ７２０がｆ−
２で動作する場合、透明層の厚さは、その屈折率に応じ
て、約３０ミクロンである必要がある。３つの光源が延
長しているために、カラー画像は多少重なるが、これ
は、図１１に示すように、各開口部にマイクロレンズ７
５０を設けることにより解消できる。マイクロレンズ７
５０は、正確な画像を形成する必要はなく、光がある程
度収束できればよい。
タ構造７１０は、画像をイメージセンサアレイ１００の
方向に集束させる主レンズ７２０を含む。主レンズ７２
０は、低いＦ数で形成され、よって、強力に収束する光
パタン７２５を生成する。第２レンズの組７３０が主レ
ンズ７２０の下方（すなわち、主レンズ７２０とイメー
ジセンサアレイ１００との間）に形成される。この第２
レンズの組は、図１１に示すように、それぞれが異なる
カラーフィルタ（例えば、ブルー７３２、イエロー７３
４、またはレッド７３６）を含む部分に分割されてい
る。したがって、各色は、異なる角度でイメージセンサ
アレイに照射される。さらに、マスク７４０がイメージ
センサアレイ１００の上部に設けられる。マスク７４０
は、各画素１１０が３色のうち２色を遮断するように配
置された開口部７４５を含む。レンズ構造７１０には、
ＳＵ８または他の厚いフォトレジストから製造できる厚
い透明層と、１リソグラフィステップのみを使用して金
属から製造できるシャドウマスク７４０とが要求され
る。画素サイズが１０ミクロンで、レンズ７２０がｆ−
２で動作する場合、透明層の厚さは、その屈折率に応じ
て、約３０ミクロンである必要がある。３つの光源が延
長しているために、カラー画像は多少重なるが、これ
は、図１１に示すように、各開口部にマイクロレンズ７
５０を設けることにより解消できる。マイクロレンズ７
５０は、正確な画像を形成する必要はなく、光がある程
度収束できればよい。
【００４１】ある特定の実施形態に関して本発明を説明
したが、当業者には、本発明の創意に富んだ特徴は、他
の実施形態にも同様に適用できることが明らかであろ
う。
したが、当業者には、本発明の創意に富んだ特徴は、他
の実施形態にも同様に適用できることが明らかであろ
う。
【図１】 ＣＭＯＳイメージセンサアレイを示す簡略回
路図である。
路図である。
【図２】 本発明の１実施形態による、画素絶縁不活性
化壁を含むＣＭＯＳイメージセンサの画素を示す平面図
である。
化壁を含むＣＭＯＳイメージセンサの画素を示す平面図
である。
【図３】 本発明の１実施形態による、画素絶縁不活性
化壁を含むＣＭＯＳイメージセンサの画素を示す側断面
図である。
化壁を含むＣＭＯＳイメージセンサの画素を示す側断面
図である。
【図４】 本発明の別の実施形態による、ａ−Ｓｉ：Ｈ
フォトダイオード層を含む画素回路の一部を示す前面斜
視図である。
フォトダイオード層を含む画素回路の一部を示す前面斜
視図である。
【図５】 本発明の別の実施形態による、不活性化壁の
下部に配置された別のバイアス構造を含む画素回路の一
部を示す前面斜視図である。
下部に配置された別のバイアス構造を含む画素回路の一
部を示す前面斜視図である。
【図６】 本発明の別の実施形態による、不活性化壁の
下部に配置された別のバイアス構造を含む画素回路の一
部を示す前面斜視図である。
下部に配置された別のバイアス構造を含む画素回路の一
部を示す前面斜視図である。
【図７】 本発明の別の実施形態による、特殊ａ−Ｓ
ｉ：Ｈフォトダイオード層を含む画素回路の一部を示す
前面斜視図である。
ｉ：Ｈフォトダイオード層を含む画素回路の一部を示す
前面斜視図である。
【図８】 本発明の別の実施形態による、テクスチャ表
面を含むイメージセンサの画素を示す平面図である。
面を含むイメージセンサの画素を示す平面図である。
【図９】 本発明の別の実施形態による、テクスチャ表
面を含むイメージセンサの画素を示す断面図である。
面を含むイメージセンサの画素を示す断面図である。
【図１０】 本発明の別の実施形態による、テクスチャ
表面を含むイメージセンサの画素を示す簡略側面図であ
る。
表面を含むイメージセンサの画素を示す簡略側面図であ
る。
【図１１】 本発明の別の実施形態による、カラーフィ
ルタリング構造を含むイメージセンサを示す簡略側面図
である。
ルタリング構造を含むイメージセンサを示す簡略側面図
である。
１００ ＣＭＯＳイメージセンサ、１１０ 画素、１１
２ 光センサ（フォトダイオード）、 １１３ 接触パ
ッド、１１４ 増幅器、 １１６ アクセスＦＥＴ、１
１８ リセットＦＥＴ、１２０ 走査制御回路、１２５
ゲートライン、１２７ リセットライン、１３０ デ
ータライン、１３５ 読み出し回路、１４０ マルチプ
レクサ、１５０ ディジタイザ、２１０ 基板、２１０
不活性化壁（層）、２２１ 貫通孔、２３０ センサ
材料、２４０ バイアス層、３１０ 不活性化壁、３３
０ ａ−Ｓｉ：Ｈ層、３３５ 非ドープ領域、４１０
不活性化部分、４１５ 電圧源、４３０ センサ層、４
３２ 下部領域、４３７ドープ領域、４５０ 導体、５
１０ 不活性化壁、５３０ ａ−Ｓｉ：Ｈセンサ層、６
１０ 不活性化壁、６１２ 貫通孔、６１５ 傾斜側壁
６３０ センサ層、６４０ バイアス層、７１０ カ
ラーフィルタ構造、７２０ 主レンズ、７３０ 第２レ
ンズの組、７４０ マスク、７４５ 開口部、７５０
マイクロレンズ。
２ 光センサ（フォトダイオード）、 １１３ 接触パ
ッド、１１４ 増幅器、 １１６ アクセスＦＥＴ、１
１８ リセットＦＥＴ、１２０ 走査制御回路、１２５
ゲートライン、１２７ リセットライン、１３０ デ
ータライン、１３５ 読み出し回路、１４０ マルチプ
レクサ、１５０ ディジタイザ、２１０ 基板、２１０
不活性化壁（層）、２２１ 貫通孔、２３０ センサ
材料、２４０ バイアス層、３１０ 不活性化壁、３３
０ ａ−Ｓｉ：Ｈ層、３３５ 非ドープ領域、４１０
不活性化部分、４１５ 電圧源、４３０ センサ層、４
３２ 下部領域、４３７ドープ領域、４５０ 導体、５
１０ 不活性化壁、５３０ ａ−Ｓｉ：Ｈセンサ層、６
１０ 不活性化壁、６１２ 貫通孔、６１５ 傾斜側壁
６３０ センサ層、６４０ バイアス層、７１０ カ
ラーフィルタ構造、７２０ 主レンズ、７３０ 第２レ
ンズの組、７４０ マスク、７４５ 開口部、７５０
マイクロレンズ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン シー ナイツ
アメリカ合衆国 カリフォルニア ソクワ
ル ローラル グレン ロード 711
Ｆターム(参考） 4M118 AA01 AA05 AB01 BA07 BA14
CA03 CA14 CA19 CB06 FA06
FA27 FA28 GC07 GD03 GD04
GD07
5C024 CX03 EX25 GX01 GY31
Claims (3)
- 【請求項１】 イメージセンサアレイであって、 行及び列に配置され、それぞれが接触パッドと該接触パ
ッドに接続された画素回路とを含む複数の画素と、 上端部を有する不活性化壁により各溝を取り囲むように
複数の溝が形成された不活性化層であって、各画素の接
触パッドが該接触パッドの上部面が前記不活性化壁の上
端部より下方に位置するように対応する溝に設けられ
た、不活性化層と、 前記不活性化層の上に形成され、前記溝内に延びる下方
部分を有し、各下方部分が対応する画素の接触パッドの
上部面に接するセンサ層と、 を含む、イメージセンサアレイ。 - 【請求項２】 イメージセンサアレイであって、 第１の接触パッドを有する第１の画素と、引き延ばされ
た界面領域によって前記第１の接触パッドから分離され
た第２の接触パッドを有する第２の画素とを含む、複数
の画素と、 前記複数の画素上に形成され、前記第１及び第２の接触
パッドにそれぞれ接触する下方部分を有する連続的なセ
ンサ層と、 前記第１の接触パッドと第２の接触パッドを分離する前
記界面領域の下部に延びる第１の導体を含む、複数の導
体と、 を含み、 前記複数の導体は低電圧源に接続され、前記第１の導体
が、前記界面領域を越えて前記第１の画素の第１の接触
パッドから前記第２の画素の第２の接触パッドに流れる
電子を防ぐ電界を生成する、 イメージセンサアレイ。 - 【請求項３】 イメージセンサアレイであって、 行及び列に配置され、それぞれが接触パッドと該接触パ
ッドに接続された画素回路とを含む、複数の画素と、 前記複数の画素上に形成され、連続的なドープ領域と該
ドープ領域の下方に位置する連続的な真正領域とを含
み、前記複数の画素の各画素の接触パッドの上面部に接
触する、連続的なアモルファスシリコン層と、 を含むイメージセンサアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/042,090 US6710370B2 (en) | 2002-01-07 | 2002-01-07 | Image sensor with performance enhancing structures |
| US10/042,090 | 2002-01-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003209239A true JP2003209239A (ja) | 2003-07-25 |
| JP4384416B2 JP4384416B2 (ja) | 2009-12-16 |
Family
ID=21919979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003000145A Expired - Fee Related JP4384416B2 (ja) | 2002-01-07 | 2003-01-06 | 性能強化構造を備えるイメージセンサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6710370B2 (ja) |
| EP (1) | EP1326278A3 (ja) |
| JP (1) | JP4384416B2 (ja) |
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| JP2019165250A (ja) * | 2019-06-10 | 2019-09-26 | キヤノン株式会社 | 光電変換装置 |
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| KR101100884B1 (ko) * | 2004-11-08 | 2012-01-02 | 삼성전자주식회사 | 표시 장치 및 표시 장치용 구동 장치 |
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