WO2019013152A1 - 液晶パネルおよび液晶表示装置 - Google Patents

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WO2019013152A1
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line
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森永　潤一
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シャープ株式会社
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    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Definitions

  • the present invention relates to a liquid crystal panel and a liquid crystal display device.
  • the yield of the liquid crystal panel is lowered. If there is only one line defect in the liquid crystal panel, the liquid crystal panel is judged as a defective product. It is particularly difficult to increase the yield of high definition panels and large panels because the number of wires is large.
  • the cause of line defects is mainly design convenience.
  • the source lines (data lines) are often designed as thin lines in order to secure the aperture ratio of the pixels and to prevent the occurrence of crosstalk. This increases the possibility of occurrence of disconnection of the source line at the time of manufacturing the liquid crystal panel.
  • the interlayer insulating film disposed between the source line and the gate line is often designed as a thin film in order to realize certain TFT characteristics. As a result, an insulation short between layers represented by a source line-gate line short and the like is likely to occur. These disconnections and short circuits prevent the liquid crystal panel from becoming non-defective.
  • Patent Document 1 includes a data line and a redundant data line formed on the upper layer thereof via an insulating film, wherein the data line and the redundant data line are connected via a contact hole. Is disclosed.
  • the present invention has been made to solve the above-mentioned problems, and an object thereof is to realize a liquid crystal panel which can suppress a decrease in yield due to a line defect and obtain a high pixel aperture ratio.
  • a liquid crystal panel includes one substrate and a second substrate in order to solve the problems described above, and liquid crystal is held between the first substrate and the second substrate.
  • the first substrate is disposed in a layer different from the plurality of first wires, the second wires crossing the plurality of first wires, and the second wires, and is disposed in parallel with the second wires.
  • a third wiring is provided, and an opening is formed in at least one of all intersections where the plurality of first wirings and the second wiring intersect, the second wiring and the third A wiring is characterized in that it is connected through a contact hole formed in the opening.
  • FIG. 2 It is a block diagram which shows the principal part structure of the liquid crystal panel which concerns on Embodiment 1 of this invention. It is a top view which shows planarly the detailed structure of a pixel. It is a top view which shows the structure of a pixel electrode planarly. It is sectional drawing which shows the cross section of the A-A 'location shown in FIG. 2 in a liquid crystal panel. It is a cross section which shows the cross section of B-B 'location shown in FIG. 2 in a liquid crystal panel. It is a flowchart explaining the flow of the process for forming a gate line etc. on an array substrate. It is a figure which shows the current pathway when a disconnection generate
  • FIG. 2 is a plan view showing a pixel electrode in plan view. It is a figure explaining the orientation of the liquid crystal at the time of the voltage being applied to a pixel electrode. It is a top view which shows planarly the structure of the liquid crystal panel which concerns on Embodiment 3 of this invention. It is a top view which shows planarly the structure of the pixel electrode which comprises a liquid crystal panel.
  • FIG. 18 is a cross-sectional view showing a first example of a cross section taken along line A-A ′ of FIG. 17 in the liquid crystal panel.
  • FIG. 18 is a cross-sectional view showing a second example of a cross section taken along line A-A ′ of FIG. 17 in the liquid crystal panel.
  • FIG. 23 is a cross-sectional view showing a first example of a cross section taken along line A-A ′ of FIG. 22 in the liquid crystal panel.
  • FIG. 23 is a cross-sectional view showing a second example of a cross section taken along line A-A ′ of FIG. 22 in the liquid crystal panel. It is a figure explaining the orientation of the liquid crystal at the time of the voltage being applied to a pixel electrode.
  • FIG. 27 is a cross-sectional view showing a cross section of a portion A-A ′ shown in FIG. 26 in the liquid crystal panel. It is a flowchart explaining the flow of the process for forming a gate line etc. on an array substrate. It is a figure explaining the orientation of the liquid crystal at the time of the voltage being applied to a pixel electrode.
  • Embodiment 1 The first embodiment according to the present invention will be described below with reference to FIGS. 1 to 4.
  • FIG. 1 is a block diagram showing an essential configuration of a liquid crystal panel 1 according to Embodiment 1 of the present invention.
  • the liquid crystal panel 1 includes a gate driver 11, a source driver 12, a plurality of gate lines 22 (first wiring), a plurality of lower layer source lines 26 (second wiring, first source line), and a plurality Upper layer source line 29 (third wiring, second source line).
  • the gate line 22 is arranged in the horizontal direction in the display area 13, and the lower layer source line 26 and the upper layer source line 29 are arranged in the vertical direction orthogonal to the gate line 22 in the display area 13.
  • Upper layer source line 29 is arranged in parallel with lower layer source line 26.
  • a pixel 15 is formed for each crossing region 14 where the gate line 22 and the lower layer source line 26 (upper layer source line 29) intersect.
  • the pixel 15 is composed of three sub-pixels consisting of a red sub-pixel (R), a blue sub-pixel (B), and a green sub-pixel (G).
  • the gate driver 11 is connected to the gate line 22 and outputs a gate signal to the gate line 22.
  • the source driver 12 is connected to the lower layer source line 26 and outputs a source signal (data signal) to the lower layer source line 26.
  • FIG. 2 is a plan view showing the detailed configuration of the pixel 15 in plan view.
  • a pixel opening 41 a gate line opening 42, and a storage capacitance line opening 43 are formed.
  • the pixel opening 41 is disposed at a position facing the pixel electrode 30.
  • the pixel electrode 30 is, for example, a transparent conductive film such as ITO or IZO.
  • the gate line opening 42 is formed at each intersection of the plurality of gate lines 22 and the lower layer source line 26.
  • the storage capacitance line openings 43 are disposed at the intersections of the plurality of storage capacitance lines 23 and the lower layer source lines 26.
  • FIG. 3 is a plan view showing the structure of the pixel electrode 30 in plan view. As shown in this figure, the pixel electrode 30 is configured as a so-called solid electrode.
  • FIG. 4 is a cross-sectional view showing a cross section of a portion A-A ′ shown in FIG. 2 in the liquid crystal panel 1.
  • FIG. 5 is a cross-sectional view showing a cross section of a portion B-B ′ shown in FIG. 2 in the liquid crystal panel 1.
  • the liquid crystal panel 1 includes an array substrate 21 (first substrate), gate lines 22, auxiliary capacitance lines 23, first interlayer insulating film 24, semiconductor layers 25, lower layer source lines 26, and drain electrodes 27.
  • a second interlayer insulating film 28, an upper layer source line 29, a pixel electrode 30, a liquid crystal 31, a common electrode 32, a color filter 33, a black matrix 34 (light shielding film), and an opposing substrate 35 (second substrate) are provided.
  • the common electrode 32 is, for example, a transparent conductive film such as ITO or IZO.
  • Gate lines 22 and storage capacitance lines 23 are disposed on the array substrate 21.
  • the gate lines 22 are arranged to extend in the horizontal direction.
  • the storage capacitance line 23 is disposed in parallel with the gate line 22.
  • the first interlayer insulating film 24 is arranged to cover the gate line 22 and the storage capacitance line 23.
  • the semiconductor layer 25, the lower layer source line 26, and the drain electrode 27 are disposed on the first interlayer insulating film 24.
  • the semiconductor layer 25 forms a TFT.
  • the TFT is a member for controlling the signal of the pixel 15, and is disposed in the vicinity of the intersection of the gate line 22 and the lower layer source line 26.
  • the second interlayer insulating film 28 is disposed so as to cover a part of the lower layer source line 26, an opening of the semiconductor layer 25, and a part of the drain electrode 27.
  • the upper layer source line 29 is disposed on the second interlayer insulating film 28.
  • a contact hole 45 (first contact hole) is formed in the gate line opening 42, and a contact hole 45 (second contact hole) is also formed in the auxiliary capacitance line opening 43.
  • Upper layer source line 29 is connected to lower layer source line 26 through contact hole 45.
  • the lower layer source line 26 and the upper layer source line 29 are disposed at mutually opposing positions.
  • an alignment film is formed on the inner surface of each of the liquid crystal panels 1 facing the liquid crystal 31.
  • a pixel portion contact hole 44 is formed at an arbitrary position in each pixel opening 41, and the pixel electrode 30 and the drain electrode 27 are connected through the pixel portion contact hole 44.
  • the color filter 33 and the black matrix 34 are disposed on the counter substrate 35.
  • the common electrode 32 is disposed on the color filter 33.
  • the liquid crystal 31 is disposed inside the liquid crystal panel 1 and is sandwiched between the array substrate 21 and the counter substrate 35.
  • the pixel signal is input to the drain electrode 27 through the semiconductor layer 25.
  • the signal potential of the pixel electrode 30 electrically connected to the drain electrode 27 through the pixel portion contact hole 44 is determined.
  • the liquid crystal 31 sandwiched between the common electrode 32 and the pixel electrode 30 is aligned based on the potential of the pixel signal.
  • the pixel transmission amount of light emitted from a backlight (not shown) disposed on the back side of the liquid crystal panel 1 is determined by the respective polarizing plates on the array substrate 21 side and the counter substrate 35 side and the orientation of the liquid crystal 31. Control.
  • FIG. 6 is a flow chart for explaining the flow of processing for forming gate lines and the like on the array substrate 21.
  • gate lines 22 are formed on the surface of the array substrate 21 (step S1).
  • a first interlayer insulating film 24 is formed to cover the gate line 22 (step S2).
  • the semiconductor layer 25 is formed on the first interlayer insulating film 24 (step S3).
  • the lower layer source line 26 and the drain electrode 27 are formed in the same layer as the semiconductor layer 25 (step S4).
  • a second interlayer insulating film 28 is formed to cover the lower layer source line 26 and the like (step S5).
  • the upper layer source line 29 is formed on the second interlayer insulating film 28 (step S6).
  • the pixel electrode 30 is formed in the same layer as the upper layer source line 29 (step S7).
  • the wiring material of the upper layer source line 29 may be an Al-based or Cu-based material in order to lower the resistance of the upper layer source line 29. Further, the upper layer source line 29 and the pixel electrode 30 may be simultaneously formed of the same material so as not to increase the number of masks and the manufacturing process at the time of manufacturing the liquid crystal panel 1.
  • the contact holes 45 and the pixel portion contact holes 44 can be formed in the same photolithography process. Therefore, it is not necessary to add a new process for forming the contact hole 45 to the method of manufacturing the liquid crystal panel 1.
  • FIG. 7 is a diagram showing the current path 52 when the disconnection 51 occurs in the lower layer source line 26.
  • the lower layer source line 26 and the upper layer source line 29 are respectively connected through two contact holes 45.
  • a current path 52 connected from the lower layer source line 26 to the upper layer source line 29 and connected again to the lower layer source line 26 is formed.
  • the current applied to the lower layer source line 26 normally flows through the current path 52 and reaches the semiconductor layer 25. Therefore, as long as the lower layer source line 26 and the upper layer source line 29 do not break simultaneously, the liquid crystal panel 1 can be made non-defective.
  • the gate line 22 is often the layer formed first on the array substrate 21. Therefore, if a line defect occurs in the gate line 22, the line defect may be caused by performing laser repair repair on the gate line 22 which has been determined to be defective or performing another photolithography process after the pattern formation of the gate line 22. The generated gate line 22 can be repaired to make the liquid crystal panel 1 non-defective.
  • the etching process of the second interlayer insulating film 28 for forming the contact holes 45 may be performed to the first interlayer insulating film 24 when the second interlayer insulating film 28 is etched. It may be etched. When this unnecessary etching actually occurs, the upper layer source line 29 may be short-circuited with the gate line 22 or the auxiliary capacitance line 23 when the upper layer source line 29 is patterned.
  • FIG. 8 is a diagram showing an example in which the pinhole 53 is formed in the lower layer source line 26, but a short circuit does not occur between the upper layer source line 29 and the gate line 22.
  • the formation position of the contact hole 45 is opposed to the gate line 22. In this case, even if the pinhole 53 is formed in the lower layer source line 26, the upper layer source line 29 is only in contact with the array substrate 21.
  • FIG. 9 is a view showing an example in which a short circuit 54 is generated between the upper layer source line 29 and the gate line 22 because the pinhole 53 is formed in the lower layer source line 26. As shown in FIG. In this figure, the formation position of the contact hole 45 is opposed to the gate line 22. In this case, when the pinhole 53 is formed in the lower layer source line 26, a short circuit 54 occurs between the upper layer source line 29 and the gate line 22.
  • FIG. 10 is a diagram for explaining a first example of the method of repairing the liquid crystal panel 1 when the short circuit 54 occurs.
  • a short circuit 54 occurs between the lower layer source line 26 and the gate line 22.
  • the laser 62 to be removed near the occurrence point of the short 54 in the gate line 22 is laser If it is separated by a method such as cutting, the line defect of the liquid crystal panel 1 can be eliminated, and the liquid crystal panel 1 can be made non-defective.
  • FIG. 11 is a diagram for explaining a second example of the method of repairing the liquid crystal panel 1 when the short circuit 54 occurs.
  • a short circuit 54 occurs between the lower layer source line 26 and the gate line 22 in the vicinity of the semiconductor layer 25.
  • the connection portion 63 of the semiconductor layer 25 is separated by a method such as laser cutting, the line defect of the liquid crystal panel 1 can be corrected to a point defect, whereby the liquid crystal panel 1 can be made non-defective.
  • contact holes 45 are also formed at intersections between the storage capacitance lines 23 and the gate lines 22.
  • repair can be performed similarly to the repair of short circuit 54 between lower layer source line 26 and gate line 22.
  • the redundancy between the lower layer source line 26 and the upper layer source line 29 can be more effectively increased by increasing the number of contact holes 45.
  • FIG. 12 is a view showing the orientation unstable region 64 around the contact hole 45.
  • the alignment of the liquid crystal 31 is affected by the cross-sectional structure of the liquid crystal panel 1 and the uniformity of the alignment film. Therefore, as shown in FIG. 12, the orientation of the liquid crystal 31 in the orientation unstable region 64 around the contact hole 45 recessed toward the array substrate 21 is often difficult to control.
  • the contact holes 45 are formed at intersections (light shielding portions) separated from the pixel openings 41, so the alignment unstable region 64 is separated from the pixel openings 41. Thereby, the alignment of the liquid crystal 31 in the pixel opening 41 can be stably controlled, and the display quality of the liquid crystal panel 1 can be improved.
  • the liquid crystal panel 1 in which the reduction in yield due to the line defect is suppressed and the high pixel aperture ratio is obtained is realized. Furthermore, similarly to the liquid crystal panel 1, the liquid crystal display device (not shown) including the liquid crystal panel 1 also has an advantage of suppressing a decrease in yield due to a line defect and obtaining a high pixel aperture ratio.
  • the contact hole 45 is preferably disposed near the center of the gate line opening 42 (or the auxiliary capacitance line opening 43). Thereby, it is possible to more effectively prevent the decrease in the pixel aperture ratio and the decrease in display quality.
  • the gate line openings 42 need not necessarily be provided at all intersections where the plurality of gate lines 22 and the lower layer source lines 26 intersect.
  • the gate line opening 42 may be provided at at least one of all the intersections, and the contact hole 45 may also be provided at at least one of all the intersections.
  • the contact hole 45 may not be provided at the installation place of the columnar spacer for maintaining the cell thickness of the liquid crystal panel 1. In this case, since it is not necessary to reduce the installation area of the columnar spacers, it is possible to provide the columnar spacers with sufficient strength, whereby the cell thickness of the liquid crystal panel 1 can be maintained normally.
  • Second Embodiment Second Embodiment A second embodiment according to the present invention will be described below with reference to FIGS.
  • the members common to the first embodiment in the present embodiment are given the same member numbers, and the detailed description thereof will not be repeated unless necessary.
  • FIG. 13 is a plan view schematically showing a liquid crystal panel 1B according to Embodiment 2 of the present invention.
  • the liquid crystal panel 1 ⁇ / b> B includes the same members as the members constituting the liquid crystal panel 1 according to the first embodiment. However, the shape of the pixel electrode 30 is different between the liquid crystal panel 1 B and the liquid crystal panel 1.
  • FIG. 14 is a plan view showing the pixel electrode 30 in plan view.
  • the pixel electrode 30 has a so-called fishbone shape.
  • the liquid crystal panel 1B operates in a VA (Vertical Alignment) mode.
  • VA Vertical Alignment
  • the liquid crystal 31 is oriented so as to fall toward the inside of the pixel electrode 30 from the end of each branch constituting the pixel electrode 30.
  • FIG. 15 is a view for explaining the alignment of the liquid crystal 31 when a voltage is applied to the pixel electrode 30.
  • the pixel electrode 30 is divided into four regions 71-74.
  • the liquid crystals 31 corresponding to the regions 71 to 74 are aligned so as to fall in different alignment directions 81 to 84 toward the inside of the pixel electrode 30, respectively.
  • By controlling the orientation of the liquid crystal 31 in the four different directions in the liquid crystal panel 1B it is possible to reduce the viewing angle heterogeneity of the liquid crystal 31, thereby realizing uniform display within a wide viewing angle range. Can.
  • the cross region 85 serving as the trunk of the pixel electrode 30 often becomes a dark line in the liquid crystal panel 1B due to the different alignment of the liquid crystals 31 colliding with each other.
  • the dark line means a portion where sufficient light transmittance can not be obtained because control of the liquid crystal 31 is difficult.
  • the contact hole 45 is provided in the pixel ineffective region 86 where the cross region 85 and the upper layer source line 29 intersect. Thereby, the decrease in the aperture ratio of the pixel 15 can be suppressed.
  • the alignment of the liquid crystal 31 can also be stabilized by a PSA process or the like.
  • a liquid crystal material containing a monomer is enclosed in the liquid crystal panel 1 B, and ultraviolet light is irradiated in a state where a voltage is applied to the pixels 15. It is meant to promote polymerization.
  • the liquid crystal mode in which the liquid crystal 31 is aligned using the vertical alignment film it is possible to provide the liquid crystal 31 with an initial alignment having a constant inclination angle. As a result, the alignment of the liquid crystal 31 is stabilized without being lost, and the display quality is improved. Furthermore, the response speed of the display and the light transmittance are also improved.
  • FIG. 16 is a plan view showing in plan the configuration of a liquid crystal panel 1C according to Embodiment 3 of the present invention.
  • FIG. 17 is a plan view showing in plan the configuration of the pixel electrode 30 constituting the liquid crystal panel 1C.
  • the liquid crystal panel 1 ⁇ / b> C at least includes the same members as those constituting the liquid crystal panel 1 according to the first embodiment. However, the shape of the pixel electrode 30 is different between the liquid crystal panel 1 C and the liquid crystal panel 1.
  • the liquid crystal panel 1C corresponds to the MVA (Multiple Vertical Alignment) mode, and a slit 91 is formed in the pixel electrode 30.
  • the liquid crystal panel 1C further includes an alignment control body 92 formed in the same layer as the common electrode 32.
  • FIG. 18 is a cross-sectional view showing a first example of a cross section of a portion A-A ′ shown in FIG. 17 in the liquid crystal panel 1C.
  • FIG. 19 is a cross-sectional view showing a second example of a cross section taken along line A-A ′ shown in FIG. 17 in the liquid crystal panel 1C.
  • the orientation control body 92 may be a protrusion made of resin as shown in FIG. 18 or may be a slit formed in the common electrode 32 as shown in FIG. In any configuration, the orientation control body 92 functions to control the orientation of the liquid crystal 31 to which a voltage is applied.
  • FIG. 20 is a view for explaining the alignment of the liquid crystal 31 when a voltage is applied to the pixel electrode 30.
  • the liquid crystal 31 is aligned in any of different alignment directions 95 to 98 from the slit 91 toward the alignment control body 92 according to the position where the liquid crystal 31 is disposed.
  • the alignment of the liquid crystal 31 is stabilized by the engagement of the electric field generated at the edge of the slit 91 of the pixel electrode 30 and the control direction of the liquid crystal 31 by the alignment controller 92.
  • By stably controlling the orientation of the liquid crystal 31 in the four different directions in the liquid crystal panel 1C it is possible to reduce the viewing angle heterogeneity of the liquid crystal 31. As a result, it is possible to realize the liquid crystal panel 1C capable of uniform display within a wide viewing angle range.
  • the alignment directions of the liquid crystals 31 in the upper half region and the lower half region of the pixel electrode 30 change by 90 °.
  • the boundary between the upper half region and the lower half region of the pixel electrode 30 often becomes a dark line 94 at which the alignment of the liquid crystal 31 collides.
  • the dark line 94 means a portion where sufficient light transmittance can not be obtained because control of the liquid crystal 31 is difficult.
  • the contact hole 45 is provided in the pixel ineffective region at the intersection of the dark line 94 and the upper layer source line 29. Thereby, the decrease in the aperture ratio of the pixel 15 can be suppressed.
  • the alignment of the liquid crystal 31 can also be stabilized by a PSA process or the like.
  • Embodiment 4 Fourth Embodiment A fourth embodiment according to the present invention will be described below with reference to FIGS.
  • the same members as those in the other embodiments are given the same reference numerals, and the detailed description thereof will not be repeated unless necessary.
  • FIG. 21 is a plan view showing in plan the configuration of a liquid crystal panel 1D according to Embodiment 4 of the present invention.
  • FIG. 22 is a plan view showing the structure of the pixel electrode 30 in plan view.
  • the liquid crystal panel 1D at least includes the same members as those constituting the liquid crystal panel 1 according to the first embodiment. However, the shape of the pixel electrode 30 is different between the liquid crystal panel 1 D and the liquid crystal panel 1.
  • the liquid crystal panel 1 D corresponds to a CPA (Continuous Pinwheel Alignment) mode, and the pixel electrode 30 is formed with a slit 101 parallel to the gate line 22.
  • the pixel electrode 30 is divided into five octagonal partial electrodes.
  • the liquid crystal panel 1D further includes an alignment control body 102 formed in the same layer as the common electrode 32.
  • FIG. 23 is a cross-sectional view showing a first example of a cross section taken along line A-A ′ shown in FIG. 22 in the liquid crystal panel 1D.
  • FIG. 24 is a cross-sectional view showing a second example of a cross section taken along line A-A ′ shown in FIG. 22 in the liquid crystal panel 1D.
  • the orientation control body 102 may be any resinous protrusion formed on the common electrode 32 as shown in FIG. 23, or a slit formed on the common electrode 32 as shown in FIG. May be In any configuration, the orientation control body 102 has a function of controlling the orientation of the liquid crystal 31 to which a voltage is applied.
  • FIG. 25 is a view for explaining the alignment of the liquid crystal 31 when a voltage is applied to the pixel electrode 30.
  • the liquid crystal 31 is aligned in one of a plurality of different alignment directions 103 from the edge of the pixel electrode 30 toward the alignment control body 92 according to the position where the liquid crystal 31 is disposed.
  • the alignment of the liquid crystal 31 is stabilized by the combination of the electric field generated at the edge of the pixel electrode 30 and the control direction of the liquid crystal 31 by the alignment controller 102.
  • the orientation of the liquid crystal 31 in the liquid crystal panel 1D is stably controlled in a large number of different orientation directions 103, whereby the viewing angle variation of the display object in the liquid crystal panel 1D can be reduced. As a result, it is possible to realize the liquid crystal panel 1D capable of performing uniform display within a wide viewing angle range.
  • the contact holes 45 are formed at the intersections of the gate lines 22 and the lower layer source lines 26 and at the intersections of the gate lines 22 and the storage capacitance lines 23 as in the first embodiment. Each is formed. Thereby, since the loss portion can be made common, the light transmittance of the pixel electrode 30 can be improved.
  • the alignment of the liquid crystal 31 can also be stabilized by a PSA process or the like.
  • FIG. 26 is a plan view showing in plan the configuration of a liquid crystal panel 1E according to Embodiment 5 of the present invention.
  • FIG. 27 is a plan view showing the structure of the pixel electrode 30 in plan view.
  • FIG. 28 is a plan view showing the configuration of the common electrode 32 in plan view.
  • the liquid crystal panel 1E at least includes the same members as those constituting the liquid crystal panel 1 according to the first embodiment. However, the alignment mode of the liquid crystal 31 is different between the liquid crystal panel 1 E and the liquid crystal panel 1.
  • the liquid crystal panel 1E corresponds to a transverse electric field, that is, an FFS (Fringe Field Switching) mode.
  • the shape of the pixel electrode 30 is the same as that of the first embodiment.
  • slits 111 substantially parallel to the horizontal direction (arrangement direction of the gate lines 22) are formed while having a constant inclination angle with respect to the gate lines 22.
  • FIG. 29 is a cross-sectional view showing a cross section of a portion A-A 'shown in FIG. 26 in the liquid crystal panel 1E.
  • the liquid crystal panel 1E further includes a third interlayer insulating film 112 and a planarization film 113.
  • the third interlayer insulating film 112 is formed on the second interlayer insulating film 28 so as to cover the pixel electrode 30 and the upper layer source line 29 respectively.
  • the third interlayer insulating film 112 is formed on the third interlayer insulating film 112 without being formed on the opposing substrate 35.
  • a planarization film 113 is formed on the color filter 33.
  • FIG. 30 is a flow chart for explaining the flow of processing for forming gate lines and the like on the array substrate 21.
  • gate lines 22 are formed on the surface of the array substrate 21 (step S11).
  • a first interlayer insulating film 24 is formed to cover the gate line 22 (step S12).
  • the semiconductor layer 25 is formed on the first interlayer insulating film 24 (step S13).
  • the lower layer source line 26 and the drain electrode 27 are formed in the same layer as the semiconductor layer 25 (step S14).
  • a second interlayer insulating film 28 is formed to cover the lower layer source line 26 and the like (step S15).
  • the upper layer source line 29 is formed on the second interlayer insulating film 28 (step S16).
  • the pixel electrode 30 is formed in the same layer as the upper layer source line 29 (step S17).
  • a third interlayer insulating film 112 is formed to cover the pixel electrode 30 and the like (step S18).
  • the common electrode 32 is formed on the third interlayer insulating film 112 (step S19).
  • FIG. 31 is a view for explaining the alignment of the liquid crystal 31 when a voltage is applied to the pixel electrode 30.
  • a voltage is applied to the liquid crystal 31
  • an electric field between the pixel electrode 30 and the common electrode 32 is generated in an electric field direction 122 intersecting the extending direction 121 of the slit 111.
  • the liquid crystal 31 aligned along the initial alignment axis 123 moves to rotate along the rotation direction 124 based on the strength of the generated electric field.
  • the alignment of the liquid crystal 31 is controlled, and gray scale display on the liquid crystal panel 1E is realized.
  • the contact hole 45 is formed at the intersection of the gate line 22 and the lower layer source line 26 as in the first embodiment and the like.
  • an auxiliary capacitance can be formed between the pixel electrode 30 and the common electrode 32 opposed to each other with the third interlayer insulating film 112 interposed therebetween. Therefore, the liquid crystal panel 1E may not have the auxiliary capacitance line 23. Even in the liquid crystal panel 1E not provided with the storage capacitance line 23, the alignment state of the liquid crystal 31 is different between the upper half area and the lower half area of the pixel 15. Thus, the boundary between the upper half region and the lower half region is often a dark line region. Therefore, if the contact hole 45 is provided at a position facing the dark line region in the lower layer source line 26, loss can be supplied, so that the aperture ratio (light transmittance) of the pixel 15 can be obtained as in the first embodiment. It is possible to suppress the decline.
  • a liquid crystal panel (1) according to aspect 1 of the present invention includes a first substrate (21) and a second substrate (35), and liquid crystal (31) between the first substrate and the second substrate.
  • the first substrate includes a plurality of first wires (22), a second wire (lower layer source line 26) intersecting the plurality of first wires, and a layer different from the second wires.
  • a third wiring (upper layer source line 29) disposed in parallel to the second wiring, and at least at all intersections where the plurality of first wirings intersect the second wiring.
  • An opening (gate line opening 42) is formed in any of them, and the second wiring and the third wiring are connected through a contact hole (45) formed in the opening.
  • a liquid crystal panel according to a second aspect of the present invention is characterized in that in the first aspect, the contact hole is formed in the vicinity of the center of the opening.
  • the plurality of first wirings include a gate line (22), and the second wiring and the third wiring are each a first source line ( The lower layer source line 26) and the second source line (upper layer source line 29) are characterized.
  • the plurality of first wirings include storage capacitance lines (23), and the second wiring and the third wiring are respectively first source lines.
  • the lower layer source line 26 and the second source line (upper layer source line 29) are characterized.
  • the plurality of first wirings include gate lines (22) and storage capacitance lines (23) disposed in parallel with the gate lines.
  • the second wiring and the third wiring are respectively a first source line (lower layer source line 26) and a second source line (upper layer source line 29), and the opening portion is the gate line and the first line.
  • the liquid crystal panel according to aspect 6 of the present invention is characterized in that it further comprises a pixel electrode (30) formed in the same layer as the third wiring in any of the above aspects 1 to 5.
  • a liquid crystal panel according to a seventh aspect of the present invention is characterized in that, in the sixth aspect, the third wiring contains the same material as the pixel electrode.
  • the method of manufacturing the liquid crystal panel can be simplified.
  • the liquid crystal panel according to aspect 8 of the present invention is characterized in that, in any one of the aspects 1 to 7, a light shielding film (black matrix 34) is disposed at a position facing the opening of the second substrate. There is.
  • a common electrode (32) is provided on the liquid crystal side of the third wiring via an insulating film (second interlayer insulating film 28).
  • an insulating film (second interlayer insulating film 28).
  • the liquid crystal panel according to aspect 10 of the present invention is characterized in that, in the aspect 9, the common electrode is disposed at a position facing the opening.
  • the liquid crystal panel according to aspect 11 of the present invention is characterized in that, in the aspect 9 or 10, the common electrode is provided with a slit (91) facing the pixel electrode.
  • a liquid crystal display device includes the liquid crystal panel according to any one of aspects 1 to 11.

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Abstract

線欠陥による歩留り低下を抑えかつ高い画素開口率が得られる液晶パネルを実現する。ゲート線（２２）と下層ソース線（２６）とが交差する交差部にゲート線開口部（４２）が形成されており、下層ソース線（２６）と上層ソース線（２９）とが、ゲート線開口部（４２）に形成されるコンタクトホール（４５）を通じて接続されている。

Description

液晶パネルおよび液晶表示装置
　本発明は、液晶パネルおよび液晶表示装置に関する。
　液晶パネルの生産時に断線または配線間リークなどの線欠陥が発生すると、液晶パネルの歩留りが低下する。これらの線欠陥が液晶パネルに１か所でもあれば、液晶パネルは不良品として判定される。高精細パネルおよび大型パネルでは配線数が多いため、その歩留りを高くすることが特に難しい。
　線欠陥が発生する原因は主に設計上の都合である。ソース線（データ線）は、画素の開口率を確保したりクロストークの発生を対策したりするために、細線として設計されることが多い。これにより、液晶パネルの製造時にソース線の断線が発生する可能性が高くなる。さらに、ソース線とゲート線との間に配置される層間絶縁膜は、一定のＴＦＴ特性を実現するために、薄膜として設計されることが多い。これにより、ソース線－ゲート線短絡などに代表される層間の絶縁短絡が発生しやすくなる。これらの断線および短絡によって、液晶パネルの良品化が妨げられる。
　特許文献１に、データ線と、その上層に絶縁膜を介して形成される冗長データ線とを備えており、データ線と冗長データ線とがコンタクトホールを介して接続される構成の液晶表示装置が開示されている。
日本国公開特許公報「特開平１１－２４２２３号（１９９９年９月７日公開）」
　特許文献１の液晶表示装置では、コンタクトホールが画素開口部の付近に形成されているので、表示不良の発生が懸念される。さらに、コンタクトホールが画素の平坦性を損なうことによって、液晶の配向不良が生じ、これにより光漏れなどの問題を引き起こすことも懸念される。
　本発明は、前記の課題を解決するためになされたものであり、その目的は、線欠陥による歩留り低下を抑えかつ高い画素開口率が得られる液晶パネルを実現することにある。
　本発明の一態様に係る液晶パネルは、前記の課題を解決するために、１基板と第２基板とを備えており、前記第１基板と前記第２基板との間に液晶が挟持されており、前記第１基板は、複数の第１配線と、前記複数の第１配線と交差する第２配線と、前記第２配線と異なる層に配置され、前記第２配線と平行に配置される第３配線とを備えており、前記複数の第１配線と前記第２配線とが交差するすべての交差部のうち少なくともいずれかに開口部が形成されており、前記第２配線と前記第３配線とが、前記開口部に形成されるコンタクトホールを通じて接続されていることを特徴としている。
　本発明の一態様によれば、線欠陥による歩留り低下を抑えかつ高い画素開口率が得られるという効果を奏する。
本発明の実施形態１に係る液晶パネルの要部構成を示すブロック図である。 画素の詳細な構成を平面的に示す平面図である。 画素電極の構成を平面的に示す平面図である。 液晶パネルにおける図２に示すＡ－Ａ’箇所の断面を示す断面図である。 液晶パネルにおける図２に示すＢ－Ｂ’箇所の断面を示す断面である。 アレイ基板上にゲート線などを形成するための処理の流れを説明するフローチャートである。 下層ソース線に断線が発生した場合の電流経路を示す図である。 下層ソース線にピンホールが形成されたが上層ソース線とゲート線との間に短絡が発生しない例を示す図である。 下層ソース線にピンホールが形成されたために上層ソース線とゲート線との間に短絡が発生した例を示す図である。 短絡が発生した場合の液晶パネルの修復方法の第１例を説明する図である。 短絡が発生した場合の液晶パネルの修復手法の第２例を説明する図である。 コンタクトホールの周囲にある配向不安定領域を示す図である。 本発明の実施形態２に係る液晶パネルを平面的に示す平面図である。 画素電極を平面的に示す平面図である。 画素電極に電圧が印加された場合の液晶の配向を説明する図である。 本発明の実施形態３に係る液晶パネルの構成を平面的に示す平面図である。 液晶パネルを構成する画素電極の構成を平面的に示す平面図である。 液晶パネルにおける図１７に示すＡ－Ａ’箇所の断面の第１例を示す断面図である。 液晶パネルにおける図１７に示すＡ－Ａ’箇所の断面の第２例を示す断面図である。 画素電極に電圧が印加された場合の液晶の配向を説明する図である。 本発明の実施形態４に係る液晶パネルの構成を平面的に示す平面図である。 画素電極の構成を平面的に示す平面図である。 液晶パネルにおける図２２に示すＡ－Ａ’箇所の断面の第１例を示す断面図である。 液晶パネルにおける図２２に示すＡ－Ａ’箇所の断面の第２例を示す断面図である。 画素電極に電圧が印加された場合の液晶の配向を説明する図である。 本発明の実施形態５に係る液晶パネルの構成を平面的に示す平面図である。 画素電極の構成を平面的に示す平面図である。 共通電極の構成を平面的に示す平面図である。 液晶パネルにおける図２６に示すＡ－Ａ’箇所の断面を示す断面図である。 アレイ基板上にゲート線などを形成するための処理の流れを説明するフローチャートである。 画素電極に電圧が印加された場合の液晶の配向を説明する図である。
　〔実施形態１〕
　図１～図４を参照して、本発明に係る実施形態１について以下に説明する。
　（液晶パネル１の構成）
　図１は、本発明の実施形態１に係る液晶パネル１の要部構成を示すブロック図である。この図に示すように、液晶パネル１は、ゲートドライバ１１、ソースドライバ１２、複数のゲート線２２（第１配線）、複数の下層ソース線２６（第２配線、第１ソース線）、および複数の上層ソース線２９（第３配線、第２ソース線）を備えている。ゲート線２２は表示領域１３において水平方向に配置され、下層ソース線２６および上層ソース線２９は表示領域１３においてゲート線２２と直交する垂直方向にそれぞれ配置される。上層ソース線２９は、下層ソース線２６と平行に配置される。ゲート線２２と、下層ソース線２６（上層ソース線２９）とが交差する交差領域１４ごとに画素１５が形成される。画素１５は、赤サブ画素（Ｒ）、青サブ画素（Ｂ）、および緑サブ画素（Ｇ）からなる３つのサブ画素によって構成されている。これにより、液晶パネル１はカラー表示をすることができる。ゲートドライバ１１はゲート線２２に接続されており、ゲート線２２にゲート信号を出力する。ソースドライバ１２は下層ソース線２６に接続されており、下層ソース線２６にソース信号（データ信号）を出力する。
　図２は、画素１５の詳細な構成を平面的に示す平面図である。この図に示すように、画素１５には、画素開口部４１、ゲート線開口部４２、および補助容量線開口部４３が形成されている。画素開口部４１は、画素電極３０に対向する位置に配置されている。画素電極３０は、例えばＩＴＯまたはＩＺＯなどの透明導電膜である。ゲート線開口部４２は、複数のゲート線２２と下層ソース線２６とのそれぞれの交差部に形成されている。補助容量線開口部４３は、複数の補助容量線２３と下層ソース線２６とのそれぞれの交差部に配置されている。
　図３は、画素電極３０の構成を平面的に示す平面図である。この図に示すように、画素電極３０は、いわゆるベタ電極として構成されている。
　図４は、液晶パネル１における図２に示すＡ－Ａ’箇所の断面を示す断面図である。図５は、液晶パネル１における図２に示すＢ－Ｂ’箇所の断面を示す断面図である。これらの図に示すように、液晶パネル１は、アレイ基板２１（第１基板）、ゲート線２２、補助容量線２３、第１層間絶縁膜２４、半導体層２５、下層ソース線２６、ドレイン電極２７、第２層間絶縁膜２８、上層ソース線２９、画素電極３０、液晶３１、共通電極３２、カラーフィルター３３、ブラックマトリックス３４（遮光膜）、および対向基板３５（第２基板）を備えている。共通電極３２は、例えばＩＴＯまたはＩＺＯなどの透明導電膜である。
　アレイ基板２１の上に、ゲート線２２および補助容量線２３が配置されている。ゲート線２２は、水平方向に延伸するように配置されている。補助容量線２３は、ゲート線２２と平行に配置されている。第１層間絶縁膜２４は、ゲート線２２および補助容量線２３を覆うように配置されている。半導体層２５、下層ソース線２６、およびドレイン電極２７は、第１層間絶縁膜２４の上に配置されている。半導体層２５は、ＴＦＴを形成している。ＴＦＴは、画素１５の信号を制御するための部材であり、ゲート線２２と下層ソース線２６との交点付近に配置されている。
　第２層間絶縁膜２８は、下層ソース線２６の一部、半導体層２５の開口部、およびドレイン電極２７の一部を覆うように配置されている。上層ソース線２９は、第２層間絶縁膜２８の上に配置されている。ゲート線開口部４２にコンタクトホール４５（第１コンタクトホール）が形成され、さらに、補助容量線開口部４３にもコンタクトホール４５（第２コンタクトホール）が形成されている。上層ソース線２９は、コンタクトホール４５を通じて下層ソース線２６に接続されている。下層ソース線２６と上層ソース線２９とは、互いに対向する位置に配置されている。なお、図４および図５などでは省略しているが、液晶パネル１における液晶３１に向いたそれぞれの内部表面には、配向膜が形成されている。
　それぞれの画素開口部４１内の任意の位置に画素部コンタクトホール４４が形成されており、画素電極３０とドレイン電極２７とは画素部コンタクトホール４４を通じて接続されている。
　対向基板３５の上に、カラーフィルター３３およびブラックマトリックス３４が配置されている。カラーフィルター３３の上に、共通電極３２が配置されている。液晶３１は、液晶パネル１の内部に配置されており、かつ、アレイ基板２１と対向基板３５との間に挟持されている。
　画素信号は半導体層２５を通じてドレイン電極２７に入力される。その結果、画素部コンタクトホール４４を通じてドレイン電極２７と導通している画素電極３０の信号電位が決定される。共通電極３２と画素電極３０との間に挟まれる液晶３１は、画素信号の電位に基づいて配向する。液晶パネル１の背面側に配置されるバックライト（図示せず）から照射される光の画素透過量を、アレイ基板２１側および対向基板３５側の各偏光板と、液晶３１の配向とによって、制御する。
　（プロセスフロー）
　図６は、アレイ基板２１上にゲート線などを形成するための処理の流れを説明するフローチャートである。この図に示すフローが開始されると、まず、アレイ基板２１の表面にゲート線２２を形成する（ステップＳ１）。次に、ゲート線２２を覆うように第１層間絶縁膜２４を形成する（ステップＳ２）。次に、第１層間絶縁膜２４の上に半導体層２５を形成する（ステップＳ３）。次に、半導体層２５と同一の層に、下層ソース線２６およびドレイン電極２７を形成する（ステップＳ４）。次に、下層ソース線２６などを覆うように第２層間絶縁膜２８を形成する（ステップＳ５）。次に、第２層間絶縁膜２８の上に上層ソース線２９を形成する（ステップＳ６）。次に、上層ソース線２９と同一の層に画素電極３０を形成する（ステップＳ７）。
　上層ソース線２９の配線材料は、上層ソース線２９の抵抗を低くするために、Ａｌ系またはＣｕ系の材料であればよい。さらに、液晶パネル１製造時のマスク枚数および製造工程を増やさないようにするために、上層ソース線２９および画素電極３０を同一の材料で同時に形成してもよい。
　液晶パネル１の製造時、同一のフォトリソグラフィ工程において、コンタクトホール４５および画素部コンタクトホール４４を形成することができる。したがって、液晶パネル１の製造方法に、コンタクトホール４５を形成するための新たな工程を追加する必要は必ずしもない。
　（電流経路５２）
　図７は、下層ソース線２６に断線５１が発生した場合の電流経路５２を示す図である。この図に示すように、液晶パネル１では、下層ソース線２６と上層ソース線２９とが、２つのコンタクトホール４５を通じてそれぞれ接続されている。これにより、液晶パネル１には、下層ソース線２６から上層ソース線２９へと繋がり、そして再び下層ソース線２６へと繋がる電流経路５２が形成される。図７に示すように、下層ソース線２６に断線５１が発生したとしても、下層ソース線２６に印加された電流は電流経路５２を通じて正常に流れ、半導体層２５にまで到達する。したがって、下層ソース線２６および上層ソース線２９に同時に断線が発生しない限り、液晶パネル１を良品化することができる。
　図６に示すように、ゲート線２２は、アレイ基板２１に最初に形成される層である場合が多い。したがって、ゲート線２２に線欠陥が発生した場合、ゲート線２２のパターン形成後、不良判定されたゲート線２２をレーザーリペア修復したり、フォトリソグラフィ工程をもう一度実行したりすることによって、線欠陥が発生したゲート線２２を修復し、これにより液晶パネル１を良品化することができる。
　下層ソース線２６にピンホールなどがある場合、コンタクトホール４５を形成するための第２層間絶縁膜２８のエッチング工程において、第２層間絶縁膜２８をエッチングするときに第１層間絶縁膜２４までもエッチングされる可能性がある。この不要なエッチングが実際に発生した場合、上層ソース線２９のパターン形成時に上層ソース線２９とゲート線２２または補助容量線２３とが短絡される恐れがある。
　図８は、下層ソース線２６にピンホール５３が形成されたが上層ソース線２９とゲート線２２との間に短絡が発生しない例を示す図である。この図では、コンタクトホール４５の形成位置がゲート線２２に対向する。この場合、下層ソース線２６にピンホール５３が形成されたとしても、上層ソース線２９はアレイ基板２１に接するのみである。
　図９は、下層ソース線２６にピンホール５３が形成されたために上層ソース線２９とゲート線２２との間に短絡５４が発生した例を示す図である。この図では、コンタクトホール４５の形成位置がゲート線２２に対向する。この場合、下層ソース線２６にピンホール５３が形成されると、上層ソース線２９とゲート線２２との間に短絡５４が発生する。
　（液晶パネル１の修復）
　図１０は、短絡５４が発生した場合の液晶パネル１の修復方法の第１例を説明する図である。この図では、下層ソース線２６とゲート線２２との間に短絡５４が発生している。この場合、下層ソース線２６とゲート線２２との交差箇所にゲート線開口部４２が形成されていることを活用して、ゲート線２２における短絡５４の発生箇所の付近にある除去対象６２をレーザカットなどの手法によって切り離せば、液晶パネル１の線欠陥を無くし、これにより液晶パネル１を良品化することができる。
　図１１は、短絡５４が発生した場合の液晶パネル１の修復手法の第２例を説明する図である。この図では、半導体層２５の付近において、下層ソース線２６とゲート線２２との間に短絡５４が発生している。この場合、半導体層２５の接続部６３をレーザカットなどの手法によって切り離せば、液晶パネル１の線欠陥を点欠陥に修正し、これにより液晶パネル１を良品化することができる。
　図２などに示すように、液晶パネル１では、補助容量線２３とゲート線２２との交差箇所にも、コンタクトホール４５が形成されている。これにより、下層ソース線２６と補助容量線２３との間に短絡が発生した場合も、下層ソース線２６とゲート線２２との短絡５４の修復と同様に修復することができる。さらに、コンタクトホール４５の数が増加することによって、下層ソース線２６と上層ソース線２９との冗長度をより効果的に高めることができる。
　図１２は、コンタクトホール４５の周囲にある配向不安定領域６４を示す図である。液晶３１の配向は、液晶パネル１の断面構造および配向膜の均一性の影響を受ける。したがって、図１２に示すように、アレイ基板２１側に凹んだコンタクトホール４５の周囲にある配向不安定領域６４における液晶３１の配向は、制御困難である場合が多い。図１３に示すように、液晶パネル１ではコンタクトホール４５は画素開口部４１から離れた交差部（遮光部）に形成されるので、配向不安定領域６４は、画素開口部４１から離れている。これにより、画素開口部４１における液晶３１の配向を安定的に制御することができるので、液晶パネル１の表示品位を向上することができる。
　以上のように、実施形態１によれば、線欠陥による歩留り低下を抑えかつ高い画素開口率が得られる液晶パネル１が実現される。さらに、液晶パネル１と同様に、液晶パネル１を備えている液晶表示装置（図示せず）にも、線欠陥による歩留り低下を抑えかつ高い画素開口率が得られる利点がある。
　（変形例）
　コンタクトホール４５は、ゲート線開口部４２（または補助容量線開口部４３）の中央付近に配置されていることが好ましい。これにより、画素開口率の低下および表示品位の低下をより効果的に防ぐことができる。
　液晶パネル１において、複数のゲート線２２と下層ソース線２６とが交差するすべての交差部にゲート線開口部４２が設けられる必要は、必ずしもない。言い換えれば、ゲート線開口部４２は全ての交差部のうち少なくともいずれかに設けられればよく、したがってコンタクトホール４５も全ての交差部のうち少なくともいずれかに設けられればよい。たとえばコンタクトホール４５は、液晶パネル１のセル厚を維持するための柱状スペーサの設置箇所には、設けられなくてもよい。この場合、柱状スペーサの設置面積を減少させずに済むので、充分な強度の柱状スペーサを設けることができ、これにより液晶パネル１のセル厚を正常に維持できる。
　〔実施形態２〕
　図１３～１５を参照して、本発明に係る実施形態２について以下に説明する。本実施形態において実施形態１と共通する部材には、同一の部材番号を付し、特に必要がない限りその詳細な説明を繰り返さない。
　（液晶パネル１Ｂの構成）
　図１３は、本発明の実施形態２に係る液晶パネル１Ｂを平面的に示す平面図である。液晶パネル１Ｂは、実施形態１に係る液晶パネル１を構成する各部材と同一の各部材を備えている。ただし、液晶パネル１Ｂと液晶パネル１とでは、画素電極３０の形状が異なる。
　図１４は、画素電極３０を平面的に示す平面図である。この図に示すように、画素電極３０は、いわゆるフィッシュボーン形状を有する。液晶パネル１Ｂは、ＶＡ（Vertical Alignment）モードで動作する。垂直配向膜によって制御された液晶３１に電圧が印加されると、液晶３１は、画素電極３０を構成する各枝部の端から画素電極３０の内側に向けて、倒れ込むように配向する。
　（液晶３１の配向方向）
　図１５は、画素電極３０に電圧が印加された場合の液晶３１の配向を説明する図である。この図に示すように、画素電極３０は、４つの領域７１～７４に分割される。液晶３１に電圧が印加されると、領域７１～７４に対応する液晶３１は、画素電極３０の内側に向かう異なる配向方向８１～８４にそれぞれ倒れるように配向する。液晶パネル１Ｂにおいて液晶３１の配向が異なる４つの方向に制御されることによって、液晶３１の視野角異存性を小さくすることができ、これにより広い視野角の範囲内で均一な表示を実現することができる。
　画素電極３０の幹となる十字領域８５は、液晶３１の異なる配向がぶつかり合うことによって、液晶パネル１Ｂにおいて暗線となることが多い。暗線とは、液晶３１の制御が困難であるために充分な光透過性が得られない箇所を意味する。実施形態２では、十字領域８５と上層ソース線２９との交点となる画素無効領域８６に、コンタクトホール４５が設けられている。これにより、画素１５の開口率の低下を抑えることができる。
　液晶パネル１Ｂでは、ＰＳＡ処理などによって液晶３１の配向を安定化することもできる。液晶パネル１Ｂに適用されるＰＳＡ処理は、モノマーを含む液晶材料を液晶パネル１Ｂ内に封入し、画素１５に電圧を印加した状態で紫外線を照射するなどして、配向膜の界面において液晶３１のポリマー化を促進することを意味する。これにより、垂直配向膜を用いて液晶３１を配向させる液晶モードにおいて、一定の傾斜角を持った初期配向を液晶３１に付与することができる。その結果、液晶３１の配向が迷わずに安定し、表示品位が向上する。さらに、表示の応答速度および光透過率も向上する。
　〔実施形態３〕
　図１６～２０を参照して、本発明に係る実施形態３について以下に説明する。本実施形態において他の実施形態と共通する部材には同一の部材番号を付し、特に必要がない限りその詳細な説明を繰り返さない。
　（液晶パネル１Ｃの構成）
　図１６は、本発明の実施形態３に係る液晶パネル１Ｃの構成を平面的に示す平面図である。図１７は、液晶パネル１Ｃを構成する画素電極３０の構成を平面的に示す平面図である。液晶パネル１Ｃは、実施形態１に係る液晶パネル１を構成する各部材と同一の各部材を少なくとも備えている。ただし、液晶パネル１Ｃと液晶パネル１とでは、画素電極３０の形状が異なる。液晶パネル１ＣはＭＶＡ（Multiple Vertical Alignment）モードに対応しており、画素電極３０にはスリット９１が形成されている。液晶パネル１Ｃは、共通電極３２と同一の層に形成される配向制御体９２をさらに備えている。
　図１８は、液晶パネル１Ｃにおける図１７に示すＡ－Ａ’箇所の断面の第１例を示す断面図である。図１９は、液晶パネル１Ｃにおける図１７に示すＡ－Ａ’箇所の断面の第２例を示す断面図である。配向制御体９２は、図１８に示すように樹脂製の突起物であればよく、または、図１９に示すように、共通電極３２に形成されるスリットであってもよい。いずれの構成でも、配向制御体９２は、電圧が印加された液晶３１の配向を制御する働きを有する。
　（液晶３１の配向方向）
　図２０は、画素電極３０に電圧が印加された場合の液晶３１の配向を説明する図である。液晶３１は、電圧が印加されると、液晶３１が配置される位置に応じて、スリット９１から配向制御体９２に向かう異なる配向方向９５～９８のいずれかに配向される。画素電極３０のスリット９１の縁部に生ずる電界と、配向制御体９２による液晶３１の制御方向とがかみ合うことによって、液晶３１の配向が安定する。液晶パネル１Ｃにおいて液晶３１の配向が異なる４つの方向に安定的に制御されることによって、液晶３１の視野角異存性を小さくすることができる。これにより広い視野角の範囲内で均一な表示が可能な液晶パネル１Ｃを実現することができる。
　ＭＶＡモードで動作する液晶パネル１Ｃでは、図２０に示すように、画素電極３０の上半分領域と下半分領域とで液晶３１の配向方向が互いに９０°変わる。これにより、画素電極３０における上半分領域と下半分領域との境界部分は、液晶３１の配向がぶつかり合う暗線９４となることが多い。暗線９４とは、液晶３１の制御が難しいために充分な光透過性が得られない箇所を意味する。実施形態３では、暗線９４と上層ソース線２９との交点となる画素無効領域に、コンタクトホール４５が設けられている。これにより、画素１５の開口率の低下を抑えることができる。
　液晶パネル１Ｃでは、実施形態２と同様に、ＰＳＡ処理などによって液晶３１の配向を安定化することもできる。
　〔実施形態４〕
　図２１～２５を参照して、本発明に係る実施形態４について以下に説明する。本実施形態において他の実施形態と共通する部材には同一の部材番号を付し、特に必要がない限りその詳細な説明を繰り返さない。
　（液晶パネル１Ｄの構成）
　図２１は、本発明の実施形態４に係る液晶パネル１Ｄの構成を平面的に示す平面図である。図２２は、画素電極３０の構成を平面的に示す平面図である。液晶パネル１Ｄは、実施形態１に係る液晶パネル１を構成する各部材と同一の各部材を少なくとも備えている。ただし、液晶パネル１Ｄと液晶パネル１とでは、画素電極３０の形状が異なる。液晶パネル１ＤはＣＰＡ（Continuous Pinwheel Alignment）モードに対応しており、画素電極３０には、ゲート線２２と平行なスリット１０１が形成されている。画素電極３０は、５つの８角形の部分電極に分割されている。液晶パネル１Ｄは、共通電極３２と同一の層に形成される配向制御体１０２をさらに備えている。
　図２３は、液晶パネル１Ｄにおける図２２に示すＡ－Ａ’箇所の断面の第１例を示す断面図である。図２４は、液晶パネル１Ｄにおける図２２に示すＡ－Ａ’箇所の断面の第２例を示す断面図である。配向制御体１０２は、図２３に示すように共通電極３２の上に形成される樹脂製の突起物であればよく、または、図２４に示すように、共通電極３２に形成されるスリットであってもよい。いずれの構成でも、配向制御体１０２は、電圧が印加された液晶３１の配向を制御する働きを有する。
　（液晶３１の配向方向）
　図２５は、画素電極３０に電圧が印加された場合の液晶３１の配向を説明する図である。液晶３１は、電圧が印加されると、液晶３１が配置される位置に応じて、画素電極３０の縁部から配向制御体９２に向かう複数の異なる配向方向１０３のいずれかに配向される。画素電極３０の縁部に生ずる電界と、配向制御体１０２による液晶３１の制御方向とがかみ合うことによって、液晶３１の配向が安定する。液晶パネル１Ｄにおいて液晶３１の配向が、異なる多数の配向方向１０３に安定的に制御されることによって、液晶パネル１Ｄにおける表示物の視野角異存性を小さくすることができる。これにより広い視野角の範囲内で均一な表示が可能な液晶パネル１Ｄを実現することができる。
　ＣＰＡモードで動作する液晶パネル１Ｄでは、実施形態１などと同様に、ゲート線２２と下層ソース線２６との交差部、およびゲート線２２と補助容量線２３との交差部に、コンタクトホール４５がそれぞれ形成されている。これにより、ロス部分を共通化することができるので、画素電極３０の光透過率を向上させることができる。
　液晶パネル１Ｄでは、実施形態２などと同様に、ＰＳＡ処理などによって液晶３１の配向を安定化することもできる。
　〔実施形態５〕
　図２６～３１を参照して、本発明に係る実施形態５について以下に説明する。本実施形態において他の実施形態と共通する部材には同一の部材番号を付し、特に必要がない限りその詳細な説明を繰り返さない。
　（液晶パネル１Ｅの構成）
　図２６は、本発明の実施形態５に係る液晶パネル１Ｅの構成を平面的に示す平面図である。図２７は、画素電極３０の構成を平面的に示す平面図である。図２８は、共通電極３２の構成を平面的に示す平面図である。液晶パネル１Ｅは、実施形態１に係る液晶パネル１を構成する各部材と同一の各部材を少なくとも備えている。ただし、液晶パネル１Ｅと液晶パネル１とでは、液晶３１の配向モードが異なる。液晶パネル１Ｅは、横電界すなわちＦＦＳ（Fringe Field Switching）モードに対応している。画素電極３０の形状は実施形態１と同一である。共通電極３２には、ゲート線２２に対して一定の傾斜角を持ちつつ、水平方向（ゲート線２２の配置方向）と略並行なスリット１１１が形成されている。
　図２９は、液晶パネル１Ｅにおける図２６に示すＡ－Ａ’箇所の断面を示す断面図である。液晶パネル１Ｅは、第３層間絶縁膜１１２および平坦化膜１１３をさらに備えている。第３層間絶縁膜１１２は、画素電極３０および上層ソース線２９をそれぞれ覆うように、第２層間絶縁膜２８の上に形成されている。第３層間絶縁膜１１２は、対向基板３５の上には形成されずに、第３層間絶縁膜１１２の上に形成されている。カラーフィルター３３の上には、平坦化膜１１３が形成されている。
　（プロセスフロー）
　図３０は、アレイ基板２１上にゲート線などを形成するための処理の流れを説明するフローチャートである。この図に示すフローが開始されると、まず、アレイ基板２１の表面にゲート線２２を形成する（ステップＳ１１）。次に、ゲート線２２を覆うように第１層間絶縁膜２４を形成する（ステップＳ１２）。次に、第１層間絶縁膜２４の上に半導体層２５を形成する（ステップＳ１３）。次に、半導体層２５と同一の層に、下層ソース線２６およびドレイン電極２７を形成する（ステップＳ１４）。次に、下層ソース線２６などを覆うように第２層間絶縁膜２８を形成する（ステップＳ１５）。次に、第２層間絶縁膜２８の上に上層ソース線２９を形成する（ステップＳ１６）。次に、上層ソース線２９と同一の層に画素電極３０を形成する（ステップＳ１７）。次に、画素電極３０などを覆うように、第３層間絶縁膜１１２を形成する（ステップＳ１８）。次に、第３層間絶縁膜１１２の上に共通電極３２を形成する（ステップＳ１９）。これにより図３０に示すフローは終了する。
　（液晶３１の配向方向）
　図３１は、画素電極３０に電圧が印加された場合の液晶３１の配向を説明する図である。液晶３１に電圧が印加されると、スリット１１１の延伸方向１２１と交差する電界方向１２２に、画素電極３０と共通電極３２との間の電界が発生する。初期配向軸１２３に沿って配向される液晶３１は、発生したこの電界の強度に基づいて回転方向１２４に沿って回転するように動く。これにより液晶３１の配向が制御され、液晶パネル１Ｅにおける階調表示が実現される。
　ＦＦＳモードで動作する液晶パネル１Ｅでは、実施形態１などと同様に、ゲート線２２と下層ソース線２６との交差部にコンタクトホール４５が形成されている。これにより、ロス部分を共通化することができるので、画素電極３０の光透過率を向上させることができる。
　液晶パネル１Ｅでは、第３層間絶縁膜１１２を挟んで対向する画素電極３０と共通電極３２との間で補助容量を形成することができる。したがって液晶パネル１Ｅは補助容量線２３を備えていなくてもよい。補助容量線２３を備えない液晶パネル１Ｅにおいても、画素１５の上半分領域と下半分領域とでは、液晶３１の配向状況が異なる。これにより、上半分領域と下半分領域との境目は、暗線領域となることが多い。そこで、下層ソース線２６における暗線領域に対向する位置にコンタクトホール４５を設ければ、ロスを供給化することができるので、実施形態１と同様に、画素１５の開口率（光透過率）の低下を抑えることができる。
　〔まとめ〕
　本発明の態様１に係る液晶パネル（１）は、第１基板（２１）と第２基板（３５）とを備えており、前記第１基板と前記第２基板との間に液晶（３１）が挟持されており、前記第１基板は、複数の第１配線（２２）と、前記複数の第１配線と交差する第２配線（下層ソース線２６）と、前記第２配線と異なる層に配置され、前記第２配線と平行に配置される第３配線（上層ソース線２９）とを備えており、前記複数の第１配線と前記第２配線とが交差するすべての交差部のうち少なくともいずれかに開口部（ゲート線開口部４２）が形成されており、前記第２配線と前記第３配線とが、前記開口部に形成されるコンタクトホール（４５）を通じて接続されていることを特徴としている。
　前記の構成によれば、線欠陥による歩留り低下を抑えかつ高い画素開口率が得られる。
　本発明の態様２に係る液晶パネルは、前記態様１において、前記コンタクトホールは、前記開口部の中央付近に形成されていることを特徴としている。
　前記の構成によれば、画素開口率の低下および表示品位の低下をより効果的に防ぐことができる。
　本発明の態様３に係る液晶パネルは、前記態様１において、前記複数の第１配線は、ゲート線（２２）を含み、前記第２配線と前記第３配線とは、それぞれ第１ソース線（下層ソース線２６）と第２ソース線（上層ソース線２９）とであることを特徴としている。
　本発明の態様４に係る液晶パネルは、前記態様１において、前記複数の第１配線は、補助容量線（２３）を含み、前記第２配線と前記第３配線とは、それぞれ第１ソース線（下層ソース線２６）と第２ソース線（上層ソース線２９）とであることを特徴としている。
　本発明の態様５に係る液晶パネルは、前記態様１において、前記複数の第１配線は、ゲート線（２２）と、前記ゲート線と平行に配置される補助容量線（２３）とを含み、前記第２配線と前記第３配線とは、それぞれ第１ソース線（下層ソース線２６）と第２ソース線（上層ソース線２９）とであり、前記開口部は、前記ゲート線と前記第１ソース線との交差部に形成されるゲート線開口部（４２）と、前記補助容量線と前記第１ソース線との交差部に形成される補助容量線開口部（４３）とを含むことを特徴としている。
　本発明の態様６に係る液晶パネルは、前記態様１～５のいずれかにおいて、前記第３配線と同一の層に形成される画素電極（３０）をさらに備えていることを特徴としている。
　本発明の態様７に係る液晶パネルは、前記態様６において、前記第３配線は、前記画素電極と同一の材料を含むことを特徴としている。
　前記の構成によれば、液晶パネルの製造方法を簡略化することができる。
　本発明の態様８に係る液晶パネルは、前記態様１～７のいずれかにおいて、前記第２基板の前記開口部に対向する位置に遮光膜（ブラックマトリックス３４）が配置されていることを特徴としている。
　本発明の態様９に係る液晶パネルは、前記態様１～８のいずれかにおいて、前記第３配線の前記液晶側に、絶縁膜（第２層間絶縁膜２８）を介して、共通電極（３２）が配置されていることを特徴としている。
　本発明の態様１０に係る液晶パネルは、前記態様９において、前記共通電極は、前記開口部に対向する位置に配置されていることを特徴としている。
　本発明の態様１１に係る液晶パネルは、前記態様９または１０において、前記共通電極は、画素電極に対向するスリット（９１）を備えていることを特徴としている。
　本発明の態様１２に係る液晶表示装置は、前記態様１～１１のいずれかの液晶パネルを備えていることを特徴としている。
　前記の構成によれば、線欠陥による歩留り低下を抑えかつ高い画素開口率が得られる液晶表示装置を実現することができる。
　本発明は前述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態も、本発明の技術的範囲に含まれる。各実施形態にそれぞれ開示された技術的手段を組み合わせることによって、新しい技術的特徴を形成することもできる。
　１、１Ｂ、１Ｃ、１Ｄ、１Ｅ　液晶パネル、１１　ゲートドライバ、１２　ソースドライバ、１３　表示領域、１４　交差部、１５　画素、２１　アレイ基板、２２　ゲート線、２３　補助容量線、２４　第１層間絶縁膜、２５　ＴＦＴ、２６　下層ソース線、２７
　ドレイン電極、２８　第２層間絶縁膜、２９　上層ソース線、３０　画素電極、３１　液晶、３２　共通電極、３３　カラーフィルター、３４　ブラックマトリックス、３５　対向基板、４１　画素開口部、４２　ゲート線開口部、４３　補助容量線開口部、４４　画素部コンタクトホール、４５　コンタクトホール、５１　断線、５２　電流経路、５３
　ピンホール、５４　短絡、６２　除去対象、６３　接続部、６４　配向不安定領域、７１　領域、８１、９５、１０３　方向、８５　十字領域、８６　画素無効領域、９１、１０１、１１１　スリット、９２、１０２　配向制御体、９４　暗線、１１２　第３層間絶縁膜、１１３　平坦化膜、１２１　延伸方向、１２２　電界方向、１２３　初期配向軸、１２４　回転方向

Claims (12)

  1. 　第１基板と、
    　第２基板とを備えており、
    　前記第１基板と前記第２基板との間に液晶が挟持されており、
    　前記第１基板は、
    　　複数の第１配線と、
    　　前記複数の第１配線と交差する第２配線と、
    　　前記第２配線と異なる層に配置され、前記第２配線と平行に配置される第３配線とを備えており、
    　前記複数の第１配線と前記第２配線とが交差するすべての交差部のうち少なくともいずれかに開口部が形成されており、
    　前記第２配線と前記第３配線とが、前記開口部に形成されるコンタクトホールを通じて接続されていることを特徴とする液晶パネル。
  2. 　前記コンタクトホールは、前記開口部の中央付近に形成されていることを特徴とする請求項１に記載の液晶パネル。
  3. 　前記複数の第１配線は、ゲート線を含み、
    　前記第２配線と前記第３配線とは、それぞれ第１ソース線と第２ソース線とであることを特徴とする請求項１に記載の液晶パネル。
  4. 　前記複数の第１配線は、補助容量線を含み、
    　前記第２配線と前記第３配線とは、それぞれ第１ソース線と第２ソース線とであることを特徴とする請求項１に記載の液晶パネル。
  5. 　前記複数の第１配線は、ゲート線と、前記ゲート線と平行に配置される補助容量線とを含み、
    　前記第２配線と前記第３配線とは、それぞれ第１ソース線と第２ソース線とであり、
    　前記開口部は、前記ゲート線と前記第１ソース線との交差部に形成されるゲート線開口部と、前記補助容量線と前記第１ソース線との交差部に形成される補助容量線開口部とを含むことを特徴とする請求項１に記載の液晶パネル。
  6. 　前記第３配線と同一の層に形成される画素電極をさらに備えていることを特徴とする請求項１～５のいずれか１項に記載の液晶パネル。
  7. 　前記第３配線は、前記画素電極と同一の材料を含むことを特徴とする請求項６に記載の液晶パネル。
  8. 　前記第２基板の前記開口部に対向する位置に遮光膜が配置されていることを特徴とする請求項１～７のいずれか１項に記載の液晶パネル。
  9. 　前記第３配線の前記液晶側に、絶縁膜を介して、共通電極が配置されていることを特徴とする請求項１～８のいずれか１項に記載の液晶パネル。
  10. 　前記共通電極は、前記開口部に対向する位置に配置されていることを特徴とする請求項９に記載の液晶パネル。
  11. 　前記共通電極は、画素電極に対向するスリットを備えていることを特徴とする請求項９または１０に記載の液晶パネル。
  12. 　請求項１～１１のいずれか１項に記載の液晶パネルを備えていることを特徴とする液晶表示装置。
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