JPH0553137A - アクテイブマトリツクス基板とその製造方法 - Google Patents
アクテイブマトリツクス基板とその製造方法Info
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- JPH0553137A JPH0553137A JP21098791A JP21098791A JPH0553137A JP H0553137 A JPH0553137 A JP H0553137A JP 21098791 A JP21098791 A JP 21098791A JP 21098791 A JP21098791 A JP 21098791A JP H0553137 A JPH0553137 A JP H0553137A
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- polycrystalline silicon
- film
- source
- forming
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Abstract
(57)【要約】
【目的】データ線が断線しにくいアクティブマトリック
ス基板を製造する。 【構成】データ線を多結晶シリコンとＡｌの２層構造と
し、１画素毎にその２層間で電気的接続が取れる構造と
する。
ス基板を製造する。 【構成】データ線を多結晶シリコンとＡｌの２層構造と
し、１画素毎にその２層間で電気的接続が取れる構造と
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＦＴ（Thin Film Tr
ansistor）により形成されるアクティブマトリックス基
板とその製造方法に関する。
ansistor）により形成されるアクティブマトリックス基
板とその製造方法に関する。
【０００２】
【従来の技術】従来、ＴＦＴ、特に多結晶シリコン膜を
用いたＴＦＴによるアクティブマトリックス基板では、
データ線（またはソース線）はＡｌにより配線されるこ
とが多かった。また、Ａｌは融点が低いため製造工程の
最後に形成されることが多い。通常多結晶シリコンＴＦ
Ｔではスタガ構造が採用され、チャネル層、ゲート絶縁
膜、ゲート電極及びゲート線、層間絶縁膜、Ａｌによる
データ線の順で形成される。このような従来の技術は、
融点の低い金属層が無いため６００度前後の温度で減圧
ＣＶＤ法により結晶性のよい多結晶シリコン膜が形成で
きる、ゲート絶縁膜に熱酸化膜が使える、イオン打ち込
みによりソース・ドレインをセルフアラインで形成し、
打ち込みイオンの活性化を十分高い温度で行えるなど多
くの利点を持っている。
用いたＴＦＴによるアクティブマトリックス基板では、
データ線（またはソース線）はＡｌにより配線されるこ
とが多かった。また、Ａｌは融点が低いため製造工程の
最後に形成されることが多い。通常多結晶シリコンＴＦ
Ｔではスタガ構造が採用され、チャネル層、ゲート絶縁
膜、ゲート電極及びゲート線、層間絶縁膜、Ａｌによる
データ線の順で形成される。このような従来の技術は、
融点の低い金属層が無いため６００度前後の温度で減圧
ＣＶＤ法により結晶性のよい多結晶シリコン膜が形成で
きる、ゲート絶縁膜に熱酸化膜が使える、イオン打ち込
みによりソース・ドレインをセルフアラインで形成し、
打ち込みイオンの活性化を十分高い温度で行えるなど多
くの利点を持っている。
【０００３】
【発明が解決しようとする課題】しかしながら前述のＡ
ｌで形成されたデータ線はしばしば断線すると云う問題
がある。即ち、Ａｌ線は各種のパタンが形成された後で
形成されるため、それらパタンの凹凸部で膜厚が薄くな
り断線することがあるのである。また、Ａｌ膜は通常ス
パッタ法で堆積するため、フレークなどに起因する断線
が生じることもある。従って本発明の目的はＡｌ配線の
断線があっても、データ線としては実質的に断線が起き
ないようにデータ線の冗長構成を可能にするアクティブ
マトリックス基板とその製造方法を提案することにあ
る。
ｌで形成されたデータ線はしばしば断線すると云う問題
がある。即ち、Ａｌ線は各種のパタンが形成された後で
形成されるため、それらパタンの凹凸部で膜厚が薄くな
り断線することがあるのである。また、Ａｌ膜は通常ス
パッタ法で堆積するため、フレークなどに起因する断線
が生じることもある。従って本発明の目的はＡｌ配線の
断線があっても、データ線としては実質的に断線が起き
ないようにデータ線の冗長構成を可能にするアクティブ
マトリックス基板とその製造方法を提案することにあ
る。
【０００４】
【課題を解決するための手段】本発明は、 ａ）アクティブマトリックスのデータ線と画素用トラン
ジスタのソース、ドレイン及びチャネル部となるべき領
域が同一材料で同時に形成され、且つ前記データ線は前
記材料と異なる材料の２層構造で形成され、前記２層の
データ線は１画素毎に電気的に接続されていることを特
徴とする。
ジスタのソース、ドレイン及びチャネル部となるべき領
域が同一材料で同時に形成され、且つ前記データ線は前
記材料と異なる材料の２層構造で形成され、前記２層の
データ線は１画素毎に電気的に接続されていることを特
徴とする。
【０００５】ｂ）アクティブマトリックスのデータ線が
不純物を含む第１の多結晶シリコン膜とＡｌなどの金属
膜の２層で構成され、前記２層のデータ線は１画素毎に
電気的に接続され、前記第１の多結晶シリコン膜は画素
用トランジスタのソース、ドレイン及びチャネル部とな
るべき第２の多結晶シリコン膜と電気的に導通がとれて
いることを特徴とする。
不純物を含む第１の多結晶シリコン膜とＡｌなどの金属
膜の２層で構成され、前記２層のデータ線は１画素毎に
電気的に接続され、前記第１の多結晶シリコン膜は画素
用トランジスタのソース、ドレイン及びチャネル部とな
るべき第２の多結晶シリコン膜と電気的に導通がとれて
いることを特徴とする。
【０００６】
【作用】本発明によるアクティブマトリックス基板のデ
ータ線は、図２に示すように多結晶シリコン膜２０２と
Ａｌ膜２０７により２層の異なる導電層で形成されてい
る。また、該２層は１画素の長さ毎に相互に電気的接続
がとられている。即ち、本発明ではデータ線が２層の冗
長構成となってるため、前記２層の膜のうちどちらか片
方の膜に欠陥があり断線しても、他の膜により導通が確
保されるため、ソース線全体としては断線が無いことに
なる。図３は２層のデータ線のうち多結晶シリコン膜２
０３がＡ部で断線している場合を示している。この場合
はＡｌがデータ線の導通を確保することになる。図４は
Ａｌ線４０７がＢ部で断線している場合を示すが、この
場合は多結晶シリコン膜４０２がデータ線の導通を確保
することになる。
ータ線は、図２に示すように多結晶シリコン膜２０２と
Ａｌ膜２０７により２層の異なる導電層で形成されてい
る。また、該２層は１画素の長さ毎に相互に電気的接続
がとられている。即ち、本発明ではデータ線が２層の冗
長構成となってるため、前記２層の膜のうちどちらか片
方の膜に欠陥があり断線しても、他の膜により導通が確
保されるため、ソース線全体としては断線が無いことに
なる。図３は２層のデータ線のうち多結晶シリコン膜２
０３がＡ部で断線している場合を示している。この場合
はＡｌがデータ線の導通を確保することになる。図４は
Ａｌ線４０７がＢ部で断線している場合を示すが、この
場合は多結晶シリコン膜４０２がデータ線の導通を確保
することになる。
【０００７】
【実施例】本発明を実施例により説明する。図１はＴＦ
Ｔによるアクティブマトリックス基板の１画素の部分平
面図を示すものである。１０２は第１の多結晶シリコン
でデータ線と画素ＴＦＴのソース、ドレイン、及びチャ
ネル領域が一体として形成されている。横方向の配線１
０４は第２の多結晶シリコンでありゲート線及びＴＦＴ
のゲート電極を構成している。１０６はコンタクトホー
ルであり、第１の多結晶シリコンで形成された第１のデ
ータ線とＡｌで形成された第２のデータ線１０７を電気
的に接続している。また、前記第１の多結晶シリコンの
うちデータ線及び画素ＴＦＴのソース・ドレイン領域に
は同導電型の不純物がドープされており、データ線と画
素ＴＦＴは自動的に電気的導通が取れている。
Ｔによるアクティブマトリックス基板の１画素の部分平
面図を示すものである。１０２は第１の多結晶シリコン
でデータ線と画素ＴＦＴのソース、ドレイン、及びチャ
ネル領域が一体として形成されている。横方向の配線１
０４は第２の多結晶シリコンでありゲート線及びＴＦＴ
のゲート電極を構成している。１０６はコンタクトホー
ルであり、第１の多結晶シリコンで形成された第１のデ
ータ線とＡｌで形成された第２のデータ線１０７を電気
的に接続している。また、前記第１の多結晶シリコンの
うちデータ線及び画素ＴＦＴのソース・ドレイン領域に
は同導電型の不純物がドープされており、データ線と画
素ＴＦＴは自動的に電気的導通が取れている。
【０００８】図２は図１の平面図のデータ線に沿った断
面図を示したものである。２０２は前記第１の多結晶シ
リコンによる第１のデータ線であり、２０７はＡｌによ
る第２のデータ線である。２０３はゲート絶縁膜、２０
４はゲート線、２０５は層間絶縁膜である。２層の異な
る導電層で形成された前記２つのデータ線はコンタクト
ホール２０６、２０６’により１画素単位で電気的に接
続されている。従って前記２つのデータ線の内片方のデ
ータ線に断線があっても、もう片方のデータ線により導
通が確保されるので、データ線全体としては実質的に断
線が生じないことになる。これを図３、４で説明する。
図３は多結晶シリコン３０２で配線された第１のデータ
線がＡ部で断線している場合を示す。この場合はＡｌで
配線された第２のデータ線が、１画素毎に設けられたコ
ンタクトホール３０７及び３０７’の間で断線していな
ければデータ線全体として導通が確保されることにな
る。図４はＡｌで形成されたデータ線４０７が１画素毎
に設けられたコンタクトホール４０６と４０６’の間の
Ｂ部で断線している場合である。この場合はデータ信号
が４０６と４０６’の間は多結晶シリコン４０２により
伝達され、データ線全体としては断線が回避されること
になる。
面図を示したものである。２０２は前記第１の多結晶シ
リコンによる第１のデータ線であり、２０７はＡｌによ
る第２のデータ線である。２０３はゲート絶縁膜、２０
４はゲート線、２０５は層間絶縁膜である。２層の異な
る導電層で形成された前記２つのデータ線はコンタクト
ホール２０６、２０６’により１画素単位で電気的に接
続されている。従って前記２つのデータ線の内片方のデ
ータ線に断線があっても、もう片方のデータ線により導
通が確保されるので、データ線全体としては実質的に断
線が生じないことになる。これを図３、４で説明する。
図３は多結晶シリコン３０２で配線された第１のデータ
線がＡ部で断線している場合を示す。この場合はＡｌで
配線された第２のデータ線が、１画素毎に設けられたコ
ンタクトホール３０７及び３０７’の間で断線していな
ければデータ線全体として導通が確保されることにな
る。図４はＡｌで形成されたデータ線４０７が１画素毎
に設けられたコンタクトホール４０６と４０６’の間の
Ｂ部で断線している場合である。この場合はデータ信号
が４０６と４０６’の間は多結晶シリコン４０２により
伝達され、データ線全体としては断線が回避されること
になる。
【０００９】図５は本発明のアクティブマトリックス基
板の製造方法を示す断面図である。図５（ａ）において
ガラス基板５０１の上に第１のデータ線及び画素ＴＦＴ
のソース、ドレイン及びチャネルとなる第１の多結晶シ
リコン５０２を厚さ100nm 形成し、次にゲート絶縁膜５
０３を形成する。ゲート絶縁膜は前記多結晶シリコンの
熱酸化あるいはＣＶＤ法などにより厚さ100nm 形成す
る。次に前記第１の多結晶シリコンのデータ線となるべ
き領域にリンイオンをイオン打ち込みし、低抵抗化す
る。前記イオン打ち込みでは少なくともＴＦＴのチャネ
ル領域となる前記多結晶シリコンには不純物が打ち込ま
れないようにレジストなどでマスクする必要がある。次
に厚さ350nm の第２の多結晶シリコンによりゲート電極
５０４とゲート線を形成する（ｂ）。前記ゲート電極及
びゲート線の材料として金属あるいはそのシリサイドを
用いてもよい。多結晶シリコンをゲート電極及びゲート
線に用いる場合はリン等の不純物を導入し低抵抗化する
のが望ましい。次に前記ゲート電極をマスクとして前記
ソース・ドレインとなるべき領域の第１の多結晶シリコ
ンにイオン打ち込み法によりリン等の不純物を導入す
る。リンの打ち込み条件はエネルギ90KeV 、打ち込み量
1X1015／cm2 である（ｃ）。次に層間絶縁膜５０５をＣ
ＶＤ法などにより厚さ500〜800nm形成し、次に前記打ち
込みされたイオンの活性化と前記層間絶縁膜の焼き締め
を兼ねて1000℃、20分の熱処理を行ない、次にコンタク
トホール５０６及び５０６’を開口する（ｄ）。次にＩ
ＴＯにより画素電極５０８とＡｌにより第２のデータ線
５０７を形成してアクティブマトリックス基板が完成す
る（図１（ｅ））。図５において多結晶シリコンによる
第１のデータ線とＡｌによる第２のデータ線はコンタク
トホール５０７を介して１画素毎に電気的に接続されて
いる。従って、１つの画素ピッチの範囲内で前記第１の
データ線と前記第２のデータ線が同時に断線しない限り
データ線の実質的断線はないことになる。本発明におけ
る上記アクティブマトリックス基板の製造方法では、従
来の製造方法と比較して、多結晶シリコンによるデータ
線を低抵抗化するためのイオン打ち込みの工程と、前記
イオン打ち込み時にチャネル領域をレジストでマスクす
る工程が追加される。これらの追加工程は比較的簡単簡
単な工程であり、またこれらの工程追加でなんらかの欠
陥が入る可能性は極めて少ない。従って本発明によりデ
ータ線の断線がなく、即ち歩留まりの高い、低コストの
アクティブマトリックス基板を製造することが出来る。
板の製造方法を示す断面図である。図５（ａ）において
ガラス基板５０１の上に第１のデータ線及び画素ＴＦＴ
のソース、ドレイン及びチャネルとなる第１の多結晶シ
リコン５０２を厚さ100nm 形成し、次にゲート絶縁膜５
０３を形成する。ゲート絶縁膜は前記多結晶シリコンの
熱酸化あるいはＣＶＤ法などにより厚さ100nm 形成す
る。次に前記第１の多結晶シリコンのデータ線となるべ
き領域にリンイオンをイオン打ち込みし、低抵抗化す
る。前記イオン打ち込みでは少なくともＴＦＴのチャネ
ル領域となる前記多結晶シリコンには不純物が打ち込ま
れないようにレジストなどでマスクする必要がある。次
に厚さ350nm の第２の多結晶シリコンによりゲート電極
５０４とゲート線を形成する（ｂ）。前記ゲート電極及
びゲート線の材料として金属あるいはそのシリサイドを
用いてもよい。多結晶シリコンをゲート電極及びゲート
線に用いる場合はリン等の不純物を導入し低抵抗化する
のが望ましい。次に前記ゲート電極をマスクとして前記
ソース・ドレインとなるべき領域の第１の多結晶シリコ
ンにイオン打ち込み法によりリン等の不純物を導入す
る。リンの打ち込み条件はエネルギ90KeV 、打ち込み量
1X1015／cm2 である（ｃ）。次に層間絶縁膜５０５をＣ
ＶＤ法などにより厚さ500〜800nm形成し、次に前記打ち
込みされたイオンの活性化と前記層間絶縁膜の焼き締め
を兼ねて1000℃、20分の熱処理を行ない、次にコンタク
トホール５０６及び５０６’を開口する（ｄ）。次にＩ
ＴＯにより画素電極５０８とＡｌにより第２のデータ線
５０７を形成してアクティブマトリックス基板が完成す
る（図１（ｅ））。図５において多結晶シリコンによる
第１のデータ線とＡｌによる第２のデータ線はコンタク
トホール５０７を介して１画素毎に電気的に接続されて
いる。従って、１つの画素ピッチの範囲内で前記第１の
データ線と前記第２のデータ線が同時に断線しない限り
データ線の実質的断線はないことになる。本発明におけ
る上記アクティブマトリックス基板の製造方法では、従
来の製造方法と比較して、多結晶シリコンによるデータ
線を低抵抗化するためのイオン打ち込みの工程と、前記
イオン打ち込み時にチャネル領域をレジストでマスクす
る工程が追加される。これらの追加工程は比較的簡単簡
単な工程であり、またこれらの工程追加でなんらかの欠
陥が入る可能性は極めて少ない。従って本発明によりデ
ータ線の断線がなく、即ち歩留まりの高い、低コストの
アクティブマトリックス基板を製造することが出来る。
【００１０】図６は本発明のもう１つの実施例によるア
クティブマトリックス基板の断面図である。図６におい
てガラス基板６０１上に先ずリンをドープした第１の多
結晶シリコン６０９により第１のデータ線を形成する。
次に前記データ線に電気的に接続され、画素ＴＦＴのソ
ース、ドレイン及びチャネル領域となる第２の多結晶シ
リコン６０２を形成する。次に熱酸化により前記第１及
び第２多結晶シリコン膜の上に絶縁膜を形成する。前記
第２の多結晶シリコン膜の上の前記絶縁膜はゲート絶縁
膜となる。次に第３の多結晶シリコンによりゲート電極
６０４とゲート線を形成する。以下の工程は図５（ｃ）
以下に示す工程図と同じである。図６に示す実施例はデ
ータ線に用いる多結晶シリコンと画素ＴＦＴを構成する
多結晶シリコンが別に形成されるため、図５に示す実施
例に比べて、多結晶シリコンで形成するデータ線の抵抗
を独立に制御できる利点を持つ。また、図６に示す実施
例ではデータ線に用いる多結晶シリコン膜として、該膜
の堆積時に不純物を導入することもでき、図５の実施例
で必要となるデータ線領域の多結晶シリコン膜にイオン
打ち込みで不純物を導入する工程が省略できる利点もあ
る。一方、図６の実施例ではデータ線を形成する多結晶
シリコン膜の形成工程が図５の実施例に比べて余分に必
要となる。しかし、いづれの実施例でもデータ線が多結
晶シリコン膜とＡｌ膜の２層膜で構成されている点は同
じである。従って、前記２層の膜のうち片方の膜に欠陥
が発生し、断線が生じても他の膜でデータ線の電気的導
通が取れる筈であり、実質的にデータ線の断線を回避で
きることになる。
クティブマトリックス基板の断面図である。図６におい
てガラス基板６０１上に先ずリンをドープした第１の多
結晶シリコン６０９により第１のデータ線を形成する。
次に前記データ線に電気的に接続され、画素ＴＦＴのソ
ース、ドレイン及びチャネル領域となる第２の多結晶シ
リコン６０２を形成する。次に熱酸化により前記第１及
び第２多結晶シリコン膜の上に絶縁膜を形成する。前記
第２の多結晶シリコン膜の上の前記絶縁膜はゲート絶縁
膜となる。次に第３の多結晶シリコンによりゲート電極
６０４とゲート線を形成する。以下の工程は図５（ｃ）
以下に示す工程図と同じである。図６に示す実施例はデ
ータ線に用いる多結晶シリコンと画素ＴＦＴを構成する
多結晶シリコンが別に形成されるため、図５に示す実施
例に比べて、多結晶シリコンで形成するデータ線の抵抗
を独立に制御できる利点を持つ。また、図６に示す実施
例ではデータ線に用いる多結晶シリコン膜として、該膜
の堆積時に不純物を導入することもでき、図５の実施例
で必要となるデータ線領域の多結晶シリコン膜にイオン
打ち込みで不純物を導入する工程が省略できる利点もあ
る。一方、図６の実施例ではデータ線を形成する多結晶
シリコン膜の形成工程が図５の実施例に比べて余分に必
要となる。しかし、いづれの実施例でもデータ線が多結
晶シリコン膜とＡｌ膜の２層膜で構成されている点は同
じである。従って、前記２層の膜のうち片方の膜に欠陥
が発生し、断線が生じても他の膜でデータ線の電気的導
通が取れる筈であり、実質的にデータ線の断線を回避で
きることになる。
【００１１】
【発明の効果】以上説明したように、本発明によればデ
ータ線が実質的に断線しにくいアクティブマトリックス
基板を製造することが出来、従って高歩留まりで安価な
アクティブマトリックス基板を製造することが出来る。
ータ線が実質的に断線しにくいアクティブマトリックス
基板を製造することが出来、従って高歩留まりで安価な
アクティブマトリックス基板を製造することが出来る。
【図１】 本発明によるアクティブマトリックス基板の
部分平面図。
部分平面図。
【図２】 アクティブマトリックス基板のデータ線に沿
った断面図。
った断面図。
【図３】 アクティブマトリックス基板のデータ線に沿
った断面図。
った断面図。
【図４】 アクティブマトリックス基板のデータ線に沿
った断面図。
った断面図。
【図５】 本発明によるアクティブマトリックス基板の
製造方法を示す工程断面図。
製造方法を示す工程断面図。
【図６】 本発明によるアクティブマトリックス基板の
断面図。
断面図。
201,301,401,501,601 ガラス基板 102,202,302,402,502,602 多結晶シリコン 203,303,403,503,603 ゲート絶縁膜 104,204,304,404,504,604 ゲート電極またはゲート線 205,305,405,505,605 層間絶縁膜 106,206,306,406,506,606 コンタクトホール 107,207,307,407,507,607 データ線 108,508,608 画素電極 609 多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (6)
- 【請求項１】 絶縁基板上に第１のデータ線と画素用ト
ランジスタのソース、ドレイン及びチャネル部となるべ
き領域が多結晶シリコンなどによる同一材料で同時に形
成され、前記第１のデータ線を構成する領域と前記ソー
ス、ドレイン領域に同型不純物が導入され、データ線は
前記第１のデータ線を構成する材料と異なる材料により
第２のデータ線と２層構造で形成され、前記第１のデー
タ線と前記第２のデータ線は１画素毎に少なくとも１つ
のコンタクトホールを介して電気的導通が取れているこ
とを特徴とするアクティブマトリックス基板。 - 【請求項２】 絶縁基板上にデータ線と画素用トランジ
スタのソース、ドレイン及びチャネル部となるべき領域
が多結晶シリコン膜で同時に形成され、且つ前記データ
線が前記多結晶シリコンとＡｌ薄膜により２層構造で形
成されていることを特徴とする請求項１記載のアクティ
ブマトリックス基板とその製造方法。 - 【請求項３】 データ線が不純物を導入した第１の多結
晶シリコンによる第１のデータ線とＡｌなどの金属によ
る第２のデータ線の２層で形成され、前記第１のデータ
線と前記第２のデータ線は１画素毎に少なくとも１つの
コンタクトホールを介して電気的接続され、前記第１の
多結晶シリコンと電気的接続された、画素用トランジス
タのソース、ドレイン及びチャネル部となる第２の多結
晶シリコン膜を有することを特徴とするアクティブマト
リックス基板。 - 【請求項４】 絶縁基板上にデータ線と画素用トランジ
スタのソース、ドレイン及びチャネル部となるべき領域
に第１の多結晶シリコン膜を形成する工程と、次に前記
第１の多結晶シリコン膜を熱酸化しゲート絶縁膜を形成
する工程と、次に前記第１の多結晶シリコンのうちデー
タ線となるべき領域に不純物を導入する工程と、次に第
２の多結晶シリコン膜を形成し該膜に不純物を導入して
導電層としゲート電極及びゲート線を形成する工程と、
次に前記ゲート電極をマスクとしてイオン打ち込み法に
より前記第１の多結晶シリコン膜で形成されたデータ
線、ソース及びドレインとなるべき領域に不純物を導入
する工程と、次にＣＶＤ法などにより層間絶縁膜を形成
する工程と、次にアニールにより前記イオン打ち込みさ
れた不純物を活性化する工程と、次にソース、ドレイン
領域にコンタクトホールを開口する工程と、次に画素電
極となるＩＴＯ膜を前記ドレイン領域と接続されるよう
に形成する工程と、次にＡｌ配線により前記ソース領域
と前記開口部を介して電気的に接続されるようにデータ
線を形成する工程を含むことを特徴とするアクティブマ
トリックス基板の製造方法。 - 【請求項５】 絶縁基板上にデータ線となるリンを含む
第１の多結晶シリコン膜を形成し、次に画素用トランジ
スタのソース、ドレイン及びチャネル部となるべき領域
に第２の多結晶シリコン膜を形成する工程と、次に前記
第１及び第２の多結晶シリコン膜を熱酸化しゲート絶縁
膜を形成する工程と、次にゲート電極及びゲート線を形
成する工程と、次に前記ゲート電極をマスクとしてイオ
ン打ち込み法により前記第１の多結晶シリコン膜で形成
されたデータ線、及び第２の多結晶シリコン膜で形成さ
れたソース及びドレインとなるべき領域に不純物を導入
する工程と、次にＣＶＤ法などにより層間絶縁膜を形成
する工程と、次にアニールにより前記イオン打ち込みさ
れた不純物を活性化する工程と、次にソース、ドレイン
領域にコンタクトホールを開口する工程と、次に画素電
極となるＩＴＯ膜を前記ドレイン領域と接続されるよう
に形成する工程と、次にＡｌ配線により前記ソース領域
と前記開口部を介して電気的に接続されるようにデータ
線を形成する工程を含むことを特徴とするアクティブマ
トリックス基板の製造方法。 - 【請求項６】 ゲート絶縁膜形成後またはゲート線形成
後に、第１の多結晶シリコン膜のソース線となるべき領
域のうち少なくともゲート線とクロスする領域にイオン
打ち込み法などにより不純物を導入することを特徴とす
る請求項１記載のアクティブマトリックス基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098791A JPH0553137A (ja) | 1991-08-22 | 1991-08-22 | アクテイブマトリツクス基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098791A JPH0553137A (ja) | 1991-08-22 | 1991-08-22 | アクテイブマトリツクス基板とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553137A true JPH0553137A (ja) | 1993-03-05 |
Family
ID=16598443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21098791A Pending JPH0553137A (ja) | 1991-08-22 | 1991-08-22 | アクテイブマトリツクス基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553137A (ja) |
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-
1991
- 1991-08-22 JP JP21098791A patent/JPH0553137A/ja active Pending
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