JPH0527259A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
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- JPH0527259A JPH0527259A JP3179905A JP17990591A JPH0527259A JP H0527259 A JPH0527259 A JP H0527259A JP 3179905 A JP3179905 A JP 3179905A JP 17990591 A JP17990591 A JP 17990591A JP H0527259 A JPH0527259 A JP H0527259A
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- Japan
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- insulating film
- same material
- scanning line
- gate
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Abstract
(57)【要約】
【目的】 走査線の線幅を広くすることなく、走査線と
絵素電極との間のリークを防止でき、結果的に付加容量
の形成に寄与しない寄生容量を低減でき、かつ開口率を
大きくでき、表示装置に組み込んだ場合に、表示品位の
向上が図れるアクティブマトリクス基板を実現する。 【構成】 ゲートバスライン１０を下層ゲートバスライ
ン１０ａの上に線幅がこれよりも若干幅広になった上層
ゲートバスライン１０ｂを積層した２層構造で形成す
る。下層ゲートバスライン１０ａの上に、上層ゲートバ
スライン１０ｂ、ゲート絶縁膜５０、ゲート保護膜第１
層５４、ゲート保護膜第２層５５およびゲート保護膜第
３層を挟んで絵素電極４０の一端部を重畳し、重畳部に
付加容量電極４０ａを形成する。以上の構造により、ゲ
ートバスライン１０と絵素電極４０との間のリークの発
生確率を低減しつつ、ゲートバスライン１０全体の線幅
を小さくする。
絵素電極との間のリークを防止でき、結果的に付加容量
の形成に寄与しない寄生容量を低減でき、かつ開口率を
大きくでき、表示装置に組み込んだ場合に、表示品位の
向上が図れるアクティブマトリクス基板を実現する。 【構成】 ゲートバスライン１０を下層ゲートバスライ
ン１０ａの上に線幅がこれよりも若干幅広になった上層
ゲートバスライン１０ｂを積層した２層構造で形成す
る。下層ゲートバスライン１０ａの上に、上層ゲートバ
スライン１０ｂ、ゲート絶縁膜５０、ゲート保護膜第１
層５４、ゲート保護膜第２層５５およびゲート保護膜第
３層を挟んで絵素電極４０の一端部を重畳し、重畳部に
付加容量電極４０ａを形成する。以上の構造により、ゲ
ートバスライン１０と絵素電極４０との間のリークの発
生確率を低減しつつ、ゲートバスライン１０全体の線幅
を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、表示用の絵素電極およ
び付加容量にスイッチング素子を介して駆動信号を印加
することにより表示を実行する表示装置に関し、特に該
絵素電極をマトリクス状に配列して高密度表示を行うア
クティブマトリクス基板に関する。
び付加容量にスイッチング素子を介して駆動信号を印加
することにより表示を実行する表示装置に関し、特に該
絵素電極をマトリクス状に配列して高密度表示を行うア
クティブマトリクス基板に関する。
【０００２】
【従来の技術】従来より、液晶表示装置、ＥＬ表示装
置、プラズマ表示装置等においては、マトリクス状に配
列された表示絵素を選択することにより画面上に表示パ
ターンを形成している。表示絵素の選択方式として、個
々の絵素を独立した電極で配列し、この絵素電極のそれ
ぞれにスイッチング素子を接続し、該スイッチング素子
により絵素電極を選択して表示駆動するアクティブマト
リクス駆動方式がある。このアクティブマトリクス駆動
方式によれば、高コントラストの表示が可能であり、液
晶テレビジョン、ワードプロセッサやコンピュータの端
末表示装置等に実用化されている。
置、プラズマ表示装置等においては、マトリクス状に配
列された表示絵素を選択することにより画面上に表示パ
ターンを形成している。表示絵素の選択方式として、個
々の絵素を独立した電極で配列し、この絵素電極のそれ
ぞれにスイッチング素子を接続し、該スイッチング素子
により絵素電極を選択して表示駆動するアクティブマト
リクス駆動方式がある。このアクティブマトリクス駆動
方式によれば、高コントラストの表示が可能であり、液
晶テレビジョン、ワードプロセッサやコンピュータの端
末表示装置等に実用化されている。
【０００３】ここで、スイッチング素子としては、ＴＦ
Ｔ（Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ）素子、
ＭＩＭ（金属−絶縁膜−金属）素子、ＭＯＳトランジス
タ素子、ダイオード、バリスタ等が一般に用いられてお
り、絵素電極とこれに対向する対向電極間に印加される
電圧をスイッチングする。これにより、両電極間にに介
在する液晶、ＥＬ発光層あるいはプラズマ発光体等の表
示媒体の光学的変調が表示パターンとして視認される。
Ｔ（Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ）素子、
ＭＩＭ（金属−絶縁膜−金属）素子、ＭＯＳトランジス
タ素子、ダイオード、バリスタ等が一般に用いられてお
り、絵素電極とこれに対向する対向電極間に印加される
電圧をスイッチングする。これにより、両電極間にに介
在する液晶、ＥＬ発光層あるいはプラズマ発光体等の表
示媒体の光学的変調が表示パターンとして視認される。
【０００４】このような表示装置に用いられるアクティ
ブマトリクス基板には、十分な表示コントラストを得る
ために付加容量が設けられることがある。付加容量は各
絵素電極と、各絵素電極に絶縁膜を介して重畳された付
加容量電極との間に形成される。
ブマトリクス基板には、十分な表示コントラストを得る
ために付加容量が設けられることがある。付加容量は各
絵素電極と、各絵素電極に絶縁膜を介して重畳された付
加容量電極との間に形成される。
【０００５】図５は付加容量を有するアクティブマトリ
クス基板の一従来例を示す。また、図６に図５のＣ−Ｃ
線に沿った断面図を示す。ガラス基板上にはゲートバス
ライン（走査線）１０およびソースバスライン（信号
線）２０が格子状に配線され、両バスライン１０、２０
で囲まれた領域に絵素電極４０がマトリクス状に配列さ
れている。該絵素電極４０の隅部にはスイッチング素子
としてＴＦＴ３０が設けられている。
クス基板の一従来例を示す。また、図６に図５のＣ−Ｃ
線に沿った断面図を示す。ガラス基板上にはゲートバス
ライン（走査線）１０およびソースバスライン（信号
線）２０が格子状に配線され、両バスライン１０、２０
で囲まれた領域に絵素電極４０がマトリクス状に配列さ
れている。該絵素電極４０の隅部にはスイッチング素子
としてＴＦＴ３０が設けられている。
【０００６】ゲートバスライン１０は、下層ゲートバス
ライン１０ａと上層ゲートバスライン１０ｂの２層構造
から成り、上層ゲートバスライン１０ｂの線幅は下層ゲ
ートバスライン１０ａの線幅よりも広くなっている。上
層ゲートバスライン１０ｂには絵素電極４０に向けてゲ
ート電極１１が分岐され、該ゲート電極１１の先端寄り
の部分にＴＦＴ３０が形成される。３１はＴＦＴ３０の
ソース電極であり、３２は同じくドレイン電極である。
ライン１０ａと上層ゲートバスライン１０ｂの２層構造
から成り、上層ゲートバスライン１０ｂの線幅は下層ゲ
ートバスライン１０ａの線幅よりも広くなっている。上
層ゲートバスライン１０ｂには絵素電極４０に向けてゲ
ート電極１１が分岐され、該ゲート電極１１の先端寄り
の部分にＴＦＴ３０が形成される。３１はＴＦＴ３０の
ソース電極であり、３２は同じくドレイン電極である。
【０００７】ＴＦＴ３０が形成された隅部と反対側の位
置に位置する絵素電極４０の一端部下方には、図６に示
すようにゲート絶縁膜５０を挟んで上層ゲートバスライ
ン１０ｂが重畳され、重畳部に付加容量が形成される。
従って、ゲートバスライン１０は付加容量電極および付
加容量バスラインとして機能する。
置に位置する絵素電極４０の一端部下方には、図６に示
すようにゲート絶縁膜５０を挟んで上層ゲートバスライ
ン１０ｂが重畳され、重畳部に付加容量が形成される。
従って、ゲートバスライン１０は付加容量電極および付
加容量バスラインとして機能する。
【０００８】
【発明が解決しようとする課題】ところで、上記従来構
造のアクティブマトリクス基板では、ゲートバスライン
１０の内、付加容量を形成する部分には下層ゲートバス
ライン１０ａが存在していない。これは、下層ゲートバ
スライン１０ａの幅方向両端部に相当するテーパ部分の
絶縁不良によって、該ゲートバスライン１０と絵素電極
４０のリークの危険性を避ける為である。
造のアクティブマトリクス基板では、ゲートバスライン
１０の内、付加容量を形成する部分には下層ゲートバス
ライン１０ａが存在していない。これは、下層ゲートバ
スライン１０ａの幅方向両端部に相当するテーパ部分の
絶縁不良によって、該ゲートバスライン１０と絵素電極
４０のリークの危険性を避ける為である。
【０００９】しかしながら、このような構造によれば、
必要なバスライン抵抗を得るためには、バスライン幅を
広く、つまり付加容量電極の面積を広くする必要があ
り、開口率の低下を招くという新たな欠点がある。
必要なバスライン抵抗を得るためには、バスライン幅を
広く、つまり付加容量電極の面積を広くする必要があ
り、開口率の低下を招くという新たな欠点がある。
【００１０】本発明はこのような従来技術の欠点を解消
するものであり、走査線の線幅を広くすることなく、走
査線と絵素電極との間のリークを防止でき、結果的に付
加容量の形成に寄与しない寄生容量を低減でき、かつ開
口率を大きくでき、表示品位の向上が図れるアクティブ
マトリクス基板を提供することを目的とする。
するものであり、走査線の線幅を広くすることなく、走
査線と絵素電極との間のリークを防止でき、結果的に付
加容量の形成に寄与しない寄生容量を低減でき、かつ開
口率を大きくでき、表示品位の向上が図れるアクティブ
マトリクス基板を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板上に格子状に配線された走査
線および信号線と、該走査線および信号線で囲まれた領
域それぞれに配置された絵素電極と、該走査線、該信号
線および該絵素電極にそれぞれ電気的に接続されたスイ
ッチング素子と、少なくとも１層の絶縁膜を挟んで該走
査線に隣接する走査線と該絵素電極の一部との間に重畳
された付加容量とを備えたアクティブマトリクス基板に
おいて、該走査線が単層あるいは多層の下層走査線に該
下層走査線よりも線幅が幅広になった上層走査線を重畳
した多層構造を有し、かつ該付加容量を形成する該絵素
電極の一部が、該上層走査線、該絶縁膜及び該下層走査
線の付加容量電極となる部分を覆うように形成された少
なくとも１層の保護層を挟んで該下層走査線上に重畳さ
れてなり、そのことにより、上記目的が達成される。
リクス基板は、絶縁性基板上に格子状に配線された走査
線および信号線と、該走査線および信号線で囲まれた領
域それぞれに配置された絵素電極と、該走査線、該信号
線および該絵素電極にそれぞれ電気的に接続されたスイ
ッチング素子と、少なくとも１層の絶縁膜を挟んで該走
査線に隣接する走査線と該絵素電極の一部との間に重畳
された付加容量とを備えたアクティブマトリクス基板に
おいて、該走査線が単層あるいは多層の下層走査線に該
下層走査線よりも線幅が幅広になった上層走査線を重畳
した多層構造を有し、かつ該付加容量を形成する該絵素
電極の一部が、該上層走査線、該絶縁膜及び該下層走査
線の付加容量電極となる部分を覆うように形成された少
なくとも１層の保護層を挟んで該下層走査線上に重畳さ
れてなり、そのことにより、上記目的が達成される。
【００１２】好ましくは、前記スイッチング素子を前記
絶縁膜と同じ材料のゲート絶縁膜を有する薄膜トランジ
スタで形成し、前記保護層を該ゲート絶縁膜の直上の層
と同じ材料で形成する。
絶縁膜と同じ材料のゲート絶縁膜を有する薄膜トランジ
スタで形成し、前記保護層を該ゲート絶縁膜の直上の層
と同じ材料で形成する。
【００１３】また、好ましくは、前記スイッチング素子
を前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜ト
ランジスタで形成し、前記保護層を、該ゲート絶縁膜の
直上の層と同じ材料で形成された保護膜第１層と、該薄
膜トランジスタのソース電極およびドレイン電極と該ゲ
ート絶縁膜の直上の層との間に位置する層と同じ材料で
形成された保護膜第２層との２層構造で形成する。
を前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜ト
ランジスタで形成し、前記保護層を、該ゲート絶縁膜の
直上の層と同じ材料で形成された保護膜第１層と、該薄
膜トランジスタのソース電極およびドレイン電極と該ゲ
ート絶縁膜の直上の層との間に位置する層と同じ材料で
形成された保護膜第２層との２層構造で形成する。
【００１４】また、好ましくは、前記スイッチング素子
前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜トラ
ンジスタで形成し、前記保護層を、該ゲート絶縁膜の直
上の層と同じ材料で形成された保護膜第１層と、該薄膜
トランジスタのチャネル層となる半導体層の直上の層と
同じ材料で形成された保護膜第２層との２層構造で形成
する。
前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜トラ
ンジスタで形成し、前記保護層を、該ゲート絶縁膜の直
上の層と同じ材料で形成された保護膜第１層と、該薄膜
トランジスタのチャネル層となる半導体層の直上の層と
同じ材料で形成された保護膜第２層との２層構造で形成
する。
【００１５】また、好ましくは、前記スイッチング素子
を前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜ト
ランジスタで形成し、前記保護層を、該ゲート絶縁膜の
直上の層と同じ材料で形成された保護膜第１層と、該薄
膜トランジスタのチャネル層となる半導体層の直上の層
と同じ材料で形成された保護膜第２層と、該薄膜トラン
ジスタのソース電極及びドレイン電極と該ゲート絶縁膜
の直上の層との間に位置する層と同じ材料で形成された
保護膜第３層との３層構造で形成する。
を前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜ト
ランジスタで形成し、前記保護層を、該ゲート絶縁膜の
直上の層と同じ材料で形成された保護膜第１層と、該薄
膜トランジスタのチャネル層となる半導体層の直上の層
と同じ材料で形成された保護膜第２層と、該薄膜トラン
ジスタのソース電極及びドレイン電極と該ゲート絶縁膜
の直上の層との間に位置する層と同じ材料で形成された
保護膜第３層との３層構造で形成する。
【００１６】
【作用】上記のように付加容量を形成する絵素電極の一
部（端部）を、上層走査線、絶縁膜及び下層走査線の付
加容量電極となる部分を覆うように形成された少なくと
も１層の保護層を挟んで、下層走査線上に重畳する構造
によれば、この部分における絶縁性の向上が図れる。従
って、絵素電極と走査線との間にリークが発生するのを
確実に低減できる。加えて、下層走査線が付加容量を形
成するための絵素電極の一部に重畳されているので、該
下層走査線を上層走査線に重畳せず、上層走査線の一部
のみを絵素電極に重畳させて付加容量を形成する上記従
来構造に比べて、上層走査線の線幅を格段に短くでき
る。それ故、結果的に走査線全体の線幅を短くできるこ
とになる。
部（端部）を、上層走査線、絶縁膜及び下層走査線の付
加容量電極となる部分を覆うように形成された少なくと
も１層の保護層を挟んで、下層走査線上に重畳する構造
によれば、この部分における絶縁性の向上が図れる。従
って、絵素電極と走査線との間にリークが発生するのを
確実に低減できる。加えて、下層走査線が付加容量を形
成するための絵素電極の一部に重畳されているので、該
下層走査線を上層走査線に重畳せず、上層走査線の一部
のみを絵素電極に重畳させて付加容量を形成する上記従
来構造に比べて、上層走査線の線幅を格段に短くでき
る。それ故、結果的に走査線全体の線幅を短くできるこ
とになる。
【００１７】
【実施例】以下に本発明の実施例を説明する。
【００１８】図１は本発明アクティブマトリクス基板の
一実施例を示す。絶縁性基板であるガラス基板１（図２
参照）上にはゲートバスライン１０およびソースバスラ
イン２０が格子状に配線され、両バスライン１０、２０
で囲まれた矩形状の領域に絵素電極４０が配列される。
ゲートバスライン１０は、上層ゲートバスライン１０ａ
と下層ゲートバスライン１０ｂとの２層構造からなる。
上層ゲートバスライン１０ａの線幅は下層ゲートバスラ
イン１０ｂの線幅よりも若干広幅になっている。上層ゲ
ートバスライン１０ａには、絵素電極４０に向けて突出
するゲート電極１１が分岐され、該ゲート電極１１の先
端寄りの部分にスイッチング素子としてのＴＦＴ３０が
形成される。３２はＴＦＴ３０のソース電極であり、同
じく３２はドレイン電極である。本実施例ではＴＦＴ３
０としてａ−Ｓｉ ＴＦＴを使用した。
一実施例を示す。絶縁性基板であるガラス基板１（図２
参照）上にはゲートバスライン１０およびソースバスラ
イン２０が格子状に配線され、両バスライン１０、２０
で囲まれた矩形状の領域に絵素電極４０が配列される。
ゲートバスライン１０は、上層ゲートバスライン１０ａ
と下層ゲートバスライン１０ｂとの２層構造からなる。
上層ゲートバスライン１０ａの線幅は下層ゲートバスラ
イン１０ｂの線幅よりも若干広幅になっている。上層ゲ
ートバスライン１０ａには、絵素電極４０に向けて突出
するゲート電極１１が分岐され、該ゲート電極１１の先
端寄りの部分にスイッチング素子としてのＴＦＴ３０が
形成される。３２はＴＦＴ３０のソース電極であり、同
じく３２はドレイン電極である。本実施例ではＴＦＴ３
０としてａ−Ｓｉ ＴＦＴを使用した。
【００１９】ＴＦＴ３０は絵素電極の一端部における隅
部に形成され、該絵素電極４０の他端部には前記ゲート
バスライン１０に隣接するゲートバスライン１０が重畳
され、重畳部に付加容量が形成される。
部に形成され、該絵素電極４０の他端部には前記ゲート
バスライン１０に隣接するゲートバスライン１０が重畳
され、重畳部に付加容量が形成される。
【００２０】以下に上記したアクティブマトリクス基板
の構造を図２を参照しつつ制作順に従って詳述する。ま
ず、ガラス基板１上にゲートバスライン１０を作製す
る。具体的には、ガラス基板１上にＡｌ、Ｍｏ、Ｗ、Ｃ
ｒ、あるいはそれらの合金等の低抵抗な導電体をスパッ
タリング法を用いて積層させ、次いでこれをパターンニ
ングして下層ゲートバスライン１０ａを得る。本実施例
では、下層ゲートバスライン１０ａの材質としてＡｌを
使用した。
の構造を図２を参照しつつ制作順に従って詳述する。ま
ず、ガラス基板１上にゲートバスライン１０を作製す
る。具体的には、ガラス基板１上にＡｌ、Ｍｏ、Ｗ、Ｃ
ｒ、あるいはそれらの合金等の低抵抗な導電体をスパッ
タリング法を用いて積層させ、次いでこれをパターンニ
ングして下層ゲートバスライン１０ａを得る。本実施例
では、下層ゲートバスライン１０ａの材質としてＡｌを
使用した。
【００２１】続いて、ガラス基板１上に下層ゲートバス
ライン１０ａを覆うようにしてＴａを同様にスパッタリ
ング法を用いて積層させ、次いでこれをパターンニング
して上層ゲートバスライン１０ｂを得る。このとき同時
にゲート電極１１が形成される。なお、下層ゲートバス
ライン１０ａの下にベースコート膜としてＴａ2Ｏ5等の
絶縁膜を形成する構造も可能である。
ライン１０ａを覆うようにしてＴａを同様にスパッタリ
ング法を用いて積層させ、次いでこれをパターンニング
して上層ゲートバスライン１０ｂを得る。このとき同時
にゲート電極１１が形成される。なお、下層ゲートバス
ライン１０ａの下にベースコート膜としてＴａ2Ｏ5等の
絶縁膜を形成する構造も可能である。
【００２２】上記の様に、本実施例のゲートバスライン
１０は上層ゲートバスライン１０ｂ及び下層ゲートバス
ライン１０ａの２層構造からなる。このような２層構造
によれば、上層ゲートバスライン１０ｂには耐酸性に優
れた金属材料を、下層ゲートバスライン１０ａには耐酸
性には乏しいが比抵抗が小さい金属材料を用いることが
可能となる。従って、大型の表示装置に適用する場合に
おいても、ゲートバスライン１０の信号遅延が生じるこ
とがなく、高い画像品位が得られる。
１０は上層ゲートバスライン１０ｂ及び下層ゲートバス
ライン１０ａの２層構造からなる。このような２層構造
によれば、上層ゲートバスライン１０ｂには耐酸性に優
れた金属材料を、下層ゲートバスライン１０ａには耐酸
性には乏しいが比抵抗が小さい金属材料を用いることが
可能となる。従って、大型の表示装置に適用する場合に
おいても、ゲートバスライン１０の信号遅延が生じるこ
とがなく、高い画像品位が得られる。
【００２３】次いで、上層ゲートバスライン１０ｂ上に
ゲート絶縁膜５０を積層する。本実施例ではプラズマＣ
ＶＤ法を用いてＳｉＮｘ膜を300ｎｍ積層し、ゲート絶
縁膜５０とした。なお、上層ゲートバスライン１０ｂを
陽極酸化して表面にＴａ酸化膜を形成し、絶縁膜を２層
構造として絶縁性を高める構造にしても構わない。
ゲート絶縁膜５０を積層する。本実施例ではプラズマＣ
ＶＤ法を用いてＳｉＮｘ膜を300ｎｍ積層し、ゲート絶
縁膜５０とした。なお、上層ゲートバスライン１０ｂを
陽極酸化して表面にＴａ酸化膜を形成し、絶縁膜を２層
構造として絶縁性を高める構造にしても構わない。
【００２４】続いて、半導体層、エッチングストッパ層
をゲート絶縁膜５０に連続して、プラズマＣＶＤ法を用
いて作製する。半導体層は真性半導体アモルファスシリ
コン（以下では「ａ−Ｓｉ（ｉ）」と称する）、エッチ
ングストッパ層はゲート絶縁膜５０と同じＳｉＮｘであ
る。膜厚はそれぞれ６０ｎｍ、200ｎｍとした。そし
て、ＳｉＮｘであるエッチングストッパ層はパターンニ
ングされ、エッチングストッパを形成すると同時に、下
層ゲートバスライン１０ａの付加容量電極４０ａを形成
する部分を覆うように残され、該残された部分がゲート
保護膜第２層５５となる。
をゲート絶縁膜５０に連続して、プラズマＣＶＤ法を用
いて作製する。半導体層は真性半導体アモルファスシリ
コン（以下では「ａ−Ｓｉ（ｉ）」と称する）、エッチ
ングストッパ層はゲート絶縁膜５０と同じＳｉＮｘであ
る。膜厚はそれぞれ６０ｎｍ、200ｎｍとした。そし
て、ＳｉＮｘであるエッチングストッパ層はパターンニ
ングされ、エッチングストッパを形成すると同時に、下
層ゲートバスライン１０ａの付加容量電極４０ａを形成
する部分を覆うように残され、該残された部分がゲート
保護膜第２層５５となる。
【００２５】続いて、リンを添加したｎ＋型アモルファ
スシリコン層（以下では「ａ−Ｓｉ（ｎ＋）」と称す
る）を８０ｎｍの厚みでプラズマＣＶＤ法で積層する。
これは半導体層と、この後に積層されるＴＦＴ３０のソ
ース電極３１またはドレイン電極３２との間のオーミッ
クコンタクトを良好にするためである。次に、このａ−
Ｓｉ（ｎ＋）および上記ａ−Ｓｉ（ｉ）をパターンニン
グし、半導体層及びコンタクト層を形成する。この場合
も同時に、下層ゲートバスライン１０ａの付加容量電極
４０ａを形成する部分を覆うようにして半導体層とコン
タクト層を残し、それぞれ残された部分をゲート保護層
第１層５４、ゲート保護膜第３層５６とした。
スシリコン層（以下では「ａ−Ｓｉ（ｎ＋）」と称す
る）を８０ｎｍの厚みでプラズマＣＶＤ法で積層する。
これは半導体層と、この後に積層されるＴＦＴ３０のソ
ース電極３１またはドレイン電極３２との間のオーミッ
クコンタクトを良好にするためである。次に、このａ−
Ｓｉ（ｎ＋）および上記ａ−Ｓｉ（ｉ）をパターンニン
グし、半導体層及びコンタクト層を形成する。この場合
も同時に、下層ゲートバスライン１０ａの付加容量電極
４０ａを形成する部分を覆うようにして半導体層とコン
タクト層を残し、それぞれ残された部分をゲート保護層
第１層５４、ゲート保護膜第３層５６とした。
【００２６】次に、ガラス基板１上の全面にソース導電
体としてＴｉ、Ａｌ、Ｃｒ、Ｍｏ等の金属層をスパッタ
リング法によって形成し、パターンニングを行って、ソ
ースバスライン２０と、ＴＦＴ３０のース電極３１およ
びドレイン電極３２を形成した。本実施例ではソース導
電体としてＴｉを使用した。
体としてＴｉ、Ａｌ、Ｃｒ、Ｍｏ等の金属層をスパッタ
リング法によって形成し、パターンニングを行って、ソ
ースバスライン２０と、ＴＦＴ３０のース電極３１およ
びドレイン電極３２を形成した。本実施例ではソース導
電体としてＴｉを使用した。
【００２７】次に、絵素電極４０及び付加容量電極４０
ａとなるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
膜をスパッタリング法により積層し、これをパターンニ
ングすることにより絵素電極４０及び付加容量電極４０
ａを得る。図２に示すように、該付加容量電極４０ａは
下層ゲートバスライン１０ａの上に、上層ゲートバスラ
イン１０ｂ、Ｔａ陽極酸化層（図示せず）、ゲート絶縁
層５０、ゲート保護膜第１層５４、ゲート保護膜第２層
５５およびゲート保護膜第３層５６を挟んで形成されて
いる。
ａとなるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）
膜をスパッタリング法により積層し、これをパターンニ
ングすることにより絵素電極４０及び付加容量電極４０
ａを得る。図２に示すように、該付加容量電極４０ａは
下層ゲートバスライン１０ａの上に、上層ゲートバスラ
イン１０ｂ、Ｔａ陽極酸化層（図示せず）、ゲート絶縁
層５０、ゲート保護膜第１層５４、ゲート保護膜第２層
５５およびゲート保護膜第３層５６を挟んで形成されて
いる。
【００２８】このような積層構造によれば、絶縁性の向
上により、下層ゲートバスライン１０ａの幅方向両端部
に相当するテーパ部分におけるゲートバスライン１０
と、絵素電極４０との間のリークを格段に低減できる。
上により、下層ゲートバスライン１０ａの幅方向両端部
に相当するテーパ部分におけるゲートバスライン１０
と、絵素電極４０との間のリークを格段に低減できる。
【００２９】なお、ゲート保護膜は上記のような３層構
造のものに限定されるものではなく、少なくとも一層設
ければよい。例えば、ゲート保護膜第１層５４のみを設
けることにしてもよく、または、ゲート保護膜第１層５
４とゲート保護膜第２層５５との組合せ、あるいはゲー
ト保護膜第１層５４とゲート保護膜第３層５６との組合
せであってもよい。
造のものに限定されるものではなく、少なくとも一層設
ければよい。例えば、ゲート保護膜第１層５４のみを設
けることにしてもよく、または、ゲート保護膜第１層５
４とゲート保護膜第２層５５との組合せ、あるいはゲー
ト保護膜第１層５４とゲート保護膜第３層５６との組合
せであってもよい。
【００３０】上記のようにして絵素電極４０および付加
容量電極４０ａを形成すると、その上に図示しない保護
膜を積層し、これによりアクティブマトリクス基板を得
る。なお、保護膜は絵素電極４０の中央部を除去する窓
あき構造にしてもよい。
容量電極４０ａを形成すると、その上に図示しない保護
膜を積層し、これによりアクティブマトリクス基板を得
る。なお、保護膜は絵素電極４０の中央部を除去する窓
あき構造にしてもよい。
【００３１】図３および図４は本発明の別の実施例を示
す。この実施例によれば、上記実施例に比べて付加容量
の容量低下を低減できる利点がある。すなわち、本実施
例では、付加容量の容量低下を招来するゲート保護膜の
付加容量電極４０ａへの挿入度合を低減すべく、特にリ
ークの発生確率の高いゲートバスライン１０の段差部、
すなわち該ゲートバスライン１０の幅方向両端部に相当
する部分にゲート保護膜第１層５４、ゲート保護膜第２
層５５およびゲート保護膜第３層５６からなる積層構造
の保護膜を挿入する構造をとる。なお、上記実施例と対
応する部分には同一の番号を付して説明を省略する。
す。この実施例によれば、上記実施例に比べて付加容量
の容量低下を低減できる利点がある。すなわち、本実施
例では、付加容量の容量低下を招来するゲート保護膜の
付加容量電極４０ａへの挿入度合を低減すべく、特にリ
ークの発生確率の高いゲートバスライン１０の段差部、
すなわち該ゲートバスライン１０の幅方向両端部に相当
する部分にゲート保護膜第１層５４、ゲート保護膜第２
層５５およびゲート保護膜第３層５６からなる積層構造
の保護膜を挿入する構造をとる。なお、上記実施例と対
応する部分には同一の番号を付して説明を省略する。
【００３２】
【発明の効果】以上の本発明アクティブマトリクス基板
によれば、付加容量部における構造故、走査線と絵素電
極との間にリークが発生するのを確実に低減できる。更
には、走査線の線幅を従来例に比べて格段に短くでき
る。従って、寄生容量が小さく、かつ開口率の大きなア
クティブマトリクス基板を実現できる。それ故、本発明
アクティブマトリクス基板を適用すれば、高画像品位の
表示装置を実現できる。
によれば、付加容量部における構造故、走査線と絵素電
極との間にリークが発生するのを確実に低減できる。更
には、走査線の線幅を従来例に比べて格段に短くでき
る。従って、寄生容量が小さく、かつ開口率の大きなア
クティブマトリクス基板を実現できる。それ故、本発明
アクティブマトリクス基板を適用すれば、高画像品位の
表示装置を実現できる。
【図１】本発明のアクティブマトリクス基板を示す平面
図。
図。
【図２】図１のＡ−Ａ線による断面図。
【図３】本発明のアクティブマトリクス基板の別の実施
例を示す平面図。
例を示す平面図。
【図４】図３のＢ−Ｂ線による断面図。
【図５】アクティブマトリクス基板の一従来例を示す平
面図。
面図。
【図６】図５のＣ−Ｃ線による断面図。
１ ガラス基板
１０ ゲートバスライン
１０ａ 下層ゲートバスライン
１０ｂ 上層ゲートバスライン
１１ ゲート電極
２０ ソースバスライン
３０ ＴＦＴ
３１ ソース電極
３２ ドレイン電極
４０ 絵素電極
４０ａ 付加容量電極
５０ ゲート絶縁膜
５４ ゲート保護膜第１層
５５ ゲート保護膜第２層
５６ ゲート保護膜第３層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 平田 貢祥
大阪市阿倍野区長池町22番22号 シヤープ
株式会社内
(72)発明者 岡 博史
大阪市阿倍野区長池町22番22号 シヤープ
株式会社内
Claims (5)
- 【請求項１】絶縁性基板上に格子状に配線された走査線
および信号線と、該走査線および信号線で囲まれた領域
それぞれに配置された絵素電極と、該走査線、該信号線
および該絵素電極にそれぞれ電気的に接続されたスイッ
チング素子と、少なくとも１層の絶縁膜を挟んで該走査
線に隣接する走査線と該絵素電極の一部との間に重畳さ
れた付加容量とを備えたアクティブマトリクス基板にお
いて、 該走査線が単層あるいは多層の下層走査線に該下層走査
線よりも線幅が幅広になった上層走査線を重畳した多層
構造を有し、かつ該付加容量を形成する該絵素電極の一
部が、該上層走査線、該絶縁膜及び該下層走査線の付加
容量電極となる部分を覆うように形成された少なくとも
１層の保護層を挟んで該下層走査線上に重畳されたアク
ティブマトリクス基板。 - 【請求項２】前記スイッチング素子が前記絶縁膜と同じ
材料のゲート絶縁膜を有する薄膜トランジスタであり、
前記保護層が該ゲート絶縁膜の直上の層と同じ材料で形
成されている請求項１記載のアクティブマトリクス基
板。 - 【請求項３】前記スイッチング素子が前記絶縁膜と同じ
材料のゲート絶縁膜を有する薄膜トランジスタであり、
前記保護層が、該ゲート絶縁膜の直上の層と同じ材料で
形成された保護膜第１層と、該薄膜トランジスタのソー
ス電極およびドレイン電極と該ゲート絶縁膜の直上の層
との間に位置する層と同じ材料で形成された保護膜第２
層との２層構造を有する請求項１記載のアクティブマト
リクス基板。 - 【請求項４】前記スイッチング素子が前記絶縁膜と同じ
材料のゲート絶縁膜を有する薄膜トランジスタであり、
前記保護層が、該ゲート絶縁膜の直上の層と同じ材料で
形成された保護膜第１層と、該薄膜トランジスタのチャ
ネル層となる半導体層の直上の層と同じ材料で形成され
た保護膜第２層との２層構造を有する請求項１記載のア
クティブマトリクス基板。 - 【請求項５】前記スイッチング素子が前記絶縁膜と同じ
材料のゲート絶縁膜を有する薄膜トランジスタであり、
前記保護層が、該ゲート絶縁膜の直上の層と同じ材料で
形成された保護膜第１層と、該薄膜トランジスタのチャ
ネル層となる半導体層の直上の層と同じ材料で形成され
た保護膜第２層と、該薄膜トランジスタのソース電極及
びドレイン電極と該ゲート絶縁膜の直上の層との間に位
置する層と同じ材料で形成された保護膜第３層との３層
構造を有する請求項１記載のアクティブマトリクス基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179905A JPH0527259A (ja) | 1991-07-19 | 1991-07-19 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179905A JPH0527259A (ja) | 1991-07-19 | 1991-07-19 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527259A true JPH0527259A (ja) | 1993-02-05 |
Family
ID=16073961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179905A Withdrawn JPH0527259A (ja) | 1991-07-19 | 1991-07-19 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527259A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102524224A (zh) * | 2012-02-29 | 2012-07-04 | 金保生 | 一种杀灭蛀干害虫的装置 |
| KR101232166B1 (ko) * | 2006-06-30 | 2013-02-12 | 엘지디스플레이 주식회사 | 액정표시장치 및 그의 제조방법 |
| US10249761B2 (en) | 2016-11-10 | 2019-04-02 | Joled Inc. | Thin-film transistor substrate |
-
1991
- 1991-07-19 JP JP3179905A patent/JPH0527259A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101232166B1 (ko) * | 2006-06-30 | 2013-02-12 | 엘지디스플레이 주식회사 | 액정표시장치 및 그의 제조방법 |
| CN102524224A (zh) * | 2012-02-29 | 2012-07-04 | 金保生 | 一种杀灭蛀干害虫的装置 |
| US10249761B2 (en) | 2016-11-10 | 2019-04-02 | Joled Inc. | Thin-film transistor substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |