JPH04140725A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents
薄膜トランジスタアレイ基板およびその製造方法Info
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- JPH04140725A JPH04140725A JP2263996A JP26399690A JPH04140725A JP H04140725 A JPH04140725 A JP H04140725A JP 2263996 A JP2263996 A JP 2263996A JP 26399690 A JP26399690 A JP 26399690A JP H04140725 A JPH04140725 A JP H04140725A
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Landscapes
- Liquid Crystal (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、薄膜トランジスタを用いたアクティブマトリ
・ンクス型表示装置を構成するための薄膜トランジスタ
アレイ基板およびその製造方法に関する。
・ンクス型表示装置を構成するための薄膜トランジスタ
アレイ基板およびその製造方法に関する。
従来の技術
ｉ［）ランジスタ（以下ＴＰＴと称する）アレイを用い
たアクティブマトリックス型表示装置は単純マトリック
ス型表示装置に比べて高い画質が得られるため盛んに研
究されている。
たアクティブマトリックス型表示装置は単純マトリック
ス型表示装置に比べて高い画質が得られるため盛んに研
究されている。
以下に代表的なアクティブマＩ・リノクス型液晶表示装
置について説明する。
置について説明する。
第４図ｆａ）はアクティブマトリックス型の液晶表示装
置を模式的に示した透視図、第４図（ｂ）は同液晶表示
装置の部分断面図である。第４図（ａ）に示すように、
液晶表示装置はＴＰＴ２１および画素電極２２が形成さ
れた第一の透明基板２３と対句電極２４が形成された第
二の透明基板２５とで液晶材料２６を挟み、画素を極２
２と対向電極２４の間に印加する電圧を制御して画像を
表示するものである。ＴＰＴ２１に画像信号を印加する
ためにソースバスライン２７が、またＴＰＴを切り換え
るためのゲート信号を印加するためにゲートバスライン
２８が第一の透明基板２３の表面に形成されている。
置を模式的に示した透視図、第４図（ｂ）は同液晶表示
装置の部分断面図である。第４図（ａ）に示すように、
液晶表示装置はＴＰＴ２１および画素電極２２が形成さ
れた第一の透明基板２３と対句電極２４が形成された第
二の透明基板２５とで液晶材料２６を挟み、画素を極２
２と対向電極２４の間に印加する電圧を制御して画像を
表示するものである。ＴＰＴ２１に画像信号を印加する
ためにソースバスライン２７が、またＴＰＴを切り換え
るためのゲート信号を印加するためにゲートバスライン
２８が第一の透明基板２３の表面に形成されている。
また第４図（ｂ）に示すように第二の透明基板２５の内
側表面には対向電極２４とＴＰＴ２１を遮光するための
遮光膜２９が形成されている。また図では省略したが、
カラー化する場合には、第二の透明基板２５の表面にモ
ザイク状のカラーフィルターを形成した後で対向電極２
４を形成する。第一の透明基板２３の上のＴＰＴ２１は
、不透明な金属で形成されたゲート電極３０、ゲート絶
縁膜３Ｉ、アモルファスンリコン膜（以下ａ−５ｉｐと
称する）島領域３２、ソース電極３３およびドレイン電
極３４から構成されている。３５は画素電極２２とドレ
イン電極３４を接続するためのコンタクト窓である。画
素電極２２はＴＰＴ２１のドレイン電極３４に接続され
ており、ＴＰＴ２ ］を通して供給された電圧を保持し
て画像を表示する。
側表面には対向電極２４とＴＰＴ２１を遮光するための
遮光膜２９が形成されている。また図では省略したが、
カラー化する場合には、第二の透明基板２５の表面にモ
ザイク状のカラーフィルターを形成した後で対向電極２
４を形成する。第一の透明基板２３の上のＴＰＴ２１は
、不透明な金属で形成されたゲート電極３０、ゲート絶
縁膜３Ｉ、アモルファスンリコン膜（以下ａ−５ｉｐと
称する）島領域３２、ソース電極３３およびドレイン電
極３４から構成されている。３５は画素電極２２とドレ
イン電極３４を接続するためのコンタクト窓である。画
素電極２２はＴＰＴ２１のドレイン電極３４に接続され
ており、ＴＰＴ２ ］を通して供給された電圧を保持し
て画像を表示する。
以上のように構成されたアクティブマトリックス型液晶
表示装置について、以下その動作を第５図に示す等価回
路図を参照しながら説明する。
表示装置について、以下その動作を第５図に示す等価回
路図を参照しながら説明する。
画像信号はソースバスラインＡ１．Ａ２・・・・・・Ａ
ｎに加えられる。このラインにはゲートパスラインＢ１
〜Ｂｍとの交点にあるＴＦＴＱＩＩ〜ＱＩｍ、Ｑ２１〜
Ｑ２ｍ、Ｑｎ １〜Ｑｎｍのソースミ極が接続されてい
る。さらにゲートバスラインＢｌ−ＢｍにはＴＰＴのゲ
ート電極が接続されている。ＴＰＴのドレイン電極は液
晶材料を介して対向電極Ｔに接続されている。ゲートパ
スライン３１〜Ｂｍに駆動パルスφ１〜φｍが順次印加
されるとＴＰＴがオン状態となり、ソース電極を通じて
画像信号が画素電極に書き込まれる。この状態はテレビ
画面の次のフィールドで駆動パルスがＴＰＴのゲート電
極に印加されるまで保持される。
ｎに加えられる。このラインにはゲートパスラインＢ１
〜Ｂｍとの交点にあるＴＦＴＱＩＩ〜ＱＩｍ、Ｑ２１〜
Ｑ２ｍ、Ｑｎ １〜Ｑｎｍのソースミ極が接続されてい
る。さらにゲートバスラインＢｌ−ＢｍにはＴＰＴのゲ
ート電極が接続されている。ＴＰＴのドレイン電極は液
晶材料を介して対向電極Ｔに接続されている。ゲートパ
スライン３１〜Ｂｍに駆動パルスφ１〜φｍが順次印加
されるとＴＰＴがオン状態となり、ソース電極を通じて
画像信号が画素電極に書き込まれる。この状態はテレビ
画面の次のフィールドで駆動パルスがＴＰＴのゲート電
極に印加されるまで保持される。
さらにＴＰＴアクティブマトリックス基板には画質向上
、信顛性向上のために画素電極と並列に蓄積容量を設け
る場合が多い。蓄積容量の接続に関して、第６図（ａ）
、 （ｂ）に示す蓄積容量の等価回路図を参照しながら
説明する。第６図（ａ）は蓄積容量Ｃｓのもう一方の電
極を独立に形成した場合であり、第６図（ｂ）は蓄積容
量Ｃｓの一方の電極を前段のゲートバスライン２８に接
続した場合である。
、信顛性向上のために画素電極と並列に蓄積容量を設け
る場合が多い。蓄積容量の接続に関して、第６図（ａ）
、 （ｂ）に示す蓄積容量の等価回路図を参照しながら
説明する。第６図（ａ）は蓄積容量Ｃｓのもう一方の電
極を独立に形成した場合であり、第６図（ｂ）は蓄積容
量Ｃｓの一方の電極を前段のゲートバスライン２８に接
続した場合である。
いずれの場合も効果は同しである。なおＣＬＣ’は液晶
材料の容量を等価的に示したものである。
材料の容量を等価的に示したものである。
次に従来のＴＦＴアレイ基板の製造方法について説明す
る。
る。
第７図（ａ）〜（４１は従来のＴＰＴアレイ基板の製造
工程断面図である。まず同図（ａ）に示すようにガラス
基板２３の上にスパッタ法でクロム（Ｃｒ）！ｌ３０ａ
を形成し、同図（ｂ）に示すようにフォトエツチングに
よりゲート電極３０を形成する０次に同図ｆｃ）に示す
ようにスパッタ法によりＩＴＯ膜２２ａを形成し、同図
（ｄ）に示すように画素電極２２を形成する０次に同図
（ｅ）に示すようにプラズマＣＶＤ法により窒化シリコ
ン膜（ＳｊＮ膜）３１ａを４０００人、半導体層として
ａ−５ｉ膜３２ａを１０００人堆積する０次に同図（ｆ
）に示すようにａ−３ｔ膜３２ａをエツチングし、チャ
ネル領域となるａ−３ｉ膜島領域３２を形成する。
工程断面図である。まず同図（ａ）に示すようにガラス
基板２３の上にスパッタ法でクロム（Ｃｒ）！ｌ３０ａ
を形成し、同図（ｂ）に示すようにフォトエツチングに
よりゲート電極３０を形成する０次に同図ｆｃ）に示す
ようにスパッタ法によりＩＴＯ膜２２ａを形成し、同図
（ｄ）に示すように画素電極２２を形成する０次に同図
（ｅ）に示すようにプラズマＣＶＤ法により窒化シリコ
ン膜（ＳｊＮ膜）３１ａを４０００人、半導体層として
ａ−５ｉ膜３２ａを１０００人堆積する０次に同図（ｆ
）に示すようにａ−３ｔ膜３２ａをエツチングし、チャ
ネル領域となるａ−３ｉ膜島領域３２を形成する。
この時ＳｉＮ膜３１ａの一部はゲート電極３０の上を覆
ってゲート絶縁膜３１となる０次に同図（匂に示すよう
に画素電極２２とコンタクトを取るためのコンタクト窓
３５を形成する０次に同図（５）に示すようにスパッタ
法によりアルミ膜３３ａを７０００人堆積する。次に同
図（ｉ）に示すようにソース電極３３およびドレイン電
極３４を形成する。
ってゲート絶縁膜３１となる０次に同図（匂に示すよう
に画素電極２２とコンタクトを取るためのコンタクト窓
３５を形成する０次に同図（５）に示すようにスパッタ
法によりアルミ膜３３ａを７０００人堆積する。次に同
図（ｉ）に示すようにソース電極３３およびドレイン電
極３４を形成する。
次に従来のＴＦＴアレイパネルに形成された蓄積容量に
ついて第８図を参照しながら説明する。
ついて第８図を参照しながら説明する。
第８図（ａ）はＴＰＴアレイパネルの要部平面図、第８
図（ｂ）は第８図（ａ）をＡ−Ａ線で切断した断面図で
ある。これらの図に示すようにソースバスライン２７と
ゲートパスライン２８の交点近傍にＴＰＴ２１が形成さ
れており、ソースバスライン２７にはソース１ｉＦｉ３
３が、ゲートパスライン２日の一部はゲート１１１掻３
０を兼ねており、さらに画素電極２２がコンタクト窓３
５を介してドレイン電極３４に接続されている。蓄積容
量は第７図（匂〜第７図（ｉ）の工程でＴＰＴ２１を形
成するのと同時に形成される。すなわちコンタクト窓３
５を形成する時、同時に画素電極２２の端部でＳｉＮ膜
３１ａにコンタクト窓３６を形成し、アルミ３３ａを形
成し、ソース電極３３およびドレイン電極３４を形成す
るとき、同時に電極３７を形成する。ＳｉＮ膜３１ａを
ゲートパスライン２日の一部と電極３７で挟んだ領域３
Ｂが蓄積容量である。
図（ｂ）は第８図（ａ）をＡ−Ａ線で切断した断面図で
ある。これらの図に示すようにソースバスライン２７と
ゲートパスライン２８の交点近傍にＴＰＴ２１が形成さ
れており、ソースバスライン２７にはソース１ｉＦｉ３
３が、ゲートパスライン２日の一部はゲート１１１掻３
０を兼ねており、さらに画素電極２２がコンタクト窓３
５を介してドレイン電極３４に接続されている。蓄積容
量は第７図（匂〜第７図（ｉ）の工程でＴＰＴ２１を形
成するのと同時に形成される。すなわちコンタクト窓３
５を形成する時、同時に画素電極２２の端部でＳｉＮ膜
３１ａにコンタクト窓３６を形成し、アルミ３３ａを形
成し、ソース電極３３およびドレイン電極３４を形成す
るとき、同時に電極３７を形成する。ＳｉＮ膜３１ａを
ゲートパスライン２日の一部と電極３７で挟んだ領域３
Ｂが蓄積容量である。
発明が解決しようとする課題
しかしながら上記従来の構成では、蓄積容量を画素電極
から延長された電極と前段のゲートバスラインとで形成
する場合には工程が簡略化できるものの開口率が低下し
、蓄積容量を画素′＠掻から延長された電極と独立した
電極との間で形成する場合も同様に開口率が低下すると
いう課題を有していた。
から延長された電極と前段のゲートバスラインとで形成
する場合には工程が簡略化できるものの開口率が低下し
、蓄積容量を画素′＠掻から延長された電極と独立した
電極との間で形成する場合も同様に開口率が低下すると
いう課題を有していた。
本発明は上記従来の！！題を解決するもので、開口率を
低下させることなく蓄積容量を設け、しかもパスライン
に冗長性を持たせた薄膜トランジスタアレイ基板および
その製造方法を提供することを目的とする。
低下させることなく蓄積容量を設け、しかもパスライン
に冗長性を持たせた薄膜トランジスタアレイ基板および
その製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のＴＦＴアレイ基板は
、ゲートパスラインと第一の電極配線とを第一の透明導
電膜で形成し、ゲートパスラインの上のＴＰＴ形成領域
には不透明金属膜でゲート電極を形成し、絶縁膜を介し
て画素電極とソースバスラインとを第二の透明導ＲＭ！
、で形成し、ソースバスラインの上にはソース電極、ド
レイン電極を形成するアルミ膜を残した構成を有してい
る。
、ゲートパスラインと第一の電極配線とを第一の透明導
電膜で形成し、ゲートパスラインの上のＴＰＴ形成領域
には不透明金属膜でゲート電極を形成し、絶縁膜を介し
て画素電極とソースバスラインとを第二の透明導ＲＭ！
、で形成し、ソースバスラインの上にはソース電極、ド
レイン電極を形成するアルミ膜を残した構成を有してい
る。
作用
この構成によって、すべて透明な材料で大容量の蓄積容
量を形成することができる。またゲートパスラインおよ
びソースバスラインを透明導電膜と金属膜の２層構造と
したため断線による不良を低減することができる。
量を形成することができる。またゲートパスラインおよ
びソースバスラインを透明導電膜と金属膜の２層構造と
したため断線による不良を低減することができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図（ａ）は本発明の第一の実施例におけるＴＦＴア
レイ基板の要部平面図、第１図（ｂ）は同図（ａ）をＡ
−Ａ線で切断した断面図である。図に示すように、ＴＦ
Ｔアレイ基板は透明基板１の上にＴＦＴ２、画素３およ
び蓄積容量４が形成されたものである。以下にその構造
について説明する。
レイ基板の要部平面図、第１図（ｂ）は同図（ａ）をＡ
−Ａ線で切断した断面図である。図に示すように、ＴＦ
Ｔアレイ基板は透明基板１の上にＴＦＴ２、画素３およ
び蓄積容量４が形成されたものである。以下にその構造
について説明する。
透明基板１の上に第一の透明導電膜（例えばＩＴＯなど
）からなるゲートバスライン５と第一の電極配ｖＡ６が
形成されている。ゲートバスライン５の上にはＣｒなと
の金属からなるゲー）を極７が形成されている。このＣ
ｒなとの金属は蓄積容量４を形成する領域を除いてゲー
トバスライン５の上に積層されたものである。その上に
は絶縁膜８が形成されており、この絶縁膜８の一部はゲ
ート絶縁Ｍ９であり、また蓄積容量４の誘電体１０であ
る。ＴＰＴ２はこのゲート絶縁膜８の上にａ−３ｉ膜島
領域１１、ソース電極１２、ドレイン電極１３を形成し
たものである。また画素３は絶縁膜８の上に第二の透明
導電膜１４を形成し、画素電極１４（便宜上第二の透明
導電膜と同一符号を付した）としたもので、この画素電
極１４の一方はＴＰＴ２のドレイン電極１３に接続され
ており、またその一部は第一の電極配線６との重なり部
分で蓄積容量４を形成している。またＴＰＴ２のソース
電極１２に画像信号を供給するためのソースバスライン
１５は絶縁膜８の上に形成された第二の透明導電膜１４
とソース電極１２から延長した金属膜１２ａの２層で構
成されている。
）からなるゲートバスライン５と第一の電極配ｖＡ６が
形成されている。ゲートバスライン５の上にはＣｒなと
の金属からなるゲー）を極７が形成されている。このＣ
ｒなとの金属は蓄積容量４を形成する領域を除いてゲー
トバスライン５の上に積層されたものである。その上に
は絶縁膜８が形成されており、この絶縁膜８の一部はゲ
ート絶縁Ｍ９であり、また蓄積容量４の誘電体１０であ
る。ＴＰＴ２はこのゲート絶縁膜８の上にａ−３ｉ膜島
領域１１、ソース電極１２、ドレイン電極１３を形成し
たものである。また画素３は絶縁膜８の上に第二の透明
導電膜１４を形成し、画素電極１４（便宜上第二の透明
導電膜と同一符号を付した）としたもので、この画素電
極１４の一方はＴＰＴ２のドレイン電極１３に接続され
ており、またその一部は第一の電極配線６との重なり部
分で蓄積容量４を形成している。またＴＰＴ２のソース
電極１２に画像信号を供給するためのソースバスライン
１５は絶縁膜８の上に形成された第二の透明導電膜１４
とソース電極１２から延長した金属膜１２ａの２層で構
成されている。
次に本発明の第二の実施例におけるＴＦＴアレイ基板に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
第２図（ａ）は本発明の第二の実施例におけるＴＦＴア
レイ基板の要部平面図、第２図（ｂｌは同図（ａ）をＡ
−Ａ線で切断した断面図である。第１図（ａ）ら）に示
す第一の実施例と異なるところのみ説明する。第二の実
施例では、第一の透明導ｔＭでゲートパスライン５のみ
を形成し、画素電極１４を前段のゲートパスライン５の
上にまで延長し、この部分で蓄積容量４を構成している
。
レイ基板の要部平面図、第２図（ｂｌは同図（ａ）をＡ
−Ａ線で切断した断面図である。第１図（ａ）ら）に示
す第一の実施例と異なるところのみ説明する。第二の実
施例では、第一の透明導ｔＭでゲートパスライン５のみ
を形成し、画素電極１４を前段のゲートパスライン５の
上にまで延長し、この部分で蓄積容量４を構成している
。
次に本発明の一実施例におけるＴＦＴアレイ基板の製造
方法について図面を参照しながら説明する。
方法について図面を参照しながら説明する。
第３図（ａ）〜（ｅ）は本発明の第一の実施例における
ＴＦＴアレイ基板（第１図に示す構造を有するＴＦＴア
レイ基板）の製造工程断面図である。まず同図（ａ）に
示すように透明基板１の上にスパッタ法により第一の透
明導電膜としてＩＴＯ膜を１０００人堆積し、フォトエ
ツチングによりゲートバスライン５と第一の電極配線６
を形成する。
ＴＦＴアレイ基板（第１図に示す構造を有するＴＦＴア
レイ基板）の製造工程断面図である。まず同図（ａ）に
示すように透明基板１の上にスパッタ法により第一の透
明導電膜としてＩＴＯ膜を１０００人堆積し、フォトエ
ツチングによりゲートバスライン５と第一の電極配線６
を形成する。
次に同図（ｂ）に示すようにスパッタ法によりＣｒ膜を
堆積し、フォトエンチングによりゲート電極７を形成す
る。次に同図（Ｃ）に示すようにプラズマＣＶＤ法によ
りＳｉＮ膜とａ−３ｉ膜を堆積した後、ａ−３ｉｌｌの
みフォトエツチングし、ａ−５ｉ膜島碩域ＩＩをＳｉＮ
膜８を介してゲート電極７の上に形成する。次に同図（
ｄ）に示すようにスパッタ法により第二の透明導電膜と
してＩＴＯ膜を１０００人堆積し、フォトエツチングに
より画素電極１４を形成する。この画素電極１４の一部
は第一の電極配線６と重なっており、その部分が蓄積容
量を構成する。次に同図（ｅ）に示すようにスパッタ法
によりアルミ膜を７０００人堆積し、フォトエツチング
によりソース１ｉｉｉ１２およびドレイン電極１３を形
成する。
堆積し、フォトエンチングによりゲート電極７を形成す
る。次に同図（Ｃ）に示すようにプラズマＣＶＤ法によ
りＳｉＮ膜とａ−３ｉ膜を堆積した後、ａ−３ｉｌｌの
みフォトエツチングし、ａ−５ｉ膜島碩域ＩＩをＳｉＮ
膜８を介してゲート電極７の上に形成する。次に同図（
ｄ）に示すようにスパッタ法により第二の透明導電膜と
してＩＴＯ膜を１０００人堆積し、フォトエツチングに
より画素電極１４を形成する。この画素電極１４の一部
は第一の電極配線６と重なっており、その部分が蓄積容
量を構成する。次に同図（ｅ）に示すようにスパッタ法
によりアルミ膜を７０００人堆積し、フォトエツチング
によりソース１ｉｉｉ１２およびドレイン電極１３を形
成する。
第２図に示した第二の実施例のようにゲートパスライン
５が第一の電極配線６と兼用になっている場合には、第
３図（ａ）の工程ではゲートバスライン、５のみ形成し
、画素電極１４を前段のゲートパスライン５εご重なる
ように形成する。
５が第一の電極配線６と兼用になっている場合には、第
３図（ａ）の工程ではゲートバスライン、５のみ形成し
、画素電極１４を前段のゲートパスライン５εご重なる
ように形成する。
なお第一、第二の透明導電膜として用いたＩＴＯの代わ
りに酸化錫（Ｓｎ０２）、酸化カドミウム（Ｃｄ、Ｏ）
、酸化亜鉛（ＺｎＯ）等を用いることも可能である。ゲ
ート電極としてはＣｒ以外にアルミ（Ａ、／） モリ
ブデン（Ｍｏ）、 ンリサイドや、ＡＩとモリブデン
シリサイド（ＭｏＳｉ。）ＡＡとチタン（Ｔ１）など２
種類以上の層からなっていてもよい。また絶縁層として
はＳｉＮ以外に酸化タンタル（ＴａＯｘ）、酸化シリコ
ン（Ｓ ｉ ０２ ） 、アルミナ（ＡＮ２０．）など
が使用でき、さらにはＴａＯｘ／ＳｉＮ、Ｓｉ○２／Ｓ
ｉＮの２層構造でもよい。また半導体層としてａ−３ｉ
Ｗ以外にセレン化カドミウム（ＣｄＳｅ）テルル（Ｔｅ
）、多結晶シリコン（Ｐｏｌｅ’Ｓｉ）などでもよい。
りに酸化錫（Ｓｎ０２）、酸化カドミウム（Ｃｄ、Ｏ）
、酸化亜鉛（ＺｎＯ）等を用いることも可能である。ゲ
ート電極としてはＣｒ以外にアルミ（Ａ、／） モリ
ブデン（Ｍｏ）、 ンリサイドや、ＡＩとモリブデン
シリサイド（ＭｏＳｉ。）ＡＡとチタン（Ｔ１）など２
種類以上の層からなっていてもよい。また絶縁層として
はＳｉＮ以外に酸化タンタル（ＴａＯｘ）、酸化シリコ
ン（Ｓ ｉ ０２ ） 、アルミナ（ＡＮ２０．）など
が使用でき、さらにはＴａＯｘ／ＳｉＮ、Ｓｉ○２／Ｓ
ｉＮの２層構造でもよい。また半導体層としてａ−３ｉ
Ｗ以外にセレン化カドミウム（ＣｄＳｅ）テルル（Ｔｅ
）、多結晶シリコン（Ｐｏｌｅ’Ｓｉ）などでもよい。
発明の効果
以上のように本発明は蓄積容量を透明な材料で構成し、
ゲートパスラインおよびソースバスラインを透明ｉ８ｉ
と金属膜の２層構造とすることにより、開口率の減少を
招くことなく、大容量の蓄積容量を備えた優れた薄膜ト
ランジスタアレイ基板およびその製造方法を実現できる
ものである。
ゲートパスラインおよびソースバスラインを透明ｉ８ｉ
と金属膜の２層構造とすることにより、開口率の減少を
招くことなく、大容量の蓄積容量を備えた優れた薄膜ト
ランジスタアレイ基板およびその製造方法を実現できる
ものである。
第１図（ａ）は本発明の第一の実施例におけるＴＦＴア
レイ基板の要部平面図、第１図（ｂ）は同図（ａ）をＡ
−Ａ線で切断した断面図、第２図（ａ）は本発明の第二
の実施例におけるＴＦＴアレイ蟇板の要部平面図、第２
図（ｂｌは同図（ａ）をＡ−Ａ線で切断した断面図、第
３図（ａ）〜ｆｅ）は本発明の第一の実施例におけるＴ
ＦＴアレイ基板の製造工程断面図、第４図（ａｌはアク
ティブマトリックス型の液晶表示装置を模式的に示した
透視図、第４図（ｂ）は同液晶表示装置の部分断面図、
第５図は同液晶表示装置の等価回路図、第６図（ａ）、
（ｂ）は蓄積容量の等価回路図、第７図ｆａ）〜（１
）は従来のＴＦＴアレイ基板の製造工程断面図、第８図
（ａ）はＴＦＴアレイパネルの要部平面図、第８図（ｂ
ｌは第８図ｆａ）をＡ−Ａ線で切断した断面図である。 １・・・・・・透明基板、４・・・・・・蓄積容量、５
・・・・・ゲトハスライン、６・・・・・第一の電極配
線、７・・・・ゲト電極、８・・・・・・絶縁膜、１１
・・・・・・ａ−３ｉ膜島領域（半導体層）、１２・・
・・・・ソース電極、１３・・・・・ドレイン電極。 代理人の氏名 弁理士小鍜治明 ほか２名菓 図 俸） （ｂ） 第 図 （α） 第 図 第 図 第７図 （の ３θ化 ＼ 第 図 （ｅ）
レイ基板の要部平面図、第１図（ｂ）は同図（ａ）をＡ
−Ａ線で切断した断面図、第２図（ａ）は本発明の第二
の実施例におけるＴＦＴアレイ蟇板の要部平面図、第２
図（ｂｌは同図（ａ）をＡ−Ａ線で切断した断面図、第
３図（ａ）〜ｆｅ）は本発明の第一の実施例におけるＴ
ＦＴアレイ基板の製造工程断面図、第４図（ａｌはアク
ティブマトリックス型の液晶表示装置を模式的に示した
透視図、第４図（ｂ）は同液晶表示装置の部分断面図、
第５図は同液晶表示装置の等価回路図、第６図（ａ）、
（ｂ）は蓄積容量の等価回路図、第７図ｆａ）〜（１
）は従来のＴＦＴアレイ基板の製造工程断面図、第８図
（ａ）はＴＦＴアレイパネルの要部平面図、第８図（ｂ
ｌは第８図ｆａ）をＡ−Ａ線で切断した断面図である。 １・・・・・・透明基板、４・・・・・・蓄積容量、５
・・・・・ゲトハスライン、６・・・・・第一の電極配
線、７・・・・ゲト電極、８・・・・・・絶縁膜、１１
・・・・・・ａ−３ｉ膜島領域（半導体層）、１２・・
・・・・ソース電極、１３・・・・・ドレイン電極。 代理人の氏名 弁理士小鍜治明 ほか２名菓 図 俸） （ｂ） 第 図 （α） 第 図 第 図 第７図 （の ３θ化 ＼ 第 図 （ｅ）
Claims (4)
- （１）絶縁性の透明基板の上に第一の透明導電膜で交互
に形成したゲートバスラインおよび第一の電極配線と、
前記ゲートバスラインの一部に第一の金属膜で形成した
ゲート電極と、前記ゲートバスライン、ゲート電極およ
び第一の電極配線を覆って形成した絶縁膜と、前記ゲー
ト電極の上に前記絶縁膜を介して形成した半導体層と、
第二の透明導電膜で形成した前記第一の電極配線の上を
覆う画素電極および前記ゲートバスラインと交差するソ
ースバスラインと、第二の金属膜で前記ソースバスライ
ンの上を覆うとともに前記半導体層の上に形成したソー
ス電極およびドレイン電極とを備え、前記ソース電極は
前記ソースバスラインに接続され、前記ドレイン電極は
前記画素電極に接続され、かつ前記第一の電極配線と前
記絶縁膜と前記画素電極とで蓄積容量を構成した薄膜ト
ランジスタアレイ基板。 - （２）絶縁性の透明基板の上に第一の透明導電膜で形成
したゲートバスラインと、前記ゲートバスラインの上に
蓄積容量を形成する領域を除いて第一の金属膜で形成し
たゲート電極と、前記ゲートバスラインおよびゲート電
極を覆って形成した絶縁膜と、前記ゲート電極の上に前
記絶縁膜を介して形成した半導体層と、第二の透明導電
膜で形成した、前段のゲートバスラインと一部重なりあ
う画素電極および前記絶縁膜を介して前記ゲートバスラ
インと交差するソースバスラインと、第二の金属膜で前
記ソースバスラインの上を覆うとともに前記半導体層の
上に形成したソース電極およびドレイン電極とを備え、
前記ソース電極は前記ソースバスラインに接続され、前
記ドレイン電極は前記画素電極に接続され、かつ前記前
段のゲートバスラインと前記絶縁膜と前記画素電極の一
部とで蓄積容量を構成した薄膜トランジスタアレイ基板
。 - （３）絶縁性の透明基板の上に第一の透明導電膜からな
るゲートバスラインおよび第一の電極配線を形成する工
程と、前記ゲートバスラインの一部に不透明の第一の金
属膜からなるゲート電極を形成する工程と、少なくとも
前記ゲートバスライン、ゲート電極および第一の電極配
線を覆って絶縁膜を形成する工程と、前記ゲート電極上
に絶縁膜を介して半導体層を形成する工程と、前記第一
の電極配線の上を覆う画素電極およびソースバスライン
を第二の透明導電膜で形成する工程と、第二の金属膜で
前記ソースバスラインを覆うとともに前記半導体層の上
にゲート電極を挟んで前記画素電極に接続されたドレイ
ン電極および前記ソースバスラインに接続されたソース
電極を形成する工程とを有する薄膜トランジスタアレイ
基板の製造方法。 - （４）絶縁性の透明基板上に第一の透明導電膜からなる
ゲートバスラインを形成する工程と、前記ゲートバスラ
インの一部に不透明の第一の金属膜からなるゲート電極
を形成する工程と、少なくとも前記ゲートバスラインお
よびゲート電極を覆って絶縁膜を形成する工程と、前記
ゲート電極上に絶縁膜を介して半導体層を形成する工程
と、一部が前段のゲートバスラインの上を覆う画素電極
およびソースバスラインを第二の透明導電膜で形成する
工程と、第二の金属膜で前記ソースバスラインを覆うと
ともに前記半導体層の上にゲート電極を挟んで前記画素
電極に接続されたドレイン電極およびソースバスライン
に接続されたソース電極を形成する工程とを有する薄膜
トランジスタアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263996A JPH04140725A (ja) | 1990-10-01 | 1990-10-01 | 薄膜トランジスタアレイ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263996A JPH04140725A (ja) | 1990-10-01 | 1990-10-01 | 薄膜トランジスタアレイ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140725A true JPH04140725A (ja) | 1992-05-14 |
Family
ID=17397099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263996A Pending JPH04140725A (ja) | 1990-10-01 | 1990-10-01 | 薄膜トランジスタアレイ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04140725A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424857A (en) * | 1993-06-22 | 1995-06-13 | Asahi Glass Company Ltd. | Matrix-type display apparatus with conductor wire interconnecting capacitor electrodes |
| WO2010106920A1 (ja) * | 2009-03-18 | 2010-09-23 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| CN103219341A (zh) * | 2013-04-03 | 2013-07-24 | 北京京东方光电科技有限公司 | 一种阵列基板及制备方法、显示装置 |
| JP2013148902A (ja) * | 2012-01-20 | 2013-08-01 | Innolux Display Corp | 画素構造およびその電子機器 |
-
1990
- 1990-10-01 JP JP2263996A patent/JPH04140725A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424857A (en) * | 1993-06-22 | 1995-06-13 | Asahi Glass Company Ltd. | Matrix-type display apparatus with conductor wire interconnecting capacitor electrodes |
| WO2010106920A1 (ja) * | 2009-03-18 | 2010-09-23 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| JP2013148902A (ja) * | 2012-01-20 | 2013-08-01 | Innolux Display Corp | 画素構造およびその電子機器 |
| US9274385B2 (en) | 2012-01-20 | 2016-03-01 | Innolux Corporation | Pixel structures having a scan line passes through the edges of a first-pixel row and through an area of a second sub-pixel row |
| US9823525B2 (en) | 2012-01-20 | 2017-11-21 | Innolux Corporation | Display panels and electronic devices comprising the same |
| CN103219341A (zh) * | 2013-04-03 | 2013-07-24 | 北京京东方光电科技有限公司 | 一种阵列基板及制备方法、显示装置 |
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