JP2009276758A - 発光装置及びその作製方法 - Google Patents

発光装置及びその作製方法 Download PDF

Info

Publication number
JP2009276758A
JP2009276758A JP2009096595A JP2009096595A JP2009276758A JP 2009276758 A JP2009276758 A JP 2009276758A JP 2009096595 A JP2009096595 A JP 2009096595A JP 2009096595 A JP2009096595 A JP 2009096595A JP 2009276758 A JP2009276758 A JP 2009276758A
Authority
JP
Japan
Prior art keywords
etching
film
electrode layer
layer
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009096595A
Other languages
English (en)
Other versions
JP5364422B2 (ja
Inventor
Shigeki Komori
茂樹 小森
Tatsu Komatsu
立 小松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2009096595A priority Critical patent/JP5364422B2/ja
Publication of JP2009276758A publication Critical patent/JP2009276758A/ja
Application granted granted Critical
Publication of JP5364422B2 publication Critical patent/JP5364422B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B44/00—Circuit arrangements for operating electroluminescent light sources
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】薄膜トランジスタの作製工程を簡略化し、ＥＬ表示装置をはじめとする発光装置の作製方法を簡略化することを課題の一とする。または、上記作製方法の特徴を有効に利用した発光装置の作製方法を提供することを課題の一とする。
【解決手段】第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する。上記第２のエッチングは、第１の導電膜がサイドエッチングされる条件により行われる。また、上記パターンの形成後、パターンに起因する凹凸を利用して、選択的にＥＬ層を形成することができる。
【選択図】図６

Description

技術分野は、薄膜トランジスタを有する発光装置の作製方法に関するものである。特に、ＥＬ表示装置に代表される発光装置に関する。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍから数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）や電気光学装置などの電子デバイスに広く応用されている。特に、液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。
アクティブマトリクス型ＥＬ表示装置では、選択された画素内に設けられた発光素子の一方の電極と、該電極とともにＥＬ層（発光層を含む）を挟持する他方の電極の間に電圧が印加されることにより、ＥＬ層に電流が生じ、発光層が発光する。この発光が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型ＥＬ表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用したＥＬ表示装置をいう。
上記のようなアクティブマトリクス型ＥＬ表示装置の用途は拡大しており、画面サイズの大型化、高精細化、高開口率化などの要求が高まっている。また、アクティブマトリクス型ＥＬ表示装置には高い信頼性と共に、高い生産性、低い生産コストなどが求められている。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
アクティブマトリクス型ＥＬ表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製工程簡略化のためには、フォトリソグラフィに用いるフォトマスクの枚数を削減することが効果的である。例えばフォトマスクが一枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程における被膜の形成やエッチング工程、更にはレジスト剥離、洗浄、乾燥工程などが必要になる。そのため、作製工程に使用するフォトマスクが一枚増加するだけで、工程数が大幅に増加する。このように、フォトマスクの枚数によって、工程が大幅に簡略化され又は複雑化するため、作製工程におけるフォトマスクの枚数を低減すべく、数多くの技術開発がなされている。
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。ここで、使用されるフォトマスク数に着目した場合、トップゲート型薄膜トランジスタよりボトムゲート型薄膜トランジスタの方が有利であることが知られている。一般的に、ボトムゲート型薄膜トランジスタは、３枚のフォトマスクを用いて作製することができる。
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、また、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下などが懸念されていた。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多かった。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。
特開２００３−１７９０６９号公報
上記技術により多階調マスクを用いて表示装置を作製する場合には、少なくとも２枚の多階調マスクと１枚の通常のフォトマスクが必要になる。また、この場合には、表示装置の透明導電膜上に金属膜（第２の金属膜）を設けてこれをドライエッチングにより除去するため、透明導電膜にダメージが生じ、透明導電膜の透過率が低下する。または透明導電膜上にエッチングされずに残る金属膜が存在することで透過率が低下する。
上記技術により、ゲート電極層のパターニングに別途フォトマスクを用いる必要はなくなるが、他の工程にフォトマスクを要するため、結局はフォトマスクの枚数を低減できない。
そこで、本明細書等（少なくとも、明細書、特許請求の範囲、および図面を含む）において開示する発明の一態様は、薄膜トランジスタの作製工程を簡略化し、ＥＬ表示装置をはじめとする発光装置の作製方法を簡略化することを課題の一とする。または、上記作製方法の特徴を有効に利用した発光装置の作製方法を提供することを課題の一とする。
開示する発明の一態様では、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくとも前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する。上記第２のエッチングは、第１の導電膜がサイドエッチングされる条件により行われる。これにより、第１のエッチングにより形成されるパターン（第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜によるパターン）と、第２のエッチングにより形成されるパターン（第１の導電膜によるパターン）を異ならせることができる。また、上記パターンの形成後、パターンに起因する凹凸を利用して、選択的にＥＬ層を形成することができる。
ここで、第２のエッチングは第１の導電膜のサイドエッチングを伴うため、第２のエッチングにより、第１の導電膜は前記パターン形成された薄膜積層体よりも内側に後退する。従って、第２のエッチング後の第１の導電膜の側面は、パターン形成された薄膜積層体の側面よりも内側に存在する。更には、パターン形成された第１の導電膜の側面とパターン形成された薄膜積層体の側面との間隔は概ね一定となる。
なお、第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行う。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
また、第２のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うことが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。従って、第２のエッチングには、ウエットエッチングを用いることが好ましい。
なお、第１の導電膜のパターンとは、例えば、ゲート電極及びゲート配線並びに容量電極及び容量配線を形成する金属配線の上面レイアウトをいう。より具体的な一態様を以下に示す。
開示する発明の一態様は、サイドエッチングを用いてゲート電極層を形成し、凹部を有するレジストマスクを用いて前記ゲート電極層より上層に設けられるソース電極層及びドレイン電極層を形成した薄膜トランジスタを有する発光装置の作製方法である。
開示する発明の別の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上に第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、第１のレジストマスクを除去した後、第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、第２のレジストマスクを除去した後、ソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を覆うように第２の絶縁膜を形成し、第２の絶縁膜に第１の開口部を形成した後、ソース電極及びドレイン電極層の一部と電気的に接続される第１の画素電極層を選択的に形成し、第２の絶縁膜及び第１の画素電極層を覆うように第３の絶縁膜を形成し、第３の絶縁膜の第１の画素電極層と重畳する領域の一部を除去して第２の開口部を形成し、第２の開口部の第１の画素電極層上にＥＬ層を選択的に形成し、ＥＬ層上に第２の画素電極層を形成することを特徴としている。
開示する発明の別の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、第２の導電膜上に凹部を有するレジストマスクを形成し、レジストマスクを用いて第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、レジストマスクを後退させてレジストマスクの凹部と重畳する領域の第２の導電膜を露出させ、後退させたレジストマスクを用いて第２の導電膜、不純物半導体膜及び半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、レジストマスクを除去した後、ソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を覆うように第２の絶縁膜を形成し、第２の絶縁膜に第１の開口部を形成した後、ソース電極及びドレイン電極層の一部と電気的に接続される第１の画素電極層を選択的に形成し、第２の絶縁膜及び第１の画素電極層を覆うように第３の絶縁膜を形成し、第３の絶縁膜の第１の画素電極層と重畳する領域の一部を除去して第２の開口部を形成し、第２の開口部の第１の画素電極層上にＥＬ層を選択的に形成し、ＥＬ層上に第２の画素電極層を形成することを特徴としている。
上記において、凹部を有するレジストマスクは多階調マスクを用いて形成することができる。
また、上記において、ＥＬ層は、印刷法又はインクジェット法を用いて選択的に形成することが好ましい。
また、前記第１のエッチングにより前記第１の絶縁膜から形成されたパターンの側面から所定の距離だけ内側に側面を有するゲート電極層を、前記サイドエッチングにより形成することができる。また、第１のエッチングをドライエッチングにより行い、第２のエッチングをウエットエッチングにより行うことが好ましい。これは、第１のエッチングによる加工は高精度に行うことが好ましく、第２のエッチングによる加工はサイドエッチングを伴う必要があるためである。
上記作製方法を用いて発光装置を作製することができる。また、発光装置を用いて様々な電子機器を提供することができる。
なお、本明細書中において、「食刻」とは、意図しないエッチングをいう。すなわち、「食刻」が極力生じない条件によりエッチングを行うことが好ましい。
なお、本明細書中において、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
また、本明細書中において、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
また、本明細書中において、「電源線」とは、電源に接続された、一定の電位に保持された配線をいう。
開示する発明の一態様により、薄膜トランジスタの作製に係る工程数を大幅に低減することができる。つまり、発光装置の製造工程を簡略化することができる。なお、フォトマスク枚数の低減を目的とした従来の技術では、電気的特性を犠牲にせざるを得ないことも少なくなかったが、開示する発明の一態様により、電気的特性を維持しつつ、薄膜トランジスタの作製に係る工程数を低減することができる。すなわち、性能の良い発光装置を、低コストにて提供することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、上記の複雑な工程を用いる場合などと比較して歩留まりの向上が実現される。
なお、開示に係る作製方法により作製した薄膜トランジスタは、ゲート電極層端部に接して空洞を有するため、ゲート電極とドレイン電極との間に生じるリーク電流が小さいものとなる。また、空洞が設けられることによってゲート電極端部近傍を低誘電率化（ｌｏｗ−ｋ）できる。
また、上記開示に係る薄膜トランジスタの作製方法によれば、一枚のフォトマスクにより薄膜トランジスタを作製することができるため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
また、印刷法やインクジェット法などを用いて選択的にＥＬ層を形成することで、薄膜トランジスタなどに起因する凹凸（例えば、ソース配線に係る凹凸）を利用してＥＬ層の塗り分けを行うことができるため、ＥＬ層の形成に係る精度が向上する。すなわち、特別な構成を採用することなく、ＥＬ層の形成における精度を向上し、発光装置の作製効率を向上させることができる。
表示装置の画素回路の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図である。 多階調マスクを説明する図である。 アクティブマトリクス基板の接続部を説明する図である。 アクティブマトリクス基板の接続部を説明する図である。 アクティブマトリクス基板の接続部を説明する図である。 表示装置を用いた電子機器を説明する斜視図である。 表示装置を用いた電子機器を説明する図である。 表示装置を用いた電子機器を説明する図である。
実施の形態について、図面を参照して以下に説明する。但し、本明細書等において開示する発明は、以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなく形態及び詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することができる。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、簡単のため、一部の構成を上面図に表さないことがある。
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された発光装置の一例であるＥＬ表示装置の作製方法について、図１乃至図１９を参照して説明する。
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブマトリクス型ＥＬ表示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な画素回路の一例を、図１に示し、この画素回路を適用した画素構造の作製方法について説明する。
図１に示すＥＬ表示装置の画素構造において、画素２１は、第１のトランジスタ１１、第２のトランジスタ１２、第３のトランジスタ１３、容量素子１４及び発光素子１５を有する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ１１のゲート電極は、ゲート配線１６に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線１８に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ１２のゲート電極、及び容量素子１４の一方の電極（第１の電極とする。）に接続されている。容量素子１４の他方の電極（第２の電極とする。）は、第２のトランジスタ１２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ１３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子１５の一方の電極（第１の電極とする。）に接続されている。第２のトランジスタ１２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線１９に接続されている。第３のトランジスタ１３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線１７に接続され、ゲート電極はゲート配線１６に接続されている。発光素子１５の他方の電極（第２の電極とする。）は、共通電極２０に接続されている。なお、第１の電源線１７と第２の電源線１９の電位は異なるものとする。
画素２１の動作について説明する。ゲート配線１６の信号によって第３のトランジスタ１３がオンすると、第２のトランジスタ１２の第１の電極、発光素子１５の第１の電極、及び容量素子１４の第２の電極の電位が、第１の電源線１７の電位（Ｖ１７）と等しくなる。ここで、第１の電源線１７の電位は一定とするため、第２のトランジスタ１２の第１の電極等の電位は一定（Ｖ１７）である。
ゲート配線１６の信号によって第１のトランジスタ１１が選択されてオンすると、ソース配線１８からの信号の電位（Ｖ１８）が第１のトランジスタ１１を介して第２のトランジスタ１２のゲート電極に入力される。このとき、第２の電源線１９の電位（Ｖ１９）が第１の電源線１７の電位より高ければＶｇｓ＝Ｖ１８−Ｖ１７となる。そして、Ｖｇｓが第２のトランジスタ１２のしきい値電圧よりも大きければ、第２のトランジスタ１２はオンする。
なお、第２のトランジスタ１２を線形領域で動作させるときには、ソース配線１８の電位（Ｖ１８）を変化させること（例えば、２値）で、第２のトランジスタ１２のオンとオフとを制御する構成とするとよい。また、第２のトランジスタ１２を飽和領域で動作させるときには、ソース配線１８の電位（Ｖ１８）を変化させることで、発光素子１５に流れる電流量を制御する構成とするとよい。
もちろん、開示する発明の一態様に係る構成は上記に限定して解釈されず、線形領域で動作させる際に電流量を制御する構成としても良いし、飽和領域で動作させる際にオンとオフとを制御する構成としてもよい。
第２のトランジスタ１２のオンとオフを制御することにより、発光素子１５の発光状態と非発光状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動とは、１フレーム期間を複数のサブフレーム期間に分割し、各サブフレーム期間において発光素子１５の発光状態と非発光状態とを制御する駆動方法である。
第２のトランジスタ１２を用いて発光素子１５に流れる電流量を制御する場合には、発光素子の輝度を制御することができる。
次に、図１に示す画素回路を適用した画素構造と、その作製方法について以下に説明する。
なお、図２乃至図６には本実施の形態に係る薄膜トランジスタの上面図を示す。図６は画素電極まで形成した完成図である。図７乃至図９は、図２乃至図６に示すＡ−Ａ’における断面図である。図１０乃至図１２は、図２乃至図６に示すＢ−Ｂ’における断面図である。図１３乃至図１５は、図２乃至図６に示すＣ−Ｃ’における断面図である。
はじめに、基板１００上に、第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
基板１００は、絶縁表面を有する基板である。開示する発明を表示装置に適用する場合には、基板１００としては、ガラス基板や石英基板などの光透過性の基板を用いることが好ましい。本実施の形態においては、基板１００としてガラス基板を用いる。
第１の導電膜１０２は、導電性材料により形成することができる。例えば、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性材料を用いればよい。ただし、後の工程（第１の絶縁膜１０４の形成等）に耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチング等）で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、第１の導電膜１０２は特定の材料に限定されるものではない。
なお、第１の導電膜１０２は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
第１の絶縁膜１０４は、ゲート絶縁膜として機能するものであり、絶縁性材料により形成することができる。例えば、シリコンの酸化膜、窒化膜、酸化窒化膜又は窒化酸化膜等を用いればよい。ただし、第１の導電膜１０２と同様に、ある程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、第１の絶縁膜１０４は特定の材料に限定されるものではない。
なお、第１の絶縁膜１０４は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができるが、特定の方法に限定されるものではない。
半導体膜１０６は、半導体材料により形成することができる。例えば、シランガスにより形成される非晶質シリコン等を用いればよい。ただし、第１の導電膜１０２等と同様に、ある程度の耐熱性が必要であり、後の工程にて食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウムなどを用いても良い。
なお、半導体膜１０６は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができる。ただし、特定の方法に限定されるものではない。
半導体膜１０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いても良い。結晶性半導体膜としては、多結晶半導体膜や微結晶半導体膜などを用いることができる。
多結晶半導体とは、粒径が１００ｎｍより大きい結晶粒を含む半導体をいい、例えば熱結晶化法又はレーザ結晶化法により形成される。ここで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱して非晶質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導体膜を形成し、該非晶質半導体膜に対してレーザ光を直接照射して非晶質半導体を結晶化する結晶化法をいう。または、ニッケル等の結晶化促進元素を添加して結晶化する結晶化法を用いても良い。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ照射を行うことが好ましい。
微結晶半導体とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体をいう。微結晶半導体の形成方法としては、結晶核を形成して該結晶核を成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜とを形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質半導体を結晶化させる方法等を用いればよい。
半導体膜１０６として、結晶性半導体膜上に非晶質半導体膜を積層した積層膜を用いることで、ＥＬ表示装置の画素回路が有するトランジスタの動作に必要な特性を得ることが容易になる。ここで、結晶性半導体膜としては、多結晶半導体膜を適用しても良いし、微結晶半導体膜を適用しても良い。
なお、結晶性半導体膜上に非晶質半導体膜を有することで、結晶性半導体膜の表面が酸化されることを防止することができる。また、耐圧が向上し、オフ電流を低下させることができる。
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体材料ガス等により形成される。本実施の形態ではｎ型の薄膜トランジスタを形成するため、例えば、フォスフィン（化学式：ＰＨ３）を含むシランガスを用いてリンを含むシリコン膜を形成する。なお、ｐ型の薄膜トランジスタを形成する場合には、例えば、ジボラン（化学式：Ｂ２Ｈ６）を含むシランガスを用いてボロンを含むシリコン膜を形成することができる。ただし、第１の導電膜１０２等と同様に、ある程度の耐熱性耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されるものではない。
ｎ型の薄膜トランジスタを作製するために添加する一導電性を付与する不純物元素としてはヒ素等を用いてもよく、例えば、シランガスにアルシン（化学式：ＡｓＨ３）を所望の濃度で含ませることによりヒ素を含むシリコン膜を形成することができる。
なお、不純物半導体膜１０８は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
第２の導電膜１１０は、第１の導電膜１０２とは異なる導電性材料（第１の導電膜１０２として列挙した材料等）により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後の第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、ある程度の耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではない。
なお、第２の導電膜１１０は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図７（Ａ）、図１０（Ａ）、図１３（Ａ）を参照）。第１のレジストマスク１１２は凹部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクということができる。第１のレジストマスク１１２において、厚い領域を第１のレジストマスク１１２の凸部と呼び、薄い領域を第１のレジストマスク１１２の凹部と呼ぶこととする。
第１のレジストマスク１１２において、ソース電極及びドレイン電極層が形成される領域には凸部が形成され、ソース電極及びドレイン電極層を有さず半導体層が露出して形成される領域には凹部が形成される。
第１のレジストマスク１１２は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図１６を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図１６（Ａ−１）及び図１６（Ｂ−１）は、代表的な多階調マスクの断面図である。図１６（Ａ−１）にはグレートーンマスク１４０を示し、図１６（Ｂ−１）にはハーフトーンマスク１４５を示す。
図１６（Ａ）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられたスリット部１４３で構成されている。
スリット部１４３は露光に用いる光の解像度限界以下の間隔で設けられたスリット（ドットやメッシュ等を含む）を有することで、光の透過量を制御する。なお、スリット部１４３に設けられるスリットは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１４１としては、石英等を材料とする基板を用いることができる。遮光部１４２及びスリット部１４３を構成する遮光膜は、金属材料を用いて形成すればよく、好ましくはクロム又は酸化クロム等により形成される。
グレートーンマスク１４０に露光のための光を照射した場合、図１６（Ａ−２）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２及びスリット部１４３が設けられていない領域における透光率は１００％となる。また、スリット部１４３における透光率は、概ね１０〜７０％の範囲であり、スリットの間隔等により調整可能である。
図１６（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の材料を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属材料を用いて形成すればよく、好ましくはクロム又は酸化クロム等により形成される。
ハーフトーンマスク１４５に露光するための光を照射した場合、図１６（Ｂ−２）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８または半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０％〜７０％の範囲であり、用いる材料やその膜厚等により調整可能である。
多階調マスクを用いて露光し、現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１１２を形成することができる。
ただし、開示する発明の一態様は、多階調マスクを用いることに限定されない。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４を形成する（図２、図７（Ｂ）、図１０（Ｂ）、図１３（Ｂ）を参照）。このとき、少なくとも第１の導電膜１０２の一部を露出させることが好ましい。本明細書において、このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行うことになる。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
次に、第１のレジストマスク１１２を用いて第２のエッチングを行う。すなわち、第１の導電膜１０２をエッチングによりパターニングし、ゲート電極層１１６を形成する（図３、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）を参照）。本明細書において、このエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層１１６は、ゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成している。ゲート電極層１１６Ａと表記する場合にはゲート配線、第１のトランジスタ１１が有するゲート電極、及び第３のトランジスタ１３が有するゲート電極を構成するゲート電極層を指し、ゲート電極層１１６Ｂと表記する場合には第２のトランジスタ１２が有するゲート電極、及び容量素子１４が有する一の電極を構成するゲート電極層を指し、ゲート電極層１１６Ｃと表記する場合には支持部を構成するゲート電極層を指す。そして、これらをまとめてゲート電極層１１６と呼ぶ。
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すれば、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエッチングを行う（Ａ−Ａ’断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅より小さくなるようにエッチングを行う）。ゲート電極層１１６の側面が、パターニングされた第１の絶縁膜１０４（すなわちゲート絶縁層）などの側面より内側に形成されると言うこともできる。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う。このような条件で第２のエッチングを行うことにより、ゲート電極層１１６を形成することができる。
第２のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うことが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。すなわち、第２のエッチングには、ウエットエッチングを用いることが好ましい。
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図３乃至図６に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート配線、ゲート電極、容量素子が有する一の電極、支持部などを構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図３及び図７に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましい。なお、間隔ｄ１は実施者が適宜設定することができる。
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の幅ｄ３、並びにソース電極及びドレイン電極層１２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図６を参照）。第２のエッチングによりソース電極及びドレイン電極層１２０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線及び電源線の最小幅ｄ２は大きくすることが困難である。ソース配線及び電源線の最小幅ｄ２はソース配線及び電源線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線及び電源線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくしなければならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。開示する発明の一態様において、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を絶縁するために必要な箇所に適宜設ければよい。第２のエッチングにより、半導体層の幅をｄ４とした箇所と重畳する部分にはゲート電極層１１６が残存しないパターンを形成することができる。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
上記のように、開示する発明の一態様において、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線間のみならず、画素回路内の素子の接続を所望のものとするようにパターンの形成をすることができるためである。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は被エッチング膜の下地膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
なお、図３に示すゲート電極層１１６Ｃは、薄膜積層体１１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層１１６に接して形成される空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体１１４が自重によって破壊され、又は破損することを防止できるため好ましい。ただし、開示する発明の一態様は支持部を有する形態に限定されず、支持部を設けなくとも良い。
以上のように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜１０２としてアルミニウム又はモリブデンを形成し、第２の導電膜１１０としてチタン又はタングステンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、第１の導電膜１０２としてモリブデンを形成し、第２の導電膜１１０としてチタン、アルミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いればよい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導電膜１０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜１１０としてタングステンを形成し、エッチングには硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。このような組成比の薬液を用いることで、第２の導電膜１１０がエッチングされることなく、第１の導電膜１０２がエッチングされる。なお、第１の導電膜１０２に添加したネオジムは、アルミニウムの低抵抗化とヒロック防止を目的として添加されたものである。
なお、上方から見たゲート電極層１１６は角部（例えば、角部１５１）を有する（図３を参照）。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略一定になるようにエッチングされるためである。
次に、第１のレジストマスク１１２を後退させて、第２の導電膜１１０を露出させつつ、第２のレジストマスク１１８を形成する。第１のレジストマスク１１２を後退させて、第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク１１２を後退させて第２のレジストマスク１１８を形成する手段はこれに限定されるものではない。第２のレジストマスク１１８が形成される領域は、第１のレジストマスク１１２の凸部の領域と概略一致する。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが、開示する発明の一態様はこれに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
なお、第１のレジストマスク１１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第２のレジストマスク１１８を別途形成すればよい。
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４における第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図４、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）を参照）。ここでエッチング条件は、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、ソース電極及びドレイン電極層１２０は、ソース配線及び電源線、薄膜トランジスタと画素電極とを接続する電極、又は保持容量として機能する容量素子の一方の電極を構成しているが、ソース電極及びドレイン電極層１２０Ａと表記する場合にはソース配線、及び第１のトランジスタ１１のソース電極及びドレイン電極の一方を構成する電極層を指し、ソース電極及びドレイン電極層１２０Ｂと表記する場合には第１の電源線を構成する電極層を指し、ソース電極及びドレイン電極層１２０Ｃと表記する場合には第１のトランジスタ１１のソース電極及びドレイン電極の他方を構成する電極層を指し、ソース電極及びドレイン電極層１２０Ｄと表記する場合には第２の電源線、及び第２のトランジスタ１２のソース電極及びドレイン電極の一方を構成する電極層を指し、ソース電極及びドレイン電極層１２０Ｅと表記する場合には第３のトランジスタ１３のソース電極及びドレイン電極の一方を構成する電極層を指し、ソース電極及びドレイン電極層１２０Ｆと表記する場合には容量素子１４が有する一の電極、第２のトランジスタ１２のソース電極及びドレイン電極の他方、第３のトランジスタ１３のソース電極及びドレイン電極の他方、並びにこれらから発光素子の一の電極に接続される電極を構成する電極層を指す。
なお、第２のレジストマスク１１８Ａは、ソース電極及びドレイン電極層１２０Ａと重畳するものを指し、第２のレジストマスク１１８Ｂは、ソース電極及びドレイン電極層１２０Ｂと重畳するものを指し、第２のレジストマスク１１８Ｃは、ソース電極及びドレイン電極層１２０Ｃと重畳するものを指し、第２のレジストマスク１１８Ｄは、ソース電極及びドレイン電極層１２０Ｄと重畳するものを指し、第２のレジストマスク１１８Ｅは、ソース電極及びドレイン電極層１２０Ｅと重畳するものを指し、第２のレジストマスク１１８Ｆは、ソース電極及びドレイン電極層１２０Ｆと重畳するものを指す。
なお、薄膜積層体１１４における第２の導電膜１１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２（１２２Ａ〜１２２Ｆを含む）、半導体層１２４を形成する（図５、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）を参照）。ここでエッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
その後、第２のレジストマスク１１８を除去し、薄膜トランジスタが完成する（図６、図８（Ｆ）、図１１（Ｆ）、図１４（Ｆ）を参照）。
なお、本明細書中において、上記の図８（Ｄ）及び図８（Ｅ）等を参照して説明した工程を第３のエッチングとよぶ。第３のエッチングは、複数の段階に分けて行っても良いし、一括して行っても良い。
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜１２６を形成する。第２の絶縁膜１２６は、第１の絶縁膜１０４と同様に形成すればよい。
次に、第２の絶縁膜に第１の開口部１２８及び第２の開口部１３０を形成する（図６、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）。第１の開口部１２８は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。第２の開口部１３０は、ゲート電極層の少なくとも表面に達するように形成する。第１の開口部１２８及び第２の開口部１３０の形成方法は、特定の方法に限定されず、第１の開口部１２８の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１２８及び第２の開口部１３０を形成することができる。
第１の開口部１２８は、ソース電極及びドレイン電極層１２０に達するように設けられるものであり、図６に示すように必要な箇所に複数個設ける。第１の開口部１２８Ａはソース電極及びドレイン電極層１２０Ｃ上に設け、第１の開口部１２８Ｂはソース電極及びドレイン電極層１２０Ｂ上に設け、第１の開口部１２８Ｃはソース電極及びドレイン電極層１２０Ｅ上に設ける。
第２の開口部１３０は、ゲート電極層１１６に達するように設けられるものである。すなわち、第２の開口部１３０は第２の絶縁膜のみならず、第１の絶縁膜１０４、半導体層１２４の所望の箇所も除去して設けられるものである。
次に、第２の絶縁膜１２６上に、選択的に第１の画素電極層１３２を形成する（図６、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の画素電極層１３２は、第１の開口部１２８又は第２の開口部１３０を介してソース電極及びドレイン電極層１２０又はゲート電極層１１６に接続されるように形成する。具体的には、第１の画素電極層１３２は、第１の開口部１２８Ａを介してソース電極及びドレイン電極層１２０Ｃに接続され、第１の開口部１２８Ｂを介してソース電極及びドレイン電極層１２０Ｂに接続され、第１の開口部１２８Ｃを介してソース電極及びドレイン電極層１２０Ｅに接続され、第２の開口部１３０を介してゲート電極層１１６Ｂに接続されるように形成される。
本実施の形態では画素が有する薄膜トランジスタはｎ型であるため、第１の画素電極層１３２としては、陰極となる材料を用いることが好ましい。より具体的には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いればよい。
次に、第１の画素電極層１３２を覆って第３の絶縁膜１３４を形成する。第３の絶縁膜１３４は開口部１３６を有し、該開口部において第１の画素電極層１３２が露出されるように形成する（図６、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）を参照）。例えば、第１の絶縁膜１０４や第２の絶縁膜１２６と同様に形成した後、エッチングを行って開口部１３６を形成すればよい。
次に、開口部１３６において第１の画素電極層１３２と接するように、ＥＬ層１３８を形成する。ＥＬ層１３８は、単数の層で構成されていても、複数の層が積層されて構成されていても良い。ＥＬ層１３８は、少なくとも発光層を有する。
なお、発光層に用いる発光材料が有機化合物であるか無機化合物であるかによって、ＥＬ素子の種類は大別される。前者は有機ＥＬ、後者は無機ＥＬと呼ばれることが多い。
有機ＥＬでは、発光素子に電圧を印加することにより、一対の電極から電子および正孔が発光性の有機化合物を含む層に注入され、電流が流れる。そして、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、電流励起型の発光素子と呼ばれることもある。
無機ＥＬは、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムは、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属原子の内殻電子遷移を利用する局在型である。
なお、ここでは、発光材料として有機化合物を用いる場合（有機ＥＬ素子の場合）について説明しているが、開示される発明の一態様はこれに限定されない。
次に、上記ＥＬ層１３８を覆うように、陽極となる材料により第２の画素電極層１３９を形成する（図６、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）を参照）。第２の画素電極層１３９は図１における共通電極２０に相当する。第２の画素電極層１３９は、透光性を有する導電性材料により形成することができる。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化珪素を添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。
ここでは、第２の画素電極層１３９としてＩＴＯを用いる。開口部１３６において、第１の画素電極層１３２とＥＬ層１３８と第２の画素電極層１３９が重なり合うことで、発光素子が形成される。発光素子は、図１における発光素子１５に相当する。この後、発光素子に酸素、水素、二酸化炭素、水などが侵入しないように、第２の画素電極層１３９上に保護膜を形成することが好ましい。上記の保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を用いることができる。
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ましい。保護フィルム及びカバー材は、気密性が高く、脱ガスの少ない材料により設けることが好ましい。
以上のようにして、上面射出構造（トップエミッション）型ＥＬ表示装置の発光素子を形成することができる（図６、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）を参照）。なお、開示する発明の一態様は、上記の説明に限定されず、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置に適用することも可能である。下面射出構造及び両面射出構造では、第１の画素電極層１３２に透光性を有する導電性材料を用いればよい。なお、ＥＬ表示装置の画素を図１に示す回路により構成する場合には、第１の画素電極層１３２を陽極とし、第２の画素電極層１３９を陰極とすることが好ましい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
次に、上記の工程により作製したアクティブマトリクス基板の端子接続部について図１７乃至図１９を参照して説明する。
図１７乃至図１９は、上記の工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図および断面図である。
図１７は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図である。なお、第１の電源線及び第２の電源線の端子接続部についてもソース配線と同様に構成することができる。
図１８には、図１７のＸ−Ｘ’における断面図を示す。すなわち、図１８は、ゲート配線側の端子接続部における断面図である。図１８では、ゲート電極層１１６のみが露出されている。このゲート電極層１１６が露出された領域に、端子部が接続される。
図１９には、図１７のＹ−Ｙ’における断面図を示す。すなわち、図１９は、ソース配線側の端子接続部における断面図である。図１９のＹ−Ｙ’において、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は第１の画素電極層１３２（少なくとも、第１の画素電極層１３２Ａ、第１の画素電極層１３２Ｂ又は第１の画素電極層１３２Ｃと同一の層）を介して接続されている。図１９にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。開示する発明に係る表示装置の端子接続部には、これらのいずれを用いても良いし、図１９に示すもの以外の接続形態を用いても良い。ソース電極及びドレイン電極層１２０をゲート電極層１１６に接続させることで、端子の接続部の高さを概ね等しくすることができる。
なお、開口部の数は、図１９に示す開口部の数に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができる。更には、全ての開口部が問題なく開口された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
図１９（Ａ）では、第２の絶縁膜１２６及び第３の絶縁膜１３４の端部がエッチング等により除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に第１の画素電極層１３２（少なくとも第１の画素電極層１３２Ｃと同一の層）が設けられることで電気的な接続を実現している。図１７に示す上面図は、図１９（Ａ）の上面図に相当する。
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１２８及び第２の開口部１３０の形成と同様に行うことができる。
図１９（Ｂ）では、第２の絶縁膜１２６に開口部が設けられることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に第１の画素電極層１３２（少なくとも第１の画素電極層１３２Ｃと同一の層）が形成されることで電気的な接続を実現している。また、第１の画素電極層１３２を覆うように第３の絶縁膜１３４が形成されており、その端部はエッチング等により除去されている。
なお、上記開口部の形成は、第１の開口部１２８の形成と同様に行うことができる。
図１９（Ｃ）では、第２の絶縁膜１２６に開口部が設けられることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に第１の画素電極層１３２（少なくとも第１の画素電極層１３２Ｃと同一の層）を形成することで電気的な接続を実現している。ここで、図１９（Ａ）及び（Ｂ）と同様に、第２の絶縁膜１２６及び第３の絶縁膜１３４の端部はエッチング等により除去されているが、この領域は端子の接続部として用いられる。
なお、上記開口部の形成、及びゲート電極層１１６が露出された領域の形成は、第１の開口部１２８及び第２の開口部１３０の形成と同様に行うことができる。
端子部の入力端子（図１９において、ゲート電極層１１６の露出された領域）にはＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）が接続される。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子と、に接触することで、電気的な接続を実現する。
以上のように、ＥＬ表示装置を作製することができる。
開示する発明の一態様により、薄膜トランジスタの作製に係る工程数を大幅に低減することができる。つまり、ＥＬ表示装置の製造工程を簡略化することができる。また、開示する発明の一態様により、電気的特性を維持しつつ、薄膜トランジスタの作製に係る工程数を低減することができる。すなわち、性能の良いＥＬ表示装置を、低コストにて提供することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、複雑な工程を用いる場合と比較して歩留まりの向上が実現される。
また、印刷法やインクジェット法などを用いて選択的にＥＬ層を形成することで、薄膜トランジスタなどに起因する凹凸（例えば、ソース配線に係る凹凸）を利用してＥＬ層の塗り分けを行うことができるため、ＥＬ層の形成に係る精度が向上する。すなわち、特別な構成を採用することなく、ＥＬ層の形成における精度を向上し、ＥＬ表示装置の作製効率を向上させることができる。
（実施の形態２）
本実施の形態は、実施の形態１にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について、図２０乃至図２２を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図２０に示す。
図２０（Ａ）はテレビジョン装置を示す。開示する発明の一態様を適用して作製した表示パネルを筐体に組み込むことで、図２０（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１にて説明した作製方法を適用した表示パネルにより主画面２２３が形成され、その他付属設備としてスピーカ部２２９、操作スイッチ等が備えられている。
図２０（Ａ）に示すように、筐体２２１に実施の形態１にて説明した作製方法を適用した表示用パネル２２２が組み込まれ、受信機２２５により一般のテレビ放送の受信をはじめ、モデム２２４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２２６により行うことが可能であり、このリモコン操作機２２６にも、出力する情報を表示する表示部２２７が設けられていても良い。
また、テレビジョン装置にも、主画面２２３の他にサブ画面２２８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。
図２１は、テレビ装置の主要な構成を示すブロック図を示している。表示パネル２５０には、画素部２５１が形成されている。信号線駆動回路２５２と走査線駆動回路２５３は、表示パネル２５０にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ２５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路２５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路２５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路２５７等を有している。コントロール回路２５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路２５８を設け、入力デジタル信号を整数個に分割して供給する構成としても良い。
チューナ２５４で受信した信号のうち、音声信号は、音声信号増幅回路２５９に送られ、その出力は音声信号処理回路２６０を経てスピーカ２６３に供給される。制御回路２６１は受信局（受信周波数）、音量の制御情報を入力部２６２から受け、チューナ２５４及び音声信号処理回路２６０に信号を送出する。
勿論、開示する発明の一態様は、テレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができる。そのため、開示する発明の一態様を適用することで、これらの表示媒体の生産性を向上させることができる。
主画面２２３、サブ画面２２８に、実施の形態１で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる。
また、図２０（Ｂ）に示す携帯型のコンピュータは、本体２３１及び表示部２３２等を有する。表示部２３２に、実施の形態１で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
図２２は、開示する発明の一態様を適用した携帯電話の一例であり、図２２（Ａ）が正面図、図２２（Ｂ）が背面図、図２２（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話２００は、筐体２０１及び筐体２０２二つの筐体で構成されている。携帯電話２００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
筐体２０１においては、表示部２０３、スピーカ２０４、マイクロフォン２０５、操作キー２０６、ポインティングデバイス２０７、表面カメラ用レンズ２０８、外部接続端子ジャック２０９及びイヤホン端子２１０等を備え、筐体２０２においては、キーボード２１１、外部メモリスロット２１２、裏面カメラ２１３、ライト２１４等により構成されている。また、アンテナは筐体２０１に内蔵されている。
また、携帯電話２００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体２０１と筐体２０２（図２２（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図２２（Ｃ）のように展開する。表示部２０３には、実施の形態１で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部２０３と表面カメラ用レンズ２０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部２０３をファインダーとして用いることで、裏面カメラ２１３及びライト２１４で静止画及び動画の撮影が可能である。
スピーカ２０４及びマイクロフォン２０５を用いることで、携帯電話２００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー２０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード２１１を用いると便利である。更に、重なり合った筐体２０１と筐体２０２（図２２（Ａ））をスライドさせることで、図２２（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード２１１及びポインティングデバイス２０７を用いて、円滑な操作でカーソルの操作が可能である。外部接続端子ジャック２０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット２１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体２０２の裏面（図２２（Ｂ））には、裏面カメラ２１３及びライト２１４を備え、表示部２０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、開示する発明の一態様を適用することで、これらの電子機器の生産性を向上させることができる。
従って、開示する発明の一態様を適用することで、これらの電子機器の作製コストを削減することができる。
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ 容量素子
１５ 発光素子
１６ ゲート配線
１７ 電源線
１８ ソース配線
１９ 電源線
２０ 共通電極
２１ 画素
１００ 基板
１０２ 導電膜
１０４ 絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 導電膜
１１２ レジストマスク
１１４ 薄膜積層体
１１６ ゲート電極層
１１８ レジストマスク
１２０ ドレイン電極層
１２２ ドレイン領域
１２４ 半導体層
１２６ 絶縁膜
１２８ 開口部
１３０ 開口部
１３２ 画素電極層
１３４ 絶縁膜
１３６ 開口部
１３８ ＥＬ層
１３９ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ スリット部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
２００ 携帯電話
２０１ 筐体
２０２ 筐体
２０３ 表示部
２０４ スピーカ
２０５ マイクロフォン
２０６ 操作キー
２０７ ポインティングデバイス
２０８ 表面カメラ用レンズ
２０９ 外部接続端子ジャック
２１０ イヤホン端子
２１１ キーボード
２１２ 外部メモリスロット
２１３ 裏面カメラ
２１４ ライト
２２１ 筐体
２２２ 表示用パネル
２２３ 主画面
２２４ モデム
２２５ 受信機
２２６ リモコン操作機
２２７ 表示部
２２８ サブ画面
２２９ スピーカ部
２３１ 本体
２３２ 表示部
２５０ 表示パネル
２５１ 画素部
２５２ 信号線駆動回路
２５３ 走査線駆動回路
２５４ チューナ
２５５ 映像信号増幅回路
２５６ 映像信号処理回路
２５７ コントロール回路
２５８ 信号分割回路
２５９ 音声信号増幅回路
２６０ 音声信号処理回路
２６１ 制御回路
２６２ 入力部
２６３ スピーカ
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１８Ａ レジストマスク
１１８Ｂ レジストマスク
１１８Ｃ レジストマスク
１１８Ｄ レジストマスク
１１８Ｅ レジストマスク
１１８Ｆ レジストマスク
１２０Ａ ドレイン電極層
１２０Ｂ ドレイン電極層
１２０Ｃ ドレイン電極層
１２０Ｄ ドレイン電極層
１２０Ｅ ドレイン電極層
１２０Ｆ ドレイン電極層
１２８Ａ 開口部
１２８Ｂ 開口部
１２８Ｃ 開口部
１３２Ａ 画素電極層
１３２Ｂ 画素電極層
１３２Ｃ 画素電極層

Claims (8)

  1. 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
    前記第２の導電膜上に第１のレジストマスクを形成し、
    前記第１のレジストマスクを用いて前記第１の導電膜、前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って少なくとも前記第１の導電膜を露出させ、
    前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
    前記第１のレジストマスクを除去した後、第２のレジストマスクを形成し、
    前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、
    前記第２のレジストマスクを除去した後、前記ソース電極及びドレイン電極層、前記ソース領域及びドレイン領域層並びに前記半導体層を覆うように第２の絶縁膜を形成し、
    前記第２の絶縁膜に第１の開口部を形成した後、前記ソース電極及びドレイン電極層の一部と電気的に接続される第１の画素電極層を選択的に形成し、
    前記第２の絶縁膜及び前記第１の画素電極層を覆うように第３の絶縁膜を形成し、
    前記第３の絶縁膜の前記第１の画素電極層と重畳する領域の一部を除去して第２の開口部を形成し、
    前記第２の開口部の前記第１の画素電極層上にＥＬ層を選択的に形成し、
    前記ＥＬ層上に第２の画素電極層を形成することを特徴とする発光装置の作製方法。
  2. 第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
    前記第２の導電膜上に凹部を有するレジストマスクを形成し、
    前記レジストマスクを用いて前記第１の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って少なくとも前記第１の導電膜を露出させ、
    前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
    前記レジストマスクを後退させて前記レジストマスクの凹部と重畳する領域の前記第２の導電膜を露出させ、
    前記後退させたレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成し、
    前記レジストマスクを除去した後、前記ソース電極及びドレイン電極層、前記ソース領域及びドレイン領域層並びに前記半導体層を覆うように第２の絶縁膜を形成し、
    前記第２の絶縁膜に第１の開口部を形成した後、前記ソース電極及びドレイン電極層の一部と電気的に接続される第１の画素電極層を選択的に形成し、
    前記第２の絶縁膜及び前記第１の画素電極層を覆うように第３の絶縁膜を形成し、
    前記第３の絶縁膜の前記第１の画素電極層と重畳する領域の一部を除去して第２の開口部を形成し、
    前記第２の開口部の前記第１の画素電極層上にＥＬ層を選択的に形成し、
    前記ＥＬ層上に第２の画素電極層を形成することを特徴とする発光装置の作製方法。
  3. 請求項２において、
    前記凹部を有するレジストマスクは多階調マスクを用いて形成されることを特徴とする発光装置の作製方法。
  4. 請求項１乃至３のいずれか一において、
    前記ＥＬ層は、印刷法又はインクジェット法を用いて選択的に形成されることを特徴とする発光装置の作製方法。
  5. 請求項１乃至４のいずれか一において、
    前記第１のエッチングにより前記第１の絶縁膜から形成されたパターンの側面から所定の距離だけ内側に側面を有するゲート電極層を、前記サイドエッチングにより形成することを特徴とする発光装置の作製方法。
  6. 請求項１乃至５のいずれか一において、
    前記第１のエッチングはドライエッチングであり、
    前記第２のエッチングはウエットエッチングであることを特徴とする発光装置の作製方法。
  7. 請求項１乃至６のいずれか一に記載の作製方法を用いて製造された発光装置。
  8. 請求項７に記載の発光装置を用いた電子機器。
JP2009096595A 2008-04-17 2009-04-13 発光装置及びその作製方法 Expired - Fee Related JP5364422B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009096595A JP5364422B2 (ja) 2008-04-17 2009-04-13 発光装置及びその作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008108193 2008-04-17
JP2008108193 2008-04-17
JP2009096595A JP5364422B2 (ja) 2008-04-17 2009-04-13 発光装置及びその作製方法

Publications (2)

Publication Number Publication Date
JP2009276758A true JP2009276758A (ja) 2009-11-26
JP5364422B2 JP5364422B2 (ja) 2013-12-11

Family

ID=41200376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009096595A Expired - Fee Related JP5364422B2 (ja) 2008-04-17 2009-04-13 発光装置及びその作製方法

Country Status (5)

Country Link
US (2) US7985605B2 (ja)
JP (1) JP5364422B2 (ja)
KR (1) KR101582101B1 (ja)
CN (1) CN101562155B (ja)
TW (1) TWI500089B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016048378A (ja) * 2008-03-05 2016-04-07 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994021B2 (en) * 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8207026B2 (en) * 2009-01-28 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
KR101015850B1 (ko) * 2009-02-09 2011-02-24 삼성모바일디스플레이주식회사 유기 발광 표시 장치 제조 방법
US7989234B2 (en) 2009-02-16 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and method for manufacturing display device
US8202769B2 (en) 2009-03-11 2012-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5539765B2 (ja) * 2009-03-26 2014-07-02 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR102304337B1 (ko) * 2013-09-13 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102209145B1 (ko) * 2014-08-18 2021-01-29 삼성디스플레이 주식회사 표시 장치
CN106684037B (zh) * 2017-03-22 2019-09-24 深圳市华星光电半导体显示技术有限公司 优化4m制程的tft阵列制备方法
JP6788545B2 (ja) * 2017-04-26 2020-11-25 東京エレクトロン株式会社 タングステン膜を形成する方法
DE112018007766B4 (de) * 2018-06-27 2024-01-25 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleitervorrichtung

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0822029A (ja) * 1994-07-08 1996-01-23 Sanyo Electric Co Ltd 液晶表示装置及びその製造方法
JPH10223903A (ja) * 1997-02-03 1998-08-21 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置
JP2004341465A (ja) * 2003-05-14 2004-12-02 Obayashi Seiko Kk 高品質液晶表示装置とその製造方法
JP2005321781A (ja) * 2004-04-30 2005-11-17 Quanta Display Inc Ｔｆｔ液晶表示器のパネルの製造方法
JP2006108169A (ja) * 2004-09-30 2006-04-20 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2007208238A (ja) * 2006-01-07 2007-08-16 Semiconductor Energy Lab Co Ltd 表示装置およびその作製方法
WO2008099528A1 (ja) * 2007-02-13 2008-08-21 Sharp Kabushiki Kaisha 表示装置、表示装置の製造方法
JP2009194362A (ja) * 2008-02-18 2009-08-27 Samsung Electronics Co Ltd ナノワイヤーを含む薄膜トランジスタおよびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH0311744A (ja) 1989-06-09 1991-01-21 Citizen Watch Co Ltd 薄膜トランジスタの製造方法
EP0775931B1 (en) * 1995-11-21 2005-10-05 Samsung Electronics Co., Ltd. Method of manufacturing a liquid crystal display
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
KR100669093B1 (ko) * 1999-11-05 2007-01-16 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR100325079B1 (ko) * 1999-12-22 2002-03-02 주식회사 현대 디스플레이 테크놀로지 고개구율 및 고투과율 액정표시장치의 제조방법
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW488080B (en) * 2001-06-08 2002-05-21 Au Optronics Corp Method for producing thin film transistor
JP2003179069A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
KR101112534B1 (ko) * 2005-03-04 2012-03-13 삼성전자주식회사 유기 발광 표시 소자 및 그 제조 방법
KR20060120300A (ko) * 2005-05-19 2006-11-27 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101201017B1 (ko) * 2005-06-27 2012-11-13 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US8149346B2 (en) * 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5105811B2 (ja) 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
EP2270583B1 (en) * 2005-12-05 2017-05-10 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
EP2479604B1 (en) 2005-12-05 2015-07-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI322288B (en) * 2006-03-07 2010-03-21 Au Optronics Corp Manufacture method of pixel array substrate
KR20080001181A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법
US7994021B2 (en) * 2006-07-28 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0822029A (ja) * 1994-07-08 1996-01-23 Sanyo Electric Co Ltd 液晶表示装置及びその製造方法
JPH10223903A (ja) * 1997-02-03 1998-08-21 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置
JP2004341465A (ja) * 2003-05-14 2004-12-02 Obayashi Seiko Kk 高品質液晶表示装置とその製造方法
JP2005321781A (ja) * 2004-04-30 2005-11-17 Quanta Display Inc Ｔｆｔ液晶表示器のパネルの製造方法
JP2006108169A (ja) * 2004-09-30 2006-04-20 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2007208238A (ja) * 2006-01-07 2007-08-16 Semiconductor Energy Lab Co Ltd 表示装置およびその作製方法
WO2008099528A1 (ja) * 2007-02-13 2008-08-21 Sharp Kabushiki Kaisha 表示装置、表示装置の製造方法
JP2009194362A (ja) * 2008-02-18 2009-08-27 Samsung Electronics Co Ltd ナノワイヤーを含む薄膜トランジスタおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016048378A (ja) * 2008-03-05 2016-04-07 株式会社半導体エネルギー研究所 表示装置
JP2016212435A (ja) * 2008-03-05 2016-12-15 株式会社半導体エネルギー研究所 表示装置、表示モジュール及び電子機器

Also Published As

Publication number Publication date
US7985605B2 (en) 2011-07-26
US8148723B2 (en) 2012-04-03
CN101562155A (zh) 2009-10-21
KR101582101B1 (ko) 2016-01-04
TW201009957A (en) 2010-03-01
CN101562155B (zh) 2013-12-11
US20110260208A1 (en) 2011-10-27
KR20090110266A (ko) 2009-10-21
TWI500089B (zh) 2015-09-11
US20090261369A1 (en) 2009-10-22
JP5364422B2 (ja) 2013-12-11

Similar Documents

Publication Publication Date Title
JP7225441B2 (ja) Ｅｌ表示装置の作製方法
JP5364422B2 (ja) 発光装置及びその作製方法
JP5383256B2 (ja) 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法
JP5396165B2 (ja) 薄膜トランジスタの作製方法及び表示装置の作製方法
JP5371487B2 (ja) 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法
JP5530111B2 (ja) 薄膜トランジスタの作製方法
JP5564281B2 (ja) 半導体装置
JP2010230950A (ja) 表示装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130909

R150 Certificate of patent or registration of utility model

Ref document number: 5364422

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees