KR102578708B1 - 발광표시장치 및 이의 구동방법 - Google Patents

발광표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 표시 패널, 쇼트 검출용 구조물 및 쇼트 검출부를 포함하는 발광표시장치를 제공한다. 표시 패널은 영상을 표시한다. 쇼트 검출용 구조물은 표시 패널의 제1전원라인, 제2전원라인 및 제1전원라인과 제2전원라인 사이에 배치된 쇼트 검출용 라인을 포함한다. 쇼트 검출부는 쇼트 검출용 라인을 센싱하고 센싱값을 기반으로 표시 패널의 쇼트 발생 유무를 판단한다.

Description

발광표시장치 및 이의 구동방법{Light Emitting Display and Driving Method Thereof}
본 발명은 발광표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널을 구성하는 구조물들 간에 발생할 수 있는 쇼트(Short)나 번트(Burnt) 등의 불량을 해결할 수 있는 방안이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시패널을 구성하는 구조물들 간에 발생할 수 있는 쇼트(Short)나 번트(Burnt) 등의 불량을 검출한 후 장치의 구동을 제한하여 장치의 손상이나 파손의 전파를 방지하고 더 나아가 화재 발생 가능성을 미리 차단하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시 패널, 쇼트 검출용 구조물 및 쇼트 검출부를 포함하는 발광표시장치를 제공한다. 표시 패널은 영상을 표시한다. 쇼트 검출용 구조물은 표시 패널의 제1전원라인, 제2전원라인 및 제1전원라인과 제2전원라인 사이에 배치된 쇼트 검출용 라인을 포함한다. 쇼트 검출부는 쇼트 검출용 라인을 센싱하고 센싱값을 기반으로 표시 패널의 쇼트 발생 유무를 판단한다.
쇼트 검출용 구조물은 표시 패널에서 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역 중 적어도 하나에 위치할 수 있다.
제1전원라인은 표시 패널을 구성하는 제1기판 상에 위치하고, 쇼트 검출용 라인은 제1전원라인 상의 버퍼층 상에 위치하고, 제2전원라인은 쇼트 검출용 라인 상의 절연층 상에 위치할 수 있다.
쇼트 검출용 라인은 표시 패널의 표시영역 내에 위치하는 서브 픽셀에 연결된 센싱라인에 연결되고 표시 패널의 비표시영역까지 연장되어 배치될 수 있다.
표시 패널의 비표시영역 상의 제1전원라인은 면전극 형상을 갖는 부분과 일정 간격을 두고 다수로 분리된 부분을 가질 수 있다.
표시 패널의 비표시영역 상의 제1전원라인은 면전극 형상을 가질 수 있다.
표시 패널의 비표시영역 상의 제1전원라인은 면전극 형상을 가짐과 더불어 제1기판의 표면을 노출하는 홈을 가질 수 있다.
제1전원라인의 홈은 쇼트 검출용 라인이 배치된 제1방향을 따라 일정 간격 이격하도록 다수 배치될 수 있다.
쇼트 검출부는 쇼트 검출용 라인을 센싱한 센싱값이 기준값보다 높게 검출되면 제1전원라인과 쇼트 검출용 라인 간의 쇼트로 판단하고, 기준값보다 낮게 검출되면 제1전원라인, 쇼트 검출용 라인 및 제2전원라인 중 둘 이상 간의 쇼트로 판단할 수 있다.
다른 측면에서 본 발명은 표시 패널의 제1전원라인, 제2전원라인 및 제1전원라인과 제2전원라인 사이에 배치된 쇼트 검출용 라인을 포함하는 쇼트 검출용 구조물 그리고 쇼트 검출용 라인을 센싱하고 센싱값을 기반으로 표시 패널의 쇼트 발생 유무를 판단하는 쇼트 검출부를 포함하는 발광표시장치의 구동방법을 제공한다. 발광표시장치의 구동방법은 쇼트 검출용 라인에 쇼트 검출용 전압을 인가하는 단계, 쇼트 검출용 라인을 센싱하여 센싱값을 검출하는 단계; 및 센싱값을 기반으로 표시 패널의 쇼트 발생 유무를 판단하는 단계를 포함한다.
표시 패널의 쇼트 발생 유무를 판단하는 단계는 센싱값이 기준값보다 높게 검출되면 제1전원라인과 쇼트 검출용 라인 간의 쇼트로 판단하고, 기준값보다 낮게 검출되면 제1전원라인, 쇼트 검출용 라인 및 제2전원라인 중 둘 이상 간의 쇼트로 판단할 수 있다.
표시 패널의 쇼트 발생 유무를 판단하는 단계는 표시 패널의 쇼트 발생 시, 표시 패널에 전원을 공급하는 전원 공급부의 동작을 제한하고, 표시 패널에 데이터전압을 공급하는 데이터 구동부의 동작을 제한하고, 데이터 구동부를 제어하는 타이밍 제어부의 동작을 제한하는 단계를 포함한다.
본 발명은 표시패널을 구성하는 구조물들 간에 발생할 수 있는 쇼트(Short)나 번트(Burnt) 등의 불량을 검출한 후 장치의 구동을 제한하여 장치의 손상이나 파손의 전파를 방지하고 더 나아가 화재 발생 가능성을 미리 차단할 수 있는 효과가 있다. 또한, 본 발명은 표시 패널의 쇼트나 번트 등의 불량을 검출하여 표시 패널과 관계하는 장치는 물론 내부 또는 외부에 형성된 구성물의 손상(편광판, 커버기판 등이 고열에 의해 녹는 현상 등) 등을 방지할 수 있음은 물론이고 이로부터 파생될 수 있는 안전사고 등의 위험을 방지할 수 있는 효과가 있다.
도 1은 발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 서브 픽셀의 상세 회로 구성 예시도.
도 4는 표시 패널의 단면 예시도.
도 5는 서브 픽셀의 평면 예시도.
도 6은 외부 보상 회로를 포함하는 데이터 구동부의 개략적인 블록도.
도 7 및 도 8은 외부 보상 동작을 위한 보상 파형 예시도.
도 9는 실시예에 따른 데이터 구동부와 쇼트 검출부를 개략적으로 나타낸 블록도.
도 10은 실시예에 따라 쇼트 검출부를 갖는 타이밍 제어부 그리고 이와 연동하는 장치를 개략적으로 나타낸 블록도.
도 11은 실시예에 따른 쇼트 검출부를 기반으로 수행할 수 있는 BDP(Burnt Detect and Protect)를 보여주는 흐름도.
도 12 및 도 13은 실시예에 따른 쇼트 검출용 구조물의 배치 예시도들.
도 14는 도 12의 PP영역을 나타낸 확대도.
도 15 및 도 16은 도 12의 A1-A2의 단면 예시도들.
도 17은 표시영역에 배치된 하부구조물을 나타낸 단면 예시도.
도 18 내지 도 20은 실시예에 따른 쇼트 검출용 구조물을 기반으로 쇼트 사례별 센싱값의 차이를 설명하기 위한 도면들.
도 21은 다른 실시예에 따라 도 12의 PP영역을 나타낸 확대도.
도 22는 도 21의 B1-B2의 단면 예시도.
도 23은 또 다른 실시예에 따라 도 12의 PP영역을 나타낸 확대도.
도 24는 도 23의 C1-C2의 단면 예시도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 발광표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 구현된다. 이하에서 설명되는 발광표시장치는 영상 표시 동작과 외부 보상 동작을 수행한다. 외부 보상 동작은 서브 픽셀단위 또는 픽셀 단위로 수행할 수 있다.
외부 보상 동작은 영상 표시 동작 중의 수직 블랭크 구간에서 수행되거나, 영상 표시가 시작되기 전의 파워 온 시퀀스 구간에서 수행되거나, 영상 표시가 끝난 후의 파워 오프 시퀀스 구간에서 수행될 수 있다. 수직 블랭크 구간은 영상 표시를 위한 데이터신호가 기입되지 않는 구간으로서, 1 프레임분의 데이터신호가 기입되는 수직 액티브 구간들 사이마다 배치된다. 파워 온 시퀀스 기간은 장치를 구동하기 위한 전원이 턴온 된 후부터 영상이 표시될 때까지의 구간을 의미한다. 파워 오프 시퀀스 구간은 영상 표시가 끝난 후부터 장치를 구동하기 위한 전원이 턴오프 될 때까지의 구간을 의미한다.
이러한 외부 보상 동작을 수행하는 외부 보상 방식은 구동 트랜지스터를 소스 팔로워(Source Follower) 방식으로 동작시킨 후 센싱라인의 라인 커패시터(기생 커패시터)에 저장되는 전압(구동 TFT의 소오스 전압)을 센싱한다. 외부 보상 방식은 구동 트랜지스터의 문턱전압 편차를 보상하기 위해, 구동 트랜지스터의 소오스노드 전위가 세츄레이션(saturation state)될 때(즉, 구동 TFT의 전류(Ids)가 제로가 될 때)의 소오스 전압을 센싱한다. 그리고 외부 보상 방식은 구동 트랜지스터의 이동도 편차를 보상하기 위해, 구동 트랜지스터의 소오스노드가 세츄레이션 상태에 도달되기 전의 선형 상태의 값을 센싱한다.
이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 서브 픽셀의 상세 회로 구성 예시도이고, 도 4는 표시 패널의 단면 예시도이며, 도 5는 서브 픽셀의 평면 예시도이고, 도 6은 외부 보상 회로를 포함하는 데이터 구동부의 개략적인 블록도이며, 도 7 및 도 8은 외부 보상 동작을 위한 보상 파형 예시도이다.
도 1에 도시된 바와 같이, 발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 전원 공급부(180) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치한 후 감마 기준전압을 기반으로 데이터전압으로 변환하여 출력한다. 데이터 구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 데이터전압을 출력한다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1 ~ GLm)을 통해 스캔하이전압과 스캔로우전압으로 이루어진 스캔신호를 출력한다. 스캔 구동부(130)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
전원 공급부(180)는 표시 패널(150)에 배치된 제1전원라인(EVDD)과 제2전원라인(EVSS)에 연결된다. 전원 공급부(180)는 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 제1전위전원(고전위전압)과 제2전위전원(저전위전압)을 출력한다. 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 전달되는 제1전위전원(고전위전압)과 제2전위전원(저전위전압)은 표시 패널(150)의 서브 픽셀들(SP)에 인가된다.
표시 패널(150)은 데이터 구동부(140) 및 스캔 구동부(130)로부터 공급된 데이터전압 및 스캔신호과 전원 공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터전압이 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스노드와 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 소오스노드(또는 센싱노드)에 공급하거나 구동 트랜지스터(DR)의 소오스노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극 및 구동 트랜지스터(DR)의 제2전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터전압을 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터전압 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 표시영역(AA)은 영상을 표시하는 영역이고, 이 영역을 제외한 NA는 영상을 표시하지 않는 비표시영역을 의미한다. 제1기판(150a)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기 발광다이오드가 형성되고, 회로영역(DRA)에는 스위칭 및 구동 트랜지스터를 포함하는 박막 트랜지스터가 형성된다. 발광영역(EMA)과 회로영역(DRA)에 형성된 소자들은 다수의 금속층 및 절연층을 증착하는 공정 등에 의해 형성된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기 발광다이오드가 빛을 발광하게 된다. 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4) 사이에 위치하는 "WA"는 전원라인이나 데이터 라인이 배치되는 배선영역이다.
제1서브 픽셀(SPn1)의 좌측에는 제1전원라인(EVDD)이 위치할 수 있고, 제2서브 픽셀(SPn2)의 우측에는 센싱라인(VREF)이 위치할 수 있고, 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 제1 및 제2데이터라인(DL1, DL2)이 위치할 수 있다.
제3서브 픽셀(SPn3)의 좌측에는 센싱라인(VREF)이 위치할 수 있고, 제4서브 픽셀(SPn4)의 우측에는 제1전원라인(EVDD)이 위치할 수 있고, 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn4) 사이에는 제3 및 제4데이터라인(DL3, DL4)이 위치할 수 있다.
제1서브 픽셀(SPn1)은 좌측에 위치하는 제1전원라인(EVDD), 자신의 우측에 위치하는 제1데이터라인(DL1) 및 제2서브 픽셀(SPn2)의 우측에 위치하는 센싱라인(VREF)에 전기적으로 연결될 수 있다. 제2서브 픽셀(SPn2)은 제1서브 픽셀(SPn1)의 좌측에 위치하는 제1전원라인(EVDD), 자신의 좌측에 위치하는 제2데이터라인(DL2) 및 자신의 우측에 위치하는 센싱라인(VREF)에 전기적으로 연결될 수 있다.
제3서브 픽셀(SPn3)은 좌측에 위치하는, 자신의 우측에 위치하는 제3데이터라인(DL3) 및 제4서브 픽셀(SPn4)의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다. 제4서브 픽셀(SPn4)은 제3서브 픽셀(SPn3)의 좌측에 위치하는 센싱라인(VREF), 자신의 좌측에 위치하는 제4데이터라인(DL4) 및 자신의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 위치하는 센싱라인(VREF)에 공유(또는 공통) 접속될 수 있으나 이에 한정되지 않는다. 또한, 스캔라인(GL1)은 한 개의 라인만 배치된 것을 일례로 하였으나 이에 한정되지 않는다.
이 밖에, 제1전원라인(EVDD), 센싱라인(VREF)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 콘택홀은 하부에 위치하는 전극, 신호라인 또는 전원라인 등의 일부를 노출하도록 건식 또는 습식 식각 공정 등에 의해 형성된다.
도 6에 도시된 바와 같이, 데이터 구동부(140)에는 서브 픽셀(SP)에 데이터전압을 출력하는 제1회로부(140a)(데이터 출력회로)와 데이터전압(또는 타이밍제어부 단의 데이터신호)를 보상하기 위해 서브 픽셀(SP)을 센싱하는 제2회로부(140b)(데이터 센싱회로)가 포함된다.
제1회로부(140a)는 타이밍 제어부로부터 공급된 디지털 데이터신호를 아날로그 데이터전압(VDATA)으로 변환하여 출력할 수 있는 디지털 아날로그 변환회로(141, DAC) 등을 포함한다. 제1회로부(140a)의 출력단은 제1데이터라인(DL1)에 연결된다.
제2회로부(140b)는 전압출력회로(SW1), 샘플링회로(SW2) 및 아날로그 디지털 변환회로(143, ADC) 등을 포함한다. 전압출력회로(SW1)는 충전제어신호(PRE)에 대응하여 동작한다. 샘플링회로(SW2)는 샘플링제어신호(SAMP)에 대응하여 동작한다.
전압출력회로(SW1)는 전압원(VREFF)에 의해 생성된 제1초기화 전압을 제1센싱라인(VREF1)에 그리고 제2초기화 전압을 제1데이터라인(DL1)을 통해 각각 출력하는 역할을 한다. 전압원(VREFF)에 의해 생성된 제1초기화 전압과 제2초기화 전압은 제1전위전원(고전위전압)과 제2전위전원(저전위전압) 사이의 전압으로 생성되나 통상 제2전위전원에 가까운 전압으로 설정된다.
제1초기화 전압과 제2초기화 전압은 유사 또는 동일한 전압으로 설정될 수 있다. 제1초기화 전압은 표시 패널의 외부 보상시 사용하기 위해 그라운드 레벨에 가까운 전압으로 설정되고 제2초기화 전압은 표시 패널의 노말 구동시 사용하기 위해 초기화 전압보다 좀더 높은 전압으로 설정될 수 있다. 전압출력회로(SW1)는 제1초기화 전압과 제2초기화 전압을 출력할 때에만 동작한다. 전압출력회로(SW1)는 단순히 스위치(SW1)와 전압원(VREFF)만 도시하였으나 이에 한정되지 않는다.
샘플링회로(SW2)는 제1센싱라인(VREF1)을 통해 서브 픽셀(SP)을 센싱하는 역할을 한다. 샘플링회로(SW2)는 샘플링 방식으로 유기 발광다이오드(OLED)의 문턱전압, 구동 트랜지스터(DR)의 문턱전압 또는 이동도 등을 센싱한 이후 센싱값을 아날로그 디지털 변환회로(143)에 전달한다. 샘플링회로(SW2)는 단순히 스위치(SW2) 형태로 도시하였으나 이에 한정되지 않고 능동소자와 수동소자로 구현될 수 있다.
아날로그 디지털 변환회로(143)는 샘플링회로(SW2)로부터 센싱값을 전달받고 아날로그 형태의 전압값을 디지털 형태의 전압값으로 변환한다. 아날로그 디지털 변환회로(143)는 디지털 체계로 변환된 센싱값을 출력한다. 아날로그 디지털 변환회로(143)로부터 출력된 센싱값은 보상값을 생성하기 위해 필요한 회로에 공급된다. 예컨대, 블랙 데이터전압이 인가되는 구간 동안(또는 장치의 턴온 구간 동안) 구동 트랜지스터의 문턱전압을 검출하고 문턱전압이 변동되면 변동되기 전의값을 갖도록 보상값을 생성한다.
이하에서는 외부 보상 동작의 예로 구동 트랜지스터(DR)의 문턱전압과 이동도를 센싱하기 위한 파형의 일례를 설명한다. 그러나 이하에서 설명되는 파형은 센싱 동작을 설명하기 위한 하나의 예시일 뿐 본 발명은 이에 한정되지 않는다.
도 6 및 도 7에 도시된 바와 같이, 구동 트랜지스터(DR)의 문턱전압을 센싱하기 위해 보상 회로는 프로그램(Program), 센싱/샘플링(Sensing & Sampling) 및 초기화(Initial)와 같은 동작을 수행한다.
스캔신호(SCAN)는 스위칭 트랜지스터(SW)를 제어하기 위한 신호이다. 스위칭 트랜지스터(SW)는 스캔신호(SCAN)가 로직하이 상태가 되면 턴온되고 로직로우가 되면 턴오프 된다. 스캔신호(SCAN)는 프로그램(Program) 및 센싱/샘플링(Sensing & Sampling)을 포함하는 구간 동안 로직하이를 유지한다.
충전제어신호(SPRE, RPRE)는 전압출력회로(SW1)를 제어하기 위한 신호이다. 전압출력회로(SW1) 제1충전제어신호(SPRE)가 로직하이 상태가 되면 제1초기화 전압을 출력하고, 제2충전제어신호(RPRE)가 로직하이 상태가 되면 제2초기화 전압을 출력한다. 제1충전제어신호(SPRE)는 프로그램(Program) 구간 동안 로직하이 상태를 유지한다. 제2충전제어신호(RPRE)는 초기화(Initial) 구간 동안 로직하이 상태를 유지한다.
샘플링제어신호(SAMP)는 샘플링회로(SW2)를 제어하기 위한 신호이다. 샘플링회로(SW2)는 샘플링제어신호(SAMP)가 로직하이 상태가 되면 센싱 동작을 위한 샘플링을하고 로직로우 상태가 되면 센싱 동작을 멈춘다. 샘플링제어신호(SAMP)는 센싱/샘플링(Sensing & Sampling) 구간의 말미에 일시적으로 로직하이 상태를 유지한다.
데이터 구동부(140)는 프로그램(Program) 및 센싱/샘플링(Sensing & Sampling) 구간 동안 데이터전압(DATA, Vdata)을 출력하고, 초기화(Initial) 구간 동안 블랙 데이터전압(BLK)을 출력한다.
위와 같은 동작에 의해 센싱라인(VREF)에는 구동 트랜지스터(DR)의 문턱전압을 센싱할 수 있는 전압이 존재한다. 샘플링회로(SW2)는 센싱/샘플링(Sensing & Sampling) 구간 동안 센싱라인(VREF)에 존재하는 전압을 센싱한다.
도 6 및 도 8에 도시된 바와 같이, 구동 트랜지스터(DR)의 이동도를 센싱하기 위해 보상 회로는 초기화(Initial), 프로그램(Program), 센싱/샘플링(Sensing & Sampling) 및 리커버리(Recovery)와 같은 동작을 수행한다.
스캔신호(SCAN)는 스위칭 트랜지스터(SW)를 제어하기 위한 신호이다. 스위칭 트랜지스터(SW)는 스캔신호(SCAN)가 로직하이 상태가 되면 턴온되고 로직로우가 되면 턴오프 된다. 스캔신호(SCAN)는 초기화(Initial) 및 프로그램(Program)을 포함하는 구간 동안 로직하이를 유지한다. 또한, 스캔신호(SCAN)는 리커버리(Recovery) 구간 동안 로직하이를 유지한다.
센싱신호(SENS)는 센싱 트랜지스터(ST)를 제어하기 위한 신호이다. 센싱 트랜지스터(ST)는 센싱신호(SENS)가 로직하이 상태가 되면 턴온되고 로직로우가 되면 턴오프 된다. 센싱신호(SENS)는 초기화(Initial), 프로그램(Program), 센싱/샘플링(Sensing & Sampling) 및 리커버리(Recovery)를 포함하는 구간 동안 로직하이 상태를 유지한다.
충전제어신호(SPRE, RPRE)는 전압출력회로(SW1)를 제어하기 위한 신호이다. 전압출력회로(SW1) 제1충전제어신호(SPRE)가 로직하이 상태가 되면 제1초기화 전압을 출력하고, 제2충전제어신호(RPRE)가 로직하이 상태가 되면 제2초기화 전압을 출력한다. 제1충전제어신호(SPRE)는 초기화(Initial) 및 프로그램(Program)을 포함하는 구간 동안 로직하이 상태를 유지한다. 제2충전제어신호(RPRE)는 리커버리(Recovery) 구간 동안 로직하이 상태를 유지한다.
샘플링제어신호(SAMP)는 샘플링회로(SW2)를 제어하기 위한 신호이다. 샘플링회로(SW2)는 샘플링제어신호(SAMP)가 로직하이 상태가 되면 센싱 동작을 위한 샘플링을하고 로직로우 상태가 되면 센싱 동작을 멈춘다. 샘플링제어신호(SAMP)는 센싱/샘플링(Sensing & Sampling) 구간의 말미에 일시적으로 로직하이 상태를 유지한다.
데이터 구동부(140)는 프로그램(Program) 및 센싱/샘플링(Sensing & Sampling) 구간 동안 데이터전압(DATA)을 출력하고, 초기화(Initial) 구간 동안 블랙 데이터전압(BLK)을 출력한다.
위와 같은 동작에 의해 센싱라인(VREF)에는 구동 트랜지스터(DR)의 이동도를 센싱할 수 있는 전류(△V ∝ Ids)가 존재한다. 샘플링회로(SW2)는 센싱/샘플링(Sensing & Sampling) 구간 동안 센싱라인(VREF)에 존재하는 전류를 센싱한다.
도 9는 실시예에 따른 데이터 구동부와 쇼트 검출부를 개략적으로 나타낸 블록도이고, 도 10은 실시예에 따라 쇼트 검출부를 갖는 타이밍 제어부 그리고 이와 연동하는 장치를 개략적으로 나타낸 블록도이고, 도 11은 실시예에 따른 쇼트 검출부를 기반으로 수행할 수 있는 BDP(Burnt Detect and Protect)를 보여주는 흐름도이다.
도 9에 도시된 바와 같이, 실시예에 따른 쇼트 검출부(190)는 데이터 구동부(140a, 140b)와 전기적으로 연결되어 연동할 수 있다. 쇼트 검출부(190)는 판단부(195)와 신호출력부(197)를 포함한다. 판단부(195)는 제2회로부(140b)로부터 출력된 센싱값을 분석하여 표시패널 상의 구조물들 간의 쇼트(Short)나 번트(Burnt) 유무를 판단하는 역할(이하 번트 발생 이전인 쇼트를 기준으로 설명함)을 한다. 신호출력부(197)는 판단부(195)의 판단 결과를 기반으로 전원 공급부 등을 제어할 수 있는 제어신호(CON)를 출력하는 역할을 한다.
도 10(a)에 도시된 바와 같이, 실시예에 따른 쇼트 검출부(190)는 타이밍 제어부(120)의 내부에 포함될 수 있다. 쇼트 검출부(190)를 갖는 타이밍 제어부(120)는 표시 패널 상의 구조물들 간의 쇼트가 존재한다고 판단될 경우 전원 공급부(180)의 동작(또는 출력)을 제어하기 위한 제어신호(CON)를 출력할 수 있다.
도 10(b)에 도시된 바와 같이, 실시예에 따른 쇼트 검출부(190)는 타이밍 제어부(120)의 내부에 포함될 수 있다. 쇼트 검출부(190)를 갖는 타이밍 제어부(120)는 표시 패널 상의 구조물들 간의 쇼트가 존재한다고 판단될 경우 전원 공급부(180) 그리고 데이터 구동부(140)의 동작(또는 출력)을 제어하기 위한 제어신호(CON)를 출력할 수 있다.
도 9 및 도 11에 도시된 바와 같이, 쇼트 검출부(190)는 쇼트 유무를 센싱 및 쇼트 유무를 판단하는 단계(S110~S120)에서, 공간적 분석과 시간적 분석을 한 후 최종적으로 표시 패널 상에 쇼트나 번트가 존재하는지를 판단할 수 있다.
공간적 분석 단계에서는 채널별 센싱값을 누적합을 계산하고, 누적합의 평균을 계산하고, ｜누적합-평균값｜을 계산할 수 있다. 그리고 시간적 분석 단계에서는 앞서 계산한 ｜누적합-평균값｜ 간의 차이값이 제1임계값을 벗어나지 않으면(N) 정상으로 판단하고 쇼트 유무 센싱(S110)을 계속할 수 있다. 그러나 이와 같지 않고 차이값이 제1임계값을 벗어난 경우 해당 채널의 위치로부터 카운트수를 증가시킨 후 제2임계값과 비교하며 쇼트를 넘어 다발성 번트가 존재하는 경우 쇼트나 번트의 확산을 방지하기 위해 쇼트나 번트 발생으로 판단할 수 있다.
쇼트 검출부(190)는 쇼트가 발생한 경우(Y), 제일 먼저 전원 공급부(180)의 동작을 제한(차단)할 수 있는 BDP를 발동시킬 수 있다(S130). 그 후, 쇼트 검출부(190)는 데이터 구동부(140)의 동작을 제한(차단)할 수 있는 BDP를 발동시킬 수 있다(S140). 그 후, 쇼트 검출부(190)는 타이밍 제어부(120)의 동작을 제한(차단)할 수 있는 BDP를 발동시킬 수 있다(S150). 이렇듯, 쇼트 검출부(190)는 쇼트 등이 발생할 경우 번트와 같은 화재 발생 가능성(화재 전파 가능성)이 높은 장치를 우선적으로 제어할 수 있으나 이에 한정되지 않고 동시에 모든 장치의 동작을 제어할 수도 있다.
도 12 및 도 13은 실시예에 따른 쇼트 검출용 구조물의 배치 예시도들이고, 도 14는 도 12의 PP영역을 나타낸 확대도이고, 도 15 및 도 16은 도 12의 A1-A2의 단면 예시도들이며, 도 17은 표시영역에 배치된 하부구조물을 나타낸 단면 예시도이다.
도 12에 도시된 바와 같이, 쇼트 검출용 구조물(SDP)은 표시 패널(150)의 표시영역(AA)과 더불어 비표시영역(NA1, NA2)에 배치될 수 있다. 표시 패널(150)의 표시영역(AA)을 중심으로 좌측과 우측 비표시영역에는 제1측 및 제2측 스캔 구동부(130a, 130b)가 배치된다. 따라서, 쇼트 검출용 구조물(SDP)은 제1측 및 제2측 스캔 구동부(130a, 130b)가 배치된 영역을 제외한 상측 및 하측 비표시영역(NA1, NA2)에 배치된 것을 일례로 도시하였으나 본 발명은 이에 한정되지 않고 모든 비표시영역에 쇼트 검출용 구조물(SDP)이 배치될 수도 있다.
도 13에 도시된 바와 같이, 쇼트 검출용 구조물(SDP)은 앞서 설명한 도 12의 예시와 달리 상측 및 하측 비표시영역(NA1, NA2)에만 배치되거나 좌측 및 우측을 포함하는 비표시영역 즉, 모든 비표시영역에만 배치될 수도 있다. 그러나 이 또한 하나의 예시일 뿐, 쇼트 검출용 구조물(SDP)의 배치 위치는 표시 패널 상에 배치된 구조물들 그리고 쇼트 발생 가능성이 큰 곳 등을 고려하여 적절한 곳에 배치할 수 있다.
도 14 내지 도 16에 도시된 바와 같이, 비표시영역(NA) 상에 위치하는 쇼트 검출용 구조물(SDP)은 제1전원라인(EVDD), 제2전원라인(EVSS), 그리고 이들 사이에 배치된 쇼트 검출용 센싱라인(BVREF)을 포함한다. 제1기판(150a) 상에는 광차단층(LS), 버퍼층(BUF), 게이트금속층(GAT), 보호층(PAS), 발광층(EL), 캐소드전극층(CAT) 등의 순으로 박막이 증착된다.
도 14는 도 12에 도시된 표시영역(AA)의 일측(상측 또는 하측에 해당)을 확대 도시한 "PP영역"을 나타내며 일측의 반대면인 타측에도 이와 동일한 형태로 구현될 수 있으나 이에 한정되지 않는다. 한편, 앞선 설명을 통해 알 수 있듯이, 쇼트 검출용 구조물(SDP)은 비표시영역(NA)뿐만 아니라 표시영역(AA)에도 형성된다. 표시영역(AA)에 위치하는 쇼트 검출용 구조물(SDP)의 경우, 적층 구조면에서 비표시영역(NA)과 미차가 있을 수 있으나 기본 구성 및 기능은 동일하다. 비표시영역(NA) 상에 위치하는 쇼트 검출용 구조물(SDP)은 제1기판(150a) 상에 형성된 박막들을 기반으로 형성되는데 이를 자세히 설명하면 다음과 같다.
제1전원라인(EVDD)은 제1기판(150a) 상에 위치한다. 제1전원라인(EVDD)은 광차단층(LS)과 동일하게 제1기판(150a) 상에 위치하며, 광차단층(LS)과 동일한 재료를 기반으로 형성된다. 제1전원라인(EVDD)은 면전극 형상을 갖는 부분과 일정 간격을 두고 다수로 분리된 부분을 갖는다. 면전극 형상을 갖는 부분은 표시 패널의 외곽 끝단에 가까운 부분과 표시영역(AA)에 가까운 부분이고, 다수로 분리된 부분은 표시 패널의 외곽 끝단에 가까운 부분과 표시영역(AA)에 가까운 부분 사이에 존재한다. 다수로 분리된 부분은 표시영역(AA) 내에 배치된 부분과 동일한 배선 폭 및 간격을 갖는다. 면전극 형상을 갖는 부분은 제1전원라인(EVDD)의 IR 드랍을 방지하기 위한 것으로서 통상 쇼팅바라고 불리기도 한다.
쇼트 검출용 센싱라인(BVREF)은 제1전원라인(EVDD)을 덮고 있는 버퍼층(BUF) 상에 위치한다. 쇼트 검출용 센싱라인(BVREF)은 게이트금속층(GAT)과 동일하게 버퍼층(BUF) 상에 위치하며, 게이트금속층(GAT)과 동일한 재료를 기반으로 형성된다. 쇼트 검출용 센싱라인(BVREF)은 다수로 분리된다. 쇼트 검출용 센싱라인(BVREF)은 표시영역(AA)로부터 연장되어 비표시영역(NA)까지 배선된 부분이다. 따라서, 쇼트 검출용 센싱라인(BVREF)은 명칭의 구분을 위해 쇼트 검출용이라는 표현을 더했을 뿐, 실질적으로는 표시영역(AA) 내의 서브 픽셀들과 연결된 상태이고 또한 그 기능과 역할 모두 센싱라인과 동일하다.
도 15 및 도 16 간의 비교를 통해 알 수 있듯이, 비표시영역(NA) 상의 쇼트 검출용 센싱라인(BVREF)은 분리되어 이격 배선된 제1전원라인(EVDD) 사이의 간격보다 좁은 폭을 갖고 배치(도 15의 예)되거나 해당 간격에 대응하도록 배치(도 16의 예)될 수도 있다. 쇼트 검출용 센싱라인(BVREF)은 표시영역으로부터 연장된 부분이므로 배선의 폭을 조절할 필요가 없다. 그러나, 도 15나 도 16은 충격에 의한 파손이나 이물에 의한 쇼트 검출을 더 용이하게 하거나 기생 커패시터의 발생 가능성 등을 고려하기 위해, 쇼트 검출용 센싱라인(BVREF)의 배선 폭을 변경할 수 있음을 보여주기 위한 예시이다.
도 17에 도시된 바와 같이, 제1기판(150a) 상의 표시영역(AA)(또는 서브 픽셀영역)은 개구영역(OPN), 트랜지스터 영역(TFTA), 커패시터 영역(CSTA) 및 데이터라인 영역(DLA) 등을 포함한다. 개구영역(OPN)은 발광층의 빛이 출사되는 영역이고, 트랜지스터 영역(TFTA)은 스위칭 트랜지스터 및 구동 트랜지스터 등이 형성되는 영역이고, 커패시터 영역(CSTA)은 커패시터가 형성되는 영역이고, 데이터라인 영역(DLA)은 데이터라인이 형성되는 영역이다.
제1기판(150a) 상에는 광차단층(LS), 버퍼층(BUF), 액티브층(또는 반도체층)(ACT), 게이트절연층(GI), 게이트금속층(GAT) 등의 순으로 박막이 증착된다. 게이트금속층(GAT) 상에는 보호층, 컬러필터층(필요한 경우), 오버코트층, 애노드전극층 등의 박막이 형성되나 본 발명의 특징과 관련이 없는 바 도시하지 않고 생략된 상태이다. 즉, 도 17은 표시영역(AA) 상의 구조물과 비표시영역(NA) 상의 구조물의 비교 도시함과 더불어 특정 층을 단층 또는 복층으로 형성할 수 있음을 보여주기 위한 도면이므로 간략 도시한 상태이다.
도 17과 도 15 및 도 16 간의 대비를 통해 알 수 있듯이, 표시영역(AA)과 비표시영역(NA)에 위치하는 광차단층(LS), 버퍼층(BUF), 게이트금속층(GAT)은 단층 또는 복층으로 형성될 수 있다. 광차단층(LS)이 복층으로 형성된 경우, 제1광차단층(LSa)과 제2광차단층(LSb)은 몰리브데늄(Mo)과 구리(Cu)를 기반으로 할 수 있으나 이에 한정되지 않는다. 버퍼층(BUF)이 복층으로 형성된 경우, 제1버퍼층(BUFa)과 제2버퍼층(BUFb)은 실리콘질화물(SiNx)과 실리콘산화물(SiOx)를 기반으로 할 수 있으나 이에 한정되지 않는다. 게이트금속층(GAT)이 복층으로 형성된 경우, 제1게이트금속층(GATa)과 제2게이트금속층(GATb)은 몰리티타늄(MoTi)과 구리(Cu)를 기반으로 할 수 있으나 이에 한정되지 않는다.
도 18 내지 도 20은 실시예에 따른 쇼트 검출용 구조물을 기반으로 쇼트 사례별 센싱값의 차이를 설명하기 위한 도면들이다.
도 18은 비표시영역의 패드부에 가해진 충격 등에 의해 쇼트 검출용 센싱라인(BVREF)과 제1전원라인(EVDD) 간에 쇼트가 발생한 경우이다. 도 18에 도시된 바와 같은 형태로 쇼트가 발생할 경우, 쇼트 검출용 센싱라인(BVREF)을 통해 검출된 센싱값(BVREF 센싱값)은 정상값보다 높게 검출된다. 이와 같이, 정상값보다 높게 검출되는 이유는 제1전원라인(EVDD)을 통해 인가되는 제1전위전원이 거의 그대로 쇼트 검출용 센싱라인(BVREF)을 통해 검출되기 때문이다.
도 19는 비표시영역의 패드부에 가해진 충격 등에 의해 쇼트 검출용 센싱라인(BVREF)과 제2전원라인(EVSS) 간에 쇼트가 발생한 경우이다. 도 19에 도시된 바와 같은 형태로 쇼트가 발생할 경우, 쇼트 검출용 센싱라인(BVREF)을 통해 검출된 센싱값(BVREF 센싱값)은 정상값보다 낮게 검출된다. 이와 같이, 정상값보다 낮게 검출되는 이유는 제2전원라인(EVSS)을 통해 인가되는 제2전위전원이 거의 그대로 쇼트 검출용 센싱라인(BVREF)을 통해 검출되기 때문이다.
도 20은 비표시영역의 패드부에 가해진 충격 등에 의해 제1전원라인(EVDD), 쇼트 검출용 센싱라인(BVREF) 및 제2전원라인(EVSS) 간에 쇼트가 발생한 경우이다. 도 20에 도시된 바와 같은 형태로 쇼트가 발생할 경우, 쇼트 검출용 센싱라인(BVREF)을 통해 검출된 센싱값(BVREF 센싱값)은 정상값보다 낮게 검출된다. 이와 같이, 정상값보다 낮게 검출되는 이유는 제2전원라인(EVSS)을 통해 인가되는 제2전위전원이 거의 그대로 쇼트 검출용 센싱라인(BVREF)을 통해 검출되기 때문이다. 참고로, 제1전위전원은 제2전위전원을 통해 방전되므로 거의 검출되지 않는다.
도 18, 도 19 및 도 20의 설명에서 말하는 정상값이란 센싱라인에 충전된 초기화전압(또는 센싱전압) 등에 해당하는 레벨로서 내부에 설정된 기준값으로 정의될 수도 있다. 그러나 이는 하나의 예시일 뿐, 쇼트 유무를 판단 및 검출하기 위해 별도의 쇼트 검출용 전압이 인가될 수도 있다. 그리고 이와 같은 경우, 쇼트 검출용 전압은 되도록 제1전위전원이나 제2전위전원과 다른 레벨을 갖도록 하는 것이 바람직하다.
도 21은 다른 실시예에 따라 도 12의 PP영역을 나타낸 확대도이고, 도 22는 도 21의 B1-B2의 단면 예시도이다.
도 21 및 도 22에 도시된 바와 같이, 제1전원라인(EVDD)은 제1기판(150a) 상에 위치한다. 제1전원라인(EVDD)은 광차단층(LS)과 동일하게 제1기판(150a) 상에 위치하며, 광차단층(LS)과 동일한 재료를 기반으로 형성된다. 제1전원라인(EVDD)은 면전극 형상을 갖는 부분을 갖고 표시영역(AA) 내에 위치하는 부분만 다수로 분리된다. 즉, 제1전원라인(EVDD) 중 비표시영역(NA) 상에 위치하는 부분만 면전극 형상으로 형성된다.
쇼트 검출용 센싱라인(BVREF)은 제1전원라인(EVDD)을 덮고 있는 버퍼층(BUF) 상에 위치한다. 쇼트 검출용 센싱라인(BVREF)은 게이트금속층(GAT)과 동일하게 버퍼층(BUF) 상에 위치하며, 게이트금속층(GAT)과 동일한 재료를 기반으로 형성된다. 쇼트 검출용 센싱라인(BVREF)은 다수로 분리된다. 쇼트 검출용 센싱라인(BVREF)은 표시영역(AA)로부터 연장되어 비표시영역(NA)까지 배선된 부분이다. 따라서, 쇼트 검출용 센싱라인(BVREF)은 명칭의 구분을 위해 쇼트 검출용이라는 표현을 더했을 뿐, 실질적으로는 표시영역(AA) 내의 서브 픽셀들과 연결된 상태이고 또한 그 기능과 역할 모두 센싱라인과 동일하다.
이상 다른 실시예에 따라 마련된 쇼트 검출용 구조물(SDP)는 실시예 대비 비표시영역(NA) 상에 위치하는 제1전원라인(EVDD) 부분이 면전극 형상으로 넓게 형성된다. 다른 실시예와 같이, 비표시영역(NA) 상에 위치하는 제1전원라인(EVDD) 부분이 면전극 형상으로 넓게 형성될 경우 쇼트 유무를 검출할 수 있는 면적을 넓히게 되므로 검출 능력 향상에 이점을 줄 수 있다.
도 23은 또 다른 실시예에 따라 도 12의 PP영역을 나타낸 확대도이고, 도 24는 도 23의 C1-C2의 단면 예시도이다.
도 23 및 도 24에 도시된 바와 같이, 제1전원라인(EVDD)은 제1기판(150a) 상에 위치한다. 제1전원라인(EVDD)은 광차단층(LS)과 동일하게 제1기판(150a) 상에 위치하며, 광차단층(LS)과 동일한 재료를 기반으로 형성된다. 제1전원라인(EVDD)은 면전극 형상을 가짐과 더불어 제1기판(150a)의 표면을 노출하는 홈(H)을 갖고 표시영역(AA) 내에 위치하는 부분만 다수로 분리된다. 즉, 제1전원라인(EVDD) 중 비표시영역(NA) 상에 위치하는 부분만 홈(H)을 갖는 면전극 형상으로 형성된다. 제1전원라인(EVDD)의 홈(H)은 쇼트 검출용 센싱라인(BVREF)이 배치된 제1방향(도면 상의 수직 방향)을 따라 일정 간격 이격하도록 다수 배치된다. 즉, 제1전원라인(EVDD) 중 비표시영역(NA) 상에 위치하는 부분은 쇼트 검출용 센싱라인(BVREF)에 대응하여 배치된 다수의 홈(H)을 갖는다.
쇼트 검출용 센싱라인(BVREF)은 제1전원라인(EVDD)을 덮고 있는 버퍼층(BUF) 상에 위치한다. 쇼트 검출용 센싱라인(BVREF)은 게이트금속층(GAT)과 동일하게 버퍼층(BUF) 상에 위치하며, 게이트금속층(GAT)과 동일한 재료를 기반으로 형성된다. 쇼트 검출용 센싱라인(BVREF)은 다수로 분리된다. 쇼트 검출용 센싱라인(BVREF)은 표시영역(AA)로부터 연장되어 비표시영역(NA)까지 배선된 부분이다. 따라서, 쇼트 검출용 센싱라인(BVREF)은 명칭의 구분을 위해 쇼트 검출용이라는 표현을 더했을 뿐, 실질적으로는 표시영역(AA) 내의 서브 픽셀들과 연결된 상태이고 또한 그 기능과 역할 모두 센싱라인과 동일하다.
이상 또 다른 실시예에 따라 마련된 쇼트 검출용 구조물(SDP)는 실시예나 다른 실시예 대비 비표시영역(NA) 상에 위치하는 제1전원라인(EVDD) 부분이 다수의 홈(H)을 가지며 면전극 형상으로 넓게 형성된다. 또 다른 실시예와 같이, 비표시영역(NA) 상에 위치하는 제1전원라인(EVDD) 부분이 다수의 홈(H)을 가지며 면전극 형상으로 넓게 형성될 경우 쇼트 유무를 검출할 수 있는 면적을 넓히게 되므로 검출 능력 향상에 이점을 줄 수 있다. 게다가, 다수의 홈(H)에 의해 제1전원라인(EVDD)과 쇼트 검출용 센싱라인(BVREF) 간의 중첩 면적을 낮출 수 있어 이들 사이에 기생 커패시터의 발생 가능성 그리고 그에 따라 파생될 수 있는 문제(센싱 편차 등)를 방지할 수 있다.
한편, 위의 설명에서는 실시예들을 구분하여 설명하였지만, 표시 패널의 특성, 센싱전압, 센싱 방식, 쇼트 발생 가능성이 높은 지점 등의 요건을 고려하여 이들 중 하나 또는 그 이상을 부분적으로 또는 전체적으로 적용할 수 있다.
이상 본 발명은 표시패널을 구성하는 구조물들 간에 발생할 수 있는 쇼트(Short)나 번트(Burnt) 등의 불량을 검출한 후 장치의 구동을 제한하여 장치의 손상이나 파손의 전파를 방지하고 더 나아가 화재 발생 가능성을 미리 차단할 수 있는 효과가 있다. 또한, 본 발명은 표시 패널의 쇼트나 번트 등의 불량을 검출하여 표시 패널과 관계하는 장치는 물론 내부 또는 외부에 형성된 구성물의 손상(편광판, 커버기판 등이 고열에 의해 녹는 현상 등) 등을 방지할 수 있음은 물론이고 이로부터 파생될 수 있는 안전사고 등의 위험을 방지할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 스캔 구동부 140: 데이터 구동부
180: 전원 공급부 150: 표시 패널
190: 쇼트 검출부 SDP: 쇼트 검출용 구조물

Claims (12)

  1. 영상을 표시하는 표시 패널;
    상기 표시 패널의 제1전원라인, 제2전원라인 및 상기 제1전원라인과 상기 제2전원라인 사이에 배치된 쇼트 검출용 라인을 포함하는 쇼트 검출용 구조물; 및
    상기 쇼트 검출용 라인을 센싱하고 센싱값을 기반으로 상기 표시 패널의 쇼트 발생 유무를 판단하는 쇼트 검출부를 포함하고,
    상기 제1전원라인은 상기 표시 패널을 구성하는 제1기판 상에 위치하고, 상기 쇼트 검출용 라인은 상기 제1전원라인 상의 버퍼층 상에 위치하고, 상기 제2전원라인은 상기 쇼트 검출용 라인 상의 절연층 상에 위치하는 발광표시장치.
  2. 제1항에 있어서,
    상기 쇼트 검출용 구조물은
    상기 표시 패널에서 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역 중 적어도 하나에 위치하는 발광표시장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 쇼트 검출용 라인은
    상기 표시 패널의 표시영역 내에 위치하는 서브 픽셀에 연결된 센싱라인에 연결되고 상기 표시 패널의 비표시영역까지 연장되어 배치되는 발광표시장치.
  5. 제4항에 있어서,
    상기 표시 패널의 비표시영역 상의 제1전원라인은
    면전극 형상을 갖는 부분과 일정 간격을 두고 다수로 분리된 부분을 갖는 발광표시장치.
  6. 제4항에 있어서,
    상기 표시 패널의 비표시영역 상의 제1전원라인은
    면전극 형상을 갖는 발광표시장치.
  7. 제4항에 있어서,
    상기 표시 패널의 비표시영역 상의 제1전원라인은
    면전극 형상을 가짐과 더불어 상기 제1기판의 표면을 노출하는 홈을 갖는 발광표시장치.
  8. 제7항에 있어서,
    상기 제1전원라인의 홈은
    상기 쇼트 검출용 라인이 배치된 제1방향을 따라 일정 간격 이격하도록 다수 배치된 발광표시장치.
  9. 제1항에 있어서,
    상기 쇼트 검출부는
    상기 쇼트 검출용 라인을 센싱한 센싱값이 기준값보다 높게 검출되면 상기 제1전원라인과 상기 쇼트 검출용 라인 간의 쇼트로 판단하고, 상기 기준값보다 낮게 검출되면 상기 제1전원라인, 상기 쇼트 검출용 라인 및 상기 제2전원라인 중 둘 이상 간의 쇼트로 판단하는 발광표시장치.
  10. 표시 패널의 제1전원라인, 제2전원라인 및 상기 제1전원라인과 상기 제2전원라인 사이에 배치된 쇼트 검출용 라인을 포함하는 쇼트 검출용 구조물 그리고 상기 쇼트 검출용 라인을 센싱하고 센싱값을 기반으로 상기 표시 패널의 쇼트 발생 유무를 판단하는 쇼트 검출부를 포함하는 발광표시장치의 구동방법에 있어서,
    상기 제1전원라인은 상기 표시 패널을 구성하는 제1기판 상에 위치하고, 상기 쇼트 검출용 라인은 상기 제1전원라인 상의 버퍼층 상에 위치하고, 상기 제2전원라인은 상기 쇼트 검출용 라인 상의 절연층 상에 위치하고,
    상기 구동방법은:
    상기 쇼트 검출용 라인에 쇼트 검출용 전압을 인가하는 단계;
    상기 쇼트 검출용 라인을 센싱하여 센싱값을 검출하는 단계; 및
    상기 센싱값을 기반으로 상기 표시 패널의 쇼트 발생 유무를 판단하는 단계를 포함하는 발광표시장치의 구동방법.
  11. 제10항에 있어서,
    상기 표시 패널의 쇼트 발생 유무를 판단하는 단계는
    상기 센싱값이 기준값보다 높게 검출되면 상기 제1전원라인과 상기 쇼트 검출용 라인 간의 쇼트로 판단하고, 상기 기준값보다 낮게 검출되면 상기 제1전원라인, 상기 쇼트 검출용 라인 및 상기 제2전원라인 중 둘 이상 간의 쇼트로 판단하는 발광표시장치의 구동방법.
  12. 제10항에 있어서,
    상기 표시 패널의 쇼트 발생 유무를 판단하는 단계는
    상기 표시 패널의 쇼트 발생 시, 상기 표시 패널에 전원을 공급하는 전원 공급부의 동작을 제한하고, 상기 표시 패널에 데이터전압을 공급하는 데이터 구동부의 동작을 제한하고, 상기 데이터 구동부를 제어하는 타이밍 제어부의 동작을 제한하는 단계를 포함하는 발광표시장치의 구동방법.
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