KR102618594B1 - 표시장치 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 기판, 트랜지스터부, 하부전극, 발광층 및 상부전극을 포함하는 표시장치를 제공한다. 트랜지스터부는 기판 상에 위치한다. 하부전극은 트랜지스터부의 최상위 층에 위치하는 절연층 상에 위치하고 다른 영역대비 전극의 폭이 좁은 병목영역을 갖는다. 발광층은 하부전극 상에 위치한다. 상부전극은 발광층 상에 위치한다. 절연층은 병목영역에 위치하며 하부로 함몰된 홈패턴을 갖는다.

Description

표시장치 및 이의 제조방법{Display Device and Manufacturing Method of the same}
본 발명은 표시장치 및 이의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는 얇고 가벼우며 대면적이 가능한 표시장치로 급속히 변화해 왔다.
표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치에는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다. 표시패널은 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀을 통해 빛이 출사됨으로써 영상을 표시할 수 있게 된다.
표시패널은 영상 표시를 하기 위해 동작하는 소자는 물론 이들에 전원 및 신호를 전달하는 전원라인 및 신호라인 등이 형성된 기판을 포함한다.
표시패널을 제작하는 공정은 증착 공정과 리페어 공정 등을 포함한다. 증착 공정은 기판 상에 도전층, 금속층 및 절연층 등을 증착하여 소자(전극 포함), 전원라인 및 신호라인 등의 구조물을 형성하는 공정이다. 리페어 공정은 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브 픽셀을 암점화하는 공정이다. 그런데 종래에 제안된 방식은 표시패널의 생산 수율을 향상하고 제조 비용을 절감하면서 공정 택트 타임(Tact time)을 향상하기 위한 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시패널의 생산 수율을 향상하고 제조 비용을 절감하면서 공정 택트 타임(Tact time)을 향상하는 것이다. 또한, 본 발명은 암점화를 위한 리페어 공정의 성공률을 향상하면서 장치의 신뢰성을 확보하는 것이다.
상술한 과제 해결 수단으로 본 발명은 기판, 트랜지스터부, 하부전극, 발광층 및 상부전극을 포함하는 표시장치를 제공한다. 트랜지스터부는 기판 상에 위치한다. 하부전극은 트랜지스터부의 최상위 층에 위치하는 절연층 상에 위치하고 다른 영역대비 전극의 폭이 좁은 병목영역을 갖는다. 발광층은 하부전극 상에 위치한다. 상부전극은 발광층 상에 위치한다. 절연층은 병목영역에 위치하며 하부로 함몰된 홈패턴을 갖는다.
다른 측면에서 본 발명은 절연층 및 하부전극을 갖는 표시장치를 제공한다. 절연층은 기판 상에 위치한다. 하부전극은 절연층 상에 위치하고 다른 영역대비 전극의 폭이 좁은 병목영역을 갖는다. 절연층은 병목영역에 위치하며 하부로 함몰된 홈패턴을 갖는다.
홈패턴의 폭은 병목영역의 폭에 대응되거나 더 넓을 수 있다.
병목영역은 빛이 출사되는 발광영역과 빛이 출사되지 않는 회로영역 사이에 위치할 수 있다.
하부전극은 홈패턴에 대응하여 다른 영역 대비 함몰된 부분을 가질 수 있다.
또 다른 측면에서 본 발명은 표시장치의 제조방법을 제공한다. 표시장치의 제조방법은 기판의 일면에 절연층을 형성하는 단계, 절연층 상에 하부로 함몰된 홈패턴을 형성하는 단계, 및 절연층 상에 다른 영역대비 전극의 폭이 좁은 병목영역을 갖는 하부전극을 형성하는 단계를 포함한다. 홈패턴은 병목영역에 대응한다.
기판의 타면에 레이저를 위치시키고, 병목영역 및 홈패턴이 위치하는 영역에 레이저를 조사하고, 빛이 출사되는 발광영역의 하부전극과 빛이 출사되지 않는 회로영역의 하부전극으로 하부전극을 분리하는 단계를 포함할 수 있다.
홈패턴의 폭은 병목영역의 폭에 대응되거나 더 넓을 수 있다.
본 발명은 암점화를 위한 리페어 공정 시 표시패널의 생산 수율을 향상하고 제조 비용을 절감하면서 공정 택트 타임(Tact time)을 향상할 수 있는 효과가 있다. 또한, 본 발명은 암점화를 위한 리페어 공정 시 잔막의 발생을 저지하여 리페어 성공률을 향상하면서 장치의 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 본 발명의 실시예에 따른 서브 픽셀의 회로 구성 예시도.
도 4는 본 발명의 실시예에 따른 표시 패널의 단면 예시도.
도 5는 본 발명의 실시예에 따른 서브 픽셀을 간략히 나타낸 평면 예시도.
도 6은 도 5의 서브 픽셀의 일부를 더욱 자세히 나타낸 평면 예시도.
도 7 내지 도 11은 실험예에 따른 서브 픽셀의 구조와 실험예에 따른 리페어 공정을 설명하기 위한 도면들.
도 12 내지 도 16은 제1실시예에 따른 서브 픽셀의 구조와 제1실시예에 따른 리페어 공정을 설명하기 위한 도면들.
도 17은 본 발명의 제2실시예에 따른 리페어 공정에 적용된 홈패턴을 나타낸 평면도.
도 18은 본 발명의 제3실시예에 따른 리페어 공정에 적용된 홈패턴을 나타낸 평면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 구현된다. 표시장치의 표시패널은 액정표시패널, 유기발광표시패널, 전기영동표시패널, 플라즈마표시패널 등이 선택될 수 있으나 이에 한정되지 않는다.
그러나 이하에서는 설명의 편의를 위해 유기발광표시패널을 기반으로 하는 유기전계발광표시장치를 일례로 설명한다. 그리고 표시패널은 산화물 트랜지스터(Oxide TFT)를 기반으로 구현된 것을 일례로 설명한다. 산화물 트랜지스터(Oxide TFT)는 반도체층의 일부를 도체화(Metalization)하는 공정을 통해 일부는 도체로 사용하고 다른 일부는 반도체로 사용한다.
아울러, 이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 본 발명의 실시예에 따른 서브 픽셀의 회로 구성 예시도이고, 도 4는 본 발명의 실시예에 따른 표시 패널의 단면 예시도이며, 도 5는 본 발명의 실시예에 따른 서브 픽셀을 간략히 나타낸 평면 예시도이고, 도 6은 도 5의 서브 픽셀의 일부를 더욱 자세히 나타낸 평면 예시도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스라인과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 제1기판(150a)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기 발광다이오드가 형성되고, 회로영역(DRA)에는 스위칭 및 구동 트랜지스터를 포함하는 박막 트랜지스터가 형성된다.
발광영역(EMA)과 회로영역(DRA)에 형성된 소자들은 다수의, 도전층, 금속층 및 절연층을 증착하는 공정 등에 의해 형성된다. 발광영역(EMA)은 유기 발광다이오드로부터 생성된 빛이 출사되는 영역으로 정의되고, 회로영역(DRA)은 빛이 출사되지 않는 영역으로 정의될 수 있다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기 발광다이오드가 빛을 발광하게 된다. 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4) 사이에 위치하는 "WA"는 전원라인이나 데이터 라인이 배치되는 배선영역이다.
제1서브 픽셀(SPn1)의 좌측에는 제1전원라인(EVDD)이 위치할 수 있고, 제2서브 픽셀(SPn2)의 우측에는 센싱라인(VREF)이 위치할 수 있고, 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 제1 및 제2데이터라인(DL1, DL2)이 위치할 수 있다.
제3서브 픽셀(SPn3)의 좌측에는 센싱라인(VREF)이 위치할 수 있고, 제4서브 픽셀(SPn4)의 우측에는 제1전원라인(EVDD)이 위치할 수 있고, 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn4) 사이에는 제3 및 제4데이터라인(DL3, DL4)이 위치할 수 있다.
제1서브 픽셀(SPn1)은 좌측에 위치하는 제1전원라인(EVDD), 자신의 우측에 위치하는 제1데이터라인(DL1) 및 제2서브 픽셀(SPn2)의 우측에 위치하는 센싱라인(VREF)에 전기적으로 연결될 수 있다. 제2서브 픽셀(SPn2)은 제1서브 픽셀(SPn1)의 좌측에 위치하는 제1전원라인(EVDD), 자신의 좌측에 위치하는 제2데이터라인(DL2) 및 자신의 우측에 위치하는 센싱라인(VREF)에 전기적으로 연결될 수 있다.
제3서브 픽셀(SPn3)은 좌측에 위치하는 센싱라인(VREF), 자신의 우측에 위치하는 제3데이터라인(DL3) 및 제4서브 픽셀(SPn4)의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다. 제4서브 픽셀(SPn4)은 제3서브 픽셀(SPn3)의 좌측에 위치하는 센싱라인(VREF), 자신의 좌측에 위치하는 제4데이터라인(DL4) 및 자신의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 위치하는 센싱라인(VREF)에 공유(또는 공통) 접속될 수 있으나 이에 한정되지 않는다. 또한, 스캔라인(GL1)은 한 개의 라인만 배치된 것을 일례로 하였으나 이에 한정되지 않는다.
이 밖에, 제1전원라인(EVDD), 센싱라인(VREF)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 콘택홀은 하부에 위치하는 전극, 신호라인 또는 전원라인 등을 포함하는 구조물의 일부를 노출하도록 건식 또는 습식 식각 공정 등에 의해 형성된다.
한편, 표시패널은 대화면 및 고해상도로 구현되고 있다. 이에 따라, 표시패널을 구성하는 기판 상에 형성되는 도전층, 금속층 및 절연층의 층수 또한 증가하고 있다. 그리고 기판을 설계하기 위한 레이아웃의 복잡도 증가와 이물질에 의한 특정 층의 뜯김 등으로 인하여 다른 층에 위치하는 금속층들(또는 도전층과 금속층) 간에 예기치 않은 쇼트 불량 발생 가능성 또한 증가하고 있다.
이러한 문제를 개선하기 위해, 기판 상에 형성된 구조물의 불량을 복구하거나 불량이 존재하는 서브 픽셀을 암점화하는 리페어 공정이 사용된다.
도 5 및 도 6에 도시된 바와 같이, 제1서브 픽셀(SPn1)은 적색 서브 픽셀(R), 제2서브 픽셀(SPn2)은 백색 서브 픽셀(W), 제3서브 픽셀(SPn3)은 청색 서브 픽셀(B) 및 제4서브 픽셀(SPn4)은 녹색 서브 픽셀(G)로 정의될 수 있다.
적색 서브 픽셀(R), 백색 서브 픽셀(W), 청색 서브 픽셀(B) 및 녹색 서브 픽셀(G)의 회로영역(DRA)과 발광영역(EMA) 사이에는 병목영역(NECK)이 존재한다. 병목영역(NECK)은 회로영역(DRA)으로부터 발생된 구동전류를 발광영역(EMA)의 유기 발광다이오드에 전달하는 하부전극으로 정의될 수 있다. 유기 발광다이오드의 하부전극은 애노드전극 또는 캐소드전극으로 선택될 수 있으나 이하의 설명에서는 애노드전극으로 선택된 것을 일례로 설명한다.
애노드전극은 증착 공정 시 발생한 이물질이나 이웃하는 층의 뜯김 등으로 인하여 상부에 위치하는 캐소드전극과 쇼트 불량을 일으킬 수 있다. 애노드전극과 캐소드전극 간에 쇼트가 발생한 서브 픽셀은 정상적인 사용이 불가하다. 때문에, 해당 서브 픽셀은 리페어 공정을 통해 암점화된다.
그런데 종래에 제안된 암점화를 위한 리페어 방식은 표시패널의 생산 수율을 향상하고 제조 비용을 절감하면서 공정 택트 타임(Tact time)을 향상하기 위한 개선이 요구된다.
이하에서는 종래 기술을 개선하기 위한 실험예에 따른 리페어 공정과 실험예에 따른 리페어 공정을 개선할 수 있는 실시예들을 설명한다. 그러나 이하에서 설명되는 실험예 및 실시예들은 본 발명에 한정되지 않는다.
<실험예>
도 7 내지 도 11은 실험예에 따른 서브 픽셀의 구조와 실험예에 따른 리페어 공정을 설명하기 위한 도면들이다.
도 7에 도시된 바와 같이, 애노드전극(E1)은 서브 픽셀의 회로영역(DRA)과 발광영역(EMA)에 존재한다. 애노드전극(E1)은 회로영역(DRA)과 발광영역(EMA) 사이에 위치하는 병목영역(NECK)을 갖는다. 병목영역(NECK)은 회로영역(DRA)과 발광영역(EMA)보다 좁은 폭을 갖는다.
도 8 및 도 9에 도시된 바와 같이, 기판(SUB) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 광차단층(LSM)이 형성된다. 광차단층(LSM)은 발광영역(EMA)으로부터 생성된 빛의 출사에 방해되지 않도록 패턴된다. 광차단층(LSM)은 수직선상에서 보았을 때 발광영역(EMA)과 비중첩하도록 형성된다. 광차단층(LSM)은 도 9의 EVDDC와 같이 이 구간을 지나는 제1전원라인(EVDD)의 연결전극으로 사용된다.
광차단층(LSM) 상에는 반도체층, 게이트 금속층, 소오스 드레인 금속층을 포함하는 구조물로 이루어진 박막 트랜지스터부(TFTA)가 형성된다. 박막 트랜지스터부(TFTA)는 하나 이상의 박막 트랜지스터 및 커패시터 등을 포함한다. 박막 트랜지스터 및 커패시터 등은 재료 및 제조방식 등에 따라 다양한 구조를 가질 수 있는바 이를 간략히 블록 처리 한 것이다.
박막 트랜지스터부(TFTA) 상에는 애노드전극(E1), 발광층(EML) 및 캐소드전극(E2)으로 이루어진 유기 발광다이오드(E1, EML, E2)가 형성된다. 유기 발광다이오드(E1, EML, E2)로부터 생성된 빛이 출사되는 영역을 정의하는 발광영역(EMA)은 애노드전극(E1) 상에 형성된 뱅크층(BNK)에 의해 정의된다.
도 8 및 도 10에 도시된 바와 같이, 기판(SUB) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 층간절연층(ILD)이 형성된다. 층간절연층(ILD) 상에는 보호층(PAS)이 형성된다. 보호층(PAS) 상에는 표면을 평탄하게 하는 절연 재료로 이루어진 평탄화층(OC)(또는 오버코트층)이 형성된다. 평탄화층(OC) 상에는 병목영역(NECK)을 갖는 애노드전극(E1)이 형성된다. 애노드전극(E1) 상에는 뱅크층(BNK)이 형성된다. 한편, 병목영역(NECK)에 위치하는 절연층의 구조는 도 10에 한정되지 않는다.
도 7 내지 도 11에 도시된 바와 같이, 실험예에 따른 서브 픽셀은 애노드전극(E1)에 병목영역(NECK)이 있다. 때문에, 표시 패널의 특정 서브 픽셀을 암점화해야 할 경우, 기판(SUB)의 하부(타면)를 통해 레이저(LSR)를 조사하여 애노드전극(E1)의 병목영역(NECK)을 잘라 회로영역(DRA)과 발광영역(EMA)을 전기적으로 분리하는 리페어 공정을 수행할 수 있다.
실험예에서는 다음과 같은 순서로 암점화를 위한 리페어 공정을 실시하는데 이에 대한 이해를 돕기위해 도 3을 추가 참조한다.
먼저, 애노드전극(E1)의 병목영역(NECK)을 절단한다. (절단되는 병목영역의 부분은 도 3의 ①이 해당할 수 있으나 이에 한정되지 않는다.)
다음, 센싱라인(VREF)의 연결전극 역할을 하는 광차단층을 절단한 후 암점화가 정상적으로 이루어졌는지를 확인한다. (절단되는 광차단층의 부분은 도 3의 ②가 해당할 수 있으나 이에 한정되지 않는다.)
다음, 암점화가 정상적으로 이루진 것으로 확인되면 애노드전극(E1)과 캐소드전극(E2)을 쇼트 시킨다. (두 전극을 쇼트시키는 부분은 도 3의 ③에 해당할 수 있으나 이에 한정되지 않는다.)
다음, 제1a스캔라인(GL1a)에 연결된 스위칭 트랜지스터(SW)의 게이트전극 부분을 절단한다. (절단되는 게이트전극의 부분은 도 3의 ④에 해당할 수 있으나 이에 한정되지 않는다.)
한편, 실험예에서는 애노드전극(E1)에만 병목영역(NECK)을 형성한 것을 일례로 하였다. 하지만, 병목영역(NECK)은 레이저 절단이 필요한 부분에 모두 배치할 수 있다.
실험예는 레이저 절단이 필요한 부분을 다른 부분 대비 좁은 폭을 갖도록 하는 병목영역(NECK)을 형성한 결과 리페어 공정을 용이하게 진행할 수 있었다.
그런데 실험예와 같은 구조를 적용하였음에도, 애노드전극(E1)의 병목영역(NECK)을 절단하기 위한 공정을 실시하였을 때 리페어 공정의 실패 확률이 존재하는 것으로 나타났다.
실험예를 연구한 결과, 리페어 공정의 실패는 레이저(LSR)가 조사되는 부분으로부터 절단 대상이 되는 애노드전극(E1)까지의 거리 차 문제가 작용하는 것으로 나타났다. 레이저(LSR)가 조사되는 부분으로부터 애노드전극(E1)까지 거리가 먼 경우, 애노드전극(E1)은 레이저(LSR) 조사 후에도 완전히 제거되지 않고 일부가 잔막으로 남게 된다.
그러므로 실험예는 레이저 절단이 필요한 부분을 다른 부분 대비 좁은 폭을 갖도록 하는 병목영역(NECK)을 형성하고, 이 영역을 절단함으로써 리페어 공정을 용이하게 진행할 수 있었지만 잔막에 의한 문제 발생의 가능성이 존재한다.
<제1실시예>
도 12 내지 도 16은 제1실시예에 따른 서브 픽셀의 구조와 제1실시예에 따른 리페어 공정을 설명하기 위한 도면들이다.
도 12에 도시된 바와 같이, 애노드전극(E1)은 서브 픽셀의 회로영역(DRA)과 발광영역(EMA)에 존재한다. 애노드전극(E1)은 회로영역(DRA)과 발광영역(EMA) 사이에 위치하는 병목영역(NECK)을 갖는다. 병목영역(NECK)은 회로영역(DRA)과 발광영역(EMA)보다 좁은 폭을 갖는다.
도 12 및 도 13에 도시된 바와 같이, 기판(SUB) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 광차단층(LSM)이 형성된다. 광차단층(LSM)은 발광영역(EMA)으로부터 생성된 빛의 출사에 방해되지 않도록 패턴된다. 광차단층(LSM)은 수직선상에서 보았을 때 발광영역(EMA)과 비중첩하도록 형성된다. 광차단층(LSM)은 도 9의 EVDDC와 같이 이 구간을 지나는 제1전원라인(EVDD)의 연결전극으로 사용될 수 있다.
광차단층(LSM) 상에는 반도체층, 게이트 금속층, 소오스 드레인 금속층을 포함하는 구조물로 이루어진 박막 트랜지스터부(TFTA)가 형성된다. 박막 트랜지스터부(TFTA)는 하나 이상의 박막 트랜지스터 및 커패시터 등을 포함한다. 박막 트랜지스터 및 커패시터 등은 재료 및 제조방식 등에 따라 다양한 구조를 가질 수 있는바 이를 간략히 블록 처리 한 것이다.
박막 트랜지스터부(TFTA) 상에는 애노드전극(E1), 발광층(EML) 및 캐소드전극(E2)으로 이루어진 유기 발광다이오드(E1, EML, E2)가 형성된다. 유기 발광다이오드(E1, EML, E2)로부터 생성된 빛이 출사되는 영역을 정의하는 발광영역(EMA)은 애노드전극(E1) 상에 형성된 뱅크층(BNK)에 의해 정의된다.
도 12 및 도 14에 도시된 바와 같이, 기판(SUB) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 층간절연층(ILD)이 형성된다. 층간절연층(ILD) 상에는 보호층(PAS)이 형성된다. 보호층(PAS) 상에는 표면을 평탄하게 하는 절연 재료로 이루어진 평탄화층(OC)(또는 오버코트층)이 형성된다. 평탄화층(OC) 상에는 병목영역(NECK)을 갖는 애노드전극(E1)이 형성된다. 애노드전극(E1) 상에는 뱅크층(BNK)이 형성된다. 한편, 병목영역(NECK)에 위치하는 절연층의 구조는 도 14에 한정되지 않는다.
한편, 제1실시예는 층간절연층(ILD) 상에 위치하는 평탄화층(OC)에 홈패턴(HA)을 형성한다. 평탄화층(OC)은 층간절연층(ILD)의 표면이 드러나도록 패터닝 하거나 평탄화층(OC)이 거의 남지 않을 정도로 제거하여 홈패턴(HA)을 형성할 수 있다. 이때, 층간절연층(ILD)의 표면이 드러나도록 패터닝할 수록 이후에서 시행되는 리페어 공정에 용이하다.
층간절연층(ILD) 상에 위치하는 평탄화층(OC)은 유기 절연 재료로 선택된다. 평탄화층(OC)에 홈패턴(HA)을 형성하는 방법은 하프톤 마스크를 이용하여 다른 영역 대비 하부로 함몰시킨다. 그러나 평탄화층(OC)에 홈패턴(HA)을 형성하는 방법은 이에 한정되지 않는다.
홈패턴(HA)은 도 13과 도 14의 비교를 통해 알 수 있듯이, 병목영역(NECK)에 대응하여 위치한다. 도 12를 통해 알 수 있듯이, 병목영역(NECK)은 수직방향으로 길게 배치된다. 홈패턴(HA)은 병목영역(NECK)의 수직방향을 가로지르는 수평방향으로 길게 배치된다. 홈패턴(HA)은 수직방향보다 수평방향의 길이가 더 길다. 홈패턴(HA)은 병목영역(NECK)의 폭보다 더 넓게 형성된다. 즉, 홈패턴(HA)은 수평방향의 길이가 수직방향보다 더 긴 직사각형 형태를 가질 수 있다.
도 8 내지 도 16에 도시된 바와 같이, 제1실시예에 따른 서브 픽셀은 애노드전극(E1)에 병목영역(NECK)이 있다. 때문에, 표시 패널의 특정 서브 픽셀을 암점화해야 할 경우, 기판(SUB)의 하부(타면)를 통해 레이저(LSR)를 조사하여 애노드전극(E1)의 병목영역(NECK)을 잘라 회로영역(DRA)과 발광영역(EMA)을 전기적으로 분리하는 리페어 공정을 수행할 수 있다.
제1실시예 또한 실험예와 동일하게 다음과 같은 순서로 암점화를 위한 리페어 공정을 실시하는데 이에 대한 이해를 돕기위해 도 3을 추가 참조한다.
먼저, 애노드전극(E1)의 병목영역(NECK)을 절단한다. (절단되는 병목영역의 부분은 도 3의 ①이 해당할 수 있으나 이에 한정되지 않는다.)
다음, 센싱라인(VREF)의 연결전극 역할을 하는 광차단층을 절단한 후 암점화가 정상적으로 이루어졌는지를 확인한다. (절단되는 광차단층의 부분은 도 3의 ②가 해당할 수 있으나 이에 한정되지 않는다.)
다음, 암점화가 정상적으로 이루진 것으로 확인되면 애노드전극(E1)과 캐소드전극(E2)을 쇼트 시킨다. (두 전극을 쇼트시키는 부분은 도 3의 ③에 해당할 수 있으나 이에 한정되지 않는다.)
다음, 제1a스캔라인(GL1a)에 연결된 스위칭 트랜지스터(SW)의 게이트전극 부분을 절단한다. (절단되는 게이트전극의 부분은 도 3의 ④에 해당할 수 있으나 이에 한정되지 않는다.)
한편, 제1실시예에서는 애노드전극(E1)에만 병목영역(NECK)과 홈패턴(HA)을 형성한 것을 일례로 하였다. 하지만, 병목영역(NECK)과 홈패턴(HA)은 레이저 절단이 필요한 부분에 모두 배치할 수 있다.
도 16을 통해 알 수 있듯이, 애노드전극(E1) 중 병목영역(NECK)에 위치하는 전극은 홈패턴(HA)이 형성됨에 따라 다른 전극들 대비 낮은 위치에 존재하게 된다. 즉, 애노드전극(E1)의 병목영역(NECK)은 홈패턴(HA)에 대응하여 함몰된 부분에 형성된다. 그리고 애노드전극(E1)은 물론 발광층(EML) 및 캐소드전극(E2) 또한 병목영역(NECK)에 위치하는 홈패턴(HA)에 대응하여 다른 영역 대비 함몰된 부분을 갖는다.
제1실시예는 레이저 절단이 필요한 부분을 다른 부분 대비 좁은 폭을 갖도록 하는 병목영역(NECK)과 더불어 병목영역(NECK)이 기판(SUB)과 가깝게 위치하도록 해당 영역을 함몰시키는 홈패턴(HA)을 형성한 결과 리페어 공정을 더욱 용이하게 진행할 수 있었다.
제1실시예와 같은 구조는 애노드전극(E1)의 병목영역(NECK)을 절단하기 위한 공정을 실시하였을 때 애노드전극(E1)의 잔막 없이 분리되어 리페어 공정의 실패 확률이 거의 존재하지 않는 것으로 나타났다.
제1실시예가 실험예 대비 리페어 공정의 실패 확률을 획기적으로 낮출 수 있었던 이유는 실험예에서 얻은 교훈과 이를 해결하기 위한 연구 결과가 지속되었기 때문이다.
실험예에서 설명한 바와 같이, 리페어 공정의 실패는 레이저(LSR)가 조사되는 부분으로부터 절단 대상이 되는 애노드전극(E1)까지의 거리 차 문제가 작용한다. 레이저(LSR)가 조사되는 부분으로부터 애노드전극(E1)까지 거리가 먼 경우, 애노드전극(E1)은 레이저(LSR) 조사 후에도 완전히 제거되지 않고 잔막으로 남게 된다. 이를 해결하기 위해, 실험예에서는 레이저(LSR)의 파워를 올리거나 조사시간을 증가시켜보았으나, 애노드전극(E1)은 물론 그 상부와 주변에 존재하는 구조물까지 용해되는 것으로 나타났다.
하지만, 제1실시예와 같이 병목영역(NECK)에 홈패턴(HA)을 형성하면 레이저(LSR)가 조사되는 부분으로부터 애노드전극(E1)까지 거리차를 좁힐 수 있게 된다. 실험예와 제1실시예를 놓고 레이저(LSR)의 조사 조건을 동일하게 하고 리페어 공정을 실시한 결과, 실험예는 애노드전극(E1)의 잔막이 남았지만 제1실시예는 도 16과 같이 애노드전극(E1)의 잔막이 거의 남지 않지 않고 분리되었다.
그 결과, 제1실시예는 병목영역(NECK)의 애노드전극(E1)으로부터 파생된 잔막이 거의 존재하지 않으므로 실험예 대비 리페어 공정의 성공 확률을 높일 수 있었다.
한편, 병목영역(NECK)에 대응하여 위치하는 홈패턴(HA)은 이하의 실시예들과 같이 변형될 수도 있다.
도 17은 본 발명의 제2실시예에 따른 리페어 공정에 적용된 홈패턴을 나타낸 평면도이고, 도 18은 본 발명의 제3실시예에 따른 리페어 공정에 적용된 홈패턴을 나타낸 평면도이다.
도 17에 도시된 바와 같이, 홈패턴(HA)은 병목영역(NECK)에 대응하여 위치한다. 병목영역(NECK)은 수직방향으로 길게 배치된다. 홈패턴(HA)은 병목영역(NECK)의 수직방향의 길이보다 짧고 수평방향의 길이에 대응하도록 배치된다. 홈패턴(HA)을 이와 같이 형성하는 이유는 병목영역(NECK)과 인접하여 다른 전극이나 신호라인이 존재할 수 있기 때문에 이를 고려한 것이다.
도 18에 도시된 바와 같이, 홈패턴(HA)은 병목영역(NECK)에 대응하여 위치한다. 병목영역(NECK)은 수직방향으로 길게 배치된다. 홈패턴(HA)은 병목영역(NECK)의 수직방향 및 수평방향의 길이에 대응하도록 배치된다. 홈패턴(HA)을 이와 같이 형성하는 이유는 레이저가 조사되는 영역에 함몰시키는 영역을 맞추는 설계를 할 수 있기 때문에 이를 고려한 것이다.
앞서 설명한 바와 같이, 병목영역(NECK)에 대응하여 위치하는 홈패턴(HA)은 암점화를 위한 리페어 공정 시 이점을 줄 수 있다. 하지만, 홈패턴(HA)이 차지하는 영역이 너무 넓거나 길 경우 전극의 표면 평탄도 및 균일도의 저하를 초래할 수 있으므로 이를 고려하여 설계하는 것이 바람직하다. 그리고 홈패턴(HA)의 형상은 직사각형, 정사각형, 원형, 타원형 등 병목영역(NECK)의 위치적 제약사항이나 형상에 대응하여 다양한 형태를 가질 수 있다.
이상 본 발명은 암점화를 위한 리페어 공정 시 표시패널의 생산 수율을 향상하고 제조 비용을 절감하면서 공정 택트 타임(Tact time)을 향상할 수 있는 효과가 있다. 또한, 본 발명은 암점화를 위한 리페어 공정 시 잔막의 발생을 저지하여 리페어 성공률을 향상하면서 장치의 신뢰성을 확보할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 INS: 절연층
HA: 홈패턴 E1: 애노드전극
EML: 발광층 E2: 캐소드전극

Claims (8)

  1. 기판 상에 정의된 발광영역과 회로영역;
    상기 기판 상에 위치하는 절연층; 및
    상기 절연층 상에 위치하고 상기 발광영역과 상기 회로영역에 대응하여 위치하는 하부전극을 포함하고,
    상기 하부전극은 평면에서 보았을 때, 상기 발광영역과 상기 회로영역을 연결하는 전극의 폭이 더 좁은 병목영역을 갖고,
    상기 절연층은 상기 병목영역에 위치하며 하부로 함몰된 홈패턴을 갖는 표시장치.
  2. 제1항에 있어서,
    상기 홈패턴의 폭은
    상기 병목영역의 폭에 대응되거나 더 넓은 표시장치.
  3. 제1항에 있어서,
    상기 병목영역은
    빛이 출사되는 상기 발광영역과 빛이 출사되지 않는 상기 회로영역 사이에 위치하는 표시장치.
  4. 제1항에 있어서,
    상기 하부전극은
    상기 홈패턴에 대응하여 다른 영역 대비 함몰된 부분을 갖는 표시장치.
  5. 제1항에 있어서,
    상기 절연층은
    표면을 평탄하게 하는 절연 재료로 이루어진 평탄화층인 표시장치.
  6. 기판 상에 발광영역과 회로영역을 정의하는 단계;
    상기 기판의 일면에 절연층을 형성하는 단계;
    상기 절연층 상에 하부로 함몰된 홈패턴을 형성하는 단계; 및
    상기 절연층 상에 상기 발광영역과 상기 회로영역에 대응하여 위치하도록 하부전극을 형성하는 단계를 포함하고,
    상기 하부전극은 평면에서 보았을 때, 상기 발광영역과 상기 회로영역을 연결하는 전극의 폭이 더 좁은 병목영역을 갖고,
    상기 홈패턴은 상기 병목영역에 대응하는 표시장치의 제조방법.
  7. 제6항에 있어서,
    상기 기판의 타면에 레이저를 위치시키고,
    상기 병목영역 및 상기 홈패턴이 위치하는 영역에 레이저를 조사하고,
    빛이 출사되는 발광영역의 하부전극과 빛이 출사되지 않는 회로영역의 하부전극으로 상기 하부전극을 분리하는 단계를 포함하는 표시장치의 제조방법.
  8. 제6항에 있어서,
    상기 홈패턴의 폭은
    상기 병목영역의 폭에 대응되거나 더 넓은 표시장치의 제조방법.
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