KR20220060291A - 표시장치와 그 구동 방법 - Google Patents

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이철수
송준근
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엘지디스플레이 주식회사
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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 이 표시장치의 타이밍 콘트롤러는 픽셀들 각각의 전기적 특성을 센싱하는 센싱부, 상기 센싱부로부터의 센싱 데이터를 바탕으로 상기 픽셀들에 기입될 픽셀 데이터를 변조하는 보상부, 상기 센싱 데이터를 분석하여 센싱 오류를 검출하는 센싱 오류 처리부, 및 게이트 타이밍 제어 신호를 출력하는 게이트 제어부를 포함한다. 상기 센싱 오류 처리부는 상기 센싱 오류가 검출될 때 상기 타이밍 콘트롤러를 리셋한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 픽셀의 구동 소자로 이용되는 트랜지스터의 열화를 줄여 잔상을 줄일 수 있는 표시장치와 그 구동 방법에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압에 따라 OLED에 전류를 공급하여 OLED를 구동하는 구동소자를 포함한다. 유기 발광 표시장치의 OLED는 애노드 및 캐소드와, 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. OLED에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
유기 발광 표시장치는 입력 영상의 픽셀 데이터를 픽셀들에 기입하기 위한 표시패널 구동부를 포함한다. 표시패널 구동부에서 회로들 간의 동기가 어긋날 때 화면에 재현되는 영상이 왜곡되거나 노이즈가 보일 수 있다.
유기 발광 표시장치의 표시패널은 픽셀들에 전원을 공급하기 위한 전원 라인들이 배치된다. 이러한 전원 라인들 간에 단락(short circuit)이 발생되면 픽셀 회로에 과전류가 흐르게 된다. 전원 라인들의 단락은 제조 공정(또는 모듈 공정)시에 표시패널에 혼입된 파티클(particle), 표시패널의 크랙(crack), 표시패널의 패드부와 드라이브 IC 간의 오정렬(mis-align), 표시패널의 협소한 배선 레이 아웃과 같은 내부 구조적 요인이나 정전기와 같은 외부적 요인에 의해서 발생될 수 있다. 전원 라인들 간에 단락이 발생되면, 표시패널이 발화(burn)되고, 과전류가 지속적으로 흐르면 발화가 확산된다.
유기 발광 표시장치는 픽셀별로 구동 소자의 전기적 특성을 센싱하고, 그 센싱 결과를 바탕으로 픽셀 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차와 경시 변화를 보상할 수 있다. 그러나 센싱 데이터가 부정확하거나 망실 또는 픽셀과 센싱 데이터가 매칭되지 않으면 화면 상에서 노이즈가 보일 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 센싱 데이터의 오류로 인한 화질 저하를 방지할 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 표시장치는 표시패널, 센싱부, 타이밍 콘트롤러, 레벨 시프터, 및 게이트 구동부를 포함한다. 상기 타이밍 콘트롤러는 상기 센싱부로부터의 센싱 데이터를 바탕으로 상기 픽셀들에 기입될 픽셀 데이터를 변조하는 보상부, 상기 센싱 데이터를 분석하여 센싱 오류를 검출하는 센싱 오류 처리부, 및 게이트 타이밍 제어 신호를 출력하는 게이트 제어부를 포함한다.
상기 센싱 오류 처리부는 상기 센싱 오류가 검출될 때 상기 타이밍 콘트롤러를 리셋한다.
상기 표시장치의 구동 방법은 표시패널의 픽셀들 각각에 대하여 상기 픽셀들의 전기적 특성을 센싱하는 단계; 상기 센싱 데이터를 분석하여 센싱 오류를 검출하는 단계; 및 상기 센싱 오류가 검출될 때 상기 표시패널을 구동하는 표시패널 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 리셋하는 단계를 포함한다.
본 발명은 센싱 데이터의 오류가 검출될 때 타이밍 콘트롤러를 리셋하고, 센싱 데이터의 오류가 반복될 때 픽셀 구동 전압을 차단하여 표시패널의 화질 저하를 방지할 수 있다. 본 발명은 표시패널에서 픽셀 구동 전압이 단락될 때 픽셀 구동 전압을 차단하여 표시패널의 발화를 방지할 수 있다.
본 발명은 복수의 레벨 시프터를 이용하여 게이트 구동부를 제어할 때 센싱 데이터를 분석하여 레벨 시프터들 간의 동기 불량을 예측할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 회로에 연결된 외부 보상 회로를 보여 주는 회로도이다.
도 3은 본 발명의 실시예에 따른 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 연결을 보여 주는 도면이다.
도 4a 및 도 4b는 게이트 구동부의 시프트 레지스터를 보여주는 블록도들이다.
도 5a 및 도 5b는 단락 감지부를 상세히 보여 주는 회로도이다.
도 6은 제1 및 제2 레벨 시프터에 의해 분할 구동되는 픽셀 어레이의 일 예를 보여 주는 도면이다.
도 7 및 도 8은 본 발명의 실시예에 따른 표시장치에서 표시패널, 소스 PCB, 콘트롤 보드, 및 시스템 보드의 일 예를 보여 주는 도면들이다.
도 9는 본 발명의 실시예에 따른 타이밍 콘트롤러를 보여 주는 블록도이다.
도 10은 UHD 해상도를 갖는 표시장치에서 16 픽셀 라인씩 제1 블록들과 제2 블록들이 분할되는 예를 개략적으로 보여 주는 도면이다.
도 11은 본 발명의 일 실시예에 따른 센싱 오류 처리를 보여 주는 순서도이다.
도 12는 본 발명의 다른 실시예에 따른 센싱 오류 처리를 보여 주는 순서도이다.
도 13은 표시패널에 접착된 갭 테이프의 일 예를 보여 주는 도면이다.
도 14 및 도 15는 1 프레임 기간 내에서 시분할된 픽셀 데이터 어드레싱 기간과 블랙 계조 삽입 기간을 보여 주는 도면들이다.
도 16은 픽셀 데이터 어드레싱 기간과 블랙 계조 삽입 기간 동안 게이트 신호를 보여 주는 파형도이다.
도 17a 내지 도 17c는 픽셀 데이터 어드레싱 기간과 블랙 계조 삽입 기간에 픽셀 회로의 동작을 보여 주는 회로도들이다.
도 18 및 도 19는 본 발명의 실시예에 따른 표시장치에서 표시패널, 소스 PCB, 콘트롤 보드, 및 시스템 보드의 다른 예를 보여 주는 도면들이다.
도 20은 레벨 시프터의 특정 핀으로부터 출력되는 시프트 클럭에 의해 게이트 신호가 인가되는 픽셀 라인들을 보여 주는 도면이다.
도 21은 본 발명의 또 다른 실시예에 따른 센싱 오류 처리를 보여 주는 순서도이다.
도 22는 호스트 시스템, 타이밍 콘트롤러 및 전원부 간에 전송되는 신호와 전원을 보여 주는 도면이다.
도 23은 센싱 모드에서 센싱 오류가 검출될 때 타이밍 콘트롤러의 리셋 처리와 전원 차단 처리를 보여 주는 흐름도이다.
도 24는 타이밍 콘트롤러의 리셋후 ON RF 모드의 센싱 결과를 반영하여 노멀 구동 모드에서 픽셀들이 정상적으로 구동되는 예를 보여 주는 파형도이다.
도 25는 ON RF 모드에서 반복적인 센싱 오류가 검출될 때 픽셀 구동 전압이 차단되고 파워 오프 시퀀스가 진행되는 예를 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치는 픽셀들 각각에서 발광 소자(OLED)를 구동하는 구동 소자를 포함한다. 구동 소자는 MOSFET(metal oxide semiconductor field effect transistor) 구조의 TFT로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 외부 보상 회로가 적용될 수 있다. 외부 보상 회로는 픽셀들 각각에서 구동 소자의 전기적 특성을 센싱하고, 픽셀들 각각의 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차와 구동 시간에 따른 전기적 특성의 경시변화를 보상한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 본 발명의 표시장치는 외부 보상 회로가 적용된 예를 중심으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 픽셀 회로에 연결된 외부 보상 회로를 보여 주는 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)을 구동하기 위한 표시패널 구동부, 및 전원부(220)를 포함한다.
본 발명의 표시장치는 입력 영상을 화면 상에 표시하는 노멀 구동 모드(Normal driving mode)와, 픽셀들의 전기적 특성을 센싱하기 위한 센싱 모드(sensing mode)로 동작한다.
노멀 구동 모드에서, 표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 매 프레임 기간마다 액티브 구간(AT) 동안 픽셀 데이터를 픽셀들에 기입하여 픽셀들을 구동한다. 센싱 모드에서 표시패널 구동부는 표시장치의 전원이 인가되기 시작하는 파워 온 시퀀스(power on sequence) 직후에 설정된 시간, 버티컬 블랭크 구간(VB), 그리고 파워 오프 시퀀스(power off sequence) 직전에 설정된 시간에 서브 픽셀별로 구동 소자(DT)의 전기적 특성을 센싱하고, 그 센싱 결과에 따라 보상값을 선택하여 구동 소자(DT)의 전기적 특성 변화를 보상할 수 있다.
표시패널(100)의 화면은 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(104), 및 픽셀들을 포함한다.
픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 픽셀 어레이(AA) 상에 다양한 방법으로 배치될 수 있다.
픽셀 어레이는 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 1 수평 기간(1H)은 게이트 라인을 공유하는 1 픽셀 라인의 픽셀들에 기입될 픽셀 데이터를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 스캔 시간이다. 1 수평 기간은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다.
픽셀들 각각은 컬러 구현을 위하여 적색(Red, R) 서브 픽셀, 녹색(Green, G) 서브 픽셀, 청색(Blue, B) 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다. 이하에서 "픽셀"은 서브 픽셀의 의미로 해석될 수 있다.
유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED의 전류는 구동 소자의 게이트-소스간 전압(Vgs)에 따라 조절될 수 있다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다. 픽셀 회로는 데이터 라인(102)과 게이트 라인(104)에 연결된다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시장치는 단락 감지부(160)를 더 포함할 수 있다. 단락 감지부(160)는 표시패널(100)에서 절연층에 의해 분리된 EVDD 라인(105)과 EVSS 전극이 단락(short circuit)을 감지한다. 단락 감지부(106)는 EVDD 라인(105)과 EVSS 전극이 감지될 때 특정 논리값의 번트 신호(BDP)를 출력한다. 호스트 시스템(210)의 메인 전원부는 번트 신호(BDP)의 특정 논리값에 응답하여 픽셀 구동 전압(EVDD)의 출력을 멈춘다. 따라서, 표시패널(100) 상에서 EVDD 라인(105)과 EVSS 전극이 단락될 때 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(EVSS)의 출력이 차단되기 때문에 과전류로 인한 표시패널(100)의 발화를 방지할 수 있다. 단락 감지부(160)는 소스 PCB(Printed Circuit Board), 콘트롤 보드 등에 실장될 수 있다.
표시패널 구동부는 데이터 구동부(110), 게이트 구동부(120), 타이밍 콘트롤러(Timing controller, 130), 레벨 시프터(Level shifter, 140) 등을 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서(Demultiplexer, 112)를 더 포함할 수 있다. 또한, 표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다.
표시패널 구동부는 노멀 구동 모드에서 타이밍 콘트롤러(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입하여 화면 상에 입력 영상을 표시한다.
데이터 구동부(110)는 하나 이상의 소스 드라이브 집적회로(Integrated Circuit: SIC)로 구현될 수 있다. 데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 수신된 픽셀 데이터(DATA)를 데이터 전압으로 변환하는 디지털-아날로그 변환기(Digital to Analog converter: 이하 “DAC”라 함)(21)와, 픽셀들 각각에서 구동 소자(DT)의 전기적 특성을 센싱하기 위한 센싱부(111)를 포함할 수 있다. 데이터 구동부(110)는 전원부(220)로부터 입력된 감마 기준 전압을 분압하여 계조별 감마 보상 전압을 발생하고, 감마 보상 전압과 픽셀 데이터(DATA)를 DAC(21)에 공급한다. DAC(21)는 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(디지털 데이터)를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 데이터 전압(Vdata)은 데이터 라인(102)을 통해 픽셀들에 인가된다.
디멀티플렉서(112)는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된다. 디멀티플렉서(112)는 데이터 구동부(110)의 채널들과 다수의 데이터 라인들 사이에 연결된 다수의 스위치 소자들을 이용하여 데이터 구동부(110)의 채널들 각각에서 출력되는 데이터 전압(Vdata)을 데이터 라인들(102)로 시분할 분배한다. 디멀티플렉서(112)로 인하여, 데이터 구동부(110)의 채널 개수가 감소될 수 있다.
게이트 구동부(120)는 픽셀 어레이(AA)의 TFT 어레이와 함께 표시패널(100) 상의 베젤(bezel) 영역 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(104)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(104)에 순차적으로 공급할 수 있다. 게이트 신호는 스캔 신호(SCAN)와 센싱 신호(SENSE)를 포함할 수 있다. 게이트 구동부(120)는 도 4a 및 도 4b에 도시된 제1 및 제2 시프트 레지스터들를 이용하여 스캔 신호(SCAN)와 센싱 신호(SENSE)를 순차적으로 출력할 수 있다. 스캔 신호(SCAN)와 센싱 신호(SENS)는 데이터 전압(Vdata)에 동기될 수 있다. 데이터 전압(Vdata)은 입력 영상의 데이터 전압과 센싱용 데이터 전압으로 나뉠 수 있다. 입력 영상의 데이터 전압은 노멀 구동 모드에서 입력되는 픽셀 데이터의 계조 전압이다. 센싱용 데이터 전압은 입력 영상 데이터와 무관하게 설정된 소정의 전압이다. 센싱용 데이터 전압은 센싱 모드에서 구동 소자(DT)가 턴-온될 수 있는 전압으로 설정된다.
게이트 신호(SCAN, SENSE)는 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙(swing)하는 펄스로 발생될 수 있다. 픽셀 회로의 스위치 소자들(M1, M2)은 게이트 신호(SCAN, SENSE)의 게이트 온 전압(VGH)에 응답하여 턴-온(turn-on)되고, 게이트 오프 전압(VGL)에 따라 턴-오프(turn-off)된다.
타이밍 콘트롤러(130)는 외부 보상 회로에 연결된 보상부(131)를 포함한다. 보상부(131)는 구동 소자(DT)의 전기적 특성의 센싱 결과를 바탕으로 호스트 시스템(210)의 그래픽 처리부로부터 입력된 입력 영상의 픽셀 데이터(DATA)를 변조하여 구동 소자(DT)의 전기적 특성 변화를 보상할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 픽셀 데이터(DATA)는 디지털 데이터이다. 타이밍 콘트롤러(130)에 수신된 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(DE), 클럭 등을 포함할 수 있다. 타이밍 콘트롤러(130) 내에서 데이터 인에이블 신호(DE)를 카운터하여 수직 기간 타이밍과 수평 기간 타이밍을 생성할 수 있다. 이 경우, 타이밍 콘트롤러(130)에 수신된 타이밍 신호에서 수직 동기신호(Vsync)와 수평 동기신호(Hsync)가 생략될 수 있다.
타이밍 콘트롤러(130)는 프레임 레이트(Frame rate)를 입력 프레임 주파수 이상의 주파수로 조정할 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 프레임 주파수×i(i는 자연수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 타이밍 콘트롤러(130)는 데이터 구동부(110), 디멀티플렉서(112), 게이트 구동부(120), 및 레벨 시프터(140)의 동작 타이밍을 제어한다. 게이트 타이밍 제어신호는 스타트 신호와 시프트 클럭을 포함할 수 있다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 레벨 시프터(140)를 통해 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)로 변환되어 게이트 구동부(120)에 공급될 수 있다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터의 게이트 타이밍 제어신호의 전압을 변환한다. 레벨 시프터(140)는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 오프 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 온 전압(VGH)으로 변환한다.
호스트 시스템(210)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 호스트 시스템(210)은 픽셀 구동 전압(EVDD)을 출력하는 메인 전원부를 포함한다.
전원부(220)는 호스트 시스템(210)으로 입력되는 직류 구동 전압(VDD)을 입력 받아 감마 기준 전압, 게이트 신호의 전압(VGH, VGL), 저전위 전원 전압(EVSS), 기준 전압(Vref), IC 구동 전압(Vcc) 등의 직류 전압을 출력할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 저전위 전원 전압(EVSS)는 노멀 구동 모드에서 기저 전압원(GND)으로 변할 수 있다. 게이트 신호의 전압(VGH, VGL)은 게이트 구동부(120)에 공급된다. 전원부(220)는 PMIC(Power Management Integrated Circuit)로 구현될 수 있다. IC 구동 전압(Vcc)은 타이밍 콘트롤러(130)와 데이터 구동부(110)의 구동 전원이다.
외부 보상 회로는 도 2에 도시된 바와 같이 픽셀 회로에 연결된 센싱 라인(103), 센싱부(111), 및 센싱부(111)로부터 센싱 데이터(ADC DATA)를 수신하는 보상부(131)를 포함한다.
데이터 구동부(110)의 소스 드라이브 IC(SIC)에 DAC와 센싱부(111)가 집적될 수 있다. 보상부(131)는 타이밍 콘트롤러(130)에 집적될 수 있다.
외부 보상 회로는 기준 전압(Vref)을 센싱 라인(103)에 인가하여 센싱 라인(103)과 구동 소자(DT)의 소스 전압(Vs) 즉, 제2 노드(n2)의 전압을 초기화한 후, 구동 소자(DT)의 소스 전압을 센싱하여 구동 소자(DT)의 전기적 특성(Vth, μ)을 센싱할 수 있다. 기준 전압(Vref)은 픽셀 구동 전압(EVDD) 보다 낮고, 저전위 전원 전압(EVSS)과 같거나 그 그 보다 높은 전압으로 설정될 수 있다.
센싱부(111)는 센싱 모드에서 센싱 라인(103) 상의 전압을 샘플링하여 아날로그-디지털 변환기(Analog to Digital Convertor: 이하 “ADC”라 함) 통해 디지털 데이터로 변환하여 센싱 데이터(ADC DATA)를 출력한다. 센싱 데이터(ADC DATA)는 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)과 이동도(μ) 등 전기적 특성 정보를 포함한다.
보상부(131)는 서브 픽셀별로 미리 설정된 구동 소자(DT)의 문턱 전압(Vth)과 이동도(μ)를 보상하기 위한 보상값들이 설정된 룩업 테이블(Look-up table)을 이용하여 구동 소자(DT)의 전기적 특성을 보상할 수 있다. 보상부(131)는 ADC로부터 수신된 센싱 데이터(ADC DATA)를 룩업 테이블에 입력하여 룩업 테이블로부터 출력된 보상값을 입력 영상의 픽셀 데이터에 더하거나 곱하여 픽셀 데이터를 변조함으로써 구동 소자(DT)의 전기적 특성 변화를 보상한다.
보상부(131)에 의해 변조된 픽셀 데이터(DATA)는 소스 드라이브 IC(SIC)로 전송되어 DAC(21)에 의해 데이터 전압(Vdata)으로 변환되어 데이터 라인(102)에 인가된다.
픽셀 회로는 도 2의 예와 같이, 발광 소자(OLED)와, 발광 소자(OLED)에 연결된 구동 소자(DT), 다수의 스위치 소자(M1, M2), 및 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자(M1, M2)는 n 채널 트랜지스터(NMOS)로 구현될 수 있다.
발광 소자(OLED)는 데이터 전압(Vdata)에 따라 변하는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류로 발광된다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제2 노드(n2)를 통해 구동 소자(DT)에 연결되고, 발광 소자(OLED)의 캐소드는 저전위 전원 전압(EVSS)이 인가되는 EVSS 전극에 연결된다. 도 2에서 “Coled”는 OLED의 용량(Capacitance)이다.
제1 스위치 소자(M1)는 스캔 신호(SCAN)에 따라 턴-온되어 데이터 라인(102)을 제1 노드(n1)에 연결하여 데이터 전압(Vdata)을 제1 노드(n1)에 연결된 구동 소자(DT)의 게이트에 공급한다. 구동 소자(DT)의 게이트 전압은 제1 노드(n1)의 전압과 같다. 제1 스위치 소자(M1)는 제1 스캔 신호(SCAN)가 인가되는 제1 게이트 라인(1041)에 연결된 게이트, 데이터 라인(102)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M2)는 센싱 신호(SENSE)에 따라 턴-온되어 기준 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 스위치 소자(M2)는 센싱 신호(SENSE)가 인가되는 제2 게이트 라인(1042)에 연결된 게이트, 기준 전압(Vref)이 인가되는 센싱 라인(103)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
센싱 모드에서 제2 스위치 소자(M2)가 턴-온되어 제2 노드(n2)가 센싱 라인(103)에 연결된다. 따라서, 센싱 모드에서 구동 소자(DT)의 소스 전압은 기준 전압(Vref)이다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 픽셀 구동 전압(VDD)이 공급되는 EVDD 라인(105)에 연결된 제1 전극(또는 드레인), 및 제2 노드(n2)를 통해 OLED의 애노드에 연결된 제2 전극(또는 소스)을 포함한다. 픽셀 구동 전압(EVDD)은 EVDD 라인(105)을 통해 모든 픽셀들에 공급된다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 충전한다.
센싱 모드는 제품 출하전과 제품 출하 후로 나뉘어질 수 있다. 제품 출하 전에 픽셀들에 연결된 외부 보상 회로를 통해 서브 픽셀들 각각에서 구동 소자(DT)의 전기적 특성(Vth, μ)이 센싱되고, 이 센싱 결과를 바탕으로 서브 픽셀별로 구동 소자(DT)의 전기적 특성(Vth, μ) 편차가 보상된다. 제품 출하전 센싱 모드에서 서브 픽셀별로 센싱된 구동 소자(DT)의 전기적 특성(Vth, μ)이 룩업 테이블(look-up table)에 설정된다.
제품 출하 후 센싱 모드는 파워 온 시퀀스(Power ON sequence)에서 실시되는 ON RF 모드, 디스플레이 구동 기간 동안 프레임 기간의 버티컬 블랭크 구간(Vertical blank, VB)에 실시되는 RT MODE, 및 파워 오프 시퀀스(Power OFF sequence)에서 실시되는 OFF RS 모드로 나뉘어질 수 있다.
ON RF 모드는 표시장치의 전원이 입력되어 표시장치가 구동되기 시작하는 파워 온 시퀀스에서 픽셀별로 구동 소자의 이동도(μ)를 센싱하고, μ 센싱 결과를 제품 출하전 서브 픽셀별로 측정된 구동 소자의 이동도 보상값을 업데이트(Update)한다.
RT 모드는 영상이 표시되는 디스플레이 구동 기간 중에 매 프레임 기간마다 버티컬 블랭크 구간(VB)에 픽셀들의 이동도(μ)를 실시간 센싱하고, 이동도 센싱 결과에 따라 서브 픽셀별로 이동도 보상값을 업데이트한다. 버티컬 블랭크 구간(VB)은 제N-1 프레임 기간의 액티브 구간(AT)과 제N 프레임 기간의 액티브 구간(AT) 사이에 할당된다.
OFF RS 모드는 표시장치의 전원이 꺼질 때 픽셀들 각각에서 구동 소자의 문턱 전압(Vth)을 센싱하고, 문턱 전압 센싱 결과에 따라 서브 픽셀별로 문턱 전압 보상값을 업데이트한다. OFF RS 모드는 전원이 완전히 꺼지기 전 미리 설정된 지연 시간 동안 표시패널 구동부와 외부 보상 회로가 구동되어 서브 픽셀들 각각에서 픽셀들 각각에서 구동 소자의 문턱 전압(Vth)을 센싱하여 서브 픽셀별로 문턱 전압 보상값을 업데이트한다.
도 3은 본 발명의 실시예에 따른 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 연결을 보여 주는 도면이다. 도 3에서, “TCON”은 타이밍 콘트롤러(130)이고, “SYSTEM”은 호스트 시스템(210)을 나타낸다.
도 3을 참조하면, 타이밍 콘트롤러(130)는 클럭과 함께 데이터를 EPI 라인(31)을 통해 소스 드라이브 IC들(SIC1~12) 각각에 전송할 수 있다. 타이밍 콘트롤러(130)로부터 생성된 클럭과 데이터는 EPI(Embedded　Clock Point to Point Interface) 인터페이스 프로토콜에서 정의된 데이터 포맷으로 인코딩된 차동 신호(differential signal)로 변환되어 소스 드라이브 IC들(SIC1~12)로 직렬로 전송될 수 있다. EPI 인터페이스에서, 소스 드라이브 IC들(SIC1~12) 각각은 타이밍 콘트롤러(130)로부터 입력된 클럭을 체배하여 클럭을 복원함으로써 데이터를 샘플링하기 위한 내부 클럭을 발생한다. 타이밍 콘트롤러(130)는 데이터 구동부(110) 내에서 복원된 클럭의 위상이 고정(lock)될 수 있도록 프리엠블(preamble) 클럭 또는 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 클럭을 소스 드라이브 IC들(SIC1~12)에 전송한다.
소스 드라이브 IC(SIC1~12) 각각은 COF(Chip on film)에 실장될 수 있다. COF들은 소스 PCB들(PCB1, PCB1)과 표시패널(100)을 연결한다. 소스 드라이브 IC들(SIC1~SIC12) 각각에 CDR(Clock and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, PLL), 지연 고정 루프(Delayed-Locked Loop, DLL) 중 어느 하나로 구현될 수 있다. 클럭 복원 회로는 클럭 신호를 복원하여 내부 클럭을 발생하고, 클럭 트레이닝 패턴 신호에 따라 내부 클럭의 위상과 주파수를 고정(lock)한다. 내부 클럭의 위상과 주파수가 안정되게 고정된 후에 소스 드라이브 IC들(SIC1~12)와 타이밍 콘트롤러(130) 사이에서 신호 전송을 안정화할 수 있는 데이터 링크가 확립된다. 타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~12)과 데이터 링크가 확립된 후에 콘트롤 데이터와 픽셀 데이터를 소스 드라이브 IC들(SIC1~SIC12)로 전송하기 시작한다.
ADC 데이터 라인(32)은 타이밍 콘트롤러(130)를 다수의 소스 드라이브 IC들(12)에 병렬 연결할 수 있다. 소스 드라이브 IC들(SIC1~12)은 센싱부(111)의 ADC로부터 출력된 센싱 데이터(ADC DATA)를 병렬 LVDS(Low Voltage Differential Signaling) 신호로 변환하여 타이밍 콘트롤러(130)로 전송할 수 있다. 도 3은 두 개의 ADC 데이터 라인들(32)이 타이밍 콘트롤러(130)에 연결되어 있으나 이에 한정되지 않는다. 예를 들어, 소스 드라이브 IC들(SIC1~12)은 네 개의 ADC 데이터 라인들(32)을 통해 센서 데이터를 타이밍 콘트롤러(130)에 전송할 수 있다.
도 4a 및 도 4b는 게이트 구동부(120)의 시프트 레지스터를 보여주는 블록도들이다. 도 4a는 스캔 신호(SCAN)를 출력하는 제1 시프트 레지스터(SR1)이다. 도 4b는 센싱 신호(SENSE)를 출력하는 제2 시프트 레지스터(SR2)이다.
도 4a를 참조하면, 제1 시프트 레지스터(SR1)는 종속적으로 연결된 신호 전달부들[ST(i-1)~ST(i+2)]을 포함한다. 신호 전달부들[ST(i-1)~ST(i+2)] 각각은 스타트 신호(GVST)가 입력되는 VST 노드, 시프트 클럭(GCLK1~4)이 입력되는 CLK 노드, 및 스캔 신호[SCAN(n-1)~SCAN(n+2)]의 펄스가 출력되는 출력 노드를 포함한다. 스타트 신호(GVST)는 일반적으로 제1 신호 전달부에 입력된다. 도 4a에서 제n-1 신호 전달부[ST(n-1)]는 제1 신호 전달부일 수 있다. 시프트 클럭(GCLK1~4)은 4 상(phase) 클럭일 수 있으나 이에 한정되지 않는다.
타이밍 콘트롤러(130)는 제1 시프트 레지스터(SR1)를 제어하기 위한 제1 게이트 타이밍 제어신호를 발생한다. 제1 게이트 타이밍 제어 신호는 스타트 신호(GVST)와 시프트 클럭(GCLK1~4)를 포함한다. 레벨 시프터(140)는 제1 게이트 타이밍 제어 신호(GVST, GCLK1~4)의 전압을 시프트하여 제1 시프트 레지스터에 인가한다.
제n-1 신호 전달부[ST(n-1)]에 종속적으로 연결된 신호 전달부들[ST(n)~ST(n+2)]은 이전 신호 전달부로부터의 캐리 신호(CAR)를 입력 받아 구동되기 시작한다. 캐리 신호(CAR)는 이전 신호 전달부로부터 출력되는 스캔 신호[SCAN(n-1)~SCAN(n+2)]의 펄스일 수 있다. 신호 전달부들[ST(n-1)~ST(n+2)] 각각은 별도의 캐리신호 출력 노드를 통해 캐리 신호(CAR)를 출력할 수 있다. 캐리 신호(CAR)는 이전 신호 전달부로부터 출력된 스캔 신호[SCAN(n-1)~SCAN(n+2)]의 펄스와 동시에 출력된다.
신호 전달부들[ST(i-1)~ST(i+2)] 각각은 제1 제어 노드(Q), 제2 제어 노드(QB), 및 버퍼(BUF)를 포함한다. 버퍼(BUF)는 풀업 트랜지스터(Tu)와, 풀다운 트랜지스터(Td)를 통해 게이트 신호를 출력 노드를 통해 게이트 라인(1041)으로 출력한다.
버퍼(BUF)는 제1 제어 노드(Q)가 충전된 상태에서 시프트 클럭이 입력될 때 시프트 클럭의 전압을 출력 노드에 공급하여 스캔 신호[SCAN(n-1)~SCAN(n+2)]의 펄스를 라이징시키고, 제2 제어 노드(Q)가 충전될 때 출력 노드를 방전시킴으로써 스캔 신호[SCAN(n-1)~SCAN(n+2)]의 펄스를 폴링시킨다. 따라서, 신호 전달부들[ST(i-1)~ST(i+2)]은 시프트 클럭(GCLK1~4)에 응답하여 스캔 신호[SCAN(n-1)~SCAN(n+2)]의 펄스를 순차적으로 출력한다.
풀업 트랜지스터(Tu)는 제1 제어 노드(Q)의 전압이 충전되고 시프트 클럭(GCLK1~4)이 입력될 때 턴-온되어 출력 노드의 전압을 게이트 온 전압(VGH)까지 충전시킨다. 이 때, 스캔 신호[SCAN(n-1)~SCAN(n+2)]와 캐리 신호(CAR)의 펄스가 게이트 온 전압(VGH)까지 라이징(rising)된다. 제1 제어 노드(Q)의 전압은 시프트 클럭(GCLK1~4)의 전압이 게이트 온 전압(VGH)으로 라이징될 때 부트스트래핑(bootstrapping)되어 게이트 온 전압(VGH) 보다 높은 전압으로 부스팅(Boosting)된다. 풀업 트랜지스터(Tup)는 제1 제어 노드(Q)의 전압이 자신의 문턱 전압 보다 높아질 때 턴-온되어 출력 노드를 충전한다.
제2 제어 노드(QB)의 전압은 제1 제어 노드(Q)가 게이트 온 전압(VGH) 이상의 전압으로 충전될 때 게이트 오프 전압(VGL)으로 방전된다. 풀다운 트랜지스터(Td)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH)으로 충전될 때 턴-온되어 출력 노드에 게이트 오프 전압(VGH)을 공급하여 게이트 라인(1041)을 방전시킨다. 이 때, 스캔 신호[SCAN(n-1)~SCAN(n+2)]와 캐리 신호(CAR)의 펄스가 게이트 오프 전압(VGL)으로 낮아진다.
도 4b를 참조하면, 제2 시프트 레지스터(SR2)는 종속적으로 연결된 신호 전달부들[ST(i-1)~ST(i+2)]을 포함한다. 신호 전달부들[ST(i-1)~ST(i+2)] 각각은 스타트 신호(MVST)가 입력되는 VST 노드, 시프트 클럭(MCLK1~4)이 입력되는 CLK 노드, 및 센싱 신호[SENSE(n-1)~SENSE(n+2)]의 펄스가 출력되는 출력 노드를 포함한다. 스타트 신호(MVST)는 일반적으로 제1 신호 전달부에 입력된다. 도 4b에서 제n-1 신호 전달부[ST(n-1)]는 제1 신호 전달부일 수 있다. 시프트 클럭(MCLK1~4)은 4 상(phase) 클럭일 수 있으나 이에 한정되지 않는다.
타이밍 콘트롤러(130)는 제2 시프트 레지스터(SR2)를 제어하기 위한 제2 게이트 타이밍 제어신호를 발생한다. 제2 게이트 타이밍 제어 신호는 스타트 신호(MVST)와 시프트 클럭(MCLK1~4)를 포함한다. 레벨 시프터(140)는 제2 게이트 타이밍 제어 신호(MVST, MCLK1~4)의 전압을 시프트하여 제1 시프트 레지스터에 인가된다.
제n-1 신호 전달부[ST(n-1)]에 종속적으로 연결된 신호 전달부들[ST(n)~ST(n+2)]은 이전 신호 전달부로부터의 캐리 신호(CAR)를 입력 받아 구동되기 시작한다. 캐리 신호(CAR)는 이전 신호 전달부로부터 출력되는 센싱 신호[SENSE(n-1)~ SENSE(n+2)]의 펄스일 수 있다. 신호 전달부들[ST(n-1)~ST(n+2)] 각각은 별도의 캐리신호 출력 노드를 통해 캐리 신호(CAR)를 출력할 수 있다. 캐리 신호(CAR)는 이전 신호 전달부로부터 출력된 센싱 신호[SENSE(n-1)~SCAN(n+2)]의 펄스와 동시에 출력된다.
신호 전달부들[ST(i-1)~ST(i+2)] 각각은 제1 제어 노드(Q), 제2 제어 노드(QB), 및 버퍼(BUF)를 포함한다.
버퍼(BUF)는 풀업 트랜지스터(Tu)와, 풀다운 트랜지스터(Td)를 통해 게이트 신호를 출력 노드를 통해 게이트 라인(1042)으로 출력한다. 버퍼(BUF)는 제1 제어 노드(Q)가 충전된 상태에서 시프트 클럭이 입력될 때 시프트 클럭의 전압을 출력 노드에 공급하여 센싱 신호[SENSE(n-1)~SENSE(n+2)]의 펄스를 라이징시키고, 제2 제어 노드(Q)가 충전될 때 출력 노드를 방전시킴으로써 센싱 신호[SENSE(n-1)~SENSE(n+2)]의 펄스를 폴링시킨다. 따라서, 신호 전달부들[ST(i-1)~ST(i+2)]은 시프트 클럭(GCLK1~4)에 응답하여 센싱 신호[SENSE(n-1)~SENSE(n+2)]의 펄스를 순차적으로 출력한다.
풀업 트랜지스터(Tu)는 제1 제어 노드(Q)의 전압이 충전되고 시프트 클럭(MCLK1~4)이 입력될 때 턴-온되어 출력 노드의 전압을 게이트 온 전압(VGH)까지 충전시킨다. 이 때, 센싱 신호[SENSE(n-1)~ SENSE(n+2)]와 캐리 신호(CAR)의 펄스가 게이트 온 전압(VGH)까지 라이징된다. 제1 제어 노드(Q)의 전압은 시프트 클럭(MCLK1~4)의 전압이 게이트 온 전압(VGH)으로 라이징될 때 부트스트래핑되어 게이트 온 전압(VGH) 보다 높은 전압으로 부스팅된다. 풀업 트랜지스터(Tup)는 제1 제어 노드(Q)의 전압이 자신의 문턱 전압 보다 높아질 때 턴-온되어 출력 노드를 충전한다.
제2 제어 노드(QB)의 전압은 제1 제어 노드(Q)가 게이트 온 전압(VGH) 이상의 전압으로 충전될 때 게이트 오프 전압(VGL)으로 방전된다. 풀다운 트랜지스터(Td)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH)으로 충전될 때 턴-온되어 출력 노드에 게이트 오프 전압(VGH)을 공급하여 게이트 라인(1042)을 방전시킨다. 이 때, 센싱 신호[SENSE(n-1)~SENSE(n+2)]와 캐리 신호(CAR)의 펄스가 게이트 오프 전압(VGL)으로 낮아진다.
도 5a 및 도 5b는 단락 감지부(160)를 상세히 보여 주는 회로도이다. 도 5a는 표시패널의 픽셀들이 구동되지 않은 상태에서 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(EVSS)가 단락되지 않은 상태를 보여 주는 등가 회로도이다. 도 5b는 표시패널의 픽셀들이 구동되지 않은 상태에서 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(EVSS)가 단락된 상태를 보여 주는 등가 회로도이다.
도 5a 및 도 5b를 참조하면, 단락 감지부(160)는 스위치 소자(SW), 저항(R1, R2) 및 커패시터(C1, C2)를 포함한다. 스위치 소자(SW)는 EVSS 전극에 연결된 제1 전극과, 기저 전압원(GND)에 연결된 제2 전극을 포함한 MOSFET로 구현될 수 있다. 스위치 소자(SW)는 게이트 전극이 플로팅(floating)되거나 게이트 오프 전압이 인가되어 오프 상태를 유지한다. 스위치 소자(SW)의 제1 전극과 제2 전극 사이에 커패시터(C1)가 연결된다.
EVSS 전극과 기저 전압원(GND) 사이에 저항들(R1, R2)이 직렬로 연결되고, 커패시터(C2)는 제2 저항(R2)에 병렬로 연결된다.
도 5a에 도시된 바와 같이 표시패널(100)에서 픽셀 구동 전원 전압(EVDD)과 저전위 전원 전압(EVSS)이 단락되지 않을 때, 단락 감지부(160)로부터 출력되는 번트 신호(BDP)의 전압은 저전위 전원 전압(EVSS)과 같다. 반면에, 도 5b에 도시된 바와 같이 표시패널(100)에서 픽셀 구동 전원 전압(EVDD)과 저전위 전원 전압(EVSS)이 단락될 때 번트 신호(BDP)는 특정 레벨의 신호로 변경되어 호스트 시스템(210)의 메인 전원부 출력을 차단시킨다. 이 때 표시패널(100)의 픽셀들에 픽셀 구동 전압(EVDD)이 인가되지 않기 때문에 모든 픽셀들이 소등되고 표시패널(100에서 과전류가 발생되지 않는다. 다른 실시예로, 특정 레벨의 번트 신호(BDP)가 감지될 때 데이터 구동부(110)의 전원도 차단될 수 있다.
도 6은 제1 및 제2 레벨 시프터에 의해 분할 구동되는 픽셀 어레이의 일 예를 보여 주는 도면이다.
레벨 시프터(140)는 도 6에 도시된 바와 같이 제1 및 제2 레벨 시프터(LSA, LSB)를 포함할 수 있다. 픽셀 어레이(AA)는 제1 레벨 시프터(LSA)로부터 출력되는 제1 및 제2 게이트 타이밍 제어신호에 의해 구동되는 제1 그룹과, 제2 레벨 시프터(LSB)로부터 출력되는 제1 및 제2 게이트 타이밍 제어신호에 의해 구동되는 제2 그룹으로 분할 구동될 수 있다. 제1 및 제2 그룹은 레벨 시프터들(LSA, LSB)에 의해 분할되는 픽셀 영역들이다.
도 6의 예에서, 블록들 각각에서 제1 시프트 레지스터(LSA)는 제1 게이트 타이밍 제어신호(GCS1)를 입력 받아 8 상의 시프트 클럭(GCLK)과 스타트 신호(GVST)를 제1 시프트 레지스터(SR1)에 공급한다. 제2 시프트 레지스터(LSB)는 제2 게이트 타이밍 제어신호(GCS2)를 입력 받아 8 상의 시프트 클럭(GCLK)과 스타트 신호(GVST)를 제2 시프트 레지스터(SR2)에 공급한다.
제1 그룹의 픽셀들은 복수의 제1 블록들(A1~A3)로 나뉘어질 수 있다. 제2 그룹의 픽셀들은 복수의 제2 블록들(B1~B3)로 나뉘어질 수 있다. 제1 블록들(A1~A3)과 제2 블록들(B1~B3)은 표시패널(100)의 수직 또는 컬럼 방향(y)에서 교번될 수 있다. 예를 들어, 제1-1 블록(A1)과 제1-2 블록(A2) 사이에 제2-1 블록(B1)이 배치되고, 제2-2 블록(B2)과 제2-3 블록(B3) 사이에 제1-3 블록(A3)이 배치된다.
제1 블록들(A1~A3) 각각은 제1 및 제2 시프트 레지스터(SR1,SR2)에 연결된 게이트 라인들을 포함한다. 제1 레벨 시프터(LSA)는 제1 블록들(A1~A3)의 게이트 라인들에 연결된 제1 및 제2 시프트 레지스터(SR1, SR2)에 제1 및 제2 게이트 타이밍 제어 신호를 인가하여 제1 및 제2 시프트 레지스터(SR1, SR2)로부터 게이트 신호(SCAN, SENSE)가 출력되게 한다.
제1 블록들(A1~A3)은 노멀 구동 모드에서 제1 레벨 시프터(LSA)로부터 제1 및 제2 게이트 타이밍 제어신호가 발생될 때 픽셀 데이터의 데이터 전압(Vdata)에 동기되는 게이트 신호(SCAN, SENSE)를 출력한다. 노멀 구동 모드에서, 제1 그룹의 픽셀들에 픽셀 데이터가 기입된다. 제1 블록들(A1~A3)은 센싱 모드에서 제1 레벨 시프터(LSA)로부터 제1 및 제2 게이트 타이밍 제어신호가 발생될 때 센싱용 데이터 전압(Vdata)에 동기되는 게이트 신호(SCAN, SENSE)를 출력한다. 센싱 모드에서, 제1 그룹의 픽셀들로부터 센싱된 구동 소자의 전기적 특성 정보를 포함한 센싱 데이터(ADC DATA)가 타이밍 콘트롤러(130)로 전송된다.
제2 블록들(B1~B3)은 노멀 구동 모드에서 제2 레벨 시프터(LSB)로부터 제1 및 제2 게이트 타이밍 제어신호가 발생될 때 픽셀 데이터의 데이터 전압(Vdata)에 동기되는 게이트 신호(SCAN, SENSE)를 출력한다. 노멀 구동 모드에서, 제2 그룹의 픽셀들에 픽셀 데이터가 기입된다. 제2 블록들(B1~B3)은 센싱 모드에서 제2 레벨 시프터(LSB)로부터 제1 및 제2 게이트 타이밍 제어신호가 발생될 때 센싱용 데이터 전압(Vdata)에 동기되는 게이트 신호(SCAN, SENSE)를 출력한다. 센싱 모드에서, 제2 그룹의 픽셀들로부터 센싱된 구동 소자의 전기적 특성 정보를 포함한 센싱 데이터(ADC DATA)가 타이밍 콘트롤러(130)로 전송된다.
도 7 및 도 8은 본 발명의 실시예에 따른 표시장치에서 표시패널, 소스 PCB, 콘트롤 보드, 및 시스템 보드의 일 예를 보여 주는 도면들이다.
도 7을 참조하면, 콘트롤 보드(CPCB)는 가요성 케이블(51)과 커넥터를 통해 제1 및 제2 소스 PCB들(PCB1, PCB2)에 연결될 수 있다. 가요성 케이블(51)은 예를 들어, FFC(Flexible Flat Cable)로 구현될 수 있다. 타이밍 콘트롤러(130)와 전원부(220)는 콘트롤 보드(CPCB) 상에 실장될 수 있다.
표시패널(100)은 제1 블록들(A1~A3)과 제2 블록들(B1~B3)로 분할 구동되는 픽셀 어레이(AA)와, 제1 및 제2 시프트 레지스터(SR1, SR2)를 이용하여 픽셀 어레이(AA)의 게이트 라인들을 구동하는 게이트 구동부(120)를 포함한다.
콘트롤 보드(CPCB)는 가요성 케이블(52)과 커넥터를 통해 시스템 보드(MPCB)에 연결될 수 있다. 호스트 시스템(210)의 회로 소자들은 시스템 보드(MPCB) 상에 실장될 수 있다.
제1 및 제2 레벨 시프터(LSA, LSB)는 소스 PCB들(PCB1, PCB2) 각각에 실장될 수 있다. 따라서, 타이밍 콘트롤러(130)로부터 발생된 제1 및 제2 게이트 타이밍 제어신호는 가요성 케이블(51)과 소스 PCB(PCB1, PCB2)를 통해 제1 및 제2 레벨 시프터(LSA, LSB)로 전송된다. 제1 레벨 시프터(LSA)는 제1 및 제2 게이트 타이밍 신호를 픽셀 어레이(AA)의 제1 블록들(A1~A3)의 게이트 라인들에 연결된 제1 및 제2 시프트 레지스터(SR1, SR2)에 인가한다. 제2 레벨 시프터(LSB)는 제1 및 제2 게이트 타이밍 신호를 제2 블록들(B1~B3)의 게이트 라인들에 연결된 제1 및 제2 시프트 레지스터(SR1, SR2)에 인가한다.
한편, 제1 및 제2 레벨 시프터(LSA, LSB)는 도 8에 도시된 바와 같이 콘트롤 보드(CPCB) 상에 실장될 수 있다.
본 발명의 실시예에 따른 표시장치는 전술한 바와 같이 복수의 레벨 시프터(LSA, LSB)를 이용하여 게이트 구동부(120)를 제어할 수 있다. 이 경우, 본 발명은 센싱 모드에서 레벨 시프터들이 동기되지 않을 때 타이밍 콘트롤러(130)를 리셋시켜 표시패널에 표시되는 영상을 빠르게 복구할 수 있다.
타이밍 콘트롤러(130)는 센싱 모드에서 센싱 데이터(ADC DATA)의 비교를 바탕으로 화면에서 가로 띠 형태의 노이즈가 등간격으로 보이는 등 화질이 저하되는 상황을 에측하여 리셋될 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 센싱 모드에서 센싱 데이터(ADC DATA)를 비교한 결과를 바탕으로 화면 상에서 가로 때 노이즈를 유발하는 레벨 시프터들 간의 동기가 틀어진 것으로 판단하여 리셋될 수 있다.
본 발명의 실시예에 따른 표시장치는 센싱 모드에서 레벨 시프터들이 동기되지 않는 상황이 소정 시간 이상 지속되거나 반복될 때 호스트 시스템(210)의 메인 전원부 출력을 차단하여 표시패널(100)의 발화를 방지할 수 있다.
표시패널(100)에서 픽셀 구동 전압(EVDD)과 저전위 전원 전압(EVSS)이 단락될 때 타이밍 콘트롤러(130)가 리셋되면 표시패널(100)에 과전류가 인가되어 표시패널(100)의 발화가 가속될 수 있다. 따라서, 본 발명은 단락 감지부(160)로부터 특정 레벨의 번트 신호(BDP)가 발생될 때 호스트 시스템(210)의 메인 전원부 출력을 차단하고 타이밍 콘트롤러(130)를 리셋하지 않는다.
도 9는 본 발명의 실시예에 따른 타이밍 콘트롤러를 보여 주는 블록도이다.
도 9를 참조하면, 타이밍 콘트롤러(130)는 픽셀 데이터 수신부(133), 센싱 데이터 수신부(135), 보상부(131), 센싱 오류 처리부(132), 데이터 송신부(136), 및 게이트 제어부(134)를 포함한다.
픽셀 데이터 수신부(133)는 호스트 시스템(210)으로부터 입력 영상의 픽셀 데이터(RGB DATA)와, 이 데이터(RGB DATA)와 동기되는 타이밍 신호(DE, Vsync, Hsync)를 입력 받는다. 데이터 수신부(133)는 표준 인터페이스 예를 들면, eDP(Embedded Display Port)를 통해 픽셀 데이터(RGB DATA)와 타이밍 신호(DE, Vsync, Hsync)를 수신할 수 있다. 데이터 수신부(133)는 호스트 시스템(210)으로부터 수신된 입력 영상의 픽셀 데이터(RGB DATA)를 보상부(131)에 공급하고, 타이밍 신호를 게이트 제어부(134)로 전송한다.
게이트 제어부(140)는 타이밍 신호(DE, Vsync, Hsync)를 카운트하여 미리 설정된 게이트 타이밍 제어값으로 제1 및 제2 게이트 타이밍 제어 신호(GCS1, GCS2)를 발생한다. 제1 게이트 타이밍 제어 신호(GCS1)는 도 4a에 도시된 스타트 신호(GVST)와 시프트 클럭(GCLK)을 포함하여 제1 레벨 시프터(LSA)를 통해 제1 시프트 레지스터(SR1)에 입력된다. 제2 게이트 타이밍 제어 신호(GCS1)는 도 4b에 도시된 스타트 신호(MVST)와 시프트 클럭(MCLK)을 포함하여 제2 레벨 시프터(LSB)를 통해 제2 시프트 레지스터(SR2)에 입력된다.
센싱 데이터 수신부(135)는 센싱 모드에서 병렬 LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 센싱부(111)의 ADC로부터 센싱 데이터를 수신하여 보상부(131)와 센싱 오류 처리부(132)에 전송한다.
보상부(131)는 센싱 모드에서 수신된 센싱 데이터로 보상값을 업데이트하고, 픽셀 데이터에 보상값을 더하거나 곱하여 구동 소자(DT)의 전기적 특성을 보상한다. 보상부(131)에 의해 변조된 픽셀 데이터(DATA')는 데이터 송신부(136)를 통해 데이터 구동부(110)로 전송된다.
센싱 오류 처리부(132)는 센싱 데이터를 분석하여 센싱 오류를 검출한다. 일 예로, 센싱 오류 처리부(132)는 이웃한 제1 그룹의 블록과 제2 그룹의 블록 각각에서 센싱 데이터들을 더하고 그 합의 평균을 계산한다. 이하에서, 하나의 블록에서 산출된 센싱 데이터 평균 값을 ”블록 센싱 데이터 평균 값”이라 한다. 센싱 오류 처리부(132)는 이웃한 블록들 간에 블록 센싱 데이터 평균 값들의 차이를 계산하고, 그 차이가 미리 설정된 제1 임계값 보다 클 때 이 블록들을 센싱 오류 블록으로 판단한다. 센싱 오류 처리부(132)는 센싱 오류 블록이 검출될 때 타이밍 콘트롤러(130)의 IC 구동 전압(Vcc)을 일시적으로 차단하여 다시 타이밍 콘트롤러(130)에 인가함으로써 타이밍 콘트롤러(130)를 리셋(reset)하여 화질 불량이 화면 상에서 보이지 않도록 하고 화면을 복원하거나, 특정 레벨의 번트 신호(BDP)를 출력하여 호스트 시스템(210)의 메인 전원부 출력을 차단할 수 있다.
다른 실시예로, 센싱 오류 처리부(132)는 화면의 픽셀 어레이(AA) 전체에 대하여 이웃한 블록들 간의 블록 센싱 데이터 평균값들의 차이가 제1 임계값 보다 큰 센싱 오류 블록 개수가 미리 설정된 제2 임계값 보다 큰지 판단할 수 있다. 그리고 센싱 오류 처리부(132)는 이웃한 블록들로부터 얻어진 블록 센싱 데이터 평균값을 비교한 후, 센싱 오류 블록 개수가 소정 개수 보다 많을 때 타이밍 콘트롤러(130)를 리셋하거나 특정 레벨의 번트 신호(BDP)를 출력할 수 있다. 여기서, 소정 개수는 제2 임계값으로 정의된다.
센싱 모드 예를 들어, OR RF 모드에서 제1 및 제2 레벨 시프터들(LSA, LSB)이 동기되지 않으면 이웃한 블록들 간의 경계에서 1 픽셀 라인의 센싱 데이터가 망실되거나 픽셀 라인의 센싱 데이터가 라인 단위로 시프트될 수 있다. 그 결과, 픽셀별로 센싱 데이터가 매칭(matching)되지 않기 때문에 부정확한 센싱값으로 픽셀 데이터가 변조되어 화면 상에서 가로 띠 형태의 휘도 불균일이 보이는 화질 불량이 초래될 수 있다.
표시장치에 전원이 인가되어 표시장치가 구동되기 시작하는 OR RF 모드에서 레벨 시프터들(LSA, LSB) 간의 동기가 일시적으로 맞지 않을 수 있다. 이 때, 레벨 시프터들(LSA, LSB) 간에 동기가 빠르게 복구되지 않으면, 화면 상에서 가로 띠 노이즈가 보일 수 있다. 센싱 오류 처리부(132)는 OR RF 모드에서 블록들 간의 센싱 데이터를 비교한 결과를 바탕으로 센싱 오류를 판단하여 타이밍 콘트롤러(130)를 리셋하거나 특정 레벨의 번트 신호(BDP)를 출력할 수 있다. 대부분의 경우, 타이밍 콘트롤러(130)가 리셋되면 레벨 시프터들(LSA, LSB)의 동기가 복구되어 정상적인 센싱 데이터를 얻을 수 있다. 한편, 센싱 오류 처리부(132)는 ON RF 모드 뿐만 아니라 다른 센싱 모드에서도 블록들 간에 센싱 오류가 검출될 때 타이밍 콘트롤러(130)를 리셋하거나 특정 레벨의 번트 신호(BDP)를 출력할 수 있다.
데이터 송신부(136)는 타이밍 콘트롤러(130)와 데이터 구동부(110) 간의 데이터 통신을 위한 인터페이스 예를 들어, EPI 인터페이스의 프로토콜에 맞는 데이터 송신 방법으로 보상부(131)로부터의 데이터(DATA')를 데이터 구동부(110)로 전송한다. 데이터 구동부(110)는 EPI 인터페이스를 통해 수신된 픽셀 데이터를 DAC에 입력하여, 픽셀 데이터를 데이터 전압(Vdata)으로 변환하여 출력한다.
센싱 오류 처리부(132)의 동작에 대하여 도 10 및 도 11을 결부하여 상세히 설명하기로 한다.
도 10은 UHD(Ultra-High-Definition) 해상도를 갖는 표시장치에서 16 픽셀 라인씩 제1 블록들과 제2 블록들이 분할되는 예를 개략적으로 보여 주는 도면이다.
도 10을 참조하면, UHD 해상도를 갖는 표시장치에서 제1 및 제2 그룹의 블록들 각각은 16 개의 픽셀라인들로 구획될 수 있다. 화면 전체에서 이웃한 이웃한 제1 블록과 제2 블록 간에 절대값으로 산출된 블록 센싱 데이터 평균값의 차이는 총 135 개(TBLOCK = 135) 얻어질 수 있다.
“AiAVERAGE”를 제1 그룹에 속한 제1-i(i는 자연수) 블록의 블록 센싱 데이터 평균이라 하고, “BiAVERAGE”를 제2 그룹에 속한 제2-i 블록의 블록 센싱 데이터 평균이라 할 때, 이웃한 블록들 간의 블록 센싱 데이터 평균값의 차이(Ci)는 아래와 같이 나타낼 수 있다.
C1 = |A1AVERAGE - B1AVERAGE|
C2 = |A2AVERAGE - B2AVERAGE|
...
C134 = |A134AVERAGE - B134AVERAGE|
C135 = |A135AVERAGE - B135AVERAGE|
도 11은 본 발명의 일 실시예에 따른 센싱 오류 처리를 보여 주는 순서도이다.
도 11을 참조하면, 센싱 오류 처리부(132)는 센싱 모드에서 픽셀별로 수신된 센서 데이터를 블록 단위로 합하고 그 결과를 해당 블록의 픽셀 수로 나누어 블록 센싱 데이터 평균값을 산출한다(S111 및 S112). 센싱 모드는 ON RF 모드일 수 있다. 센싱 오류 처리부(132)는 이웃한 제1 그룹의 한 개 블록과 제2 그룹의 한 개 블록 간에 블록 센싱 데이터 평균값들의 차이(Ci)를 절대값으로 계산한다(S113).
센싱 오류 처리부(132)는 이웃한 블록 간에 산출된 블록 센싱 데이터 평균값들의 차이(Ci)가 소정의 제1 임계값(TH1) 보다 클 때 레벨 시프터들(LSA, LSB) 간의 동기 문제로 인하여 픽셀과 센싱 데이터가 미스 매칭된 센싱 오류 블록을 검출한다(S114). 제1 임계값(TH1)은 블록들 간의 센싱 데이터 검증을 확인하는 실험 결과를 바탕으로 설정될 수 있다.
센싱 오류 처리부(132)는 센싱 오류 블록이 검출될 때 레벨 시프터들 간에 동기가 맞지 않은 것을 지시하는 플래그(FLAG)를 발생할 수 있다. 타이밍 콘트롤러(130)의 게이트 제어부(134)는 센싱 오류 처리부(132)로부터의 플래그(FLAG)에 응답하여 제1 및 제2 게이트 타이밍 제어신호(GCS1, GCS2)를 동기시켜 제1 및 제2 레벨 시프터(LSA, LSB)로 다시 전송할 수 있다. 또한, 센싱 오류 처리부(132)는 센싱 오류 블록이 검출될 때 타이밍 콘트롤러(130)를 리셋하거나 특정 레벨의 번트 신호(BDP)를 출력할 수 있다(S115).
보상부(131)는 센싱 오류 블록이 검출되지 않으면 센싱부(111)로부터 수신된 센싱 데이터를 바탕으로 픽셀 데이터를 변조하여 데이터 구동부(110)로 전송한다(S116).
도 12는 본 발명의 다른 실시예에 따른 센싱 오류 처리를 보여 주는 순서도이다.
도 12를 참조하면, 센싱 오류 처리부(132)는 센싱 모드에서 픽셀별로 수신된 센서 데이터를 블록 단위로 합하고 그 결과를 해당 블록의 픽셀 수로 나누어 블록 센싱 데이터 평균값을 산출한다(S121 및 S122). 센싱 모드는 ON RF 모드일 수 있다. 센싱 오류 처리부(132)는 이웃한 제1 그룹의 한 개 블록과 제2 그룹의 한 개 블록 간에 블록 센싱 데이터 평균값들의 차이(Ci)를 절대값으로 계산한다(S123).
센싱 오류 처리부(132)는 이웃한 블록 간에 산출된 블록 센싱 데이터 평균값들의 차이(Ci)가 소정의 제1 임계값(TH1) 보다 클 때 레벨 시프터들(LSA, LSB) 간의 동기 문제로 인하여 픽셀과 센싱 데이터가 미스 매칭된 센싱 오류 블록으로 카운트한다(S124). 센싱 오류 처리부(132)는 상기 센싱 오류 블록이 검출될 때 카운트값을 1만큼 증가시키고, 다음 이웃한 블록들에서 센싱 오류 블록이 검출될 때마다 센싱 오류 카운트값(COUNT)을 1씩 누적한다(S125).
센싱 오류 처리부(132)는 센싱 오류 카운트값(COUNT)을 제2 임계값(TH2)과 비교하여 센싱 오류 카운트값(COUNT)이 제2 임계값(TH2) 보다 클 때 최종적으로 센싱된 데이터에 오류가 있다는 것으로 판정한다(S126). 이 때, 센싱 오류 처리부(132)는 플래그(FLAG)를 발생할 수 있다. 센싱 오류 처리부(132)는 센싱 오류 블록이 검출될 때 타이밍 콘트롤러(130)를 리셋하거나 특정 레벨의 번트 신호(BDP)를 출력할 수 있다(S127). S122 내지 S126 단계는 제1 및 제2 그룹의 모든 블록들(A1~A135, B1~B135)에 대하여 반복 수행될 수 있다.
제2 임계값(TH2)은 블록들 간의 센싱 데이터 검증을 확인하는 실험 결과를 바탕으로 설정될 수 있다. 다른 실시예로, 제2 임계값(TH2)은 표시패널(100)의 배면에 접착된 갭 테이프(Gap tape) 개수로 설정될 수 있다.
도 13은 표시패널(100)에 접착된 갭 테이프(GTAPE)의 일 예를 보여 주는 도면이다.
도 13을 참조하면, 표시패널(100)에서 빛이 발광되는 방향의 반대면 예를 들어, 표시패널(100)의 배면에 복수의 갭 테이프(GTAPE)가 접착될 수 있다. 갭 테이프(GTAPE)는 표시패널(100)을 방열시킬 수 있는 금속 테이프일 수 있다.
갭 테이프(GTAPE)가 접착된 부분과 갭 테이프(GTAPE)가 접착되지 않은 부분에서 표시패널(100)의 온도 차이가 있을 수 있다. 픽셀 회로의 트랜지스터들은 온도에 따라 그 전류량이 달라질 수 있다. 그 결과, 화면에서 갭 테이프(GTAPE)가 접착된 부분의 블록과 그렇지 않은 블록에서 센싱 데이터 값이 달라질 수 있다. 이러한 블록별 센싱 데이터의 차이를 배제하고 레벨 시프터들 간의 동기가 맞지 않는 센싱 오류만 검출하기 위하여, 제2 임계값(TH2)이 갭 테이프(GTAPE)의 개수로 설정될 수 있다.
본 발명의 표시장치는 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위하여 노멀 구동 모드에서 매 프레임 기간마다 픽셀들에 픽셀 데이터와 블랙 데이터가 기입되므로 프레임 레이트의 두 배로 픽셀들이 구동되는 효과를 얻을 수 있다. 예를 들어, 입력 영상의 프레임 레이트가 120Hz일 때 픽셀들은 240Hz의 프레임 레이트로 구동된다. 이 방법은 전술한 바와 같이 두 개의 레벨 시프터를 이용하여 화면을 제1 그룹의 블록들과 제2 그룹의 블록들로 분할 구동하는 것이 바람직하다.
예를 들어, 제1-1 블록(A)을 담당하는 제1 시프트 레지스터(SR1)는 제1 레벨 시프터(LSA)로부터의 제1 게이트 타이밍 제어신호(GSC1)에 응답하여 제1 내지 제16 픽셀 라인들에 데이터 전압(Vdata)에 동기되는 스캔 신호(SCAN)의 펄스를 게이트 라인(1041)에 인가하여 픽셀들에 데이터 전압(Vdata)이 충전되게 한다. 이와 동시에, 제2 레벨 시프터(LSB)로부터의 제2 게이트 타이밍 제어 신호(GSC2)에 따라 제2-1 블록(B1)을 담당하는 제2 시프트 레지스터(SR2)에서 신호 전달부들의 제1 제어 노드(Q)가 충전된다. 이 때, 제2-1 블록(B1)에서 제17 내지 제32 픽셀 라인의 센싱 데이터가 전송 대기 상태이다.
제2-1 블록(B1)을 담당하는 제1 시프트 레지스터(SR1)는 제2 레벨 시프터(LSB)로부터의 제1 게이트 타이밍 제어신호(GSC1)에 응답하여 제17 내지 제32 개의 픽셀 라인들에 데이터 전압(Vdata)에 동기되는 스캔 신호(SCAN)의 펄스를 게이트 라인(1041)에 인가하여 그 픽셀들에 데이터 전압(Vdata)이 충전되게 한다. 이와 동시에, 제1 레벨 시프터(LSA)로부터의 제2 게이트 타이밍 제어 신호(GSC2)에 따라 제1-2 블록(A2)을 담당하는 제2 시프트 레지스터(SR2)의 제1 제어 노드(Q)가 충전된다. 이 때, 제1-2 블록(A2)에서 제33 내지 제48 픽셀 라인의 센싱 데이터가 전송 대기 상태이다.
도 14 및 도 15는 1 프레임 기간 내에서 시분할된 픽셀 데이터 어드레싱 기간(IDW)과 블랙 계조 삽입 기간(CMO)을 보여 주는 도면들이다.
도 14 및 도 15를 참조하면, 1 프레임 기간 내에서 픽셀 데이터 어드레싱 기간(IDW)의 시작 타이밍과 블랙 계조 삽입 기간(CMO)의 시작 타이밍 간의 시간 차이에 의해 픽셀들(PXL)의 발광 듀티(duty)가 결정된다.
타이밍 콘트롤러(130)는 픽셀 데이터 어드레싱 기간(IDW)과 블랙 계조 삽입 기간(CMO)의 타이밍을 제어할 수 있다. 예를 들어, 픽셀 데이터 어드레싱 기간(IDW)의 시작 타이밍과 블랙 계조 삽입 기간(CMO)의 시작 타이밍은 게이트 타이밍 제어 신호(GSC1, GSC2)의 스타트 신호에 의해 제어될 수 있다.
데이터 구동부(110)는 픽셀 데이터 어드레싱 기간(IDW) 동안 타이밍 콘트롤러(130)로부터의 픽셀 데이터 또는 센싱용 데이터를 데이터 전압(Vdata)으로 변환한다. 데이터 구동부(110)는 블랙 계조 삽입 기간(CMO) 동안 타이밍 콘트롤러(130)로부터의 블랙 계조 데이터를 블랙 계조 전압(Vblack)으로 변환한다. 게이트 구동부(120)는 도 14에 도시된 바와 같이 데이터 전압(Vdata)에 동시되는 스캔 신호(SCAN)의 제1 펄스를 출력한 후에 블랙 계조 전압(Vblack)과 동기되는 제2 펄스를 출력한다.
픽셀 데이터 어드레싱 기간(IDW) 동안, 스캔 신호(SCAN1~SCAN10)의 펄스는 1 픽셀 라인씩 순차적으로 시프트된다. 따라서, 이 스캔 신호(SCAN1~SCAN10)에 의해 픽셀 데이터 어드레싱 기간(IDW) 동안 1 픽셀 라인씩 픽셀들에 데이터 전압(Vdata)이 순차적으로 충전된다.
블랙 계조 삽입 기간(CMO) 동안 스캔 신호(SCAN1~SCAN10)의 펄스는 복수 개의 픽셀 라인 단위로 시프트된다. 따라서, 블랙 계조 전압(Vblack)은 복수 개의 픽셀 라인들에 배치된 픽셀들에 동시에 인가된 후, 다음 복수 개의 픽셀 라인들에 배치된 픽셀들에 동시에 인가된다.
블록 분할 구동 방식의 일 예에서, 제1-1 블록(A1)의 제1 내지 제4 픽셀 라인들에 데이터 전압(Vdata)이 1 픽셀 라인씩 픽셀들에 순차적으로 충전된 후, 제2-1 블록(B1)에 배치된 제1 내지 제8 픽셀 라인들에 블랙 계조 전압(Vdata)이 동시에 인가될 수 있다. 이어서, 제1-1 블록(A1)의 제5 내지 제8 픽셀 라인들에 데이터 전압(Vdata)이 1 픽셀 라인씩 픽셀들에 순차적으로 충전된 후, 제2-1 블록(B1)에 배치된 제9 내지 제16 픽셀 라인들에 블랙 계조 전압(Vdata)이 동시에 인가될 수 있다.
도 16은 픽셀 데이터 어드레싱 기간(IDW)과 블랙 계조 삽입 기간(CMO) 동안 게이트 신호를 보여 주는 파형도이다. 도 16에 도시된 바와 같이, 픽셀 데이터 어드레싱 기간(IDW)은 데이터 전압(Vdata)이 픽셀들에 충전되는 프로그래밍 기간(Tp)과, 픽셀들이 구동되는 발광 기간(Te)으로 나뉘어질 수 있다.
도 17a 내지 도 17c는 픽셀 데이터 어드레싱 기간(IDW)과 블랙 계조 삽입 기간(CMO)에 픽셀 회로의 동작을 보여 주는 회로도들이다.
도 17a를 참조하면, 픽셀 회로의 제1 스위치 소자(M1)는 프로그래밍 기간(Tp)에 스캔 신호(SCAN)의 제1 펄스에 따라 턴-온되어 제1 노드(n1)에 픽셀 데이터(RGB)의 데이터 전압(Vdata)을 공급한다. 이와 동시에 제2 스위치 소자(M2)는 프로그래밍 기간(Tp)에 센싱 신호의 펄스에 따라 턴-온 되어 제2 노드(n2)에 기준 전압(Vref)을 공급한다. 데이터 전압(Vdata)은 센싱 모드에서 센싱용 데이터 전압이고, 노멀 구동 모드에서 픽셀 데이터의 데이터 전압이다.
도 17b를 참조하면, 픽셀 회로의 제1 및 제2 스위치 소자(M1, M2)는 발광 기간(Te)이 턴-오프된다. 발광 기간(Te) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다.
도 17c를 참조하면, 픽셀 회로의 제1 스위치 소자(M1)는 블랙 계조 삽입 기간(CMO)에 발생되는 스캔 신호(SCAN)의 제2 펄스에 따라 턴-온되어 제1 노드(n1)에 블랙 계조 전압(Vblak)을 인가한다. 제2 스위치 소자(M2)는 블랙 계조 삽입 기간(CMO) 동안 턴-오프 상태를 유지한다. 블랙 계조 삽입 기간(CMO) 동안 제1 노드(n1)와 제2 노드(n2) 간의 전압(Vgs)은 구동 소자(DT)의 문턱전압 보다 작기 때문에, 구동 소자(DT)가 턴-오프되어 발광 소자(OLED)가 소등된다.
본 발명의 다른 실시예에 따른 표시장치는 도 18 및 도 19에 도시된 바와 같이 하나의 레벨 시프터(140)를 이용하여 화면 전체의 게이트 라인들에 게이트 신호(SCAN, SENSE)를 인가할 수 있다.
도 20은 레벨 시프터의 특정 핀으로부터 출력되는 시프트 클럭에 의해 게이트 신호가 인가되는 픽셀 라인들을 보여 주는 도면이다.
도 20을 참조하면, 레벨 시프터(140)는 제1 게이트 타이밍 제어신호(GSC1)를 제1 시프트 레지스터(SR1)에 인가하고, 제2 게이트 타이밍 제어신호(GSC2)를 제2 시프트 레지스터(SR2)에 인가한다. 제1 시프트 레지스터(SR1)는 제1 게이트 타이밍 제어신호(GSC1)에 응답하여 스캔 신호(SCAN)를 픽셀 어레이(AA)의 게이트 라인들(1041)에 순차적으로 인가한다. 제2 시프트 레지스터(SR2)는 제2 게이트 타이밍 제어신호(GSC2)에 응답하여 스캔 신호(SCAN)를 픽셀 어레이(AA)의 게이트 라인들(1042)에 순차적으로 인가한다.
레벨 시프터(140)는 8상 시프트 클럭을 출력할 수 있다. 만약, 레벨 시프터(140)로부터 출력되는 시프트 클럭들 중 어느 하나라도 위상이 틀어지면, 위상이 틀어진 시프트 클럭이 인가되는 픽셀 라인들로부터 얻어지는 센싱 데이터가 망실되거나 픽셀 라인 단위로 시프트될 수 있다.
예를 들어, 8상 시프트 클럭에서 제8 시프트 클럭에 따라 게이트 신호가 인가되는 픽셀 라인들은 도 18의 예에서 8 픽셀 라인 간격으로 이격된 제8 픽셀 라인, 제16 픽셀 라인,… 제2160 픽셀 라인 등이다. 8상 시프트 클럭의 경우, 제8 시프트 클럭은 제1 및 제2 시프트 레지스터에서 8의 배수 번째 신호 전달부들에 공통으로 입력된다. 8의 배수 번째 신호 전달부들은 8 픽셀 라인 간격으로 이격된 픽셀 라인들의 게이트 라인들에 연결되어 그 게이트 라인들에 시프트 클럭이 입력될 때 게이트 신호(SCAN, SENSE)를 인가한다. 따라서, 제8 시프트 클럭의 위상이 틀어지면 8 라인 간격마다 픽셀 라인들로부터 센싱 타이밍이 어긋나게 되어 그 픽셀 라인들로부터 얻어지는 센싱 데이터가 부정확하게 된다.
본 발명은 픽셀 어레이(AA)의 일부 픽셀 라인들로부터 얻어진 센싱 데이터와, 픽셀 어레이(AA)의 모든 픽셀 라인들로부터 얻어진 센싱 데이터를 비교한 결과를 바탕으로 센싱 오류를 판정할 수 있다. 여기서, 픽셀 어레이(AA)의 일부 픽셀 라인들로부터 얻어진 센싱 데이터는 레벨 시프터(140)의 특정 핀으로부터 출력되는 시프트 클럭에 따라 게이트 신호(SCAN, SENSE)가 인가되는 픽셀 라인들이다. 이러한 픽셀 라인들은 시프트 클럭의 위상 시프트 주기에 대응하는 픽셀 라인들의 간격만큼 픽셀 어레이(AA) 상에서 등간격으로 이격되어 있다.
타이밍 콘트롤러(130)의 센싱 오류 처리부(132)는 픽셀 어레이(AA)에서 등간격으로 이격된 픽셀 라인들로부터 얻어진 센싱 데이터들을 더하고 그 합의 평균을 계산한다. 여기서, 등간격으로 이격된 픽셀 라인들은 N(N은 2 이상의 자연수) 시프트 클럭의 경우, N 간격으로 이격된 픽셀 라인들일 수 있다. 센싱 오류 처리부(132)는 픽셀 어레이(AA)의 모든 픽셀 라인들로부터 얻어진 센싱 데이터들을 더하고 그 합의 평균을 계산한다. 이하에서, 등간격으로 이격된 픽셀 라인들로부터 얻어진 센싱 데이터들의 평균 값을 “등간격 센싱 데이터 평균값”이라 하고, 픽셀 어레이(AA)의 모든 픽셀 라인들로부터 얻어진 센싱 데이터들의 평균값을 “전체 센싱 데이터 평균값”이라 한다.
센싱 오류 처리부(132)는 등간격 센싱 데이터 평균값을 전체 센싱 데이터 평균값과 소정의 임계값의 합을 비교하여 등간격 센싱 데이터 평균값이 더 크면 센싱 오류가 발생된 것으로 판단한다. 임계값은 센싱 데이터 검증을 확인하는 실험 결과를 바탕으로 설정될 수 있다. 센싱 오류 처리부(132)는 센싱 오류가 검출될 때 타이밍 콘트롤러(130)를 리셋하여 화질 불량이 화면 상에서 보이지 않도록 하고 화면을 복원하거나 특정 레벨의 번트 신호(BDP)를 출력하여 호스트 시스템(210)의 메인 전원부 출력을 차단할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 센싱 오류 처리를 보여 주는 순서도이다.
도 21을 참조하면, 센싱 오류 처리부(132)는 센싱 모드에서 등간격 센싱 데이터 평균값(LAVERAGE)을 전체 센싱 데이터 평균값(TAVERAGE)를 계산하고, 등간격 센싱 데이터 평균값(LAVERAGE)을 전체 센싱 데이터 평균값(TAVERAGE)과 임계값(TH)의 합과 비교한다(S121 및 S122). 센싱 모드는 ON RF 모드일 수 있다.
센싱 오류 처리부(132)는 센싱 모드에서 등간격 센싱 데이터 평균값(LAVERAGE)이 전체 센싱 데이터 평균값(TAVERAGE)과 임계값(TH)의 합 보다 크면, 센싱 오류로 판정한다(S123).
센싱 오류 처리부(132)는 센싱 오류가 검출될 때 플래그(Flag)를 발생할 수 있다. 게이트 제어부(134)는 센싱 오류 처리부(132)로부터의 플래그에 응답하여 제1 및 제2 게이트 타이밍 제어신호(GCS1, GCS2)를 동기시켜 레벨 시프터(140)로 다시 전송할 수 있다. 센싱 오류 처리부(132)는 센싱 오류가 검출될 때 타이밍 콘트롤러(130)를 리셋하거나 특정 레벨의 번트 신호(BDP)를 출력할 수 있다(S124).
보상부(131)는 센싱 오류가 검출되지 않으면 센싱부(111)로부터 수신된 센싱 데이터를 바탕으로 픽셀 데이터를 변조하여 데이터 구동부(110)로 전송한다(S125).
도 22는 호스트 시스템(210), 타이밍 콘트롤러(130) 및 전원부(220) 간에 전송되는 신호와 전원을 보여 주는 도면이다.
도 22를 참조하면, 호스트 시스템(210)은 전원 전압(VDD), 픽셀 구동 전압(EVDD) 및 EVDD ON 신호를 출력한다. 전원 전압(VDD)은 전원부(220)에 입력된다.
전원부(220)는 호스트 시스템(210)으로부터의 전원 전압(VDD)에 따라 구동되기 시작하여 EVDD ON 신호가 입력될 때 미리 설정된 파워 온 시퀀스(power on sequence)에 따라 감마 기준 전압, 게이트 온 전압(VGH). 게이트 오프 전압(VGLL), 저전위 전원 전압(VSS), 기준 전압(Vref), IC 구동 전압(Vcc) 등의 직류 전압을 순차적으로 출력한다.
ON RF 모드에서, 타이밍 콘트롤러(130)는 픽셀 어레이(AA)의 모든 픽셀들에 대한 센싱 데이터가 수신되면 센싱 완료 신호(On RF Done, ORD)를 호스트 시스템(200)으로 전송된다. 호스트 시스템(200)은 도 24 및 도 25에 도시된 바와 같이 파워 온 시퀀스 직후에 센싱 완료 신호(ORD)의 하이 레벨 전압에 응답하여 영상의 픽셀 데이터(DATA)와 그와 동기되는 타이밍 신호를 타이밍 콘트롤러(130)로 전송하기 시작한다.
타이밍 콘트롤러(130)는 전술한 실시예들과 같이 센싱 오류가 반복 검출될 때 호스트 시스템(210)에 번트 신호(BDP)를 인가하여 픽셀 구동 전압(EVDD)을 차단할 수 있다.
도 23은 센싱 모드에서 센싱 오류가 검출될 때 타이밍 콘트롤러의 리셋 처리와 전원 차단 처리를 보여 주는 흐름도이다. 도 24는 타이밍 콘트롤러의 리셋후 ON RF 모드의 센싱 결과를 반영하여 노멀 구동 모드에서 픽셀들이 정상적으로 구동되는 예를 보여 주는 파형도이다. 도 25는 ON RF 모드에서 반복적인 센싱 오류가 검출될 때 픽셀 구동 전압이 차단되고 파워 오프 시퀀스가 진행되는 예를 보여 주는 파형도이다.
도 23 내지 도 25를 참조하면, 센싱 오류 처리부(132)는 센싱 모드(ON RF)에서 1차 센싱 오류가 검출될 때(S231, S232, 및 S233), 타이밍 콘트롤러(130)를 리셋하여 2차 센싱을 실시한다(S234 및 S235).
1차 센싱 결과, 센싱 오류가 검출되지 않으면, 타이밍 콘트롤러(130)는 도 24에 도시된 바와 같이 센싱 완료 신호(ORD)를 호스트 시스템(210)으로 전송하여 입력 영상의 픽셀 데이터(Video data)를 수신한다. 타이밍 콘트롤러(130)는 호스트 시스템(210)으로부터 입력된 픽셀 데이터를 센싱 데이터에 따라 업데이트된 보상값으로 변조하여 데이터 구동부(110)로 전송한다(S238).
2차 센싱 결과, 센싱 오류가 검출될 때 센싱 오류 처리부(132)는 특정 레벨의 번트 신호(BDP)를 호스트 시스템으로 전송하여 픽셀 구동 전압(EVDD)을 차단한다(S236 및 S237). 이 때, 호스트 시스템(EVDD)은 픽셀 구동 전압(EVDD)의 출력을 멈추고, 도 25에 도시된 바와 같이 타이밍 콘트롤러(130)로부터 센싱 완료 신호(ORD)가 수신되지 않기 때문에 입력 영상의 데이터를 타이밍 콘트롤러(130)로 전송하지 않는다. 이렇게 센싱 오류가 반복될 때, 전원부(220)는 로우 레벨로 반전된 EVDD ON 신호에 응답하여 미리 설정된 파워 오프 시퀀스(power off sequence)를 따라 출력을 멈춘다.
2차 센싱 결과, 센싱 오류가 검출되지 않으면, 타이밍 콘트롤러(130)는 센싱 완료 신호(ORD)를 호스트 시스템(210)으로 전송하여 입력 영상의 픽셀 데이터(Video data)를 수신한다. 타이밍 콘트롤러(130)는 호스트 시스템(210)으로부터 입력된 픽셀 데이터를 센싱 데이터에 따라 업데이트된 보상값으로 변조하여 데이터 구동부(110)로 전송한다(S238).
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널 110: 데이터 구동부
120: 게이트 구동부 130: 타이밍 콘트롤러
111: 센싱부 131: 보상부
132: 센싱 오류 처리부 133: 픽셀 데이터 수신부
134: 게이트 제어부 135: 센싱 데이터 수신부
136: 데이터 송신부 140: 레벨 시프터
210: 호스트 시스템 220: 전원부
LSA: 제1 레벨 시프터 LSB: 제2 레벨 시프터
SR1: 제1 시프트 레지스터 SR2: 제2 시프트 레지스터

Claims (20)

  1. 복수의 데이터 라인들, 복수의 게이트 라인들, 및 상기 데이터 라인들과 상기 게이트 라인들에 연결되고 픽셀들이 배치된 복수의 픽셀 라인들을 포함한 표시패널;
    상기 픽셀들 각각의 전기적 특성을 센싱하는 센싱부;
    상기 센싱부로부터의 센싱 데이터를 바탕으로 상기 픽셀들에 기입될 픽셀 데이터를 변조하는 보상부, 상기 센싱 데이터를 분석하여 센싱 오류를 검출하는 센싱 오류 처리부, 및 게이트 타이밍 제어 신호를 출력하는 게이트 제어부를 포함한 타이밍 콘트롤러;
    상기 게이트 타이밍 제어신호의 전압을 변환하는 레벨 시프터; 및
    상기 게이트 타이밍 제어신호를 입력 받아 게이트 신호를 상기 게이트 라인들에 공급하는 게이트 구동부를 포함하고,
    상기 센싱 오류 처리부는,
    상기 센싱 오류가 검출될 때 상기 타이밍 콘트롤러를 리셋하는 표시장치.
  2. 제 1 항에 있어서,
    상기 픽셀들 각각은 픽셀 구동 전압, 저전위 전원 전압, 기준 전압, 데이터 전압, 및 상기 게이트 신호를 공급 받고,
    상기 픽셀들 각각은,
    발광 소자; 및
    상기 발광 소자를 구동하는 구동 소자를 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 센싱 오류 처리부는,
    상기 센싱 오류가 반복 검출될 때 특정 레벨의 번트 신호를 출력하는 상기 표시장치.
  4. 제 3 항에 있어서,
    상기 표시패널에서 상기 픽셀 구동 전압과 상기 저전위 전원 전압의 단락이 센싱될 때 상기 번트 신호를 출력하는 단락 감지부를 더 포함하는 표시장치.
  5. 제 2 항에 있어서,
    상기 게이트 신호는 스캔 신호와 센싱 신호를 포함하고,
    상기 픽셀 구동 전압이 상기 구동 소자의 제1 전극에 인가되고, 상기 구동 소자의 제2 전극에 상기 발광 소자의 애노드 전극이 연결되고, 상기 저전위 전원 전압이 상기 발광 소자의 캐소드 전극에 인가되며,
    상기 픽셀들 각각은,
    상기 스캔 신호의 펄스에 응답하여 상기 데이터 전압을 상기 구동 소자의 게이트 전극에 인가하는 제1 스위치 소자;
    상기 센싱 신호의 펄스에 응답하여 상기 기준 전압이 인가되는 센싱 라인을 상기 구동 소자의 제2 전극에 연결하는 제2 스위치 소자; 및
    상기 구동 소자의 게이트 전극과 상기 구동 소자의 제2 전극 사이에 커패시터를 더 포함하는 표시장치.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 타이밍 콘트롤러에 픽셀 데이터를 전송하고, 상기 픽셀 구동 전압을 출력하는 호스트 시스템을 더 포함하고,
    상기 호스트 시스템은 상기 번트 신호에 응답하여 상기 픽셀 구동 전압의 출력을 차단하는 표시장치.
  7. 제 2 항에 있어서,
    상기 게이트 신호의 전압, 감마 기준 전압, 상기 저전위 전원 전압, 및 상기 타이밍 콘트롤러를 구동시키는 IC 구동 전압을 출력하는 전원부; 및
    상기 타이밍 콘트롤러로부터 픽셀 데이터를 입력 받아 상기 픽셀 데이터를 상기 감마 기준 전압으로부터 분압된 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부를 더 포함하고,
    상기 센싱 오류 처리부는,
    상기 IC 구동 전압을 일시적으로 차단하여 상기 타이밍 콘트롤러를 리셋시키는 표시장치.
  8. 제 1 항에 있어서,
    상기 센싱 오류 처리부는,
    상기 센싱 오류가 검출될 때 플래그 신호를 출력하고,
    상기 게이트 제어부는,
    상기 플래그 신호에 응답하여 상기 게이트 타이밍 제어신호를 다시 출력하는 표시장치.
  9. 제 5 항에 있어서,
    상기 게이트 제어부는,
    제1 및 제2 게이트 타이밍 제어신호를 출력하고,
    상기 레벨 시프터는,
    상기 제1 게이트 타이밍 제어신호의 전압을 변환하는 제1 레벨 시프터; 및
    상기 제2 게이트 타이밍 제어신호의 전압을 변환하는 제2 레벨 시프터를 포함하고,
    상기 게이트 구동부는,
    상기 제1 게이트 타이밍 제어신호를 입력받아 상기 스캔 신호를 출력하는 제1 시프트 레지스터; 및
    상기 제2 게이트 타이밍 제어신호를 입력받아 상기 스캔 신호를 출력하는 제2 시프트 레지스터를 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 표시패널의 화면은,
    복수의 제1 블록들로 나뉘어진 제1 그룹; 및
    복수의 제2 블록들로 나뉘어진 제2 그룹을 포함하고,
    상기 제1 블록들과 상기 제2 블록들은 하나의 블록 간격으로 교번 배치되고,
    상기 제1 레벨 시프터는,
    상기 제1 블록들의 게이트 라인들에 연결된 상기 제1 및 제2 시프트 레지스터에 상기 제1 및 제2 게이트 타이밍 제어신호를 인가하고,
    상기 제2 레벨 시프터는,
    상기 제2 블록들의 게이트 라인들에 연결된 상기 제1 및 제2 시프트 레지스터에 상기 제1 및 제2 게이트 타이밍 제어신호를 인가하는 표시장치.
  11. 제 1 항에 있어서,
    상기 타이밍 콘트롤러로부터 센싱 완료 신호가 수신될 때 픽셀 데이터를 상기 타이밍 콘트롤러에 전송하는 호스트 시스템을 더 포함하고,
    상기 타이밍 콘트롤러는 리셋 후 또는 상기 픽셀들의 2차 센싱 후에 상기 센싱 완료 신호를 상기 호스트 시스템으로 전송하는 표시장치.
  12. 표시패널의 픽셀들 각각에 대하여 상기 픽셀들의 전기적 특성을 센싱하는 단계;
    상기 센싱 데이터를 분석하여 센싱 오류를 검출하는 단계; 및
    상기 센싱 오류가 검출될 때 상기 표시패널을 구동하는 표시패널 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 리셋하는 단계를 포함하는 표시장치의 구동 방법.
  13. 제 12 항에 있어서,
    상기 픽셀들의 전기적 특성을 센싱하는 단계는,
    상기 표시장치에 전원이 인가되기 시작한 직후에 상기 픽셀들을 센싱하는 단계를 포함하는 표시장치의 구동 방법.
  14. 제 12 항에 있어서,
    상기 픽셀들의 전기적 특성을 센싱하는 단계는,
    상기 표시패널의 화면을 복수의 제1 블록들로 나뉘어진 제1 그룹과, 복수의 제2 블록들로 나뉘어진 제2 그룹으로 분할하여 상기 픽셀들을 센싱하는 단계;
    이웃한 제1 및 제2 블록들에서 상기 제1 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균을 계산하고, 상기 제2 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균을 계산하는 단계;
    상기 제1 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균값과, 상기 제2 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균값의 차이를 계산하고, 상기 차이를 제1 임계값과 비교하는 단계; 및
    상기 차이가 상기 제1 임계값 보다 클 때 상기 센싱 오류로 판단하는 단계를 포함하는 표시장치의 구동 방법.
  15. 제 12 항에 있어서,
    상기 픽셀들의 전기적 특성을 센싱하는 단계는,
    상기 표시패널의 화면을 복수의 제1 블록들로 나뉘어진 제1 그룹과, 복수의 제2 블록들로 나뉘어진 제2 그룹으로 분할하여 상기 픽셀들을 센싱하는 단계;
    이웃한 제1 및 제2 블록들에서 상기 제1 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균을 계산하고, 상기 제2 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균을 계산하는 단계;
    상기 제1 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균값과, 상기 제2 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균값의 차이를 계산하고, 상기 차이를 제1 임계값과 비교하는 단계; 및
    상기 차이가 상기 제1 임계값 보다 클 때 카운트값을 1만큼 증가시키고, 다음 이웃한 블록들에서 제1 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균값과, 제2 블록의 픽셀들로부터 얻어진 센싱 데이터들의 평균값의 차이가 상기 제1 임계값 보다 클 때마다 상기 카운트값을 1씩 누적하는 단계; 및
    누적된 상기 카운트값이 제2 임계값 보다 클 때 상기 센싱 오류로 판단하는 단계를 포함하는 표시장치의 구동 방법.
  16. 제 15 항에 있어서,
    상기 제2 임계값을 상기 표시패널에 접착된 갭 테이블들의 개수로 설정하는 단계를 더 포함하는 표시장치의 구동 방법.
  17. 제 12 항에 있어서,
    표시패널의 픽셀들 각각에 대하여 상기 픽셀들의 전기적 특성을 센싱하는 단계는,
    상기 표시패널에서 등간격으로 이격된 픽셀 라인들에 배치된 픽셀들의 전기적 특징을 센싱하는 단계를 포함하는 표시장치의 구동 방법.
  18. 제 17 항에 있어서,
    상기 센싱 데이터를 분석하여 센싱 오류를 검출하는 단계는,
    상기 등간격으로 이격된 픽셀 라인들로부터 얻어진 센싱 데이터들의 평균값과, 상기 표시패널의 모든 픽셀 라인들로부터 얻어진 센싱 데이터들의 평균값을 계산하는 단계; 및
    상기 상기 등간격으로 이격된 픽셀 라인들로부터 얻어진 센싱 데이터들의 평균값이 상기 표시패널의 모든 픽셀 라인들로부터 얻어진 센싱 데이터들의 평균값과 미리 설정된 임계값의 합 보다 클 때 상기 센싱 오류로 판단하는 단계를 포함하는 표시장치의 구동 방법.
  19. 제 12 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 센싱 오류가 검출될 때 플래그 신호를 출력하는 단계; 및
    상기 플래그 신호에 응답하여 상기 표시패널의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 제어하는 게이트 타이밍 제어신호를 다시 출력하는 단계를 더 포함하는 표시장치의 구동 방법.
  20. 제 12 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 센싱 오류가 반복 검출될 때 상기 픽셀들에 인가되는 픽셀 구동 전압을 차단하는 단계를 더 포함하는 표시장치의 구동 방법.
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