KR20220032036A - 발광 소자 및 표시 장치 - Google Patents

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light
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테츠오 미나미
준이치 야마시타
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소니그룹주식회사
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Abstract

본 발명은 인접하는 화소로부터의 영향을 받기 어려운 구성, 구조를 갖는 발광 소자를 제공한다.
발광 소자는, 발광부 및 발광부를 구동하기 위한 구동 회로를 구비하고 있고, 구동 회로는, 적어도, 구동 트랜지스터(TR1), 화상 신호 기록 트랜지스터(TR2), 및 용량부(C0)로 구성되어 있고, 구동 회로는, 제1의 방향으로 늘어나는 전류 공급선(CSL) 및 주사선(SCL) 및 제2의 방향으로 늘어나는 데이터선(DTL)에 접속되어 있고, 전류 공급선(CSL) 및 주사선(SCL)은, 제1 층간절연층(21)상에 형성되어 있고, 제1 층간절연층(21), 전류 공급선(CSL) 및 주사선(SCL)은, 제2 층간절연층(22, 23)에 의해 덮여 있고, 데이터선(DTL)은, 제2 층간절연층(23)상에 형성되어 있고, 하나의 발광 소자와, 제2의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층(22)에는, 제1의 방향으로 늘어나는 실드벽(41)이 마련되어 있다.

Description

발광 소자 및 표시 장치{LIGHT-EMITTING ELEMENT AND DISPLAY DEVICE}
본 발명은 2012년 11월 19일 일본특허출원 제 2012-253015호로 출원한 우선권을 참고로 하며, 발광 소자 및 표시 장치에 관한 것이다.
근래, 액정 표시 장치에 대신하는 표시 장치로서, 유기 일렉트로루미네선스 소자(이하, 단지, 「유기 EL 소자」라고 약칭함)를 이용한 유기 일렉트로루미네선스 표시 장치(이하, 단지, 「유기 EL 표시 장치」라고 약칭함)가 주목받고 있다. 유기 EL 표시 장치는, 자발광형이고, 소비 전력이 낮다는 특성을 갖고 있고, 또한, 고정밀도의 고속 비디오 신호에 대해서도 충분한 응답성을 갖는 것이라고 생각되고 있고, 실용화로 이루기 위한 개발, 상품화가 예의 진행되고 있다.
유기 EL 표시 장치는, 발광부(ELP) 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비한 발광 소자를 복수 갖는다. 즉, 복수의 발광 소자는, 제1의 방향으로 N 열 및 제1의 방향과는 다른 제2의 방향으로 M행, 2차원 매트릭스형상으로 배열되어 있다. 유기 EL 표시 장치의 회로도를 도 1에 도시하고, 예를 들면, 2개의 트랜지스터 및 하나의 용량부로 구성된 구동 회로를 구비한 발광 소자의 등가 회로도를 도 2에 도시한다. 여기서, 구동 회로는 구동 트랜지스터(TR1), 화상 신호 기록 트랜지스터(TR2) 및 용량부(C0)로 구성되어 있고, 전류 공급선(CSL), 주사선(SCL) 및 신호선(DTL)에 접속되어 있다. 유기 EL 표시 장치에서의 홀수 행에 위치하는 구동 회로를 구성하는 트랜지스터(TR1, TR2)와, 짝수 행에 위치하는 구동 회로를 구성하는 트랜지스터(TR1, TR2)는, 제1의 방향으로 늘어나는 축선에 대칭으로 배치되어 있다. 즉, 구동 회로는, 홀수 행과 짝수 행으로, 교대로 상하를 반전시켜서 배치되어 있고, 이와 같은 배치를 채용함으로써, 구동 회로 전체의 면적의 축소화를 도모할 수 있다.
특허 문헌 1 : 일본 특개2006-030635
상술한 바와 같이, 종래의 구동 회로에서, 도 35에 도시하는 바와 같이, 구동 회로를 홀수 행과 짝수 행에서 교대로 상하를 반전시켜서 배치하는 경우, 이하에 설명하는 문제가 생길 우려가 있다. 즉, 제2의 방향에 따라 인접하는 화소 사이의 기생 용량이 홀수 행과 짝수 행에서 다르다. 예를 들면, 「m」를 홀수로 하고, 제(m-1)행 째에 위치하는 구동 회로를 구성하는 구동 트랜지스터(TR1_m-1)의 게이트 전극과, 제m행 째에 위치하는 구동 회로를 구성하는 용량부(C0_m) 사이의 커플링에 기인한 기생 용량을 PCm로 한다. 또한, 제m행 째에 위치하는 구동 회로를 구성하는 구동 트랜지스터(TR1_m)의 게이트 전극과, 제(m+1)행 째에 위치하는 구동 회로를 구성하는 용량부(C0_m+1) 사이의 커플링에 기인한 기생 용량을 PCm+1로 한다. 그러면, 기생 용량(PCm)의 값과 기생 용량(PCm+1)의 값은 다르다. 구체적으로는, 기생 용량(PCm+1)>기생 용량(PCm)이다.
유기 EL 표시 장치에서 화상을 표시하는 경우, 구동 트랜지스터(TR1)에서의 부트스트랩 현상을 응용하고, 표시해야 할 휘도에 응하여 발광부(ELP)에 전류를 흘린다. 유기 EL 표시 장치의 위로부터 아래를 향하여 화상 표시를 행하는 경우(즉, m의 값이 증가하는 방향에서 화상 표시를 행하는 경우), 기생 용량에 의존하여, 구동 트랜지스터(TR1)의 게이트 전극의 전위 상승량이 변동한다. 즉, 예를 들면, 제(m-1)행 째에 위치하는 구동 회로를 포함하는 화소와, 제m행 째에 위치하는 구동 회로를 포함하는 화소와, 제(m+1)행 째에 위치하는 구동 회로를 포함하는 화소에 있어서, 같은 휘도의 화상을 표시하는 경우에 있어서, 제(m-1)행 째에 위치하는 구동 회로를 구성하는 구동 트랜지스터(TR1_m-1)의 게이트 전극의 전위 상승량과, 제m행 째에 위치하는 구동 회로를 구성하는 구동 트랜지스터(TR1_m)의 게이트 전극의 전위 상승량이, 기생 용량(PCm, PCm+1)이 상위하기 때문에 달라져 버린다. 그 결과, 표시 장치에서는, 홀수 행과 짝수 행에서 휘도가 달라져 버려, 줄무늬 모양의 얼룩이 시인되고 또한, 해상도가 마치 반분 된 것처럼 화상이 관찰되는 경우가 있다.
구동 회로를 홀수 행과 짝수 행에서 상하를 반전시키지 않고 배치한 경우에서도, 인접하는 화소로부터의 커플링을 받아, 의도하지 않은 휘도로 화소가 발광하거나, 유니포머티(uniformity)가 저하될 우려가 있고, 경우에 따라서는, 인접하는 신호선(DTL)으로부터의 커플링을 받고 유니포머티가 저하될 우려가 있다.
일본 특개2006-030635에는, 용량부의 주변에, 주사선 및 신호선에 대해 전계 실드가 되는 금속 패턴이 배치된 표시 장치의 발명이 개시되어 있는데, 이와 같은 금속 패턴으로는, 상술한 문제를 충분히 해결하는 것은 곤란하다.
따라서 본 개시된 목적은, 인접하는 화소로부터의 영향을 받기 어려운 구성, 구조를 갖는 발광 소자 및 이러한 발광 소자를 구비한 표시 장치를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시된 제1의 양태에 관한 발광 소자는, 발광부 및 발광부를 구동하기 위한 구동 회로를 구비하고 있고, 구동 회로는, 적어도,
(A) 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한 구동 트랜지스터,
(B) 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한 화상 신호 기록 트랜지스터 및
(C) 용량부로 구성되어 있고, 구동 트랜지스터에서,
(A-1) 한쪽의 소스/드레인 영역은, 제1의 방향으로 늘어나는 전류 공급선에 접속되어 있고,
(A-2) 다른쪽의 소스/드레인 영역은, 발광부에 접속되고, 또한, 용량부의 일단에 접속되어 있고,
(A-3) 게이트 전극은, 화상 신호 기록 트랜지스터의 다른쪽의 소스/드레인 영역에 접속되고, 또한, 용량부의 타단에 접속되어 있고, 화상 신호 기록 트랜지스터에서,
(B-1) 한쪽의 소스/드레인 영역은, 제1의 방향과는 다른 제2의 방향으로 늘어나는 데이터선에 접속되어 있고,
(B-2) 게이트 전극은, 제1의 방향으로 늘어나는 주사선에 접속되어 있고,
구동 트랜지스터, 화상 신호 기록 트랜지스터 및 용량부는, 제1 층간절연층에 의해 덮여 있고,
전류 공급선 및 주사선은, 제1 층간절연층상에 형성되어 있고,
제1 층간절연층, 전류 공급선 및 주사선은, 제2 층간절연층에 의해 덮여 있고,
데이터선은, 제2 층간절연층상에 형성되어 있고,
하나의 발광 소자와, 제2의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는, 제1의 방향으로 늘어나는 실드벽이 마련되어 있다. 또한, 후술하는 바와 같이, 제2 층간절연층이, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 갖는 경우, 실드벽은, 제2 층간절연층·하층 내에 마련되어 있어도 좋고, 제2 층간절연층·상층 내에 마련되어 있어도 좋고, 제2 층간절연층·하층 내 및 제2 층간절연층·상층 내에 마련되어 있어도 좋다.
상기한 목적을 달성하기 위한 본 개시된 제2의 양태에 관한 발광 소자는, 발광부 및 발광부를 구동하기 위한 구동 회로를 구비하고 있고,
하나의 발광 소자와, 그 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 실드벽이 마련되어 있고,
실드벽은, 복수의 주상(柱狀)의 도체부가 이간하여 배열되어 이루어지고,
도체부의 축선(軸線) 방향에서 실드벽을 바라본 때, 복수의 주상의 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있다.
상기한 목적을 달성하기 위한 본 개시된 제3의 양태에 관한 발광 소자는, 발광부 및 발광부를 구동하기 위한 구동 회로를 구비하고 있고,
구동 회로는, 적어도, 구동 트랜지스터, 화상 신호 기록 트랜지스터 및 용량부를 구비하고 있고,
용량부는, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨에 마련되어 있고,
하나의 발광 소자와, 그 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 실드벽이, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨로서, 용량부가 마련된 레벨 이하의 레벨에 마련되어 있다.
상기한 목적을 달성하기 위한 본 개시된 표시 장치는, 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자가, 복수, 제1의 방향 및 제1의 방향과 다른 제2의 방향으로 2차원 매트릭스형상으로 배열되어 이루어진다. 또한, 상기한 목적을 달성하기 위한 본 개시된 전자 기기는, 본 개시된 표시 장치를 구비하고 있다.
본 개시된 제1의 양태에 관한 발광 소자에서는, 하나의 발광 소자와, 제2의 방향에서 이 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는, 제1의 방향으로 늘어나는 실드벽(이하, 편의상, 「제1 실드벽」라고 칭함)이 마련되어 있다.
또한, 본 개시된 제2의 양태에 관한 발광 소자에서는, 하나의 발광 소자와, 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제1 실드벽이 마련되어 있고, 제1 실드벽은, 복수의 주상의 도체부(이하, 편의상, 「제1 도체부」라고 칭함)가 이간하여 배열되어 이루어지고, 제1 도체부의 축선 방향에서 제1 실드벽을 바라본 때, 복수의 주상의 제1 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있다.
나아가서는, 본 개시된 제3의 양태에 관한 발광 소자에서는, 용량부는, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨에 마련되어 있고, 하나의 발광 소자와, 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제1 실드벽이, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨로서, 용량부가 마련된 레벨 이하의 레벨에 마련되어 있다. 그러므로, 인접하는 화소로부터의 전기장의 영향을 받기 어려운 구성, 구조를 발광 소자에 부여할 수 있다. 즉, 하나의 발광 소자에 인접하는 발광 소자에 기인하여, 하나의 발광 소자를 구성하는 구동 회로의 구동 트랜지스터의 게이트 전극의 전위 상승량이 변동한다는 현상의 발생을 억제할 수 있다. 그 결과, 줄무늬 모양의 얼룩이 시인되는 일이 없고, 또한, 해상도가 마치 반분으로 된 것처럼 화상이 관찰되는 현상이 발생하는 일도 없고, 의도하지 않은 휘도로 화소가 발광하는 일도 없고, 높은 유니포머티로 화상을 표시할 수 있다.
다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.
도 1은, 실시예 1의 표시 장치 또는 전자 기기에 구비된 표시 장치를 구성하는 회로의 개념도.
도 2는, 실시예 1의 2Tr/1C 구동 회로의 등가 회로도.
도 3은, 실시예 1의 발광 소자의 모식적인 일부 단면도.
도 4는, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 5는, 도 4의 화살표(A-A)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 6은, 도 4의 화살표(B-B)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 7은, 도 4의 화살표(C-C)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 8A 및 도 8B는, 각각, 도 4의 화살표(a-a) 및 화살표(b-b)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 9A 및 도 9B는, 각각, 도 4의 화살표(c-c) 및 화살표(d-d)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 10A 및 도 10B는, 각각, 도 4의 화살표(e-e) 및 화살표(f-f)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 11A 및 도 11B는, 각각, 도 4의 화살표(g-g) 및 화살표(h-h)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 12는, 기판 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 13은, 제1 층간절연층의 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 14는, 제2 층간절연층·하층의 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 15는, 제2 층간절연층·상층의 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 16은, 도 4의 화살표(A-A)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 17은, 도 4의 화살표(B-B)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 18은, 도 4의 화살표(C-C)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 19A 및 도 19B는, 각각, 도 4의 화살표(a-a) 및 화살표(h-h)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 20은, 제1 층간절연층의 표면에서의, 실시예 2의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 21은, 제2 층간절연층·하층의 표면에서의, 실시예 2의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 22는, 제2 층간절연층·상층의 표면에서의, 실시예 2의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 23은, 실시예 3의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도시하는 도면.
도 24A 및 도 24B는, 각각, 도 23의 화살표(b-b) 및 화살표(c-c)에 따른 마찬가지의, 실시예 3의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 25A 및 도 25B는, 각각, 도 23의 화살표(d-d) 및 화살표(e-e)에 따른 마찬가지의, 실시예 3의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 26A 및 도 26B는, 각각, 도 23의 화살표(f-f) 및 화살표(g-g)에 따른 마찬가지의, 실시예 3의 표시 장치 또는 발광 소자의 모식적인 일부 단면도.
도 27은, 실시예 1 내지 실시예 3의 2Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 28A, 도 28B, 도 28C, 도 28D, 도 28E 및 도 28F는, 실시예 1 내지 실시예 3의 2Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 29는, 3Tr/1C 구동 회로의 등가 회로도.
도 30은, 3Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 31은, 4Tr/1C 구동 회로의 등가 회로도.
도 32는, 4Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 33은, 5Tr/1C 구동 회로의 등가 회로도.
도 34는, 5Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 35는, 종래의 구동 회로의 등가 회로도.
이하, 도면을 참조하여, 실시예에 의거하여 본 개시를 설명하지만, 본 개시는 실시예로 한정되는 것이 아니고, 실시예에서의 여러 가지의 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1. 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자, 표시 장치, 전자 기기 전반에 관한 설명
2. 실시예 1(본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자, 표시 장치, 전자 기기)
3. 실시예 2(실시예 1의 변형)
4. 실시예 3(실시예 1 또는 실시예 2의 변형)
5. 실시예 4(실시예 1 내지 실시예 3에서의 발광 소자의 동작 설명), 기타
[본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자, 표시 장치, 전자 기기 전반에 관한 설명]
이하에 설명하는 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자의 각종 형태는, 본 개시된 표시 장치, 전자 기기에 구비된 발광 소자에 적용할 수 있다. 그리고, 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자, 본 개시된 표시 장치에 구비된 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자, 전자 기기에 구비된 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자를 총칭하여, 『본 개시된 제1의 양태에 관한 발광 소자 등』, 『본 개시된 제2의 양태에 관한 발광 소자 등』, 『본 개시된 제3의 양태에 관한 발광 소자 등』이라고 칭함.
본 개시된 제1의 양태 또는 제3의 상태에 관한 발광 소자 등에서, 제1 실드벽은, 복수의 주상의 제1 도체부가 이간하여 배열되어 이루어지고 ; 제1 도체부의 축선 방향에서 제1 실드벽을 바라본 때(즉, 제1 실드벽을 상방에서 바라본 때), 복수의 주상의 제1 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 형태로 하는 것이 바람직하다. 그리고, 이와 같은 바람직한 형태를 포함하는 본 개시된 제1의 양태에 관한 발광 소자 등에서, 제1 실드벽은, 제2 층간절연층에 형성된 실드 배선부에 접속되어 있는 형태로 할 수 있고, 이와 같은 바람직한 형태를 포함하는 본 개시된 제3의 양태에 관한 발광 소자 등, 또는, 본 개시된 제2의 양태에 관한 발광 소자 등에서, 제1 실드벽은, 실드 배선부에 접속되어 있는 형태로 할 수 있다. 또한, 실드 배선부는, 제2 층간절연층상에 형성되어 있어도 좋고, 제2 층간절연층 내에 형성되어 있어도 좋다.
나아가서는, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시된 제1의 양태에 관한 발광 소자 등에서는, 제2의 방향으로 배열된 발광 소자에서, m을 홀수로 하였을 때, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자는, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자 사이의 제1의 방향으로 늘어나는 경계선에 대해 선대칭으로 배치되어 있고 ; 제1 실드벽은, 적어도, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자와의 사이에 마련되어 있는 형태로 할 수 있다. 또한, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시된 제3의 양태에 관한 발광 소자 등, 본 개시된 제2의 양태에 관한 발광 소자 등에서는, 구동 회로는, 제1의 방향으로 늘어나는 전류 공급선, 제1의 방향으로 늘어나는 주사선 및 제1의 방향과는 다른 제2의 방향으로 늘어나는 데이터선에 접속되어 있고 ; 제2의 방향으로 배열된 발광 소자에서, m을 홀수로 하였을 때, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자는, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자 사이의 제1의 방향으로 늘어나는 경계선에 대해 선대칭으로 배치되어 있고 ; 제1 실드벽은, 적어도, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자와의 사이에 마련되어 있는 형태로 할 수 있다. 또한, 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자 등에서의 이와 같은 형태를, 편의상, 『대칭 배치의 발광 소자』라고 부른다. 또한, 제1 실드벽은, 경계선상에 형성되어 있는 형태로 하는 것이 바람직하다.
그리고, 이와 같은 「대칭 배치의 발광 소자」에서는, 제2의 방향으로 배열된 발광 소자에서, 제1의 방향으로 늘어나는 제2 실드벽이, 제(m-1)번째의 발광 소자와 제m번째의 발광 소자와의 사이에 마련되어 있는 형태로 할 수 있다. 또한, 「대칭 배치의 발광 소자」에서의 이와 같은 형태를, 편의상, 『제2 실드벽을 구비한 발광 소자』라고 부른다. 그리고, 「제2 실드벽을 구비한 발광 소자」에서, 나아가서는, 제2 실드벽은, 복수의 주상의 제2 도체부가 이간하여 배열되어 이루어지고 ; 제2 도체부의 축선 방향에서 제2 실드벽을 바라본 때(즉, 제2 실드벽을 상방에서 바라본 때), 복수의 주상의 제2 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 형태로 하는 것이 바람직하다. 여기서, 제2 실드벽은, 제2 층간절연층에 형성된 실드 배선부에 접속되어 있는 것이 바람직하고, 또한, 제2 실드벽은, 실드 배선부에 접속되어 있는 것이 바람직하다. 또한, 실드 배선부는, 전술한 바와 같이, 제2 층간절연층상에 형성되어 있어도 좋고, 제2 층간절연층 내에 형성되어 있어도 좋다. 또한, 다음에 기술하는 바와 같이, 제2 층간절연층이, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 갖는 경우, 제2 실드벽은, 제2 층간절연층·하층 내에 마련되어 있어도 좋고, 제2 층간절연층·상층 내에 마련되어 있어도 좋고, 제2 층간절연층·하층 내 및 제2 층간절연층·상층 내에 마련되어 있어도 좋다.
나아가서는, 이상에 설명한 바람직한 형태를 포함하는 본 개시된 제1의 양태에 관한 발광 소자 등에서의 「제2 실드벽을 구비한 발광 소자」에서, 제2 층간절연층은, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 가지며 ; 제1 실드벽은 제2 층간절연층·하층에 마련되어 있고 ; 제1 실드벽의 상방에 위치하는 제2 층간절연층·상층의 부분에는, 제1 실드벽과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제3 실드벽이 마련되어 있고, 제3 실드벽은 실드 배선부에 접속되어 있는 형태로 할 수 있다. 나아가서는, 이와 같은 형태를 포함하는 본 개시된 제1의 양태에 관한 발광 소자 등에서의 「제2 실드벽을 구비한 발광 소자」에서, 제2 층간절연층은, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 가지며 ; 제2 실드벽은 제2 층간절연층·하층에 마련되어 있고 ; 제2 실드벽의 상방에 위치하는 제2 층간절연층·상층의 부분에는, 제2 실드벽과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제4 실드벽이 마련되어 있고, 제4 실드벽은 실드 배선부에 접속되어 있는 형태로 할 수 있다.
또한, 본 개시된 제1의 양태에 관한 발광 소자 등에서의 「대칭 배치의 발광 소자」에서, 제2 층간절연층은, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 가지며 ; 제1 실드벽은 제2 층간절연층·하층에 마련되어 있고 ; 제1 실드벽의 상방에 위치하는 제2 층간절연층·상층의 부분에는, 제1 실드벽과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제3 실드벽이 마련되어 있고, 제3 실드벽은 실드 배선부에 접속되어 있는 형태로 할 수 있다.
이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시된 제1의 양태에 관한 발광 소자 등에서, 하나의 발광 소자와, 제1의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는, 제2의 방향으로 늘어나는 제2 방향 실드벽이 마련되어 있는 형태로 할 수 있다. 또한, 제2 층간절연층이, 상술한 바와 같이, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 갖는 경우, 제2 방향 실드벽은, 제2 층간절연층·하층 내에 마련되어 있어도 좋고, 제2 층간절연층·상층 내에 마련되어 있어도 좋고, 제2 층간절연층·하층 내 및 제2 층간절연층·상층 내에 마련되어 있어도 좋다. 또한, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시된 제2의 양태 내지 제3의 상태에 관한 발광 소자 등에서의 「대칭 배치의 발광 소자」에서, 하나의 발광 소자와, 제1의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제2의 방향으로 늘어나는 제2 방향 실드벽이 마련되어 있는 형태로 할 수 있다.
이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시된 제2의 양태 내지 제3의 상태에 관한 발광 소자 등에서, 구동 회로는, 보다 구체적으로는, 적어도,
(A) 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한 구동 트랜지스터,
(B) 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한 화상 신호 기록 트랜지스터 및
(C) 용량부로 구성되어 있고, 구동 트랜지스터에서,
(A-1) 한쪽의 소스/드레인 영역은, 전류 공급선에 접속되어 있고,
(A-2) 다른쪽의 소스/드레인 영역은, 발광부에 접속되고, 또한, 용량부의 일단에 접속되어 있고,
(A-3) 게이트 전극은, 화상 신호 기록 트랜지스터의 다른쪽의 소스/드레인 영역에 접속되고, 또한, 용량부의 타단에 접속되어 있고,
화상 신호 기록 트랜지스터에서,
(B-1) 한쪽의 소스/드레인 영역은, 데이터선에 접속되어 있고,
(B-2) 게이트 전극은, 주사선에 접속되어 있는 구성으로 할 수 있다.
제1 층간절연층, 제2 층간절연층(제2 층간절연층·하층, 제2 층간절연층·상층)의 구성 재료로서, SiO2, BPSG, PSG, BSG, AsSG, PbSG, SiON, SOG(Spin-On Glass), 저융점 유리, 유리 페이스트라는 SiO2계 재료 ; SiN계 재료 ; 산화알루미늄 ; 감광성의 폴리이미드 수지나 노볼락계 수지, 아크릴계 수지, 폴리벤조옥사졸 수지, 폴리히드록시스티렌 수지 등의 절연성 수지를 들 수 있다. 층간절연층의 형성에는, 각종 CVD법, 스퍼터링법을 포함하는 각종 PVD법, 각종 도포법, 각종 인쇄법 등의 공지의 프로세스를 이용할 수 있다. 제1 층간절연층과 제2 층간절연층은, 같은 재료로 구성되어 있어도 좋고, 다른 재료로 구성되어 있어도 좋다. 또한, 제2 층간절연층·하층과 제2 층간절연층·상층은, 같은 재료로 구성되어 있어도 좋고, 다른 재료로 구성되어 있어도 좋다.
이하, 제3 실드벽, 제4 실드벽, 제2 방향 실드벽을 구성하는 도체부를, 각각, 『제3 도체부』, 『제4 도체부』, 『제2 방향 실드벽·도체부』라고 부르는 경우가 있고, 제1 도체부, 제2 도체부, 제3 도체부, 제4 도체부를 총칭해서, 단지, 『제1 도체부 등』이라고 칭함. 여기서, 제3 실드벽, 제4 실드벽은, 복수의 주상의 제3 도체부, 제4 도체부가 이간하여 배열되어 이루어지고, 제3 도체부, 제4 도체부의 축선 방향에서 제3 실드벽, 제4 실드벽을 바라본 때(즉, 제3 실드벽, 제4 실드벽을 상방에서 바라본 때), 제3 도체부, 제4 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 형태로 하는 것이 바람직하다. 제1 도체부 등을, 제1 도체부 등의 축선을 포함하는 가상 평면(가상 수직면)에 사영(projecting)한 때, 제1 도체부 등은, 겹쳐진 상태로 배열되어 있어도 좋고, 겹쳐지지 않은 상태로 배열되어 있어도 좋다. 후자의 경우, 사영상(projected image)에서, 제1 도체부 등과 제1 도체부 등과의 사이에 간극이 존재하여도 좋고, 간극이 존재하지 않아도 좋다. 제2 방향 실드벽은, 복수의 주상의 도체부(제2 방향 실드벽·도체부)가 이간하여 배열되어 이루어지는데, 제2 방향 실드벽·도체부의 축선 방향에서 제2 방향 실드벽을 바라본 때(즉, 제2 방향 실드벽을 상방에서 바라본 때), 복수의 주상의 제2 방향 실드벽·도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 구성으로 할 수도 있고, 1열로 배열되어 있는 구성으로 할 수도 있다. 제1 도체부 등과 제1 도체부 등과의 사이, 또한, 제2 방향 실드벽·도체부와 제2 방향 실드벽·도체부와의 사이는, 이들의 실드벽을 둘러싸는 층간절연층의 연재부로 메워져 있다.
제1 도체부 등이나 제2 방향 실드벽·도체부를 구성하는 재료로서, 주지의 도전 재료, 예를 들면, 구리(Cu), 은(Ag), 알루미늄(Al), 백금(Pt), 티탄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni)을 예시할 수 있고, 또한, 이들의 합금을 예시할 수 있다. 도전 재료로서, 도전성 페이스트 재료를 이용할 수도 있다. 제1 도체부 등이나 제2 방향 실드벽·도체부는, 주지의 방법에 의거하여, 층간절연층에 개구부를 형성하고, 이러한 개구부를 도전 재료로 매입하면 좋다. 경우에 따라서는, 대체적으로, 층간절연층에 오목부 또는 홈부를 형성하고, 이러한오목부 또는 홈부를 도전 재료로 매입함으로써, 제1 실드벽, 제2 실드벽, 제3 실드벽, 제4 실드벽, 제2 방향 실드벽을 형성하여도 좋다.
제1 실드벽, 제2 실드벽, 제3 실드벽, 제4 실드벽, 제2 방향 실드벽은, 실드 배선부를 통하여, 소정의 고정 전위, 예를 들면, 전원(VSS)이나 전원(VCC, VDD)에 접속되어 있다.
이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자, 이러한 본 개시된 제1의 양태 내지 제3의 양태에 관한 발광 소자를 구비한 표시 장치, 또는, 이러한 표시 장치를 구비한 전자 기기(이하, 이들을 총칭해서, 『본 개시된 발광 소자 등』이라고 칭함)에서, 발광부 및 구동 회로는 제1 기판에 마련되어 있다. 한편, 제2 기판이 발광부의 위, 또는, 상방에 배치되어 있다. 발광부는, 구체적으로는, 예를 들면, 유기 일렉트로루미네선스 발광부(유기 EL 발광부)로 구성할 수 있다. 보다 구체적으로는, 발광부는, 예를 들면, 제1 전극(예를 들면, 애노드 전극), 발광층을 구비한 유기층 및 제2 전극(예를 들면, 캐소드 전극)으로 구성되어 있다. 구동 회로를 구성하는 트랜지스터는 제1 기판에 형성되어 있다. 또한, 용량부는, 한쪽의 전극, 다른쪽의 전극 및 이들의 전극에 끼여진 유전체층(절연층)으로 구성할 수 있고, 예를 들면, 제2 층간절연층 내에 마련되어 있다. 발광부는, 층간절연층(구체적으로는, 제1 층간절연층, 제2 층간절연층 등)을 통하여, 구동 회로를 구성하는 트랜지스터의 상방에 형성되어 있다. 구동 트랜지스터의 다른쪽의 소스/드레인 영역은, 발광부에 구비된 제1 전극에, 예를 들면, 콘택트 홀을 통하여 접속되어 있다.
각 발광 소자로부터의 광은 제2 기판을 통하여 외부에 출사되는 형태로 할 수 있다. 또한, 이와 같은 표시 장치를 『윗면 발광형의 표시 장치』라고 칭함. 또한, 각 발광 소자로부터의 광은 제1 기판을 통하여 외부에 출사되는 구조로 할 수 있다. 또한, 이와 같은 표시 장치를 『하면 발광형의 표시 장치』라고 칭함.
유기층은, 발광층(예를 들면, 유기 발광 재료로 이루어지는 발광층)을 구비하고 있는데, 구체적으로는, 예를 들면, 정공 수송층과 발광층과 전자 수송층과의 적층 구조, 정공 수송층과 전자 수송층을 겸한 발광층과의 적층 구조, 정공 주입층과 정공 수송층과 발광층과 전자 수송층과 전자 주입층과의 적층 구조 등으로 구성할 수 있다. 또한, 이들의 적층 구조 등을 『탠덤 유닛』으로 하는 경우, 유기층은, 제1의 탠덤 유닛, 접속층 및 제2의 탠덤 유닛이 적층된 2단의 탠덤 구조를 갖고 있어도 좋고, 나아가서는, 3개 이상의 탠덤 유닛이 적층된 3단 이상의 탠덤 구조를 갖고 있어도 좋고, 이들의 경우, 발광색을 적색, 녹색, 청색과 각 탠덤 유닛으로 바꿈으로써, 전체로서 백색을 발광하는 유기층을 얻을 수 있다. 유기층의 형성 방법으로서, 진공 증착법 등의 물리적 기상성장법(PVD법) ; 스크린 인쇄법이나 잉크젯 인쇄법이라는 인쇄법 ; 전사용 기판상에 형성된 레이저 흡수층과 유기층의 적층 구조에 대해 레이저광을 조사함으로써 레이저 흡수층상의 유기층을 분리하여, 유기층을 전사한다는 레이저 전사법, 각종의 도포법을 예시할 수 있다. 유기층을 진공 증착법에 의거하여 형성하는 경우, 예를 들면, 이른바 메탈 마스크를 이용하고, 이러한 메탈 마스크에 마련된 개구를 통과한 재료를 퇴적시킴으로써 유기층을 얻을 수 있고, 유기층을, 패터닝하는 일 없이, 전면(entire surface)에 형성하여도 좋다.
윗면 발광형의 표시 장치에서의 제1 전극, 또한, 하면 발광형의 표시 장치에서의 제2 전극(이들의 전극을, 편의상, 『광반사 전극』이라고 칭함)을 구성하는 재료(광반사 재료)로서, 광반사 전극을 애노드 전극으로서 기능시키는 경우, 예를 들면, 백금(Pt), 금(Au), 은(Ag), 크롬(Cr), 텅스텐(W), 니켈(Ni), 구리(Cu), 철(Fe), 코발트(Co), 탄탈(Ta), 티탄(Ti), 알루미늄(Al), 루테늄(Ru), 몰리브덴(Mo), 아연(Zn), 주석(Sn), 지르코늄(Zr)이라는 일함수가 높은 금속 또는 합금(예를 들면, 은을 주성분으로 하고, 0.3질량% 내지 1질량%의 팔라듐(Pd)과, 0.3질량% 내지 1질량%의 구리(Cu)를 포함하는 Ag-Pd-Cu 합금이나, Al-ND 합금, Al-C 합금이라는 알루미늄 합금)을 들 수 있다. 나아가서는, 알루미늄(Al) 및 알루미늄을 포함하는 합금 등의, 일함수의 값이 작고, 또한, 광반사율이 높은 도전 재료를 이용하는 경우에는, 적절한 정공 주입층을 마련하는 등으로 정공 주입성을 향상시킴으로써, 애노드 전극으로서 이용할 수 있다. 광반사 전극의 두께로서, 0.1㎛ 내지 1㎛을 예시할 수 있다. 또한, 유전체 다층막이나 알루미늄(Al)이라는 광반사성이 높은 반사막상에, 인듐과 주석의 산화물(ITO)이나 인듐과 아연의 산화물(IZO) 등의 정공 주입 특성에 우수한 투명 도전 재료를 적층한 구조로 할 수도 있다. 한편, 광반사 전극을 캐소드 전극으로서 기능시키는 경우, 일함수의 값이 작고, 또한, 광반사율이 높은 도전 재료로 구성하는 것이 바람직한데, 애노드 전극으로서 사용되는 광반사율이 높은 도전 재료에 적절한 전자 주입층을 마련하는 등으로 전자 주입성을 향상시킴으로써, 캐소드 전극으로서 이용할 수도 있다.
한편, 윗면 발광형의 표시 장치에서의 제2 전극, 또한, 하면 발광형의 표시 장치에서의 제1 전극(이들의 전극을, 편의상, 『반광투과(半光透過) 전극』이라고 칭함)을 구성하는 재료(반광투과 재료 또는 광투과 재료)로서, 반광투과 전극을 캐소드 전극으로서 기능시키는 경우, 발광광을 투과하고, 게다가, 유기층에 대해 전자를 효율적으로 주입할 수 있도록 일함수의 값의 작은 도전 재료로 구성하는 것이 바람직하고, 예를 들면, 알루미늄(Al), 은(Ag), 마그네슘(Mg), 칼슘(Ca), 나트륨(Na), 스트론튬(Sr), 구리(Cu), 알칼리 금속 또는 알칼리토류 금속과 은(Ag)[예를 들면, 마그네슘(Mg)과 은(Ag)과의 합금(Mg-AG 합금)], 마그네슘-칼슘과의 합금(Mg-Ca 합금), 알루미늄(Al)과 리튬(Li)의 합금(Al-LI 합금) 등의 일함수가 작은 금속 또는 합금을 들 수 있고, 그 중에서도, Mg-AG 합금이 바람직하고, 마그네슘과 은과의 체적비로서, Mg : Ag=5 : 1 내지 30 : 1을 예시할 수 있다. 또한, 마그네슘과 칼슘과의 체적비로서, Mg : Ca=2 : 1 내지 10 : 1을 예시할 수 있다. 반광투과 전극의 두께로서, 4㎚ 내지 50㎚, 바람직하게는, 4㎚ 내지 20㎚, 보다 바람직하게는 6㎚ 내지 12㎚을 예시할 수 있다. 또한, 반광투과 전극을, 투명 도전성 산화물, 보다 구체적으로는, 예를 들면, 산화아연(ZnO), 산화알루미늄·도프의 산화아연(AZO), 갈륨·도프의 산화아연(GZO), In-GaZnO4(IGZO), 인듐-아연 복합산화물(IZO), F 도프의 산화아연(FZO)을 포함하는 산화아연계 재료 ; 산화인듐(In2O3), Sn 도프의 In2O3(ITO), 불소 도프 SnO2(FTO)를 포함하는 산화인듐계 재료 ; 산화주석(SnO2), 안티몬 도프의 SnO2(ATO), F 도프의 SnO2(FTO)를 포함하는 산화주석계 재료로 구성할 수도 있다. 또한, 반광투과 전극을, 유기층측부터, 상술한 도전 재료로 이루어지는 제1 층과, 상술한 투명 도전성 산화물로 이루어지는 제2 층(예를 들면, 두께 3×10-8m 내지 1×10-6m)과의 적층 구조로 할 수도 있다. 적층 구조로 한 경우, 제1 층의 두께를 1㎚ 내지 4㎚로 얇게 할 수도 있다. 또한, 투명 전극만으로 구성하느 것도 가능하다. 또한, 반광투과 전극에 대해, 알루미늄, 알루미늄 합금, 은, 은 합금, 구리, 구리 합금, 금, 금 합금 등의 저저항 재료로 이루어지는 버스 전극(보조 전극)을 마련하고, 반광투과 전극 전체로서 저저항화를 도모하여도 좋다. 한편, 반광투과 전극을 애노드 전극으로서 기능시키는 경우, 발광광을 투과하고, 게다가, 일함수의 값의 큰 도전 재료로 구성하는 것이 바람직하다.
제1 전극이나 제2 전극의 형성 방법으로서, 예를 들면, 전자 빔 증착법이나 열 필라멘트 증착법, 진공 증착법을 포함하는 증착법, 스퍼터링법, 화학적 기상 성장법(CVD법)이나 MOCVD법, 이온 플레이팅법과 에칭법과의 조합 ; 스크린 인쇄법이나 잉크젯 인쇄법, 메탈 마스크 인쇄법이라는 각종 인쇄법 ; 도금법(전기 도금법이나 무전해 도금법) ; 리프트 오프법 ; 레이저 어브레이전법 ; 솔·겔법 등을 들 수 있다. 각종 인쇄법이나 도금법에 의하면, 직접, 소망하는 형상(패턴)을 갖는 제1 전극이나 제2 전극을 형성한 것이 가능하다. 또한, 유기층을 형성한 후, 제1 전극이나 제2 전극을 형성하는 경우, 특히 진공 증착법과 같은 성막 입자의 에너지가 작은 성막 방법, 또한, MOCVD법이라는 성막 방법에 의거하여 형성하는 것이, 유기층의 데미지 발생을 방지한다는 관점에서 바람직하다. 유기층에 데미지가 발생하면, 리크 전류의 발생에 의한 「멸점(dark spot)」이라고 불리는 비발광 화소(또는 비발광 부화소)가 생길 우려가 있다. 또한, 유기층의 형성부터 이들 전극의 형성까지를 대기에 폭로하는 일 없이 실행하는 것이, 대기중의 수분에 의한 유기층의 열화를 방지한다는 관점에서 바람직하다. 경우에 따라서는, 제1 전극 또는 제2 전극의 어느 한쪽은, 패터닝하지 않아도 좋다.
유기층의 상방에는, 유기층에의 수분의 도달 방지를 목적으로 하여, 절연성 또는 도전성의 보호막을 마련하여도 좋다. 표시 장치가 윗면 발광형인 경우, 보호막은, 유기층에서 발생한 광을 예를 들면 80% 이상, 투과하는 재료로 구성하는 것이 바람직하고, 구체적으로는, 무기어모퍼스성(inorganic amorphous property)의 절연성 재료, 예를 들면, 이하에 나타내는 재료를 예시할 수 있다. 이와 같은 무기어모퍼스성의 절연성 재료는, 구레인을 생성하지 않기 때문에, 투수성이 낮고, 양호한 보호막을 구성한다. 구체적으로는, 보호막을 구성하는 재료로서, 발광층에서 발광한 광에 대해 투명하고, 치밀하여, 수분을 투과시키지 않는 재료를 이용하는 것이 바람직하고, 보다 구체적으로는, 예를 들면, 어모퍼스실리콘(α-Si), 어모퍼스탄화실리콘(α-SiC), 어모퍼스질화실리콘(α-SI1-xNx), 어모퍼스산화실리콘(α-SI1-yOy), 어모퍼스카본(α-C), 어모퍼스산화·질화실리콘(α-SiON), Al2O3를 들 수 있다. 또한, 보호막을 도전 재료로 구성하는 경우, 보호막을, ITO나 IZO와 같은 전술한 투명 도전 재료로 구성하면 좋다.
제1 기판으로서, 실리콘 반도체 기판이나, 표면에 절연막이 형성된 실리콘 반도체 기판을 들 수 있고, 이 경우, 구동 회로를 구성하는 트랜지스터를 전계효과 트랜지스터로 구성하면 좋다. 또한, 제1 기판으로서, 석영유리 기판, 고왜점(high-distortion point) 유리 기판, 소다유리(Na2O·CaO·SiO2) 기판, 인산유리 기판, 붕규산 유리(Na2O·B2O3·SiO2) 기판, 포르스테라이트(2MgO?SiO2) 기판, 납유리(Na2O·PbO·SiO2) 기판, 표면에 절연막이 형성된 각종 유리 기판, 석영 기판, 표면에 절연막이 형성된 석영 기판, 폴리메틸메타크릴레이트(폴리메타크릴산메틸, PMMA)나 폴리비닐알코올(PVA), 폴리비닐페놀(PVP), 폴리에테르술폰(PES), 폴리이미드, 폴리카보네이트(PC), 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌테레프탈레이트(PBT), 폴리에틸렌나프탈레이트(PEN), 포아세틸셀룰로오스, 테트라아세틸셀룰로오스, 폴리페닐렌술피드, 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리불화비닐리덴, 부롬화페녹시, 폴리아미드, 폴리스티렌, 폴리아릴레이트, 폴리에스테르술폰 등의 폴리술폰, 폴리올레핀으로 예시되는 유기 폴리머(고분자 재료로 구성되는 가요성을 갖는 플라스틱·필름이나 플라스틱·시트, 플라스틱 기판이라는 고분자 재료의 형태를 갖는)를 들 수 있다. 그리고, 이들의 재료로부터 제1 기판을 구성하는 경우, 구동 회로를 구성하는 트랜지스터를 박막 트랜지스터로 구성으로 할 수 있다. 박막 트랜지스터는, 보텀 게이트/톱 콘택트형으로 할 수도 있고, 보텀 게이트/보텀 콘택트형으로 할 수도 있고, 톱 게이트/톱 콘택트형으로 할 수도 있고, 톱 게이트/보텀 콘택트형으로 할 수도 있다. 제2 기판도, 제1 기판을 구성하는 재료로서 든 상기한 재료로 구성할 수 있다. 제1 기판과 제2 기판을 구성하는 재료는, 같아도 좋고, 달라도 좋다. 제1 기판이나 제2 기판은, 단층 구조를 갖고 있어도 좋고, 적층 구조를 갖고 있어도 좋다.
개시된 표시 장치 또는 전자 기기에 구비된 표시 장치에서, 전류 공급부, 화상 신호 출력 회로, 주사 회로 등의 각종의 회로, 전류 공급선, 데이터선, 주사선 등의 각종의 배선의 구성, 구조는, 주지의 구성, 구조로 할 수 있다.
본 개시된 발광 소자 등에서, 구동 회로는, 예를 들면, 2개의 트랜지스터(구동 트랜지스터 및 화상 신호 기록 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로(『2Tr/1C 구동 회로』라고 부른다), 3개의 트랜지스터(구동 트랜지스터, 화상 신호 기록 트랜지스터 및 하나의 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로(『3Tr/1C 구동 회로』라고 부른다), 4개의 트랜지스터(구동 트랜지스터, 화상 신호 기록 트랜지스터 및 2개의 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로(『4Tr/1C 구동 회로』라고 부른다), 또한, 5개의 트랜지스터(구동 트랜지스터, 화상 신호 기록 트랜지스터 및 3개의 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로(『5Tr/1C 구동 회로』라고 부른다)로 구성할 수 있다.
본 개시된 표시 장치 또는 전자 기기에 구비된 표시 장치는, 이른바 모노크롬 표시의 구성이라도 좋고, 컬러 표시의 구성이라도 좋다. 후자의 경우, 하나의 화소가 복수의 부화소로 구성되어 있는 구성, 구체적으로는, 하나의 화소가, 적색을 발광하는 적색 발광 부화소, 녹색을 발광하는 녹색 발광 부화소 및 청색을 발광하는 청색 발광 부화소의 3개의 부화소로 구성되어 있는 형태로 할 수도 있다. 이 경우, 표시 장치를 구성하는 발광 소자의 수를 N×M로 한 경우, 화소수는 (N×M)/3이다. 나아가서는, 하나의 화소를, 이들 3종의 부화소에 다시 1종류 또는 복수종류의 부화소를 더한 1조(one set)(예를 들면, 휘도 향상을 위해 백색광을 발광한 부화소를 더한 1조, 색재현 범위를 확대하기 위해 보색을 발광하는 부화소를 더한 1조, 색재현 범위를 확대하기 위해 옐로를 발광하는 부화소를 더한 1조, 색재현 범위를 확대하기 위해 옐로 및 시안을 발광한 부화소를 더한 1조)로 구성할 수도 있다. 또한, 윗면 발광형의 표시 장치에서, 제2 기판은 컬러 필터를 구비하고 있고, 발광 소자는 백색광을 발광하는 구성으로 하고, 각 색 발광 부화소를, 백색광을 발광한 발광 소자와 컬러 필터와의 조합으로 구성하여도 좋다. 제2 기판은 차광막(블랙 매트릭스)을 구비하고 있는 구성으로 하여도 좋다. 마찬가지로, 하면 발광형의 표시 장치에서, 제1 기판은, 컬러 필터나 차광막(블랙 매트릭스)을 구비하고 있는 구성으로 할 수 있다.
표시 장치를, 상술한 바와 같이, 유기 EL 표시 장치로 구성할 수 있다. 유기 EL 표시 장치는, 예를 들면, 퍼스널 컴퓨터나 비디오 카메라, 디지털 스틸 카메라를 구성하는 모니터 장치로서 사용할 수 있고, 텔레비전 수상기나 휴대 전화, PDA(휴대 정보 단말, Personal Digital Assistant), 게임기기에 조립된 모니터 장치로서 사용할 수 있다. 또한, 전자 뷰 파인더(Electronic View Finder, EVF)나 두부 장착형 디스플레이(Head Mounted Display, HMD)에 적용할 수 있다. 또한, 기타, 액정 표시 장치용의 백라이트 장치나 면형상 광원 장치를 포함하는 조명 장치를 들 수 있다.
본 개시된 표시 장치 또는 전자 기기에 구비된 표시 장치에서, 하나의 발광 소자에 의해 하나의 화소(또는 부화소)가 구성되어 있는 형태에서는, 한정하는 것은 아니지만, 화소(또는 부화소)의 배열로서, 스트라이프 배열(striped array), 다이아고날 배열(diagonal array), 델타 배열, 또는, 렉탱글 배열(rectangle array)을 들 수 있다. 또한, 복수의 발광 소자가 집합하여 하나의 화소(또는 부화소)가 구성되어 있는 형태에서는, 한정하는 것은 아니지만, 화소(또는 부화소)의 배열로서, 스트라이프 배열을 들 수 있다.
[실시예 1]
실시예 1은, 본 개시된 제1의 양태, 제2의 양태 및 제3의 양태에 관한 발광 소자, 이러한 발광 소자를 구비한 표시 장치, 이러한 표시 장치를 구비한 전자 기기에 관한 것이다.
실시예 1의 표시 장치를 구성하는 회로의 개념도를 도 1에 도시하고, 실시예 1의 표시 장치에서의 구동 회로를 구비한 발광 소자의 등가 회로도(단, 구동 회로를, 2개의 트랜지스터(TR1, TR2)와 하나의 용량부(C0)로 이루어지는 구동 회로(2Tr/1C 구동 회로)로 한 예)를 도 2에 도시하고, 발광 소자의 모식적인 일부 단면도를 도 3에 도시한다. 또한, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 4에 도시한다. 나아가서는, 도 4의 화살표(A-A)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를 도 5에 도시하고, 도 4의 화살표(B-B)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를 도 6에 도시하고, 도 4의 화살표(C-C)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를 도 7에 도시한다. 또한, 도 4의 화살표(a-a) 및 화살표(b-b)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도의 각각을, 도 8A 및 도 8B에 도시하고, 도 4의 화살표(c-c) 및 화살표(d-d)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도의 각각을, 도 9A 및 도 9B에 도시하고, 도 4의 화살표(e-e) 및 화살표(f-f)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도의 각각을, 도 10A 및 도 10B에 도시하고, 도 4의 화살표(g-g) 및 화살표(h-h)에 따른, 실시예 1의 표시 장치 또는 발광 소자의 모식적인 일부 단면도의 각각을, 도 11A 및 도 11B에 도시한다. 또한, 기판 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 12에 도시하고, 제1 층간절연층의 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 13에 도시하고, 제2 층간절연층·하층의 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 14에 도시하고, 제2 층간절연층·상층의 표면에서의, 실시예 1의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 15에 도시한다.
실시예 1의 표시 장치는, 전류 공급부(100), 주사 회로(101), 화상 신호 출력 회로(102), 전류 공급부(100)에 접속되고, 제1의 방향으로 늘어나는 M개의 전류 공급선(CSL),
주사 회로(101)에 접속되고, 제1의 방향으로 늘어나는 M개의 주사선(SCL),
화상 신호 출력 회로(102)에 접속되고, 제2의 방향으로 늘어나는 N개의 데이터선(DTL) 및 제1의 방향으로 N개, 제1의 방향과는 다른 제2의 방향으로 M개, 합계 N×M개의, 2차원 매트릭스형상으로 배열되고, 각각이, 발광부(구체적으로는, 유기 EL 발광부)(ELP) 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비한 발광 소자(1),
를 구비하고 있다. 그리고, 각 발광 소자(1)를 구성하는 구동 회로는, 전류 공급선(CSL), 주사선(SCL) 및 데이터선(DTL)에 접속되어 있다. 또한, 도 1에서는, 4×3개의 발광 소자(1)를 도시하고 있는데, 이것은, 어디까지나 예시에 지나지 않는다. 주사 회로(101)는, 주사선(SCL)의 일단에 배치되어 있어도 좋고, 양단에 배치하여도 좋다.
실시예 1 또는 후술하는 실시예 2 내지 실시예 4의 표시 장치는, 상기한 바와 같이, N×M개의 2차원 매트릭스형상으로 배열된 화소로 구성되고, 하나의 화소는, 3개의 부화소(적색을 발광하는 적색 발광 부화소, 녹색을 발광하는 녹색 발광 부화소 및 청색을 발광하는 청색 발광 부화소)로 구성되어 있다. 또한, 부화소는 발광 소자로 구성되어 있다.
그리고, 본 개시된 제1의 양태에 관한 발광 소자에 따라 설명하면, 실시예 1 또는 후술하는 실시예 2 내지 실시예 4의 발광 소자(1)는, 발광부(ELP) 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비하고 있고, 구동 회로는, 적어도,
(A) 소스/드레인 영역(SD11, SD12), 채널형성 영역(Ch1) 및 게이트 전극(G1)을 구비한 구동 트랜지스터(TR1),
(B) 소스/드레인 영역(SD21, SD22), 채널형성 영역(Ch2) 및 게이트 전극(G2)을 구비한 화상 신호 기록 트랜지스터(TR2) 및
(C) 용량부(C0)로 구성되어 있다. 부호 GI1, GI2은 게이트 절연층을 가리킨다.
또한, 환언하면, 실시예 1의 표시 장치는, 각각이, 발광부(ELP) 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비한 발광 소자를 복수 가지며,
구동 회로는 적어도, 용량부(C0),
구동 신호(휘도 신호)(VSiG)를 용량부(C0)에 유지하는 화상 신호 기록 트랜지스터(TR2) 및
용량부(C0)에 유지된 구동 신호(휘도 신호)(VSiG)에 의거하여, 발광부(ELP)를 구동하는 구동 트랜지스터(TR1)로 구성되어 있다.
여기서, 구동 트랜지스터(TR1)에서,
(A-1) 한쪽의 소스/드레인 영역(SD11)은, 제1의 방향으로 늘어나는 전류 공급선(CSL)에 접속되어 있고,
(A-2) 다른쪽의 소스/드레인 영역(SD12)은, 발광부(ELP)에 접속되고, 또한, 용량부(C0)의 일단(C0-A)에 접속되어 있고, 제2 노드(ND2)를 구성하고,
(A-3) 게이트 전극(G1)은, 화상 신호 기록 트랜지스터(TR2)의 다른쪽의 소스/드레인 영역(SD22)에 접속되고, 또한, 용량부(C0)의 타단(C0-B)에 접속되어 있고, 제1 노드(ND1)를 구성한다.
한편, 화상 신호 기록 트랜지스터(TR2)에서,
(B-1) 한쪽의 소스/드레인 영역(SD21)은, 제1의 방향과는 다른 제2의 방향으로 늘어나는 데이터선(DTL)에 접속되어 있고,
(B-2) 게이트 전극(G2)은, 제1의 방향으로 늘어나는 주사선(SCL)에 접속되어 있다.
구동 트랜지스터(TR1) 및 화상 신호 기록 트랜지스터(TR2), 또한, 후술하는 발광 제어 트랜지스터(TEL_C), 제1 노드 초기화 트랜지스터(TND1) 및 제2 노드 초기화 트랜지스터(TND2)는, 각각, 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한, n채널형의 MOSFET로 이루어지고, 실리콘 반도체 기판으로 이루어지는 제1 기판(20)에 형성되어 있다. 또한, 이들의 트랜지스터는, 제1 기판(20)에 마련된 소자 분리 영역(20A)에 의해, 상호 분리되어 있다. 또한, 구동 트랜지스터(TR1)를 p채널형의 MOSFET로 형성하여도 좋고, 나아가서는, 화상 신호 기록 트랜지스터(TR2), 발광 제어 트랜지스터(TEL_C), 제1 노드 초기화 트랜지스터(TND1) 및 제2 노드 초기화 트랜지스터(TND2)를 p채널형의 MOSFET로 형성하여도 좋다.
그리고, 구동 트랜지스터(TR1), 화상 신호 기록 트랜지스터(TR2) 및 용량부(C0)는, 제1 층간절연층(21)에 의해 덮여 있고,
전류 공급선(CSL) 및 주사선(SCL)은, 제1 층간절연층(21)상에 형성되어 있고,
제1 층간절연층(21), 전류 공급선(CSL) 및 주사선(SCL)은, 제2 층간절연층에 의해 덮여 있고,
데이터선(DTL)은, 제2 층간절연층상에 형성되어 있다.
여기서, 제2 층간절연층은, 제2 층간절연층·하층(22) 및 제2 층간절연층·상층(23)의 적층 구조를 갖는다. 제1 층간절연층(21), 제2 층간절연층·하층(22), 제2 층간절연층·상층(23)은 SiO2로 이루어진다.
그리고, 하나의 발광 소자와, 제2의 방향에서 이 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는(실시예 1에서는, 구체적으로는, 제2 층간절연층·하층(22)에는), 제1의 방향으로 늘어나는 실드벽(제1 실드벽(41))이 마련되어 있다.
또한, 본 개시된 제2의 양태에 관한 발광 소자에 따라 설명하면, 실시예 1 또는 후술하는 실시예 2 내지 실시예 4의 발광 소자(1)는, 발광부(ELP) 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비하고 있고,
하나의 발광 소자와, 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제1 실드벽(41)이 마련되어 있고,
제1 실드벽(41)은, 복수의 주상의 도체부(제1 도체부(43))가 이간하여 배열되어 이루어지고,
제1 도체부(43)의 축선 방향에서 제1 실드벽(41)을 바라본 때, 복수의 주상의 제1 도체부(43)는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있다.
또한, 본 개시된 제3의 양태에 관한 발광 소자에 따라 설명하면, 실시예 1 또는 후술하는 실시예 2 내지 실시예 4의 발광 소자(1)는, 발광부(ELP) 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비하고 있고,
구동 회로는, 적어도, 구동 트랜지스터(TR1), 화상 신호 기록 트랜지스터(TR2) 및 용량부(C0)를 구비하고 있고,
도 6에 도시하는 바와 같이, 용량부(C0)는, 구동 트랜지스터(TR1) 및 화상 신호 기록 트랜지스터(TR2)가 마련된 레벨(실시예 1에서는, 제0 레벨)보다도 높은 레벨(실시예 1에서는, 제3 레벨)에 마련되어 있고,
하나의 발광 소자와, 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제1 실드벽(41)이, 구동 트랜지스터(TR1) 및 화상 신호 기록 트랜지스터(TR2)가 마련된 레벨(제0 레벨)보다도 높은 레벨로서, 용량부(C0)가 마련된 레벨(제3 레벨) 이하의 레벨(실시예 1에서는, 제2 레벨)에 마련되어 있다.
또한, 실시예 1의 표시 장치는, 실시예 1의 발광 소자(1)가, 복수, 제1의 방향 및 제1의 방향과 다른 제2의 방향으로 2차원 매트릭스형상으로 배열되어 이루어진다. 실시예 1의 전자 기기는, 실시예 1의 표시 장치를 구비하고 있다.
그리고, 제2의 방향으로 배열된 발광 소자에서, m을 홀수로 하였을 때, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자는, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자 사이의 제1의 방향으로 늘어나는 경계선에 대해 선대칭으로 배치되어 있다. 또한, 제1 실드벽(41)은, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자와의 사이에 마련되어 있다. 즉, 발광 소자는, 「대칭 배치의 발광 소자」이다. 구체적으로는, 제m번째의 발광 소자를 구성하는 화상 신호 기록 트랜지스터(TR2)의 한쪽의 소스/드레인 영역(SD21)은, 제(m+1)번째의 발광 소자를 구성하는 화상 신호 기록 트랜지스터(TR2)의 한쪽의 소스/드레인 영역(SD21)과 공통화되어 있다. 따라서, 제1의 방향으로 늘어나는 경계선은, 이 공통화된 화상 신호 기록 트랜지스터(TR2)의 한쪽의 소스/드레인 영역(SD21)을 통과하고 있다. 도 4의 화살표(a-a)가, 이 경계선에 상당하고, 도 8A는, 경계선을 포함하는 가상 수직면으로 발광 소자(1)를 절단한 때의 모식적인 일부 단면도이다.
제1 실드벽(41)은, 이 경계선상에 형성되어 있다. 제1 실드벽(41)은, 복수의 주상의 제1 도체부(43)가 이간하여 배열되어 이루어진다. 제1 도체부(43)의 축선 방향에서 제1 실드벽(41)을 바라본 때(즉, 상방에서 제1 실드벽(41)을 바라본 때), 복수의 주상의 제1 도체부(43)는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있다. 그리고, 제1 실드벽(41)은, 실드 배선부(SDL)에 접속되어 있다. 구체적으로는, 제1 실드벽(41)은, 실시예 1에서는, 제2 층간절연층에 형성된 실드 배선부(SDL)에 접속되어 있다. 보다 구체적으로는, 제1 실드벽(41)은, 제2 층간절연층·상층(23)상에 형성된 실드 배선부(SDL)에 접속되어 있다.
또한, 실시예 1의 「대칭 배치의 발광 소자」에서는, 필수(必須)는 아니지만, 제2의 방향으로 배열된 발광 소자에서, 제1의 방향으로 늘어나는 제2 실드벽(45)이, 제(m-1)번째의 발광 소자와 제m번째의 발광 소자와의 사이에 마련되어 있다. 즉, 발광 소자는, 「제2 실드벽을 구비한 발광 소자」이기도 한다. 여기서, 제2 실드벽(45)은, 제1 실드벽(41)과 마찬가지로, 복수의 주상의 제2 도체부(47)가 이간하여 배열되어 이루어진다. 또한, 제2 도체부(47)의 축선 방향에서 제2 실드벽(45)을 바라본 때(즉, 제2 실드벽(45)을 상방에서 바라본 때), 제1 실드벽(41)과 마찬가지로, 복수의 주상의 제2 도체부(47)는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있다. 제2 실드벽(45)은 제2 층간절연층·하층(22)에 마련되어 있다. 그리고, 제2 실드벽(45)은, 실시예 1에서는, 제2 층간절연층·상층(23)상에 형성된 실드 배선부(SDL)에 접속되어 있다.
제1 실드벽(41), 제2 실드벽(45)을, 제1 도체부(43), 제2 도체부(47)의 축선을 포함하는 가상 평면(가상 수직면)에 사영한 때, 복수의 주상의 제1 도체부(43), 제2 도체부(47)는, 겹쳐지지 않은 상태로 배열되어 있다. 구체적으로는, 사영상에 있어서, 제1 도체부(43)와 제1 도체부(43)와의 사이에는 간극이 존재하지 않고, 제2 도체부(47)와 제2 도체부(47)와의 사이에는 간극이 존재하지 않는다. 제1 도체부(43), 제2 도체부(47)의 축선 방향에 대해 수직한 가상 평면(가상 수평면)으로 주상의 제1 도체부(43), 제2 도체부(47)를 절단한 때의 제1 도체부(43), 제2 도체부(47)의 단면 형상은 원형이다. 또한, 제1 실드벽(41), 제2 실드벽(45)은, 콘택트 홀(44, 48)을 통하여, 실드 배선부(SDL)에 접속되어 있다. 구체적으로는, 제1 실드벽(41), 제2 실드벽(45)은, 제2 층간절연층상에 형성된(실시예 1에서는, 구체적으로는, 제2 층간절연층·상층(23)상에 형성된) 실드 배선부(SDL)에 접속되어 있다. 또한, 제1 실드벽(41)의 저부에는 도전 재료층(41A)이 마련되어 있고, 제1 실드벽(41)의 정상부(頂部)에는 도전 재료층(41B)이 마련되어 있다. 또한, 제2 실드벽(45)의 저부에는 도전 재료층(45A)이 마련되어 있고, 제2 실드벽(45)의 정상부에는 도전 재료층(45B)이 마련되어 있다. 여기서, 제1 도체부(43), 제2 도체부(47), 도전 재료층(41A, 41B, 45A, 45B)은, 알루미늄 또는 알루미늄 합금으로 이루어진다. 제1 도체부(43)와 제1 도체부(43)와의 사이, 제2 도체부(47)와 제2 도체부(47)와의 사이는, 제1 실드벽(41), 제2 실드벽(45)을 둘러싸는 제2 층간절연층·하층(22)의 연재부(42, 46)로 메워져 있다. 제1 도체부(43), 제2 실드벽(45)은, 주지의 방법에 의거하여, 제2 층간절연층·하층(22)에, 포토 리소그래피 기술 및 에칭 기술에 의거하여 개구부를 형성하고, 이러한 개구부를 도전 재료로 매입함으로써 형성할 수 있다. 제1 실드벽(41), 제2 실드벽(45)은, 실드 배선부(SDL)를 통하여, 소정의 고정 전위, 예를 들면, 전원(VSS)에 접속되어 있다. 또한, 후술하는 실시예 2에서 설명하는 제3 실드벽, 제43 실드벽도, 제1 실드벽, 제2 실드벽과 같은 구성, 구조를 갖는다.
전술한 바와 같이, 구동 트랜지스터(TR1)는, 게이트 전극(G1), 게이트 절연층(GI1), 실리콘 반도체 기판으로 이루어지는 제1 기판(20)에 마련된 소스/드레인 영역(SD11, SD12) 및 소스/드레인 영역(35)의 사이의 제1 기판(20)의 부분이 해당하는 채널형성 영역(Ch1)으로 구성되어 있다. 또한, 화상 신호 기록 트랜지스터(TR2)는, 게이트 전극(G2), 게이트 절연층(GI2), 제1 기판(20)에 마련된 소스/드레인 영역(SD21, SD22) 및 소스/드레인 영역(35)의 사이의 제1 기판(20)의 부분이 해당하는 채널형성 영역(Ch2)으로 구성되어 있다. 한편, 용량부(C0)는, 다른쪽의 전극(C0-B)(제1 노드(ND1)에 상당한다), 제2 층간절연층·상층(23)으로 구성된 유전체층 및 한쪽의 전극(C0-A)(제2 노드(ND2)에 상당한다)으로 이루어진다. 용량부(C0)는, 제2 층간절연층 내, 구체적으로는, 제2 층간절연층·상층 내에 형성되어 있다.
그리고, 구동 트랜지스터(TR1)의 한쪽의 소스/드레인 영역(SD11)은, 콘택트 홀(86)을 통하여, 전류 공급선(CSL)에 접속되어 있다. 또한, 다른쪽의 소스/드레인 영역(SD12)은, 콘택트 홀(85), 콘택트 패드(84), 콘택트 홀(83), 배선(82), 콘택트 홀(88), 콘택트 패드(89), 콘택트 홀(90)을 통하여, 발광부(ELP)에 접속되고, 또한, 콘택트 홀(85), 콘택트 패드(84), 콘택트 홀(83), 배선(82), 콘택트 홀(81)을 통하여, 용량부(C0)의 일단(C0-A)에 접속되어 있다. 나아가서는, 게이트 전극(G1)은, 콘택트 홀(87), 배선(72), 콘택트 홀(71)을 통하여, 화상 신호 기록 트랜지스터(TR2)의 다른쪽의 소스/드레인 영역(SD22)에 접속되고, 또한, 콘택트 홀(87), 배선(72), 콘택트 홀(73), 콘택트 패드(74), 콘택트 홀(75), 배선(76), 콘택트 홀(77)을 통하여, 용량부(C0)의 타단(C0-B)에 접속되어 있다.
한편, 화상 신호 기록 트랜지스터(TR2)의 한쪽의 소스/드레인 영역(SD21)은, 콘택트 홀(65), 콘택트 패드(64), 콘택트 홀(63), 콘택트 패드(62), 콘택트 홀(61)을 통하여, 데이터선(DTL)에 접속되어 있다. 또한 게이트 전극(G2)은, 콘택트 홀(66)을 통하여, 주사선(SCL)에 접속되어 있다.
제2 층간절연층·상층(23)은, 제4 층간절연층(24)에 의해 덮여 있다. 그리고, 제4 층간절연층(24)상에, 제1 전극(애노드 전극)(11), 유기층(12)(예를 들면, 정공 수송층, 발광층 및 전자 수송층으로 이루어진다) 및 제2 전극(캐소드 전극)(13)으로 이루어지는 발광부(ELP)가 마련되어 있다. 또한, 도면에서는, 유기층(12)을 1층으로 표시하고 있다. 발광부(ELP)가 마련되어 있지 않는 제4 층간절연층(24)의 부분의 위에는, 절연층(25)이 마련되고, 절연층(25) 및 제2 전극(13)상에는, 보호막(26)이 형성되고, 더욱, 보호막(26)의 위에 투명한 제2 기판(27)이 배치되어 있다. 발광층에서 발광한 광은, 제2 기판(270을 통과하여, 외부에 출사되다. 또한, 도 3에서, 제2 층간절연층·상층(23) 및 제2 층간절연층·상층(23)보다 하층에 위치하는 발광 소자(1)의 구성 요소 전체를, 편의상, 참조 번호 10으로, 1층으로 나타내고 있다.
이상에 설명한 발광 소자(1)의 제조는, 실질적으로, 주지의 방법에 의거하여 행할 수 있고, 발광 소자(1)의 제조에 이용한 각종의 재료도 주지의 재료로 할 수 있다. 또한, 실시예 1의 구동 회로의 동작의 설명은, 실시예 4에서 상세히 설명한다.
실시예 1의 발광 소자에서는, 하나의 발광 소자와, 제2의 방향에서 이 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는, 제1의 방향으로 늘어나는 제1 실드벽이 마련되어 있다. 또한, 하나의 발광 소자와, 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제1 실드벽이 마련되어 있고, 제1 실드벽은, 복수의 주상의 제1 도체부가 이간하여 배열되어 이루어지고, 제1 도체부의 축선 방향에서 제1 실드벽을 바라본 때, 복수의 주상의 제1 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있다. 나아가서는, 용량부가, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨에 마련되어 있고, 하나의 발광 소자와, 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제1 실드벽이, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨로서, 용량부가 마련된 레벨 이하의 레벨에 마련되어 있다. 그러므로, 구동 회로와, 인접하는 발광 소자의 구동 회로와의 사이에 커플링이 생기기 어렵고, 인접하는 화소로부터의 전기장의 영향을 받기 어려운 구성, 구조를 발광 소자에 부여할 수 있다. 즉, 하나의 발광 소자에 인접하는 발광 소자와의 커플링에 기인하여, 하나의 발광 소자를 구성하는 구동 회로의 구동 트랜지스터의 게이트 전극의 전위 상승량이 변동한다는 현상의 발생을 억제할 수 있다. 그 결과, 줄무늬 모양의 얼룩이 시인되는 일이 없고, 또한, 해상도가 마치 반분으로 된 것처럼 화상이 관찰되는 현상이 발생하는 일도 없고, 의도하지 않은 휘도로 화소가 발광하는 일도 없고, 높은 유니포머티로 화상을 표시할 수 있다.
[실시예 2]
실시예 2는, 실시예 1의 변형이다.
도 4의 화살표(A-A)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를 도 16에 도시하고, 도 4의 화살표(B-B)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를 도 17에 도시하고, 도 4의 화살표(C-C)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를 도 18에 도시한다. 또한, 도 4의 화살표(a-a) 및 화살표(h-h)에 따른 마찬가지의, 실시예 2의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를, 각각, 도 19A 및 도 19B에 도시하고, 제1 층간절연층의 표면에서의, 실시예 2의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 20에 도시하고, 제2 층간절연층·하층의 표면에서의, 실시예 2의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 21에 도시하고, 제2 층간절연층·상층의 표면에서의, 실시예 2의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 22에 도시한다.
실시예 2의 발광 소자에서는, 제1 실드벽(41)이, 실시예 1과 마찬가지로, 제2 층간절연층·하층(22)에 마련되어 있고, 제1 실드벽(41)의 상방에 위치하는 제2 층간절연층·상층(23)의 부분에는, 제1 실드벽(41)과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제3 실드벽(51)이 마련되어 있고, 제3 실드벽(51)은 실드 배선부(SDL)에 접속되어 있다. 나아가서는, 필수는 아니지만, 실시예 1과 마찬가지로, 제2 실드벽(45)이 제2 층간절연층·하층(22)에 마련되어 있고, 제2 실드벽(45)의 상방에 위치하는 제2 층간절연층·상층(23)의 부분에는, 제2 실드벽(45)과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제4 실드벽(55)이 마련되어 있고, 제4 실드벽(55)은 실드 배선부(SDL)에 접속되어 있다. 제3 실드벽(51)은, 도전 재료층(41B)으로서, 제2 층간절연층·상층(23)에 형성되어 있고, 배선(51B)을 통하여, 실드 배선부(SDL)에 접속되어 있다. 또한, 제4 실드벽(55)은, 도전 재료층(45B)으로서, 제2 층간절연층·상층(23)에 형성되어 있고, 배선(55B)을 통하여, 실드 배선부(SDL)에 접속되어 있다. 제3 도체부(53)와 제3 도체부(53)와의 사이, 제4 도체부(57)와 제4 도체부(57)와의 사이는, 제3 실드벽(51), 제4 실드벽(55)을 둘러싸는 제2 층간절연층·상층(23)의 연재부(52, 56)로 메워져 있다.
이상의 구성, 구조를 제외하고, 실시예 2의 발광 소자는, 실시예 1과 같은 구성, 구조를 갖기 때문에, 상세한 설명은 생략한다.
[실시예 3]
실시예 3은, 실시예 1 또는 실시예 2의 변형이다.
실시예 3의 표시 장치 또는 발광 소자의 구성 요소의 배치 상태를 모식적으로 도 23에 도시하고, 도 23의 화살표(b-b) 및 화살표(c-c)에 따른 마찬가지의, 실시예 3의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를, 도 24A 및 도 24B의 각각에 도시하고, 도 23의 화살표(d-d) 및 화살표(e-e)에 따른 마찬가지의, 실시예 3의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를, 도 25A 및 도 25B의 각각에 도시하고, 도 23의 화살표(f-f) 및 화살표(g-g)에 따른 마찬가지의, 실시예 3의 표시 장치 또는 발광 소자의 모식적인 일부 단면도를, 도 26A 및 도 26B의 각각에 도시한다.
실시예 3에서는, 하나의 발광 소자와, 제1의 방향에서 이 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제2의 방향으로 늘어나는 제2 방향 실드벽(91)이 마련되어 있다. 즉, 하나의 발광 소자와, 제1의 방향에서 이 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는(실시예 3에서는, 구체적으로는, 제2 층간절연층·하층(22)에는), 제2의 방향으로 늘어나는 제2 방향 실드벽(91)이 마련되어 있다.
실시예 3에서, 제2 방향 실드벽(91)은, 복수의 주상의 제2 방향 실드벽·도체부(93)가 이간하여 배열되어 이루어진다. 여기서, 제2 방향 실드벽·도체부(93)의 축선 방향에서 제2 방향 실드벽(91)을 바라본 때(즉, 제2 방향 실드벽(91)을 상방에서 바라본 때), 복수의 주상의 제2 방향 실드벽·도체부는, 1열로 배열되어 있다. 제2 방향 실드벽·도체부(93)와 제2 방향 실드벽·도체부(93)와의 사이는, 제2 방향 실드벽(91)을 둘러싸는 제2 층간절연층·하층(22)의 연재부(92)로 메워져 있다. 제2 방향 실드벽·도체부(93)의 축선 방향에 대해 수직한 가상 평면(가상 수평면)으로 주상의 제2 방향 실드벽(91)을 절단한 때의 제2 방향 실드벽·도체부(93)의 단면 형상은 원형이다. 또한, 제2 방향 실드벽(91)은, 콘택트 홀(94)을 통하여, 실드 배선부(SDL)에 접속되어 있다. 또한, 제2 방향 실드벽(91)의 저부에는 도전 재료층(91A)이 마련되어 있고, 제2 방향 실드벽(91)의 정상부에는 도전 재료층(91B)이 마련되어 있다. 여기서, 제2 방향 실드벽·도체부(93), 도전 재료층(91A, 91B)은, 제1 도체부(43)와 같은 재료로 이루어진다. 제2 방향 실드벽·도체부(93)는, 주지의 방법에 의거하여, 제2 층간절연층·하층(22)에, 포토 리소그래피 기술 및 에칭 기술에 의거하여 개구부를 형성하고, 이러한 개구부를 도전 재료로 매입함으로써 형성할 수 있다.
이상의 구성, 구조를 제외하고, 실시예 3의 발광 소자는, 실시예 1 또는 실시예 2와 같은 구성, 구조를 갖기 때문에, 상세한 설명은 생략한다.
[실시예 4]
실시예 4에서는, 실시예 1 내지 실시예 3에서 설명한 2Tr/1C 구동 회로의 동작을 설명한다. 실시예 4의 2Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도 27에 도시하고, 각 트랜지스터의 온/오프 상태 등을 모식적에, 도 28A, 도 28B, 도 28C, 도 28D, 도 28E 및 도 28F에 도시한다. 이하, 2Tr/1C 구동 회로의 동작 설명을 행한다.
구동 트랜지스터(TR1)에는, 전류 공급부(100)로부터, 발광부(ELP)의 발광을 제어하기 위한 전압(VCC-H) 및 구동 트랜지스터(TR1)의 소스 영역의 전위를 제어하기 위한 전압(VCC-L)이 공급된다. 여기서, 전압(VCC-H 및 VCC-L)의 값으로서,
VCC-H=20볼트, VCC-L=-10볼트를 예시할 수 있지만, 이들의 값으로 한정하는 것이 아니다.
[기간-TP(2)-1](도 27 및 도 28A 참조)
이 [기간-TP(2)-1]은, 예를 들면, 이전의 표시 프레임에서의 동작이고, 전회의 각종의 처리 완료 후에 제(n, m)번째의 발광부(ELP)가 발광 상태에 있는 기간이다. 즉, 제(n, m)번째의 부화소를 구성하는 발광부(ELP)에는, 후술하는 식(B)에 의거한 드레인 전류(I'ds)가 흐르고 있고, 제(n, m)번째의 부화소를 구성하는 발광부(ELP)의 휘도는, 이러한 드레인 전류(I'ds)에 대응한 값이다. 여기서, 구동 트랜지스터(TR1)는 온 상태이다. 제(n, m)번째의 발광부(ELP)의 발광 상태는, 제(m+m')행 째에 배열된 발광부(ELP)의 수평 주사 기간의 시작 직전까지 계속된다.
도 27에 도시하는 [기간-TP(2)0] 내지 [기간-TP(2)2]은, 전회의 각종의 처리 완료 후의 발광 상태가 종료된 후로부터, 다음의 화상 신호 기록 처리가 행하여지기 직전까지의 동작 기간이다. 즉, 이 [기간-TP(2)0] 내지 [기간-TP(2)2]은, 예를 들면, 이전의 표시 프레임에서의 제(m+m')번째의 수평 주사 기간의 시기(始期)로부터, 현 표시 프레임에서의 제(m-1)번째의 수평 주사 기간의 종기(終期)까지의 어떤 시간 길이의 기간이다. 또한, [기간-TP(2)0] 내지 [기간-TP(2)2]을, 현 표시 프레임에서의 제m번째의 수평 주사 기간 내에 포함하는 구성으로 할 수도 있다. 그리고, [기간-TP(2)0] 내지 [기간-TP(2)2]에서, 제(n, m)번째의 발광부(ELP)는 비발광 상태에 있다. 또한, 도 27에 도시하는 바와 같이, [기간-TP(2)3] 외에, [기간-TP(2)1] 내지 [기간-TP(2)2]도 제m번째의 수평 주사 기간에 포함된다. 설명의 편의를 위해, [기간-TP(2)1]의 시기 및 [기간-TP(2)3]의 종기는, 각각, 제m번째의 수평 주사 기간의 시기 및 종기에 일치하는 것으로 하여 설명한다.
이하, [기간-TP(2)0] 내지 [기간-TP(2)4]의 각 기간에 관해, 설명한다. 또한, [기간-TP(2)1] 내지 [기간-TP(2)3]의 각 기간의 길이는, 표시 장치의 설계에 응하여 적절히 설정하면 좋다.
[기간-TP(2)0](도 28B 참조)
이 [기간-TP(2)0]은, 예를 들면, 이전의 표시 프레임부터 현 표시 프레임에서의 동작이다. 즉, 이 [기간-TP(2)0]은, 이전의 표시 프레임에서의 제(m+m')번째의 수평 주사 기간부터, 현 표시 프레임에서의 제(m-1)번째의 수평 주사 기간까지의 기간이다. 그리고, 이 [기간-TP(2)0]에서, 제(n, m)번째의 발광부(ELP)는, 비발광 상태에 있다. 여기서, [기간-TP(2)-1]부터 [기간-TP(2)0]으로 이전되는 시점(時點)에서, 전류 공급부(100)부터 공급되는 전압을, VCC-H로부터 전압(VCC-L)으로 전환한다. 그 결과, 제2 노드(ND2)(구동 트랜지스터(TR1)의 소스 영역 또는 발광부(ELP)의 애노드 전극)의 전위는 VCC-L까지 저하되고, 발광부(ELP)는 비발광 상태가 된다. 또한, 제2 노드(ND2)의 전위 저하를 모방하도록, 부유 상태의 제1 노드(ND1)(구동 트랜지스터(TR1)의 게이트 전극)의 전위도 저하된다.
[기간-TP(2)1](도 28C참조)
그리고, 현 표시 프레임에서의 제m행 째의 수평 주사 기간이 시작한다. [기간-TP(2)1]의 시작시, 주사 회로(101)의 동작에 의거하여 주사선(SCL)을 하이레벨로 함에 의해, 화상 신호 기록 트랜지스터(TR2)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는, VOfs(예를 들면, 0볼트)가 된다. 제2 노드(ND2)의 전위는 VCC-L(예를 들면, -10볼트)를 유지한다.
상기한 처리에 의해, 구동 트랜지스터(TR1)의 게이트 전극과 소스 영역 사이의 전위차가 Vth 이상이 되고, 구동 트랜지스터(TR1)는 온 상태가 된다.
[기간-TP(2)2](도 28D 참조)
다음에, 임계치 전압 캔슬 처리가 행하여진다. 즉, 화상 신호 기록 트랜지스터(TR2)의 온 상태를 유지한 채로, 전류 공급부(100)로부터 공급되는 전압을, VCC-L로부터 전압(VCC-H)으로 전환한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않지만(VOfs=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위는 상승하고, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TR1)의 임계치 전압(Vth)에 근접한다. 그리고, 구동 트랜지스터(TR1)의 게이트 전극과 소스 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TR1)가 오프 상태가 된다. 구체적으로는, 부유 상태의 제2 노드(ND2)의 전위가 (VOfs-Vth=-3볼트)에 근접하고, 최종적으로 (VOfs-Vth)가 된다. 여기서, 이하의 식(A)이 보증되어 있으면, 환언하면, 식(A)을 만족하도록 전위를 선택, 결정하여 두면, 발광부(ELP)가 발광하는 일은 없다. 또한, 정성적으로는, 임계치 전압 캔슬 처리에서, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차(환언하면, 구동 트랜지스터(TR1)의 게이트 전극과 소스 영역 사이의 전위차)가 구동 트랜지스터(TR1)의 임계치 전압(Vth)에 근접하는 정도는, 임계치 전압 캔슬 처리의 시간에 의해 좌우되다. 따라서, 예를 들면 임계치 전압 캔슬 처리의 시간을 충분히 길게 확보한 경우에는, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차는 구동 트랜지스터(TR1)의 임계치 전압(Vth)에 달하고, 구동 트랜지스터(TR1)는 오프 상태가 된다. 한편, 예를 들면 임계치 전압 캔슬 처리의 시간을 짧게 설정한 경우에는, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TR1)의 임계치 전압(Vth)보다 크고, 구동 트랜지스터(TR1)는 오프 상태로는 되지 않는 경우가 있다. 즉, 임계치 전압 캔슬 처리의 결과로서, 반드시 구동 트랜지스터(TR1)가 오프 상태로 되는 것을 필요로 하지 않는다. 또한, Vth-EL는 발광부(ELP)의 임계치 전압이고, VCath는 발광부(ELP)의 제2 전극에 인가된 전압이고, 부호 CEL은 발광부(ELP)의 기생 용량을 나타낸다.
(VOfs-Vth)<(Vth-EL+VCath) (A)
이 [기간-TP(2)2]에서는, 제2 노드(ND2)의 전위는, 예를 들면, 최종적으로, (VOfs-Vth)가 된다. 즉, 구동 트랜지스터(TR1)의 임계치 전압(Vth) 및 구동 트랜지스터(TR1)의 게이트 전극을 초기화하기 위한 전압(VOfs)만에 의존하여, 제2 노드(ND2)의 전위는 결정된다. 그리고, 발광부(ELP)의 임계치 전압(Vth-EL)과는 관계가 없다.
[기간-TP(2)3](도 28E 참조)
다음에, 구동 트랜지스터(TR1)에 대한 화상 신호 기록 처리 및 구동 트랜지스터(TR1)의 이동도(μ)의 대소에 의거한 구동 트랜지스터(TR1)의 소스 영역(제2 노드(ND2))의 전위의 보정(이동도 보정 처리)을 행한다. 구체적으로는, 화상 신호 기록 트랜지스터(TR2)를, 일단, 오프 상태로 하고, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSiG)로 변경하고, 그 후, 주사선(SCL)을 하이레벨로 함에 의해 화상 신호 기록 트랜지스터(TR2)를 온 상태로 함으로써, 구동 트랜지스터(TR1)를 온 상태로 한다.
구동 트랜지스터(TR1)의 드레인 영역에는 전류 공급부(100)로부터 전위(VCC-H)가 인가되어 있기 때문에, 구동 트랜지스터(TR1)의 소스 영역의 전위는 상승한다. 소정의 시간(t0)이 경과한 후, 주사선(SCL)을 로레벨로 함에 의해, 화상 신호 기록 트랜지스터(TR2)를 오프 상태로 하고, 제1 노드(ND1)(구동 트랜지스터(TR1)의 게이트 전극)를 부유 상태로 한다. 또한, 이 [기간-TP(2)3]의 전(全) 시간(t0)은, 제2 노드(ND2)의 전위가 (VOfs-Vth+△V)가 되도록, 표시 장치의 설계할 때, 설계치로서 미리 결정하여 두면 좋다.
이 [기간-TP(2)3]에서는, 구동 트랜지스터(TR1)의 이동도(μ)의 값이 큰 경우, 구동 트랜지스터(TR1)의 소스 영역에서의 전위의 상승량(△V)(전위 보정치)은 커지고, 구동 트랜지스터(TR1)의 이동도(μ)의 값이 작은 경우, 구동 트랜지스터(TR1)의 소스 영역에서의 전위의 상승량(△V)(전위 보정치)은 작아진다.
[기간-TP(2)4](도 28F 참조)
이상의 조작에 의해, 임계치 전압 캔슬 처리, 화상 신호 기록 처리, 이동도 보정 처리가 완료된다. 그리고, 주사 회로(101)의 동작에 의거하여, 주사선(SCL)이 로레벨로 된 결과, 화상 신호 기록 트랜지스터(TR2)가 오프 상태가 되고, 제1 노드(ND1), 즉, 구동 트랜지스터(TR1)의 게이트 전극(G1)은 부유 상태가 된다. 여기서, 구동 트랜지스터(TR1)는 온 상태를 유지하고 있고, 전류 공급부(100)(전압(VCC-H), 예를 들면 20볼트)에 접속된 상태에 있다. 따라서, 이상의 결과로서, 제2 노드(ND2)의 전위가 상승하고, (Vth-EL+VCath)를 넘기 때문에, 발광부(ELP)는 발광을 시작한다. 그리고, 구동 트랜지스터(TR1)의 게이트 전극(G1)은 부유 상태에 있고, 게다가, 용량부(C0)가 존재하기 때문에, 이른바 부트스트랩 회로에서와 마찬가지의 현상이 구동 트랜지스터(TR1)의 게이트 전극(G1)에 생기고, 제1 노드(ND1)의 전위도 상승한다. 그 결과, 구동 트랜지스터(TR1)의 게이트 전극과 소스 영역 사이의 전위차(Vgs)는, 이하의 식(B)의 값을 유지한다. 그리고, 발광부(ELP)를 흐르는 전류는, 식(C)으로 얻을 수 있기 때문에, 발광부(ELP)를 흐르는 전류(Ids)는, 발광부(ELP)의 임계치 전압(Vth-EL) 및 구동 트랜지스터(TR1)의 임계치 전압(Vth)에는 의존하지 않는다. 즉, 발광부(ELP)의 발광량(휘도)은, 발광부(ELP)의 임계치 전압(Vth-EL)의 영향 및 구동 트랜지스터(TR1)의 임계치 전압(Vth)의 영향을 받지 않는다. 더하여, 구동 트랜지스터(TR1)에서의 이동도(μ)의 편차에 기인한 드레인 전류(Ids)의 편차 발생을 억제할 수 있다.
Vgs≒VSiG-(VOfs-Vth)-△V (B)
Ids=k·μ·(VSiG-VOfs-△V)2 (C)
또한,
μ : 실효적인 이동도
L : 채널 길이
W : 채널 폭
Vgs : 게이트 전극과 소스 영역 사이의 전위차
Vth : 임계치 전압
Cox :(게이트 절연층의 비유전율)×(진공의 유전율)/(게이트 절연층의 두께)
k≡(1/2)·(W/L)·Cox 로 한다.
그리고, 발광부(ELP)의 발광 상태를 제(m+m'-1)번째의 수평 주사 기간까지 계속한다. 이 시점은, [기간-TP(2)-1]의 졸료에 상당한다.
이상에 의해, 발광부(ELP)[제(n, m)번째의 부화소]의 발광의 동작이 완료된다.
이상, 본 개시된 발광 소자, 표시 장치 및 전자 기기를 바람직한 실시예에 의거하여 설명하였지만, 본 개시된 발광 소자, 표시 장치 및 전자 기기는, 이들의 실시예로 한정하는 것이 아니다. 실시예에서 설명한 발광 소자, 표시 장치나 발광 소자, 구동 회로의 구성, 구조는 예시이고, 적절히, 변경할 수 있고, 구동 방법도 예시이고, 적절히, 변경할 수 있다. 실시예에서는, 각종 트랜지스터를 MOSFET로 구성하였지만, 대체적으로 TFT로 구성할 수도 있다. 실시예에서는, 각종 트랜지스터를 n채널형으로서 설명하였지만, 경우에 따라서는, p채널형의 트랜지스터로부터 구동 회로의 일부 또는 전부를 구성하여도 좋다.
또한, 실시예에서는, 전류 공급선(CSL) 및 주사선(SCL)이 제1 층간절연층상에 형성되어 있고, 데이터선(DTL)이 제2 층간절연층상에 형성되어 있는 형태를 설명하였지만, 경우에 따라서는, 전류 공급선(CSL) 및 주사선(SCL)이 제2 층간절연층상에 형성되어 있고, 데이터선(DTL)이 제1 층간절연층상에 형성되어 있는 형태를 채용하여도 좋다. 층간절연층에 오목부 또는 홈부를 형성하고, 이러한 오목부 또는 홈부를 도전 재료로 매입함으로써, 제1 실드벽, 제2 실드벽, 제3 실드벽, 제4 실드벽, 제2 방향 실드벽을 형성하여도 좋다.
본 개시된 표시 장치는, 예를 들면, 텔레비전 수상기나 디지털 카메라를 구성하는 모니터 장치, 비디오 카메라를 구성하는 모니터 장치, 퍼스널 컴퓨터를 구성하는 모니터 장치, PDA(휴대 정보 단말, Personal Digital Assistant), 휴대 전화기나 스마트 폰, 휴대형의 음악 플레이어, 게임기, 전자 북, 전자 사전에서의 각종 표시부, 전자 뷰 파인더(Electronic View Finder, EVF)나 두부 장착형 디스플레이(Head Mounted Display, HMD)에 적용할 수 있다. 즉, 본 개시된 전자 기기로서, 텔레비전 수상기나 디지털 카메라, 비디오 카메라, 퍼스널 컴퓨터, PDA, 휴대 전화기나 스마트 폰, 휴대형의 음악 플레이어, 게임기, 전자 북, 전자 사전, 전자 뷰 파인더나 두부 장착형 디스플레이를 들 수 있고, 이들의 전자 기기에 본 개시된 표시 장치가 구비되어 있다. 실시예에서는, 표시부를, 오로지, 유기 일렉트로루미네선스 발광부로 구성되어 있다고 하여 설명하였지만, 발광부는, 기타, 액정 발광부, 무기 일렉트로루미네선스 발광부, LED 발광부, 반도체 레이저 발광부 등의 자발광형의 발광부로 구성할 수도 있다.
구동 회로는, 2Tr/1C 구동 회로로 한정되지 않는다. 등가 회로도를 도 29에 도시하고, 타이밍 차트를 모식적으로 도 30에 도시하는 바와 같이, 3개의 트랜지스터(구동 트랜지스터, 화상 신호 기록 트랜지스터 및 1개의 트랜지스터)와 하나의 용량부로 이루어지는 3Tr/1C 구동 회로로 구동 회로를 구성할 수 있고, 등가 회로도를 도 31에 도시하고, 타이밍 차트를 모식적으로 도 32에 도시하는 바와 같이, 4개의 트랜지스터(구동 트랜지스터, 화상 신호 기록 트랜지스터 및 2개의 트랜지스터)와 하나의 용량부로 이루어지는 4Tr/1C 구동 회로로 구동 회로를 구성할 수 있고, 등가 회로도를 도 33에 도시하고, 타이밍 차트를 모식적으로 도 34에 도시하는 바와 같이, 5개의 트랜지스터(구동 트랜지스터, 화상 신호 기록 트랜지스터 및 3개의 트랜지스터)와 하나의 용량부로 이루어지는 5Tr/1C 구동 회로로 구동 회로를 구성할 수도 있다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[1]≪발광 소자 : 제1의 양태≫
발광부 및 발광부를 구동하기 위한 구동 회로를 구비한 발광 소자로서,
구동 회로는, 적어도,
(A) 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한 구동 트랜지스터,
(B) 소스/드레인 영역, 채널형성 영역 및 게이트 전극을 구비한 화상 신호 기록 트랜지스터 및
(C) 용량부로 구성되어 있고, 구동 트랜지스터에서,
(A-1) 한쪽의 소스/드레인 영역은, 제1의 방향으로 늘어나는 전류 공급선에 접속되어 있고,
(A-2) 다른쪽의 소스/드레인 영역은, 발광부에 접속되고, 또한, 용량부의 일단에 접속되어 있고,
(A-3) 게이트 전극은, 화상 신호 기록 트랜지스터의 다른쪽의 소스/드레인 영역에 접속되고, 또한, 용량부의 타단에 접속되어 있고,
화상 신호 기록 트랜지스터에서,
(B-1) 한쪽의 소스/드레인 영역은, 제1의 방향과는 다른 제2의 방향으로 늘어나는 데이터선에 접속되어 있고,
(B-2) 게이트 전극은, 제1의 방향으로 늘어나는 주사선에 접속되어 있고,
구동 트랜지스터, 화상 신호 기록 트랜지스터 및 용량부는, 제1 층간절연층에 의해 덮여 있고,
전류 공급선 및 주사선은, 제1 층간절연층상에 형성되어 있고,
제1 층간절연층, 전류 공급선 및 주사선은, 제2 층간절연층에 의해 덮여 있고,
데이터선은, 제2 층간절연층상에 형성되어 있고,
하나의 발광 소자와, 제2의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는, 제1의 방향으로 늘어나는 실드벽이 마련되어 있는 발광 소자.
[2] 실드벽은, 복수의 주상의 도체부가 이간하여 배열되어 이루어지고,
도체부의 축선 방향에서 실드벽을 바라본 때, 복수의 주상의 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 [1]에 기재된 발광 소자.
[3] 실드벽은, 제2 층간절연층에 형성된 실드 배선부에 접속되어 있는 [1] 또는 [2]에 기재된 발광 소자.
[4] 제2의 방향으로 배열된 발광 소자에서, m을 홀수로 하였을 때, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자는, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자 사이의 제1의 방향으로 늘어나는 경계선에 대해 선대칭으로 배치되어 있고,
실드벽은, 적어도, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자와의 사이에 마련되어 있는 [1] 내지 [3]의 어느 한 항에 기재된 발광 소자.
[5] 실드벽은, 경계선상에 마련되어 있는 [4]에 기재된 발광 소자.
[6] 제2의 방향으로 배열된 발광 소자에서, 제1의 방향으로 늘어나는 제2 실드벽이, 제(m-1)번째의 발광 소자와 제m번째의 발광 소자와의 사이에 마련되어 있는 [4] 또는 [5]에 기재된 발광 소자.
[7] 제2 실드벽은, 복수의 주상의 제2 도체부가 이간하여 배열되어 이루어지고,
제2 도체부의 축선 방향에서 제2 실드벽을 바라본 때, 복수의 주상의 제2 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 [6]에 기재된 발광 소자.
[8] 제2 실드벽은, 제2 층간절연층에 형성된 실드 배선부에 접속되어 있는 [6] 또는 [7]에 기재된 발광 소자.
[9] 제2 층간절연층은, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 가지며,
실드벽은 제2 층간절연층·하층에 마련되어 있고,
실드벽의 상방에 위치하는 제2 층간절연층·상층의 부분에는, 실드벽과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제3 실드벽이 마련되어 있고, 제3 실드벽은 실드 배선부에 접속되어 있는 [6] 내지 [8]의 어느 한 항에 기재된 발광 소자.
[10] 제2 층간절연층은, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 가지며,
제2 실드벽은 제2 층간절연층·하층에 마련되어 있고,
제2 실드벽의 상방에 위치하는 제2 층간절연층·상층의 부분에는, 제2 실드벽과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제4 실드벽이 마련되어 있고, 제4 실드벽은 실드 배선부에 접속되어 있는 [6] 내지 [9]의 어느 한 항에 기재된 발광 소자.
[11] 제2 층간절연층은, 제2 층간절연층·하층 및 제2 층간절연층·상층의 적층 구조를 가지며,
실드벽은 제2 층간절연층·하층에 마련되어 있고,
실드벽의 상방에 위치하는 제2 층간절연층·상층의 부분에는, 실드벽과 같은 구조를 가지며, 제1의 방향으로 늘어나는 제3 실드벽이 마련되어 있고, 제3 실드벽은 실드 배선부에 접속되어 있는 [1] 내지 [5]의 어느 한 항에 기재된 발광 소자.
[12] 하나의 발광 소자와, 제1의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이로서, 제2 층간절연층에는, 제2의 방향으로 늘어나는 제2 방향 실드벽이 마련되어 있는 [1] 내지 [11]의 어느 한 항에 기재된 발광 소자.
[13]≪발광 소자 : 제2의 양태≫
발광부 및 발광부를 구동하기 위한 구동 회로를 구비한 발광 소자로서,
하나의 발광 소자와, 그 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 실드벽이 마련되어 있고,
실드벽은, 복수의 주상의 도체부가 이간하여 배열되어 이루어지고,
도체부의 축선 방향에서 실드벽을 바라본 때, 복수의 주상의 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 발광 소자.
[14]≪발광 소자 : 제3의 양태≫
발광부 및 발광부를 구동하기 위한 구동 회로를 구비한 발광 소자로서,
구동 회로는, 적어도, 구동 트랜지스터, 화상 신호 기록 트랜지스터 및 용량부를 구비하고 있고,
용량부는, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨에 마련되어 있고,
하나의 발광 소자와, 그 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 실드벽이, 구동 트랜지스터 및 화상 신호 기록 트랜지스터가 마련된 레벨보다도 높은 레벨로서, 용량부가 마련된 레벨 이하의 레벨에 마련되어 있는 발광 소자.
[15] 실드벽은, 복수의 주상의 도체부가 이간하여 배열되어 이루어지고,
도체부의 축선 방향에서 실드벽을 바라본 때, 복수의 주상의 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 [14]에 기재된 발광 소자.
[16] 실드벽은, 실드 배선부에 접속되어 있는 [13] 내지 [15]의 어느 한 항에 기재된 발광 소자.
[17] 구동 회로는, 제1의 방향으로 늘어나는 전류 공급선, 제1의 방향으로 늘어나는 주사선 및 제1의 방향과는 다른 제2의 방향으로 늘어나는 데이터선에 접속되어 있고,
제2의 방향으로 배열된 발광 소자에서, m을 홀수로 하였을 때, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자는, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자 사이의 제1의 방향으로 늘어나는 경계선에 대해 선대칭으로 배치되어 있고,
실드벽은, 적어도, 제m번째의 발광 소자와 제(m+1)번째의 발광 소자와의 사이에 마련되어 있는 [13] 내지 [16]의 어느 한 항에 기재된 발광 소자.
[18] 실드벽은, 경계선상에 마련되어 있는 [17]에 기재된 발광 소자.
[19] 제2의 방향으로 배열된 발광 소자에서, 제1의 방향으로 늘어나는 제2 실드벽이, 제(m-1)번째의 발광 소자와 제m번째의 발광 소자와의 사이에 마련되어 있는 [17] 또는 [18]에 기재된 발광 소자.
[20] 제2 실드벽은, 복수의 주상의 제2 도체부가 이간하여 배열되어 이루어지고, 제2 도체부의 축선 방향에서 제2 실드벽을 바라본 때, 복수의 주상의 제2 도체부는, 2열로 배열되고, 또한, 지그재그형상으로 배열되어 있는 [19]에 기재된 발광 소자.
[21] 제2 실드벽은, 실드 배선부에 접속되어 있는 [19] 또는 [20]에 기재된 발광 소자.
[22] 하나의 발광 소자와, 제1의 방향에서 그 하나의 발광 소자에 인접하는 발광 소자와의 사이에는, 제2의 방향으로 늘어나는 제2 방향 실드벽이 마련되어 있는 [17] 내지 [21]의 어느 한 항에 기재된 발광 소자.
[23]≪표시 장치≫
[1] 내지 [22]의 어느 한 항에 기재된 발광 소자가, 복수, 제1의 방향 및 제1의 방향과 다른 제2의 방향으로 2차원 매트릭스형상으로 배열되어 이루어지는 표시 장치.
TR1 : 구동 트랜지스터
G1 : 구동 트랜지스터의 게이트 전극
Ch1 : 구동 트랜지스터의 채널형성 영역
SD11, SD12 : 구동 트랜지스터의 소스/드레인 영역
TR2 : 화상 신호 기록 트랜지스터
G2 : 화상 신호 기록 트랜지스터의 게이트 전극
Ch2 : 화상 신호 기록 트랜지스터의 채널형성 영역
SD21 SD22 : 화상 신호 기록 트랜지스터의 소스/드레인 영역
C0 : 용량부
C0-A : 용량부의 타단
C0-B : 용량부의 일단
DTL : 데이터선
SCL : 주사선
CSL : 전류 공급선
SDL : 실드 배선부
11 : 제1 전극
12 : 유기층
13 : 제2 전극
20 : 제1 기판
20A : 소자 분리 영역
21 : 제1 층간절연층
22 : 제2 층간절연층·하층
23 : 제2 층간절연층·상층
24 : 제4 층간절연층
25 : 제5 층간절연층
26 : 보호막
27 : 제2 기판
41 : 실드벽(제1 실드벽)
42 : 실드벽(제1 실드벽)을 구성하는 제2 층간절연층·하층의 연재부
43 : 실드벽을 구성하는 도체부(제1 도체부)
45 : 제2 실드벽
46 : 제2 실드벽을 구성하는 제2 층간절연층·하층의 연재부
47 : 제2 도체부
51 : 제3 실드벽
52 : 제3 실드벽을 구성하는 제2 층간절연층·상층의 연재부
53 : 제3 도체부
55 : 제4 실드벽
56 : 제4 실드벽을 구성하는 제2 층간절연층·상층의 연재부
57 : 제4 도체부
91 : 제2 방향 실드벽
92 : 제2 방향 실드벽을 구성하는 제2 층간절연층·하층의 연재부
93 : 제2 방향 실드벽·도체부
41A, 41B, 45A, 45B, 91A, 91B : 도전 재료층
44, 48, 90, 94, 61, 63, 65, 71, 73, 75, 77, 81, 83, 85, 86, 88, 89 : 콘택트 홀
62, 64, 72, 74, 84, 89 : 콘택트 패드
51B, 55B, 76, 82 : 배선

Claims (5)

  1. 기판과,
    상기 기판 상에 구비되는 복수의 구동부와,
    상기 복수의 구동부 상에 구비되는 복수의 발광부를 가지며,
    상기 복수의 발광부는, 제1 발광부와 상기 제1 발광부에 인접하는 제2 발광부를 가지고,
    상기 복수의 구동부는, 상기 제1 발광부를 구동하기 위한 제1 구동부를 가지며, 상기 제2 발광부를 구동하기 위한 제2 구동부를 가지고,
    상기 제1 구동부와 상기 제2 구동부는 각각, 구동 트랜지스터와, 화상 신호 기록 트랜지스터와, 용량부를 갖고,
    도체부는 상기 제1 발광부와 제2 발광부 사이에 마련되고,
    상기 도체부는 제1 층에 형성되고, 상기 제1 층은 단면도에 있어서, 구동 트랜지스터 및 화상 신호 기록 트랜지스터의 채널형성 영역보다 위의 층에 마련되고,
    상기 도체부는, 고정 전위를 전달하는 배선에 전기적으로 접속되고,
    상기 배선은 제1 방향으로 연재(延在)하고 있고,
    상기 도체부는, 상기 제1 층의 하면으로부터 상면까지 연장하는 형태를 갖는, 표시 장치.
  2. 제1항에 있어서,
    상기 배선과 동일한 층에 형성되고 상기 제1 방향으로 연재하고 있는 데이터선
    을 더 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 도체부는 복수이며, 주상(柱狀)인, 표시 장치.
  4. 제1항에 있어서,
    상기 구동 트랜지스터의 소스 영역 및 드레인 영역은 상기 제1 방향으로 배열되는, 표시 장치.
  5. 제2항에 있어서,
    상기 데이터선은 상기 제1 층과는 다른 층에 형성되는, 표시 장치.
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