KR20230109808A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

일 실시예에 따른 표시 장치는 신호 배선 영역 및 트랜지스터 영역을 포함하는 기판, 상기 트랜지스터 영역에 위치하는 제1 층, 상기 신호 배선 영역에 위치하는 신호 배선, 상기 제1 층 상에 위치하는 트랜지스터, 상기 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 발광층 및 제2 전극을 포함하고, 상기 제1 층 및 상기 신호 배선은 상기 기판의 동일면 상에 위치하고, 상기 제1 층의 두께와 상기 신호 배선의 두께가 상이하다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다. 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 복수의 화소를 포함하고, 각 화소는 복수의 트랜지스터 및 발광 소자를 포함한다. 복수의 트랜지스터는 스캔선, 데이터선 등에 연결되어 있으며 발광 소자에 구동 전류를 전달할 수 있다.
실시예들은 트랜지스터가 배치되는 영역의 단차를 감소시켜 이물에 의한 불량 발생을 감소시킨 표시 장치 및 표시 장치의 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 신호 배선 영역 및 트랜지스터 영역을 포함하는 기판, 상기 트랜지스터 영역에 위치하는 제1 층, 상기 신호 배선 영역에 위치하는 신호 배선, 상기 제1 층 상에 위치하는 트랜지스터, 상기 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 발광층 및 제2 전극을 포함하고, 상기 제1 층 및 상기 신호 배선은 상기 기판의 동일면 상에 위치하고, 상기 제1 층의 두께와 상기 신호 배선의 두께가 상이하다.
상기 제1 층의 두께는 상기 신호 배선의 두께보다 작을 수 있다.
상기 제1 층의 두께는 약 500 옹스트롬 이하이고, 상기 신호 배선의 두께는 약 3000 내지 약 10000 옹스트롬일 수 있다.
상기 신호 배선은 데이터선이고, 상기 데이터선은 제1 서브 데이터선 및 제2 서브 데이터선을 포함할 수 있다.
상기 제1 층과 상기 제1 서브 데이터선은 동일한 물질을 포함할 수 있다.
상기 제1 층과 상기 제1 서브 데이터선은 티타늄을 포함할 수 있다.
상기 제2 서브 데이터선은 구리를 포함할 수 있다.
상기 표시 장치는 상기 제1 층 및 상기 신호 배선 상에 위치하는 버퍼층을 더 포함하고, 상기 버퍼층은 상기 제1 층에 의한 제1 단차, 그리고 상기 신호 배선에 의한 제2 단차를 포함할 수 있다.
상기 제1 단차의 높이는 상기 제2 단차의 높이보다 작을 수 있다.
상기 버퍼층은 무기 물질을 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 신호 배선 영역 및 트랜지스터 영역을 포함하는 기판을 준비하는 단계, 상기 기판 상에 제1 금속막 및 제2 금속막을 차례대로 형성하는 단계, 상기 트랜지스터 영역과 중첩하는 제1 감광성 수지 패턴, 및 상기 신호 배선 영역과 중첩하는 제2 감광성 수지 패턴을 형성하는 단계, 상기 제1 감광성 수지 패턴을 마스크로 하여 제1 금속 패턴을 형성하고, 상기 제2 감광성 수지 패턴을 마스크로 하여 제2 금속 패턴을 형성하는 단계, 그리고 상기 제1 감광성 수지 패턴을 제거하고, 상기 제1 금속 패턴의 적어도 일부를 제거하는 단계를 포함하고, 상기 제1 감광성 수지 패턴 및 상기 제2 감광성 수지 패턴의 두께가 상이하다.
상기 제1 금속 패턴은 제1-1 금속 패턴 및 제1-2 금속 패턴을 포함하고, 상기 제1 금속 패턴의 적어도 일부를 제거하는 단계에서 상기 제1-2 금속 패턴이 제거될 수 있다.
상기 제2 금속 패턴은 제2-1 금속 패턴 및 제2-2 금속 패턴을 포함하고, 상기 제1-2 금속 패턴이 제거되는 공정에서 상기 제2-2 금속 패턴은 상기 제2 감광성 수지 패턴에 의해 커버될 수 있다.
상기 제1-1 금속 패턴은 제1 층을 형성하고, 상기 제2 금속 패턴은 이중층 구조의 신호 배선을 형성할 수 있다.
상기 제1 층 및 상기 신호 배선은 상기 기판의 동일면 상에 위치하고, 상기 제1 층의 두께는 상기 신호 배선의 두께보다 작을 수 있다.
상기 제1 층의 두께는 약 500 옹스트롬 이하이고, 상기 신호 배선의 두께는 약 3000 내지 약 10000 옹스트롬일 수 있다.
상기 제1 층 및 상기 신호 배선 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 버퍼층은 상기 제1 층과 중첩하는 제1 단차를 형성하고, 상기 신호 배선과 중첩하는 제2 단차를 형성할 수 있다.
상기 제1 단차의 높이는 상기 제2 단차의 높이보다 작을 수 있다.
상기 버퍼층은 무기 물질을 포함할 수 있다.
실시예들에 따르면 트랜지스터가 배치되는 영역의 단차가 감소될 수 있다. 이에 따르면 트랜지스터가 배치되는 영역에 위치하는 절연층의 크랙을 방지하고, 크랙을 통해 외기나 수분 등이 침투하는 것을 방지할 수 있다. 안정적으로 형성된 절연층의 제공이 가능하므로 트랜지스터의 특성이 유지될 수 있으며, 이에 따라 신뢰성이 향상된 표시 장치의 제공이 가능할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 분해 사시도이다.
도 2는 일 실시예에 따른 표시 패널의 일부 영역을 구체적으로 도시한 평면도이다.
도 3은 일 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 4는 일 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 5 내지 도 9 각각은 일 실시예에 따른 표시 장치의 제조 공정에 따른 단면도이다.
도 10은 일 화소에 대한 회로도이다.
도 11 내지 도 15 각각은 일 실시예에 따른 표시 장치의 일부 구성에 대한 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
우선 도 1 내지 도 3을 참조하여 일 실시예에 따른 표시 장치에 대해 살펴본다. 도 1은 일 실시예에 따른 표시 장치의 개략적인 분해 사시도이고, 도 2는 일 실시예에 따른 표시 패널의 일부 영역을 구체적으로 도시한 평면도이고, 도 3은 일 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1000)는 커버 윈도우(CW), 표시 패널(DP), 그리고 하우징(HM)을 포함할 수 있다.
커버 윈도우(CW)는 절연 패널을 포함할 수 있다. 예를 들어, 커버 윈도우(CW)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다.
커버 윈도우(CW)의 전면은 표시 장치(1000)의 전면을 정의할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
차단 영역(CBA)은 투과 영역(TA)의 형상을 정의할 수 있다. 차단 영역(CBA)은 투과 영역(TA)에 인접하며 투과 영역(TA)을 둘러쌀 수 있다. 차단 영역(CBA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 차단 영역(CBA)은 광을 차광하는 불투명한 물질을 포함할 수 있다. 차단 영역(CBA)은 소정의 컬러를 가질 수 있다. 차단 영역(CBA)은 투과 영역(TA)을 정의하는 투명 기판과 별도로 제공되는 베젤층에 의해 정의되거나, 투명 기판에 삽입 또는 착색되어 형성된 잉크층에 의해 정의될 수 있다.
표시 패널(DP)에서 이미지가 표시되는 일 면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 이미지가 표시되는 일 면의 법선 방향, 즉 표시 패널(DP)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면 (또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나 제1 내지 제3 방향(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로 다른 방향으로 변환될 수 있다.
표시 패널(DP)은 플랫한 리지드 표시 패널일 수 있으나, 이에 제한되지 않고 플렉서블 표시 패널일 수도 있다. 한편 표시 패널(DP)은 유기 발광 표시 패널로 이루어질 수 있다. 다만, 표시 패널(DP)의 종류는 이에 한정되지 않으며, 다양한 종류의 패널로 이루어질 수 있다. 예를 들면, 표시 패널(DP)은 액정 표시 패널, 전기 영동 표시 패널, 전기 습윤 표시 패널 등으로 이루어질 수도 있다. 또한, 표시 패널(DP)은 마이크로 발광 다이오드 표시 패널, 양자점 발광 다이오드 표시 패널, 양자점 발광 다이오드 표시 패널 등의 차세대 표시 패널로 이루어질 수도 있다.
마이크로 발광 다이오드(Micro LED) 표시 패널은 10 내지 100마이크로미터 크기의 발광 다이오드가 각 화소를 구성하는 방식으로 이루어진다. 이러한 마이크로 발광 다이오드 표시 패널은 무기물을 사용하고, 백라이트가 생략될 수 있으며, 반응 속도가 빠르고, 낮은 전력으로 높은 휘도를 구현할 수 있으며, 휘어질 때 깨지지 않는 등의 장점을 가진다. 양자점 발광 다이오드 표시 패널은 양자점이 포함된 필름을 부착하거나, 양자점이 포함된 물질로 형성하는 방식으로 이루어진다. 양자점은 인듐, 카드뮴 등과 같은 무기물로 이루어지며, 자체적으로 빛을 내고, 지름이 수 나노미터 이하로 이루어진 입자를 의미한다. 양자점의 입자 크기를 조절함으로써, 원하는 색의 광을 나타낼 수 있다. 양자점 발광 다이오드 표시 패널은 광원으로 청색 발광 다이오드를 사용하고, 그 위에 적색 및 녹색의 양자점이 포함된 필름을 부착하거나, 적색 및 녹색의 양자점이 포함된 물질을 증착하여 색을 구현하는 방식으로 이루어진다. 일 실시예에 의한 표시 패널(DP)은 그 외에도 다양한 표시 패널로 이루어질 수 있다.
도 1에 도시된 바와 같이 표시 패널(DP)은 이미지가 표시되는 표시 영역(DA), 및 표시 영역(DA)에 인접한 비표시 영역(PA)을 포함한다. 비표시 영역(PA)은 이미지가 표시되지 않는 영역이다. 표시 영역(DA)은 일 예로 사각 형상일 수 있으며, 비표시 영역(PA)은 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다. 다만 이에 제한되지 않고 표시 영역(DA) 및 비표시 영역(PA)의 형상은 상대적으로 디자인될 수 있다.
하우징(HM)은 소정의 내부 공간을 제공한다. 표시 패널(DP)은 하우징(HM) 내부에 실장된다. 하우징(HM)의 내부에는 표시 패널(DP) 이외에 다양한 전자 부품들, 예를 들어 전원 공급부, 저장 장치, 음향 입출력 모듈 등이 실장될 수 있다.
도 2를 참조하면, 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)을 포함한다. 비표시 영역(PA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다.
표시 패널(DP)은 복수의 화소(PX)를 포함한다. 복수의 화소(PX)들은 기판(SUB) 상의 표시 영역(DA) 내에 배치될 수 있다. 화소(PX) 각각은 유기 발광 다이오드와 그에 연결된 화소 구동 회로를 포함한다.
각 화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기 발광 소자(organic light emitting diode)를 포함할 수 있다. 표시 패널(DP)은 화소(PX)들에서 방출되는 빛을 통해 소정의 이미지를 제공하며, 화소(PX)들에 의해 표시 영역(DA)이 정의된다. 본 명세서에서 비표시 영역(PA)은 화소(PX)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는 영역을 나타낸다.
표시 패널(DP)은 복수의 신호선과 패드부를 포함할 수 있다. 복수의 신호선은 제1 방향(DR1)으로 연장된 스캔선(SL), 제2 방향(DR2)으로 연장된 데이터선(DL) 및 구동 전압선(PL) 등을 포함할 수 있다.
스캔 구동부(20)는 기판(SUB) 상의 비표시 영역(PA)에 위치한다. 스캔 구동부(20)는 스캔선(SL)을 통해 각 화소(PX)에 스캔 신호를 생성하여 전달한다. 일 실시예에 따라 스캔 구동부(20)는 표시 영역(DA)의 좌측 및 우측에 배치될 수 있다. 본 명세서는 스캔 구동부(20)가 표시 영역(DA)의 양측에 배치된 구조를 도시하나, 다른 실시예로 스캔 구동부는 표시 영역(DA)의 일측에만 배치될 수도 있다.
패드부(40)는 표시 패널(DP)의 일 단부에 배치되며, 복수의 단자(41, 42, 44, 45)를 포함한다. 패드부(40)는 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄 회로 기판 또는 IC 칩과 같은 제어부(미도시)와 전기적으로 연결될 수 있다.
제어부는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 단자(41)를 통해 데이터 구동부(50)에 전달한다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 스캔 구동부(20) 및 데이터 구동부(50)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(44, 41)를 통해 각각에 전달할 수 있다. 제어부는 단자(42)를 통해 구동 전압 공급 라인(60)에 구동 전압(ELVDD)을 전달한다. 또한 제어부는 단자(45)를 통해 공통 전압 공급 라인(VSSL) 각각에 공통 전압을 전달한다.
데이터 구동부(50)는 비표시 영역(PA) 상에 배치되며, 데이터선(DL)을 통해 각 화소(PX)에 데이터 신호를 생성하여 전달한다. 데이터 구동부(50)는 표시 패널(DP)의 일측에 배치될 수 있으며, 예컨대 패드부(40)와 표시 영역(DA) 사이에 배치될 수 있다.
구동 전압 공급 라인(60)은 비표시 영역(PA) 상에 배치된다. 예컨대, 구동 전압 공급 라인(60)은 데이터 구동부(50) 및 표시 영역(DA) 사이에 배치될 수 있다. 구동 전압 공급 라인(60)은 구동 전압을 화소(PX)들에 제공한다. 구동 전압 공급 라인(60)은 제1 방향(DR1)으로 배치되며, 제2 방향(DR2)으로 배치된 복수의 구동 전압선(PL)과 연결될 수 있다.
공통 전압 공급 라인(VSSL)은 비표시 영역(PA) 상에 배치되며, 화소(PX)의 유기 발광 소자의 공통 전극에 공통 전압을 제공한다. 공통 전압 공급 라인(VSSL)은 기판(SUB)의 일 측면으로부터 연장되어 기판(SUB)의 가장자리를 따라 3면을 둘러싸는 폐루프를 형성할 수 있다.
공통 전압 공급 라인(VSSL)은 메인 공급 라인(70) 및 서브 공급 라인(71) 등을 포함할 수 있다.
도 3을 참조하면, 표시 영역(DA)에 해당하는 기판(SUB) 상에는 복수의 화소(PX1, PX2, PX3)들이 형성될 수 있다. 각각의 화소(PX1, PX2, PX3)들은 복수의 트랜지스터 및 이와 연결된 발광 소자를 포함할 수 있다.
복수의 화소(PX1, PX2, PX3) 상에는 봉지층(ENC)이 위치할 수 있다. 표시 영역(DA)은 봉지층(ENC)을 통해 외기 또는 수분 등으로부터 보호될 수 있다. 봉지층(ENC)은 표시 영역(DA) 전면과 중첩하도록 일체로 구비될 수 있으며, 비표시 영역(PA) 상에도 일부 배치될 수 있다.
봉지층(ENC) 상에는 제1 색변환부(CC1), 제2 색변환부(CC2) 및 투과부(CC3)가 위치할 수 있다. 제1 색변환부(CC1)는 제1 화소(PX1)와 중첩하고, 제2 색변환부(CC2)는 제2 화소(PX2)와 중첩하고, 투과부(CC3)는 제3 화소(PX3)와 중첩할 수 있다.
제1 화소(PX1)에서 방출되는 광은 제1 색변환부(CC1)를 통과하여 적색광(LR)을 제공할 수 있다. 제2 화소(PX2)에서 방출되는 광은 제2 색변환부(CC2)를 통과하여 녹색광(LG)을 제공할 수 있다. 제3 화소(PX3)에서 방출되는 광은 투과부(CC3)를 통과하여 청색광(LB)을 제공할 수 있다.
이하 도 4를 참조하여 각 화소(PX1, PX2, PX3)의 적층 구조에 대해 살펴본다.
이하에서는 도 4를 참조하여 일 실시예에 따른 표시 장치의 단면도에 대해 살펴본다. 도 4는 일 실시예에 따른 표시 패널의 개략적인 단면도이다.
도 4를 참조하면, 일 실시예에 따른 기판(SUB)은 유리 등의 무기 절연 물질 또는 폴리이미드(PI)와 같은 플라스틱 등의 유기 절연 물질을 포함할 수 있다. 기판(SUB)은 단층 또는 다층일 수 있다. 기판(SUB)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층된 구조를 가질 수 있다.
기판(SUB)은 다양한 정도의 유연성(flexibility)을 가질 수 있다. 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB)는 트랜지스터가 배치되는 트랜지스터 영역(DAa) 및 신호 배선만이 배치되는 신호 배선 영역(DAb)을 포함할 수 있다.
기판(SUB) 위에는 제1 도전층(BML, DL)이 위치할 수 있다. 제1 도전층(BML, DL)은 제1 층(BML) 및 신호 배선(DL)을 포함할 수 있다. 본 명세서는 신호 배선(DL)이 데이터선(DL)인 경우에 대해 설명하고 있으며, 이에 제한되는 것은 아니다. 제1 층(BML)은 트랜지스터 영역(DAa)에 위치하고, 데이터선(DL)은 신호 배선 영역(DAb)에 위치할 수 있다.
기판(SUB)의 동일 면 상에 배치된 제1 층(BML)과 데이터선(DL)은 서로 다른 두께를 가질 수 있다. 제1 층(BML)의 두께는 데이터선(DL)의 두께보다 작을 수 있다. 일 예로 제1 층(BML)의 두께는 약 500 옹스트롬 이하일 수 있으며, 데이터선(DL)의 두께는 약 3000 내지 10000 옹스트롬일 수 있다. 제1 층(BML) 상에는 트랜지스터가 배치되는데, 상대적으로 얇은 두께의 제1 층(BML)을 제공함으로써 트랜지스터가 안정적으로 형성될 수 있다.
제1 도전층(BML, DL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 실시예에 따라 제1 층(BML)은 단일층으로 형성될 수 있으며, 데이터선(DL)은 제1 서브 데이터선(DL-a) 및 제2 서브 데이터선(DL-b)을 포함하는 이중층으로 형성될 수 있다. 제1 층(BML)과 제1 서브 데이터선(DL-a)은 동일한 물질을 포함할 수 있다. 일 예로 제1 층(BML)과 제1 서브 데이터선(DL-a)은 티타늄을 포함할 수 있으며, 제2 서브 데이터선(DL-b)은 구리를 포함할 수 있다.
제1 도전층(BML, DL) 상에는 버퍼층(BF)이 위치할 수 있다. 버퍼층(BF)은 기판(SUB)으로부터 버퍼층(BF)의 상부층, 특히 반도체층(ACT)으로 불순물이 전달되는 것을 차단하여 반도체층(ACT)의 특성 열화를 막고 스트레스를 완화시킬 수 있다. 버퍼층(BF)은 질화규소 또는 산화규소 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 버퍼층(BF)의 일부 또는 전체는 생략될 수도 있다.
버퍼층(BF)은 제1 층(BML)에 의한 제1 단차(ST1)와 데이터선(DL)에 의한 제2 단차(ST2)를 포함할 수 있다. 제1 단차(ST1)와 제2 단차(ST2)의 높이는 상이할 수 있다. 일 예로 제1 단차(ST1)의 높이는 제2 단차(ST2)의 높이보다 작을 수 있다. 다시 말해, 트랜지스터 영역(DAa)과 중첩하는 버퍼층(BF)은 신호 배선 영역(DAb)과 중첩하는 버퍼층(BF)에 비해 상대적으로 낮은 높이를 가질 수 있다.
제조 공정에 따르면 제1 단차(ST1) 및 제2 단차(ST2) 근처에는 파티클과 같은 이물질이 위치할 수 있다. 이러한 이물질은 세정 공정을 통해 제거될 수 있으며 상대적으로 단차 높이가 낮은 제1 단차(ST1) 부근에 위치하는 이물질은 제거가 용이할 수 있다. 트랜지스터 영역(DAa)에 위치하는 이물질은 용이하게 제거될 수 있다. 따라서 트랜지스터 영역(DAa)에 위치하는 절연층은 안정적이고 균일하게 형성될 수 있으며, 파티클과 같은 이물질에 의한 크랙 발생을 방지할 수 있다.
일 실시예와 달리 단차의 높이가 큰 경우, 세정 공정을 실시하더라도 이물질의 제거가 용이하지 않을 수 있다. 즉, 단차 높이가 큰 영역은 상대적으로 세정력이 낮을 수 있다. 버퍼층(BF) 이후에 적층되는 절연층들은 제거되지 않은 이물질에 의해 단차를 커버하는 균일도가 저하될 수 있다. 절연층의 균일도가 저하되면 해당 영역에서 크랙 등이 형성될 수 있다. 외부로부터 침투하는 외기 또는 수분 등은 상기 크랙을 통해 유입될 수 있다. 이러한 크랙이 트랜지스터에 인접하게 위치하면 트랜지스터의 문턱 전압이 네거티브 쉬프트되는 문제가 발생한다. 트랜지스터의 특성이 변화된 이러한 화소는 상대적으로 밝게 보이는 명점 불량이 발현될 수 있다.
버퍼층(BF) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 다결정 규소 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 반도체층(ACT)은 채널 영역(C), 제1 영역(P) 및 제2 영역(Q)을 포함한다. 제1 영역(P) 및 제2 영역(Q)은 각각 채널 영역(C)의 양 옆에 배치되어 있다. 채널 영역(C)은 소량의 불순물이 도핑되어 있거나, 불순물이 도핑되지 않은 반도체를 포함하고, 제1 영역(P) 및 제2 영역(Q)은 채널 영역(C) 대비 다량의 불순물이 도핑되어 있는 반도체를 포함할 수 있다. 반도체층(ACT)은 산화물 반도체로 이루어질 수도 있으며, 이 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체 물질을 보호하기 위해 별도의 보호층(미도시)이 추가될 수 있다.
반도체층(ACT) 위에는 제1 절연층(IL1)이 위치한다.
제1 절연층(IL1) 위에는 게이트 전극(GE)을 포함하는 제2 도전층이 위치한다. 게이트 전극(GE)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 몰리브덴 합금, 티타늄(Ti) 및 티타늄 합금 중 어느 하나를 포함하는 금속막이 적층된 단층 또는 다층막일 수 있다. 게이트 전극(GE)은 반도체층(ACT)의 채널 영역(C)과 중첩할 수 있다.
게이트 전극(GE) 및 제1 절연층(IL1) 위에는 제2 절연층(IL2)이 위치할 수 있다. 제1 절연층(IL1) 및 제2 절연층(IL2)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 및 실리콘질산화물(SiOxNy) 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제2 절연층(IL2) 상에는 소스 전극(SE), 드레인 전극(DE)을 포함하는 제3 도전층이 위치할 수 있다. 도 4의 실시예는 소스 전극(SE) 및 드레인 전극(DE)을 통해 다른 구성요소와 연결되는 실시예를 도시하였으며 후술하는 도 11 내지 도 14의 실시예에서는 복수의 연결 패턴을 포함하는 제3 도전층을 통해 다른 구성요소와 연결될 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 절연층들에 형성된 접촉 구멍을 통해 반도체층(ACT)의 제1 영역(P) 및 제2 영역(Q)과 각각 연결된다.
소스 전극(SE) 및 드레인 전극(DE)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
제2 절연층(IL2), 소스 전극(SE) 및 드레인 전극(DE) 위에는 제3 절연층(IL3)이 위치할 수 있다. 제3 절연층(IL3)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 절연층(IL3) 상에는 제1 전극(E1)이 위치할 수 있다. 제1 전극(E1)은 제3 절연층(IL3)의 접촉 구멍을 통해 소스 전극(SE)과 연결될 수 있다.
제1 전극(E1)은 은(Ag), 리튬(Li), 칼슘(Ca), 알루미늄(Al), 마그네슘(Mg), 금(Au) 같은 금속을 포함할 수 있고, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수도 있다. 제1 전극(E1)은 금속 물질 또는 투명 도전성 산화물을 포함하는 단일층 또는 이들을 포함하는 다중층으로 이루어질 수 있다. 예를 들면, 제1 전극(E1)은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 삼중막 구조를 가질 수 있다.
게이트 전극(GE), 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE)으로 이루어진 트랜지스터는 제1 전극(E1)에 연결되어 발광 소자에 전류를 공급한다.
제3 절연층(IL3)과 제1 전극(E1)의 위에는 격벽(IL4)이 위치할 수 있다. 도시하지 않았으나 격벽(IL4) 상에 스페이서(미도시)가 위치할 수 있다. 격벽(IL4)은 제1 전극(E1)의 적어도 일부와 중첩하고 발광 영역을 정의하는 격벽 개구부를 가진다.
격벽(IL4)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제1 전극(E1) 상에는 발광층(EML)이 위치한다. 발광층(EML) 상부 및 하부에는 기능층(FL1, FL2)이 위치할 수 있다. 제1 기능층(FL1)은 정공 주입층(hole injection layer, HIL) 및 정공 수송층(hole transporting layer, HTL) 중 적어도 하나를 포함하고, 제2 기능층(FL2)은 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 적어도 하나를 포함하는 다중막일 수 있다. 일 실시예에 따른 기능층(FL1, FL2) 및 발광층(EML)은 기판(SUB) 전면과 중첩할 수 있다.
또한 본 명세서는 하나의 기능층(FL1, FL2) 및 발광층(EML)을 도시하였으나, 이에 제한되는 것은 아니다. 하나의 기능층(FL1, FL2) 및 발광층(EML)을 하나의 적층 구조체로 지칭할 때, 일 실시예에 따른 표시 패널은 3개의 적층 구조체를 포함하거나, 4개의 적층 구조체를 포함할 수 있다. 복수의 적층 구조체 각각은 동일한 색상을 방출하거나, 서로 다른 색상을 방출할 수 있다. 일 예로 3개의 적층 구조체는 청색광을 방출하고, 하나의 적층 구조체는 녹색광을 방출할 수 있다.
기능층(FL1, FL2) 위에는 제2 전극(E2)이 위치한다. 제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 등을 포함하는 반사성 금속 또는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다.
제1 전극(E1), 발광층(EML), 기능층(FL1, FL2)과 제2 전극(E2)은 발광 소자를 구성할 수 있다. 여기서, 제1 전극(E1)은 정공 주입 전극인 애노드이며, 제2 전극(E2)은 전자 주입 전극인 캐소드 일 수 있다. 그러나 실시예는 반드시 이에 한정되는 것은 아니며, 발광 표시 장치의 구동 방법에 따라 제1 전극(E1)이 캐소드가 되고, 제2 전극(E2)이 애노드가 될 수도 있다.
제1 전극(E1) 및 제2 전극(E2)으로부터 각각 정공과 전자가 발광층(EML) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
제2 전극(E2) 위에 봉지층(ENC)이 위치한다. 봉지층(ENC)은 발광 소자의 상부면 뿐만 아니라 측면까지 덮어 밀봉할 수 있다. 발광 소자는 수분과 산소에 매우 취약하므로, 봉지층(ENC)이 발광 소자를 밀봉하여 외부의 수분 및 산소의 유입을 차단한다.
봉지층(ENC)은 복수의 층을 포함할 수 있고, 그 중 무기층과 유기층을 모두 포함하는 복합막으로 형성될 수 있으며, 일 예로 제1 봉지 무기층(EIL1), 봉지 유기층(EOL), 제2 봉지 무기층(EIL2)이 순차적으로 형성된 3중층으로 형성될 수 있다.
제1 봉지 무기층(EIL1)은 제2 전극(E2)을 커버할 수 있다. 제1 봉지 무기층(EIL1)은 외부 수분이나 산소가 발광 소자에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 봉지 무기층(EIL1)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 봉지 무기층(EIL1)은 증착 공정을 통해 형성될 수 있다.
봉지 유기층(EOL)은 제1 봉지 무기층(EIL1) 상에 배치되어 제1 봉지 무기층(EIL1)에 접촉할 수 있다. 제1 봉지 무기층(EIL1) 상면에 형성된 굴곡이나 제1 봉지 무기층(EIL1) 상에 존재하는 파티클(particle) 등은 봉지 유기층(EOL)에 의해 커버되어, 제1 봉지 무기층(EIL1)의 상면의 표면 상태가 봉지 유기층(EOL)상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 봉지 유기층(EOL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 봉지 유기층(EOL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 봉지 무기층(EIL2)은 봉지 유기층(EOL) 상에 배치되어 봉지 유기층(EOL)을 커버한다. 제2 봉지 무기층(EIL2)은 제1 봉지 무기층(EIL1)상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 봉지 무기층(EIL2)은 봉지 유기층(EOL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 봉지 무기층(EIL2)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 봉지 무기층(EIL2)은 증착 공정을 통해 형성될 수 있다.
제2 전극(E2)과 봉지층(ENC) 사이 캡핑층(CP)이 위치할 수 있다. 캡핑층(CP)은 유기물질을 포함할 수 있다. 캡핑층(CP)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(E2)을 보호하고, 발광 소자의 출광 효율을 향상시킨다. 캡핑층(CP)은 제1 봉지 무기층(EIL1)보다 큰 굴절률을 가질 수 있다.
일 실시예에 따르면 트랜지스터 영역(DAa)에는 제1 도전층(BML, DL)이 포함하는 제1 층(BML)이 상대적으로 얇은 두께로 제공될 수 있다. 제1 층(BML) 상에 형성되는 복수의 절연층(BF, IL1, IL2)은 낮은 단차를 포함할 수 있다. 완만하게 형성된 복수의 절연층(BF, IL1, IL2)에는 별도의 크랙 등이 발생하지 않을 수 있으며, 이에 따라 크랙을 통한 외기나 수분의 침투를 방지할 수 있다. 트랜지스터의 신뢰성이 향상되며, 이를 포함하는 표시 장치의 표시 품질이 향상될 수 있다.
한편 신호 배선 영역(DAb)에는 제1 도전층(BML, DL)이 포함하는 데이터선(DL)이 상대적으로 두꺼운 두께로 제공될 수 있다. 데이터선(DL) 위에는 별도의 트랜지스터가 배치되지 않으므로 단차에 상관없이 안정적인 구조의 제공이 가능할 수 있다.
이하에서는 도 5 내지 도 9를 참조하여 일 실시예에 따른 표시 장치의 제조 공정에 대해 살펴본다. 도 5 내지 도 9 각각은 일 실시예에 따른 표시 장치의 제조 공정에 따른 단면도이다.
우선 도 5를 참조하면, 기판(SUB) 상에 제1 금속막(ML1) 및 제2 금속막(ML2)을 형성한다. 제1 금속막(ML1) 및 제2 금속막(ML2)은 기판(SUB)의 전체 면과 중첩할 수 있다. 일 실시예에 따른 제1 금속막(ML1)은 티타늄(Ti)을 포함할 수 있으며, 제2 금속막(ML2)은 구리(Cu)를 포함할 수 있다. 그러나 이에 제한되지 않고 제1 금속막(ML1) 및 제2 금속막(ML2) 각각은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있다.
제1 금속막(ML1)의 두께는 제2 금속막(ML2)의 두께보다 작을 수 있다. 일 예로 제1 금속막(ML1)의 두께는 약 500 옹스트롬 이하일 수 있으며, 제2 금속막(ML2)의 두께는 약 2500 내지 약 9500 옹스트롬 이하일 수 있다.
제2 금속막(ML2) 상에 제1 감광성 수지 패턴(PR1) 및 제2 감광성 수지 패턴(PR2)을 형성할 수 있다. 제1 감광성 수지 패턴(PR1)은 트랜지스터 영역(DAa)에 배치될 수 있으며, 제2 감광성 수지 패턴(PR2)은 신호 배선 영역(DAb)에 배치될 수 있다. 상기 신호 배선은 일 예로 데이터선이거나, 공통 전압선이거나, 초기화 전압선이거나, 구동 전압선일 수 있으며, 이에 제한되는 것은 아니다.
제1 감광성 수지 패턴(PR1)의 두께는 제2 감광성 수지 패턴(PR2)의 두께보다 작을 수 있다. 제1 감광성 수지 패턴(PR1)의 두께는 제2 감광성 수지 패턴(PR2)의 두께의 절반 이하일 수 있다. 제1 감광성 수지 패턴(PR1) 및 제2 감광성 수지 패턴(PR2)은 일 감광성 수지 조성물을 도포한 이후 하프톤 마스크를 사용하여 동일한 공정에서 동시에 형성될 수 있다.
다음 도 6을 참조하면, 제1 식각액을 이용하여 제1 금속막(ML1) 및 제2 금속막(ML2)을 식각할 수 있다. 상기 제1 식각액은 제1 금속막(ML1) 및 제2 금속막(ML2)을 동시에 식각할 수 있는 어떠한 식각액도 가능할 수 있으며, 일 예로 상기 제1 식각액은 과황산암모늄(Ammonium per sulfate, APS), 질산계 화합물 및 불소계 화합물을 포함할 수 있다. 과황산암모늄은 구리의 주산화제일 수 있으며, 질산계 화합물은 구리의 보조 산화제일 수 있으며, 불소계 화합물은 티타늄을 포함하는 막을 식각할 수 있다.
제1 식각액을 이용한 식각 공정에 의해 제1 감광성 수지 패턴(PR1)과 중첩하는 제1-1 금속 패턴(MP1-1) 및 제1-2 금속 패턴(MP1-2)이 형성될 수 있다. 또한 제1 식각액을 이용한 식각 공정에 의해 제2 감광성 수지 패턴(PR2)과 중첩하는 제2-1 금속 패턴(MP2-1) 및 제2-2 금속 패턴(MP2-2)이 형성될 수 있다.
다음 도 7을 참조하면, 건식 식각을 이용하여 제1 감광성 수지 패턴(PR1) 및 제2 감광성 수지 패턴(PR2)을 식각할 수 있다.
상대적으로 얇은 두께의 제1 감광성 수지 패턴(PR1)은 건식 식각 공정을 통해 제거될 수 있다. 제1-2 금속 패턴(MP1-2)은 건식 식각에 대한 반응성이 없으므로 제1 감광성 수지 패턴(PR1)이 제거된 이후에도 식각되지 않을 수 있다. 식각된 제2-1 감광성 수지 패턴(PR2')은 제2 감광성 수지 패턴(PR2)에서 제1 감광성 수지 패턴(PR1)과 유사한 두께만큼 식각된 형태일 수 있다.
다음 도 8을 참조하면, 제1-2 금속 패턴(MP1-2)에 대한 선택적 식각이 가능한 제2 식각액을 이용하여 제1-2 금속 패턴(MP1-2)을 제거할 수 있다. 이에 따르면 트랜지스터 영역(DAa)에 배치되는 제1 층(BML)이 형성될 수 있다.
제2-2 금속 패턴(MP2-2)은 제1-2 금속 패턴(MP1-2)과 동일한 물질을 포함하고 있으나 제2-1 감광성 수지 패턴(PR2')에 의해 커버되므로 제2 식각액에 의해 대체적으로 식각되지 않을 수 있다. 일 실시예에 따른 상기 제2 식각액은 구리(Cu)를 식각 가능하며 티타늄(Ti)을 식각하지 않기 위해 불소계 화합물을 포함하지 않을 수 있다.
다음 제2-1 감광성 수지 패턴(PR2')을 제거할 수 있다. 제2-1 감광성 수지 패턴(PR2')의 제거를 통해 신호 배선이 형성될 수 있다. 상기 신호 배선은 일 예로 데이터선이거나, 공통 전압선이거나, 초기화 전압선이거나, 구동 전압선일 수 있으며, 이에 제한되는 것은 아니다. 일 실시예에 따른 신호 배선은 도 9에 도시된 바와 같이 데이터선(DL)일 수 있으며 제1 서브 데이터선(DL-a) 및 제2 서브 데이터선(DL-b)을 포함할 수 있다.
도 9를 참고하면 제1 층(BML) 및 데이터선(DL)을 포함하는 신호 배선 상에 버퍼층(BF)을 형성할 수 있다. 버퍼층(BF)은 기판(SUB)의 전면에 대해 형성될 수 있다. 버퍼층(BF)은 기판(SUB) 전면에 걸쳐 실질적으로 균일한 두께를 가지도록 형성될 수 있다.
버퍼층(BF)은 제1 층(BML)과 중첩하는 제1 단차(ST1) 및 데이터선(DL)과 중첩하는 제2 단차(ST2)를 포함할 수 있다. 제1 층(BML)은 데이터선(DL) 보다 상대적으로 얇은 두께를 가지며, 제1 층(BML) 상에 형성되는 제1 단차(ST1)는 제2 단차(ST2) 대비 낮은 높이를 가질 수 있다. 데이터선(DL)은 제2 서브 데이터선(DL-b)을 더 포함함에 따라 제1 층(BML) 보다 상대적으로 두꺼운 두께를 가질 수 있다. 제2 단차(ST2)는 제1 단차(ST1)에 비해 상대적으로 높은 높이를 가질 수 있다.
이후 버퍼층(BF) 상에 복수의 구성요소를 적층하여 일 실시예에 따른 표시 패널을 제공할 수 있다.
트랜지스터 영역(DAa)에 배치되는 버퍼층(BF)은 신호 배선 영역(DAb)에 배치되는 버퍼층(BF)에 비해 상대적으로 완만한 단차를 가지도록 형성될 수 있다.
제조 공정에 따르면 제1 단차(ST1) 및 제2 단차(ST2) 근처에는 파티클과 같은 이물질이 위치할 수 있다. 이러한 이물질은 세정 공정을 통해 제거될 수 있으며 상대적으로 단차 높이가 낮은 제1 단차(ST1) 부근에 위치하는 이물질은 제거가 용이할 수 있다. 트랜지스터 영역(DAa)에 위치하는 이물질은 용이하게 제거될 수 있다. 따라서 트랜지스터 영역(DAa)에 위치하는 절연층은 안정적이고 균일하게 형성될 수 있으며, 파티클과 같은 이물질에 의한 크랙 발생을 방지할 수 있다.
이하에서는 도 10 내지 도 15를 참조하여 일 실시예에 따른 일 화소의 동작 및 구조에 대해 살펴본다. 도 10은 일 화소에 대한 회로도이고, 도 11 내지 도 15 각각은 일 실시예에 따른 표시 장치의 일부 구성에 대한 평면도이다.
도 10을 참조하면 일 실시예에 의한 표시 장치는 복수의 화소(PX1, PX2, PX3)를 포함한다. 복수의 화소(PX1, PX2, PX3) 각각은 도 1에 도시된 바와 같이 복수의 트랜지스터(T1, T2, T3), 커패시터(Cst), 그리고 발광 소자인 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 한 화소(PX1, PX2, PX3)가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터(T1, T2, T3)는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2) 및 초기화 트랜지스터(T3)를 포함한다. 아래에서 설명할 제1 전극 영역 영역과 제2 전극 영역은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극 영역을 구분하기 위한 것으로서, 소스 전극 영역 또는 드레인 전극 영역일 수 있다.
구동 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 일단과 연결되어 있다. 제1 구동 트랜지스터(T1)의 제1 전극 영역은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있다. 구동 트랜지스터(T1)의 제2 전극 영역은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터선으로부터 데이터 전압(DAT1, DAT2, DAT3)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
스위칭 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있다. 스위칭 트랜지스터(T2)의 제1 전극 영역은 데이터 전압(DAT1, DAT2, DAT3) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있다. 스위칭 트랜지스터(T2)의 제2 전극 영역은 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 스위칭 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT1, DAT2, DAT3)을 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단으로 전달할 수 있다.
초기화 트랜지스터(T3)의 게이트 전극은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있다. 초기화 트랜지스터(T3)의 제1 전극 영역은 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 초기화 트랜지스터(T3)의 제2 전극 영역은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 초기화 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 커패시터(Cst)의 타단은 초기화 트랜지스터(T3)의 제1 전극 영역 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 구동 트랜지스터(T1)에 의해 생성된 구동 전류에 따른 휘도의 빛을 발광할 수 있다.
도 10에 도시한 회로의 동작의 한 예, 특히 한 프레임 동안의 동작의 한 예에 대하여 설명한다. 여기서는 트랜지스터들(T1, T2, T3)이 N형 채널 트랜지스터인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
한 프레임이 시작되면, 초기화 구간에서 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 스위칭 트랜지스터(T2) 및 초기화 트랜지스터(T3)가 턴온된다. 턴온된 스위칭 트랜지스터(T2)를 통해 데이터선으로부터의 기준 전압이 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단에 공급되고, 턴온된 초기화 트랜지스터(T3)를 통해 초기화 전압(INIT)이 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드에 공급된다. 이에 따라, 초기화 구간 동안 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로 초기화된다. 이때, 커패시터(Cst)에는 기준 전압과 초기화 전압(INIT)의 차전압이 저장된다.
다음, 센싱 구간에서 하이 레벨의 제2 스캔 신호(SS) 가 유지된 상태에서 제1 스캔 신호(SC)가 로우 레벨이 되면, 스위칭 트랜지스터(T2)는 턴오프되고 초기화 트랜지스터(T3)는 턴온된다. 턴온된 스위칭 트랜지스터(T2)를 통해 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단은 기준 전압을 유지하고, 턴오프된 초기화 트랜지스터(T3)를 통해 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로부터 끊어진다. 이에 따라, 구동 트랜지스터(T1)는 제1 전극 영역으로부터 제2 전극 영역으로 전류가 흐르다가 제2 전극 영역의 전압이 "기준 전압-Vth"이 되면 턴오프된다. Vth는 구동 트랜지스터(T1)의 문턱 전압을 나타낸다. 이때, 구동 트랜지스터(T1)의 게이트 전극과 제2 전극 영역의 전압 차는 커패시터(Cst)에 저장되며, 구동 트랜지스터(T1)의 문턱 전압(Vth)의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 신호를 생성함으로써, 화소마다 다를 수 있는 구동 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
다음, 데이터 입력 구간에서 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 스위칭 트랜지스터(T2)는 턴온되고 초기화 트랜지스터(T3)는 턴오프된다. 턴온된 스위칭 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DAT1, DAT2, DAT3)이 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단에 공급된다. 이 때, 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드는 턴오프 상태인 구동 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
다음, 발광 구간에서 게이트 전극에 전달된 데이터 전압(DAT1, DAT2, DAT3)에 의해 턴온된 구동 트랜지스터(T1)는 데이터 전압(DAT1, DAT2, DAT3)에 따른 구동 전류를 발생시키고, 그 구동 전류에 의해 발광 다이오드(ED)가 발광할 수 있다.
이하 전술한 회로를 구동하기 위한 일 화소의 배치도에 대해 살펴본다.
앞선 도 4에 도 11을 참고하면, 기판(SUB) 위에는 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)을 포함하는 제1 도전층이 위치할 수 있다. 도 11은 제1 도전층을 도시하고 있다.
제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 제1 방향(DR1)으로 연장되어 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 소정의 폭을 가지고, 제1 방향(DR1)을 따라 길게 연장되어 있는 막대 형상으로 이루어질 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 인접하도록 위치할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 소정의 간격을 가지고 이격하도록 위치할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)에는 서로 다른 데이터 전압(DAT1, DAT2, DAT3)이 인가되며, 이들 간의 쇼트가 발생하지 않도록 이격 배치될 수 있다. 제1 방향(DR1)은 열 방향일 수 있고, 제2 방향(DR2)은 행 방향일 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직할 수 있다. 제1 데이터선(DL1)의 우측에 제2 데이터선(DL2)이 인접하여 위치할 수 있고, 제2 데이터선(DL2)의 우측에 제3 데이터선(DL3)이 인접하여 위치할 수 있다. 이때, 데이터선(DL1, DL2, DL3)들이 인접하여 위치한다는 표현은 데이터선(DL1, DL2, DL3)들 사이에 데이터선(DL1, DL2, DL3)과 나란한 방향으로 연장되는 다른 배선이 위치하지 않음을 의미한다. 즉, 서로 인접하는 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 이들과 나란한 방향으로 연장되는 다른 배선이 위치하지 않는다. 또한, 서로 인접하는 제2 데이터선(DL2)과 제3 데이터선(DL3) 사이에 다른 배선이 위치하지 않는다.
제1 도전층은 공통 전압선(CL), 초기화 전압선(IL), 구동 전압선(DVL) 및 제1 층(BML)을 더 포함할 수 있다.
공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 제1 방향(DR1)으로 연장되어 있다. 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 제1 내지 제3 데이터선(DL1, DL2, DL3)과 나란한 방향으로 연장될 수 있다. 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 제2 방향(DR2)을 따라 인접하도록 위치할 수 있다. 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 소정 간격 이격하도록 위치할 수 있다. 공통 전압선(CL)에는 공통 전압(ELVSS)이 인가되고, 초기화 전압선(IL)에는 초기화 전압(INIT)이 인가되며, 구동 전압선(DVL)에는 구동 전압(ELVDD)이 인가될 수 있다. 서로 다른 전압이 인가되는 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL) 간에 쇼트가 발생하지 않도록 이격 배치될 수 있다. 공통 전압선(CL)과 구동 전압선(DVL) 사이에 초기화 전압선(IL)이 위치할 수 있다. 다만, 이들의 위치가 이에 한정되는 것은 아니며 변경될 수도 있다.
제1 층(BML)은 평면 상에서 구동 전압선(DVL)과 제1 데이터선(DL1) 사이에 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3) 각각은 제1 층(BML)을 포함하고 있으며, 복수의 제1 층(BML)은 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 제1 층(BML1)의 하측에 제2 화소(PX2)의 제1 층(BML2)이 위치할 수 있고, 제2 화소(PX2)의 제1 층(BML2)의 하측에 제3 화소(PX3)의 제1 층(BML3)이 위치할 수 있다.
제1 층(BML)의 평면 형상은 다각형으로 이루어질 수 있다. 복수의 화소(PX1, PX2, PX3)의 제1 층(BML)의 평면 형상은 동일할 수도 있고, 상이할 수도 있다. 예를 들면, 제1 화소(PX1)의 제1 층(BML1)과 제2 화소(PX2)의 제1 층(BML2)의 평면 형상은 서로 대칭을 이룰 수 있고, 제2 화소(PX2)의 제1 층(BML2)과 제3 화소(PX3)의 제1 층(BML3)의 평면 형상은 동일할 수 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 예로 제1 도전층은 티타늄을 포함하는 층과 구리를 포함하는 층으로 이루어진 이층 구조를 포함할 수 있다.
일 실시예에 따른 제1 층(BML)은 단일층으로 형성될 수 있으며, 신호 배선에 해당하는 데이터선(DL1, DL2, DL3), 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL) 중 적어도 하나는 이중층으로 형성될 수 있다. 제1 층(BML)은 티타늄을 포함하는 일 층으로 형성될 수 있으며, 신호 배선에 해당하는 데이터선(DL1, DL2, DL3)은 티타늄을 포함하는 일 층과, 구리를 포함하는 다른 일 층으로 구성된 이중층으로 형성될 수 있다. 구체적인 구조는 앞서 설명한 도 4와 같으므로 이하에서는 생략하기로 한다.
제1 데이터선(DL1), 제2 데이터선(DL2), 제3 데이터선(DL3), 공통 전압선(CL), 초기화 전압선(IL), 구동 전압선(DVL) 및 제1 층(BML)을 포함하는 제1 도전층 위에는 절연층인 버퍼층(BF)이 위치할 수 있다.
제1 층(BML) 상에 형성되는 버퍼층(BF)은 전술한 바와 같이 제1 단차(ST1)를 가질 수 있다. 신호 배선에 해당하는 데이터선(DL1, DL2, DL3) 상에 형성되는 버퍼층(BF)은 전술한 바와 같이 제2 단차(ST2)를 가질 수 있다.
다음 도 4, 도 11 및 도 12를 참조하면 버퍼층(BF) 위에는 제1 내지 제3 화소(PX1, PX2, PX3)의 제1 트랜지스터(T1)의 채널(C1), 제1 영역(P1) 및 제2 영역(Q2)을 포함하는 제1 반도체층(ACT1), 제2 트랜지스터(T2)의 채널(C2), 제1 영역(P2) 및 제2 영역(Q2)을 포함하는 제2 반도체층(ACT2), 그리고 제3 트랜지스터(T3)의 채널(C3), 제1 영역(P3) 및 제2 영역(Q3)을 포함하는 제3 반도체층(ACT3)이 위치할 수 있다. 도 12는 제1 도전층 및 반도체층을 도시하고 있다. 반도체층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(C1), 제1 영역(P1) 및 제2 영역(Q1)은 제2 방향(DR2)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 구동 트랜지스터(T1)의 채널(C1)은 제1 영역(P1)과 제2 영역(Q1) 사이에 위치할 수 있다. 구동 트랜지스터(T1)의 제1 영역(P1)은 구동 전압선(DVL)과 중첩할 수 있다. 구동 트랜지스터(T1)의 제1 영역(P1)은 구동 전압선(DVL)과 전기적으로 연결될 수 있으며, 구동 전압선(DVL)으로부터 구동 전압(ELVDD)을 전달받을 수 있다. 구동 트랜지스터(T1)의 제1 영역(P1)은 구동 전압선(DVL)과 별도의 연결 패턴을 통해 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)의 제1 반도체층(ACT1)은 제1 도전층과 중첩할 수 있다. 특히 제1 영역(P1)은 구동 전압선(DVL)과 중첩하고 채널(C1) 및 제2 영역(Q1)은 제1 층(BML)과 중첩할 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)의 구동 트랜지스터(T1)는 제1 방향(DR1)을 따라 순차적으로 위치할 수 있다. 즉, 평면 상에서 제1 화소(PX1)의 구동 트랜지스터(T1)의 하측에 제2 화소(PX2)의 구동 트랜지스터(T1)가 위치할 수 있고, 제2 화소(PX2)의 구동 트랜지스터(T1)의 하측에 제3 화소(PX3)의 구동 트랜지스터(T1)가 위치할 수 있다.
스위칭 트랜지스터(T2)의 채널(C2), 제1 영역(P2) 및 제2 영역(Q2)은 제2 방향(DR2)으로 연장되어 있는 형상으로 이루어질 수 있다. 스위칭 트랜지스터(T2)의 채널(C2)은 제1 영역(P2)과 제2 영역(Q2) 사이에 위치할 수 있다. 스위칭 트랜지스터(T2)의 제1 영역(P2)은 데이터선(DL1, DL2, DL3)과 연결될 수 있다. 제1 화소(PX1)의 스위칭 트랜지스터(T2)의 제1 영역(P2)은 제1 데이터선(DL1)과 연결될 수 있다. 제2 화소(PX2)의 스위칭 트랜지스터(T2)의 제1 영역(P2)은 제2 데이터선(DL2)과 연결될 수 있다. 제3 화소(PX3)의 스위칭 트랜지스터(T2)의 제1 영역(P2)은 제3 데이터선(DL3)과 연결될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)의 제1 영역(P2)은 각 데이터선(DL1, DL2, DL3)과 별도의 연결 패턴을 통해 전기적으로 연결될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)는 제1 방향(DR1)을 따라 순차적으로 위치할 수 있다. 즉, 평면 상에서 제1 화소(PX1)의 스위칭 트랜지스터(T2)의 하측에 제2 화소(PX2)의 스위칭 트랜지스터(T2)가 위치할 수 있고, 제2 화소(PX2)의 스위칭 트랜지스터(T2)의 하측에 제3 화소(PX3)의 스위칭 트랜지스터(T2)가 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)는 서로 다른 데이터선(DL1, DL2, DL3)에 연결되어 있다.
초기화 트랜지스터(T3)의 채널(C3), 제1 영역(P3) 및 제2 영역(Q3)은 제2 방향(DR2)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 초기화 트랜지스터(T3)의 채널(C3)은 제1 영역(P3)과 제2 영역(Q3) 사이에 위치할 수 있다. 초기화 트랜지스터(T3)의 제1 영역(P3)은 초기화 전압선(IL)과 중첩할 수 있다. 초기화 트랜지스터(T3)의 제1 영역(P3)은 초기화 전압선(IL)과 연결될 수 있으며, 초기화 전압(INIT)을 전달받을 수 있다. 다만, 초기화 트랜지스터(T3)의 제1 영역(P3)은 초기화 전압선(IL)과 별도의 연결 패턴을 통해 전기적으로 연결될 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)의 초기화 트랜지스터(T3)는 제1 방향(DR1)을 따라 순차적으로 위치할 수 있다. 즉, 평면 상에서 제1 화소(PX1)의 초기화 트랜지스터(T3)의 하측에 제2 화소(PX2)의 초기화 트랜지스터(T3)가 위치할 수 있고, 제2 화소(PX2)의 초기화 트랜지스터(T3)의 하측에 제3 화소(PX3)의 초기화 트랜지스터(T3)가 위치할 수 있다.
구동 트랜지스터(T1)의 채널(C1), 제1 영역(P1) 및 제2 영역(Q1), 스위칭 트랜지스터(T2)의 채널(C2), 제1 영역(P2) 및 제2 영역(Q2), 초기화 트랜지스터(T3)의 채널(C3), 제1 영역(P3) 및 제2 영역(Q3)을 포함하는 반도체층(ACT1, ACT2, ACT3) 위에는 제1 절연층(IL1)이 위치할 수 있다.
다음 도 4, 도 11, 도 12 및 도 13을 참조하면 제1 절연층(IL1) 위에는 제1 내지 제3 화소(PX1, PX2, PX3)의 구동 트랜지스터(T1)의 게이트 전극(GE1), 스위칭 트랜지스터(T2)의 게이트 전극(GE2), 초기화 트랜지스터(T3)의 게이트 전극(GE3), 하부 유지 전극(LE)을 포함하는 제2 도전층이 위치할 수 있다. 도 13은 제1 도전층, 반도체층 및 제2 도전층을 도시하고 있다.
구동 트랜지스터(T1)의 게이트 전극(GE1)은 구동 트랜지스터(T1)의 채널(C1)과 중첩할 수 있다. 구동 트랜지스터(T1)의 게이트 전극(GE1)은 하부 유지 전극(LE)과 연결될 수 있고, 일체로 이루어질 수 있다. 하부 유지 전극(LE)은 스위칭 트랜지스터(T2)의 제2 영역(Q2)과 중첩할 수 있다. 하부 유지 전극(LE)은 스위칭 트랜지스터(T2)의 제2 영역(Q2)과 연결될 수 있다. 다만, 하부 유지 전극(LE)은 스위칭 트랜지스터(T2)의 제2 영역(Q2)과 직접적으로 연결되지 않을 수 있다.
하부 유지 전극(LE)의 평면 형상은 다각형으로 이루어질 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 하부 유지 전극(LE)의 평면 형상은 동일할 수도 있고, 상이할 수 있다. 예를 들면, 제1 화소(PX1)와 제2 화소(PX2)의 하부 유지 전극(LE)의 평면 형상은 서로 대칭을 이룰 수 있고, 제2 화소(PX2)와 제3 화소(PX3)의 하부 유지 전극(LE)의 평면 형상은 동일할 수 있다.
스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 스위칭 트랜지스터(T2)의 채널(C2)과 중첩할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 따라서, 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)의 게이트 전극(GE2)에는 동일한 제1 스캔 신호가 인가될 수 있다. 이때, 서로 연결되어 있는 스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다.
초기화 트랜지스터(T3)의 게이트 전극(GE3)은 초기화 트랜지스터(T3)의 채널(C3)과 중첩할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 초기화 트랜지스터(T3)의 게이트 전극(GE3)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 따라서, 제1 내지 제3 화소(PX1, PX2, PX3)의 초기화 트랜지스터(T3)의 게이트 전극(GE3)에는 동일한 제2 스캔 신호(SS)가 인가될 수 있다. 이때, 서로 연결되어 있는 초기화 트랜지스터(T3)의 게이트 전극(GE3)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다.
제2 도전층을 형성한 후 도핑 공정을 수행할 수 있다. 제2 도전층에 의해 가려진 반도체층은 거의 도핑되지 않고, 제2 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 즉, 제2 도전층에 의해 가려진 구동 트랜지스터(T1)의 채널(C1), 스위칭 트랜지스터(T2)의 채널(C2), 초기화 트랜지스터(T3)의 채널(C3)은 도핑되지 않거나 거의 도핑되지 않는다. 제2 도전층에 의해 덮여 있지 않은 구동 트랜지스터(T1)의 제1 영역(P1) 및 제2 영역(Q1), 스위칭 트랜지스터(T2)의 제1 영역(P2) 및 제2 영역(Q2), 초기화 트랜지스터(T3)의 제1 영역(P3) 및 제2 영역(Q3)은 도핑되어 도전체와 동일한 특성을 가지게 된다.
제2 도전층은 서브 연결 패턴(CLa)을 더 포함할 수 있다. 서브 연결 패턴(CLa)은 공통 전압선(CL)과 중첩할 수 있으며 제1 방향(DR1)을 따라 연장될 수 있다. 서브 연결 패턴(CLa)은 공통 전압선(CL)과 전기적으로 연결될 수 있으며, 공통 전압선(CL)의 저항을 낮출 수 있다.
제2 도전층 상에는 제2 절연층(IL2)이 위치할 수 있다.
도 4, 도 11, 도 12, 도 13 및 도 14를 참조하면 제2 절연층(IL2) 상에는 제3 도전층이 위치할 수 있다. 제3 도전층은 제1 스캔선(SCL), 제2 스캔선(SSL), 상부 유지 전극(UE), 제1 연결 패턴(CP1), 제2 연결 패턴(CP2), 제3 연결 패턴(CLb), 제4 연결 패턴(ILb) 및 제5 연결 패턴(DVLb), 보조 공통 전압선(CLc)을 포함할 수 있다.
제1 스캔선(SCL)은 제2 방향(DR2)으로 연장되어 있다. 제1 스캔선(SCL)은 데이터선(DL1, DL2, DL3)과 교차할 수 있으며, 이들의 교차부에서 제1 스캔선(SCL)과 데이터선(DL1, DL2, DL3)은 중첩할 수 있다.
제1 스캔선(SCL)은 기판(SUB)의 일측 단부로부터 타측 단부까지 연장되어 있는 형상을 가질 수 있다. 제1 스캔선(SCL)에는 제1 스캔 신호(SC)가 인가될 수 있다. 제1 스캔선(SCL)은 접촉 구멍(C25, C26)을 통해 스위칭 트랜지스터(T2)의 게이트 전극(GE2)과 연결될 수 있다. 따라서, 스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 제1 스캔선(SCL)으로부터 제1 스캔 신호(SC)를 전달받을 수 있다.
제2 스캔선(SSL)은 제2 방향(DR2)으로 연장되어 있다. 제2 스캔선(SSL)은 데이터선(DL1, DL2, DL3)과 교차할 수 있으며, 이들의 교차부에서 제2 스캔선(SSL)과 데이터선(DL1, DL2, DL3)은 중첩할 수 있다.
제2 스캔선(SSL)은 기판(SUB)의 일측 단부로부터 타측 단부까지 연장되어 있는 형상을 가질 수 있다. 제2 스캔선(SSL)에는 제2 스캔 신호(SS)가 인가될 수 있다. 제2 스캔선(SSL)은 접촉 구멍(C29)을 통해 초기화 트랜지스터(T3)의 게이트 전극(GE3)과 연결될 수 있다. 따라서, 초기화 트랜지스터(T3)의 게이트 전극(GE3)은 제2 스캔선(SSL)으로부터 제2 스캔 신호(SS)를 전달받을 수 있다.
상부 유지 전극(UE)은 하부 유지 전극(LE)과 중첩할 수 있다. 하부 유지 전극(LE)과 상부 유지 전극(UE)은 제2 절연층(IL2)을 사이에 두고 서로 중첩하여 커패시터(Cst)를 형성할 수 있다. 하부 유지 전극(LE)은 제1 절연층(IL1)을 사이에 두고 제1 층(BML)과도 중첩할 수 있으므로 이중으로 커패시터(Cst)를 형성할 수 있다. 제1 층(BML)은 유지 전극으로 기능할 수 있다. 이에 따르면 좁은 면적에도 커패시터 용량이 증가하는 효과를 가질 수 있다.
상부 유지 전극(UE)은 구동 트랜지스터(T1)의 제2 영역(Q1)과 중첩할 수 있다. 제2 절연층(IL2)은 상부 유지 전극(UE) 및 구동 트랜지스터(T1)의 제2 영역(Q1)과 중첩하는 접촉 구멍(C12)을 포함할 수 있다. 상부 유지 전극(UE)은 접촉 구멍(C12)을 통해 구동 트랜지스터(T1)의 제2 영역(Q1)과 연결될 수 있다.
상부 유지 전극(UE)은 제6 연결 패턴(CP6)과 중첩할 수 있다. 제6 연결 패턴(CP6)의 적어도 일부는 초기화 트랜지스터(T3)의 제2 영역(Q3)과 중첩할 수 있다. 제6 연결 패턴(CP6)은 상부 유지 전극(UE)과 중첩하는 접촉 구멍(C17), 및 초기화 트랜지스터(T3)의 제2 영역(Q3)과 중첩하는 접촉 구멍(C18)을 통해 연결될 수 있다. 상부 유지 전극(UE)과 초기화 트랜지스터(T3)의 제2 영역(Q3)은 제6 연결 패턴(CP6)을 통해 전기적으로 연결될 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3) 각각은 상부 유지 전극(UE), 하부 유지 전극(LE), 제1 층(BML)을 포함하고 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE), 하부 유지 전극(LE), 제1 층(BML)은 평면 상에서 구동 전압선(DVL)과 제1 데이터선(DL1) 사이에 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE)은 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 상부 유지 전극(UE)의 하측에 제2 화소(PX2)의 상부 유지 전극(UE)이 위치할 수 있고, 제2 화소(PX2)의 상부 유지 전극(UE)의 하측에 제3 화소(PX3)의 상부 유지 전극(UE)이 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 하부 유지 전극(LE)은 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 하부 유지 전극(LE)의 하측에 제2 화소(PX2)의 하부 유지 전극(LE)이 위치할 수 있고, 제2 화소(PX2)의 하부 유지 전극(LE)의 하측에 제3 화소(PX3)의 하부 유지 전극(LE)이 위치할 수 있다.
상부 유지 전극(UE)의 평면 형상은 다각형으로 이루어질 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE)의 평면 형상은 동일할 수도 있고, 상이할 수 있다. 예를 들면, 제1 화소(PX1)와 제2 화소(PX2)의 상부 유지 전극(UE)의 평면 형상은 서로 대칭을 이룰 수 있고, 제2 화소(PX2)와 제3 화소(PX3)의 상부 유지 전극(UE)의 평면 형상은 동일할 수 있다.
각 화소(PX1, PX2, PX3)마다 제1 연결 패턴(CP1)을 포함할 수 있다. 각 화소(PX1, PX2, PX3)의 제1 연결 패턴(CP1)은 각 데이터선(DL1, DL2, DL3)과 중첩할 수 있다. 제2 절연층(IL2)은 제1 연결 패턴(CP1) 및 각 데이터선(DL1, DL2, DL3)과 중첩하는 접촉 구멍(C21, C22)을 포함할 수 있다. 제1 연결 패턴(CP1)은 접촉 구멍(C22)을 통해 데이터선(DL1, DL2, DL3)과 연결되고, 접촉 구멍(C21)을 통해 스위칭 트랜지스터(T2)의 제1 영역(P2)과 연결될 수 있다. 제1 연결 패턴(CP1)은 각 데이터선(DL1, DL2, DL3)과 스위칭 트랜지스터(T2)의 제1 영역(P2) 사이를 연결할 수 있다. 제1 화소(PX1)에서 제1 연결 패턴(CP1)이 제1 데이터선(DL1) 및 스위칭 트랜지스터(T2)의 제1 영역(P2) 사이를 연결할 수 있다. 제2 화소(PX2)에서 제1 연결 패턴(CP1)이 제2 데이터선(DL2) 및 스위칭 트랜지스터(T2)의 제1 영역(P2) 사이를 연결할 수 있다. 제3 화소(PX3)에서 제1 연결 패턴(CP1)이 제3 데이터선(DL3) 및 스위칭 트랜지스터(T2)의 제1 영역(P2) 사이를 연결할 수 있다.
각 화소(PX1, PX2, PX3)마다 제2 연결 패턴(CP2)을 포함할 수 있다. 각 화소(PX1, PX2, PX3)의 제2 연결 패턴(CP2)은 스위칭 트랜지스터(T2)의 제2 영역(Q2)과 중첩할 수 있다. 제2 연결 패턴(CP2)은 접촉 구멍(C24)을 통해 스위칭 트랜지스터(T2)의 제2 영역(Q2)과 연결될 수 있다. 각 화소(PX1, PX2, PX3)의 제2 연결 패턴(CP2)은 하부 유지 전극(LE)과 중첩할 수 있다. 제2 연결 패턴(CP2)은 접촉 구멍(C23)을 통해 하부 유지 전극(LE)과 연결될 수 있다. 따라서, 각 화소(PX1, PX2, PX3)에서 제2 연결 패턴(CP2)은 스위칭 트랜지스터(T2)의 제2 영역(Q2)과 하부 유지 전극(LE) 사이를 연결할 수 있다.
제3 연결 패턴(CLb)은 공통 전압선(CL)과 중첩할 수 있다. 제3 연결 패턴(CLb)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 공통 전압선(CL)은 평면 상에서 기판(SUB)의 일측 단부로부터 타측 단부까지 연장되어 있는 형상을 가질 수 있다. 제3 연결 패턴(CLb)은 접촉 구멍(C41, C42)을 통해 공통 전압선(CL) 및 서브 연결 패턴(CLa)과 연결될 수 있으며, 공통 전압선(CL)의 저항을 낮추는 역할을 할 수 있다.
제4 연결 패턴(ILb)은 초기화 전압선(IL)과 중첩할 수 있다. 제4 연결 패턴(ILb)은 접촉 구멍(C34)을 통해 초기화 전압선(IL)과 연결될 수 있다. 제4 연결 패턴(ILb)은 초기화 전압선(IL)의 저항을 낮추는 역할을 할 수 있다. 제4 연결 패턴(ILb)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 제4 연결 패턴(ILb)은 제3 트랜지스터(T3)의 제1 영역(P3)과 중첩할 수 있다. 제4 연결 패턴(ILb)은 접촉 구멍(C31)을 통해 제3 트랜지스터(T3)의 제1 영역(P3)과 연결될 수 있다. 제4 연결 패턴(ILb)은 초기화 전압선(IL) 및 제3 트랜지스터(T3)의 제1 영역(P3)을 전기적으로 연결할 수 있다. 제3 트랜지스터(T3)의 제1 영역(P3)은 초기화 전압(INIT)을 전달받을 수 있다.
제5 연결 패턴(DVLb)은 구동 전압선(DVL)과 중첩할 수 있다. 제5 연결 패턴(DVLb)은 접촉 구멍(C13)을 통해 구동 전압선(DVL)과 연결될 수 있다. 제5 연결 패턴(DVLb)은 구동 전압선(DVL)의 저항을 낮추는 역할을 할 수 있다. 제5 연결 패턴(DVLb)은 3개의 화소(PX1, PX2, PX3)마다 끊어진 형상을 반복될 수 있다. 또한 제5 연결 패턴(DVLb)은 접촉 구멍(C11)을 통해 제1 트랜지스터(T1)의 제1 영역(P1)과 전기적으로 연결될 수 있다. 제5 연결 패턴(DVLb)은 구동 전압선(DVL)과 제1 트랜지스터(T1)의 제1 영역(P1)을 연결할 수 있다.
보조 공통 전압선(CLc)은 제2 방향(DR2)으로 연장될 수 있다. 보조 공통 전압선(CLc)은 공통 전압선(CL)과 교차할 수 있으며, 이들의 교차부에서 보조 공통 전압선(CLc)과 공통 전압선(CL)은 중첩할 수 있다. 보조 공통 전압선(CLc)은 접촉 구멍(C41)을 통해 공통 전압선(CL)과 연결될 수 있다. 보조 공통 전압선(CLc)에는 공통 전압(ELVSS)이 인가될 수 있다. 보조 공통 전압선(CLc)은 공통 전압선(CL)의 저항을 낮추는 역할을 할 수 있다.
제3 도전층 위에는 도 4에서 설명한 바와 같이 제3 절연층(IL3)이 위치할 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다.
버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2) 및 제3 절연층(IL3) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 절연층(IL3) 위에는 도 4 및 도 15에 도시된 바와 같이 제1 전극(E1) 및 공통 전압 전달선(CLC)을 포함하는 제4 도전층이 위치할 수 있다.
공통 전압 전달선(CLC)은 접촉 구멍(C111)을 통해 제3 연결 패턴(CLb)에 연결될 수 있으며, 전기적으로 공통 전압선(CL)에 연결될 수 있다. 또한 제1 전극(E1)은 상부 유지 전극(UE)과 중첩하는 각각의 접촉 구멍(C112, C113, C114)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
제1 화소(PX)의 제1 전극(E1)은 제1 화소(PX1)의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수 있다. 제1 전극(E1)은 제1 화소(PX1) 외의 다른 화소의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수도 있다.
본 실시예에서 각 화소(PX1, PX2, PX3)의 트랜지스터(T1, T2, T3)는 제1 전극(E1)과 중첩할 수도 있고, 중첩하지 않을 수도 있다. 즉, 각각의 제1 전극(E1)은 다른 화소와 중첩할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
DAa: 트랜지스터 영역 DAb: 신호 배선 영역
SUB: 기판 BML: 제1 층
DL: 데이터선 Tr: 트랜지스터
E1: 제1 전극 EML: 발광층
E2: 제2 전극 ENC: 봉지층

Claims (20)

  1. 신호 배선 영역 및 트랜지스터 영역을 포함하는 기판,
    상기 트랜지스터 영역에 위치하는 제1 층,
    상기 신호 배선 영역에 위치하는 신호 배선,
    상기 제1 층 상에 위치하는 트랜지스터,
    상기 트랜지스터와 전기적으로 연결되는 제1 전극,
    상기 제1 전극 상에 위치하는 발광층 및 제2 전극을 포함하고,
    상기 제1 층 및 상기 신호 배선은 상기 기판의 동일면 상에 위치하고, 상기 제1 층의 두께와 상기 신호 배선의 두께가 상이한 표시 장치.
  2. 제1항에서,
    상기 제1 층의 두께는 상기 신호 배선의 두께보다 작은 표시 장치.
  3. 제1항에서,
    상기 제1 층의 두께는 약 500 옹스트롬 이하이고,
    상기 신호 배선의 두께는 약 3000 내지 약 10000 옹스트롬인 표시 장치.
  4. 제1항에서,
    상기 신호 배선은 데이터선이고,
    상기 데이터선은 제1 서브 데이터선 및 제2 서브 데이터선을 포함하는 표시 장치.
  5. 제4항에서,
    상기 제1 층과 상기 제1 서브 데이터선은 동일한 물질을 포함하는 표시 장치.
  6. 제4항에서,
    상기 제1 층과 상기 제1 서브 데이터선은 티타늄을 포함하는 표시 장치.
  7. 제4항에서,
    상기 제2 서브 데이터선은 구리를 포함하는 표시 장치.
  8. 제1항에서,
    상기 표시 장치는 상기 제1 층 및 상기 신호 배선 상에 위치하는 버퍼층을 더 포함하고,
    상기 버퍼층은 상기 제1 층에 의한 제1 단차, 그리고 상기 신호 배선에 의한 제2 단차를 포함하는 표시 장치.
  9. 제8항에서,
    상기 제1 단차의 높이는 상기 제2 단차의 높이보다 작은 표시 장치.
  10. 제8항에서,
    상기 버퍼층은 무기 물질을 포함하는 표시 장치.
  11. 신호 배선 영역 및 트랜지스터 영역을 포함하는 기판을 준비하는 단계,
    상기 기판 상에 제1 금속막 및 제2 금속막을 차례대로 형성하는 단계,
    상기 트랜지스터 영역과 중첩하는 제1 감광성 수지 패턴, 및 상기 신호 배선 영역과 중첩하는 제2 감광성 수지 패턴을 형성하는 단계,
    상기 제1 감광성 수지 패턴을 마스크로 하여 제1 금속 패턴을 형성하고, 상기 제2 감광성 수지 패턴을 마스크로 하여 제2 금속 패턴을 형성하는 단계, 그리고
    상기 제1 감광성 수지 패턴을 제거하고, 상기 제1 금속 패턴의 적어도 일부를 제거하는 단계를 포함하고,
    상기 제1 감광성 수지 패턴 및 상기 제2 감광성 수지 패턴의 두께가 상이한 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 제1 금속 패턴은 제1-1 금속 패턴 및 제1-2 금속 패턴을 포함하고,
    상기 제1 금속 패턴의 적어도 일부를 제거하는 단계에서 상기 제1-2 금속 패턴이 제거되는 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 제2 금속 패턴은 제2-1 금속 패턴 및 제2-2 금속 패턴을 포함하고,
    상기 제1-2 금속 패턴이 제거되는 공정에서 상기 제2-2 금속 패턴은 제2-1 감광성 수지 패턴에 의해 커버되는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1-1 금속 패턴은 제1 층을 형성하고, 상기 제2 금속 패턴은 이중층 구조의 신호 배선을 형성하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 제1 층 및 상기 신호 배선은 상기 기판의 동일면 상에 위치하고, 상기 제1 층의 두께는 상기 신호 배선의 두께보다 작은 표시 장치의 제조 방법.
  16. 제14항에서,
    상기 제1 층의 두께는 약 500 옹스트롬 이하이고,
    상기 신호 배선의 두께는 약 3000 내지 약 10000 옹스트롬인 표시 장치의 제조 방법.
  17. 제14항에서,
    상기 제1 층 및 상기 신호 배선 상에 버퍼층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 버퍼층은 상기 제1 층과 중첩하는 제1 단차를 형성하고, 상기 신호 배선과 중첩하는 제2 단차를 형성하는 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 제1 단차의 높이는 상기 제2 단차의 높이보다 작은 표시 장치의 제조 방법.
  20. 제18항에서,
    상기 버퍼층은 무기 물질을 포함하는 표시 장치의 제조 방법.
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