JP2024517526A - 表示パネルおよび表示装置 - Google Patents
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Abstract
表示パネルおよび表示装置を提供する。当該表示パネルは、ベース基板に位置され、ピクセル回路および発光素子を含むピクセルユニットにおいて、ピクセル回路は、駆動トランジスタおよび駆動トランジスタと接続されるデータ書き込みトランジスタを含むピクセルユニットと、データ書き込みトランジスタと接続されるデータケーブルとを含み、データケーブルは、複数の第1タイプのデータケーブルおよび複数の第2タイプのデータケーブルを含み、複数の第1タイプのデータケーブルが第1方向に沿って配列され、第1タイプのデータケーブルが第2方向に沿って延在し、第2タイプのデータケーブルが第1部分、第2部分および第3部分を含み、第1部分と第2部分とが第3部分によって接続され、第1部分および第2部分がいずれも第2方向に沿って延在し、第3部分が第1方向に沿って延在し、第3部分および第2部分が異なる層に位置され、第3部分および第1部分が異なる層に位置され、第1部分が第3部分よりもベース基板に近く、かつ、第2部分が第3部分よりもベース基板に近い。
Description
本開示の少なくとも一実施例は、表示パネルおよび表示装置に関する。
ディスプレイ技術の継続的な開発に伴い、アクティブマトリックス有機発光ダイオード(Active-Matrix Organic Light-Emitting Diode、AMOLED)ディスプレイ技術は、自己発光、広視野角、高コントラスト、低消費電力、高速応答などの利点から、携帯電話、タブレットPC、デジタルカメラなどの表示装置での使用が増加している。
アンダースクリーンカメラ技術は、表示装置の画面占有率を高めるために提案されたまったく新しい技術である。
本開示の少なくとも一実施例は、表示パネルおよび表示装置に関する。
本開示の少なくとも一実施例は、ベース基板と、前記ベース基板に位置され、ピクセル回路および発光素子を含むピクセルユニットにおいて、前記ピクセル回路は、前記発光素子を駆動するように構成され、かつ駆動トランジスタおよびデータ書き込みトランジスタを含み、前記駆動トランジスタが前記データ書き込みトランジスタと接続されるピクセルユニットと、前記データ書き込みトランジスタと接続されるデータケーブルとを含む、表示パネルを提供し、前記データケーブルは、複数の第1タイプのデータケーブルおよび複数の第2タイプのデータケーブルを含み、前記複数の第1タイプのデータケーブルが第1方向に沿って配列され、前記第1タイプのデータケーブルが第2方向に沿って延在し、前記第1方向が前記第2方向と交差し、前記第2タイプのデータケーブルが第1部分、第2部分および第3部分を含み、前記第1部分および前記第2部分が前記第3部分によって接続され、前記第1部分および前記第2部分がいずれも前記第2方向に沿って延在し、前記第3部分が前記第1方向に沿って延在し、前記第3部分と前記第2部分が異なる層に位置され、前記第3部分と前記第1部分が異なる層に位置され、前記第1部分が前記第3部分よりも前記ベース基板に近く、かつ、前記第2部分が前記第3部分よりも前記ベース基板に近い。
例えば、本開示のいくつかの実施例において、第1方向における第3部分のサイズは、前記第1方向における、前記第1部分と前記第2部分との間の距離よりも大きい。
例えば、本開示のいくつかの実施例において、表示パネルは、複数のダミー線をさらに含み、前記複数のダミー線および前記第2タイプのデータケーブルの前記第3部分は、同一層に位置される。
例えば、本開示のいくつかの実施例において、前記第3部分は複数設けられ、前記複数のダミー線および前記複数の第3部分は、前記表示パネル内に均一に配置される。
例えば、本開示のいくつかの実施例において、前記ダミー線の延在方向と前記第3部分の延在方向は、同じである。
例えば、本開示のいくつかの実施例において、前記ダミー線は、定圧線と接続される。
例えば、本開示のいくつかの実施例において、前記定圧線は、第1電源線、第2電源線、初期化信号線の少なくとも1つを含む。
例えば、本開示のいくつかの実施例において、表示パネルは、複数のダミーデータケーブルをさらに含み、前記複数のダミーデータケーブル、前記第2タイプのデータケーブルの前記第1部分、および前記第2タイプのデータケーブルの前記第2部分は、いずれも同一層に位置される。
例えば、本開示のいくつかの実施例において、表示パネルは、第1初期化信号線および第2初期化信号線をさらに含み、前記ピクセル回路は、第1リセットトランジスタおよび第2リセットトランジスタをさらに含み、前記第1リセットトランジスタが前記駆動トランジスタのゲートと接続され、かつ前記駆動トランジスタのゲートをリセットするように構成され、前記第2リセットトランジスタが前記発光素子の第1電極と接続され、前記発光素子の第1電極をリセットするように構成され、前記第1初期化信号線が前記第1リセットトランジスタを介して前記駆動トランジスタのゲートと接続され、前記第2初期化信号線が前記第2リセットトランジスタを介して前記発光素子の第1電極と接続され、前記第1初期化信号線と前記第2初期化信号線は接続されておらず、それぞれ信号を印加するように構成されている。
例えば、本開示のいくつかの実施例において、前記第3部分は、前記第2方向における、隣接する2つのピクセルユニットのピクセル回路の間に位置される。
例えば、本開示のいくつかの実施例において、前記第3部分は複数設けられ、前記複数の第3部分が前記表示パネル内に分散して配置される。
例えば、本開示のいくつかの実施例において、隣接する2つの第3部分の前記第2方向における距離は、前記第2方向における2つのピクセルユニットのサイズの合計以上である。
例えば、本開示のいくつかの実施例において、前記複数の第3部分は、前記第2方向における前記表示パネルのサイズの半分以上の範囲内に均一に配置される。
例えば、本開示のいくつかの実施例において、前記ベース基板は、第1表示領域および第2表示領域を有し、前記第1表示領域が前記第2表示領域の少なくとも一側に位置され、前記ピクセルユニットが第1ピクセルユニットおよび第2ピクセルユニットを含み、前記第1ピクセルユニットのピクセル回路および発光素子がいずれも前記第1表示領域に位置され、前記第2ピクセルユニットの前記ピクセル回路が前記第1表示領域に位置され、前記第2ピクセルユニットの前記発光素子が前記第2表示領域に位置され、前記第2ピクセルユニットの前記ピクセル回路が導電線を介して前記第2ピクセルユニットの前記発光素子と接続され、前記第3部分の前記ベース基板への正投影は、前記導電線の前記ベース基板への正投影と重ならない。
例えば、本開示のいくつかの実施例において、前記導電線の前記ベース基板への正投影は、前記第1ピクセルユニットの前記ピクセル回路の前記ベース基板への正投影と部分的に重なる。
本開示の少なくとも一実施例は、上記表示パネルのいずれか1つを含む表示装置をさらに提供する。
例えば、本開示のいくつかの実施例において、表示装置は、前記表示パネルの一側に位置される感光性センサをさらに含む。
本開示の実施例による技術的解決手段をより明確に説明するために、実施例の添付図面を以下に簡単に紹介する。明らかに、以下の説明における添付図面は、本開示のいくつかの実施例にのみ関連し、本開示を限定するものではない。
図1は本開示の一実施例によって提供される表示パネルの概略構造図である。
図2は本開示の一実施例によって提供される表示パネルのピクセルユニットの概略図である。
図3は本開示の一実施例によって提供される表示パネルの概略図である。
図4は本開示の一実施例によって提供される表示パネルにおける第1表示領域および第2表示領域の概略図である。
図5Aは本開示の一実施例によって提供される表示パネルの部分平面図である。
図5Bは本開示の一実施例によって提供される表示パネルの部分平面図である。
図5Cは本開示の一実施例によって提供される表示パネルの部分平面図である。
図5Dは本開示の一実施例によって提供される表示パネルの部分平面図である。
図5Eは本開示の一実施例によって提供される表示パネルの部分平面図である。
図6Aは表示パネル内のデータケーブルの概略図である。
図6Bは表示パネルの表示不良の概略図である。
図6Cは表示パネル内のセグメント化されたデータケーブルの概略断面図である。
図7Aは本開示の一実施例によって提供される表示パネルの概略図である。
図7Bは表示パネル内のセグメント化されたデータケーブルの概略断面図である。
図7Cは本開示の一実施例によって提供される表示パネルの概略図である。
図8Aは本開示の一実施例によって提供される表示パネルの概略図である。
図8Bは図8Aに示される表示パネルにおけるダミー線および第2タイプのデータケーブルの第3部分の概略平面図である。
図9Aは本開示の一実施例によって提供される表示パネルの概略図である。
図9Bは本開示の別の実施例によって提供される表示パネルの概略図である。
図9Cは本開示の別の実施例によって提供される表示パネルの概略図である。
図9Dは図9Cに示される表示パネルにおけるダミー線および第2タイプのデータケーブルDTnの第3部分の概略平面図である。
図10Aは本開示の一実施例によって提供されるピクセル回路の概略図である。
図10Bは本開示の一実施例によって提供されるピクセル回路のレイアウト図である。
図10Cは図10BのA-B線に沿った断面図である。
図10Dは本開示の一実施例によって提供されるピクセル回路のレイアウト図である。
図10Eは図10DのC-D線に沿った断面図である。
図11は本開示の一実施例によって提供される表示パネルの概略図である。
図12Aは本開示の別の実施例によって提供される表示パネルの概略図である。
図12Bは本開示の別の実施例によって提供される表示パネルの概略図である。
図12Cは本開示の別の実施例によって提供される表示パネルの概略図である。
図13は本開示の別の実施例によって提供される表示パネルの概略図である。
図14Aは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Bは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Cは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Dは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Eは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Fは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Gは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図14Hは本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図15Aは本開示の一実施例によって提供される表示装置の概略図である。
図15Bは本開示の一実施例によって提供される表示装置の概略図である。
図16は図10Aに示されるピクセル回路の動作タイミング図である。
本開示の実施例の目的、技術的解決手段、および利点をより明確にするために、本開示の実施例の技術的解決手段を、本開示の実施例の添付図面と併せて以下で明確かつ完全に説明する。明らかに、記載された実施例は、本開示の実施例の一部であり、それらのすべてではない。記載された本開示の実施例に基づいて、創造的な努力なしに当業者によって得られる他のすべての実施例は、本開示の保護範囲内に入る。
別段の定義がない限り、本開示で使用される技術用語または科学用語は、本開示が属する分野の当業者によって理解される通常の意味を有するものとする。本開示で使用される「第1」、「第2」及び類似の単語は、順序、量、又は重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。同様に、「含む」又は「含有する」などの類似の単語は、当該単語の前に表示される要素又は物が、当該単語の後に挙げられる要素又は物及びそれらの同等物をカバーするが、他の要素又は物を除外しないことを意味する。「接続」又は「連結」などの類似の単語は、物理的接続又は機械的接続に限定されず、直接的または間接的な電気的接続を含んでもよい。「上」「下」「左」「右」などは、あくまで相対的な位置関係を示すものであり、記述対象の絶対位置が変われば、当該相対的な位置関係も変化することが可能である。
ディスプレイ技術の発展に伴い、従来のノッチスクリーンまたは水滴スクリーンのデザインは、いずれも表示パネルの高い画面占有率に対するユーザーの要求を徐々に満たすことができなくなり、透光性表示領域を備えた一連の表示パネルが登場した。このタイプの表示パネルにおいて、感光性センサ(例えば、カメラ)などのハードウェアを透光性表示領域に配置することができ、パンチングが不要なため、表示パネルの実用性を確保しながら真のフルスクリーンを実現できる。
従来の技術において、アンダーディスプレイカメラを有する表示パネルは、一般的に、通常表示のための第1表示領域と、カメラを配置するための第2表示領域とを含む。当該第2表示領域は一般に、複数の発光素子および複数のピクセル回路を含み、各ピクセル回路が発光素子と接続され、発光素子を駆動して発光させるために使用され、互いに接続されるピクセル回路と発光素子は、表示パネルに垂直な方向に重ねる。
従来の技術において、第2表示領域にもピクセル回路が設けられているため、第2表示領域の光透過率が低く、それによって、表示パネルの表示効果が低い。
図1は、本開示の一実施例によって提供される表示パネルの概略構造図である。図1に示すように、当該表示パネルは、ベース基板BSを含むことができる。表示パネルは、第1表示領域R1および第2表示領域R2を含み、当該第1表示領域R1が第2表示領域R2の少なくとも一側に位置されてもよい。例えば、いくつかの実施例において、第1表示領域R1は、第2表示領域R2を取り囲む。即ち、第2表示領域R2は、第1表示領域R1に取り囲まれてもよい。第2表示領域R2も他の位置に設けられてもよく、第2表示領域R2の配置位置は、必要に応じて決定することができる。例えば、第2表示領域R2は、ベース基板BSの上部中央に位置されるか、またはベース基板BSの左上隅または右上隅に位置することができる。例えば、感光性センサ(例えば、カメラ)などのハードウェアは、表示パネルの第2表示領域R2に設けられる。例えば、第2表示領域R2は、透光性表示領域であり、第1表示領域R1は、表示領域である。例えば、第1表示領域R1は不透明であり、表示のみに使用される。
図2は、本開示の一実施例によって提供される表示パネルのピクセルユニットの概略図である。表示パネルは、ベース基板に位置されるピクセルユニット100を含む。図2に示すように、ピクセルユニット100は、ピクセル回路100aおよび発光素子100bを含み、ピクセル回路100aが発光素子100bを駆動するように構成される。例えば、ピクセル回路100aは、発光素子100bを駆動して発光させるための駆動電流を提供するように構成される。例えば、発光素子100bは、有機発光ダイオード(OLED)であり、発光素子100bは、対応するピクセル回路100bの駆動により、赤色光、緑色光、青色光、または白色光などを発光する。発光素子100bが発する光の色は、必要に応じて決定することができる。
第2表示領域R2の光透過率を向上させるために、第2表示領域R2に発光素子のみを配置し、第2表示領域R2の発光素子を駆動するピクセル回路を第1表示領域R1に配置してもよい。即ち、発光素子とピクセル回路とを分けて配置することにより、第2表示領域R2の光透過率を向上させる。
図3は、本開示の一実施例によって提供される表示パネルの概略図である。図3に示すように、当該表示パネルは、第1表示領域R1に位置される複数の第1ピクセル回路10、複数の第2ピクセル回路20および複数の第1発光素子30、ならびに第2表示領域R2に位置される複数の第2発光素子40を含む。例えば、複数の第2ピクセル回路20は、複数の第1ピクセル回路10の間に間隔をあけて設けられてもよい。
例えば、図3に示すように、複数の第1ピクセル回路10のうちの少なくとも1つの第1ピクセル回路10は、複数の第1発光素子30のうちの少なくとも1つの第1発光素子30と接続されてもよく、少なくとも1つの第1ピクセル回路10のベース基板BSへの正投影は、少なくとも1つの第1発光素子30のベース基板BSへの正投影と少なくとも部分的に重なってもよい。当該少なくとも1つの第1ピクセル回路10は、接続される第1発光素子30に駆動信号を提供し、当該第1発光素子30を駆動して発光させる。
例えば、図3に示すように、複数の第2ピクセル回路20のうちの少なくとも1つの第2ピクセル回路20は、複数の第2発光素子40のうちの少なくとも1つの第2発光素子40と導電線L1によって接続されてもよく、当該少なくとも1つの第2ピクセル回路20は、接続される第2発光素子40に駆動信号を提供し、当該第2発光素子40を駆動して発光させる。図3に示すように、第2発光素子40および第2ピクセル回路20が異なる領域に位置されるため、少なくとも1つの第2ピクセル回路20のベース基板BSへの正投影は、少なくとも1つの第2発光素子40のベース基板BSへの正投影と重ならない。
例えば、本開示の実施例において、当該第1表示領域R1を非透光性表示領域に設定し、当該第2表示領域R2を透光性表示領域に設定する。例えば、第1表示領域R1から光を通すことができず、第2表示領域R2から光を通すことができる。このように、本開示の実施例によって提供される表示パネルは、表示パネルにパンチング処理を行う必要がなく、感光性センサなどの必要なハードウェア構造を表示パネルの片側の第2表示領域R2に対応する位置に直接配置することができ、真のフルスクリーンの実現のために、強固な基盤を築く。さらに、第2表示領域R2には、発光素子のみが含まれ、ピクセル回路が含まれないので、第2表示領域R2の光透過率を向上させ、表示パネルの表示効果を向上させることに有益である。
図3に示すように、ピクセルユニット100は、第1ピクセルユニット101および第2ピクセルユニット102を含み、第1ピクセルユニット101のピクセル回路100aおよび発光素子100bが、いずれも第1表示領域R1に位置され、第2ピクセルユニット101のピクセル回路100aが第1表示領域R1に位置され、第2ピクセルユニット102の発光素子100bが第2表示領域R2に位置される。本開示の実施例において、第1ピクセルユニット101のピクセル回路100aは、即ち第1ピクセル回路10であり、第1ピクセルユニット101の発光素子100bは、即ち第1発光素子30であり、第2ピクセルユニット101のピクセル回路100aは、即ち第2ピクセル回路20であり、第2ピクセルユニット102の発光素子100bは、即ち第2発光素子40である。例えば、第1発光素子30は、インサイチュ発光素子と呼ぶことができる。例えば、第1ピクセル回路10は、インサイチュピクセル回路と呼ぶことができ、第2ピクセル回路20は、エクスサイチュピクセル回路と呼ぶことができる。
例えば、図3に示すように、第2発光素子40は、当該第2発光素子40と接続される第2ピクセル回路20と同じ行に位置される。即ち、第2発光素子40の発光信号は、同じ行にある第2ピクセル回路から発される。例えば、同じ行にあるピクセルユニットのピクセル回路は、同じゲート線と接続される。
図3に示すように、第2ピクセルユニット102のピクセル回路(第2ピクセル回路20)は、導電線L1を介して第2ピクセルユニット102の発光素子(第2発光素子40)と接続される。例えば、導電線L1は、透明な導電材料からなる。例えば、導電線L1は、導電性酸化物材料からなる。例えば、導電性酸化物材料は、インジウムスズ酸化物(ITO)を含むが、これに限定されない。
図3に示すように、導電線L1の一端は、第2ピクセル回路20と接続され、導電線L1の他端は、第2発光素子40と接続される。図3に示すように、導電線L1は、第1表示領域R1から第2表示領域R2まで延在する。
図1および図3に示すように、いくつかの実施例において、表示パネルは、補助領域Raをさらに含み、補助領域Raには、第2ピクセル回路20が設けられてもよい。
図4は、本開示の一実施例によって提供される表示パネルにおける第1表示領域および第2表示領域の概略図である。図4に示すように、第2表示領域R2において、隣接する第2発光素子40の間に透光性領域R0が設けられる。例えば、図4に示すように、複数の透光性領域R0は、互いに接続されて、複数の第2発光素子40によって離間される連続した透光性領域を形成する。導電線L1は、透光性領域R0の光透過率を可能な限り高めるために、透明な導電性材料で形成される。図4に示すように、第2発光素子40を配置した領域を除いた第2表示領域R2の他の領域は、透光性領域であってもよい。
図5A~5Eは、本開示の一実施例によって提供される表示パネルの部分平面図である。以下、図5A~図5Eについて説明する。
図5Aは、本開示の一実施例によって提供される表示パネルの第1表示領域および第2表示領域の概略図である。図5Aに示すように、第2表示領域R2は、透光性表示領域であり、第1表示領域R1は、表示領域である。
図5Bは、本開示の一実施例によって提供される表示パネルの第1表示領域における第1発光素子および第2表示領域における第2発光素子の概略図である。図5Bは、第1発光素子30および第2発光素子40を示す。
図5A、図5B及び図3を参照すると、表示効果を向上させるために、第2発光素子40の密度は、第1発光素子30の密度に等しくてもよい。即ち、第2表示領域R2の解像度は、第1表示領域R1の解像度と同じである。当然ながら、他の実施例において、第2発光素子40の密度は、第1発光素子30の密度より大きくても小さくてもよい。即ち、第2表示領域R2の解像度は、第1表示領域R1の解像度より大きくても小さくてもよい。例えば、図5Bおよび図4に示すように、第2発光素子40の発光面積は、第1発光素子30の発光面積よりも小さい。図4は、第2発光素子40の発光面積と第1発光素子30の発光面積を点線で示している。例えば、発光素子の発光面積は、ピクセル定義層の開口部の面積に対応することができる。
図5Cは、本開示の一実施例によって提供される表示パネルの導電線の概略図である。図5Cは、複数の導電線L1を示す。
図5Dは、本開示の一実施例によって提供される表示パネルの導電線の概略図である。図5Dは、導電線L1を示す。図5Dに示すように、導電線L1は、第1導電線L11、第2導電線L12、および第3導電線L13を含む。PPIの高い表示パネルにおいて、導電線が密集しすぎるのを避けるために、複数の配線パターン層を形成することができ、異なる配線パターン層の間に絶縁層が配置される。例えば、第1導電線L11は、第1配線パターン層に位置され、第2導電線L12は、第2配線パターン層に位置され、第3導電線L13は、第3配線パターン層に位置される。当然ながら、他の実施例において、他の形態の複数の導電線も配置されてもよい。例えば、1本の導電線L1は、異なる配線パターン層に位置される導電部によって形成される。例えば、異なる配線パターン層に位置される導電部は、絶縁層を貫通するビアホールを介して接続することができる。
図5Eは、第1発光素子30、第2発光素子40、第1ピクセル回路10、第2ピクセル回路20、接続素子CE0、および導電線L1を示す。各ピクセル回路は、接続素子CE0を介して発光素子と接続される。即ち、各ピクセルユニットは、いずれも接続素子CE0を有する。即ち、第1ピクセル回路10は、接続素子CE0を介して第1発光素子30と接続され、第2ピクセル回路20は、接続素子CE0を介して第2発光素子40と接続される。例えば、導電線L1の一端は、接続素子CE0を介して第2ピクセル回路20と接続され、導電線L1の他端は、第2発光素子40と接続される。
図5Eに示すように、導電線L1は、ピクセルユニットのピクセル回路の所在領域を通過して、当該ピクセルユニットの両側にある第2ピクセル回路20と第2発光素子40とをそれぞれ接続する。例えば、ピクセルユニットのピクセル回路の所在領域は、当該領域を通過する複数の導電線L1と重なり、それによって、ピクセル回路が当該ピクセル回路と重なる導電線と結合して寄生容量を形成し、輝度差が発生し、縞(Mura)などの表示欠陥を引き起こす。第1表示領域R1において、第2ピクセル回路20が設けられる領域は、補助領域Ra(図1および図3に示すように)と呼ぶことができ、補助領域Raが遷移領域と呼ぶこともでき、導電線とピクセル回路との結合により、補助領域(遷移領域)に輝度が低くなる現象が生じやすく、より暗いピクセルユニットが第1表示領域R1内のピクセルユニット(第1ピクセルユニット)であり、第2表示領域R2内の第2発光素子40ではない。例えば、補助領域がより暗いことは、低階調の場合よりも高階調の場合でより顕著になる。図5Eは、多くても2本の導電線L1と重なる第1ピクセル回路10を例として挙げているが、他の実施例において、第1ピクセル回路10は、より多くの導電線L1と重なる場合もある。例えば、図5Cに示すように、いくつかの実施例において、第1ピクセル回路10は、10~15本の導電線L1と重なることができる。1つの第1ピクセル回路10と重なる導電線L1の数は、必要に応じて決定することができる。
いくつかの実施例において、第1ピクセル回路10のサイズを第1方向Xに圧縮することにより、第2ピクセル回路20が設けられる領域を得ることができる。例えば、図5Eに示すように、補助領域には、第1ピクセル回路10の所定列おきに第2ピクセル回路20の列が配置されている。例えば、隣接する2つの列の第2ピクセル回路20の間にある第1ピクセル回路10の列の数は、必要に応じて決定することができる。
図6Aは、表示パネル内のデータケーブルの概略図である。図6Bは、表示パネルの表示不良の概略図である。図6Cは、表示パネル内のセグメント化されたデータケーブルの概略断面図である。
図6Aに示すように、第2表示領域R2は、透光性表示領域であり、第2ピクセル回路20を第2発光素子40から分離させ、第2ピクセル回路20が第1表示領域R1内に設けられ、第2ピクセルユニット102(図3を参照する)のデータケーブルがセグメント化して形成される。即ち、図6Aに示すように、データケーブルDTnは、第1部分DT01、第2部分DT02および第3部分DT03を含む。図6Aに示すように、第1部分DT01および第2部分DT02は、いずれも第2方向Yに沿って延在し、第3部分DT03は、第1方向Xに沿って延在し、第1部分DT01と第2部分DT02とは、第3部分DT03によって接続される。データケーブルDTnが縦部と横部を含むため、データけ-ブルDTnの長さは、縦部のみを含むデータケーブルDTmの長さより大きく、データケーブルDTnの負荷は、データケーブルDTmの負荷よりも大きい。したがって、図6Bに示すように、表示パネルは、表示時に暗い縦縞という表示欠陥が発生する。図6Bは、暗い縦縞MRを示す。本開示の実施例において、データケーブルは、第1タイプのデータケーブルDTmと呼ばれるデータケーブルDTm、および第2タイプのデータケーブルDTnと呼ばれるデータケーブルDTnに分けることができる。例えば、第1タイプのデータケーブルDTmは、第2方向Yに沿って延在し、第2タイプのデータケーブルDTnは、第1方向Xに沿って延在する部分を含み、第2方向Yに沿って延在する部分も含む。例えば、本開示の実施例において、第1方向Xは、ピクセルユニットの行方向であり、第2方向Yは、ピクセルユニットの列方向であるが、これに限定されない。図をわかりやすくするために、図6Aは、2つの第2タイプのデータケーブルDTnのみを示し、表示パネルは、必要に応じて複数のデータケーブルDTnを配置することができ、それによって複数の第3部分DT03を形成し、複数の第3部分DT03は、第2表示領域R2寄りに設けられ、この場合、表示パネルには、第3部分DT03の設置に起因する視覚的な輝度不均一の表示欠陥(Mura)が発生しやすい。
図6Cに示すように、表示パネルは、ベース基板BSおよびベース基板BSに位置される様々な構造を含む。図6Cに示すように、ベース基板BSにバッファ層BLが設けられ、バッファ層BLに分離層BRが設けられ、分離層BRに第1絶縁層ISL1が設けられ、第1絶縁層ISL1に第2タイプのデータケーブルDTnの第3部分DT03が設けられ、第2タイプのデータケーブルDTnの第3部分DT03に第2絶縁層ISL2および第3絶縁層ISL3が設けられ、第3絶縁層ISL3に第2タイプのデータケーブルDTnの第1部分DT01および第2部分DT02が設けられ、第2タイプのデータケーブルDTnの第1部分DT01および第2部分DT02に第4絶縁層ISL4および第5絶縁層ISL5が設けられる。図6Cに示すように、第2タイプのデータケーブルDTnの第3部分DT03は、第2導電層LY2に設けられ、第2タイプのデータケーブルDTnの第1部分DT01および第2部分DT02は、第3導電層LY3に設けられる。
図6Cに示すように、第1部分DT01は、第3絶縁層ISL3および第2絶縁層ISL2を貫通するビアホールVH01を介して、第3部分DT03と接続され、第2部分DT02は、第3絶縁層ISL3および第2絶縁層ISL2を貫通するビアホールVH02を介して、第3部分DT03と接続される。
図7Aは、本開示の一実施例によって提供される表示パネルの概略図である。図7Bは、表示パネル内のセグメント化されたデータケーブルの概略断面図である。図7Cは、本開示の一実施例によって提供される表示パネルの概略図である。
図7Aは、3つの第2タイプのデータケーブルDTnおよび8つの第1タイプのデータケーブルDTmを示す。第2タイプのデータケーブルDTnおよび第1タイプのデータケーブルDTmの数は、必要に応じて決定することができる。
例えば、図2、図3、図5E、図7Aおよび図7Bを参照すると、本開示の少なくとも1つの実施例は、ベース基板BS、ピクセルユニット100およびデータケーブルDTを含む表示パネルを提供し、ピクセルユニット100がベース基板BSに位置され、ピクセル回路100aおよび発光素子100bを含み、ピクセル回路100aが発光素子100bを駆動して発光させるように構成され、ピクセル回路100aが駆動トランジスタおよびデータ書き込みトランジスタを含み、駆動トランジスタがデータ書き込みトランジスタと接続され、データケーブルDTがデータ書き込みトランジスタと接続される。データケーブルDTは、複数の第1タイプのデータケーブルDTmおよび複数の第2タイプのデータケーブルDTn、複数の第1タイプのデータケーブルDTmが第1方向Xに沿って配列され、第1タイプのデータケーブルDTmが第2方向Yに沿って延在し、第1方向Xが第2方向Yと交差し、第2タイプのデータケーブルDTnが第1部分DT01、第2部分DT02および第3部分DT03を含み、第1部分DT01と第2部分DT02とが第3部分DT03を介して接続され、第1部分DT01および第2部分DT02がいずれも第2方向Yに沿って延在し、第3部分DT03が第1方向Xに沿って延在する。例えば、第3部分DT03は、第1表示領域R1に位置される。
図7Bに示すように、第3部分DT03および第2部分DT02は、異なる層に位置され、第3部分DT03および第1部分DT01は、異なる層に位置され、第1部分DT01が第3部分DT03よりもベース基板BSに近く、第2部分DT02が第3部分DT03よりもベース基板BSに近い。
図7Bに示すように、第3部分DT03の一端は、第4絶縁層ISL4および第5絶縁層ISL5を貫通するビアホールVH1を介して、第1部分DT01と接続され、第3部分DT03の他端は、第4絶縁層ISL4および第5絶縁層ISL5を貫通するビアホールVH2を介して、第2部分DT02と接続される。
本発明の実施例は、第4導電層LY4と第3導電層LY3との間に第4絶縁層ISL4および第5絶縁層ISL5を設けることを例として説明したが、これに限定されるものではない。第4導電層LY4と第3導電層LY3との間に絶縁層を1つだけ設けることも可能である。例えば、第4導電層LY4と第3導電層LY3との間に第5絶縁層ISL5のみを設ける。例えば、第5絶縁層ISL5は、平坦化層である。
例えば、図6Cおよび図7Bに示すように、本開示の実施例において、第5絶縁層ISL5の厚さは、第4絶縁層ISL4、第3絶縁層ISL3、第2絶縁層ISL2、第1絶縁層ISL1のうちの少なくとも1つの厚さよりも大きい。いくつかの実施例において、第5絶縁層ISL5の厚さは、第4絶縁層ISL4、第3絶縁層ISL3、第2絶縁層ISL2、第1絶縁層ISL1のそれぞれの厚さよりも大きい。例えば、バッファ層BL、分離層BR、第1絶縁層ISL1、第2絶縁層ISL2、第3絶縁層ISL3、第4絶縁層ISL4および第5絶縁層ISL5は、いずれも絶縁材料からなる。バッファ層BL、分離層BR、第1絶縁層ISL1、第2絶縁層ISL2、第3絶縁層ISL3および第4絶縁層ISL4のうちの少なくとも1つは、無機絶縁材料で形成され、第5絶縁層ISL5は、有機材料で形成される。例えば、無機絶縁材料は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物のうちの少なくとも1つを含むが、これに限定されない。例えば、有機材料は、樹脂を含むが、これに限定されない。
図6Bに示す表示パネルと比較すると、図7Bに示す表示パネルにおいて、第2タイプのデータケーブルDTnの第3部分DT03は、第4導電層LY4に設けられる。第3部分DT03を第2導電層LY2から第4導電層LY4まで調整することは、第2タイプのデータケーブルDTnの負荷が第1タイプのデータケーブルDTmの負荷よりも大きいことによる暗い縞模様の表示不良を緩和するのに有益であり、表示品質を向上させる。例えば、第4導電層LY4の材料の2乗抵抗は、第2導電層LY2の材料の2乗抵抗よりも小さい。
図7Cに示すように、本開示のいくつかの実施例によって提供される表示パネルにおいて、第2表示領域R2は、第1表示領域R1に取り囲まれる。第2タイプのデータケーブルDTnは、第4部分DT04および第5部分DT05をさらに含む。第4部分DT04は、第2方向Yに沿って延在し、第5部分DT05は、第1方向Xに沿って延在し、第1部分DT01と第4部分DT04は、第5部分DT05を介して接続される。例えば、いくつかの実施例において、第1部分DT01および第4部分DT04は、同一層に位置され、第5部分DT05は、第1部分DT01および第4部分DT04と同一層に位置されていない。例えば、いくつかの実施例において、第5部分DT05は、第4導電層または第2導電層に位置され、第1部分DT01および第4部分DT04は、第3導電層に位置されるが、これに限定されない。
図7Cに示すように、第5部分DT05は、周辺領域R3に位置され、第4部分DT04は、表示領域R0から周辺領域R3まで延在する。図7Cに示すように、第4部分DT04は、第1表示領域R1の、第2部分DT02が配置された第2表示領域R2の反対側から周辺領域R3まで延在する。
図7Cに示すように、複数の第1タイプのデータケーブルDTmと複数の第2タイプのデータケーブルDTnの第1部分DT01とは、間隔をあけて配列される。隣接する第1部分DT01の間に配置される第1タイプのデータケーブルDTmの数は、図示のものに限定されず、必要に応じて設定することができる。
ビアホールによって接続される2つの部分が異なる層に位置される限り、第2タイプのデータケーブルDTnの各部分の所在の層は、必要に応じて設定することができる。例えば、第2タイプのデータケーブルDTnの各部分について、異なる方向に延在する2つの部分は、異なる層に位置される。当然ながら、他の方法を採用することもでき、図に示す第1部分DT01から第5部分DT05までのそれぞれが、異なる層に位置されるサブ部分を含んでもよい。
図8Aは、本開示の一実施例によって提供される表示パネルの概略図である。図8Bは、図8Aに示す表示パネルにおけるダミー線および第2タイプのデータケーブルの第3部分の概略平面図である。
例えば、図8Aに示すように、第2タイプのデータケーブルDTnの第3部分を配置することによって引き起こされる視覚的なMuraを緩和するために、同じ第2タイプのデータケーブルDTnについて、第1方向Xにおける第3部分DT03のサイズは、第1方向Xにおける、第1部分DT01と第2部分DT02との最短距離以上である。
本開示のいくつかの実施例において、例えば、第2タイプのデータケーブルDTnの第3部分を配置することによって引き起こされる視覚的なMuraを緩和するために、表示パネルは、複数のダミー線DMYをさらに含む。例えば、複数のダミー線DMY、および第2タイプのデータケーブルDTnの第3部分DT03は、同一層に位置される。例えば、複数のダミー線DMYおよび第3部分DT03は、いずれも第4導電層LY4に位置される。
本開示のいくつかの実施例によって提供される表示パネルにおいて、ダミー線DMYが配置されており、第3部分DT03の密集によって引き起こされる視覚的なMuraを回避し、表示品質を向上させる。
例えば、図8Aおよび図8Bに示すように、表示パネルは、複数の第3部分DT03を含み、視覚的なMuraを緩和または除去し、表示品質を向上させるために、複数のダミー線DMYおよび複数の第3部分DT03は、表示パネル内に均一に配置される。
例えば、図8Aおよび図8Bに示すように、ダミー線DMYの延在方向と第3部分DT03の延在方向とは同じである。図8Aおよび図8Bに示すように、ダミー線DMYは、第1方向Xに沿って延在し、第3部分DT03は、第1方向Xに沿って延在する。
例えば、ダミー線DMYは、定圧線まで接続される。例えば、定圧線は、第1電源線、第2電源線、初期化信号線のうちの少なくとも1つを含む。例えば、第1電源線は、後述する第1電源線PL1であってもよく、第2電源線は、後述する第2電源線PL2であってもよく、初期化信号線は、後述する初期化信号線INTであってもよい。
図6A、図7A、図7C、図8Aおよび図8Bを参照すると、表示パネルは、ダミーデータケーブルDMをさらに含み、ダミーデータケーブルDMは、分離されたデータケーブルであり、ダミーデータケーブルDMと第2タイプのデータケーブルDTnの第1部分DT01とが分離され、ダミーデータケーブルDMが2つの第1タイプのデータケーブルDTmの間に位置され、当該2つの第1タイプのデータケーブルDTmの間に位置される第2タイプのデータケーブルDTnの第1部分DT01から分離される。当該第2タイプのデータケーブルDTnの第2部分DT02の一部および当該第2タイプのデータケーブルDTnの第3部分DT03は、当該2つの第1タイプのデータケーブルDTmの間に位置されない。例えば、ダミーデータケーブルDMには、データケーブルDTのようにデータ信号が入力されない。例えば、ダミーデータケーブルDMは、定圧線まで接続されるが、これに限定されない。例えば、ダミーデータケーブルDMと重なるピクセル回路は、ダミーピクセル回路であってもよく、ダミーピクセル回路が発光素子と接続されない。
例えば、図8Aおよび図8Bに示すように、エッチングの均一性を向上させるために、表示パネルは、複数のダミーデータケーブルDMをさらに含む。例えば、複数のダミーデータケーブルDM、第2タイプのデータケーブルDTnの第1部分DT01、および第2タイプのデータケーブルDTnの第2部分DT02は、いずれも同一層に位置される。
図9Aは、本開示の一実施例によって提供される表示パネルの概略図である。図9Bは、本開示の別の実施例によって提供される表示パネルの概略図である。図9Cは、本開示の別の実施例によって提供される表示パネルの概略図である。図9Dは、図9Cに示す表示パネルにおけるダミー線および第2タイプのデータケーブルDTnの第3部分の概略平面図である。
例えば、第3部分DT03のピクセル回路に与える影響を低減し、第2タイプのデータケーブルの負荷を低減するために、第3部分DT03は、第2方向Yにおいて隣接する2つのピクセルユニットのピクセル回路の間に配置される。
例えば、図9A~図9Dに示すように、表示パネルは、複数の第3部分DT03を含み、視学的なMuraを緩和するために、複数の第3部分DT03は、表示パネル内に分散して配置される。例えば、図9Aに示すように、第2方向Yにおける、隣接する2つの第3部分DT03の間の距離は、第2方向Yにおける2つのピクセルユニット100のサイズの合計以上である。図9Aは、ピクセルユニット100を楕円形の点線枠で示している。図をわかりやすくするために、図9は、隣接する2つの第3部分DT03の間に位置される8つのピクセルユニット100のみを示している。
例えば、第2方向Yにおける、隣接する2つの第3部分DT03の間の距離は、第2方向Yにおける10個のピクセルユニット100のサイズの合計以上である。第2方向Yにおける隣接する2つの第3部分DT03の間の距離は、複数の第3部分DT03の分散度に応じて決定することができる。
例えば、図9A~図9Dに示すように、視覚的なMuraを緩和するために、複数の第3部分DT03は、第2方向Yにおける表示パネルのサイズの少なくとも半分の範囲内に均一に配置される。例えば、図9Cおよび図9Dに示すように、複数の第3部分DT03は、第1表示領域R1の、第2表示領域R2の一側にある領域内に均一に配置される。例えば、最も遠い2つの第3部分DT03間の距離は、第2方向Yにおける表示領域R0のサイズの半分以上である。第2方向Yにおける表示パネルのサイズは、第2方向Yにおける表示パネルの長さを指すことができる。図6A、図7A、図7C、図8A、図8B、図9A~図9Dにおいて、絶縁層を貫通して2つの部品を接続するためのビアホールを黒い点で表す。黒い点の位置で交差する2つの部分は接続され、黒い点のない位置で交差する部分は接続されず、両者は、その間の絶縁層によって分離される。
図9Cおよび図9Dに示すように、表示パネルは、複数のダミー線DMYをさらに含む。複数のダミー線DMYについては、前の説明を参照することができ、ここでは繰り返さない。
図6A、図7A、図7C、図8A、図8B、図9A~図9Dは、表示パネルの中心線a0を示す。例えば、表示パネルは、中心線a0に対して対称的に配置されている。例えば、中心線a0は、第2方向Yに平行である。
図6A、図7A、図7C、図8A、図8B、図9A~図9Dに示すように、いくつかのダミー線DMYは、第2表示領域R2で分離され、第2表示領域R2の反対側で、ダミー線DMYは、第2表示領域R2の一側に位置される第1ダミー部DMY1および第2表示領域R2の他側に位置される第2ダミー部DMY2を含む。ダミー線DMYは、第2表示領域R2を通過しない。
図6A、図7A、図7C、図8A、図8B、図9A~図9Dに示すように、表示パネルは、表示領域R0および周辺領域R3を含み、表示領域R0は、第1表示領域R1および第2表示領域R2を含む。つまり、ベース基板BSは、表示領域R0、および表示領域R0の少なくとも一側に位置される周辺領域R3を有する。
例えば、図2および図3を参照すると、ピクセルユニット100は、ベース基板BSに位置され、ピクセル回路100aおよび発光素子100bを含み、ピクセル回路100aは、発光素子100bを駆動するように構成され、ピクセル回路100bは、駆動トランジスタT1(図10Aを参照する)およびデータ書き込みトランジスタT2(図10Aを参照する)を含み、駆動トランジスタがデータ書き込みトランジスタと接続される。
例えば、図10Aおよび図10Bを参照すると、データケーブルDTは、データ書き込みトランジスタT2と接続され、データ信号をピクセル回路100aに提供するように構成される。
図10Aは、本開示の一実施例によって提供されるピクセル回路の概略図である。図10Bは、本開示の一実施例によって提供されるピクセル回路のレイアウト図である。図10Cは、図10BのA-B線に沿った断面図である。図10Dは、本開示の一実施例によって提供されるピクセル回路のレイアウト図である。図10Eは、図10DのC-D線に沿った断面図である。図10Aに示されるピクセル回路は、関連技術において一般的な低温ポリシリコン(Low Temperature Poly-silicon、LTPS)AMOLEDのピクセル回路であってもよい。
図10Aは、表示パネルのピクセルユニットのピクセル回路を示し、図10Aに示すように、ピクセルユニット100は、ピクセル回路100aおよび発光素子100bを含む。ピクセル回路100aは、6つのスイッチングトランジスタ(T2-T7)、1つの駆動トランジスタT1および1つのストレージキャパシタCstを含む。6つのスイッチングトランジスタは、それぞれデータ書き込みトランジスタT2、閾値補償トランジスタT3、第1発光制御トランジスタT4、第2発光制御トランジスタT5、第1リセットトランジスタT6、および第2リセットトランジスタT7である。発光素子100bは、第1電極E1、第2電極E2および第1電極E1と第2電極E2との間に位置される発光機能層を含む。例えば、第1電極E1はアノードであり、第2電極E2はカソードである。通常、閾値補償トランジスタT3および第1リセットトランジスタT6は、デュアルゲート薄膜トランジスタ(Thin Film Transistor、TFT)を使用して漏電リスクを減少する。
図10Aに示すように、表示パネルは、ゲート線GT、データケーブルDT、第1電源線PL1、第2電源線PL2、発光制御信号線EML、初期化信号線INT、リセット制御信号線RSTなどを含む。例えば、リセット制御信号線RSTは、第1リセット制御信号線RST1および第2リセット制御信号線RST2を含む。第1電源線PL1は、一定の第1電圧信号VDDをピクセルユニット100に提供するように構成され、第2電源線PL2は、一定の第2電圧信号VSSをピクセルユニット100に提供するように構成され、第1電圧信号VDDが第2電圧信号VSSよりも大きい。ゲート線GTは、走査信号SCANをピクセルユニット100に提供するように構成され、データケーブルDTは、データ信号DATA(データ電圧VDATA)をピクセルユニット100に提供するように構成され、発光制御信号線EMLは、発光制御信号EMをピクセルユニット100に提供するように構成され、第1リセット制御信号線RST1は、第1リセット制御信号RESET1をピクセルユニット100に提供するように構成され、第2リセット制御信号線RST2は、走査信号SCANをピクセルユニット100に提供するように構成される。第1初期化信号線INT1は、第1初期化信号Vinit1をピクセルユニット100に提供するように構成される。第2初期化信号線INT2は、第2初期化信号Vinit2をピクセルユニット100に提供するように構成される。例えば、第1初期化信号Vinit1および第2初期化信号Vinit2は定電圧信号であり、その大きさは、例えば、第1電圧信号VDDと第2電圧信号VSSとの間の範囲にあってもよいが、これに限定されず、例えば、第1初期化信号Vinit1および第2初期化信号Vinit2は、いずれも第2電圧信号VSS以下であってもよい。例えば、いくつかの実施例において、第1初期化信号線INT1と第2初期化信号線INT1とは接続され、いずれも初期化信号Vinitをピクセルユニット100に提供するように構成され、即ち、第1初期化信号線INT1および第2初期化信号線INT2は、いずれも初期化信号線INTと呼ばれ、第1初期化信号Vinit1は、第2初期化信号Vinit2に等しく、どちらもVinitである。
図10Aに示すように、駆動トランジスタT1は、発光素子100bと電気的に接続され、走査信号SCAN、データ信号DATA、第1電圧信号VDD、第2電圧信号VSSなどの信号の制御下で、駆動電流を出力して発光素子100bを駆動して発光させる。
例えば、発光素子100bは、有機発光ダイオード(OLED)を含み、発光素子100bは、対応するピクセル回路100aの駆動により、赤色光、緑色光、青色光、または白色光を発光する。例えば、1つのピクセルは、複数のピクセルユニットを含む。1つのピクセルは、異なる色の光を放出する複数のピクセルユニットを含むことができる。例えば、1つのピクセルは、赤色光を放出するピクセルユニット、緑色光を放出するピクセルユニット、および青色光を放出するピクセルユニットを含むが、これに限定されない。1つのピクセルに含まれるピクセルユニットの数および各ピクセルユニットの発光は、必要に応じて決定することができる。
例えば、図10Aに示すように、データ書き込みトランジスタT2のゲートT20は、ゲート線GTと接続され、データ書き込みトランジスタT2の第1電極T21は、データケーブルDTと接続され、データ書き込みトランジスタT2の第2電極T22は、駆動トランジスタT1の第1電極T11と接続される。
例えば、図10Aに示すように、ピクセル回路100aは、閾値補償トランジスタT3をさらに含み、閾値補償トランジスタT3のゲートT30がゲート線GTと接続され、閾値補償トランジスタT3の第1電極T31が駆動トランジスタT1の第2電極T12と接続され、閾値補償トランジスタT3の第2電極T32が駆動トランジスタT1のゲートT10と接続される。
例えば、図10Aに示すように、表示パネルは、発光制御信号線EMLをさらに含み、ピクセル回路100aは、第1発光制御トランジスタT4および第2発光制御トランジスタT5をさらに含み、第1発光制御トランジスタT4のゲートT40は、発光制御信号線EMLと接続され、第1発光制御トランジスタT4の第1電極T41は、第1電源線PL1と接続され、第1発光制御トランジスタT4の第2電極T42は、駆動トランジスタT1の第1電極T11と接続され、第2発光制御トランジスタT5のゲートT50は、発光制御信号線EMLと接続され、第2発光制御トランジスタT5の第1電極T51は、駆動トランジスタT1の第2電極T12と接続され、第2発光制御トランジスタT5の第2電極T52は、発光素子100bの第1電極E1と接続される。
図10Aに示すように、第1リセットトランジスタT6は、駆動トランジスタT1のゲートT10と接続され、駆動トランジスタT1のゲートをリセットするように構成され、第2リセットトランジスタT7は、発光素子100bの第1電極E1と接続され、発光素子100bの第1電極E1をリセットするように構成される。第1初期化信号線INT1は、第1リセットトランジスタT6を介して駆動トランジスタT1のゲートと接続される。第2初期化信号線INT2は、第2リセットトランジスタT7を介して発光素子100bの第1電極E1と接続される。例えば、第1初期化信号線INT1は、同じ初期化信号が入力されるように、第2初期化信号線INT2と接続されるが、これに限定されない。いくつかの実施例において、第1初期化信号線INT1と第2初期化信号線INT2も互いに絶縁され、それぞれ信号が入力されるように構成されてもよい。
例えば、図10Aに示すように、第1リセットトランジスタT6の第1電極T61は、第1初期化信号線INT1と接続され、第1リセットトランジスタT6の第2電極T62は、駆動トランジスタT1のゲートT10と接続され、第2リセットトランジスタT7の第1電極T71は、第2初期化信号線INT2と接続され、第2リセットトランジスタT7の第2電極T72は、発光素子100bの第1電極E1と接続される。例えば、図10Aに示すように、第1リセットトランジスタT6のゲートT60は、第1リセット制御信号線RST1と接続され、第2リセットトランジスタT7のゲートT70は、第2リセット制御信号線RST2と接続される。
図10Aに示すように、第1電源線PL1は、第1電圧信号VDDをピクセル回路100aに提供するように構成され、ピクセル回路は、ストレージキャパシタCstをさらに含み、ストレージキャパシタCstの第1電極Caは、駆動トランジスタT1のゲートT10と接続され、ストレージキャパシタCstの第2電極Cbは、第1電源線PL1と接続される。
例えば、図10Aに示すように、表示パネルは、発光素子100bの第2電極201と接続される第2電源線PL2をさらに含む。
図10Aは、第1ノードN1、第2ノードN2、第3ノードN3および第4ノードN4を示している。例えば、いくつかの実施例において、図5C、図5Eおよび図10Aを参照すると、第1ノードN1と導電線L1との間にキャパシタンスが形成され、導電線L1と第4ノードN4との間にキャパシタンスが形成され、導電線L1と、第1ノードN1および第4ノードN4との間にそれぞれ結合が形成され、これにより輝度差が生じ、縞(Mura)などの表示欠陥が発生し、表示品質に影響を与える。
図10Bに示すように、ピクセル回路は、ゲートT10を含む駆動トランジスタT1を含む。図10Bおよび図10Cを参照すると、ストレージキャパシタCstの第2電極Cbは、開口部OPN1を有し、接続電極CE1の一端が開口部OPN1を介して駆動トランジスタT1のゲートT10と接続される。接続電極CE1は、第1ゲート信号線SL1とも呼ばれる。図10Bに示すように、第1ゲート信号線SL1は、駆動トランジスタT1のゲートT10と接続される。
図10Bに示すように、第1ゲート信号線SL1は、第2ゲート信号線SL2と接続される。駆動トランジスタT1のゲートT10、第1ゲート信号線SL1、および第2ゲート信号線SL2によりゲート信号部PT1が構成される。ゲート信号部PT1の電位は同じである。当然ながら、他の実施例において、第2ゲート信号線SL2が設けられなくてもよく、この場合、駆動トランジスタT1のゲートT10および第1ゲート信号線SL1によりゲート信号部PT1が構成される。例えば、第2ゲート信号線SL2は、第1リセットトランジスタT6の第2電極T62である。
図10Bおよび図10Cを参照すると、ゲート信号部PT1の電位を安定させるために、本開示の実施例によって提供される表示パネルは、シールド電極SEと、一定の電圧をピクセル回路に提供するように構成される定圧線L0とを提供する。シールド電極SEは、定圧線L0と接続され、それにより、シールド電極SEの電圧が安定し、シールドの役割を果たし、導電線L1がグリッド信号部PT1の電位に影響を与えるのを防ぐことができる。第1ゲート信号線SL1のベース基板BSへの正投影は、シールド電極SEのベース基板BSへの正投影を覆う。
図10B~図10Dを参照すると、シールド電極により良いシールド効果を発揮させ、シールド量を増加させるために、第1ゲート信号線SL1のベース基板BSへの正投影は、シールド電極SEのベース基板BSへの正投影を完全に覆う。
例えば、表示不良(mura)を緩和し、表示効果を向上させるために、第1ゲート信号線SL1のベース基板BSへの正投影の境界とシールド電極SEのベース基板BSへの正投影の境界との間の距離は、1.75μm以上である。ピクセルユニットが占有する面積が限られているため、シールド電極SEが第1ゲート信号線SL1を超える距離を制限することができる。例えば、いくつかの実施例において、より良いシールド効果を得るために、第1ゲート信号線SL1のベース基板BSへの正投影の境界とシールド電極SEのベース基板BSへの正投影の境界との間の距離は、2.33μm以上である。
図10Bに示すように、表示パネルは、ブロックBKをさらに含み、ブロックBKが第1電源線PL1と接続され、閾値補償トランジスタT3は、第1チャネルCN1および第2チャネルCN2を含み、第1チャネルCN1と第2チャネルCN2とが導電接続部CPを介して接続され、ブロックBKのベース基板BSへの正投影は、閾値補償トランジスタT3の導電接続部CPのベース基板BSへの正投影と少なくとも部分的に重なる。図10Bに示すように、隣接する列のピクセルユニットのブロックBKは、現在の列のピクセルユニットの閾値補償トランジスタT3の導電接続部CPをブロックするために使用される。
例えば、図10B、6Gおよび6Hに示すように、表示パネルが第2ゲート信号線SL2を含む場合、第2ゲート信号線SL2は、第1ゲート信号線SL1と接続され、第2ゲート信号線SL2のベース基板BSへの正投影は、ブロックBKのベース基板BSへの正投影を覆う。さらに、例えば、ブロックBKのベース基板BSへの正投影の境界は、第2ゲート信号線SL2のベース基板BSへの正投影の境界を超える。例えば、ブロックBKのベース基板BSへの正投影の境界が第2ゲート信号線SL2のベース基板BSへの正投影の境界を超える距離は、1.75μm以上である。例えば、ブロックBKのベース基板BSへの正投影の境界が第2ゲート信号線SL2のベース基板BSへの正投影の境界を超える距離は、2.33μm以上である。当然ながら、他の実施例において、ブロックBKの機能をシールド電極SEで代替することも可能であり、または、第2ゲート信号線SL2のベース基板BSへの正投影は、ブロックBKのベース基板BSへの正投影を覆うとともに、シールド電極SEのベース基板BSへの正投影も覆う。
例えば、第1ゲート信号線SL1の材料は、第2ゲート信号線SL2の材料と異なる。例えば、第1ゲート信号線SL1の材料は、金属を含み、第2ゲート信号線SL2の材料は、半導体材料を導体化した導電材料を含む。
例えば、図10Bおよび図10Dに示すように、配線を減らすために、第1電源線PL1を定圧線L0として使用される。他の実施例において、配線を減らすために、第1初期化信号線INT1を定電圧線として使用するか、または第2初期化信号線INT2も定電圧線として使用することができる。定電圧線L0は、第1電源線PL1、第1初期化信号線INT1、および第2初期化信号線INT2に限定されず、ピクセル回路内で定電圧を供給する信号線であれば、定電圧線L0として使用することができる。本開示の実施例において、定電圧線L0として第1電源線PL1を例に説明したが、定電圧線L0として、第1電源線PL1以外の定電圧を供給する信号線を採用する場合、シールド電極SEの形状を調整して、定電圧を供給する信号線に接続すればよい。
図10Dに示すように、シールド電極SEは、ビアホールH21を介して定圧線L0と接続される。例えば、定圧線L0は、第3導電層LY3に位置され、ビアホールH21が第4絶縁層ISL4および第5絶縁層ISL5を貫通することが可能である。
図10Cおよび図10Eを参照すると、ベース基板BSにバッファ層BLが設けられ、バッファ層BLに分離層BRが設けられ、分離層BRに活性層LY0が設けられ、活性層LY0に第1絶縁層ISL1が設けられ、第1絶縁層ISL1に第1導電層LY1が設けられ、第1導電層LY1に第2絶縁層ISL2が設けられ、第2絶縁層ISL2に第2導電層LY2が設けられ、第2導電層LY2に第3絶縁層ISL3が設けられ、第3絶縁層ISL3に第3導電層LY3が設けられ、第3導電層LY3が接続電極CE01を含み、接続電極CE01が第1絶縁層ISL1、第2絶縁層ISL2および第3絶縁層ISL3のビアホールH3を貫通して第2発光制御トランジスタT5の第2電極T52と接続され、第3導電層LY3に第4絶縁層ISL4および第5絶縁層ISL5が設けられ、第4絶縁層ISL4および第5絶縁層ISL5に第4導電層LY4が設けられ、第4導電層LY4が接続電極CE02を含み、接続電極CE02が、第4絶縁層ISL4および第5絶縁層ISL5を貫通したビアホールH22を介して接続電極CE01と接続され、第4導電層LY4に第6絶縁層ISL6が設けられ、発光素子100b(第2発光素子30)は、第6絶縁層ISL6を貫通したビアホールH31(図10Dおよび図10Eに示すように)を介して接続電極CE02と接続される。発光素子100bは、第1電極E1、第2電極E2および第1電極E1と第2電極E2との間に位置される発光機能層FLを含む。例えば、接続素子CE0は、接続電極CE01および接続電極CE02を含む。
図10Bに示すように、接続電極CE1の一端は、ビアホールH1を介して駆動トランジスタT1のゲートT10と接続され、接続電極CE1の他端は、ビアホールH2を介して第1リセットトランジスタT6の第2電極T62と接続される。接続電極CE2の一端は、ビアホールH4を介して第1初期化信号線INT1と接続され、接続電極CE2の他端がビアホールH5を介して第1リセットトランジスタT6の第1電極T61と接続される。接続電極CE3の一端は、ビアホールH6を介して第2初期化信号線INT2と接続され、接続電極CE3の他端がビアホールH7を介して第2リセットトランジスタT7の第1電極T71と接続される。第1電源線PL1は、ビアホールH8を介して第1発光制御トランジスタT4の第1電極T41と接続される。第1電源線PL1は、ビアホールH9を介してストレージキャパシタCstの第2電極Cbと接続される。第1電源線PL1は、ビアホールHkを介してブロックBKと接続される。データケーブルDTは、ビアホールH0を介してデータ書き込みトランジスタT2の第1電極T21と接続される。
例えば、表示パネルの製造工程において、自己整合プロセスを採用し、第1導電層LY1をマスクとして半導体パターン層を導体化処理させる。半導体パターン層は、半導体薄膜をパターニングして形成することができる。例えば、イオン注入によって半導体パターン層を高濃度にドープさせ、その結果、半導体パターン層の第1導電層LY1によって覆われていない部分が導体化され、駆動トランジスタT1のソース領域(第1電極T11)およびドレイン領域(第2電極T12)、データ書き込みトランジスタT2のソース領域(第1電極T21)およびドレイン領域(第2電極T22)、閾値補償トランジスタT3のソース領域(第1電極T31)およびドレイン領域(第2電極T32)、第1発光制御トランジスタT4のソース領域(第1電極T41)およびドレイン領域(第2電極T42)、第2発光制御トランジスタT5のソース領域(第1電極T51)およびドレイン領域(第2電極T52)、第1リセットトランジスタT6のソース領域(第1電極T61)およびドレイン領域(第2電極T62)、ならびに第2リセットトランジスタT7のソース領域(第1電極T71)およびドレイン領域(第2電極T72)が形成される。半導体パターン層の第1導電層LY1によって覆われた部分は、半導体特性を保持し、それには駆動トランジスタT1のチャネル領域、データ書き込みトランジスタT2のチャネル領域、閾値補償トランジスタT3のチャネル領域、第1発光制御トランジスタT4のチャネル領域、第2発光制御トランジスタT5のチャネル領域、第1リセットトランジスタT6のチャネル領域、および第2リセットトランジスタT7のチャネル領域が形成される。例えば、図10Bに示すように、第2リセットトランジスタT7の第2電極T72と第2発光制御トランジスタT5の第2電極T52とが一体に形成され、第2発光制御トランジスタT5の第1電極T51、駆動トランジスタT1の第2電極T12および閾値補償トランジスタT3の第1電極T31が一体に形成され、駆動トランジスタT1の第1電極T11、データ書き込みトランジスタT2の第2電極T22、および第1発光制御トランジスタT4の第2電極T42が一体に形成され、閾値補償トランジスタT3の第2電極T32と第1リセットトランジスタT6の第2電極T62とが一体に形成される。いくつかの実施例において、図10Bに示すように、第2リセットトランジスタT7の第1電極T71と第1リセットトランジスタT6の第1電極T61は、一体に形成することができる。
例えば、本開示の実施例で使用されるトランジスタのチャネル領域は、単結晶シリコン、多結晶シリコン(例えば、低温ポリシリコン)または金属酸化物半導体材料(IGZO、AZOなど)であってもよい。一実施例において、当該トランジスタはすべて、P型低温ポリシリコン(LTPS)薄膜トランジスタである。別の実施例において、駆動トランジスタT1のゲートと直接接続される閾値補償トランジスタT3および第1リセットトランジスタT6は、金属酸化物半導体薄膜トランジスタであり、即ち、トランジスタのチャネル材料は、金属酸化物半導体材料(IGZO、AZOなど)であり、金属酸化物半導体薄膜トランジスタがより低い漏れ電流を有し、駆動トランジスタT1のゲート漏れ電流を低減するのに役立つ。
例えば、本開示の実施例で使用されるトランジスタは、トップゲート、ボトムゲート、またはデュアルゲート構造などの様々な構造を含むことができる。一実施例において、駆動トランジスタT1のゲートと直接接続される閾値補償トランジスタT3および第1リセットトランジスタT6は、駆動トランジスタT1のゲート漏れ電流を低減するのに役立つデュアルゲート薄膜トランジスタである。
例えば、図10Eに示すように、表示パネルは、ピクセル定義層PDL及びスペーサPSをさらに含み、ピクセル定義層PDLは、ピクセルユニットの発光面積(発光領域、有効発光面積)を定義するように構成された開口部OPNを有する。スペーサPSは、発光機能層FLを形成する際のファインメタルマスクを支持するように構成されている。
例えば、開口部OPNは、ピクセルユニットの発光領域である。発光機能層FLは、発光素子100bの第1電極E1に位置され、発光素子100bの第2電極E2が発光機能層FLに位置され、図10Eに示すように、発光素子100bには、封止層CPSが設けられる。封止層CPSは、第1封止層CPS1、第2封止層CPS2および第3封止層CPS3を含む。例えば、第1封止層CPS1および第3封止層CPS3は、無機材料層であり、第2封止層CPS2は、有機材料層である。例えば、第1電極E1は、発光素子100bのアノードであり、第2電極E2は、発光素子100bのカソードであるが、これに限定されない。
例えば、図10B、図10Dに示すように、ブロックBKのベース基板BSへの正投影は、第2ゲート信号線SL2のベース基板BSへの正投影と部分的に重なり、シールド電極SEのベース基板BSへの正投影は、第1ゲート信号線SL1のベース基板BSへの正投影と部分的に重なり、それにより、ブロックBKとシールド電極SEとはともに、ゲート信号部PT1をシールドする役割を果たす。当然ながら、別のいくつかの実施例において、ブロックBKが設けられなくてもよいか、または、ブロックBKのベース基板BSへの正投影が、第2ゲート信号線SL2のベース基板BSへの正投影と重ならなくてもよい。
例えば、図10B、図10Dに示すように、左側のブロックBKは、図に示すピクセルユニットの左側にあるピクセルユニットまで延在し、閾値補償トランジスタT3の導電接続部CPをブロックし、右側のブロックBKは、図に示すピクセルユニットの右側にあるピクセルユニットと接続されるブロックBKにより延在してなる。
図10B、図10Dに示すように、各トランジスタのチャネルおよびチャネルの両側にある第1電極および第2電極は、活性層LY0に位置される。第1リセット制御信号線RST1、ゲート線GT、駆動トランジスタのゲートT10(ストレージキャパシタCstの第1電極Ca)、発光制御信号線EMLおよび第2リセット制御信号線RST2は、第1導電層LY1に位置され、第1初期化信号線INT1、ストレージキャパシタCstの第2電極Cb、第2初期化信号線INT2は、第2導電層LY2に位置され、データケーブルDT、第1電源線PL1、接続電極CE1、接続電極CE2、接続電極CE3、および接続電極CE01は、第3導電層LY3に位置され、シールド電極SEは、第4導電層LY4に位置される。
図10B、図10Dに示すように、第1初期化信号線INT1、第1リセット制御信号線RST1、ゲート線GT、発光制御信号線EML、第2初期化信号線INT2および第2リセット制御信号線RST2はすべて、第1方向Xに沿って延在し、図10B、図10Dに示すように、データケーブルDTおよび第1電源線PL1は、いずれも第2方向Yに沿って延在する。
本開示の実施例において、素子Aのベース基板BSへの正投影が素子Bのベース基板BSへの正投影を覆うとは、素子Aのベース基板BSへの正投影が素子Bのベース基板BSへの正投影を完全に覆うことを意味し、即ち、素子Aのベース基板BSへの正投影が素子Bのベース基板BSへの正投影を覆い、素子Aのベース基板BSへの正投影の面積は、素子Bのベース基板BSへの正投影の面積以下である。
例えば、本開示のいくつかの実施例において、各ピクセル回路100aには、いずれも上述した任意のシールド電極SEが設けられている。即ち、第1ピクセルユニット101の第1ピクセル回路10にも、第2ピクセルユニット102の第2ピクセル回路20にも、上述した任意のシールド電極SEが設けられている。例えば、第1ピクセルユニット101の第1ピクセル回路10はシールド電極SEを含み、第2ピクセルユニット102の第2ピクセル回路20はシールド電極SEを含み、当然ながら、シールド電極SEも他の形態を使用することができる。
例えば、本開示の実施例によるピクセル回路内のトランジスタは、いずれも薄膜トランジスタである。例えば、第1導電層LY1、第2導電層LY2、第3導電層LY3、第4導電層LY4は、いずれも金属材料で作られている。例えば、第1導電層LY1および第2導電層LY2は、ニッケル、アルミニウムなどの金属材料で形成されるが、これに限定されない。例えば、第3導電層LY3及び第4導電層LY4は、チタン及びアルミニウムなどの材料で形成されるが、これに限定されない。例えば、第3導電層LY3及び第4導電層LY4は、それぞれTi/AL/Tiの3つのサブ層からなる構造を有するが、これに限定されない。例えば、ベース基板は、ガラス基板またはポリイミド基板を使用してもよいが、これに限定されず、必要に応じて選択することができる。例えば、バッファ層BL、分離層BR、第1絶縁層ISL1、第2絶縁層ISL2、第3絶縁層ISL3、第4絶縁層IS4、第5絶縁層ISL5、第6絶縁層ISL6は、すべて断熱材で形成される。発光素子の第1電極E1および第2電極E2の材料は、必要に応じて選択することができる。いくつかの実施例において、第1電極E1は、透明な導電性金属酸化物及び銀のうち少なくとも1つを使用することができるが、これに限定されない。例えば、透明な導電性金属酸化物は、インジウムスズ酸化物(ITO)を含むが、これに限定されない。例えば、第1電極E1は、ITO-Ag-ITOの3層のサブ層で積層された構造を採用することができる。いくつかの実施例において、第2電極E2は、マグネシウムおよび銀のうちの少なくとも1つのような仕事関数の低い金属であってもよいが、これに限定されない。
例えば、本開示の実施例のレイアウト図および断面図を参照すると、本開示の少なくとも1つの実施例によって提供される表示パネルは、以下の方法によって製造することができる。
(1)ベース基板BSにバッファ層BLおよび分離層BRを形成する。
(2)スペーサ層BRに半導体薄膜を形成する。
(3)半導体薄膜をパターニングして半導体パターン層を形成する。
(4)半導体パターン層に第1絶縁薄膜を形成する。
(5)第1絶縁薄膜に第1導電薄膜を形成し、第1導電薄膜をパターニングして第1導電層LY1を形成する。
(6)第1導電層LY1をマスクとして半導体パターン層をドーピングして、活性層LY0を形成する。
(7)第1導電層LY1に第2絶縁薄膜を形成する。
(8)第2絶縁層ISL2に第2導電薄膜を形成し、第2導電薄膜をパターニングして第2導電層LY2を形成する。
(9)第2導電層LY2に第3絶縁薄膜を形成する。
(10)第1絶縁薄膜、第2絶縁薄膜、第3絶縁薄膜の少なくとも1つをパターニングし、ビアホールを形成しながら第1絶縁層ISL1、第2絶縁層ISL2、および第3絶縁層ISL3を形成する。
(11)第3導電薄膜を形成し、第3導電薄膜をパターニングして第3導電層LY3を形成する。第3導電層LY3の各構成要素は、ビアホールを介して下方の素子と接続される。
(12)第4絶縁薄膜および第5絶縁薄膜を形成し、第4絶縁薄膜および第5絶縁薄膜をパターニングし、ビアホールを形成しながら、第4絶縁層ISL4および第5絶縁層ISL5を形成する。
(13)第4導電薄膜を形成し、第4導電薄膜をパターニングして第4導電層LY4を形成する。
(14)少なくとも1つの絶縁層を形成し、導電線L1を含む少なくとも1つの透明な導電層を形成する。
(15)発光素子の第1電極E1を形成する。
(16)ピクセル定義層PDLおよびスペーサ層PSを形成する。
(17)発光機能層FLを形成する。
(18)発光素子の第2電極E2を形成する。
(19)封止層CPSを形成する。
(1)ベース基板BSにバッファ層BLおよび分離層BRを形成する。
(2)スペーサ層BRに半導体薄膜を形成する。
(3)半導体薄膜をパターニングして半導体パターン層を形成する。
(4)半導体パターン層に第1絶縁薄膜を形成する。
(5)第1絶縁薄膜に第1導電薄膜を形成し、第1導電薄膜をパターニングして第1導電層LY1を形成する。
(6)第1導電層LY1をマスクとして半導体パターン層をドーピングして、活性層LY0を形成する。
(7)第1導電層LY1に第2絶縁薄膜を形成する。
(8)第2絶縁層ISL2に第2導電薄膜を形成し、第2導電薄膜をパターニングして第2導電層LY2を形成する。
(9)第2導電層LY2に第3絶縁薄膜を形成する。
(10)第1絶縁薄膜、第2絶縁薄膜、第3絶縁薄膜の少なくとも1つをパターニングし、ビアホールを形成しながら第1絶縁層ISL1、第2絶縁層ISL2、および第3絶縁層ISL3を形成する。
(11)第3導電薄膜を形成し、第3導電薄膜をパターニングして第3導電層LY3を形成する。第3導電層LY3の各構成要素は、ビアホールを介して下方の素子と接続される。
(12)第4絶縁薄膜および第5絶縁薄膜を形成し、第4絶縁薄膜および第5絶縁薄膜をパターニングし、ビアホールを形成しながら、第4絶縁層ISL4および第5絶縁層ISL5を形成する。
(13)第4導電薄膜を形成し、第4導電薄膜をパターニングして第4導電層LY4を形成する。
(14)少なくとも1つの絶縁層を形成し、導電線L1を含む少なくとも1つの透明な導電層を形成する。
(15)発光素子の第1電極E1を形成する。
(16)ピクセル定義層PDLおよびスペーサ層PSを形成する。
(17)発光機能層FLを形成する。
(18)発光素子の第2電極E2を形成する。
(19)封止層CPSを形成する。
例えば、図2および図3を参照すると、ベース基板BSは、第1表示領域R1および第2表示領域R2を有し、第1表示領域R1が第2表示領域R2の少なくとも一側に位置され、ピクセルユニットは、第1ピクセルユニットおよび第2ピクセルユニットを含み、第1ピクセルユニットのピクセル回路および発光素子がいずれも第1表示領域に位置され、第2ピクセルユニットのピクセル回路が第1表示領域に位置され、第2ピクセルユニットの発光素子が第2表示領域に位置され、第2ピクセルユニットのピクセル回路が導電線L1を介して第2ピクセルユニットの発光素子と接続される。
図11は、本開示の一実施例によって提供される表示パネルの概略図である。図12A~図12Cは、本開示の別の実施例によって提供される表示パネルの概略図である。図13は、本開示の別の実施例によって提供される表示パネルの概略図である。図14A~図14Hは、本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
図11に示すように、第2タイプのデータケーブルの第3部分DT03は、第4導電層LY4に位置される。本開示のいくつかの実施例によって提供される表示パネル内のいくつかの第1ピクセル回路10および/またはいくつかの第2ピクセル回路20は、図11に示されている。図11に示す表示基板には、シールド電極SEが設けられなくてもよい。
図11に示す表示パネルと比較すると、図12Aに示す表示パネルにおいて、シールド電極SEの形状が調整された。例えば、図12Bに示すように、ゲート信号部PT1の電位をより安定させるために、駆動トランジスタT1のゲートT10のベース基板BSへの正投影は、シールド電極SEのベース基板BSへの正投影を覆う。シールド電極SEは、必要に応じて異なる形状に設定することができる。
図11に示す表示パネルと比較すると、図12Aに示す表示パネルには、第1初期化信号線INT1および第2初期化信号線INT2が分離して設けられ、それぞれ信号が印加されるように構成される。図10B、図10D、および図11において、前行のピクセル回路の第1初期化信号線INT1は、次行のピクセル回路の第2初期化信号線INT2であり、第1初期化信号線INT1および第2初期化信号線INT1には、同じ初期化信号が入力されることを例とする。初期化信号線の配置方法は、必要に応じて調整できる。
例えば、本開示の実施例において、第3部分DT04を第2導電層LY2の代わりに第4導電層LY4に配置することで、図12Aに示す第1初期化信号線INT1および第2初期化信号線INT2を第2導電層LY2に配置しやすくなる。即ち、発光制御信号線EMLと第2リセット制御信号線RST2との間に、第1初期化信号線INT1と第2初期化信号線INT2を配置することが有利である。
図12Bは、第1ピクセルユニット10を示し、複数の導電線L1が第1ピクセルユニット10を貫通し、即ち、複数の導電線L1のベース基板への正投影は、第1ピクセルユニット10のベース基板への正投影と部分的に重なる。第1ピクセルユニット10と重なる導電線L1の数は、図示のものに限定されない。
図12Cは、第2ピクセルユニット20を示し、導電線L1は、当該第2ピクセルユニット20と接続される。図12Cに示すように、当該導電線L1と当該第2ピクセルユニット20とは、絶縁層を貫通するビアホールH31を介して接続される。図12Cに示すように、少なくとも1つの導電線L1は、第2ピクセルユニット20を貫通して当該第2ピクセルユニット20と接続されなく、即ち、いくつかの導電線L1のベース基板への正投影は、第2ピクセルユニット20のベース基板への正投影と部分的に重なる。第2ピクセルユニット20と重なる導電線L1の数は、図に示すものに限定されない。
図12A~図12Cに示すように、第3部分DT03のベース基板BSへの正投影は、導電線L1のベース基板BSへの正投影と重ならず、信号線間の重なりを減らし、導電線L1と第4導電層LY4の構造の重なりによる導電線L1の細りや断線による不良を改善する。例えば、導電線L1と重ならない第3部分DT03を配置するためのスペースが存在するように、第2方向Yにピクセル回路のサイズを圧縮することができるが、これに限定されない。本開示の実施例によって提供される表示パネルにおいて、第2方向Yにおけるピクセル回路のサイズについて、限定されない。
例えば、図12B、図12Cおよび図5Eに示すように、導電線L1のベース基板BSへの正投影は、第1ピクセルユニットのピクセル回路のベース基板BSへの正投影と部分的に重なる。
例えば、図10B、図10D、および図11において、第1初期化信号線INT1と第2初期化信号線INT2とは接続され、同じ初期化信号が入力される例を示す。第1初期化信号線INT1および第2初期化信号線INT2にそれぞれ信号を印加するために、図12A~図12Cに示すように、2つの異なる初期化信号線が提供されてもよい。
例えば、図12A~図12Cに示すように、表示パネルは、第1初期化信号線INT1および第2初期化信号線INT2をさらに含み、図10A、図12Aおよび図12Cを参照すると、ピクセル回路100aは、第1リセットトランジスタT6および第2リセットトランジスタT7をさらに含み、第1リセットトランジスタT6が駆動トランジスタT1のゲートと接続され、駆動トランジスタT1のゲートをリセットするように構成され、第2リセットトランジスタT7が発光素子100bの第1電極E1と接続され、発光素子100bの第1電極E1をリセットするように構成され、第1初期化信号線INT1が第1リセットトランジスタT6を介して駆動トランジスタT1のゲートと接続され、第2初期化信号線INT2が第2リセットトランジスタT7を介して発光素子100bの第1電極E1と接続される。第1初期化信号線INT1と第2初期化信号線INT2は接続されず、それぞれ信号が印加されるように構成されている。第3部分DT04を第4導電層LY4まで調整すると、第1リセットトランジスタT6および第2リセットトランジスタT7にそれぞれ初期化信号線を配置することが容易になる。即ち、接続された2つの第1初期化信号線INT1と第2初期化信号線INT2を配置する。
図13に示すように、第3部分DT03は、第1方向Xに沿って複数の第1ピクセルユニット10を貫通する。図をわかりやすくするために、図13は、構造の一部のみを示す。
図14A~図14Hにおいて、表示パネルの中心線a0の左側部分にデータケーブルDTが示され、図をわかりやすくするために、表示パネルの中心線a0の右側部分にデータケーブルDTが示されていない。図14A~図14Hにおいて、黒い点で示すビアホールと重なり、第1方向Xに延在するラインが第3部分DT03であり、ビアホールと重ならず、第1方向Xに延在するラインがダミー線DMYである。シールド電極は、図14Hには図示されておらず、シールド電極は、水平ラインが垂直ラインと交差する長方形領域に配置されてもよい。例えば、1つの長方形領域内には、少なくとも1つのシールド電極が配置されてもよい。第2方向Yに沿って隣接する2つの水平ラインの間には、ピクセルユニットの少なくとも1つの行が配置されてもよい。図14A~図14Gにおいて、1つのシールド電極SEは、1つのピクセル回路に対応する。当然ながら、表示パネルにおいて、シールド電極SEが設けられていなくてもよい。この場合、図14A~図14Gのシールド電極SEは、ピクセル回路とみなすことができる。
図14Aに示すように、負荷を低減するために、第2タイプのデータケーブルDTnの第3部分DT03は、第4導電層LY4に位置される。図14Aに示すように、シールド電極SEおよび第2タイプのデータケーブルDTnの第3部分DT03は、第4導電層LY4に位置される。シールド電極SEについては、前の説明を参照することができ、ここでは繰り返さない。
図14Bに示すように、複数の第3部分DT03は、表示パネルに分散して配置される。第2方向Yにおいて、隣接する第3部分DT03の間に複数のピクセルユニットまたは複数行のピクセルユニットが間隔をあけて設けられる。図14Bにおいて、第2方向Yにおける隣接する第3部分DT03の間に8つのピクセルユニットまたは8行のピクセルユニットが間隔をあけて設けられることを例として説明し、第2方向Yにおいて、隣接する第3部分DT03の間で配置されるピクセルユニットの数について、当業者は、必要に応じて設定することができる。図14Bにおいて、表示パネルの中心線a0の左側に位置される第3部分DT03と、表示パネルの中心線a0の右側に位置される第3部分DT03とは、表示パネルの中心線a0に対して対称的に配置される。
図14Bに示す表示パネルと比較すると、図14Cに示す表示パネルにおいて、表示パネルの中心線a0の左側に位置される第3部分DT03と、表示パネルの中心線a0の右側に位置される第3部分DT03とは、第2方向Yにおいて、千鳥状に配置されている。
図14Bに示す表示パネルと比較すると、図14Dに示す表示パネルにおいて、ダミー線DMYが設けられ、第1方向Xにおける第3部分DT03のサイズが大きくなっている。
図14Cに示す表示パネルと比較すると、図14Eに示す表示パネルにおいて、第1方向Xにおける第3部分DT03のサイズが大きくなっている。
図14Cに示す表示パネルと比較すると、図14Fに示す表示パネルにおいて、ダミー線DMYが設けられ、第1方向Xにおける第3部分DT03のサイズが大きくなっている。
図14Gに示す表示パネルおよび図14Aに示す表示パネルにおいて、ダミー線DMYが設けられ、第1方向Xにおける第3部分DT03のサイズが大きくなっている。
図14Hに示す表示パネルおよび図14Cに示す表示パネルにおいて、ダミー線DMYが設けられ、第1方向Xにおける第3部分DT03のサイズが大きくなっている。
図14A~図14D、および図14Gに示すように、第3部分DT03は、中心線a0を超えていない。当然ながら、異なる第3部分DT03が接続されない限り、本開示の実施例は、これに限定されない。
図14E、図14F、および図14Hに示すように、第3部分DT03は、表示パネルの中心線a0を超える。
本開示の他の実施例において、第2方向Yに隣接する2つの第3部分DT03の間に、異なる数のピクセルユニットが配置することができる。本開示の実施例は、第2方向Yに隣接する2つの第3部分DT03の間に配置されるピクセルユニットの数を限定しない。また、本開示の実施例は、隣接する第2タイプのデータケーブルDTnの第1部分DT01の間に配置されるピクセルユニットの数を限定しない。
本開示の実施例において、以下の状況を例として説明する。第2タイプのデータケーブルDTnの場合、第2部分DT02が中心線a0に近いほど、第3部分DT03の、第1部分DT01と第2部分DT02とを接続する2つのビアホールに位置される部分の長さは、長くなる。当業者は、必要に応じて接続方法を調整することができる。例えば、別のいくつかの実施例において、第2タイプのデータケーブルDTnの場合、第2部分DT02が中心線a0に近いほど、第3部分DT03の、第1部分DT01と第2部分DT02とを接続する2つのビアホールの間に位置される部分の長さは短くなる。
本開示の少なくとも一実施例は、上記のいずれか1つの表示パネルを含む表示装置を提供する。
図15Aおよび図15Bは、本開示の一実施例によって提供される表示装置の概略図である。図15Aおよび図15Bに示すように、感光性センサSSは、表示パネルDSの一側に設けられ、かつ第2表示領域R2に位置される。環境光は、第2表示領域R2を通じて感光性センサSSによって感知することができる。図15Bに示すように、表示パネルの感光性センサSSが設けられていない側は、画像を表示できる表示側である。
例えば、表示装置は、アンダースクリーンカメラのフルスクリーン表示装置である。例えば、表示装置は、OLEDを含むかまたはOLEDの製品を含む。例えば、表示装置は、上記表示パネルを含むテレビ、デジタルカメラ、携帯電話、腕時計、タブレット型パソコン、ノート型パソコン、ナビゲーターなど、表示機能を有する任意の製品または部品を含む。
図16は、図10Aに示されるピクセル回路の動作タイミング図である。図16に示すように、1フレーム表示期間において、ピクセルユニットの駆動方法は、第1リセットフェーズt1、データ書き込みおよび閾値補正、第2リセットフェーズt2、発光フェーズt3を含む。リセット制御信号RESETが低レベルのとき、駆動トランジスタT1のゲートをリセットし、走査信号SCANが低レベルのとき、発光素子100bの第1電極E1(例えば、アノード)をリセットする。例えば、図10Aに示すように、走査信号SCANが低レベルのとき、データ電圧VDATAを書き込み、同時に駆動トランジスタT1の閾値電圧Vthを取得し、データケーブルのデータ情報を含むデータ電圧VDADAをキャパシタCstに記憶する。発光制御信号線EMLが低レベルのとき、発光素子100bは発光し、第1ノードN1(ゲートポイント)の電圧保持(発光素子100bの発光安定性)は、ストレージキャパシタCstにより維持される。ピクセル回路10の駆動過程中、発光フェーズでは、信号保持端子の電位を一定に保つことができるように、電圧信号を保持するためにストレージキャパシタが使用され、駆動トランジスタのゲートとソースとの間に電圧が形成され、駆動トランジスタを制御して駆動電流を形成し、発光素子100bを駆動して発光させる。
図16に示すように、リセットフェーズt1において、発光制御信号EMをオフ電圧に設定し、リセット制御信号RESETをオン電圧に設定し、走査信号SCANをオフ電圧に設定する。
図16に示すように、データ書き込みおよび閾値補償フェーズ、第2リセットフェーズt2において、発光制御信号EMをオフ電圧に設定し、リセット制御信号RESETをオフ電圧に設定し、走査信号SCANをオン電圧に設定する。
図16に示すように、発光フェーズt3において、発光制御信号EMをオン電圧に設定し、リセット制御信号RESETをオフ電圧に設定し、走査信号SCANをオフ電圧に設定する。
図16に示すように、第1電圧信号ELVDDと第2電圧信号ELVSSは、いずれも定電圧信号であり、例えば、初期化信号Vinitは、第1電圧信号ELVDDと第2電圧信号ELVSSとの間である。
例えば、本開示の実施例におけるオン電圧は、対応するトランジスタの第1電極および第2電極を導通できる電圧を指し、オフ電圧は、対応するトランジスタの第1電極および第2電極を切断できる電圧を指す。トランジスタがP型トランジスタの場合、オン電圧は、低電圧(例えば、0V)であり、オフ電圧は、高電圧(例えば、5V)であり、トランジスタがN型トランジスタの場合、オン電圧は、高電圧(例えば、5V)であり、オフ電圧は、低電圧(例えば、0V)である。図16に示す駆動波形は、すべてP型トランジスタを例に挙げて説明したものである。例えば、オン電圧は、低電圧(例えば、0V)であり、オフ電圧は、高電圧(例えば、5V)であるが、これに限定されない。
図10Aと図16を併せて参照すると、第1リセットフェーズt1において、発光制御信号EMはオフ電圧であり、リセット制御信号RESETはオン電圧であり、走査信号SCANはオフ電圧である。このとき、第1リセットトランジスタT6は、導通状態にあり、第2リセットトランジスタT7、データ書き込みトランジスタT2、閾値補償トランジスタT3、第1発光制御トランジスタT4、および第2発光制御トランジスタT5は、オフ状態にある。第1リセットトランジスタT6は、第1初期化信号(初期化電圧Vinit)Vinit1を駆動トランジスタT1のゲートに伝送し、ストレージキャパシタCstに保存され、駆動トランジスタT1をリセットし、前回の(前のフレーム)発光時に保存されたデータを消去する。
データ書き込みおよび閾値補償、第2リセットフェーズt2において、発光制御信号EMはオフ電圧であり、リセット制御信号RESETはオフ電圧であり、走査信号SCANはオン電圧である。このとき、データ書き込みトランジスタT2および閾値補償トランジスタT3は導通状態にあり、第2リセットトランジスタT7は導通状態にあり、発光素子100bをリセットするために、第2リセットトランジスタT7は、第2初期化信号(初期化電圧Vinit)Vinit2を発光素子100bの第1電極E1に伝送する。ただし、第1発光制御トランジスタT4、第2発光制御トランジスタT5、第1リセットトランジスタT6はオフ状態にある。このとき、データ書き込みトランジスタT2は、データ電圧VDATAを駆動トランジスタT1の第1電極に伝達し、即ち、データ書き込みトランジスタT2は、走査信号SCANおよびデータ電圧VDATAを受けて、走査信号SCANに従ってデータ電圧VDATAを駆動トランジスタT1の第1電極に書き込む。閾値補償トランジスタT3は導通されて駆動トランジスタT1をダイオード構造に接続し、それによって駆動トランジスタT1のゲートを充電する。充電が完了した後、駆動トランジスタT1のゲート電圧は、VDATA+Vthであり、ここで、VDATAは、データ電圧であり、Vthは、駆動トランジスタT1の閾値電圧であり、即ち、閾値補償トランジスタT3は、走査信号SCANを受信して走査信号SCANに従って、駆動トランジスタT1のゲート電圧を閾値電圧補償する。このフェーズで、ストレージキャパシタCstの両端の電圧差は、ELVDD-VDATA-Vthである。
発光フェーズt3において、発光制御信号EMはオン電圧であり、リセット制御信号RESETはオフ電圧であり、走査信号SCANはオフ電圧である。第1発光制御トランジスタT4および第2発光制御トランジスタT5は導通状態にあり、データ書き込みトランジスタT2、閾値補償トランジスタT3、第1リセットトランジスタT6および第2リセットトランジスタT7はオフ状態にある。第1電圧信号ELVDDは、第1発光制御トランジスタT4を通じて駆動トランジスタT1の第1電極に伝達され、駆動トランジスタT1のゲート電圧は、VDATA+Vthに維持され、発光電流Iは、第1発光制御トランジスタT4、駆動トランジスタT1および第2発光制御トランジスタT5を通過して発光素子100bに流れ込み、発光素子100bが発光する。即ち、第1発光制御トランジスタT4及び第2発光制御トランジスタT5は、発光制御信号EMを受信し、発光制御信号EMに従って発光素子100bを制御して発光させる。発光電流Iは、次の飽和電流式を満たす。
ただし、μnは、駆動トランジスタのチャネル移動度であり、Coxは、駆動トランジスタT1の単位面積あたりのチャネル容量であり、WとLは、それぞれ駆動トランジスタT1のチャネル幅とチャネル長であり、Vgsは、駆動トランジスタT1のゲートとソースと(即ち、本実施例における駆動トランジスタT1の第1電極)の間の電圧差である。
上式から、発光素子100bを流れる電流は、駆動トランジスタT1の閾値電圧と無関係であることがわかる。したがって、このピクセル回路は、駆動トランジスタT1の閾値電圧を非常によく補償した。
例えば、1フレーム表示期間に対する発光フェーズt3の時間長の比率は調整可能である。このように、1フレーム表示時間に対する発光フェーズt3の時間長の比率を調整することにより、発光輝度を制御することができる。例えば、表示パネル内の走査駆動回路または追加の駆動回路を制御することにより、1フレーム表示期間に対する発光フェーズt3の時間長の比率を調整することができる。
例えば、本開示の実施例は、図10Aに示す特定のピクセル回路に限定されず、駆動トランジスタの補償を実現できる他のピクセル回路を使用することができる。本開示における当該実装方法の説明および教示に基づいて、当業者が創造的な労働なしに容易に想像できる他の配置方法はすべて、本開示の保護範囲内に入る。
以上、7T1Cのピクセル回路を例として説明し、本開示の実施例はこれを含むが、これに限定されない。なお、本開示の実施例は、ピクセル回路に含まれる薄膜トランジスタの数およびキャパシタの数を限定しない。例えば、別のいくつかの実施形態において、表示パネルのピクセル回路は、7T2C構造、6T1C構造、6T2C構造または9T2C構造など、他の数のトランジスタを含む構造であってもよく、本開示の実施例では限定されない。当然ながら、表示パネルはまた、7つ未満のトランジスタを有するピクセル回路を含んでもよい。
本開示の実施例において、同一層に位置される素子は、同じパターニングプロセスによって同じ膜層から形成できる。例えば、同一層に位置される素子は、同じ素子のベース基板から離れた表面に配置されてもよい。
なお、明確にするために、本開示の実施例を説明するために使用される図面において、層または領域の厚さは、大きくされている。層、膜、領域、または基板などの要素が別の要素の「上」または「下」にあると言及されるとき、それは直接他の要素の「上」または「下」に位置されるか、または介在する要素が存在する可能性があることが理解される。
本開示の実施例において、パターニングまたはパターニングプロセスは、フォトリソグラフィープロセスのみ、またはフォトリソグラフィープロセスおよびエッチングプロセスを含んでもよく、または所定のパターンを形成するための印刷、インクジェットおよびその他のプロセスを含んでもよい。フォトリソグラフィープロセスとは、フォトレジスト、マスク版、露光機等を用いて、成膜、露光、現像等を行い、図形を形成するプロセスを指す。本開示の実施例で形成される構造に従って、対応するパターニングプロセスを選択することができる。
矛盾がなければ、本開示の同じ実施例および異なる実施例の特徴を互いに組み合わせることができる。
以上は本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されるものではなく、本開示に開示された技術的範囲内で当業者が容易に想到できる変更または置換は、本開示の保護範囲に含まれるものとする。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲によって決定されるべきである。
Claims (19)
- 表示パネルであって、
ベース基板と、
前記ベース基板に位置され、ピクセル回路および発光素子を含むピクセルユニットにおいて、前記ピクセル回路は、前記発光素子を駆動するように構成され、かつ駆動トランジスタおよびデータ書き込みトランジスタを含み、前記駆動トランジスタが前記データ書き込みトランジスタと接続されるピクセルユニットと、
前記データ書き込みトランジスタと接続されるデータケーブルとを含み、
前記データケーブルは、複数の第1タイプのデータケーブルおよび複数の第2タイプのデータケーブルを含み、
前記複数の第1タイプのデータケーブルが第1方向に沿って配列され、前記第1タイプのデータケーブルが第2方向に沿って延在し、前記第1方向が前記第2方向と交差し、
前記第2タイプのデータケーブルが第1部分、第2部分および第3部分を含み、前記第1部分および前記第2部分が前記第3部分を介して接続され、
前記第1部分および前記第2部分がいずれも前記第2方向に沿って延在し、前記第3部分が前記第1方向に沿って延在し、
前記第3部分および前記第2部分が異なる層に位置され、前記第3部分および前記第1部分が異なる層に位置され、前記第1部分が前記第3部分よりも前記ベース基板に近く、かつ、前記第2部分が前記第3部分よりも前記ベース基板に近い、表示パネル。 - 前記第1方向における前記第3部分のサイズは、前記第1方向における、前記第1部分と前記第2部分との間の最短距離以上である、請求項1に記載の表示パネル。
- 複数のダミー線をさらに含み、前記複数のダミー線、および前記第2タイプのデータケーブルの前記第3部分は、同一層に位置される、請求項1または2に記載の表示パネル。
- 前記第3部分は複数設けられ、前記複数のダミー線および前記複数の第3部分は、前記表示パネル内に均一に配置される、請求項3に記載の表示パネル。
- 前記複数のダミー線の延在方向と前記第3部分の延在方向は同じである、請求項3または4に記載の表示パネル。
- 前記複数のダミー線は、定圧線まで接続される、請求項3~5のいずれか一項に記載の表示パネル。
- 前記定圧線は、第1電源線、第2電源線、初期化信号線の少なくとも1つを含む、請求項6に記載の表示パネル。
- 複数のダミーデータケーブルをさらに含み、前記複数のダミーデータケーブル、前記第2タイプのデータケーブルの前記第1部分、および前記第2タイプのデータケーブルの前記第2部分は、いずれも同一層に位置される、請求項6に記載の表示パネル。
- 第1初期化信号線および第2初期化信号線をさらに含み、
前記ピクセル回路は、第1リセットトランジスタおよび第2リセットトランジスタをさらに含み、前記第1リセットトランジスタが前記駆動トランジスタのゲートと接続され、前記駆動トランジスタのゲートをリセットするように構成され、前記第2リセットトランジスタが前記発光素子の第1電極と接続され、前記発光素子の第1電極をリセットするように構成され、
前記第1初期化信号線が前記第1リセットトランジスタを介して前記駆動トランジスタのゲートと接続され、前記第2初期化信号線が前記第2リセットトランジスタを介して前記発光素子の第1電極と接続され、
前記第1初期化信号線と前記第2初期化信号線は、接続されておらず、それぞれ信号が印加されるように構成されている、請求項1~8のいずれか一項に記載の表示パネル。 - 前記第3部分は、前記第2方向における、隣接する2つのピクセルユニットのピクセル回路の間に位置される、請求項1~9のいずれか一項に記載の表示パネル。
- 前記第3部分は複数設けられ、前記複数の第3部分が前記表示パネル内に分散して配置される、請求項1~10のいずれか一項に記載の表示パネル。
- 前記第2方向における隣接する2つの第3部分の間の距離は、前記第2方向における2つのピクセルユニットのサイズの合計以上である、請求項11に記載の表示パネル。
- 前記複数の第3部分は、前記第2方向における前記表示パネルのサイズの少なくとも半分の範囲内に均一に配置される、請求項11または12に記載の表示パネル。
- 前記ベース基板は、第1表示領域および第2表示領域を有し、前記第1表示領域が前記第2表示領域の少なくとも一側に位置され、
前記ピクセルユニットが第1ピクセルユニットおよび第2ピクセルユニットを含み、前記第1ピクセルユニットのピクセル回路および発光素子がいずれも前記第1表示領域に位置され、前記第2ピクセルユニットの前記ピクセル回路が前記第1表示領域に位置され、前記第2ピクセルユニットの前記発光素子が前記第2表示領域に位置され、前記第2ピクセルユニットの前記ピクセル回路が導電線を介して前記第2ピクセルユニットの前記発光素子と接続され、
前記第3部分の前記ベース基板への正投影は、前記導電線の前記ベース基板への正投影と重ならない、請求項1~13のいずれか一項に記載の表示パネル。 - 前記導電線の前記ベース基板への正投影は、前記第1ピクセルユニットの前記ピクセル回路の前記ベース基板への正投影と部分的に重なる、請求項14に記載の表示パネル。
- 前記複数の第1タイプのデータケーブルは、前記複数の第2タイプのデータケーブルの前記第1部分と間隔をあけて配置される、請求項1~15のいずれか一項に記載の表示パネル。
- 前記第2タイプのデータケーブルは、第4部分および第5部分をさらに含み、前記第4部分が前記第2方向に沿って延在し、前記第5部分が前記第1方向に沿って延在し、前記第1部分と前記第4部分とが前記第5部分を介して接続される、請求項1~16のいずれか一項に記載の表示パネル。
- 請求項1~17のいずれか一項に記載の表示パネルを含む、表示装置。
- 前記表示パネルの一側に位置される感光性センサをさらに含む、請求項18に記載の表示装置。
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024517526A true JP2024517526A (ja) | 2024-04-23 |
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