KR20230023122A - 표시 장치 - Google Patents

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KR20230023122A
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electrode
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KR1020210104806A
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박형준
안준용
엄누리
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삼성디스플레이 주식회사
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Abstract

본 발명은 외부로부터 발생된 정전기에 의해 화소의 불량이 야기되는 것을 방지할 수 있는 표시 장치를 위하여, 행 방향을 따라 순차적으로 배치되는 제1 내지 제3 화소들; 상기 제1 화소 및 상기 제2 화소 사이에 배치되는 제1 차폐 전극; 제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선; 제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선; 상기 제1 화소 및 상기 제2 화소를 상기 제1 전압 배선에 연결하는 제1 콘택 플러그; 상기 제2 화소 및 상기 제3 화소를 상기 제2 전압 배선에 연결하는 제2 콘택 플러그; 및 상기 제1 차폐 전극을 상기 제1 전압 배선에 연결하는 제3 콘택 플러그를 포함하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광 소자를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 발광 소자로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 외부로부터 발생된 정전기에 의해 화소의 불량이 야기되는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 행 방향을 따라 순차적으로 배치되는 제1 내지 제3 화소들; 상기 제1 화소 및 상기 제2 화소 사이에 배치되는 제1 차폐 전극; 제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선; 제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선; 상기 제1 화소 및 상기 제2 화소를 상기 제1 전압 배선에 연결하는 제1 콘택 플러그; 상기 제2 화소 및 상기 제3 화소를 상기 제2 전압 배선에 연결하는 제2 콘택 플러그; 및 상기 제1 차폐 전극을 상기 제1 전압 배선에 연결하는 제3 콘택 플러그를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 표시 장치는 상기 제2 화소 및 상기 제3 화소 사이에 배치되는 제2 차폐 전극; 및 상기 제2 차폐 전극을 상기 제2 전압 배선에 연결하는 제4 콘택 플러그를 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 행 방향을 따라 순차적으로 배치되고 상호 이격된 제1 내지 제3 전원선들을 더 포함하고, 상기 제1 전원선은 상기 제1 화소에 구동 전압을 전달하도록 구성되고, 상기 제2 전원선은 상기 제2 화소에 상기 구동 전압을 전달하도록 구성되고, 상기 제3 전원선은 상기 제3 화소에 상기 구동 전압을 전달하도록 구성될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 차폐 전극과 열 방향으로 이웃하는 제3 차폐 전극; 및 상기 제3 차폐 전극을 상기 제1 내지 제3 전원선들 중 적어도 하나에 연결하는 적어도 하나의 제5 콘택 플러그를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 전압 배선은 열 방향으로 연장되고 상기 제1 전원선과 상기 제2 전원선 사이에 배치되고, 상기 제2 전압 배선은 상기 열 방향으로 연장되고 상기 제2 전원선과 상기 제3 전원선 사이에 배치되고, 상기 제1 전원선과 상기 제2 전원선은 상기 제1 전압 배선을 기준으로 서로 대칭이고, 상기 제2 전원선과 상기 제3 전원선은 상기 제2 전압 배선을 기준으로 서로 대칭일 수 있다.
일 예에 따르면, 상기 제1 내지 제3 전원선들은 동일한 평면 형상을 가질 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 전원선과 상기 제2 전원선을 연결하는 제1 연결 전극; 및 상기 제2 전원선과 상기 제3 전원선을 연결하는 제2 연결 전극을 더 포함하고, 상기 제1 내지 제3 전원선들은 열 방향으로 연장되고, 상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 행 방향으로 연장될 수 있다.
일 예에 따르면, 상기 행 방향을 따르는 상기 제1 연결 전극의 제1 길이는 상기 행 방향을 따르는 상기 제2 연결 전극의 제2 길이보다 클 수 있다.
일 예에 따르면, 상기 행 방향을 따르는 상기 제1 연결 전극의 제1 길이는 상기 행 방향을 따르는 상기 제2 연결 전극의 제2 길이과 동일할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 화소에 제1 데이터 전압을 전달하도록 구성되는 제1 데이터선; 및 상기 제2 화소에 제2 데이터 전압을 전달하도록 구성되는 제2 데이터선을 더 포함하고, 상기 제1 데이터선과 상기 제2 데이터선은 상기 제1 차폐 전극과 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 제1 내지 제3 화소들 각각은, 발광 소자; 게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 트랜지스터; 제1 스캔 신호에 응답하여 상기 제1 초기화 전압 및 상기 제2 초기화 전압 중 하나를 상기 구동 트랜지스터의 전극에 인가하는 제1 초기화 트랜지스터; 및 제2 스캔 신호에 응답하여 상기 제1 초기화 전압 및 상기 제2 초기화 전압 중 다른 하나를 상기 발광 소자의 전극에 인가하는 제2 초기화 트랜지스터를 포함할 수 있다.
본 발명의 다른 관점에 따르면, 행 방향을 따라 연속적으로 연장되는 일체(一體)의 반도체 패턴; 상기 반도체 패턴과 동일한 층에 배치되고 상기 반도체 패턴과 이격하는 적어도 하나의 제1 차폐 전극; 제1 초기화 전압을 전달하도록 구성되는 적어도 하나의 제1 전압 배선; 및 상기 적어도 하나의 제1 차폐 전극을 상기 적어도 하나의 제1 전압 배선에 연결하는 적어도 하나의 제1 콘택 플러그를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 표시 장치는 상기 반도체 패턴과 동일한 층에 배치되고 상기 반도체 패턴과 이격하는 적어도 하나의 제2 차폐 전극; 제2 초기화 전압을 전달하도록 구성되는 적어도 하나의 제2 전압 배선; 및 상기 적어도 하나의 제2 차폐 전극을 상기 적어도 하나의 제2 전압 배선에 연결하는 적어도 하나의 제2 콘택 플러그를 더 포함할 수 있다.
일 예에 따르면, 상기 적어도 하나의 제1 차폐 전극 및 상기 적어도 하나의 제2 차폐 전극은 복수 개이고, 상기 복수의 제1 차폐 전극들과 상기 복수의 제2 차폐 전극들은 상기 행 방향을 따라 서로 교대로 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 반도체 패턴에 구동 전압을 전달하도록 구성되고, 상기 행 방향을 따라 상호 이격되어 배열된 복수의 전원선들; 및 상기 복수의 전원선들 중 상기 행 방향으로 서로 이웃하는 전원선들을 각각 연결하는 복수의 연결 전극들을 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 반도체 패턴과 상기 복수의 전원선들 사이에 개재되는 절연층을 더 포함하고, 상기 복수의 전원선들 각각은 상기 절연층의 적어도 일부를 노출하는 개구를 가질 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 반도체 패턴으로부터 연장되고 구동 전압이 인가되는 적어도 하나의 제3 차폐 전극을 더 포함하고, 상기 적어도 하나의 제1 차폐 전극과 상기 적어도 하나의 제3 차폐 전극은 열 방향으로 서로 이웃할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 행 방향을 따라 배열된 복수의 화소들; 및 제2 초기화 전압을 전달하도록 구성되는 복수의 제2 전압 배선들을 더 포함하고, 상기 적어도 하나의 제1 전압 배선은 복수 개이고, 상기 복수의 화소들 중 2j-1열 화소와 2j열 화소는 상기 2j-1열 화소와 상기 2j열 화소를 상기 복수의 제1 전압 배선들에 연결하는 복수의 제1 콘택 플러그들을 공유하고, 상기 복수의 화소들 중 상기 2j열 화소와 2j+1열 화소는 상기 2j열 화소와 상기 2j+1열 화소를 상기 복수의 제2 전압 배선들에 연결하는 복수의 제2 콘택 플러그들을 공유하고, 상기 반도체 패턴은 상기 복수의 화소들에 각각 포함되는 복수의 화소 영역들, 상기 복수의 제1 콘택 플러그들에 각각 대응하는 복수의 제1 콘택 영역들, 및 상기 복수의 제2 콘택 플러그들에 각각 대응하는 복수의 제2 콘택 영역들을 포함할 수 있다. (여기서, j은 자연수이다.)
일 예에 따르면, 상기 복수의 제1 콘택 영역들은 각각 상기 복수의 화소 영역들 중 2j-1열 화소 영역과 2j열 화소 영역을 연결하고, 상기 복수의 제2 콘택 영역들은 각각 상기 복수의 화소 영역들 중 상기 2j열 화소 영역과 2j+1열 화소 영역을 연결할 수 있다.
일 예에 따르면, 상기 적어도 하나의 제1 차폐 전극은 복수 개이고, 상기 복수의 제1 차폐 전극들은 각각 상기 복수의 화소 영역들 중 2j-1열 화소 영역과 2j열 화소 영역 사이에 배치될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 일 방향으로 연속적으로 연장되는 반도체 패턴을 일체(一體)로 형성함으로써, 외부 정전기에 의한 반도체 패턴이 파손되는 등의 화소 불량 문제를 개선할 수 있다. 따라서, 표시 장치의 불량을 방지할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 복수의 화소들 각각의 등가 회로도들을 도시한다.
도 3은 일 실시예에 따른 복수의 화소들을 개략적으로 도시한 평면도이다.
도 4는 도 3의 반도체 물질층을 도시한다.
도 5는 도 3의 일부분을 I-I'을 따라 절취한 예시적인 단면도이다.
도 6은 도 3의 일부분을 II-II'을 따라 절취한 예시적인 단면도이다.
도 7은 도 3의 일부분을 III-III'을 따라 절취한 예시적인 단면도이다.
도 8은 일 실시예에 따른 복수의 화소들을 개략적으로 도시한 평면도이다.
도 9는 도 8의 반도체 물질층을 도시한다.
도 10은 도 8의 일부분을 IV-IV' 및 V-V'을 따라 절취한 예시적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
표시 장치는 전류에 의해 밝기가 달라지는 발광 소자, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 또는, 표시 장치는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)일 수 있다. 즉, 표시 장치에 구비된 발광 소자의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다. 이하에서는 표시 장치가 유기 발광 표시 장치인 경우를 중심으로 서술하고자 한다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
도 1에서는 오로지 예시적인 목적으로 7개의 트랜지스터와 1개의 커패시터를 포함하는 화소(PX)를 중심으로 설명한다. 그러나, 본 발명은 이러한 특정 화소 회로를 채용한 화소(PX)에만 적용되는 것이 아니라, 다른 화소 회로, 예컨대, 2개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX) 등에도 동일하게 적용될 수 있다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n), 제1 전압 배선(VL1), 및 제2 전압 배선(VL2)에 연결된다. 예컨대, 도 1에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제2 스캔선(SL2_i+1)에 연결될 수 있다. 제2 스캔선(SL2_i+1)은 화소(PXij)에 대하여 제3 스캔선으로 지칭될 수 있다.
다른 예에 따르면, 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제2 스캔선(SL2_i+1) 중 일부의 선들에 연결될 수 있다. 예를 들면, 화소(PXij)는 제1 스캔선(SL1_i), 데이터선(DL_j), 및 전원선(PL_j)에 연결될 수 있다.
데이터선들(DL_1 내지 DL_n), 및 전원선들(PL_1 내지 PL_n)은 제1 방향(또는, 열 방향)(DR1)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 및 발광 제어선들(EML_1 내지 EML_m)은 제2 방향(또는, 행 방향)(DR2)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다.
제1 전압 배선(VL1)은 복수 개일 수 있다. 복수의 제1 전압 배선들(VL1)은 제1 방향(DR1)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 복수의 제1 전압 배선들(VL1)은 제2 방향(DR2)으로 서로 이웃하는 화소들(PX) 간에 공유될 수 있다.
제2 전압 배선(VL2)은 복수 개일 수 있다. 복수의 제2 전압 배선들(VL2)은 제1 방향(DR1)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 복수의 제2 전압 배선들(VL2)은 제2 방향(DR2)으로 서로 이웃하는 화소들(PX) 간에 공유될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_2 내지 SL2_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제2 스캔 신호(GI_i)와 제3 스캔 신호(GB_i-1)는 제2 스캔선(SL2_i)를 통해 전달되는 동일한 신호일 수 있다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i), 데이터 전압(Dm_j), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 한편, 후술할 도 3 및 도 8에 도시된 바와 같이 전원선들(PL_1 내지 PL_n)은 연결 전극들을 통해 서로 연결될 수 있다.
제1 전압 배선(VL1)은 전압 생성부(150)로부터 출력되는 제1 초기화 전압(VINT1)을 화소들(PX)에게 전달한다. 제2 전압 배선(VL2)은 전압 생성부(150)로부터 출력되는 제2 초기화 전압(VINT2)을 화소들(PX)에게 전달한다.
화소(PXij)는 발광 소자 및 데이터 전압(Dm_j)에 기초하여 발광 소자로 흐르는 전류의 크기를 제어하는 구동 트랜지스터(Transistor)를 포함한다. 데이터 전압(Dm_j)은 데이터 구동부(130)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 발광 소자는 예컨대 유기 발광 다이오드일 수 있다. 발광 소자가 구동 트랜지스터로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)과 제2 구동 전압(ELVSS)의 차이는 화소(PX)의 발광 소자가 발광하는데 필요한 문턱 전압보다 작을 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소(PXij)의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 턴 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 온 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 트랜지스터들은 p형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 게이트 초기화 기간에는 제2 스캔 신호(GI)와 동기화하여 제1 초기화 전압(VINT1)이 화소들(PX)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 제1 스캔 신호(GW)와 동기화하여 데이터 전압(Dm)이 화소들(PX)에 제공되고 제3 스캔 신호(GB)와 동기화하여 제2 초기화 전압(VINT2)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GI_1 내지 GI_m), 및 제3 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(Dm_1 내지 Dm_n)을 수신한다.
도 2는 일 실시예에 따른 복수의 화소들 각각의 등가 회로도들을 도시하고, 도 3은 일 실시예에 따른 복수의 화소들을 개략적으로 도시한 평면도이다.
도 2 및 도 3을 참조하면, 표시 장치는 제i 행 제j-1 열에 위치하는 화소(PXi(j-1))(이하, 제1 화소로 지칭함), 제i 행 제j 열에 위치하는 화소(PXij)(이하, 제2 화소로 지칭함), 및 제i 행 제j+1 열에 위치하는 화소(PXi(j+1))(이하, 제3 화소로 지칭함)와 같은 화소들(PX)을 포함한다. 화소들(PX)은 제1 방향(또는, 열 방향)(DR1) 및 제2 방향(또는, 행 방향)(DR2)으로 배열될 수 있다. 예컨대, 화소들(PX)은 매트릭스 형태로 배열될 수 있다.
제1 화소(PXi(j-1)), 제2 화소(PXij), 및 제3 화소(PXi(j+1))는 동일 행에 위치하므로, 제1 화소(PXi(j-1)), 제2 화소(PXij), 및 제3 화소(PXi(j+1))는 동일한 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i) 및 발광 제어선(EML_i)에 연결될 수 있다. 제1 화소(PXi(j-1)), 제2 화소(PXij), 및 제3 화소(PXi(j+1))는 제2 방향(DR2)으로 순차적으로 배치되어 서로 이웃할 수 있다.
제1 화소(PXi(j-1))는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 및 제1 데이터 전압(Dm_j-1)을 전달하는 제1 데이터선(DL_j-1), 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 제1 화소(PXi(j-1))는 제1 구동 전압(ELVDD)을 전달하는 제1 전원선(PL_j-1), 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결된다. 제1 화소(PXi(j-1))는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 스캔선(GWL_i)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GIL_i)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GBL_i)은 도 1의 제2 스캔선(SL2_i+1)에 대응한다.
제2 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 및 제2 데이터 전압(Dm_j)을 전달하는 제2 데이터선(DL_j), 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 제2 화소(PXij)는 제1 구동 전압(ELVDD)을 전달하는 제2 전원선(PL_j), 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결된다. 제2 화소(PXij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 제2 화소(PXij)는 도 1의 화소(PXij)에 대응할 수 있다.
제3 화소(PXi(j+1))는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 및 제3 데이터 전압(Dm_j+1)을 전달하는 제3 데이터선(DL_j+1), 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 제3 화소(PXi(j+1))는 제1 구동 전압(ELVDD)을 전달하는 제3 전원선(PL_j+1), 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결된다. 제3 화소(PXi(j+1))는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
일 실시예에 있어서, 도 2 및 도 3에 도시된 바와 같이 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 콘택 플러그(CP1)를 통해 제1 전압 배선(VL1)에 연결되고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 콘택 플러그(CP2)를 통해 제2 전압 배선(VL2)에 연결될 수 있다. 다른 말로, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 콘택 플러그(CP1)를 통해 제1 초기화 전압(VINT1)을 전달받고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 콘택 플러그(CP2)를 통해 제2 초기화 전압(VINT2)을 전달받을 수 있다. 또 다른 말로, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 콘택 플러그(CP1)를 공유하고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 콘택 플러그(CP2)를 공유할 수 있다. 또 다른 말로, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 전압 배선(VL1)을 공유하고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 전압 배선(VL2)을 공유할 수 있다.
제2 화소(PXij)를 기준으로, 제2 화소(PXij)는 이전 열에 배치된 제1 화소(PXi(j-1))와 제1 콘택 플러그(CP1)를 공유하고, 다음 열에 배치된 제3 화소(PXi(j+1))와 제2 콘택 플러그(CP2)를 공유할 수 있다. 도 2에 도시되지 않았지만, 제1 화소(PXi(j-1))는 제2 화소(PXij) 및 제3 화소(PXi(j+1))와 같이 이전 열에 배치된 화소와 제2 콘택 플러그(CP2)를 공유할 수 있다. 제1 화소(PXi(j-1))를 기준으로, 제1 화소(PXi(j-1))는 이전 열에 배치된 화소와 제2 콘택 플러그(CP2)를 공유하고, 다음 열에 배치된 제2 화소(PXij)와 제1 콘택 플러그(CP1)를 공유할 수 있다. 제3 화소(PXi(j+1))는 제1 화소(PXi(j-1)) 및 제2 화소(PXij)와 같이 다음 열에 배치된 화소와 제1 콘택 플러그(CP1)를 공유할 수 있다. 제3 화소(PXi(j+1))를 기준으로, 제3 화소(PXi(j+1))는 이전 열에 배치된 제2 화소(PXij)와 제2 콘택 플러그(CP2)를 공유하고, 다음 열에 배치된 화소와 제1 콘택 플러그(CP1)를 공유할 수 있다. 이처럼, 제i 행에 배치된 화소들은 제2 방향(DR2)을 따라 교대로 배치되는 제1 콘택 플러그(CP1)들과 제2 콘택 플러그(CP2)들을 통해 서로 연결될 수 있다.
한편, 제1 콘택 플러그(CP1) 및 제2 콘택 플러그(CP2)는 도전층의 일부분에 대응될 수 있다. 제1 콘택 플러그(CP1) 및 제2 콘택 플러그(CP2)는 절연층에 형성된 콘택홀 내에 매립된 도전층의 일부분에 대응될 수 있다. 예를 들어, 제1 콘택 플러그(CP1)는 절연층에 형성된 콘택홀 내에 매립된 제1 전압 배선(VL1)의 일부분에 대응되고, 제2 콘택 플러그(CP2)는 절연층에 형성된 콘택홀 내에 매립된 제2 전압 배선(VL2)의 일부분에 대응될 수 있다. 제1 콘택 플러그(CP1)와 제1 전압 배선(VL1)은 일체(一體)이고, 제2 콘택 플러그(CP2)와 제2 전압 배선(VL2)은 일체일 수 있다.
일 실시예에 있어서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 복수 개일 수 있다. 제1 전압 배선들(VL1)과 제2 전압 배선들(VL2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 다른 말로, 도 3에 도시된 바와 같이 복수의 제1 전압 배선들(VL1) 중 제2 방향(DR2)으로 서로 인접한 제1 전압 배선들(VL1) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 복수의 제2 전압 배선들(VL2) 중 제2 방향(DR2)으로 서로 인접한 제2 전압 배선들(VL2) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다.
전술한 바와 같이, 화소들(PX) 중 일부 또는 전부가 제1 콘택 플러그(CP1) 및/또는 제2 콘택 플러그(CP2)를 공유하여 제1 초기화 전압(VINT1) 및/또는 제2 초기화 전압(VINT2)을 전달받을 수 있다. 이러한 경우, 제1 초기화 전압(VINT1)을 공급하는 제1 전압 배선들(VL1)의 개수는 제2 방향(DR2)으로의 화소들(PX)의 개수(또는, 화소열들의 개수)보다 작을 수 있다. 제2 초기화 전압(VINT2)을 공급하는 제2 전압 배선들(VL2)의 개수는 화소열들의 개수보다 작을 수 있다. 또는, 제1 전압 배선들(VL1)의 개수와 제2 전압 배선들(VL2)의 개수의 합은 화소열들의 개수보다 작을 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이 제1 화소(PXi(j-1))와 제2 화소(PXij) 사이에는 차폐 전극(SDE)이 배치될 수 있다. 차폐 전극(SDE)은 제3 콘택 플러그(CP3)를 통해 제1 전압 배선(VL1)에 연결될 수 있다. 차폐 전극(SDE)은 제3 콘택 플러그(CP3)를 통해 제1 초기화 전압(VINT1)을 전달받을 수 있다.
제1 화소(PXi(j-1))에 제1 데이터 전압(Dm_j-1)을 전달하도록 구성되는 제1 데이터선(DL_j-1)은 차폐 전극(SDE)과 적어도 일부 중첩할 수 있다. 이처럼, 제1 초기화 전압(VINT1)이 인가되는 차폐 전극(SDE)이 제1 데이터선(DL_j-1)과 적어도 일부 중첩하면 제1 데이터선(DL_j-1)을 차폐(shielding)하여 제1 데이터선(DL_j-1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다. 예를 들어, 제1 데이터선(DL_j-1)과 인접한 제1 전극(CE1)(구동 트랜지스터의 게이트에 대응) 사이의 기생 커패시터를 차단할 수 있다. 제1 데이터 전압(Dm_j-1)의 변화에 따라 제1 전극(CE1)의 전압이 변화하여 발광 소자(OLED)의 구동 전류(Id)가 변동되는 것을 방지할 수 있다. 즉, 제1 데이터선(DL_j-1)과 제1 전극(CE1) 사이의 기생 커패시터에 의한 휘도 변화인 크로스톡을 방지할 수 있다.
제2 화소(PXij)에 제2 데이터 전압(Dm_j)을 전달하도록 구성되는 제2 데이터선(DL_j)은 차폐 전극(SDE)과 적어도 일부 중첩할 수 있다. 전술한 바와 같이 제1 초기화 전압(VINT1)이 인가되는 차폐 전극(SDE)이 제2 데이터선(DL_j)과 적어도 일부 중첩하면 제2 데이터선(DL_j)을 차폐하여 제2 데이터선(DL_j)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제3 화소(PXi(j+1))와 다음 열에 배치된 화소 사이에도 차폐 전극(SDE)이 배치될 수 있다. 제2 방향(DR2)으로 서로 인접한 차폐 전극들(SDE) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 제3 화소(PXi(j+1))에 제3 데이터 전압(Dm_j+1)을 전달하도록 구성되는 제3 데이터선(DL_j+1)은 차폐 전극(SDE)과 적어도 일부 중첩할 수 있다. 전술한 바와 같이 제1 초기화 전압(VINT1)이 인가되는 차폐 전극(SDE)이 제3 데이터선(DL_j+1)과 적어도 일부 중첩하면 제3 데이터선(DL_j+1)을 차폐하여 제3 데이터선(DL_j+1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 제1 방향(DR1)을 따라 순차적으로 배치되고 상호 이격될 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1) 각각은 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1) 하부에 배치된 절연층의 적어도 일부를 노출하는 개구(OP)를 가질 수 있다.
제2 방향(DR2)으로 연장되는 제1 전압 배선(VL1)은 제1 전원선(PL_j-1)과 제2 전원선(PL_j) 사이에 배치되고, 제2 방향(DR2)으로 연장되는 제2 전압 배선(VL2)은 제2 전원선(PL_j)과 제3 전원선(PL_j+1) 사이에 배치될 수 있다. 이때, 제1 전원선(PL_j-1)과 제2 전원선(PL_j)은 제1 전압 배선(VL1)을 기준으로 서로 대칭일 수 있다. 제2 전원선(PL_j)과 제3 전원선(PL_j+1)은 제2 전압 배선(VL2)을 기준으로 서로 대칭일 수 있다. 제1 전원선(PL_j-1)과 제3 전원선(PL_j+1)은 동일한 평면 형상을 가질 수 있다.
도 3에서는 제1 전원선(PL_j-1)과 제2 전원선(PL_j)이 제1 전압 배선(VL1)을 기준으로 서로 대칭이고 제2 전원선(PL_j)과 제3 전원선(PL_j+1)이 제2 전압 배선(VL2)을 기준으로 서로 대칭인 것으로 도시하고 있으나, 다른 실시예로서, 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 동일한 평면 형상을 가질 수 있다. 이에 대해서는 도 8에서 후술한다.
일 실시예에 있어서, 제1 전원선(PL_j-1)과 제2 전원선(PL_j)은 제1 연결 전극(CNE1)을 통해 서로 연결될 수 있다. 제1 전원선(PL_j-1)은 제4 콘택 플러그(CP4)를 통해 제1 연결 전극(CNE1)에 연결되고, 제2 전원선(PL_j)은 제5 콘택 플러그(CP5)를 통해 제1 연결 전극(CNE1)에 연결될 수 있다. 제2 전원선(PL_j)과 제3 전원선(PL_j+1)은 제2 연결 전극(CNE2)을 통해 서로 연결될 수 있다. 제2 전원선(PL_j)은 제6 콘택 플러그(CP6)를 통해 제2 연결 전극(CNE2)에 연결되고, 제3 전원선(PL_j+1)은 제7 콘택 플러그(CP7)를 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 이처럼, 상호 이격된 전원선들이 연결 전극을 통해 연결되므로, 제1 구동 전압(ELVDD)이 인가되는 배선은 메쉬(mesh) 구조일 수 있다.
일 실시예에 있어서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 방향(DR2)을 따르는 제1 연결 전극(CNE1)의 제1 길이(ℓ1)는 제2 방향(DR2)을 따르는 제2 연결 전극(CNE2)의 제2 길이(ℓ2)보다 클 수 있다. 다른 실시예로서, 제1 연결 전극(CNE1)의 제1 길이(ℓ1)와 제2 연결 전극(CNE2)의 제2 길이(ℓ2)는 서로 실질적으로 동일할 수 있다. 이에 대해서는 도 8에서 후술한다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 스캔선(GWL_i)과 제2 스캔선(GIL_i) 사이에 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 복수 개일 수 있다. 복수의 제1 연결 전극들(CNE1)과 복수의 제2 연결 전극들(CNE2)은 제2 방향(DR2)을 따라 교대로 배치될 수 있다.
이하, 제1 화소(PXi(j-1)), 제2 화소(PXij), 및 제3 화소(PXi(j+1))에 포함되는 소자들에 대해 설명한다. 제1 화소(PXi(j-1)) 및 제3 화소(PXi(j+1)) 각각의 등가 회로도들은 제2 화소(PXij)의 등가 회로도와 동일하게 적용될 수 있으므로, 제2 화소(PXij)를 기준으로 설명하고자 한다.
제2 화소(PXij)는 발광 소자(OLED), 제1 내지 제7 트랜지스터(T1 내지 T7), 및 저장 커패시터(Cst)를 포함한다. 발광 소자(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제3 트랜지스터(T3)는 서로 직렬로 연결되는 제1 보상 트랜지스터(T3a)와 제2 보상 트랜지스터(T3b)를 포함한다. 제4 트랜지스터(T4)는 서로 직렬로 연결되는 제1 게이트 초기화 트랜지스터(T4a)와 제2 게이트 초기화 트랜지스터(T4b)를 포함한다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
저장 커패시터(Cst)는 제2 전원선(PL_j)과 구동 트랜지스터(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 제2 전원선(PL_j)에 연결되는 제2 전극(CE2), 및 구동 트랜지스터(T1)의 게이트에 연결되는 제1 전극(CE1)을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이 제1 전극(CE1)은 구동 트랜지스터(T1)의 게이트에 대응되고, 제2 전극(CE2)은 제1 전극(CE1)과 중첩하는 제2 전원선(PL_j)의 적어도 일부에 대응될 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 제2 전원선(PL_j)에서 발광 소자(OLED)로 흐르는 전류(Id)의 크기를 제어할 수 있다. 구동 트랜지스터(T1)는 저장 커패시터(Cst)의 제1 전극(CE1)에 연결되는 게이트, 제1 발광 제어 트랜지스터(T5)를 통해 제2 전원선(PL_j)에 연결되는 소스, 제2 발광 제어 트랜지스터(T6)를 통해 발광 소자(OLED)에 연결되는 드레인을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 발광 소자(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 발광 소자(OLED)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 제2 데이터 전압(Dm_j)을 구동 트랜지스터(T1)의 소스에 전달한다. 스캔 트랜지스터(T2)는 제1 스캔선(GWL_i)에 연결되는 게이트, 제2 데이터선(DL_j)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다. 예컨대, 도 3에 도시된 바와 같이 스캔 트랜지스터(T2)의 소스는 제8 콘택 플러그(CP8)를 통해 제2 데이터선(DL_j)에 연결될 수 있다.
제1 및 제2 보상 트랜지스터들(T3a, T3b)은 구동 트랜지스터(T1)의 드레인과 게이트 사이에 직렬로 연결되며, 제1 스캔 신호(GW_i)에 응답하여 구동 트랜지스터(T1)의 드레인과 게이트를 서로 연결한다. 제1 보상 트랜지스터(T3a)는 제1 스캔선(GWL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 제2 보상 트랜지스터(T3b)의 소스에 연결되는 드레인을 가질 수 있다. 제2 보상 트랜지스터(T3b)는 제1 스캔선(GWL_i)에 연결되는 게이트, 제1 보상 트랜지스터(T3a)의 드레인에 연결되는 소스, 및 구동 트랜지스터(T1)의 게이트에 연결되는 드레인을 가질 수 있다. 예컨대, 도 3에 도시된 바와 같이 제2 보상 트랜지스터(T3b)의 드레인은 제3 연결 전극(CNE3), 제10 콘택 플러그(CP10), 및 제11 콘택 플러그(CP11)를 통해 구동 트랜지스터(T1)의 게이트와 연결될 수 있다. 제3 연결 전극(CNE3)은 제2 전원선(PL_j)의 개구(OP) 내에 배치될 수 있다.
도 2 및 도 3에서는 보상 트랜지스터(T3)가 서로 직렬로 연결되는 2개의 트랜지스터를 포함하는 것으로 도시하고 있으나, 보상 트랜지스터(T3)는 한 개의 트랜지스터로 구성될 수 있다. 다른 예로, 보상 트랜지스터(T3)는 서로 직렬로 연결되는 3 이상의 트랜지스터를 포함할 수도 있다.
게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 구동 트랜지스터(T1)의 게이트에 인가한다. 게이트 초기화 트랜지스터(T4)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 제1 전압 배선(VL1)에 연결되는 드레인을 가질 수 있다.
전술한 바와 같이, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 전압 배선(VL1)과 연결된 제1 콘택 플러그(CP1)를 공유할 수 있다. 제2 스캔 신호(GI_i)에 응답하여 제1 화소(PXi(j-1))와 제2 화소(PXij) 각각의 게이트 초기화 트랜지스터들(T4)이 턴 온될 때, 제1 콘택 플러그(CP1)를 통해 전달된 제1 초기화 전압(VINT1)은 제1 화소(PXi(j-1))와 제2 화소(PXij) 각각의 구동 트랜지스터(T1)들의 게이트들에 각각 인가될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 게이트 초기화 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트와 제1 전압 배선(VL1) 사이에서 서로 직렬로 연결되는 제1 게이트 초기화 트랜지스터(T4a) 및 제2 게이트 초기화 트랜지스터(T4b)를 포함할 수 있다. 제1 게이트 초기화 트랜지스터(T4a)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 제2 게이트 초기화 트랜지스터(T4b)의 소스에 연결되는 드레인을 가질 수 있다. 제2 게이트 초기화 트랜지스터(T4b)는 제2 스캔선(GIL_i)에 연결되는 게이트, 제1 게이트 초기화 트랜지스터(T4a)의 드레인에 연결되는 소스, 및 제1 전압 배선(VL1)에 연결되는 드레인을 가질 수 있다.
도 2 및 도 3에서는 게이트 초기화 트랜지스터(T4)가 서로 직렬로 연결되는 2개의 트랜지스터를 포함하는 것으로 도시하고 있으나, 게이트 초기화 트랜지스터(T4)는 서로 직렬로 연결되는 3 이상의 트랜지스터를 포함할 수도 있다. 다른 예로, 게이트 초기화 트랜지스터(T4)는 한 개의 트랜지스터로 구성될 수도 있다.
애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 제2 초기화 전압(VINT2)을 발광 소자(OLED)의 애노드에 인가한다. 애노드 초기화 트랜지스터(T7)는 제3 스캔선(GBL_i)에 연결되는 게이트, 발광 소자(OLED)의 애노드에 연결되는 소스, 및 제2 전압 배선(VL2)에 연결되는 드레인을 가질 수 있다.
전술한 바와 같이, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 전압 배선(VL2)과 연결된 제2 콘택 플러그(CP2)를 공유할 수 있다. 제3 스캔 신호(GB_i)에 응답하여 제2 화소(PXij)와 제3 화소(PXi(j+1)) 각각의 애노드 초기화 트랜지스터(T7)들이 턴 온될 때, 제2 콘택 플러그(CP2)를 통해 전달된 제2 초기화 전압(VINT2)은 제2 화소(PXij)와 제3 화소(PXi(j+1)) 각각의 발광 소자(OLED)들의 애노드들에 각각 인가될 수 있다.
제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM_i)에 응답하여 제2 전원선(PL_j)과 구동 트랜지스터(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 트랜지스터(T5)는 발광 제어선(EML_i)에 연결되는 게이트, 제2 전원선(PL_j)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다. 예컨대, 도 3에 도시된 바와 같이 제1 발광 제어 트랜지스터(T5)의 소스는 제9 콘택 플러그(CP9)를 통해 제2 전원선(PL_j)에 연결될 수 있다.
제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 드레인과 발광 소자(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 트랜지스터(T6)는 발광 제어선(EML_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 발광 소자(OLED)의 애노드에 연결되는 드레인을 가질 수 있다. 예컨대, 도 3에 도시된 바와 같이 제2 발광 제어 트랜지스터(T6)의 드레인은 제4 연결 전극(CNE4), 제12 콘택 플러그(CP12), 및 제13 콘택 플러그(CP13)를 통해 발광 소자(OLED)의 애노드와 연결될 수 있다.
제2 스캔 신호(GI_i)는 이전 행의 제1 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(GB_i)는 제1 스캔 신호(GW_i)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(GB_i)는 다음 행의 제1 스캔 신호(GW_i+1)와 실질적으로 동기화될 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 오프되고, 구동 트랜지스터(T1)는 구동 전류(Id)의 출력을 멈추고, 발광 소자(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(GI_i)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 트랜지스터(T4)가 턴 온되며, 제1 초기화 전압(VINT1)은 구동 트랜지스터(T1)의 게이트, 즉, 저장 커패시터(Cst)의 제1 전극(CE1)에 인가된다. 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 제1 초기화 전압(VINT1)의 차(ELVDD - VINT1)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW_i)가 수신되는 데이터 기입 기간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 제2 데이터 전압(Dm_j)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 트랜지스터(T1)의 게이트 전압은 제1 초기화 전압(VINT1)에서 상승한다. 구동 트랜지스터(T1)의 게이트 전압이 제2 데이터 전압(Dm_j)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm_j - |Vth|)과 동일해지면, 구동 트랜지스터(T1)가 턴 오프되면서 구동 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 데이터 보상 전압(Dm_j - |Vth|)의 차(ELVDD - Dm_j + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(GB_i)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 제2 초기화 전압(VINT2)은 발광 소자(OLED)의 애노드에 인가된다. 제2 초기화 전압(VINT2)을 발광 소자(OLED)의 애노드에 인가하여 발광 소자(OLED)를 완전히 비발광시킴으로써, 발광 소자(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높고, 제2 구동 전압(ELVSS)에서 발광 소자(OLED)의 문턱 전압만큼 높은 전압 레벨보다는 낮을 수 있다. 발광 소자(OLED)는 상대적으로 큰 크기를 갖기 때문에, 상당히 큰 커패시턴스를 갖는다. 게다가, 제1 초기화 전압(VINT1)의 레벨은 너무 낮기 때문에, 다음 프레임에 발광 소자(OLED)는 상당한 지연 시간 후에 발광하기 시작한다. 그러나, 본 실시예에 따르면, 제1 초기화 전압(VINT1)의 레벨보다 높은 레벨을 갖는 제2 초기화 전압(VINT2)으로 발광 소자(OLED)의 애노드를 초기화함으로써, 다음 프레임에 발광 소자(OLED)는 빠른 시간 내에 발광하기 시작할 수 있다. 즉, 발광 지연 문제가 해소될 수 있다.
제1 스캔 신호(GW_i)와 제3 스캔 신호(GB_i)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 온되고, 구동 트랜지스터(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm_j + |Vth|)에서 구동 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm_j)에 대응하는 구동 전류(Id)를 출력하고, 발광 소자(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 4는 도 3의 반도체 물질층을 도시한다.
도 4를 참조하면, 반도체 물질층(Actp)은 반도체 패턴(Act) 및 차폐 전극(SDE)을 포함할 수 있다.
반도체 패턴(Act)은 제2 방향(DR2)을 따라 연속적으로 연장될 수 있다. 반도체 패턴(Act)은 끊어지는 부분 없이 제2 방향(DR2)을 따라 연장되어 일체(一體)로 형성될 수 있다. 도 4에 도시된 반도체 패턴(Act)은 부분적으로 제1 방향(DR1)으로 연장되지만, 전체적으로 볼 때 제2 방향(DR2)으로 연장될 수 있다. 다른 말로, 반도체 패턴(Act)은 미시적으로 제1 방향(DR1)으로 연장되는 부분을 포함하지만, 전체적으로 제2 방향(DR2)으로 연장될 수 있다.
반도체 패턴(Act)은 복수의 화소 영역들(Ai(j-1), Aij, Ai(j+1))과, 복수의 화소 영역들(Ai(j-1), Aij, Ai(j+1)) 사이에 배치되는 복수의 제1 콘택 영역(Acp1)들 및 복수의 제2 콘택 영역(Acp2)들을 포함할 수 있다.
복수의 화소 영역들(Ai(j-1), Aij, Ai(j+1))은 각각 복수의 화소들(PXi(j-1), PXij, PXi(j+1))에 포함될 수 있다. 복수의 제1 콘택 영역(Acp1)들은 복수의 제1 콘택 플러그(CP1)들에 각각 대응하고, 복수의 제2 콘택 영역(Acp2)들은 복수의 제2 콘택 플러그(CP2)들에 각각 대응할 수 있다. 또는, 복수의 제1 콘택 영역(Acp1)들은 각각 복수의 제1 콘택 플러그(CP1)들과 직접 접촉되고, 복수의 제2 콘택 영역(Acp2)들은 각각 복수의 제2 콘택 플러그(CP2)들과 직접 접촉될 수 있다.
일 실시예에 있어서, 제1 콘택 영역(Acp1)들과 제2 콘택 영역(Acp2)들은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
제1 콘택 영역(Acp1)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제2 화소(PXij)의 화소 영역(Aij)을 연결하고, 제2 콘택 영역(Acp2)은 제2 화소(PXij)의 화소 영역(Aij)과 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))을 연결할 수 있다. 도 2에서 전술한 바와 같이, 제1 화소(PXi(j-1))는 제2 화소(PXij) 및 제3 화소(PXi(j+1))와 같이 이전 열에 배치된 화소와 제2 콘택 플러그(CP2)를 공유하고, 제3 화소(PXi(j+1))는 제1 화소(PXi(j-1)) 및 제2 화소(PXij)와 같이 다음 열에 배치된 화소와 제1 콘택 플러그(CP1)를 공유할 수 있다. 따라서, 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 이전 열에 배치된 화소의 화소 영역은 제2 콘택 영역(Acp2)에 의해 서로 연결되고, 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))과 다음 열에 배치된 화소의 화소 영역은 제1 콘택 영역(Acp1)에 의해 서로 연결될 수 있다.
비교예로, 반도체 패턴은 행 방향을 따라 연속적으로 연장되지 않고, 서로 이격된 복수의 아일랜드 패턴들을 포함할 수 있다. 복수의 화소들 각각에 포함되는 아일랜드 패턴들은 서로 연결되지 않을 수 있다. 반도체 패턴을 형성한 다음 후속 공정을 진행하는 과정 등에 의해 외부로부터 정전기가 발생(또는, 유입)할 수 있다. 반도체 패턴이 서로 이격된 아일랜드 패턴들을 포함하는 경우, 발생(또는, 유입)된 정전기는 아일랜드 패턴들 각각의 내에 고립될 수 있다. 따라서, 정전기의 영향을 받은 반도체 패턴은 손상을 입게 되고, 손상된 반도체 패턴에 의해 화소의 불량이 야기될 수 있다.
다만, 본 발명의 일 실시예와 같이 반도체 패턴(Act)이 제2 방향(DR2)을 따라 연속적으로 연장되는 경우, 외부로부터 발생(또는, 유입)된 정전기는 고립되지 않고 제2 방향(DR2)을 따라 분산(또는, 이동)될 수 있다. 따라서, 반도체 패턴(Act) 내에서 정전기가 고립되지 않고, 제2 방향(DR2)을 따라 분산될 수 있으므로, 반도체 패턴(Act)의 손상을 방지할 수 있다.
차폐 전극(SDE)은 반도체 패턴(Act)과 이격하여 배치될 수 있다. 차폐 전극(SDE)은 반도체 패턴(Act)과 동일한 층에 배치될 수 있다. 차폐 전극(SDE)은 도 3에서 전술한 바와 같이 제3 콘택 플러그(CP3)를 통해 제1 초기화 전압(VINT1)이 인가될 수 있다. 차폐 전극(SDE)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제2 화소(PXij)의 화소 영역(Aij) 사이에 배치될 수 있다. 차폐 전극(SDE)은 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))과 제3 화소(PXi(j+1)) 다음 열에 배치된 화소의 화소 영역 사이에 배치될 수 있다.
도 4에서는 차폐 전극(SDE)의 평면 형상이 사각형인 것으로 도시하고 있으나, 다른 실시예로서, 차폐 전극(SDE)의 평면 형상은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다.
도 5는 도 3의 일부분을 I-I'을 따라 절취한 예시적인 단면도이며 일부 부재가 생략되어 있을 수 있다. 이하, 도 5를 참조하여 표시 장치에 적층된 다층막 등에 대해 상세히 설명한다.
기판(200)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(200)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(200)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(200)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(200)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(211)은 기판(200)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(200) 상에 평탄면을 제공할 수 있다. 버퍼층(211)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(200)과 버퍼층(211) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(200) 등으로부터의 불순물이 반도체 패턴(Act)을 포함하는 반도체 물질층(Actp, 도 4 참조)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(211) 상에는 반도체 패턴(Act)을 포함하는 반도체 물질층(Actp)이 배치될 수 있다. 반도체 물질층(Actp)은 단층 또는 다층으로 구성될 수 있다. 반도체 물질층(Actp)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
다른 실시예로서, 반도체 물질층(Actp)은 산화물 반도체 물질을 포함할 수 있다. 반도체 물질층(Actp)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 반도체 물질층(Actp)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
반도체 패턴(Act)은 채널 영역과 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역 및 드레인 영역은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다.
기판(200) 상에는 반도체 물질층(Actp)을 덮도록 게이트 절연층(213)이 적층되어 배치될 수 있다. 게이트 절연층(213)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
게이트 절연층(213) 상에는 발광 제어선(EML_i) 및 제1 전극(CE1)을 포함하는 제1 도전 물질층이 배치될 수 있다. 제1 도전 물질층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 물질층은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
발광 제어선(EML_i)은 반도체 패턴(Act)과 적어도 일부 중첩할 수 있다. 반도체 패턴(Act)과 중첩하는 발광 제어선(EML_i)의 일부분은 제2 발광 제어 트랜지스터(T6)의 게이트로 지칭될 수 있다. 발광 제어선(EML_i)을 기준으로 설명하였으나, 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i)에 동일하게 적용될 수 있다.
일 실시예에 있어서, 저장 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)으로 구비되며, 전술한 도 3에 도시된 바와 같이 구동 트랜지스터(T1)와 중첩될 수 있다. 예컨대, 구동 트랜지스터(T1)의 게이트는 저장 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 저장 커패시터(Cst)는 구동 트랜지스터(T1)와 중첩되지 않고, 따로 존재할 수도 있다.
게이트 절연층(213) 상에는 발광 제어선(EML_i) 및 제1 전극(CE1)을 포함하는 제1 도전 물질층을 덮도록 층간 절연층(215)이 배치될 수 있다. 층간 절연층(215)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간 절연층(215) 상에는 제4 연결 전극(CNE4) 및 제2 전극(CE2)을 포함하는 제2 도전 물질층이 배치될 수 있다. 제2 도전 물질층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2 도전 물질층은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
저장 커패시터(Cst)의 제2 전극(CE2)은 층간 절연층(215)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 층간 절연층(215)은 저장 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제4 연결 전극(CNE4)은 게이트 절연층(213) 및 층간 절연층(215)에 형성된 콘택홀을 통해 반도체 패턴(Act)에 연결될 수 있다. 제4 연결 전극(CNE4)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제4 연결 전극(CNE4)의 일부는 제12 콘택 플러그(CP12)로 지칭될 수 있다. 다른 말로, 제4 연결 전극(CNE4)과 제12 콘택 플러그(CP12)는 일체(一體)일 수 있다.
제2 도전 물질층은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 층간 절연층(215) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
층간 절연층(215)상에는 평탄화층(217)이 배치되며, 평탄화층(217) 상에 발광 소자(300)가 배치될 수 있다.
평탄화층(217)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(217)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(217) 상에는 발광 소자(300)가 배치될 수 있다. 발광 소자(300)는 화소 전극(310), 유기 발광층을 포함하는 중간층(320), 및 대향 전극(330)을 포함할 수 있다.
화소 전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
화소 전극(310)은 평탄화층(217)에 형성된 콘택홀을 통해 제4 연결 전극(CNE4)에 연결될 수 있다. 화소 전극(310)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 화소 전극(310)의 일부는 제13 콘택 플러그(CP13)로 지칭될 수 있다. 다른 말로, 화소 전극(310)과 제13 콘택 플러그(CP13)는 일체(一體)일 수 있다. 제4 연결 전극(CNE4)은 반도체 패턴(Act)과 연결되므로, 화소 전극(310)은 제4 연결 전극(CNE4)을 통해 제2 발광 제어 트랜지스터(T6)에 연결될 수 있다.
평탄화층(217) 상에는 화소 정의막(219)이 배치될 수 있다. 또한, 화소 정의막(219)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)의 사이의 거리를 증가시킴으로써 화소 전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(219)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 형성될 수 있다. 화소 정의막(219)은 유기 절연물을 포함할 수 있다. 또는, 화소 정의막(219)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있다. 또는, 화소 정의막(219)은 유기 절연물 및 무기 절연물을 포함할 수 있다. 일부 실시예에서, 화소 정의막(219)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소 정의막(219)이 광차단 물질을 포함하는 경우, 화소 정의막(219)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
중간층(320)은 화소 정의막(219)에 의해 형성된 개구 내에 배치될 수 있다. 중간층(320)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
중간층(320)은 복수의 화소 전극(310)들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소 전극(310)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향 전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(330)은 표시부에 걸쳐 배치되며, 중간층(320)과 화소 정의막(219)의 상부에 배치될 수 있다. 대향 전극(330)은 복수의 발광 소자(300)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(310)들에 대응할 수 있다.
발광 소자(300)는 봉지층(미도시)으로 커버될 수 있다. 봉지층은 적어도 하나의 유기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있다.
무기 봉지층은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 제1 무기 봉지층 및 제2 무기 봉지층은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기 봉지층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리메틸메타크릴레이트, 폴리아크릴산과 같은 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기 봉지층은 아크릴레이트 폴리머(acrylate polymer)를 포함할 수 있다.
도 6은 도 3의 일부분을 II-II'을 따라 절취한 예시적인 단면도이며 일부 부재가 생략되어 있을 수 있다. 도 6에 있어서, 도 5와 동일한 참조 부호는 동일 부재를 일컫는 바 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 게이트 절연층(213)과 층간 절연층(215) 사이에 개재될 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i, 도 3 참조), 발광 제어선(EML_i, 도 3 참조), 및 제1 전극(CE1, 도 3 참조)과 동일한 층에 배치될 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 층간 절연층(215)과 평탄화층(217) 사이에 개재될 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 제3 연결 전극(CNE3, 도 3 참조), 제4 연결 전극(CNE4, 도 3 참조), 제1 전압 배선(VL1, 도 3 참조), 제2 전압 배선(VL2, 도 3 참조) 등과 동일한 층에 배치될 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전원선(PL_j-1)은 층간 절연층(215)에 형성된 콘택홀을 통해 제1 연결 전극(CNE1)에 연결될 수 있다. 제1 전원선(PL_j-1)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제1 전원선(PL_j-1)의 일부는 제4 콘택 플러그(CP4)로 지칭될 수 있다. 다른 말로, 제1 전원선(PL_j-1)과 제4 콘택 플러그(CP4)는 일체(一體)일 수 있다.
제2 전원선(PL_j)은 층간 절연층(215)에 형성된 콘택홀을 통해 제1 연결 전극(CNE1)에 연결될 수 있다. 제2 전원선(PL_j)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제2 전원선(PL_j)의 일부는 제5 콘택 플러그(CP5)로 지칭될 수 있다. 다른 말로, 제2 전원선(PL_j)과 제5 콘택 플러그(CP5)는 일체(一體)일 수 있다.
이처럼, 제1 전원선(PL_j-1)과 제2 전원선(PL_j)은 제1 연결 전극(CNE1)을 통해 서로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 전원선(PL_j-1)과 제2 전원선(PL_j)을 연결하는 브릿지 역할을 할 수 있다.
제2 전원선(PL_j)은 층간 절연층(215)에 형성된 콘택홀을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제2 전원선(PL_j)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제2 전원선(PL_j)의 일부는 제6 콘택 플러그(CP6)로 지칭될 수 있다. 다른 말로, 제2 전원선(PL_j)과 제6 콘택 플러그(CP6)는 일체(一體)일 수 있다.
제3 전원선(PL_j+1)은 층간 절연층(215)에 형성된 콘택홀을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제3 전원선(PL_j+1)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제3 전원선(PL_j+1)의 일부는 제7 콘택 플러그(CP7)로 지칭될 수 있다. 다른 말로, 제3 전원선(PL_j+1)과 제7 콘택 플러그(CP7)는 일체(一體)일 수 있다.
이처럼, 제2 전원선(PL_j)과 제3 전원선(PL_j+1)은 제2 연결 전극(CNE2)을 통해 서로 연결될 수 있다. 제2 연결 전극(CNE1)은 제2 전원선(PL_j)과 제3 전원선(PL_j+1)을 연결하는 브릿지 역할을 할 수 있다.
한편, 제2 전원선(PL_j)은 도 6에 도시된 바와 같이 층간 절연층(215)의 일부를 노출하는 개구(OP)를 가질 수 있다. 제2 전원선(PL_j)을 기준으로 설명하였으나, 제1 전원선(PL_j-1)과 제3 전원선(PL_j+1)도 동일하게 적용될 수 있다.
도 7은 도 3의 일부분을 III-III'을 따라 절취한 예시적인 단면도이며 일부 부재가 생략되어 있을 수 있다. 도 7에 있어서, 도 5와 동일한 참조 부호는 동일 부재를 일컫는 바 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 차폐 전극(SDE)은 버퍼층(211)과 게이트 절연층(213) 사이에 개재될 수 있다. 차폐 전극(SDE)은 반도체 패턴(Act)과 동일한 층에 배치될 수 있다. 차폐 전극(SDE)은 단층 또는 다층으로 구성될 수 있다. 차폐 전극(SDE)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 차폐 전극(SDE)은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다.
다른 실시예로서, 차폐 전극(SDE)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 차폐 전극(SDE)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
도 7에서는 차폐 전극(SDE)이 버퍼층(211)과 게이트 절연층(213) 사이에 개재되는 것으로 도시하고 있으나, 다른 실시예로서, 차폐 전극(SDE)은 게이트 절연층(213)과 층간 절연층(215) 사이에 개재될 수도 있다. 이러한 경우, 차폐 전극(SDE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 데이터선(DL_j-1), 제1 전압 배선(VL1), 및 제2 데이터선(DL_j)은 층간 절연층(215)과 평탄화층(217) 사이에 개재될 수 있다. 제1 데이터선(DL_j-1), 제1 전압 배선(VL1), 및 제2 데이터선(DL_j)은 제3 연결 전극(CNE3, 도 3 참조), 제4 연결 전극(CNE4, 도 3 참조), 제2 전압 배선(VL2, 도 3 참조) 등과 동일한 층에 배치될 수 있다. 제1 데이터선(DL_j-1), 제1 전압 배선(VL1), 및 제2 데이터선(DL_j)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전압 배선(VL1)은 게이트 절연층(213) 및 층간 절연층(215)에 형성된 콘택홀을 통해 차폐 전극(SDE)에 연결될 수 있다. 제1 전압 배선(VL1)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제1 전압 배선(VL1)의 일부는 제3 콘택 플러그(CP3)로 지칭될 수 있다. 다른 말로, 제1 전압 배선(VL1)과 제3 콘택 플러그(CP3)는 일체(一體)일 수 있다.
제1 데이터선(DL_j-1)과 제2 데이터선(DL_j)은 차폐 전극(SDE)과 적어도 일부 중첩할 수 있다. 이처럼, 제1 초기화 전압(VINT1, 도 2 참조)이 인가되는 차폐 전극(SDE)이 제1 데이터선(DL_j-1) 및 제2 데이터선(DL_j)과 적어도 일부 중첩하면 제1 데이터선(DL_j-1) 및 제2 데이터선(DL_j)을 차폐할 수 있다. 제1 데이터선(DL_j-1) 및 제2 데이터선(DL_j)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
도 8은 일 실시예에 따른 복수의 화소들을 개략적으로 도시한 평면도이다. 도 8은 도 3의 변형 실시예로, 반도체 물질층, 전원선 등의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 8의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 8을 참조하면, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 콘택 플러그(CP1)를 통해 제1 전압 배선(VL1)에 연결되고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 콘택 플러그(CP2)를 통해 제2 전압 배선(VL2)에 연결될 수 있다. 다른 말로, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 콘택 플러그(CP1)를 통해 제1 초기화 전압(VINT1)을 전달받고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 콘택 플러그(CP2)를 통해 제2 초기화 전압(VINT2)을 전달받을 수 있다. 또 다른 말로, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 콘택 플러그(CP1)를 공유하고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 콘택 플러그(CP2)를 공유할 수 있다. 또 다른 말로, 제1 화소(PXi(j-1))와 제2 화소(PXij)는 제1 전압 배선(VL1)을 공유하고, 제2 화소(PXij)와 제3 화소(PXi(j+1))는 제2 전압 배선(VL2)을 공유할 수 있다.
제2 화소(PXij)를 기준으로, 제2 화소(PXij)는 이전 열에 배치된 제1 화소(PXi(j-1))와 제1 콘택 플러그(CP1)를 공유하고, 다음 열에 배치된 제3 화소(PXi(j+1))와 제2 콘택 플러그(CP2)를 공유할 수 있다. 도 2에 도시되지 않았지만, 제1 화소(PXi(j-1))는 제2 화소(PXij) 및 제3 화소(PXi(j+1))와 같이 이전 열에 배치된 화소와 제2 콘택 플러그(CP2)를 공유할 수 있다. 제1 화소(PXi(j-1))를 기준으로, 제1 화소(PXi(j-1))는 이전 열에 배치된 화소와 제2 콘택 플러그(CP2)를 공유하고, 다음 열에 배치된 제2 화소(PXij)와 제1 콘택 플러그(CP1)를 공유할 수 있다. 제3 화소(PXi(j+1))는 제1 화소(PXi(j-1)) 및 제2 화소(PXij)와 같이 다음 열에 배치된 화소와 제1 콘택 플러그(CP1)를 공유할 수 있다. 제3 화소(PXi(j+1))를 기준으로, 제3 화소(PXi(j+1))는 이전 열에 배치된 제2 화소(PXij)와 제2 콘택 플러그(CP2)를 공유하고, 다음 열에 배치된 화소와 제1 콘택 플러그(CP1)를 공유할 수 있다. 이처럼, 제i 행에 배치된 화소들은 제2 방향(DR2)을 따라 교대로 배치되는 제1 콘택 플러그(CP1)들과 제2 콘택 플러그(CP2)들을 통해 서로 연결될 수 있다.
일 실시예에 있어서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 복수 개일 수 있다. 제1 전압 배선들(VL1)과 제2 전압 배선들(VL2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 다른 말로, 도 8에 도시된 바와 같이 복수의 제1 전압 배선들(VL1) 중 제2 방향(DR2)으로 서로 인접한 제1 전압 배선들(VL1) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 복수의 제2 전압 배선들(VL2) 중 제2 방향(DR2)으로 서로 인접한 제2 전압 배선들(VL2) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다.
전술한 바와 같이, 화소들(PX) 중 일부 또는 전부가 제1 콘택 플러그(CP1) 및/또는 제2 콘택 플러그(CP2)를 공유하여 제1 초기화 전압(VINT1) 및/또는 제2 초기화 전압(VINT2)을 전달받을 수 있다. 이러한 경우, 제1 초기화 전압(VINT1)을 공급하는 제1 전압 배선들(VL1)의 개수는 제2 방향(DR2)으로의 화소들(PX)의 개수(또는, 화소열들의 개수)보다 작을 수 있다. 제2 초기화 전압(VINT2)을 공급하는 제2 전압 배선들(VL2)의 개수는 화소열들의 개수보다 작을 수 있다. 또는, 제1 전압 배선들(VL1)의 개수와 제2 전압 배선들(VL2)의 개수의 합은 화소열들의 개수보다 작을 수 있다.
일 실시예에 있어서, 제1 화소(PXi(j-1))와 제2 화소(PXij) 사이에는 제1 차폐 전극(SDE1)이 배치될 수 있다. 제1 차폐 전극(SDE1)은 제3-1 콘택 플러그(CP3-1)를 통해 제1 전압 배선(VL1)에 연결될 수 있다. 제1 차폐 전극(SDE1)은 제3-1 콘택 플러그(CP3-1)를 통해 제1 초기화 전압(VINT1, 도 2 참조)을 전달받을 수 있다.
제2 화소(PXij)에 제2 데이터 전압(Dm_j, 도 2 참조)을 전달하도록 구성되는 제2 데이터선(DL_j)은 제1 차폐 전극(SDE1)과 적어도 일부 중첩할 수 있다. 이처럼, 제1 초기화 전압(VINT1)이 인가되는 제1 차폐 전극(SDE1)이 제2 데이터선(DL_j)과 적어도 일부 중첩하면 제2 데이터선(DL_j)을 차폐(shielding)하여 제2 데이터선(DL_j)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다. 예를 들어, 제2 데이터선(DL_j)과 인접한 제1 전극(CE1)(구동 트랜지스터의 게이트에 대응) 사이의 기생 커패시터를 차단할 수 있다. 제2 데이터 전압(Dm_j)의 변화에 따라 제1 전극(CE1)의 전압이 변화하여 발광 소자(OLED)의 구동 전류(Id)가 변동되는 것을 방지할 수 있다. 즉, 제2 데이터선(DL_j)과 제1 전극(CE1) 사이의 기생 커패시터에 의한 휘도 변화인 크로스톡을 방지할 수 있다.
제3 화소(PXi(j+1))와 다음 열에 배치된 화소 사이에도 제1 차폐 전극(SDE1)이 배치될 수 있다. 제2 방향(DR2)으로 서로 인접한 제1 차폐 전극들(SDE1) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 다음 열에 배치된 화소에 데이터 전압을 전달하도록 구성되는 데이터선은 제1 차폐 전극(SDE1)과 적어도 일부 중첩할 수 있다. 전술한 바와 같이 제1 초기화 전압(VINT1)이 인가되는 제1 차폐 전극(SDE1)이 상기 데이터선과 적어도 일부 중첩하면 상기 데이터선을 차폐하여 상기 데이터선과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
일 실시예에 있어서, 제2 화소(PXij)와 제3 화소(PXi(j+1)) 사이에는 제2 차폐 전극(SDE2)이 배치될 수 있다. 제2 차폐 전극(SDE2)은 제3-2 콘택 플러그(CP3-2)를 통해 제2 전압 배선(VL2)에 연결될 수 있다. 제2 차폐 전극(SDE2)은 제3-2 콘택 플러그(CP3-2)를 통해 제2 초기화 전압(VINT2, 도 2 참조)을 전달받을 수 있다.
제3 화소(PXi(j+1))에 제3 데이터 전압(Dm_j+1, 도 2 참조)을 전달하도록 구성되는 제3 데이터선(DL_j+1)은 제2 차폐 전극(SDE2)과 적어도 일부 중첩할 수 있다. 이처럼, 제2 초기화 전압(VINT2)이 인가되는 제2 차폐 전극(SDE2)이 제3 데이터선(DL_j+1)과 적어도 일부 중첩하면 제3 데이터선(DL_j+1)을 차폐하여 제3 데이터선(DL_j+1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제1 화소(PXi(j-1))와 이전 열에 배치된 화소 사이에도 제2 차폐 전극(SDE2)이 배치될 수 있다. 제2 방향(DR2)으로 서로 인접한 제2 차폐 전극들(SDE2) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 제1 화소(PXi(j-1))에 제1 데이터 전압(Dm_j-1, 도 2 참조)을 전달하도록 구성되는 제1 데이터선(DL_j-1)은 제2 차폐 전극(SDE2)과 적어도 일부 중첩할 수 있다. 전술한 바와 같이 제2 초기화 전압(VINT2)이 인가되는 제2 차폐 전극(SDE2)이 제1 데이터선(DL_j-1)과 적어도 일부 중첩하면 제1 데이터선(DL_j-1)을 차폐하여 제1 데이터선(DL_j-1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제1 차폐 전극(SDE1)과 제2 차폐 전극(SDE2)은 복수 개일 수 있다. 복수의 제1 차폐 전극들(SDE1)과 복수의 제2 차폐 전극들(SDE2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
일 실시예에 있어서, 제1 차폐 전극(SDE1)과 제1 방향(DR1)으로 이웃하도록 제3 차폐 전극(SDE3)이 배치될 수 있다. 제3 차폐 전극(SDE3)은 제1 화소(PXi(j-1))와 제2 화소(PXij) 사이에 배치될 수 있다. 제3 차폐 전극(SDE3)은 제9 콘택 플러그(CP9)를 통해 제2 전원선(PL_j)에 연결될 수 있다. 제3 차폐 전극(SDE3)은 제9 콘택 플러그(CP9)를 통해 제1 구동 전압(ELVDD, 도 2 참조)을 전달받을 수 있다. 제3 차폐 전극(SDE3)에는 제1 구동 전압(ELVDD)이 인가될 수 있다.
제3 차폐 전극(SDE3)은 반도체 패턴(Act')으로부터 연장될 수 있다. 제3 차폐 전극(SDE3)은 제1 발광 제어 트랜지스터(T5)의 소스로부터 연장될 수 있다. 제3 차폐 전극(SDE3)은 반도체 패턴(Act')과 일체(一體)일 수 있다.
제2 화소(PXij)에 제2 데이터 전압(Dm_j)을 전달하도록 구성되는 제2 데이터선(DL_j)은 제3 차폐 전극(SDE3)과 적어도 일부 중첩할 수 있다. 이처럼, 제1 구동 전압(ELVDD)이 인가되는 제3 차폐 전극(SDE3)이 제2 데이터선(DL_j)과 적어도 일부 중첩하면 제2 데이터선(DL_j)을 차폐하여 제2 데이터선(DL_j)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제3 화소(PXi(j+1))와 다음 열에 배치된 화소 사이에 배치되는 제1 차폐 전극(SDE1)과 제1 방향(DR1)으로 이웃하도록 제3 차폐 전극(SDE3)이 배치될 수 있다. 제3 차폐 전극(SDE3)은 제3 화소(PXi(j+1))와 다음 열에 배치된 화소 사이에 배치될 수 있다. 제2 방향(DR2)으로 서로 인접한 제3 차폐 전극들(SDE3) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 다음 열에 배치된 화소에 데이터 전압을 전달하도록 구성되는 데이터선은 제3 차폐 전극(SDE3)과 적어도 일부 중첩할 수 있다. 전술한 바와 같이 제1 구동 전압(ELVDD)이 인가되는 제3 차폐 전극(SDE3)이 상기 데이터선과 적어도 일부 중첩하면 상기 데이터선을 차폐하여 상기 데이터선과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
일 실시예에 있어서, 제2 차폐 전극(SDE2)과 제1 방향(DR1)으로 이웃하도록 제4 차폐 전극(SDE4)이 배치될 수 있다. 제4 차폐 전극(SDE4)은 제2 화소(PXij)와 제3 화소(PXi(j+1)) 사이에 배치될 수 있다. 제4 차폐 전극(SDE4)은 제9 콘택 플러그(CP9)를 통해 제3 전원선(PL_j+1)에 연결될 수 있다. 제4 차폐 전극(SDE4)은 제9 콘택 플러그(CP9)를 통해 제1 구동 전압(ELVDD)을 전달받을 수 있다. 제4 차폐 전극(SDE4)에는 제1 구동 전압(ELVDD)이 인가될 수 있다.
제4 차폐 전극(SDE4)은 반도체 패턴(Act')으로부터 연장될 수 있다. 제4 차폐 전극(SDE4)은 제1 발광 제어 트랜지스터(T5)의 소스로부터 연장될 수 있다. 제4 차폐 전극(SDE4)은 반도체 패턴(Act')과 일체(一體)일 수 있다.
제3 화소(PXi(j+1))에 제3 데이터 전압(Dm_j+1)을 전달하도록 구성되는 제3 데이터선(DL_j+1)은 제4 차폐 전극(SDE4)과 적어도 일부 중첩할 수 있다. 이처럼, 제1 구동 전압(ELVDD)이 인가되는 제4 차폐 전극(SDE4)이 제3 데이터선(DL_j+1)과 적어도 일부 중첩하면 제3 데이터선(DL_j+1)을 차폐하여 제3 데이터선(DL_j+1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제1 화소(PXi(j-1))와 이전 열에 배치된 화소 사이에 배치되는 제2 차폐 전극(SDE2)과 제1 방향(DR1)으로 이웃하도록 제4 차폐 전극(SDE4)이 배치될 수 있다. 제4 차폐 전극(SDE4)은 제1 화소(PXi(j-1))와 이전 열에 배치된 화소 사이에 배치될 수 있다. 제2 방향(DR2)으로 서로 인접한 제4 차폐 전극들(SDE4) 사이에 배치된 제i 행 화소들의 개수는 2일 수 있다. 제1 화소(PXi(j-1))에 제1 데이터 전압(Dm_j-1)을 전달하도록 구성되는 제1 데이터선(DL_j-1)은 제4 차폐 전극(SDE4)과 적어도 일부 중첩할 수 있다. 전술한 바와 같이 제1 구동 전압(ELVDD)이 인가되는 제4 차폐 전극(SDE4)이 제1 데이터선(DL_j-1)과 적어도 일부 중첩하면 제1 데이터선(DL_j-1)을 차폐하여 제1 데이터선(DL_j-1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제3 차폐 전극(SDE3)과 제4 차폐 전극(SDE4)은 복수 개일 수 있다. 복수의 제3 차폐 전극들(SDE3)과 복수의 제4 차폐 전극들(SDE4)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
일 실시예에 있어서, 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 제1 방향(DR1)을 따라 순차적으로 배치되고 상호 이격될 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1) 각각은 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1) 하부에 배치된 절연층의 적어도 일부를 노출하는 개구(OP)를 가질 수 있다. 제1 전원선(PL_j-1), 제2 전원선(PL_j), 및 제3 전원선(PL_j+1)은 동일한 평면 형상을 가질 수 있다.
일 실시예에 있어서, 제1 전원선(PL_j-1)과 제2 전원선(PL_j)은 제1 연결 전극(CNE1)을 통해 서로 연결될 수 있다. 제1 전원선(PL_j-1)은 제4 콘택 플러그(CP4)를 통해 제1 연결 전극(CNE1)에 연결되고, 제2 전원선(PL_j)은 제5 콘택 플러그(CP5)를 통해 제1 연결 전극(CNE1)에 연결될 수 있다. 제2 전원선(PL_j)과 제3 전원선(PL_j+1)은 제2 연결 전극(CNE2)을 통해 서로 연결될 수 있다. 제2 전원선(PL_j)은 제6 콘택 플러그(CP6)를 통해 제2 연결 전극(CNE2)에 연결되고, 제3 전원선(PL_j+1)은 제7 콘택 플러그(CP7)를 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 이처럼, 상호 이격된 전원선들이 연결 전극을 통해 연결되므로, 제1 구동 전압(ELVDD)이 인가되는 배선은 메쉬(mesh) 구조일 수 있다.
일 실시예에 있어서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 방향(DR2)을 따르는 제1 연결 전극(CNE1)의 제1 길이(ℓ1)는 제2 방향(DR2)을 따르는 제2 연결 전극(CNE2)의 제2 길이(ℓ2)와 실질적으로 동일할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 스캔선(GWL_i)과 제2 스캔선(GIL_i) 사이에 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 복수 개일 수 있다. 복수의 제1 연결 전극들(CNE1)과 복수의 제2 연결 전극들(CNE2)은 제2 방향(DR2)을 따라 교대로 배치될 수 있다.
도 9는 도 8의 반도체 물질층을 도시한다.
도 9를 참조하면, 반도체 물질층(Actp')은 반도체 패턴(Act'), 제1 차폐 전극(SDE1), 제2 차폐 전극(SDE2), 제3 차폐 전극(SDE3), 및 제4 차폐 전극(SDE4)을 포함할 수 있다.
반도체 패턴(Act')은 제2 방향(DR2)을 따라 연속적으로 연장될 수 있다. 반도체 패턴(Act')은 끊어지는 부분 없이 제2 방향(DR2)을 따라 연장되어 일체(一體)로 형성될 수 있다. 도 9에 도시된 반도체 패턴(Act')은 부분적으로 제1 방향(DR1)으로 연장되지만, 전체적으로 볼 때 제2 방향(DR2)으로 연장될 수 있다. 다른 말로, 반도체 패턴(Act')은 미시적으로 제1 방향(DR1)으로 연장되는 부분을 포함하지만, 전체적으로 제2 방향(DR2)으로 연장될 수 있다.
반도체 패턴(Act')은 복수의 화소 영역들(Ai(j-1), Aij, Ai(j+1))과, 복수의 화소 영역들(Ai(j-1), Aij, Ai(j+1)) 사이에 배치되는 복수의 제1 콘택 영역(Acp1)들 및 복수의 제2 콘택 영역(Acp2)들을 포함할 수 있다.
복수의 화소 영역들(Ai(j-1), Aij, Ai(j+1))은 각각 복수의 화소들(PXi(j-1), PXij, PXi(j+1))에 포함될 수 있다. 복수의 제1 콘택 영역(Acp1)들은 복수의 제1 콘택 플러그(CP1)들에 각각 대응하고, 복수의 제2 콘택 영역(Acp2)들은 복수의 제2 콘택 플러그(CP2)들에 각각 대응할 수 있다. 또는, 복수의 제1 콘택 영역(Acp1)들은 각각 복수의 제1 콘택 플러그(CP1)들과 직접 접촉되고, 복수의 제2 콘택 영역(Acp2)들은 각각 복수의 제2 콘택 플러그(CP2)들과 직접 접촉될 수 있다.
일 실시예에 있어서, 제1 콘택 영역(Acp1)들과 제2 콘택 영역(Acp2)들은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
제1 콘택 영역(Acp1)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제2 화소(PXij)의 화소 영역(Aij)을 연결하고, 제2 콘택 영역(Acp2)은 제2 화소(PXij)의 화소 영역(Aij)과 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))을 연결할 수 있다. 도 2에서 전술한 바와 같이, 제1 화소(PXi(j-1))는 제2 화소(PXij) 및 제3 화소(PXi(j+1))와 같이 이전 열에 배치된 화소와 제2 콘택 플러그(CP2)를 공유하고, 제3 화소(PXi(j+1))는 제1 화소(PXi(j-1)) 및 제2 화소(PXij)와 같이 다음 열에 배치된 화소와 제1 콘택 플러그(CP1)를 공유할 수 있다. 따라서, 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 이전 열에 배치된 화소의 화소 영역은 제2 콘택 영역(Acp2)에 의해 서로 연결되고, 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))과 다음 열에 배치된 화소의 화소 영역은 제1 콘택 영역(Acp1)에 의해 서로 연결될 수 있다.
본 발명의 일 실시예와 같이 반도체 패턴(Act')이 제2 방향(DR2)을 따라 연속적으로 연장되는 경우, 외부로부터 발생(또는, 유입)된 정전기는 고립되지 않고 제2 방향(DR2)을 따라 분산(또는, 이동)될 수 있다. 따라서, 반도체 패턴(Act') 내에서 정전기가 고립되지 않고, 제2 방향(DR2)을 따라 분산될 수 있으므로, 반도체 패턴(Act')의 손상을 방지할 수 있다.
제1 차폐 전극(SDE1)은 반도체 패턴(Act')과 이격하여 배치될 수 있다. 제1 차폐 전극(SDE1)은 반도체 패턴(Act')과 동일한 층에 배치될 수 있다. 제1 차폐 전극(SDE1)은 도 8에서 전술한 바와 같이 제3-1 콘택 플러그(CP3-1)를 통해 제1 초기화 전압(VINT1)이 인가될 수 있다. 제1 차폐 전극(SDE1)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제2 화소(PXij)의 화소 영역(Aij) 사이에 배치될 수 있다. 제1 차폐 전극(SDE1)은 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))과 제3 화소(PXi(j+1)) 다음 열에 배치된 화소의 화소 영역 사이에 배치될 수 있다.
제2 차폐 전극(SDE2)은 반도체 패턴(Act')과 이격하여 배치될 수 있다. 제2 차폐 전극(SDE2)은 반도체 패턴(Act')과 동일한 층에 배치될 수 있다. 제2 차폐 전극(SDE2)은 도 8에서 전술한 바와 같이 제3-2 콘택 플러그(CP3-2)를 통해 제2 초기화 전압(VINT2)이 인가될 수 있다. 제2 차폐 전극(SDE2)은 제2 화소(PXij)의 화소 영역(Aij)과 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1)) 사이에 배치될 수 있다. 제2 차폐 전극(SDE2)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제1 화소(PXi(j-1)) 이전 열에 배치된 화소의 화소 영역 사이에 배치될 수 있다.
제1 차폐 전극(SDE1)과 제2 차폐 전극(SDE2)은 복수 개일 수 있다. 복수의 제1 차폐 전극들(SDE1)과 복수의 제2 차폐 전극들(SDE2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
제3 차폐 전극(SDE3)은 제1 차폐 전극(SDE1)과 제1 방향(DR1)으로 이웃하도록 배치될 수 있다. 제3 차폐 전극(SDE3)은 반도체 패턴(Act')으로부터 연장될 수 있다. 제3 차폐 전극(SDE3)은 반도체 패턴(Act')과 일체(一體)일 수 있다. 제3 차폐 전극(SDE3)은 제2 화소(PXij)의 화소 영역(Aij)으로부터 연장될 수 있다. 제3 차폐 전극(SDE3)은 제3 화소(PXi(j+1)) 다음 열에 배치된 화소의 화소 영역으로부터 연장될 수 있다.
제3 차폐 전극(SDE3)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제2 화소(PXij)의 화소 영역(Aij) 사이에 배치될 수 있다. 제3 차폐 전극(SDE3)은 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))과 제3 화소(PXi(j+1)) 다음 열에 배치된 화소의 화소 영역 사이에 배치될 수 있다. 제3 차폐 전극(SDE3)은 도 8에서 전술한 바와 같이 제9 콘택 플러그(CP9)를 통해 제1 구동 전압(ELVDD)이 인가될 수 있다.
제4 차폐 전극(SDE4)은 제2 차폐 전극(SDE2)과 제1 방향(DR1)으로 이웃하도록 배치될 수 있다. 제4 차폐 전극(SDE4)은 반도체 패턴(Act')으로부터 연장될 수 있다. 제4 차폐 전극(SDE4)은 반도체 패턴(Act')과 일체(一體)일 수 있다. 제4 차폐 전극(SDE4)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))으로부터 연장될 수 있다. 제4 차폐 전극(SDE4)은 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1))으로부터 연장될 수 있다.
제4 차폐 전극(SDE4)은 제2 화소(PXij)의 화소 영역(Aij)과 제3 화소(PXi(j+1))의 화소 영역(Ai(j+1)) 사이에 배치될 수 있다. 제4 차폐 전극(SDE4)은 제1 화소(PXi(j-1))의 화소 영역(Ai(j-1))과 제1 화소(PXi(j-1)) 이전 열에 배치된 화소의 화소 영역 사이에 배치될 수 있다. 제4 차폐 전극(SDE4)은 도 8에서 전술한 바와 같이 제9 콘택 플러그(CP9)를 통해 제1 구동 전압(ELVDD)이 인가될 수 있다.
제3 차폐 전극(SDE3)과 제4 차폐 전극(SDE4)은 복수 개일 수 있다. 복수의 제3 차폐 전극들(SDE3)과 복수의 제4 차폐 전극들(SDE4)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다.
도 10은 도 8의 일부분을 IV-IV' 및 V-V'을 따라 절취한 예시적인 단면도이며 일부 부재가 생략되어 있을 수 있다. 도 10에 있어서, 도 5와 동일한 참조 부호는 동일 부재를 일컫는 바 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 버퍼층(211)과 게이트 절연층(213) 사이에 개재될 수 있다. 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 반도체 패턴(Act')과 동일한 층에 배치될 수 있다. 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 단층 또는 다층으로 구성될 수 있다. 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 차폐 전극(SDE)은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다.
다른 실시예로서, 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
도 10에서는 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)이 버퍼층(211)과 게이트 절연층(213) 사이에 개재되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 게이트 절연층(213)과 층간 절연층(215) 사이에 개재될 수도 있다. 이러한 경우, 제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 차폐 전극(SDE1) 및 제2 차폐 전극(SDE2)을 기준으로 설명하였으나, 제3 차폐 전극(SDE3) 및 제4 차폐 전극(SDE4)도 동일하게 적용될 수 있다.
제1 전압 배선(VL1), 제2 데이터선(DL_j), 제2 전압 배선(VL2), 및 제3 데이터선(DL_j+1)은 층간 절연층(215)과 평탄화층(217) 사이에 개재될 수 있다. 제1 전압 배선(VL1), 제2 데이터선(DL_j), 제2 전압 배선(VL2), 및 제3 데이터선(DL_j+1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전압 배선(VL1)은 게이트 절연층(213) 및 층간 절연층(215)에 형성된 콘택홀을 통해 제1 차폐 전극(SDE1)에 연결될 수 있다. 제1 전압 배선(VL1)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제1 전압 배선(VL1)의 일부는 제3-1 콘택 플러그(CP3-1)로 지칭될 수 있다. 다른 말로, 제1 전압 배선(VL1)과 제3-1 콘택 플러그(CP3-1)는 일체(一體)일 수 있다.
제2 데이터선(DL_j)은 제1 차폐 전극(SDE1)과 적어도 일부 중첩할 수 있다. 이처럼, 제1 초기화 전압(VINT1, 도 2 참조)이 인가되는 제1 차폐 전극(SDE1)이 제2 데이터선(DL_j)과 적어도 일부 중첩하면 제2 데이터선(DL_j)을 차폐할 수 있다. 제2 데이터선(DL_j)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
제2 전압 배선(VL2)은 게이트 절연층(213) 및 층간 절연층(215)에 형성된 콘택홀을 통해 제2 차폐 전극(SDE2)에 연결될 수 있다. 제2 전압 배선(VL2)의 일부는 상기 콘택홀에 매립될 수 있고, 상기 콘택홀에 매립된 제2 전압 배선(VL2)의 일부는 제3-2 콘택 플러그(CP3-2)로 지칭될 수 있다. 다른 말로, 제2 전압 배선(VL2)과 제3-2 콘택 플러그(CP3-2)는 일체(一體)일 수 있다.
제3 데이터선(DL_j+1)은 제2 차폐 전극(SDE2)과 적어도 일부 중첩할 수 있다. 이처럼, 제2 초기화 전압(VINT2, 도 2 참조)이 인가되는 제2 차폐 전극(SDE2)이 제3 데이터선(DL_j+1)과 적어도 일부 중첩하면 제3 데이터선(DL_j+1)을 차폐할 수 있다. 제3 데이터선(DL_j+1)과 인접한 전극들 사이의 기생 커패시터를 차단할 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 표시부
PX: 화소
VL1: 제1 전압 배선
VL2: 제2 전압 배선
VINT1: 제1 초기화 전압
VINT2: 제2 초기화 전압
CP1: 제1 콘택 플러그
CP2: 제2 콘택 플러그
CP3: 제3 콘택 플러그
Act: 반도체 패턴
SDE: 차폐 전극

Claims (20)

  1. 행 방향을 따라 순차적으로 배치되는 제1 내지 제3 화소들;
    상기 제1 화소 및 상기 제2 화소 사이에 배치되는 제1 차폐 전극;
    제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선;
    제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선;
    상기 제1 화소 및 상기 제2 화소를 상기 제1 전압 배선에 연결하는 제1 콘택 플러그;
    상기 제2 화소 및 상기 제3 화소를 상기 제2 전압 배선에 연결하는 제2 콘택 플러그; 및
    상기 제1 차폐 전극을 상기 제1 전압 배선에 연결하는 제3 콘택 플러그를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 화소 및 상기 제3 화소 사이에 배치되는 제2 차폐 전극; 및
    상기 제2 차폐 전극을 상기 제2 전압 배선에 연결하는 제4 콘택 플러그를 더 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 행 방향을 따라 순차적으로 배치되고 상호 이격된 제1 내지 제3 전원선들을 더 포함하고,
    상기 제1 전원선은 상기 제1 화소에 구동 전압을 전달하도록 구성되고,
    상기 제2 전원선은 상기 제2 화소에 상기 구동 전압을 전달하도록 구성되고,
    상기 제3 전원선은 상기 제3 화소에 상기 구동 전압을 전달하도록 구성되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 차폐 전극과 열 방향으로 이웃하는 제3 차폐 전극; 및
    상기 제3 차폐 전극을 상기 제1 내지 제3 전원선들 중 적어도 하나에 연결하는 적어도 하나의 제5 콘택 플러그를 더 포함하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 전압 배선은 열 방향으로 연장되고 상기 제1 전원선과 상기 제2 전원선 사이에 배치되고,
    상기 제2 전압 배선은 상기 열 방향으로 연장되고 상기 제2 전원선과 상기 제3 전원선 사이에 배치되고,
    상기 제1 전원선과 상기 제2 전원선은 상기 제1 전압 배선을 기준으로 서로 대칭이고,
    상기 제2 전원선과 상기 제3 전원선은 상기 제2 전압 배선을 기준으로 서로 대칭인 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 내지 제3 전원선들은 동일한 평면 형상을 갖는 표시 장치.
  7. 제3 항에 있어서,
    상기 제1 전원선과 상기 제2 전원선을 연결하는 제1 연결 전극; 및
    상기 제2 전원선과 상기 제3 전원선을 연결하는 제2 연결 전극을 더 포함하고,
    상기 제1 내지 제3 전원선들은 열 방향으로 연장되고,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 행 방향으로 연장되는 표시 장치.
  8. 제7 항에 있어서,
    상기 행 방향을 따르는 상기 제1 연결 전극의 제1 길이는 상기 행 방향을 따르는 상기 제2 연결 전극의 제2 길이보다 큰 표시 장치.
  9. 제7 항에 있어서,
    상기 행 방향을 따르는 상기 제1 연결 전극의 제1 길이는 상기 행 방향을 따르는 상기 제2 연결 전극의 제2 길이과 동일한 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 화소에 제1 데이터 전압을 전달하도록 구성되는 제1 데이터선; 및
    상기 제2 화소에 제2 데이터 전압을 전달하도록 구성되는 제2 데이터선을 더 포함하고,
    상기 제1 데이터선과 상기 제2 데이터선은 상기 제1 차폐 전극과 적어도 일부 중첩하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 내지 제3 화소들 각각은,
    발광 소자;
    게이트-소스 전압에 따라 상기 발광 소자로 흐르는 전류를 제어하는 구동 트랜지스터;
    제1 스캔 신호에 응답하여 상기 제1 초기화 전압 및 상기 제2 초기화 전압 중 하나를 상기 구동 트랜지스터의 전극에 인가하는 제1 초기화 트랜지스터; 및
    제2 스캔 신호에 응답하여 상기 제1 초기화 전압 및 상기 제2 초기화 전압 중 다른 하나를 상기 발광 소자의 전극에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치.
  12. 행 방향을 따라 연속적으로 연장되는 일체(一體)의 반도체 패턴;
    상기 반도체 패턴과 동일한 층에 배치되고 상기 반도체 패턴과 이격하는 적어도 하나의 제1 차폐 전극;
    제1 초기화 전압을 전달하도록 구성되는 적어도 하나의 제1 전압 배선; 및
    상기 적어도 하나의 제1 차폐 전극을 상기 적어도 하나의 제1 전압 배선에 연결하는 적어도 하나의 제1 콘택 플러그를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 반도체 패턴과 동일한 층에 배치되고 상기 반도체 패턴과 이격하는 적어도 하나의 제2 차폐 전극;
    제2 초기화 전압을 전달하도록 구성되는 적어도 하나의 제2 전압 배선; 및
    상기 적어도 하나의 제2 차폐 전극을 상기 적어도 하나의 제2 전압 배선에 연결하는 적어도 하나의 제2 콘택 플러그를 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 적어도 하나의 제1 차폐 전극 및 상기 적어도 하나의 제2 차폐 전극은 복수 개이고,
    상기 복수의 제1 차폐 전극들과 상기 복수의 제2 차폐 전극들은 상기 행 방향을 따라 서로 교대로 배치되는 표시 장치.
  15. 제12 항에 있어서,
    상기 반도체 패턴에 구동 전압을 전달하도록 구성되고, 상기 행 방향을 따라 상호 이격되어 배열된 복수의 전원선들; 및
    상기 복수의 전원선들 중 상기 행 방향으로 서로 이웃하는 전원선들을 각각 연결하는 복수의 연결 전극들을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 반도체 패턴과 상기 복수의 전원선들 사이에 개재되는 절연층을 더 포함하고,
    상기 복수의 전원선들 각각은 상기 절연층의 적어도 일부를 노출하는 개구를 갖는 표시 장치.
  17. 제12 항에 있어서,
    상기 반도체 패턴으로부터 연장되고 구동 전압이 인가되는 적어도 하나의 제3 차폐 전극을 더 포함하고,
    상기 적어도 하나의 제1 차폐 전극과 상기 적어도 하나의 제3 차폐 전극은 열 방향으로 서로 이웃하는 표시 장치.
  18. 제12 항에 있어서,
    상기 행 방향을 따라 배열된 복수의 화소들; 및
    제2 초기화 전압을 전달하도록 구성되는 복수의 제2 전압 배선들을 더 포함하고,
    상기 적어도 하나의 제1 전압 배선은 복수 개이고,
    상기 복수의 화소들 중 2j-1열 화소와 2j열 화소는 상기 2j-1열 화소와 상기 2j열 화소를 상기 복수의 제1 전압 배선들에 연결하는 복수의 제1 콘택 플러그들을 공유하고,
    상기 복수의 화소들 중 상기 2j열 화소와 2j+1열 화소는 상기 2j열 화소와 상기 2j+1열 화소를 상기 복수의 제2 전압 배선들에 연결하는 복수의 제2 콘택 플러그들을 공유하고,
    상기 반도체 패턴은 상기 복수의 화소들에 각각 포함되는 복수의 화소 영역들, 상기 복수의 제1 콘택 플러그들에 각각 대응하는 복수의 제1 콘택 영역들, 및 상기 복수의 제2 콘택 플러그들에 각각 대응하는 복수의 제2 콘택 영역들을 포함하는 표시 장치. (여기서, j은 자연수이다.)
  19. 제18 항에 있어서,
    상기 복수의 제1 콘택 영역들은 각각 상기 복수의 화소 영역들 중 2j-1열 화소 영역과 2j열 화소 영역을 연결하고,
    상기 복수의 제2 콘택 영역들은 각각 상기 복수의 화소 영역들 중 상기 2j열 화소 영역과 2j+1열 화소 영역을 연결하는 표시 장치.
  20. 제18 항에 있어서,
    상기 적어도 하나의 제1 차폐 전극은 복수 개이고,
    상기 복수의 제1 차폐 전극들은 각각 상기 복수의 화소 영역들 중 2j-1열 화소 영역과 2j열 화소 영역 사이에 배치되는 표시 장치.
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