KR20230114808A - 화소 및 표시 장치 - Google Patents

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권순기
가지현
김민정
이민구
이승희
진형준
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삼성디스플레이 주식회사
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Abstract

본 발명은 구동 트랜지스터의 문턱 전압을 조절할 수 있는 화소 및 표시 장치를 위하여, 발광 구간 동안 발광하고 애노드 및 캐소드를 갖는 표시 요소; 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상부 게이트와 하부 게이트를 갖는 구동 트랜지스터; 상기 구동 트랜지스터의 상기 상부 게이트에 연결되는 저장 커패시터; 데이터 기입 구간 동안 턴-온 되어 데이터 전압을 상기 구동 트랜지스터에 전달하는 스캔 트랜지스터; 및 상기 발광 구간 동안 상기 구동 트랜지스터의 상기 하부 게이트를 상기 표시 요소의 상기 애노드에 연결하고, 상기 데이터 기입 구간에 상기 구동 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 하부 게이트 제어 회로를 포함하는 화소를 제공한다.

Description

화소 및 표시 장치{Pixel and display apparatus}
본 발명은 화소 및 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 구동 트랜지스터의 문턱 전압을 조절할 수 있는 화소 및 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 발광 구간 동안 발광하고 애노드 및 캐소드를 갖는 표시 요소; 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상부 게이트와 하부 게이트를 갖는 구동 트랜지스터; 상기 구동 트랜지스터의 상기 상부 게이트에 연결되는 저장 커패시터; 데이터 기입 구간 동안 턴-온 되어 데이터 전압을 상기 구동 트랜지스터에 전달하는 스캔 트랜지스터; 및 상기 발광 구간 동안 상기 구동 트랜지스터의 상기 하부 게이트를 상기 표시 요소의 상기 애노드에 연결하고, 상기 데이터 기입 구간에 상기 구동 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 하부 게이트 제어 회로를 포함하는 화소가 제공된다.
일 예에 따르면, 상기 구동 트랜지스터의 상기 하부 게이트와 상기 소스 사이의 전압은 상기 데이터 기입 구간에서 제1 레벨이고, 상기 발광 구간에서 상기 제1 레벨보다 높은 제2 레벨일 수 있다.
일 예에 따르면, 상기 바이어스 전압은 데이터 전압 범위 내 최소 전압 및 상기 구동 트랜지스터의 문턱 전압에 기초하여 결정될 수 있다.
일 예에 따르면, 상기 하부 게이트 제어 회로는, 상기 발광 구간 동안 턴-온 되어 상기 구동 트랜지스터의 상기 하부 게이트를 상기 표시 요소의 상기 애노드에 연결하는 제1 전압 제어 트랜지스터; 및 상기 데이터 기입 구간에 턴-온 되어 상기 바이어스 전압을 상기 구동 트랜지스터의 상기 하부 게이트에 전달하는 제2 전압 제어 트랜지스터를 포함할 수 있다.
일 예에 따르면, 상기 화소는 상기 발광 구간 동안 턴-온 되어 구동 전압을 상기 구동 트랜지스터의 드레인에 전달하는 제1 발광 제어 트랜지스터; 및 상기 발광 구간 동안 턴-온 되어 상기 구동 트랜지스터의 소스를 상기 표시 요소의 상기 애노드에 연결하는 제2 발광 제어 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 전압 제어 트랜지스터의 게이트는 상기 제1 및 제2 발광 제어 트랜지스터들의 게이트에 연결될 수 있다.
일 예에 따르면, 상기 화소는 상기 데이터 기입 구간 동안 턴-온 되어 상기 구동 트랜지스터의 상기 상부 게이트와 상기 드레인을 연결하는 보상 트랜지스터; 제1 초기화 구간 동안 턴-온 되어 기준 전압을 상기 구동 트랜지스터의 상기 상부 게이트에 전달하는 제1 초기화 트랜지스터; 및 제2 초기화 구간 동안 턴-온 되어 초기화 전압을 상기 표시 요소의 상기 애노드에 전달하는 제2 초기화 트랜지스터를 더 포함하고, 상기 스캔 트랜지스터는 상기 데이터 전압을 상기 구동 트랜지스터의 상기 소스에 전달할 수 있다.
일 예에 따르면, 상기 제2 전압 제어 트랜지스터의 게이트와 상기 제2 초기화 트랜지스터의 게이트는 서로 연결될 수 있다.
일 예에 따르면, 상기 제2 초기화 구간은 상기 제1 초기화 구간 및 상기 데이터 기입 구간을 포함할 수 있다.
일 예에 따르면, 상기 구동 트랜지스터는 n형 MOSFET일 수 있다.
일 예에 따르면, 상기 구동 트랜지스터는 상기 하부 게이트인 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되는 반도체층, 및 상기 반도체층 상에 배치되고 상기 상부 게이트인 상부 게이트 전극을 포함할 수 있다.
일 예에 따르면, 상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 제1 내지 제3 스캔 신호들을 각각 전달하는 제1 내지 제3 스캔선들, 발광 제어 신호를 전달하는 발광 제어선, 데이터 전압을 전달하는 데이터선, 구동 전압을 전달하는 전원선, 기준 전압을 전달하는 제1 전압선, 초기화 전압을 전달하는 제2 전압선, 및 바이어스 전압을 전달하는 제3 전압선에 접속되는 화소에 있어서, 애노드 및 캐소드를 갖는 표시 요소; 제1 전극 및 상기 표시 요소의 상기 애노드에 연결되는 제2 전극을 갖는 저장 커패시터; 상기 저장 커패시터의 상기 제1 전극에 연결되는 상부 게이트, 하부 게이트, 상기 전원선에 연결되는 드레인, 및 소스를 갖는 제1 트랜지스터; 상기 제1 스캔 신호에 응답하여 상기 데이터선과 상기 제1 트랜지스터의 상기 소스를 서로 연결하는 제2 트랜지스터; 상기 제1 스캔 신호에 응답하여 상기 제1 트랜지스터의 상기 상부 게이트와 상기 드레인을 서로 연결하는 제3 트랜지스터; 상기 제2 스캔 신호에 응답하여 상기 제1 전압선과 상기 제1 트랜지스터의 상기 상부 게이트를 서로 연결하는 제4 트랜지스터; 상기 발광 제어 신호에 응답하여 상기 전원선과 상기 제1 트랜지스터의 상기 드레인을 서로 연결하는 제5 트랜지스터; 상기 발광 제어 신호에 응답하여 상기 표시 요소의 상기 애노드와 상기 제1 트랜지스터의 상기 소스를 서로 연결하는 제6 트랜지스터; 상기 제3 스캔 신호에 응답하여 상기 제2 전압선과 상기 표시 요소의 상기 애노드를 서로 연결하는 제7 트랜지스터; 상기 발광 제어 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 표시 요소의 상기 애노드를 서로 연결하는 제8 트랜지스터; 및 상기 제3 스캔 신호에 응답하여 상기 제3 전압선과 상기 제1 트랜지스터의 상기 하부 게이트를 서로 연결하는 제9 트랜지스터를 포함하는 화소가 제공된다.
일 예에 따르면, 상기 바이어스 전압은 데이터 전압 범위 내 최소 전압 및 상기 제1 트랜지스터의 문턱 전압에 기초하여 결정될 수 있다.
일 예에 따르면, 상기 제1 트랜지스터는 상기 하부 게이트인 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되고 산화물 반도체 물질을 포함하는 반도체층, 및 상기 반도체층 상에 배치되고 상기 상부 게이트인 상부 게이트 전극을 포함할 수 있다.
일 예에 따르면, 상기 제1 트랜지스터의 상기 하부 게이트와 상기 소스 사이의 전압은 상기 제1 스캔 신호에 의해 상기 제2 및 제3 트랜지스터가 턴-온되는 데이터 기입 구간에서 제1 레벨이고, 상기 발광 제어 신호에 의해 상기 제5 및 제6 트랜지스터, 및 상기 제8 트랜지스터가 턴-온되는 발광 구간에서 제2 레벨일 수 있다.
일 예에 따르면, 상기 제1 레벨은 상기 제2 레벨보다 낮을 수 있다.
일 예에 따르면, 상기 제1 내지 제9 트랜지스터는 n형 MOSFET일 수 있다.
일 예에 따르면, 상기 제2 내지 제9 트랜지스터 각각의 게이트는 상호 연결된 상부 게이트와 하부 게이트를 포함할 수 있다.
본 발명의 또 다른 관점에 따르면, 제1 방향과 제2 방향으로 연장되는 기판; 및 상기 기판 상에 상기 제1 방향과 상기 제2 방향으로 배열되고, 상기 화소를 포함하는 복수의 화소들을 포함하는 표시 장치가 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 구동 트랜지스터의 문턱 전압을 조절할 수 있는 화소 및 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 3은 도 2에 도시된 화소 회로를 동작시키기 위한 제어 신호들의 타이밍도를 예시적으로 도시한다.
도 4는 데이터 기입 구간에서 하부 게이트 제어 회로의 동작을 설명하기 위한 도면이다.
도 5는 발광 구간에서 하부 게이트 제어 회로의 동작을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 구동 트랜지스터를 개략적으로 도시하는 단면도이다.
도 7은 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 8은 일 실시예에 따른 표시 요소의 구조를 나타내는 단면도이다.
도 9a 내지 도 9d는 일 실시예에 따른 표시 요소의 구조를 나타내는 단면도들이다.
도 10a는 도 9c의 유기 발광 다이오드의 예시를 보여주는 단면도이다.
도 10b는 도 9d의 유기 발광 다이오드의 예시를 보여주는 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 화소의 구조를 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
표시 장치는 전류에 의해 밝기가 달라지는 표시 요소, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 또는, 표시 장치는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)일 수 있다. 즉, 표시 장치에 구비된 표시 요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다. 이하에서는 표시 장치가 유기 발광 표시 장치인 경우를 중심으로 서술하고자 한다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소(PX)들을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m), 발광 제어선들(EML_1 내지 EML_m), 제3 스캔선들(SL3_1 내지 SL3_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n), 제1 전압선들(VL1_1 내지 VL1_m), 제2 전압선들(VL2_1 내지 VL2_m), 및 제3 전압선들(VL3_1 내지 VL3_m)에 연결된다. 예컨대, 도 1에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 제3 스캔선(SL3_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압선(VL1_i), 제2 전압선(VL2_i), 및 제3 전압선(VL3_i)에 연결될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m), 발광 제어선들(EML_1 내지 EML_m), 제3 스캔선들(SL3_1 내지 SL3_m), 제1 전압선들(VL1_1 내지 VL1_m), 제2 전압선들(VL2_1 내지 VL2_m), 및 제3 전압선들(VL3_1 내지 VL3_m)은 제1 방향(DR1)(예컨대, 행 방향)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 데이터선들(DL_1 내지 DL_n) 및 전원선들(PL_1 내지 PL_n)은 제2 방향(DR2)(예컨대, 열 방향)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제3 스캔선들(SL3_1 내지 SL3_m) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i), 데이터 전압(Dm_j), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 제1 전압선들(VL1_1 내지 VL1_m) 각각은 전압 생성부(150)로부터 출력되는 기준 전압(VREF)을 동일 행의 화소들(PX)에게 전달한다. 제2 전압선들(VL2_1 내지 VL2_m) 각각은 전압 생성부(150)로부터 출력되는 초기화 전압(VINT)을 동일 행의 화소들(PX)에게 전달한다. 제3 전압선들(VL3_1 내지 VL3_m) 각각은 전압 생성부(150)로부터 출력되는 바이어스 전압(VB)을 동일 행의 화소들(PX)에게 전달한다.
화소(PXij)는 표시 요소, 및 데이터 전압(Dm_j)에 기초하여 표시 요소로 흐르는 전류의 크기를 제어하는 구동 트랜지스터를 포함한다. 데이터 전압(Dm_j)은 데이터 구동부(130)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 표시 요소는 예컨대 유기 발광 다이오드일 수 있다. 표시 요소가 구동 트랜지스터로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 기준 전압(VREF), 초기화 전압(VINT), 및 바이어스 전압(VB)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 기준 전압(VREF)의 레벨은 초기화 전압(VINT)의 레벨보다 높을 수 있다. 초기화 전압(VINT)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 초기화 전압(VINT)과 제2 구동 전압(ELVSS)의 차이는 화소(PX)의 표시 요소가 발광하는데 필요한 문턱 전압보다 작을 수 있다. 기준 전압(VREF)의 레벨은 제1 구동 전압(ELVDD)의 레벨과 상이할 수 있다. 예를 들어, 기준 전압(VREF)의 레벨은 제1 구동 전압(ELVDD)의 레벨보다 낮을 수 있다. 다른 예로, 기준 전압(VREF)의 레벨은 제1 구동 전압(ELVDD)의 레벨과 동일할 수 있다.
전압 생성부(150)는 화소(PXij)의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프될 수 있다. 제1 게이트 전압(VGH)은 게이트 온 전압으로 지칭되고, 제2 게이트 전압(VGL)은 게이트 오프 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 트랜지스터들은 n형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다. 일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 기간, 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 게이트 초기화 기간에는 제2 스캔 신호(GI)와 동기화하여 기준 전압(VREF)이 화소들(PX)에 인가될 수 있다. 데이터 기입 기간에는 제1 스캔 신호(GW)와 동기화하여 데이터 전압(Dm)이 화소들(PX)에 제공될 수 있다. 애노드 초기화 기간에는 제3 스캔 신호(GB)와 동기화하여 초기화 전압(VINT)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 1 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GI_1 내지 GI_m), 및 제3 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(Dm_1 내지 Dm_n)을 수신한다.
도 2는 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 2를 참조하면, 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 데이터 전압(Dm_j)을 전달하는 데이터선(DL_j), 및 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 화소(PXij)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL_j), 기준 전압(VREF)을 전달하는 제1 전압선(VL1_i), 초기화 전압(VINT)을 전달하는 제2 전압선(VL2_i), 및 바이어스 전압(VB)을 전달하는 제3 전압선(VL3_i)에 연결된다. 화소(PXij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 화소(PXij)는 도 1의 화소(PXij)에 대응한다.
제1 스캔선(GWL_i)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GIL_i)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GBL_i)은 도 1의 제3 스캔선(SL3_i)에 대응한다.
화소(PXij)는 표시 요소(OLED), 제1 내지 제7 트랜지스터(T1 내지 T7), 저장 커패시터(Cst), 및 하부 게이트 제어 회로(160)를 포함한다. 표시 요소(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 박막 트랜지스터로 형성될 수 있다. 제1 내지 제7 트랜지스터(T1 내지 T7)는 NMOS(n-channel MOSFET)로 구비될 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터(또는, 제1 초기화 트랜지스터)로 지칭되고, 제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터(또는, 제2 초기화 트랜지스터)로 지칭될 수 있다.
저장 커패시터(Cst)는 구동 트랜지스터(T1)의 상부 게이트(Ga)와 표시 요소(OLED)의 애노드 사이에 연결된다. 저장 커패시터(Cst)는 구동 트랜지스터(T1)의 상부 게이트(Ga)에 연결되는 제1 전극(CE1), 및 표시 요소(OLED)의 애노드에 연결되는 제2 전극(CE2)을 가질 수 있다.
구동 트랜지스터(T1)는 표시 요소(OLED)로 흐르는 구동 전류(Id)의 크기를 제어할 수 있다. 표시 요소(OLED)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다. 구동 트랜지스터(T1)는 저장 커패시터(Cst)의 제1 전극(CE1)에 연결되는 상부 게이트(Ga), 제1 발광 제어 트랜지스터(T5)를 통해 전원선(PL_j)에 연결되는 드레인, 제2 발광 제어 트랜지스터(T6)를 통해 표시 요소(OLED)에 연결되는 소스, 및 하부 게이트 제어 회로(160)에 연결되는 하부 게이트(Gb)를 가질 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터선(DL_j)을 구동 트랜지스터(T1)에 연결할 수 있다. 스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dm_j)을 구동 트랜지스터(T1)에 전달할 수 있다. 예를 들어, 스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터선(DL_j)을 구동 트랜지스터(T1)의 소스에 연결할 수 있다. 스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dm_j)을 구동 트랜지스터(T1)의 소스에 전달할 수 있다.
보상 트랜지스터(T3)는 제1 스캔 신호(GW_i)에 응답하여 구동 트랜지스터(T1)의 드레인과 상부 게이트(Ga)를 서로 연결할 수 있다. 보상 트랜지스터(T3)는 구동 트랜지스터(T1)의 드레인과 상부 게이트(Ga) 사이에 직렬로 연결될 수 있다.
게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 전압선(VL1_i)을 구동 트랜지스터(T1)의 상부 게이트(Ga)에 연결할 수 있다. 게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 기준 전압(VREF)을 구동 트랜지스터(T1)의 상부 게이트(Ga)에 인가할 수 있다. 게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 전압선(VL1_i)을 저장 커패시터(Cst)의 제1 전극(CE1)에 연결할 수 있다. 게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 기준 전압(VREF)을 저장 커패시터(Cst)의 제1 전극(CE1)에 인가할 수 있다.
제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)을 구동 트랜지스터(T1)의 드레인에 연결할 수 있다. 제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)과 구동 트랜지스터(T1)의 드레인을 서로 접속할 수 있다.
제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 소스를 표시 요소(OLED)의 애노드에 연결할 수 있다. 제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 소스와 표시 요소(OLED)의 애노드를 서로 접속할 수 있다.
애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 제2 전압선(VL2_i)을 표시 요소(OLED)의 애노드에 연결할 수 있다. 애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 초기화 전압(VINT)을 표시 요소(OLED)의 애노드에 인가할 수 있다. 애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 제2 전압선(VL2_i)을 저장 커패시터(Cst)의 제2 전극(CE2)에 연결할 수 있다. 애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 초기화 전압(VINT)을 저장 커패시터(Cst)의 제2 전극(CE2)에 인가할 수 있다.
하부 게이트 제어 회로(160)는 데이터 기입 기간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)에 바이어스 전압(VB)을 인가하고, 발광 기간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)와 표시 요소(OLED)의 애노드를 서로 연결할 수 있다. 발광 기간 동안 표시 요소(OLED)의 애노드 전압과 구동 트랜지스터(T1)의 소스 전압은 실질적으로 동일할 수 있으므로, 하부 게이트 제어 회로(160)는 실질적으로 발광 기간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스를 서로 연결할 수 있다.
하부 게이트 제어 회로(160)는 제8 및 제9 트랜지스터(T8, T9)를 포함할 수 있다. 제8 및 제9 트랜지스터(T8, T9)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제8 및 제9 트랜지스터(T8, T9)는 박막 트랜지스터로 형성될 수 있다. 제8 및 제9 트랜지스터(T8, T9)는 NMOS(n-channel MOSFET)로 구비될 수 있다.
제8 트랜지스터(T8)는 제1 전압 제어 트랜지스터로 지칭되고, 제9 트랜지스터(T9)는 제2 전압 제어 트랜지스터로 지칭될 수 있다.
제1 전압 제어 트랜지스터(T8)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 하부 게이트(Gb)를 표시 요소(OLED)의 애노드에 연결할 수 있다. 제1 전압 제어 트랜지스터(T8)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 하부 게이트(Gb)와 표시 요소(OLED)의 애노드를 서로 접속할 수 있다. 제1 전압 제어 트랜지스터(T8)의 게이트는 제1 및 제2 발광 제어 트랜지스터들(T5, T6)의 게이트에 연결될 수 있다.
제2 전압 제어 트랜지스터(T9)는 제3 스캔 신호(GB_i)에 응답하여 제3 전압선(VL3_i)을 구동 트랜지스터(T1)의 하부 게이트(Gb)에 연결할 수 있다. 제2 전압 제어 트랜지스터(T9)는 제3 스캔 신호(GB_i)에 응답하여 바이어스 전압(VB)을 구동 트랜지스터(T1)의 하부 게이트(Gb)에 인가할 수 있다. 제2 전압 제어 트랜지스터(T9)의 게이트는 애노드 초기화 트랜지스터(T7)의 게이트에 연결될 수 있다.
도 3은 도 2에 도시된 화소 회로를 동작시키기 위한 제어 신호들의 타이밍도를 예시적으로 도시한다.
도 2와 함께 도 3을 참조하면, 발광 제어 신호(EM_i)가 로우 레벨을 갖는 구간에서 제1 및 제2 발광 제어 트랜지스터(T5, T6)가 턴 오프된다. 발광 제어 신호(EM_i)가 로우 레벨을 갖는 구간은 비발광 구간으로 지칭될 수 있다.
비발광 구간에서, 구동 트랜지스터(T1)는 구동 전류(Id)의 출력을 멈추고, 표시 요소(OLED)는 발광을 멈춘다.
제1 스캔 신호(GW_i)보다 제2 스캔 신호(GI_i)가 먼저 하이 레벨을 갖는다. 제2 스캔 신호(GI_i)가 하이 레벨의 펄스 전압을 갖는 구간은 제1 초기화 구간(또는, 게이트 초기화 구간)으로 지칭될 수 있다.
제1 초기화 구간 동안 게이트 초기화 트랜지스터(T4)가 턴 온되며, 기준 전압(VREF)은 구동 트랜지스터(T1)의 상부 게이트(Ga), 즉, 저장 커패시터(Cst)의 제1 전극(CE1)에 인가된다.
다시 제2 스캔 신호(GI_i)가 로우 레벨로 천이한 후, 제1 스캔 신호(GW_i)가 하이 레벨을 갖는다. 제1 스캔 신호(GW_i)가 하이 레벨의 펄스 전압을 갖는 구간은 데이터 기입 구간으로 지칭될 수 있다.
데이터 기입 구간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm_j)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결된다.
제2 스캔 신호(GI_i)가 하이 레벨을 갖고, 제1 스캔 신호(GW_i)가 하이 레벨을 갖는 동안 제3 스캔 신호(GB_i)는 하이 레벨을 가질 수 있다. 제3 스캔 신호(GB_i)가 하이 레벨의 펄스 전압을 갖는 구간은 제2 초기화 구간(또는, 애노드 초기화 구간)으로 지칭될 수 있다.
제2 초기화 구간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 초기화 전압(VINT)은 표시 요소(OLED)의 애노드에 인가된다. 초기화 전압(VINT)을 표시 요소(OLED)의 애노드에 인가하여 표시 요소(OLED)를 완전히 비발광시킴으로써, 표시 요소(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
또한, 제2 초기화 구간 동안, 제2 전압 제어 트랜지스터(T9)가 턴 온되며, 바이어스 전압(VB)은 구동 트랜지스터(T1)의 하부 게이트(Gb)에 인가된다.
이후, 제1 스캔 신호(GW_i)와 제3 스캔 신호(GB_i)가 로우 레벨로 천이하고, 발광 제어 신호(EM_i)가 하이 레벨을 갖는다. 발광 제어 신호(EM_i)가 하이 레벨을 갖는 구간은 발광 구간으로 지칭될 수 있다.
발광 구간 동안, 제1 및 제2 발광 제어 트랜지스터(T5, T6)가 턴 온된다. 구동 트랜지스터(T1)는 구동 전류(Id)를 출력하고, 표시 요소(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
또한, 발광 구간 동안, 제1 전압 제어 트랜지스터(T8)가 턴 온되며, 구동 트랜지스터(T1)의 하부 게이트(Gb)와 표시 요소(OLED)의 애노드가 서로 연결될 수 있다.
제2 스캔 신호(GI_i)는 이전 행의 제1 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이 제2 초기화 구간은 제1 초기화 구간과 데이터 기입 구간을 포함할 수 있다. 다른 말로, 제2 초기화 구간은 제1 초기화 구간 및 데이터 기입 구간과 겹칠 수 있다.
제2 초기화 구간이 데이터 기입 구간을 포함하므로, 데이터 기입 구간에 구동 트랜지스터(T1)의 하부 게이트(Gb)에는 바이어스 전압(VB)이 인가된다. 데이터 기입 구간에 구동 트랜지스터(T1)의 하부 게이트(Gb)에 바이어스 전압(VB)을 인가함으로써, 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압 레벨을 조절하여 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)을 조절할 수 있다. 예를 들면, 데이터 기입 구간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)에 구동 트랜지스터(T1)의 소스 전압보다 낮은 바이어스 전압(VB)을 인가함으로써, 구동 트랜지스터(T1)의 문턱 전압(Vth)을 높일 수 있다. 구동 트랜지스터(T1)이 0보다 큰 문턱 전압(Vth)을 갖게 함으로써, 데이터 기입 구간 동안 발생하는 누설 전류를 감소시킬 수 있다.
일 실시예에 있어서, 바이어스 전압(VB)은 데이터 전압 범위 내 최소 전압 및 구동 트랜지스터(T1)의 문턱 전압(Vth)에 기초하여 결정될 수 있다. 예를 들어, 화소(PXij)의 휘도가 256(=28)개의 계조를 갖는 경우, 데이터 전압 범위는 256(=28)개의 계조에 각각 대응하는 데이터 전압들 중에서 0 계조(흑색 계조)에 대응하는 데이터 전압과 255 계조(백색 계조)에 대응하는 데이터 전압에 의해 결정된다. 데이터 전압 범위 내 최소 전압은 0 계조에 대응하는 데이터 전압일 수 있다. 바이어스 전압(VB)은 데이터 전압 범위 내 최소 전압보다 낮을 수 있으며, 구동 트랜지스터(T1)가 소정의 문턱 전압(Vth)을 갖도록 소정의 레벨로 결정될 수 있다.
한편, 제2 초기화 구간이 데이터 기입 구간을 포함하므로, 데이터 기입 구간 동안 저장 커패시터(Cst)에는 데이터 보상 전압(Dm_j + Vth)과 초기화 전압(VINT)의 차(Dm_j + Vth - VINT)가 저장될 수 있다.
일 실시예에 있어서, 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압은 데이터 기입 구간에서 제1 레벨이고, 발광 구간에서 제2 레벨일 수 있다.
예를 들어, 데이터 기입 기간에 하부 게이트 제어 회로(160)에 의해 바이어스 전압(VB)이 구동 트랜지스터(T1)의 하부 게이트(Gb)에 인가되고 스캔 트랜지스터(T2)에 의해 데이터 전압(Dm_j)이 구동 트랜지스터(T1)의 소스에 인가되므로, 제1 레벨은 바이어스 전압(VB)과 데이터 전압(Dm_j)의 차(VB-Dm_j)일 수 있다. 발광 구간에 하부 게이트 제어 회로(160)에 의해 구동 트랜지스터(T1)의 하부 게이트(Gb)는 표시 요소(OLED)의 애노드에 연결되고 표시 요소(OLED)의 애노드 전압과 구동 트랜지스터(T1)의 소스 전압은 실질적으로 동일하므로, 제2 레벨은 실질적으로 0일 수 있다.
일 실시예에 있어서, 제1 레벨은 제2 레벨보다 낮을 수 있다. 예를 들어, 바이어스 전압(VB)은 0보다 작을 수 있다. 예컨대, 바이어스 전압(VB)은 약 -1V일 수 있다. 데이터 전압(Dm_j)은 약 -0.5V 내지 약 1.5V일 수 있다. 제1 레벨은 바이어스 전압(VB)과 데이터 전압(Dm_j)의 차(VB-Dm_j)이므로, 제1 레벨은 약 -2.5V 내지 약 -0.5V일 수 있다. 제2 레벨은 실질적으로 0이므로, 제1 레벨은 제2 레벨보다 낮을 수 있다.
한편, 발광 구간에서, 표시 장치에 배열된 화소들 각각의 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압은 모두 실질적으로 0이다. 화소들이 배치된 위치에 따라 제2 구동 전압(ELVSS)의 레벨이 서로 상이할 수 있는데, 발광 구간에서 화소들 각각의 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압이 동일하므로 제2 구동 전압(ELVSS)의 레벨 차이에 따른 화소들 간의 휘도 차이가 발생하는 것을 방지할 수 있다.
도 4는 데이터 기입 구간에서 하부 게이트 제어 회로의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 하부 게이트 제어 회로(160)는 데이터 기입 구간에 구동 트랜지스터(T1)의 하부 게이트(Gb)에 바이어스 전압(VB)을 인가할 수 있다.
이러한 경우, 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압 레벨을 조절하여 구동 트랜지스터(T1)의 문턱 전압(Vth)을 조절할 수 있다. 예를 들면, 데이터 기입 구간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)에 구동 트랜지스터(T1)의 소스 전압보다 낮은 바이어스 전압(VB)을 인가함으로써, 구동 트랜지스터(T1)의 문턱 전압(Vth)을 높일 수 있다. 구동 트랜지스터(T1)이 0보다 큰 문턱 전압(Vth)을 갖게 함으로써, 데이터 기입 구간 동안 발생하는 누설 전류를 감소시킬 수 있다.
도 5는 발광 구간에서 하부 게이트 제어 회로의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 하부 게이트 제어 회로(160)는 발광 구간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)와 표시 요소(OLED)의 애노드를 서로 연결할 수 있다. 발광 기간 동안 표시 요소(OLED)의 애노드 전압과 구동 트랜지스터(T1)의 소스 전압은 실질적으로 동일할 수 있으므로, 하부 게이트 제어 회로(160)는 실질적으로 발광 기간 동안 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스를 서로 연결할 수 있다.
이러한 경우, 발광 구간에서, 표시 장치에 배열된 화소들 각각의 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압은 모두 실질적으로 0이다. 화소들이 배치된 위치에 따라 제2 구동 전압(ELVSS)의 레벨이 서로 상이할 수 있는데, 발광 구간에서 화소들 각각의 구동 트랜지스터(T1)의 하부 게이트(Gb)와 소스 사이의 전압이 동일하므로 제2 구동 전압(ELVSS)의 레벨 차이에 따른 화소들 간의 휘도 차이가 발생하는 것을 방지할 수 있다.
도 6은 일 실시예에 따른 구동 트랜지스터를 개략적으로 도시하는 단면도이다.
도 6을 참조하면, 구동 트랜지스터(T1)는 하부 게이트 전극(GEb), 반도체층(Act), 및 상부 게이트 전극(GEa)을 포함할 수 있다. 하부 게이트 전극(GEb)은 도 2의 구동 트랜지스터(T1)의 하부 게이트(Gb)로 기능하고, 상부 게이트 전극(GEa)은 도 2의 구동 트랜지스터(T1)의 상부 게이트(Ga)로 기능한다.
이하, 도 6을 참조하여 구동 트랜지스터(T1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.
기판(200)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(200)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(200)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(200)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(200)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(211)은 기판(200)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있다. 버퍼층(211)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(200)과 버퍼층(211) 사이에는 배리어층(210)이 더 포함될 수 있다. 배리어층(210)은 기판(200) 등으로부터의 불순물이 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층(210)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(211) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 단층 또는 다층으로 구성될 수 있다. 반도체층(Act)은 반도체 영역, 및 반도체 영역의 일측 및 타측에 각각 배치되는 도전 영역들을 포함할 수 있다.
일 실시예에 있어서, 반도체층(Act)은 산화물 반도체 물질을 포함할 수 있다. 반도체층(Act)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 반도체층(Act)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
다른 실시예에 있어서, 반도체층(Act)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
기판(200)과 버퍼층(211) 사이에는 하부 게이트 전극(GEb)이 배치될 수 있다. 하부 게이트 전극(GEb)은 반도체층(Act)과 적어도 일부 중첩할 수 있다. 하부 게이트 전극(GEb)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
한편, 도 2에서 전술한 바와 같이 하부 게이트 전극(GEb)은 하부 게이트 제어 회로(160)에 연결될 수 있다. 데이터 기입 구간에 하부 게이트 전극(GEb)에는 바이어스 전압(VB)이 인가되고, 발광 기간 동안 하부 게이트 전극(GEb)은 표시 요소(OLED)의 애노드에 연결될 수 있다.
버퍼층(211) 상에는 반도체층(Act)을 덮도록 게이트 절연층(213)이 구비될 수 있다. 게이트 절연층(213)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
도 6에서는 게이트 절연층(213)이 반도체층(Act)을 덮도록 기판(200) 전면(全面)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 게이트 절연층(213)은 반도체층(Act)의 일부와 중첩되도록 패터닝될 수 있다. 예컨대, 게이트 절연층(213)은 반도체층(Act)의 반도체 영역과 중첩되도록 패터닝될 수 있다.
게이트 절연층(213) 상에는 상부 게이트 전극(GEa)이 배치될 수 있다. 상부 게이트 전극(GEa)은 반도체층(Act)과 적어도 일부 중첩할 수 있다. 예를 들어, 상부 게이트 전극(GEa)은 반도체층(Act)의 반도체 영역과 중첩할 수 있다. 상부 게이트 전극(GEa)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
도 7은 일 실시예에 따른 화소의 등가 회로도를 도시한다. 도 7은 도 2의 변형 실시예로, 스위칭 트랜지스터들 각각의 게이트의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 2의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 7을 참조하면, 구동 트랜지스터(T1)는 제1 상부 게이트(Ga1)와 제1 하부 게이트(Gb1)를 가질 수 있다. 제1 상부 게이트(Ga1)는 도 2의 상부 게이트(Ga)에 대응하고, 제1 하부 게이트(Gb1)는 도 2의 하부 게이트(Gb)에 대응한다.
화소(PXij)에 포함되는 스위칭 트랜지스터들 각각은 상부 게이트와 하부 게이트를 가질 수 있다. 예를 들어, 스캔 트랜지스터(T2)는 제2 상부 게이트(Ga2)와 제2 하부 게이트(Gb2)를 가질 수 있다. 보상 트랜지스터(T3)는 제3 상부 게이트(Ga3)와 제3 하부 게이트(Gb3)를 가질 수 있다. 게이트 초기화 트랜지스터(T4)는 제4 상부 게이트(Ga4)와 제4 하부 게이트(Gb4)를 가질 수 있다. 제1 발광 제어 트랜지스터(T5)는 제5 상부 게이트(Ga5)와 제5 하부 게이트(Gb5)를 가질 수 있다. 제2 발광 제어 트랜지스터(T6)는 제6 상부 게이트(Ga6)와 제6 하부 게이트(Gb6)를 가질 수 있다. 애노드 초기화 트랜지스터(T7)는 제7 상부 게이트(Ga7)와 제7 하부 게이트(Gb7)를 가질 수 있다. 제1 전압 제어 트랜지스터(T8)는 제8 상부 게이트(Ga8)와 제8 하부 게이트(Gb8)를 가질 수 있다. 제2 전압 제어 트랜지스터(T9)는 제9 상부 게이트(Ga9)와 제9 하부 게이트(Gb9)를 가질 수 있다.
스위칭 트랜지스터들 각각의 상부 게이트와 하부 게이트는 서로 연결될 수 있다. 예를 들어, 제2 상부 게이트(Ga2)와 제2 하부 게이트(Gb2)는 서로 연결되고, 제3 상부 게이트(Ga3)와 제3 하부 게이트(Gb3)는 서로 연결되고, 제4 상부 게이트(Ga4)와 제4 하부 게이트(Gb4)는 서로 연결되고, 제5 상부 게이트(Ga5)와 제5 하부 게이트(Gb5)는 서로 연결되고, 제6 상부 게이트(Ga6)와 제6 하부 게이트(Gb6)는 서로 연결되고, 제7 상부 게이트(Ga7)와 제7 하부 게이트(Gb7)는 서로 연결되고, 제8 상부 게이트(Ga8)와 제8 하부 게이트(Gb8)는 서로 연결되고, 제9 상부 게이트(Ga9)와 제9 하부 게이트(Gb9)는 서로 연결될 수 있다. 이처럼, 스위칭 트랜지스터들 각각의 상부 게이트와 하부 게이트는 서로 연결되는 경우 트랜지스터 내의 전자 이동도(mobility)가 개선될 수 있다.
도 8은 일 실시예에 따른 표시 요소의 구조를 나타내는 단면도이다. 도 9a 내지 도 9d는 일 실시예에 따른 표시 요소의 구조를 나타내는 단면도들이다.
도 8을 참조하면, 일 실시예에 따른 표시 요소로서 유기 발광 다이오드(OLED)는 화소 전극(201), 대향 전극(205) 및 화소 전극(201)(제1 전극, 애노드)과 대향 전극(205)(제2 전극, 캐소드) 사이의 중간층(203)을 포함할 수 있다.
화소 전극(201)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)과 같은 투광성인 도전성 산화물을 포함할 수 있다. 화소 전극(201)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사층을 포함할 수 있다. 예를 들어, 화소 전극(201)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
대향 전극(205)은 중간층(203) 상에 배치될 수 있다. 대향 전극(205)은 일함수가 낮은 금속, 합금, 전기전도성 화합물, 또는 이의 임의의 조합을 포함할 수 있다. 예를 들어, 대향 전극(205)은 리튬(Li), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 알루미늄-리튬(Al-Li), 칼슘(Ca), 마그네슘-인듐(Mg-In), 마그네슘-은(Mg-Ag), 이터븀 (Yb), 은-이터븀(Ag-Yb), ITO, IZO, 또는 이의 임의의 조합을 포함할 수 있다. 대향 전극(205)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다.
중간층(203)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 중간층(203)은 각종 유기물 외에, 유기금속 화합물과 같은 금속-함유 화합물, 양자점과 같은 무기물 등도 더 포함할 수 있다.
일 실시예에서, 중간층(203)은 하나의 발광층 및 발광층의 아래와 위에 각각 제1 기능층 및 제2 기능층을 포함할 수 있다. 제1 기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 기능층은 발광층 위에 배치되는 구성 요소로서, 선택적(optional)이다. 제2 기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
일 실시예에서, 중간층(203)은 화소 전극(201)과 대향 전극(205) 사이에 순차적으로 적층되어 있는 2 이상의 발광 단위(emitting unit)들, 및 2개의 발광 단위들 사이에 배치된 전하 생성층(CGL, Charge Generation Layer)을 포함할 수 있다. 중간층(203)이 발광 단위 및 전하 생성층을 포함할 경우, 유기 발광 다이오드(OLED)는 탠덤(tandem) 발광 소자일 수 있다. 유기 발광 다이오드(OLED)는 복수의 발광 단위들의 적층 구조를 가짐으로써 색 순도 및 발광 효율을 향상시킬 수 있다.
하나의 발광 단위는 발광층 및 발광층의 아래와 위에 각각 제1 기능층 및 제2 기능층을 포함할 수 있다. 전하 생성층(CGL)은 음전하 생성층 및 양전하 생성층을 포함할 수 있다. 음전하 생성층 및 양전하 생성층에 의해 복수의 발광층들을 구비하는 탠덤(tandem) 발광 소자인 유기 발광 다이오드(OLED)의 발광 효율을 더욱 증대시킬 수 있다.
음전하 생성층은 n형 전하 생성층일 수 있다. 음전하 생성층은 전자를 공급할 수 있다. 음전하 생성층은 호스트(Host) 및 도펀트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도펀트는 금속 물질을 포함할 수 있다. 양전하 생성층은 p형 전하 생성층일 수 있다. 양전하 생성층은 정공(hole)을 공급할 수 있다. 양전하 생성층은 호스트(Host) 및 도펀트(Dopant)를 포함할 수 있다. 호스트는 유기 물질을 포함할 수 있다. 도펀트는 금속 물질을 포함할 수 있다.
일 실시예에서, 도 9a에 도시된 바와 같이, 유기 발광 다이오드(OLED)는 차례로 적층된 제1 발광층(EML1)을 포함하는 제1 발광 단위(EU1) 및 제2 발광층(EML2)을 포함하는 제2 발광 단위(EU2)를 포함할 수 있다. 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이에 전하 생성층(CGL)이 구비될 수 있다. 예를 들어, 유기 발광 다이오드(OLED)는 차례로 적층된 화소 전극(201), 제1 발광층(EML1), 전하 생성층(CGL), 제2 발광층(EML2) 및 대향 전극(205)을 포함할 수 있다. 제1 발광층(EML1)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 포함될 수 있다. 제2 발광층(EML2)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 포함될 수 있다. 제1 발광층(EML1)은 청색(blue) 발광층이고, 제2 발광층(EML2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 도 9b에 도시된 바와 같이, 유기 발광 다이오드(OLED)는 제1 발광층(EML1)을 포함하는 제1 발광 단위(EU1)와 제3 발광 단위(EU3) 및 제2 발광층(EML2)을 포함하는 제2 발광 단위(EU2)를 포함할 수 있다. 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이에 제1 전하 생성층(CGL1)이 구비되고, 제2 발광 단위(EU2)와 제3 발광 단위(EU3) 사이에 제2 전하 생성층(CGL2)이 구비될 수 있다. 예를 들어, 유기 발광 다이오드(OLED)는 차례로 적층된 화소 전극(201), 제1 발광층(EML1), 제1 전하 생성층(CGL1), 제2 발광층(EML2), 제2 전하 생성층(CGL2), 제1 발광층(EML1) 및 대향 전극(205)을 포함할 수 있다. 제1 발광층(EML1)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 포함될 수 있다. 제2 발광층(EML2)의 아래와 위에 각각 제1 기능층 및 제2 기능층이 포함될 수 있다. 제1 발광층(EML1)은 청색(blue) 발광층이고, 제2 발광층(EML2)은 황색(yellow) 발광층일 수 있다.
일 실시예에서, 유기 발광 다이오드(OLED)는 제2 발광 단위(EU2)가 제2 발광층(EML2) 외에 제2 발광층(EML2)의 아래 및/또는 위에 직접(directly) 접촉하는 제3 발광층(EML3) 및/또는 제4 발광층(EML4)을 더 포함할 수 있다. 여기서 직접(directly) 접촉은 제2 발광층(EML2)과 제3 발광층(EML3)의 사이 및/또는 제2 발광층(EML2)과 제4 발광층(EML4) 사이에 다른 층이 배치되지 않는 것을 의미할 수 있다. 제3 발광층(EML3)은 적색(red) 발광층이고, 제4 발광층(EML4)은 녹색 발광층일 수 있다.
예를 들어, 도 9c에 도시된 바와 같이, 유기 발광 다이오드(OLED)는 차례로 적층된 화소 전극(201), 제1 발광층(EML1), 제1 전하 생성층(CGL1), 제3 발광층(EML3), 제2 발광층(EML2), 제2 전하 생성층(CGL2), 제1 발광층(EML1) 및 대향 전극(205)을 포함할 수 있다. 또는 도 9d에 도시된 바와 같이, 유기 발광 다이오드(OLED)는 차례로 적층된 화소 전극(201), 제1 발광층(EML1), 제1 전하 생성층(CGL1), 제3 발광층(EML3), 제2 발광층(EML2), 제4 발광층(EML4), 제2 전하 생성층(CGL2), 제1 발광층(EML1) 및 대향 전극(205)을 포함할 수 있다.
도 10a는 도 9c의 유기 발광 다이오드의 예시를 보여주는 단면도이고, 도 10b는 도 9d의 유기 발광 다이오드의 예시를 보여주는 단면도이다.
도 10a를 참조하면, 유기 발광 다이오드(OLED)는 순차적으로 적층된 제1 발광 단위(EU1), 제2 발광 단위(EU2) 및 제3 발광 단위(EU3)를 포함할 수 있다. 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이에 제1 전하 생성층(CGL1)이 구비되고, 제2 발광 단위(EU2)와 제3 발광 단위(EU3) 사이에 제2 전하 생성층(CGL2)이 구비될 수 있다. 제1 전하 생성층(CGL1)과 제2 전하 생성층(CGL2)은 각각 음전하 생성층(nCGL) 및 양전하 생성층(pCGL)을 포함할 수 있다.
제1 발광 단위(EU1)는 청색 발광층(BEML)을 포함할 수 있다. 제1 발광 단위(EU1)는 화소 전극(201)과 청색 발광층(BEML) 사이에 홀 주입층(HIL) 및 홀 수송층(HTL)을 더 포함할 수 있다. 일 실시예에서 홀 주입층(HIL)과 홀 수송층(HTL) 사이에 p-도핑층이 더 포함될 수 있다. P-도핑층은 홀 주입층(HIL)을 p형 도핑 물질로 도핑하여 형성할 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색광 보조층은 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 청색광 보조층은 홀 전하 밸런스(hole Charge Balance)를 조절하여 청색 발광층(BEML)의 출광 효율을 높일 수 있다. 전자 저지층은 홀 수송층(HTL)으로의 전자 주입을 방지할 수 있다. 버퍼층은 발광층에서 방출되는 광의 파장에 따른 공진 거리를 보상할 수 있다.
제2 발광 단위(EU2)는 황색 발광층(YEML)과 황색 발광층(YEML) 아래에 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML)을 포함할 수 있다. 제2 발광 단위(EU2)는 제1 전하 생성층(CGL1)의 양전하 생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 황색 발광층(YEML)과 제2 전하 생성층(CGL2)의 음전하 생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
제3 발광 단위(EU3)는 청색 발광층(BEML)을 포함할 수 있다. 제3 발광 단위(EU3)는 제2 전하 생성층(CGL2)의 양전하 생성층(pCGL)과 청색 발광층(BEML) 사이에 홀 수송층(HTL)을 더 포함할 수 있다. 제3 발광 단위(EU3)는 청색 발광층(BEML)과 대향 전극(205) 사이에 전자 수송층(ETL) 및 전자 주입층(EIL)을 더 포함할 수 있다. 전자 수송층(ETL)은 단층 또는 다층일 수 있다. 일 실시예에서, 청색 발광층(BEML)과 홀 수송층(HTL) 사이에 청색광 보조층, 전자 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 청색 발광층(BEML)과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다. 홀 저지층은 전자 수송층(ETL)으로의 홀 주입을 방지할 수 있다.
도 10b에 도시된 유기 발광 다이오드(OLED)는 제2 발광 단위(EU2)의 적층 구조가 도 10a에 도시된 유기 발광 다이오드(OLED)와 상이하고, 그 외 구성은 동일하다. 도 10b를 참조하면, 제2 발광 단위(EU2)는 황색 발광층(YEML), 황색 발광층(YEML) 아래에 황색 발광층(YEML)에 직접 접촉하는 적색 발광층(REML) 및 황색 발광층(YEML) 위에 황색 발광층(YEML)에 직접 접촉하는 녹색 발광층(GEML)을 포함할 수 있다. 제2 발광 단위(EU2)는 제1 전하 생성층(CGL1)의 양전하 생성층(pCGL)과 적색 발광층(REML) 사이에 홀 수송층(HTL)을 더 포함하고, 녹색 발광층(GEML)과 제2 전하 생성층(CGL2)의 음전하 생성층(nCGL) 사이에 전자 수송층(ETL)을 더 포함할 수 있다.
도 11은 일 실시예에 따른 표시 장치의 화소의 구조를 나타낸 단면도이다.
도 11을 참조하면, 표시 장치는 복수의 화소들을 포함할 수 있다. 복수의 화소들은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)는 각각 화소 전극(201), 대향 전극(205) 및 중간층(203)을 포함할 수 있다. 일 실시예에서, 제1 화소(PX1)는 적색 화소이고, 제2 화소(PX2)는 녹색 화소이고, 제3 화소(PX3)는 청색 화소일 수 있다. 여기서, 화소는 표시 요소로서 유기 발광 다이오드(OLED)를 포함하고, 각 화소의 유기 발광 다이오드(OLED)는 화소 회로에 전기적으로 연결될 수 있다.
화소 전극(201)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각에 독립적으로 구비될 수 있다.
제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각의 유기 발광 다이오드(OLED)의 중간층(203)은 차례로 적층된 제1 발광 단위(EU1)와 제2 발광 단위(EU2), 및 제1 발광 단위(EU1)와 제2 발광 단위(EU2) 사이의 전하 생성층(CGL)을 포함할 수 있다. 전하 생성층(CGL)은 음전하 생성층(nCGL) 및 양전하 생성층(pCGL)을 포함할 수 있다. 전하 생성층(CGL)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1 화소(PX1)의 제1 발광 단위(EU1)는 화소 전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2 화소(PX2)의 제1 발광 단위(EU1)는 화소 전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3 화소(PX3)의 제1 발광 단위(EU1)는 화소 전극(201) 상에 차례로 적층된 홀 주입층(HIL), 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제1 발광 단위(EU1)들의 홀 주입층(HIL), 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 연속하여 형성되는 공통층일 수 있다.
제1 화소(PX1)의 제2 발광 단위(EU2)는 전하 생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 보조층(AXL), 적색 발광층(REML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2 화소(PX2)의 제2 발광 단위(EU2)는 전하 생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 녹색 발광층(GEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제3 화소(PX3)의 제2 발광 단위(EU2)는 전하 생성층(CGL) 상에 차례로 적층된 홀 수송층(HTL), 청색 발광층(BEML) 및 전자 수송층(ETL)을 포함할 수 있다. 제2 발광 단위(EU1)들의 홀 수송층(HTL) 및 전자 수송층(ETL) 각각은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 연속하여 형성되는 공통층일 수 있다. 일 실시예에서, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)의 제2 발광 단위(EU2)에서 발광층과 전자 수송층(ETL) 사이에 홀 저지층 및 버퍼층 중 적어도 하나가 더 포함될 수 있다.
적색 발광층(REML)의 두께(H1), 녹색 발광층(GEML)의 두께(H2) 및 청색 발광층(BEML)의 두께(H3)는 공진 거리에 따라 결정될 수 있다. 보조층(AXL)은 공진 거리를 맞추기 위하여 부가된 층으로, 공진 보조 물질을 포함할 수 있다. 예를 들어, 보조층(AXL)은 홀 수송층(HTL)과 동일한 물질을 포함할 수 있다.
도 11에서는 제1 화소(PX1)에만 보조층(AXL)이 구비되고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 보조층(AXL)은 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각의 공진 거리를 맞추기 위해 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 적어도 하나에 구비될 수 있다.
표시 장치는 대향 전극(205)의 외측에 배치된 캡핑층(207)을 더 포함할 수 있다. 캡핑층(207)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 이로써, 유기 발광 다이오드(OLED)의 광추출 효율이 증가되어, 유기 발광 다이오드(OLED)의 발광 효율이 향상될 수 있다.
지금까지는 화소 및 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 화소를 제조하기 위한 화소의 제조 방법 및 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 표시부
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 제어부
150: 전압 생성부
160: 하부 게이트 제어 회로

Claims (20)

  1. 발광 구간 동안 발광하고 애노드 및 캐소드를 갖는 표시 요소;
    상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상부 게이트와 하부 게이트를 갖는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 상부 게이트에 연결되는 저장 커패시터;
    데이터 기입 구간 동안 턴-온 되어 데이터 전압을 상기 구동 트랜지스터에 전달하는 스캔 트랜지스터; 및
    상기 발광 구간 동안 상기 구동 트랜지스터의 상기 하부 게이트를 상기 표시 요소의 상기 애노드에 연결하고, 상기 데이터 기입 구간에 상기 구동 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 하부 게이트 제어 회로를 포함하는 화소.
  2. 제1 항에 있어서,
    상기 구동 트랜지스터의 상기 하부 게이트와 상기 소스 사이의 전압은 상기 데이터 기입 구간에서 제1 레벨이고, 상기 발광 구간에서 상기 제1 레벨보다 높은 제2 레벨인 화소.
  3. 제1 항에 있어서,
    상기 바이어스 전압은 데이터 전압 범위 내 최소 전압 및 상기 구동 트랜지스터의 문턱 전압에 기초하여 결정되는 화소.
  4. 제1 항에 있어서,
    상기 하부 게이트 제어 회로는,
    상기 발광 구간 동안 턴-온 되어 상기 구동 트랜지스터의 상기 하부 게이트를 상기 표시 요소의 상기 애노드에 연결하는 제1 전압 제어 트랜지스터; 및
    상기 데이터 기입 구간에 턴-온 되어 상기 바이어스 전압을 상기 구동 트랜지스터의 상기 하부 게이트에 전달하는 제2 전압 제어 트랜지스터를 포함하는 화소.
  5. 제4 항에 있어서,
    상기 발광 구간 동안 턴-온 되어 구동 전압을 상기 구동 트랜지스터의 드레인에 전달하는 제1 발광 제어 트랜지스터; 및
    상기 발광 구간 동안 턴-온 되어 상기 구동 트랜지스터의 소스를 상기 표시 요소의 상기 애노드에 연결하는 제2 발광 제어 트랜지스터를 더 포함하는 화소.
  6. 제5 항에 있어서,
    상기 제1 전압 제어 트랜지스터의 게이트는 상기 제1 및 제2 발광 제어 트랜지스터들의 게이트에 연결되는 화소.
  7. 제5 항에 있어서,
    상기 데이터 기입 구간 동안 턴-온 되어 상기 구동 트랜지스터의 상기 상부 게이트와 상기 드레인을 연결하는 보상 트랜지스터;
    제1 초기화 구간 동안 턴-온 되어 기준 전압을 상기 구동 트랜지스터의 상기 상부 게이트에 전달하는 제1 초기화 트랜지스터; 및
    제2 초기화 구간 동안 턴-온 되어 초기화 전압을 상기 표시 요소의 상기 애노드에 전달하는 제2 초기화 트랜지스터를 더 포함하고,
    상기 스캔 트랜지스터는 상기 데이터 전압을 상기 구동 트랜지스터의 상기 소스에 전달하는 화소.
  8. 제7 항에 있어서,
    상기 제2 전압 제어 트랜지스터의 게이트와 상기 제2 초기화 트랜지스터의 게이트는 서로 연결되는 화소.
  9. 제7 항에 있어서,
    상기 제2 초기화 구간은 상기 제1 초기화 구간 및 상기 데이터 기입 구간을 포함하는 화소.
  10. 제1 항에 있어서,
    상기 구동 트랜지스터는 n형 MOSFET인 화소.
  11. 제1 항에 있어서,
    상기 구동 트랜지스터는 상기 하부 게이트인 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되는 반도체층, 및 상기 반도체층 상에 배치되고 상기 상부 게이트인 상부 게이트 전극을 포함하는 화소.
  12. 제11 항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는 화소.
  13. 제1 내지 제3 스캔 신호들을 각각 전달하는 제1 내지 제3 스캔선들, 발광 제어 신호를 전달하는 발광 제어선, 데이터 전압을 전달하는 데이터선, 구동 전압을 전달하는 전원선, 기준 전압을 전달하는 제1 전압선, 초기화 전압을 전달하는 제2 전압선, 및 바이어스 전압을 전달하는 제3 전압선에 접속되는 화소에 있어서,
    애노드 및 캐소드를 갖는 표시 요소;
    제1 전극 및 상기 표시 요소의 상기 애노드에 연결되는 제2 전극을 갖는 저장 커패시터;
    상기 저장 커패시터의 상기 제1 전극에 연결되는 상부 게이트, 하부 게이트, 상기 전원선에 연결되는 드레인, 및 소스를 갖는 제1 트랜지스터;
    상기 제1 스캔 신호에 응답하여 상기 데이터선과 상기 제1 트랜지스터의 상기 소스를 서로 연결하는 제2 트랜지스터;
    상기 제1 스캔 신호에 응답하여 상기 제1 트랜지스터의 상기 상부 게이트와 상기 드레인을 서로 연결하는 제3 트랜지스터;
    상기 제2 스캔 신호에 응답하여 상기 제1 전압선과 상기 제1 트랜지스터의 상기 상부 게이트를 서로 연결하는 제4 트랜지스터;
    상기 발광 제어 신호에 응답하여 상기 전원선과 상기 제1 트랜지스터의 상기 드레인을 서로 연결하는 제5 트랜지스터;
    상기 발광 제어 신호에 응답하여 상기 표시 요소의 상기 애노드와 상기 제1 트랜지스터의 상기 소스를 서로 연결하는 제6 트랜지스터;
    상기 제3 스캔 신호에 응답하여 상기 제2 전압선과 상기 표시 요소의 상기 애노드를 서로 연결하는 제7 트랜지스터;
    상기 발광 제어 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 표시 요소의 상기 애노드를 서로 연결하는 제8 트랜지스터; 및
    상기 제3 스캔 신호에 응답하여 상기 제3 전압선과 상기 제1 트랜지스터의 상기 하부 게이트를 서로 연결하는 제9 트랜지스터를 포함하는 화소.
  14. 제13 항에 있어서,
    상기 바이어스 전압은 데이터 전압 범위 내 최소 전압 및 상기 제1 트랜지스터의 문턱 전압에 기초하여 결정되는 화소.
  15. 제13 항에 있어서,
    상기 제1 트랜지스터는 상기 하부 게이트인 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되고 산화물 반도체 물질을 포함하는 반도체층, 및 상기 반도체층 상에 배치되고 상기 상부 게이트인 상부 게이트 전극을 포함하는 화소.
  16. 제13 항에 있어서,
    상기 제1 트랜지스터의 상기 하부 게이트와 상기 소스 사이의 전압은 상기 제1 스캔 신호에 의해 상기 제2 및 제3 트랜지스터가 턴-온되는 데이터 기입 구간에서 제1 레벨이고, 상기 발광 제어 신호에 의해 상기 제5 및 제6 트랜지스터, 및 상기 제8 트랜지스터가 턴-온되는 발광 구간에서 제2 레벨인 화소.
  17. 제16 항에 있어서,
    상기 제1 레벨은 상기 제2 레벨보다 낮은 화소.
  18. 제13 항에 있어서,
    상기 제1 내지 제9 트랜지스터는 n형 MOSFET인 화소.
  19. 제13 항에 있어서,
    상기 제2 내지 제9 트랜지스터 각각의 게이트는 상호 연결된 상부 게이트와 하부 게이트를 포함하는 화소.
  20. 제1 방향과 제2 방향으로 연장되는 기판; 및
    상기 기판 상에 상기 제1 방향과 상기 제2 방향으로 배열되고, 제1 항 내지 제19 항 중 어느 한 항의 화소를 포함하는 복수의 화소들을 포함하는 표시 장치.
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