KR20240010630A - 표시 장치 - Google Patents

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이기준
김연준
오민정
이성은
주진호
최종현
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Abstract

본 발명은 해상도가 개선된 표시 장치를 위하여, 제1 방향을 따라 연장되고, 상호 이격된 복수의 제1 도전 패턴들을 포함하는 제1 도전 라인; 및 상기 제1 도전 라인 상에서 상기 제1 방향을 따라 연장되고, 상호 이격되고 상기 복수의 제1 도전 패턴들을 각각 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 연결 라인을 포함하고, 평면 상에서, 상기 복수의 제1 도전 패턴들과 상기 복수의 제1 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 해상도가 개선된 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 방향을 따라 연장되고, 상호 이격된 복수의 제1 도전 패턴들을 포함하는 제1 도전 라인; 및 상기 제1 도전 라인 상에서 상기 제1 방향을 따라 연장되고, 상호 이격되고 상기 복수의 제1 도전 패턴들을 각각 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 연결 라인을 포함하고, 평면 상에서, 상기 복수의 제1 도전 패턴들과 상기 복수의 제1 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 연결 라인의 투과율은 상기 제1 도전 라인의 투과율보다 클 수 있다.
일 예에 따르면, 상기 제1 연결 라인은 투명 전도성 물질을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 방향을 따라 연장되고, 상호 이격된 복수의 제2 도전 패턴들을 포함하는 제2 도전 라인; 상기 제2 도전 라인 상에서 상기 제1 방향을 따라 연장되고, 상호 이격되고 상기 복수의 제2 도전 패턴들을 각각 연결하는 복수의 제2 연결 패턴들을 포함하는 제2 연결 라인; 및 행렬로 배치되고, 상기 제1 도전 라인을 통해 제1 전압을 전달받고 상기 제2 도전 라인을 통해 상기 제1 전압과 다른 레벨을 갖는 제2 전압을 전달받는 복수의 화소들을 더 포함하고, 평면 상에서, 상기 복수의 제2 도전 패턴들과 상기 복수의 제2 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치될 수 있다.
일 예에 따르면, 상기 복수의 화소들 각각은, 애노드 및 캐소드를 갖는 표시 요소; 상기 표시 요소로 흐르는 구동 전류를 제어하는 구동 트랜지스터; 제1 스캔 신호에 응답하여 상기 제1 전압을 상기 구동 트랜지스터의 게이트에 인가하는 제1 초기화 트랜지스터; 및 제2 스캔 신호에 응답하여 상기 제2 전압을 상기 표시 요소의 상기 애노드에 인가하는 제2 초기화 트랜지스터를 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 연결 라인을 통해 상기 제1 도전 라인과 연결되는 제3 도전 라인; 및 상기 제2 방향을 따라 연장되고, 상기 제2 연결 라인을 통해 상기 제2 도전 라인과 연결되는 제4 도전 라인을 더 포함할 수 있다.
일 예에 따르면, 상기 제1 내지 제4 도전 라인은 각각 복수로 구성되고, 상기 복수의 제1 도전 라인들과 상기 복수의 제2 도전 라인들은 상기 제2 방향을 따라 서로 교대로 배치되고, 상기 복수의 제3 도전 라인들과 상기 복수의 제4 도전 라인들은 상기 제1 방향을 따라 서로 교대로 배치될 수 있다.
일 예에 따르면, 상기 제1 내지 제4 도전 라인은 각각 복수로 구성되고, 상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들은 각각 화소 행마다 배치되고, 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들은 각각 2개의 화소 열마다 배치될 수 있다.
일 예에 따르면, 상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들 중 상기 제2 방향으로 서로 이웃하는 제1 도전 라인과 제2 도전 라인 사이의 제1 간격은 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들 중 상기 제1 방향으로 서로 이웃하는 제3 도전 라인과 제4 도전 라인 사이의 제2 간격보다 작을 수 있다.
일 예에 따르면, 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들은 서로 다른 화소 열에 배치될 수 있다.
일 예에 따르면, 상기 제1 내지 제4 도전 라인은 각각 복수로 구성되고, 상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들은 각각 2개의 화소 열마다 배치되고, 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들은 각각 화소 행마다 배치될 수 있다.
일 예에 따르면, 상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들 중 상기 제2 방향으로 서로 이웃하는 제1 도전 라인과 제2 도전 라인 사이의 제1 간격은 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들 중 상기 제1 방향으로 서로 이웃하는 제3 도전 라인과 제4 도전 라인 사이의 제2 간격보다 클 수 있다.
일 예에 따르면, 상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들은 서로 다른 화소 열에 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 길이 방향이 상기 제2 방향이고, 상기 제1 연결 라인을 통해 상기 제1 도전 라인과 연결되는 복수의 제3 도전 패턴들; 및 길이 방향이 상기 제2 방향이고, 상기 제2 연결 라인을 통해 상기 제2 도전 라인과 연결되는 복수의 제4 도전 패턴들을 더 포함하고, 상기 제3 도전 라인 및 상기 제4 도전 라인은 각각 복수로 구성되고, 상기 복수의 제3 도전 라인들은 상기 복수의 제1 연결 패턴들 중 일부인 제1-1 연결 패턴들을 통해 상기 제1 도전 라인과 연결되고, 상기 복수의 제3 도전 패턴들은 상기 복수의 제1 연결 패턴들 중 다른 일부인 제1-2 연결 패턴들을 통해 상기 제1 도전 라인과 연결되고, 상기 복수의 제4 도전 라인들은 상기 복수의 제2 연결 패턴들 중 일부인 제2-1 연결 패턴들을 통해 상기 제2 도전 라인과 연결되고, 상기 복수의 제4 도전 패턴들은 상기 복수의 제2 연결 패턴들 중 다른 일부인 제2-2 연결 패턴들을 통해 상기 제2 도전 라인과 연결될 수 있다.
일 예에 따르면, 상기 제1-1 연결 패턴들과 상기 제1-2 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되고, 상기 제2-1 연결 패턴들과 상기 제2-2 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치될 수 있다.
일 예에 따르면, 상기 복수의 제3 도전 라인들과 상기 복수의 제3 도전 패턴들은 서로 다른 화소 열에 배치되고, 상기 복수의 제4 도전 라인들과 상기 복수의 제4 도전 패턴들은 서로 다른 화소 열에 배치되고, 상기 복수의 제3 도전 라인들과 상기 복수의 제4 도전 패턴들은 동일한 화소 열에 배치되고, 상기 복수의 제4 도전 라인들과 상기 복수의 제3 도전 패턴들은 동일한 화소 열에 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 길이 방향이 상기 제1 방향인 제3 연결 패턴; 상기 제3 연결 패턴을 통해 상기 제3 도전 라인에 연결되는 제3 도전 패턴; 길이 방향이 상기 제1 방향인 제4 연결 패턴; 및 상기 제4 연결 패턴을 통해 상기 제4 도전 라인에 연결되는 제4 도전 패턴을 더 포함하고, 상기 제1 방향을 따르는 상기 복수의 제1 연결 패턴들 각각의 길이는 상기 제1 방향을 따르는 상기 제3 연결 패턴의 길이보다 크고, 상기 제1 방향을 따르는 상기 복수의 제2 연결 패턴들 각각의 길이는 상기 제1 방향을 따르는 상기 제4 연결 패턴의 길이보다 클 수 있다.
일 예에 따르면, 상기 복수의 제1 연결 패턴들과 상기 제3 연결 패턴은 서로 다른 화소 열에 배치되고, 상기 복수의 제2 연결 패턴들과 상기 제4 연결 패턴은 서로 다른 화소 열에 배치되고, 상기 복수의 제1 연결 패턴들과 상기 제4 연결 패턴은 동일한 화소 열에 배치되고, 상기 복수의 제2 연결 패턴들과 상기 제3 연결 패턴은 동일한 화소 열에 배치될 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 영역 및 상기 제1 영역에 의해 적어도 일부가 둘러싸이는 제2 영역을 포함하는 기판; 상기 제1 영역 상에 배치되는 화소 회로; 상기 제2 영역 상에 배치되고 상기 화소 회로에 전기적으로 연결되는 표시 요소; 및 상기 화소 회로를 상기 표시 요소에 연결하고, 상기 제1 연결 라인과 동일한 층에 배치되는 연결 배선을 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 기판 하부에 배치되고, 상기 제2 영역에 중첩하는 컴포넌트를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 해상도가 개선된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 화소를 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 5는 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다.
도 6은 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다.
도 7은 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다.
도 8은 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 10은 도 9의 표시 장치의 일부분을 B-B'를 따라 절취한 예시적인 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 블록도이다.
표시 장치는 전류에 의해 밝기가 달라지는 표시 요소, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 또는, 표시 장치는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)일 수 있다. 즉, 표시 장치에 구비된 표시 요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다. 이하에서는 표시 장치가 유기 발광 표시 장치인 경우를 중심으로 서술하고자 한다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 용이한 이해를 위해 도 1에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
도 1에서는 오로지 예시적인 목적으로 7개의 트랜지스터와 1개의 커패시터를 포함하는 화소(PX)를 중심으로 설명한다. 그러나, 본 발명은 이러한 특정 화소 회로를 채용한 화소(PX)에만 적용되는 것이 아니라, 다른 화소 회로, 예컨대, 2개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX) 등에도 동일하게 적용될 수 있다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 발광 제어선들(EML_1 내지 EML_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n), 제1 전압 배선(VL1), 및 제2 전압 배선(VL2)에 연결된다. 예컨대, 도 1에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제2 스캔선(SL2_i+1)에 연결될 수 있다. 제2 스캔선(SL2_i+1)은 화소(PXij)에 대하여 제3 스캔선으로 지칭될 수 있다.
다른 예에 따르면, 화소(PXij)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 발광 제어선(EML_i), 데이터선(DL_j), 전원선(PL_j), 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제2 스캔선(SL2_i+1) 중 일부의 선들에 연결될 수 있다. 예를 들면, 화소(PXij)는 제1 스캔선(SL1_i), 데이터선(DL_j), 및 전원선(PL_j)에 연결될 수 있다.
데이터선들(DL_1 내지 DL_n), 및 전원선들(PL_1 내지 PL_n)은 제2 방향(또는, 열 방향)(예를 들어, ±y 방향)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 제1 스캔선들(SL1_1 내지 SL1_m), 제2 스캔선들(SL2_1 내지 SL2_m+1), 및 발광 제어선들(EML_1 내지 EML_m)은 제1 방향(또는, 행 방향)(예를 들어, ±x 방향)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2) 각각은 제1 방향(예를 들어, ±x 방향)으로 연장되는 복수의 가로 배선들을 포함할 수 있으며, 상기 복수의 가로 배선들은 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 제1 전압 배선(VL1) 및 제2 전압 배선(VL2) 각각은 제2 방향(예를 들어, ±y 방향)으로 연장되는 복수의 세로 배선들을 포함할 수 있으며, 상기 복수의 세로 배선들은 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 상기 복수의 가로 배선들과 상기 복수의 세로 배선들은 서로 연결될 수 있으며, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 메쉬(mesh) 구조로 형성될 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_2 내지 SL2_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제2 스캔 신호(GI_i)와 제3 스캔 신호(GB_i-1)는 제2 스캔선(SL2_i)를 통해 전달되는 동일한 신호일 수 있다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i), 데이터 전압(Dm_j), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 다른 예에 따르면, 제1 구동 전압(ELVDD)은 제1 방향(예를 들어, ±x 방향)으로 연장되는 전원선들을 통해 동일 행의 화소들(PX)에게 전달될 수 있다.
제1 전압 배선(VL1)은 전압 생성부(150)로부터 출력되는 제1 초기화 전압(VINT1)을 화소들(PX)에게 전달한다. 제2 전압 배선(VL2)은 전압 생성부(150)로부터 출력되는 제2 초기화 전압(VINT2)을 화소들(PX)에게 전달한다.
화소(PXij)는 표시 요소 및 데이터 전압(Dm_j)에 기초하여 표시 요소로 흐르는 전류의 크기를 제어하는 구동 트랜지스터(Transistor)를 포함한다. 데이터 전압(Dm_j)은 데이터 구동부(130)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 표시 요소는 예컨대 유기 발광 다이오드일 수 있다. 표시 요소가 구동 트랜지스터로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다. 제2 초기화 전압(VINT2)과 제2 구동 전압(ELVSS)의 차이는 화소(PX)의 표시 요소가 발광하는데 필요한 문턱 전압보다 작을 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소(PXij)의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 턴 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 온 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 트랜지스터들은 p형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 초기화 기간에는 제2 스캔 신호(GI)와 동기화하여 제1 초기화 전압(VINT1)이 화소들(PX)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 제1 스캔 신호(GW)와 동기화하여 데이터 전압(Dm)이 화소들(PX)에 제공되고 제3 스캔 신호(GB)와 동기화하여 제2 초기화 전압(VINT2)이 화소들(PX)에 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GI_1 내지 GI_m), 및 제3 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(Dm_1 내지 Dm_n)을 수신한다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도를 도시한다.
도 2를 참조하면, 화소(PXij)는 제1 내지 제3 스캔 신호들(GW_i, GI_i, GB_i)을 각각 전달하는 제1 내지 제3 스캔선들(GWL_i, GIL_i, GBL_i), 데이터 전압(Dm_j)을 전달하는 데이터선(DL_j), 및 발광 제어 신호(EM_i)를 전달하는 발광 제어선(EML_i)에 연결된다. 화소(PXij)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL_j), 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결된다. 화소(PXij)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다. 화소(PXij)는 도 1의 화소(PXij)에 대응할 수 있다.
제1 스캔선(GWL_i)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GIL_i)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GBL_i)은 도 1의 제2 스캔선(SL2_i+1)에 대응한다.
화소(PXij)는 화소 회로(PC) 및 표시 요소(OLED)를 포함한다. 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 내지 T7) 및 저장 커패시터(Cst)를 포함할 수 있다. 표시 요소(OLED)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
저장 커패시터(Cst)는 전원선(PL_j)과 구동 트랜지스터(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 전원선(PL_j)에 연결되는 상부 전극, 및 구동 트랜지스터(T1)의 게이트에 연결되는 하부 전극을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 전원선(PL_j)에서 표시 요소(OLED)로 흐르는 전류(Id)의 크기를 제어할 수 있다. 구동 트랜지스터(T1)는 저장 커패시터(Cst)의 하부 전극에 연결되는 게이트, 제1 발광 제어 트랜지스터(T5)를 통해 전원선(PL_j)에 연결되는 소스, 제2 발광 제어 트랜지스터(T6)를 통해 표시 요소(OLED)에 연결되는 드레인을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 표시 요소(OLED)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 표시 요소(OLED)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(GW_i)에 응답하여 데이터 전압(Dm_j)을 구동 트랜지스터(T1)의 소스에 전달한다. 스캔 트랜지스터(T2)는 제1 스캔선(GWL_i)에 연결되는 게이트, 데이터선(DL_j)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
보상 트랜지스터(T3)는 제1 스캔 신호(GW_i)에 응답하여 구동 트랜지스터(T1)의 드레인과 게이트를 서로 연결한다. 보상 트랜지스터(T3)는 제1 스캔선(GWL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 구동 트랜지스터(T1)의 게이트에 연결되는 드레인을 가질 수 있다.
게이트 초기화 트랜지스터(T4)는 제2 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 구동 트랜지스터(T1)의 게이트에 인가한다. 게이트 초기화 트랜지스터(T4)는 제2 스캔선(GIL_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 제1 전압 배선(VL1)에 연결되는 드레인을 가질 수 있다.
애노드 초기화 트랜지스터(T7)는 제3 스캔 신호(GB_i)에 응답하여 제2 초기화 전압(VINT2)을 표시 요소(OLED)의 애노드에 인가한다. 애노드 초기화 트랜지스터(T7)는 제3 스캔선(GBL_i)에 연결되는 게이트, 표시 요소(OLED)의 애노드에 연결되는 소스, 및 제2 전압 배선(VL2)에 연결되는 드레인을 가질 수 있다.
제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM_i)에 응답하여 전원선(PL_j)과 구동 트랜지스터(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 트랜지스터(T5)는 발광 제어선(EML_i)에 연결되는 게이트, 전원선(PL_j)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM_i)에 응답하여 구동 트랜지스터(T1)의 드레인과 표시 요소(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 트랜지스터(T6)는 발광 제어선(EML_i)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 표시 요소(OLED)의 애노드에 연결되는 드레인을 가질 수 있다.
제2 스캔 신호(GI_i)는 이전 행의 제1 스캔 신호(GW_i-1)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(GB_i)는 제1 스캔 신호(GW_i)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(GB_i)는 다음 행의 제1 스캔 신호(GW_i+1)와 실질적으로 동기화될 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 오프되고, 구동 트랜지스터(T1)는 구동 전류(Id)의 출력을 멈추고, 표시 요소(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(GI_i)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 트랜지스터(T4)가 턴 온되며, 제1 초기화 전압(VINT1)은 구동 트랜지스터(T1)의 게이트, 즉, 저장 커패시터(Cst)의 하부 전극에 인가된다. 저장 커패시터(Cst)에는 구동 전압(ELVDD)과 제1 초기화 전압(VINT1)의 차(ELVDD-VINT1)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW_i)가 수신되는 데이터 기입 기간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm_j)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 트랜지스터(T1)의 게이트 전압은 제1 초기화 전압(VINT1)에서 상승한다. 구동 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm_j)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm_j - |Vth|)과 동일해지면, 구동 트랜지스터(T1)이 턴 오프되면서 구동 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dm_j - |Vth|)의 차(ELVDD- Dm_j + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(GB_i)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 제2 초기화 전압(VINT2)은 표시 요소(OLED)의 애노드에 인가된다. 제2 초기화 전압(VINT2)을 표시 요소(OLED)의 애노드에 인가하여 표시 요소(OLED)를 완전히 비발광시킴으로써, 표시 요소(OLED)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높고, 제2 구동 전압(ELVSS)에서 표시 요소(OLED)의 문턱 전압만큼 높은 전압 레벨보다는 낮을 수 있다. 표시 요소(OLED)는 상대적으로 큰 크기를 갖기 때문에, 상당히 큰 커패시턴스를 갖는다. 게다가, 제1 초기화 전압(VINT1)의 레벨은 너무 낮기 때문에, 다음 프레임에 표시 요소(OLED)는 상당한 지연 시간 후에 발광하기 시작한다. 그러나, 본 실시예에 따르면, 제1 초기화 전압(VINT1)의 레벨보다 높은 레벨을 갖는 제2 초기화 전압(VINT2)으로 표시 요소(OLED)의 애노드를 초기화함으로써, 다음 프레임에 표시 요소(OLED)는 빠른 시간 내에 발광하기 시작할 수 있다. 즉, 발광 지연 문제가 해소될 수 있다.
제1 스캔 신호(GW_i)와 제3 스캔 신호(GB_i)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
우선, 로우 레벨의 발광 제어 신호(EM_i)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 온되고, 구동 트랜지스터(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 트랜지스터(T1)의 소스-게이트 전압(ELVDD- Dm_j + |Vth|)에서 구동 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD-Dm_j)에 대응하는 구동 전류(Id)를 출력하고, 표시 요소(OLED)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소를 개략적으로 도시하는 단면도이다.
도 3을 참조하면, 화소(PXij)는 화소 회로(PC) 및 표시 요소(300)를 포함할 수 있다. 화소 회로(PC)는 적어도 하나의 트랜지스터(TFT) 및 저장 커패시터(Cst)를 포함할 수 있다. 적어도 하나의 트랜지스터(TFT)는 반도체층(Act) 및 게이트 전극(GE)을 포함하고, 저장 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)을 포함할 수 있다. 표시 요소(300)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다.
이하, 도 3을 참조하여 화소(PXij)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명하고자 한다.
기판(200)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(200)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(200)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(210)은 기판(200)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(200) 상에 평탄면을 제공할 수 있다. 버퍼층(210)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(200)과 버퍼층(210) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(200) 등으로부터의 불순물이 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(210) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
반도체층(Act)은 채널 영역과 상기 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(Act)은 단층 또는 다층으로 구성될 수 있다.
기판(200) 상에는 반도체층(Act)을 덮도록 제1 게이트 절연층(211) 및 제2 게이트 절연층(212)이 적층되어 배치될 수 있다. 제1 게이트 절연층(211) 및 제2 게이트 절연층(212)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 게이트 절연층(211) 상에는 반도체층(Act)과 적어도 일부 중첩되도록 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트 전극(GE)은 Mo의 단층일 수 있다.
일 실시예에 있어서, 저장 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)로 구비되며, 도 3에 도시한 바와 같이 트랜지스터(TFT)와 중첩될 수 있다. 예컨대, 트랜지스터(TFT)의 게이트 전극(GE)은 저장 커패시터(Cst)의 하부 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 저장 커패시터(Cst)는 트랜지스터(TFT)와 중첩되지 않고, 따로 존재할 수도 있다.
저장 커패시터(Cst)의 상부 전극(CE2)은 제2 게이트 절연층(212)을 사이에 두고 하부 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 제2 게이트 절연층(212)은 저장 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2 게이트 절연층(212) 상에는 저장 커패시터(Cst)의 상부 전극(CE2)을 덮도록 층간 절연층(213)이 구비될 수 있다. 층간 절연층(213)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간 절연층(213) 상부에는 제1 연결 전극(CM1)이 배치될 수 있다. 제1 연결 전극(CM1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 연결 전극(CM1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 전극(CM1)은 제1 게이트 절연층(211), 제2 게이트 절연층(212), 및 층간 절연층(213)에 형성된 콘택홀을 통해 반도체층(Act)의 소스 영역 또는 드레인 영역에 접속될 수 있다.
제1 연결 전극(CM1)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 층간 절연층(213) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
층간 절연층(213) 상에는 제1 연결 전극(CM1)을 덮도록 제1 평탄화층(214)이 구비될 수 있다. 제1 평탄화층(214)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제1 평탄화층(214)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제1 평탄화층(214) 상부에는 제2 연결 전극(CM2)이 배치될 수 있다. 제2 연결 전극(CM2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2 연결 전극(CM2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제2 연결 전극(CM2)은 제1 평탄화층(214)에 형성된 콘택홀을 통해 제1 연결 전극(CM1)에 접속될 수 있다.
제1 평탄화층(214) 상에는 제2 연결 전극(CM2)을 덮도록 제2 평탄화층(215)이 구비될 수 있다. 제2 평탄화층(215)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제2 평탄화층(215)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제2 평탄화층(215) 상부에는 제3 연결 전극(CM3)이 배치될 수 있다. 제3 연결 전극(CM3)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 제3 연결 전극(CM3)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제3 연결 전극(CM3)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제3 연결 전극(CM3)은 제2 평탄화층(215)에 형성된 콘택홀을 통해 제2 연결 전극(CM2)에 접속될 수 있다.
제2 평탄화층(215) 상에는 제3 연결 전극(CM3)을 덮도록 제3 평탄화층(216)이 구비될 수 있다. 제3 평탄화층(216)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제3 평탄화층(216)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
한편, 도 3에서는 제1 평탄화층(214), 제2 평탄화층(215), 및 제3 평탄화층(216)이 모두 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 평탄화층(214), 제2 평탄화층(215), 및 제3 평탄화층(216) 중 적어도 하나는 생략될 수 있다. 예를 들어, 제2 평탄화층(215)은 생략될 수 있다.
제3 평탄화층(216) 상에는 표시 요소(300)가 배치될 수 있다. 표시 요소(300)는 화소 전극(310), 유기 발광층을 포함하는 중간층(320), 및 대향 전극(330)을 포함할 수 있다. 표시 요소(300)는 제1 연결 전극(CM1), 제2 연결 전극(CM2), 및 제3 연결 전극(CM3)을 통해 화소 회로(PC)의 트랜지스터(TFT)와 연결될 수 있다.
화소 전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
기판(200)의 표시 영역에 있어서, 제3 평탄화층(216) 상에는 화소 정의막(217)이 배치될 수 있다. 화소 정의막(217)은 화소 전극(310)의 가장자리를 덮으며, 화소 전극(310)의 중앙부를 노출하는 개구를 구비할 수 있다. 상기 개구에 의해서 표시 요소(300)의 발광 영역이 정의될 수 있다. 화소 정의막(217)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)의 사이의 거리를 증가시킴으로써 화소 전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(217)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(320)은 화소 정의막(217)에 의해 형성된 상기 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향 전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(330)은 표시 영역에 걸쳐 배치되며, 중간층(320)과 화소 정의막(217)의 상부에 배치될 수 있다. 대향 전극(330)은 복수의 유기 발광 다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(310)들에 대응할 수 있다.
이러한 유기 발광 다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기 발광 다이오드(OLED)를 덮어 이들을 보호하도록 할 수 있다. 봉지층은 표시 영역을 덮으며 주변 영역의 적어도 일부에까지 연장될 수 있다. 이러한 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함할 수 있다. 제1 무기 봉지층 및 제2 무기 봉지층은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있다. 유기 봉지층은 폴리머(polymer) 계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기 봉지층은 아크릴레이트(acrylate)를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 4를 참조하면, 표시 장치는 화소(PX), 제1 내지 제4 도전 라인(CL1, CL2, CL3, CL4), 및 제1 및 제2 연결 라인(CNL1, CNL2)을 포함할 수 있다.
화소(PX)들은 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)을 따라 배치될 수 있다. 화소(PX)들은 행렬로 배치될 수 있다. 도 2에서 전술한 바와 같이, 각 화소(PX)는 화소 회로(PC)를 포함하므로, 화소 회로(PC)들이 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)을 따라 배치되는 것으로 이해될 수 있다. 화소 회로(PC)들이 행렬로 배치되는 것으로 이해될 수 있다.
제1 도전 라인(CL1)은 제1 방향(예를 들어, ±x 방향)을 따라 연장되고, 상호 이격된 제1 도전 패턴(CP1)들을 포함할 수 있다. 제2 도전 라인(CL2)은 제1 방향(예를 들어, ±x 방향)을 따라 연장되고, 상호 이격된 제2 도전 패턴(CP2)들을 포함할 수 있다. 제3 도전 라인(CL3)은 제2 방향(예를 들어, ±y 방향)을 따라 연장될 수 있다. 제4 도전 라인(CL4)은 제2 방향(예를 들어, ±y 방향)을 따라 연장될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1)들과 제2 도전 라인(CL2)들은 제2 방향(예를 들어, ±y 방향)을 따라 서로 교대로 배치될 수 있다. 제3 도전 라인(CL3)들과 제4 도전 라인(CL4)들은 제1 방향(예를 들어, ±x 방향)을 따라 서로 교대로 배치될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1)들과 제2 도전 라인(CL2)들은 각각 화소 행(또는, 화소 회로 행)마다 배치될 수 있다. 제3 도전 라인(CL3)들과 제4 도전 라인(CL4)들은 각각 2개의 화소 열(또는, 2개의 화소 회로 열)마다 배치될 수 있다. 제3 도전 라인(CL3)들과 제4 도전 라인(CL4)들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1)들 및 제2 도전 라인(CL2)들 중 제2 방향(예를 들어, ±y 방향)으로 서로 이웃하는 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이의 제1 간격(d1)은 제3 도전 라인(CL3)들 및 제4 도전 라인(CL4)들 중 제1 방향(예를 들어, ±x 방향)으로 서로 이웃하는 제3 도전 라인(CL3)과 제4 도전 라인(CL4) 사이의 제2 간격(d2)보다 작을 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1)과 제3 도전 라인(CL3)은 동일한 층에 배치될 수 있다. 예를 들어, 후술할 도 5에 도시된 바와 같이, 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)과 제3 도전 라인(CL3)은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 또는, 후술할 도 7에 도시된 바와 같이, 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)과 제3 도전 라인(CL3)은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 제1 도전 라인(CL1)과 제3 도전 라인(CL3)을 기준으로 설명하였으나 제2 도전 라인(CL2)과 제4 도전 라인(CL4)도 동일하게 적용될 수 있다.
다른 실시예에 있어서, 제1 도전 라인(CL1)과 제3 도전 라인(CL3)은 서로 다른 층에 배치될 수 있다. 예를 들어, 후술할 도 6에 도시된 바와 같이, 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재되고, 제3 도전 라인(CL3)은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 또는, 후술할 도 8에 도시된 바와 같이, 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재되고, 제3 도전 라인(CL3)은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제1 도전 라인(CL1)과 제3 도전 라인(CL3)을 기준으로 설명하였으나 제2 도전 라인(CL2)과 제4 도전 라인(CL4)도 동일하게 적용될 수 있다.
제1 연결 라인(CNL1)은 제1 방향(예를 들어, ±x 방향)을 따라 연장되고, 상호 이격된 제1 연결 패턴(CNP1)들을 포함할 수 있다. 제1 연결 패턴(CNP1)들은 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)들을 각각 연결할 수 있다. 제1 연결 패턴(CNP1)의 일단 및 타단은 각각 제1 콘택홀(cnt1) 및 제2 콘택홀(cnt2)을 통해 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)들에 연결될 수 있다. 평면 상에서, 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)들과 제1 연결 라인(CNL1)의 제1 연결 패턴(CNP1)들은 제1 방향(예를 들어, ±x 방향)을 따라 서로 교대로 배치될 수 있다.
제3 도전 라인(CL3)은 제1 연결 라인(CNL1)을 통해 제1 도전 라인(CL1)과 연결될 수 있다. 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)들을 연결하는 제1 연결 라인(CNL1)의 제1 연결 패턴(CNP1)(예를 들어, 제1-1 연결 패턴(CNP1-1))은 제3 콘택홀(cnt3)을 통해 제3 도전 라인(CL3)에 연결될 수 있다. 서로 연결된 제1 도전 라인(CL1)들, 제1 연결 라인(CNL1)들, 및 제3 도전 라인(CL3)들은 메쉬 구조를 구성(또는, 형성)할 수 있다.
제2 연결 라인(CNL2)은 제1 방향(예를 들어, ±x 방향)을 따라 연장되고, 상호 이격된 제2 연결 패턴(CNP2)들을 포함할 수 있다. 제2 연결 패턴(CNP2)들은 제2 도전 라인(CL2)의 제2 도전 패턴(CP2)들을 각각 연결할 수 있다. 제2 연결 패턴(CNP2)의 일단 및 타단은 각각 제7 콘택홀(cnt7) 및 제8 콘택홀(cnt8)을 통해 제2 도전 라인(CL2)의 제2 도전 패턴(CP2)들에 연결될 수 있다. 평면 상에서, 제2 도전 라인(CL2)의 제2 도전 패턴(CP2)들과 제2 연결 라인(CNL2)의 제2 연결 패턴(CNP2)들은 제1 방향(예를 들어, ±x 방향)을 따라 서로 교대로 배치될 수 있다.
제4 도전 라인(CL4)은 제2 연결 라인(CNL2)을 통해 제2 도전 라인(CL2)과 연결될 수 있다. 제2 도전 라인(CL2)의 제2 도전 패턴(CP2)들을 연결하는 제2 연결 라인(CNL2)의 제2 연결 패턴(CNP2)(예를 들어, 제2-1 연결 패턴(CNP2-1))은 제9 콘택홀(cnt9)을 통해 제4 도전 라인(CL4)에 연결될 수 있다. 서로 연결된 제2 도전 라인(CL2)들, 제2 연결 라인(CNL2)들, 및 제4 도전 라인(CL4)들은 메쉬 구조를 구성(또는, 형성)할 수 있다.
한편, 표시 장치는 제3 및 제4 도전 패턴(CP3, CP4)을 더 포함할 수 있다. 제3 도전 패턴(CP3)은 길이 방향이 제2 방향(예를 들어, ±y 방향)이고, 제1 연결 라인(CNL1)을 통해 제1 도전 라인(CL1)과 연결될 수 있다. 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)들을 연결하는 제1 연결 라인(CNL1)의 제1 연결 패턴(CNP1)(예를 들어, 제1-2 연결 패턴(CNP1-2))은 제5 콘택홀(cnt5)을 통해 제3 도전 패턴(CP3)에 연결될 수 있다. 제4 도전 패턴(CP4)은 길이 방향이 제2 방향(예를 들어, ±y 방향)이고, 제2 연결 라인(CNL2)을 통해 제2 도전 라인(CL2)과 연결될 수 있다. 제2 도전 라인(CL2)의 제2 도전 패턴(CP2)들을 연결하는 제2 연결 라인(CNL2)의 제2 연결 패턴(CNP2)(예를 들어, 제2-2 연결 패턴(CNP2-2))은 제11 콘택홀(cnt11)을 통해 제4 도전 패턴(CP4)에 연결될 수 있다.
일 실시예에 있어서, 제1 연결 패턴(CNP1)들 중 일부인 제1-1 연결 패턴(CNP1-1)들과 제1 연결 패턴(CNP1)들 중 다른 일부인 제1-2 연결 패턴(CNP1-2)들은 제1 방향(예를 들어, ±x 방향)을 따라 서로 교대로 배치될 수 있다. 제2 연결 패턴(CNP2)들 중 일부인 제2-1 연결 패턴(CNP2-1)들과 제2 연결 패턴(CNP2)들 중 다른 일부인 제2-2 연결 패턴(CNP2-2)들은 제1 방향(예를 들어, ±x 방향)을 따라 서로 교대로 배치될 수 있다.
일 실시예에 있어서, 제3 도전 패턴(CP3)들과 제4 도전 패턴(CP4)들은 각각 2개의 화소 열(또는, 2개의 화소 회로 열)마다 배치될 수 있다. 제3 도전 패턴(CP3)들과 제4 도전 패턴(CP4)들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제3 도전 라인(CL3)들과 제3 도전 패턴(CP3)들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다. 제4 도전 라인(CL4)들과 제4 도전 패턴(CP4)들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열) 배치될 수 있다. 제3 도전 라인(CL3)들과 제4 도전 패턴(CP4)들은 동일한 화소 열(또는, 동일한 화소 회로 열)에 배치될 수 있다. 제4 도전 라인(CL4)들과 제3 도전 패턴(CP3)들은 동일한 화소 열(또는, 동일한 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1)은 제1 전압(예를 들어, 도 2의 제1 초기화 전압(VINT1))을 화소(PX)들에 전달할 수 있다. 예를 들어, 일부 화소(PX)들은 제4 콘택홀(cnt4)을 통해 제1 도전 라인(CL1)에 연결된 제3 도전 라인(CL3)에 연결될 수 있고, 상기 제1 전압을 전달받을 수 있다. 다른 일부 화소(PX)들은 제6 콘택홀(cnt6)을 통해 제1 도전 라인(CL1)에 연결된 제3 도전 패턴(CP3)에 연결될 수 있고, 상기 제1 전압을 전달받을 수 있다.
일 실시예에 있어서, 제2 도전 라인(CL2)은 상기 제1 전압과 다른 레벨을 갖는 제2 전압(예를 들어, 도 2의 제2 초기화 전압(VINT2))을 화소(PX)들에 전달할 수 있다. 예를 들어, 일부 화소(PX)들은 제10 콘택홀(cnt10)을 통해 제2 도전 라인(CL2)에 연결된 제4 도전 라인(CL4)에 연결될 수 있고, 상기 제2 전압을 전달받을 수 있다. 다른 일부 화소(PX)들은 제12 콘택홀(cnt12)을 통해 제2 도전 라인(CL2)에 연결된 제4 도전 패턴(CP4)에 연결될 수 있고, 상기 제2 전압을 전달받을 수 있다.
일 실시예에 있어서, 제1 연결 라인(CNL1)의 투과율은 제1 도전 라인(CL1)의 투과율보다 클 수 있다. 예를 들어, 제1 연결 라인(CNL1)은 투명 전도성 물질을 포함할 수 있다. 제1 연결 라인(CNL1)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 라인(CNL1)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제1 도전 라인(CL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 라인(CL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 라인(CNL1)과 제1 도전 라인(CL1)을 기준으로 설명하였으나 제2 연결 라인(CNL2)과 제2 도전 라인(CL2)도 동일하게 적용될 수 있다.
일 실시예에 있어서, 제1 연결 라인(CNL1)은 제1 도전 라인(CL1) 상에 배치될 수 있다. 예를 들어, 후술할 도 5에 도시된 바와 같이, 제1 연결 라인(CNL1)의 제1 연결 패턴(CNP1)은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재되고, 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제1 연결 라인(CNL1)과 제1 도전 라인(CL1)을 기준으로 설명하였으나 제2 연결 라인(CNL2)과 제2 도전 라인(CL2)도 동일하게 적용될 수 있다.
한편, 본 발명의 일 실시예와 같이 상호 이격된 제1 도전 라인(CL1)의 제1 도전 패턴(CP1)들을 제1 도전 라인(CL1)과 다른 층에 배치된 제1 연결 라인(CNL1)의 제1 연결 패턴(CNP1)들을 통해 연결하는 경우, 제1 도전 라인(CL1)이 연속적으로 연장되어 배치될 때보다 제1 도전 라인(CL1)을 구성하는 도전층(또는, 도전 물질)이 표시 장치에서 차지하는 비율이 감소할 수 있다. 제1 도전 라인(CL1)을 구성하는 도전층(또는, 도전 물질)의 감소에 의해 표시 장치에는 화소(PX)들이 더 배치될 수 있다. 표시 장치의 해상도가 개선될 수 있다. 고해상도의 표시 장치를 구현할 수 있다.
도 5는 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다. 도 5에 있어서, 도 3과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, 제1 도전 라인(CL1, 도 4 참조)의 제1 도전 패턴(CP1)들, 및 제3 도전 라인(CL3)은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제1 연결 라인(CNL1, 도 4 참조)의 제1 연결 패턴(CNP1)은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재될 수 있다.
도 5에서는 제1 평탄화층(214)과 제3 평탄화층(216) 사이에 제2 평탄화층(215)이 개재되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 평탄화층(215)은 생략될 수 있다.
제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 패턴(CNP1)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 패턴(CNP1)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1 연결 패턴(CNP1)의 일단 및 타단은 각각 제1 콘택홀(cnt1) 및 제2 콘택홀(cnt2)을 통해 제1 도전 패턴(CP1)들에 연결될 수 있다. 제1 콘택홀(cnt1)과 제2 콘택홀(cnt2)은 제1 평탄화층(214) 및 제2 평탄화층(215)에 형성될 수 있다. 제1 연결 패턴(CNP1)(예를 들어, 도 4의 제1-1 연결 패턴(CNP1-1))은 제3 콘택홀(cnt3)을 통해 제3 도전 라인(CL3)에 연결될 수 있다. 제3 콘택홀(cnt3)은 제1 평탄화층(214) 및 제2 평탄화층(215)에 형성될 수 있다.
한편, 지금까지 제1 도전 패턴(CP1), 제1 연결 패턴(CNP1), 및 제3 도전 라인(CL3)을 기준으로 설명하였으나 제2 도전 패턴(CP2), 제2 연결 패턴(CNP2), 제4 도전 라인(CL4), 제3 도전 패턴(CP3), 및 제4 도전 패턴(CP4)도 동일하게 적용될 수 있다. 예를 들어, 제3 도전 패턴(CP3)은 제3 도전 라인(CL3)과 동일한 층에 배치될 수 있다.
도 6은 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다. 도 6에 있어서, 도 3과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 제1 도전 라인(CL1, 도 4 참조)의 제1 도전 패턴(CP1)들은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재되고, 제3 도전 라인(CL3)은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 제1 연결 라인(CNL1, 도 4 참조)의 제1 연결 패턴(CNP1)은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재될 수 있다.
제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 패턴(CNP1)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 패턴(CNP1)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1 연결 패턴(CNP1)의 일단 및 타단은 각각 제1 콘택홀(cnt1) 및 제2 콘택홀(cnt2)을 통해 제1 도전 패턴(CP1)들에 연결될 수 있다. 제1 콘택홀(cnt1)과 제2 콘택홀(cnt2)은 제1 평탄화층(214) 및 제2 평탄화층(215)에 형성될 수 있다. 제1 연결 패턴(CNP1)(예를 들어, 도 4의 제1-1 연결 패턴(CNP1-1))은 제3 콘택홀(cnt3)을 통해 제3 도전 라인(CL3)에 연결될 수 있다. 제3 콘택홀(cnt3)은 제2 평탄화층(215)에 형성될 수 있다.
한편, 지금까지 제1 도전 패턴(CP1), 제1 연결 패턴(CNP1), 및 제3 도전 라인(CL3)을 기준으로 설명하였으나 제2 도전 패턴(CP2), 제2 연결 패턴(CNP2), 제4 도전 라인(CL4), 제3 도전 패턴(CP3), 및 제4 도전 패턴(CP4)도 동일하게 적용될 수 있다. 예를 들어, 제3 도전 패턴(CP3)은 제3 도전 라인(CL3)과 동일한 층에 배치될 수 있다.
도 7은 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다. 도 7에 있어서, 도 3과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 제1 도전 라인(CL1, 도 4 참조)의 제1 도전 패턴(CP1)들, 및 제3 도전 라인(CL3)은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 제1 연결 라인(CNL1, 도 4 참조)의 제1 연결 패턴(CNP1)은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재될 수 있다.
제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 패턴(CNP1)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 패턴(CNP1)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1 연결 패턴(CNP1)의 일단 및 타단은 각각 제1 콘택홀(cnt1) 및 제2 콘택홀(cnt2)을 통해 제1 도전 패턴(CP1)들에 연결될 수 있다. 제1 콘택홀(cnt1)과 제2 콘택홀(cnt2)은 제2 평탄화층(215)에 형성될 수 있다. 제1 연결 패턴(CNP1)(예를 들어, 도 4의 제1-1 연결 패턴(CNP1-1))은 제3 콘택홀(cnt3)을 통해 제3 도전 라인(CL3)에 연결될 수 있다. 제3 콘택홀(cnt3)은 제2 평탄화층(215)에 형성될 수 있다.
한편, 지금까지 제1 도전 패턴(CP1), 제1 연결 패턴(CNP1), 및 제3 도전 라인(CL3)을 기준으로 설명하였으나 제2 도전 패턴(CP2), 제2 연결 패턴(CNP2), 제4 도전 라인(CL4), 제3 도전 패턴(CP3), 및 제4 도전 패턴(CP4)도 동일하게 적용될 수 있다. 예를 들어, 제3 도전 패턴(CP3)은 제3 도전 라인(CL3)과 동일한 층에 배치될 수 있다.
도 8은 도 4의 표시 장치의 일부분을 A-A'를 따라 절취한 예시적인 단면도이다. 도 8에 있어서, 도 3과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 8을 참조하면, 제1 도전 라인(CL1, 도 4 참조)의 제1 도전 패턴(CP1)들은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재되고, 제3 도전 라인(CL3)은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제1 연결 라인(CNL1, 도 4 참조)의 제1 연결 패턴(CNP1)은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재될 수 있다.
제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 패턴(CP1)들 및 제3 도전 라인(CL3)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 패턴(CNP1)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 패턴(CNP1)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1 연결 패턴(CNP1)의 일단 및 타단은 각각 제1 콘택홀(cnt1) 및 제2 콘택홀(cnt2)을 통해 제1 도전 패턴(CP1)들에 연결될 수 있다. 제1 콘택홀(cnt1)과 제2 콘택홀(cnt2)은 제2 평탄화층(215)에 형성될 수 있다. 제1 연결 패턴(CNP1)(예를 들어, 도 4의 제1-1 연결 패턴(CNP1-1))은 제3 콘택홀(cnt3)을 통해 제3 도전 라인(CL3)에 연결될 수 있다. 제3 콘택홀(cnt3)은 제1 평탄화층(214) 및 제2 평탄화층(215)에 형성될 수 있다.
한편, 지금까지 제1 도전 패턴(CP1), 제1 연결 패턴(CNP1), 및 제3 도전 라인(CL3)을 기준으로 설명하였으나 제2 도전 패턴(CP2), 제2 연결 패턴(CNP2), 제4 도전 라인(CL4), 제3 도전 패턴(CP3), 및 제4 도전 패턴(CP4)도 동일하게 적용될 수 있다. 예를 들어, 제3 도전 패턴(CP3)은 제3 도전 라인(CL3)과 동일한 층에 배치될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 확대 평면도이다.
도 9를 참조하면, 표시 장치는 화소(PX), 제1 내지 제4 도전 라인(CL1', CL2', CL3', CL4'), 및 제1 내지 제4 연결 라인(CNL1', CNL2', CNL3', CNL4')을 포함할 수 있다.
화소(PX)들은 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)을 따라 배치될 수 있다. 화소(PX)들은 행렬로 배치될 수 있다. 도 2에서 전술한 바와 같이, 각 화소(PX)는 화소 회로(PC)를 포함하므로, 화소 회로(PC)들이 제1 방향(예를 들어, ±x 방향) 및 제2 방향(예를 들어, ±y 방향)을 따라 배치되는 것으로 이해될 수 있다. 화소 회로(PC)들이 행렬로 배치되는 것으로 이해될 수 있다.
제1 도전 라인(CL1')은 제2 방향(예를 들어, ±y 방향)을 따라 연장되고, 상호 이격된 제1 도전 패턴(CP1')들을 포함할 수 있다. 제2 도전 라인(CL2')은 제2 방향(예를 들어, ±y 방향)을 따라 연장되고, 상호 이격된 제2 도전 패턴(CP2')들을 포함할 수 있다. 제3 도전 라인(CL3')은 제1 방향(예를 들어, ±x 방향)을 따라 연장될 수 있다. 제4 도전 라인(CL4')은 제1 방향(예를 들어, ±x 방향)을 따라 연장될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1')들과 제2 도전 라인(CL2')들은 제1 방향(예를 들어, ±x 방향)을 따라 서로 교대로 배치될 수 있다. 제3 도전 라인(CL3')들과 제4 도전 라인(CL4')들은 제2 방향(예를 들어, ±y 방향)을 따라 서로 교대로 배치될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1')들과 제2 도전 라인(CL2')들은 각각 2개의 화소 열(또는, 2개의 화소 회로 열)마다 배치될 수 있다. 제3 도전 라인(CL3')들과 제4 도전 라인(CL4')들은 각각 화소 행(또는, 화소 회로 행)마다 배치될 수 있다. 제1 도전 라인(CL1')들과 제2 도전 라인(CL2')들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1')들 및 제2 도전 라인(CL2')들 중 제1 방향(예를 들어, ±x 방향)으로 서로 이웃하는 제1 도전 라인(CL1')과 제2 도전 라인(CL2') 사이의 제1 간격(d1')은 제3 도전 라인(CL3')들 및 제4 도전 라인(CL4')들 중 제2 방향(예를 들어, ±y 방향)으로 서로 이웃하는 제3 도전 라인(CL3')과 제4 도전 라인(CL4') 사이의 제2 간격(d2')보다 작을 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1')과 제3 도전 라인(CL3')은 동일한 층에 배치될 수 있다. 예를 들어, 제1 도전 라인(CL1')과 제3 도전 라인(CL3')은 층간 절연층(213, 도 5 참조)과 제1 평탄화층(214, 도 5 참조) 사이에 개재될 수 있다. 또는, 제1 도전 라인(CL1')과 제3 도전 라인(CL3')은 제1 평탄화층(214)과 제2 평탄화층(215, 도 5 참조) 사이에 개재될 수 있다. 제1 도전 라인(CL1')과 제3 도전 라인(CL3')을 기준으로 설명하였으나 제2 도전 라인(CL2')과 제4 도전 라인(CL4')도 동일하게 적용될 수 있다.
다른 실시예에 있어서, 제1 도전 라인(CL1')과 제3 도전 라인(CL3')은 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 도전 라인(CL1')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재되고, 제3 도전 라인(CL3')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 또는, 제1 도전 라인(CL1')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재되고, 제3 도전 라인(CL3')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제1 도전 라인(CL1')과 제3 도전 라인(CL3')을 기준으로 설명하였으나 제2 도전 라인(CL2')과 제4 도전 라인(CL4')도 동일하게 적용될 수 있다.
제1 연결 라인(CNL1')은 제2 방향(예를 들어, ±y 방향)을 따라 연장되고, 상호 이격된 제1 연결 패턴(CNP1')들을 포함할 수 있다. 제1 연결 패턴(CNP1')들은 제1 도전 라인(CL1')의 제1 도전 패턴(CP1')들을 각각 연결할 수 있다. 제1 연결 패턴(CNP1')의 일단 및 타단은 각각 제1 콘택홀(cnt1') 및 제2 콘택홀(cnt2')을 통해 제1 도전 라인(CL1')의 제1 도전 패턴(CP1')들에 연결될 수 있다. 평면 상에서, 제1 도전 라인(CL1')의 제1 도전 패턴(CP1')들과 제1 연결 라인(CNL1')의 제1 연결 패턴(CNP1')들은 제2 방향(예를 들어, ±y 방향)을 따라 서로 교대로 배치될 수 있다.
제3 도전 라인(CL3')은 제1 연결 라인(CNL1')을 통해 제1 도전 라인(CL1')과 연결될 수 있다. 제1 도전 라인(CL1')의 제1 도전 패턴(CP1')들을 연결하는 제1 연결 라인(CNL1')의 제1 연결 패턴(CNP1')은 제3 콘택홀(cnt3')을 통해 제3 도전 라인(CL3')에 연결될 수 있다. 서로 연결된 제1 도전 라인(CL1')들, 제1 연결 라인(CNL1')들, 및 제3 도전 라인(CL3')들은 메쉬 구조를 구성(또는, 형성)할 수 있다.
제2 연결 라인(CNL2')은 제2 방향(예를 들어, ±y 방향)을 따라 연장되고, 상호 이격된 제2 연결 패턴(CNP2')들을 포함할 수 있다. 제2 연결 패턴(CNP2')들은 제2 도전 라인(CL2')의 제2 도전 패턴(CP2')들을 각각 연결할 수 있다. 제2 연결 패턴(CNP2')의 일단 및 타단은 각각 제5 콘택홀(cnt5') 및 제6 콘택홀(cnt6')을 통해 제2 도전 라인(CL2')의 제2 도전 패턴(CP2')들에 연결될 수 있다. 평면 상에서, 제2 도전 라인(CL2')의 제2 도전 패턴(CP2')들과 제2 연결 라인(CNL2')의 제2 연결 패턴(CNP2')들은 제2 방향(예를 들어, ±y 방향)을 따라 서로 교대로 배치될 수 있다.
제4 도전 라인(CL4')은 제2 연결 라인(CNL2')을 통해 제2 도전 라인(CL2')과 연결될 수 있다. 제2 도전 라인(CL2')의 제2 도전 패턴(CP2')들을 연결하는 제2 연결 라인(CNL2')의 제2 연결 패턴(CNP2')은 제7 콘택홀(cnt7')을 통해 제4 도전 라인(CL4')에 연결될 수 있다. 서로 연결된 제2 도전 라인(CL2')들, 제2 연결 라인(CNL2')들, 및 제4 도전 라인(CL4')들은 메쉬 구조를 구성(또는, 형성)할 수 있다.
제3 연결 라인(CNL3')은 제2 방향(예를 들어, ±y 방향)을 따라 연장되고, 상호 이격된 제3 연결 패턴(CNP3')들을 포함할 수 있다. 제4 연결 라인(CNL4')은 제2 방향(예를 들어, ±y 방향)을 따라 연장되고, 상호 이격된 제4 연결 패턴(CNP4')들을 포함할 수 있다.
한편, 표시 장치는 제3 및 제4 도전 패턴(CP3', CP4')을 더 포함할 수 있다.
제3 도전 패턴(CP3')은 제3 연결 라인(CNL3')의 제3 연결 패턴(CNP3')을 통해 제3 도전 라인(CL3')과 연결될 수 있다. 제3 연결 패턴(CNP3')의 일단은 제9 콘택홀(cnt9')을 통해 제3 도전 라인(CL3')에 연결되고, 제3 연결 패턴(CNP3')의 타단은 제10 콘택홀(cnt10')을 통해 제3 도전 패턴(CP3')에 연결될 수 있다. 평면 상에서, 제3 도전 패턴(CP3')들과 제3 연결 패턴(CNP3')들은 제2 방향(예를 들어, ±y 방향)을 따라 서로 교대로 배치될 수 있다.
제4 도전 패턴(CP4')은 제4 연결 라인(CNL4')의 제4 연결 패턴(CNP4')을 통해 제4 도전 라인(CL4')과 연결될 수 있다. 제4 연결 패턴(CNP4')의 일단은 제12 콘택홀(cnt12')을 통해 제4 도전 라인(CL4')에 연결되고, 제4 연결 패턴(CNP4')의 타단은 제13 콘택홀(cnt13')을 통해 제4 도전 패턴(CP4')에 연결될 수 있다. 평면 상에서, 제4 도전 패턴(CP4')들과 제4 연결 패턴(CNP4')들은 제2 방향(예를 들어, ±y 방향)을 따라 서로 교대로 배치될 수 있다.
일 실시예에 있어서, 제3 도전 패턴(CP3')들과 제4 도전 패턴(CP4')들은 각각 2개의 화소 열(또는, 2개의 화소 회로 열)마다 배치될 수 있다. 제3 도전 패턴(CP3')들과 제4 도전 패턴(CP4')들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1')들과 제3 도전 패턴(CP3')들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다. 제2 도전 라인(CL2')들과 제4 도전 패턴(CP4')들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열) 배치될 수 있다. 제1 도전 라인(CL1')들과 제4 도전 패턴(CP4')들은 동일한 화소 열(또는, 동일한 화소 회로 열)에 배치될 수 있다. 제2 도전 라인(CL2')들과 제3 도전 패턴(CP3')들은 동일한 화소 열(또는, 동일한 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제1 연결 패턴(CNP1')들과 제3 연결 패턴(CNP3')들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열)에 배치될 수 있다. 제2 연결 패턴(CNP2')들과 제4 연결 패턴(CNP4')들은 서로 다른 화소 열(또는, 서로 다른 화소 회로 열) 배치될 수 있다. 제1 연결 패턴(CNP1')들과 제4 연결 패턴(CNP4')들은 동일한 화소 열(또는, 동일한 화소 회로 열)에 배치될 수 있다. 제2 연결 패턴(CNP2')들과 제3 연결 패턴(CNP3')들은 동일한 화소 열(또는, 동일한 화소 회로 열)에 배치될 수 있다.
일 실시예에 있어서, 제2 방향(예를 들어, ±y 방향)을 따르는 제1 연결 패턴(CNP1')들 각각의 길이(ℓ1)는 제2 방향(예를 들어, ±y 방향)을 따르는 제3 연결 패턴(CNP3')들 각각의 길이(ℓ3)보다 클 수 있다. 제2 방향(예를 들어, ±y 방향)을 따르는 제2 연결 패턴(CNP2')들 각각의 길이(ℓ2)는 제2 방향(예를 들어, ±y 방향)을 따르는 제4 연결 패턴(CNP4')들 각각의 길이(ℓ4)보다 클 수 있다.
일 실시예에 있어서, 제1 도전 라인(CL1')은 제1 전압(예를 들어, 도 2의 제1 초기화 전압(VINT1))을 화소(PX)들에 전달할 수 있다. 예를 들어, 일부 화소(PX)들은 제4 콘택홀(cnt4')을 통해 제1 도전 라인(CL1')에 연결될 수 있고, 상기 제1 전압을 전달받을 수 있다. 다른 일부 화소(PX)들은 제11 콘택홀(cnt11')을 통해 제3 연결 패턴(CNP3')에 연결된 제3 도전 패턴(CP3')에 연결될 수 있다. 제3 연결 패턴(CNP3')은 제3 도전 라인(CL3')에 연결되고 제3 도전 라인(CL3')은 제1 도전 라인(CL1')에 연결되므로, 다른 일부 화소(PX)들은 상기 제1 전압을 전달받을 수 있다.
일 실시예에 있어서, 제2 도전 라인(CL2')은 상기 제1 전압과 다른 레벨을 갖는 제2 전압(예를 들어, 도 2의 제2 초기화 전압(VINT2))을 화소(PX)들에 전달할 수 있다. 예를 들어, 일부 화소(PX)들은 제8 콘택홀(cnt8')을 통해 제2 도전 라인(CL2')에 연결될 수 있고, 상기 제2 전압을 전달받을 수 있다. 다른 일부 화소(PX)들은 제14 콘택홀(cnt14')을 통해 제4 연결 패턴(CNP4')에 연결된 제4 도전 패턴(CP4')에 연결될 수 있다. 제4 연결 패턴(CNP4')은 제4 도전 라인(CL4')에 연결되고 제4 도전 라인(CL4')은 제2 도전 라인(CL2')에 연결되므로, 다른 일부 화소(PX)들은 상기 제2 전압을 전달받을 수 있다.
일 실시예에 있어서, 제1 연결 라인(CNL1')의 투과율은 제1 도전 라인(CL1')의 투과율보다 클 수 있다. 예를 들어, 제1 연결 라인(CNL1')은 투명 전도성 물질을 포함할 수 있다. 제1 연결 라인(CNL1')은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 라인(CNL1')은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제1 도전 라인(CL1')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 라인(CL1')은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 라인(CNL1')과 제1 도전 라인(CL1')을 기준으로 설명하였으나 제2 연결 라인(CNL2')과 제2 도전 라인(CL2'), 제3 연결 라인(CNL3'), 및 제4 연결 라인(CNL4')도 동일하게 적용될 수 있다.
일 실시예에 있어서, 제1 연결 라인(CNL1')은 제1 도전 라인(CL1') 상에 배치될 수 있다. 예를 들어, 후술할 도 10에 도시된 바와 같이, 제1 연결 라인(CNL1')의 제1 연결 패턴(CNP1')은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재되고, 제1 도전 라인(CL1')의 제1 도전 패턴(CP1')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제1 연결 라인(CNL1')과 제1 도전 라인(CL1')을 기준으로 설명하였으나 제2 연결 라인(CNL2')과 제2 도전 라인(CL2'), 제3 연결 라인(CNL3'), 및 제4 연결 라인(CNL4')도 동일하게 적용될 수 있다.
한편, 본 발명의 일 실시예와 같이 상호 이격된 제1 도전 라인(CL1')의 제1 도전 패턴(CP1')들을 제1 도전 라인(CL1')과 다른 층에 배치된 제1 연결 라인(CNL1')의 제1 연결 패턴(CNP1')들을 통해 연결하는 경우, 제1 도전 라인(CL1')이 연속적으로 연장되어 배치될 때보다 제1 도전 라인(CL1')을 구성하는 도전층(또는, 도전 물질)이 표시 장치에서 차지하는 비율이 감소할 수 있다. 제1 도전 라인(CL1')을 구성하는 도전층(또는, 도전 물질)의 감소에 의해 표시 장치에는 화소(PX)들이 더 배치될 수 있다. 표시 장치의 해상도가 개선될 수 있다. 고해상도의 표시 장치를 구현할 수 있다.
도 10은 도 9의 표시 장치의 일부분을 B-B'를 따라 절취한 예시적인 단면도이다. 도 10에 있어서, 도 3과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 10을 참조하면, 제1 도전 라인(CL1', 도 9 참조)의 제1 도전 패턴(CP1')들, 및 제3 도전 라인(CL3')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 제4 도전 라인(CL4')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 제1 연결 라인(CNL1', 도 9 참조)의 제1 연결 패턴(CNP1')은 제2 평탄화층(215)과 제3 평탄화층(216) 사이에 개재될 수 있다.
제1 도전 패턴(CP1')들, 제3 도전 라인(CL3'), 및 제4 도전 라인(CL4')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전 패턴(CP1')들, 제3 도전 라인(CL3'), 및 제4 도전 라인(CL4')은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 연결 패턴(CNP1')은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 제1 연결 패턴(CNP1')은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1 연결 패턴(CNP1')의 일단 및 타단은 각각 제1 콘택홀(cnt1') 및 제2 콘택홀(cnt2')을 통해 제1 도전 패턴(CP1')들에 연결될 수 있다. 제1 콘택홀(cnt1')과 제2 콘택홀(cnt2')은 제1 평탄화층(214) 및 제2 평탄화층(215)에 형성될 수 있다. 제1 연결 패턴(CNP1')은 제3 콘택홀(cnt3')을 통해 제3 도전 라인(CL3')에 연결될 수 있다. 제3 콘택홀(cnt3')은 제1 평탄화층(214) 및 제2 평탄화층(215)에 형성될 수 있다.
제1 도전 패턴(CP1')은 제4 콘택홀(cnt4')을 통해 트랜지스터(TFT)의 반도체층(Act)에 연결될 수 있다. 제4 콘택홀(cnt4')은 제1 게이트 절연층(211), 제2 게이트 절연층(212), 및 층간 절연층(213)에 형성될 수 있다.
한편, 도 10에서는 제1 도전 패턴(CP1')들과 제3 도전 라인(CL3')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재되고, 제4 도전 라인(CL4')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 도전 패턴(CP1')들, 제3 도전 라인(CL3'), 및 제4 도전 라인(CL4')은 동일한 층에 배치될 수 있다. 예를 들어, 제1 도전 패턴(CP1')들, 제3 도전 라인(CL3'), 및 제4 도전 라인(CL4')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 또는, 제1 도전 패턴(CP1')들, 제3 도전 라인(CL3'), 및 제4 도전 라인(CL4')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다.
또 다른 실시예로서, 제1 도전 패턴(CP1')들은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재되고, 제3 도전 라인(CL3')과 제4 도전 라인(CL4')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재될 수 있다. 또는, 제1 도전 패턴(CP1')들과 제4 도전 라인(CL4')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재되고, 제3 도전 라인(CL3')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다. 또는, 제1 도전 패턴(CP1')들과 제3 도전 라인(CL3')은 제1 평탄화층(214)과 제2 평탄화층(215) 사이에 개재되고, 제4 도전 라인(CL4')은 층간 절연층(213)과 제1 평탄화층(214) 사이에 개재될 수 있다.
지금까지 제1 도전 패턴(CP1'), 제1 연결 패턴(CNP1'), 제3 도전 라인(CL3'), 및 제4 도전 라인(CL4')을 기준으로 설명하였으나 제2 도전 패턴(CP2'), 제2 연결 패턴(CNP2'), 제3 도전 패턴(CP3'), 제4 도전 패턴(CP4'), 제3 연결 패턴(CNP3'), 및 제4 연결 패턴(CNP4')도 동일하게 적용될 수 있다. 예를 들어, 제3 도전 패턴(CP3')은 제1 도전 라인(CL1')과 동일한 층에 배치될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 11을 참조하면, 표시 장치(1)는 표시 영역(DA)과 표시 영역(DA) 외측의 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제2 영역(AR2)과, 제2 영역(AR2)을 적어도 부분적으로 둘러싸는 제1 영역(AR1)을 포함할 수 있다. 제1 영역(AR1)과 제2 영역(AR2) 각각은 개별적으로 또는 함께 이미지를 디스플레이할 수 있다. 주변 영역(PA)은 표시 요소들이 배치되지 않은 일종의 비표시 영역일 수 있다. 표시 영역(DA)은 주변 영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
제2 영역(AR2)은 컴포넌트 영역(CA)과, 컴포넌트 영역(CA)을 적어도 부분적으로 둘러싸는 중간 영역(MA)을 포함할 수 있다. 중간 영역(MA)은 컴포넌트 영역(CA)과 제1 영역(AR1) 사이에 위치할 수 있다. 도 11에서는 제2 영역(AR2)이 제1 영역(AR1)의 내측에 위치하는 것으로 도시하고 있으나, 다른 실시예로서, 제2 영역(AR2)의 일측이 연장되어 주변 영역(PA)과 접할 수도 있다.
또한, 도 11에서는 제1 영역(AR1)의 내에 하나의 제2 영역(AR2)이 위치하는 것을 도시한다. 다른 실시예로, 표시 장치(1)는 2개 이상의 제2 영역(AR2)들을 가질 수 있고, 복수의 제2 영역(AR2)들의 형상 및 크기는 서로 상이할 수 있다. 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 제2 영역(AR2)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 11에서는 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 제1 영역(AR1)의 (+y 방향) 상측 중앙에 제2 영역(AR2)이 배치된 것으로 도시하고 있으나, 제2 영역(AR2)은 사각형인 제1 영역(AR1)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
표시 장치(1)는 표시 영역(DA)에 배치된 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 표시 장치(1)는 제1 영역(AR1)에 배치된 복수의 제1 화소(PX1)들, 제2 영역(AR2)의 컴포넌트 영역(CA)에 배치된 복수의 제2 화소(PX2)들, 및 제2 영역(AR2)의 중간 영역(MA)에 배치된 복수의 제3 화소(PX3)들을 이용하여 이미지를 제공할 수 있다. 제1 화소(PX1)들, 제2 화소(PX2)들, 및 제3 화소(PX3)들 각각은 표시 요소를 구비할 수 있다. 제1 화소(PX1)들, 제2 화소(PX2)들, 및 제3 화소(PX3)들 각각은 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시 요소를 포함할 수 있다. 각 화소(PX)는 유기 발광 다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다.
제2 영역(AR2)에는 도 12를 참조하여 후술하는 것과 같이, 제2 영역(AR2)의 컴포넌트 영역(CA)에 대응하여 표시 패널의 하부에 전자 요소인 컴포넌트(30)가 배치될 수 있다. 컴포넌트(30)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상 소자를 구비할 수도 있다. 또는 컴포넌트(30)는 태양 전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(30)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(30)의 기능이 제한되는 것을 최소화하기 위해, 제2 영역(AR2)의 컴포넌트 영역(CA)은 컴포넌트(30)로부터 외부로 출력되거나 외부로부터 컴포넌트(30)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과 영역(TA)을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시 장치의 경우, 제2 영역(AR2)의 컴포넌트 영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
제2 영역(AR2)의 컴포넌트 영역(CA)에는 제2 화소(PX2)들이 배치되고, 제2 영역(AR2)의 중간 영역(MA)에는 제3 화소(PX3)들이 배치될 수 있다. 제2 화소(PX2)들 및 제3 화소(PX3)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 제2 영역(AR2)에서 표시되는 이미지는 보조 이미지로, 제1 영역(AR1)에서 표시되는 이미지에 비해서 해상도가 낮을 수 있다.
제2 영역(AR2)의 컴포넌트 영역(CA)은 빛 및 음향이 투과할 수 있는 투과 영역(TA)을 구비할 수 있고, 투과 영역(TA)에는 제2 화소(PX2)들이 배치되지 않으므로, 단위 면적 당 제2 화소(PX2)들의 개수는 단위 면적 당 제1 화소(PX1)들의 개수보다 적을 수 있다.
또한, 제2 영역(AR2)의 중간 영역(MA)은 투과 영역(TA)을 구비하지는 않으나, 중간 영역(MA) 상에 배치된 일부 화소 회로(예컨대, 도 12의 제2 화소 회로(PC2))는 컴포넌트 영역(CA) 상의 제2 화소(PX2)를 구동하기 위한 것으로, 단위 면적 당 제3 화소(PX3)들의 개수는 단위 면적 당 제1 화소(PX1)들의 개수보다 적을 수 있다.
반면, 제2 영역(AR2) 내에서는 해상도가 동일할 수 있으므로, 단위 면적 당 제2 화소(PX2)들의 개수와 단위 면적 당 제3 화소(PX3)들의 개수는 동일할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 12를 참조하면, 표시 장치(1)는 표시 패널(10), 및 표시 패널(10)과 중첩 배치된 컴포넌트(30)를 포함할 수 있다. 표시 패널(10) 상부에는 표시 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 패널(10)은 보조 이미지가 디스플레이되는 제2 영역(AR2) 및 메인 이미지가 디스플레이되는 제1 영역(AR1)를 포함할 수 있다. 제2 영역(AR2)은 컴포넌트(30)와 중첩되는 영역인 컴포넌트 영역(CA)와 컴포넌트 영역(CA)을 둘러싸는 중간 영역(MA)을 포함할 수 있다. 표시 패널(10)은 기판(1000), 기판(1000) 상의 표시층(DISL), 및 기판(1000) 하부에 배치된 보호 부재(PB)를 포함할 수 있다. 한편, 표시 패널(10)이 기판(1000)을 포함하기에, 기판(1000)에 제2 영역(AR2) 및 제1 영역(AR1)이 정의된다고 이해될 수 있다.
표시층(DISL)은 트랜지스터(TFT)를 포함하는 회로층(PCL), 제1 내지 제3 표시 요소(DE1, DE2, DE3)를 포함하는 표시 요소층, 및 봉지 기판과 같은 밀봉 부재(ENCM)를 포함할 수 있다. 기판(1000)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층들(IL, IL')이 배치될 수 있다.
기판(1000)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(1000)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시 패널(10)의 제1 영역(AR1)에는 제1 표시 요소(DE1) 및 이와 연결된 제1 화소 회로(PC1)가 배치될 수 있다. 제1 화소 회로(PC1)는 적어도 하나의 트랜지스터(TFT)을 포함하며, 제1 표시 요소(DE1)의 동작을 제어할 수 있다. 제1 화소(PX1)는 제1 표시 요소(DE1)의 발광에 의해서 구현될 수 있다.
표시 패널(10)의 컴포넌트 영역(CA)에는 제2 표시 요소(DE2)가 배치되어 제2 화소(PX2)를 구현할 수 있다. 본 실시예에서, 제2 화소 회로(PC2)는 제2 표시 요소(DE2)와 비중첩하도록 배치될 수 있다. 즉, 제2 표시 요소(DE2)를 구동하는 제2 화소 회로(PC2)는 컴포넌트 영역(CA)에 배치되지 않고, 제1 영역(AR1)와 컴포넌트 영역(CA)의 사이의 중간 영역(MA)에 배치될 수 있다.
도 12에서는 제2 화소 회로(PC2)가 중간 영역(MA)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 화소 회로(PC2)는 주변 영역(PA, 도 11 참조)에 배치될 수 있다.
제2 화소 회로(PC2)는 적어도 하나의 트랜지스터(TFT)를 포함하며, 연결 배선(TWL)에 의해서 제2 표시 요소(DE2)와 전기적으로 연결될 수 있다. 제2 화소 회로(PC2)는 제2 표시 요소(DE2)의 동작을 제어할 수 있다. 제2 화소(PX2)는 제2 표시 요소(DE2)의 발광에 의해서 구현될 수 있다.
일 실시예에 있어서, 연결 배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 연결 배선(TWL)은 투명한 전도성 산화물(transparent conducting oxide, TCO)로 구비될 수 있다. 연결 배선(TWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
일 실시예에 있어서, 연결 배선(TWL)은 전술한 도 4의 제1 연결 라인(CNL1)과 동일한 층에 배치될 수 있다. 예를 들어, 연결 배선(TWL)은 제2 평탄화층(215, 도 5 참조)과 제3 평탄화층(216, 도 5 참조) 사이에 개재될 수 있다.
컴포넌트 영역(CA) 중 제2 표시 요소(DE2)가 배치되지 않는 영역을 투과 영역(TA)으로 정의할 수 있다. 투과 영역(TA)은 컴포넌트 영역(CA)에 대응하여 배치된 컴포넌트(30)로부터 방출되는 빛/신호나 컴포넌트(30)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 컴포넌트(30)들은 서로 기능을 달리할 수 있다. 예컨대, 컴포넌트(30)들은 카메라(촬상 소자), 태양 전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
제2 화소 회로(PC2)와 제2 표시 요소(DE2)를 연결하는 연결 배선(TWL)은 투과 영역(TA)과 적어도 일부 중첩하여 배치될 수 있다. 연결 배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과 영역(TA)에 연결 배선(TWL)이 배치된다고 하더라도 투과 영역(TA)의 투과율을 확보할 수 있다. 본 실시예에서는, 컴포넌트 영역(CA)에 제2 화소 회로(PC2)가 배치되지 않으므로, 투과 영역(TA)의 면적을 확장하기에 용이하며 광 투과율이 보다 향상될 수 있다.
표시 패널(10)의 중간 영역(MA)에는 제3 표시 요소(DE3) 및 이와 연결된 제3 화소 회로(PC3)가 배치되어 제3 화소(PX3)를 구현할 수 있다. 중간 영역(MA)에 배치된 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)는 상호 인접하며 교번하여 배치될 수 있다.
한편, 도 12에 도시된 바와 같이 중간 영역(MA)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)의 하부에는 배면 금속층(bottom metal layer, BML)이 배치될 수 있다. 배면 금속층(BML)은 화소 회로들을 보호하기 위해 화소 회로들과 중첩하여 배치될 수 있다. 일 실시예로, 배면 금속층(BML)은 중간 영역(MA)에 대응한 기판(1000)과 제2 화소 회로(PC2) 및 제3 화소 회로(PC3) 사이에서, 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 중첩되도록 배치될 수 있다. 이러한 배면 금속층(BML)은 외부 광이 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)에 도달하는 것을 차단할 수 있다. 다른 실시예로, 배면 금속층(BML)은 표시 영역(DA, 도 11 참조) 전체에 대응하도록 형성되고, 컴포넌트 영역(CA)에 대응하는 하부-홀을 포함하도록 구비될 수도 있다. 다른 실시예로, 배면 금속층(BML)은 생략될 수도 있다.
기판(1000)과 표시층(DISL) 사이, 표시층(DISL) 내에 배치되는 절연층들(IL, IL') 각각은 적어도 하나의 개구를 가질 수 있다. 절연층들(IL, IL') 각각의 개구를 통해 컴포넌트(30)에서 방출되거나 컴포넌트(30)로 향하는 빛이 지나갈 수 있다. 절연층들(IL, IL') 각각의 개구는 투과 영역(TA)에 위치하며 컴포넌트(30)를 향하거나 컴포넌트(30)에서 방출된 빛의 이동을 허용할 수 있다.
표시 요소층은 밀봉 부재(ENCM)로 커버될 수 있다. 밀봉 부재(ENCM)는 봉지 기판 또는 박막 봉지층(TFEL)일 수 있다.
일 실시예에 있어서, 밀봉 부재(ENCM)는 봉지 기판일 수 있다. 봉지 기판은 표시 요소층을 사이에 두고 기판(1000)과 마주보도록 배치될 수 있다. 봉지 기판과 표시 요소층 사이에는 갭이 존재할 수 있다. 봉지 기판은 글래스를 포함할 수 있다. 기판(1000)과 봉지 기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 도 11에서 전술한 주변 영역(PA)에 배치될 수 있다. 주변 영역(PA)에 배치된 실런트는 표시 영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
다른 실시예에 있어서, 밀봉 부재(ENCM)는 박막 봉지층(TFEL)일 수 있다. 박막 봉지층(TFEL)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예컨대, 도 12에 도시된 바와 같이, 박막 봉지층(TFEL)은 제1 무기 봉지층(1310), 제2 무기 봉지층(1330), 및 이들 사이의 유기 봉지층(1320)을 포함할 수 있다.
보호 부재(PB)는 기판(1000)의 하부에 부착되어, 기판(1000)을 지지하고 보호하는 역할을 할 수 있다. 보호 부재(PB)는 제2 영역(AR2)의 컴포넌트 영역(CA)에 대응되는 개구(PB_OP)를 구비할 수 있다. 보호 부재(PB)가 개구(PB_OP)를 구비함으로써, 제2 영역(AR2)의 컴포넌트 영역(CA)의 광 투과율을 향상시킬 수 있다. 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 100: 표시 장치
10: 표시 패널
200, 1000: 기판
110: 표시부
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 제어부
150: 전압 생성부
CL1, CL2, CL3, CL4: 제1 내지 제4 도전 라인
CP1, CP2, CP3, CP4: 제1 내지 제4 도전 패턴
CNL1, CNL2: 제1 및 제2 연결 라인
CNP1, CNP2: 제1 및 제2 연결 패턴

Claims (20)

  1. 제1 방향을 따라 연장되고, 상호 이격된 복수의 제1 도전 패턴들을 포함하는 제1 도전 라인; 및
    상기 제1 도전 라인 상에서 상기 제1 방향을 따라 연장되고, 상호 이격되고 상기 복수의 제1 도전 패턴들을 각각 연결하는 복수의 제1 연결 패턴들을 포함하는 제1 연결 라인을 포함하고,
    평면 상에서, 상기 복수의 제1 도전 패턴들과 상기 복수의 제1 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 라인의 투과율은 상기 제1 도전 라인의 투과율보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 연결 라인은 투명 전도성 물질을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 방향을 따라 연장되고, 상호 이격된 복수의 제2 도전 패턴들을 포함하는 제2 도전 라인;
    상기 제2 도전 라인 상에서 상기 제1 방향을 따라 연장되고, 상호 이격되고 상기 복수의 제2 도전 패턴들을 각각 연결하는 복수의 제2 연결 패턴들을 포함하는 제2 연결 라인; 및
    행렬로 배치되고, 상기 제1 도전 라인을 통해 제1 전압을 전달받고 상기 제2 도전 라인을 통해 상기 제1 전압과 다른 레벨을 갖는 제2 전압을 전달받는 복수의 화소들을 더 포함하고,
    평면 상에서, 상기 복수의 제2 도전 패턴들과 상기 복수의 제2 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 복수의 화소들 각각은,
    애노드 및 캐소드를 갖는 표시 요소;
    상기 표시 요소로 흐르는 구동 전류를 제어하는 구동 트랜지스터;
    제1 스캔 신호에 응답하여 상기 제1 전압을 상기 구동 트랜지스터의 게이트에 인가하는 제1 초기화 트랜지스터; 및
    제2 스캔 신호에 응답하여 상기 제2 전압을 상기 표시 요소의 상기 애노드에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 연결 라인을 통해 상기 제1 도전 라인과 연결되는 제3 도전 라인; 및
    상기 제2 방향을 따라 연장되고, 상기 제2 연결 라인을 통해 상기 제2 도전 라인과 연결되는 제4 도전 라인을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제4 도전 라인은 각각 복수로 구성되고,
    상기 복수의 제1 도전 라인들과 상기 복수의 제2 도전 라인들은 상기 제2 방향을 따라 서로 교대로 배치되고,
    상기 복수의 제3 도전 라인들과 상기 복수의 제4 도전 라인들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 내지 제4 도전 라인은 각각 복수로 구성되고,
    상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들은 각각 화소 행마다 배치되고,
    상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들은 각각 2개의 화소 열마다 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들 중 상기 제2 방향으로 서로 이웃하는 제1 도전 라인과 제2 도전 라인 사이의 제1 간격은 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들 중 상기 제1 방향으로 서로 이웃하는 제3 도전 라인과 제4 도전 라인 사이의 제2 간격보다 작은 표시 장치.
  10. 제8 항에 있어서,
    상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들은 서로 다른 화소 열에 배치되는 표시 장치.
  11. 제6 항에 있어서,
    상기 제1 내지 제4 도전 라인은 각각 복수로 구성되고,
    상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들은 각각 2개의 화소 열마다 배치되고,
    상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들은 각각 화소 행마다 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들 중 상기 제2 방향으로 서로 이웃하는 제1 도전 라인과 제2 도전 라인 사이의 제1 간격은 상기 복수의 제3 도전 라인들 및 상기 복수의 제4 도전 라인들 중 상기 제1 방향으로 서로 이웃하는 제3 도전 라인과 제4 도전 라인 사이의 제2 간격보다 큰 표시 장치.
  13. 제11 항에 있어서,
    상기 복수의 제1 도전 라인들 및 상기 복수의 제2 도전 라인들은 서로 다른 화소 열에 배치되는 표시 장치.
  14. 제6 항에 있어서,
    길이 방향이 상기 제2 방향이고, 상기 제1 연결 라인을 통해 상기 제1 도전 라인과 연결되는 복수의 제3 도전 패턴들; 및
    길이 방향이 상기 제2 방향이고, 상기 제2 연결 라인을 통해 상기 제2 도전 라인과 연결되는 복수의 제4 도전 패턴들을 더 포함하고,
    상기 제3 도전 라인 및 상기 제4 도전 라인은 각각 복수로 구성되고,
    상기 복수의 제3 도전 라인들은 상기 복수의 제1 연결 패턴들 중 일부인 제1-1 연결 패턴들을 통해 상기 제1 도전 라인과 연결되고,
    상기 복수의 제3 도전 패턴들은 상기 복수의 제1 연결 패턴들 중 다른 일부인 제1-2 연결 패턴들을 통해 상기 제1 도전 라인과 연결되고,
    상기 복수의 제4 도전 라인들은 상기 복수의 제2 연결 패턴들 중 일부인 제2-1 연결 패턴들을 통해 상기 제2 도전 라인과 연결되고,
    상기 복수의 제4 도전 패턴들은 상기 복수의 제2 연결 패턴들 중 다른 일부인 제2-2 연결 패턴들을 통해 상기 제2 도전 라인과 연결되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1-1 연결 패턴들과 상기 제1-2 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되고,
    상기 제2-1 연결 패턴들과 상기 제2-2 연결 패턴들은 상기 제1 방향을 따라 서로 교대로 배치되는 표시 장치.
  16. 제14 항에 있어서,
    상기 복수의 제3 도전 라인들과 상기 복수의 제3 도전 패턴들은 서로 다른 화소 열에 배치되고,
    상기 복수의 제4 도전 라인들과 상기 복수의 제4 도전 패턴들은 서로 다른 화소 열에 배치되고,
    상기 복수의 제3 도전 라인들과 상기 복수의 제4 도전 패턴들은 동일한 화소 열에 배치되고,
    상기 복수의 제4 도전 라인들과 상기 복수의 제3 도전 패턴들은 동일한 화소 열에 배치되는 표시 장치.
  17. 제6 항에 있어서,
    길이 방향이 상기 제1 방향인 제3 연결 패턴;
    상기 제3 연결 패턴을 통해 상기 제3 도전 라인에 연결되는 제3 도전 패턴;
    길이 방향이 상기 제1 방향인 제4 연결 패턴; 및
    상기 제4 연결 패턴을 통해 상기 제4 도전 라인에 연결되는 제4 도전 패턴을 더 포함하고,
    상기 제1 방향을 따르는 상기 복수의 제1 연결 패턴들 각각의 길이는 상기 제1 방향을 따르는 상기 제3 연결 패턴의 길이보다 크고,
    상기 제1 방향을 따르는 상기 복수의 제2 연결 패턴들 각각의 길이는 상기 제1 방향을 따르는 상기 제4 연결 패턴의 길이보다 큰 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 제1 연결 패턴들과 상기 제3 연결 패턴은 서로 다른 화소 열에 배치되고,
    상기 복수의 제2 연결 패턴들과 상기 제4 연결 패턴은 서로 다른 화소 열에 배치되고,
    상기 복수의 제1 연결 패턴들과 상기 제4 연결 패턴은 동일한 화소 열에 배치되고,
    상기 복수의 제2 연결 패턴들과 상기 제3 연결 패턴은 동일한 화소 열에 배치되는 표시 장치.
  19. 제1 항에 있어서,
    제1 영역 및 상기 제1 영역에 의해 적어도 일부가 둘러싸이는 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 배치되는 화소 회로;
    상기 제2 영역 상에 배치되고 상기 화소 회로에 전기적으로 연결되는 표시 요소; 및
    상기 화소 회로를 상기 표시 요소에 연결하고, 상기 제1 연결 라인과 동일한 층에 배치되는 연결 배선을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 기판 하부에 배치되고, 상기 제2 영역에 중첩하는 컴포넌트를 더 포함하는 표시 장치.
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