KR20240007849A - 박막트랜지스터, 유기 발광 표시 패널 및 그의 제조 방법 - Google Patents

박막트랜지스터, 유기 발광 표시 패널 및 그의 제조 방법 Download PDF

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Abstract

본 발명에 따른 유기 발광 표시 패널은, 픽셀 회로 영역의 기판상에 차광층이 배치되고, 상기 차광층을 커버하도록 상기 기판상에 버퍼층이 배치되며, 상기 픽셀 회로 영역의 상기 버퍼층상에 액티브층이 배치될 수 있다. 그리고 상기 액티브층을 커버하고 발광 영역의 상기 버피층을 노출하며 다수개의 콘택 홀을 구비한 게이트 절연층이 상기 버퍼층상에 배치되고, 상기 발광 영역의 상기 버퍼층상에 칼라 필터층이 배치되고, 상기 픽셀 회로 영역의 상기 게이트 절연층상에 상기 액티브층에 중첩되도록 게이트 전극이 배치되며, 발광 영역의 칼라 필터층상에 발광 소자의 애노드 전극이 배치될 수 있다. 여기서, 상기 게이트 전극은 상기 발광 소자의 애노드 전극 물질과 금속층이 적층된 구조를 기질 수 있다.

Description

박막트랜지스터, 유기 발광 표시 패널 및 그의 제조 방법{Thin Film Transistor, Organic Light Emitting Display Panel and Method for manufacturing the same}
본 발명은 박막 트랜지스터, 유기 발광 표시 패널 및 그의 제조 방법에 관한 것으로, 특히 공정 마스크 수를 줄일 수 있는 유기 발광 표시 패널 및 그의 제조 방법에 관한 것이다.
정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합으로 발광층을 발광시키는 자발광 소자인 유기 발광 다이오드를 이용하므로 빠른 응답속도를 가짐과 동시에 휘도가 높고 구동 전압이 낮으며 초박막화가 가능할 뿐만 아니라 자유로운 형상으로 구현이 가능하여 차세대 디스플레이로 각광받고 있다.
본 발명은 공정 마스크 수를 줄일 수 있는 박막 트랜지스터, 유기 발광 표시 패널 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터는 발광 소자의 애노드 전극 물질과 금속층이 적층된 구조의 게이트 전극을 가질 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 유기 발광 표시 패널은 픽셀 회로 영역의 기판상에 차광층이 배치되고, 상기 차광층을 커버하도록 상기 기판상에 버퍼층이 배치되며, 상기 픽셀 회로 영역의 상기 버퍼층상에 액티브층이 배치될 수 있다. 그리고 상기 액티브층을 커버하고 발광 영역의 상기 버피층을 노출하며 다수개의 콘택 홀을 구비한 게이트 절연층이 상기 버퍼층상에 배치되고, 상기 발광 영역의 상기 버퍼층상에 칼라 필터층이 배치되고, 상기 픽셀 회로 영역의 상기 게이트 절연층상에 상기 액티브층에 중첩되도록 게이트 전극이 배치되며, 발광 영역의 칼라 필터층상에 발광 소자의 애노드 전극이 배치될 수 있다. 여기서, 상기 게이트 전극은 상기 발광 소자의 애노드 전극 물질과 금속층이 적층된 구조를 기질 수 있다.
상기 기판상에 상기 차광층과 동일 물질로 데이터 라인과 정전압 공급 라인이 더 배치되고, 상기 게이트 절연층상에 상기 데이터 라인 및 상기 정전압 공급 라인에 수직한 방향으로 스캔 라인이 더 배치될 수 있다.
상기 스캔 라인과 상기 데이터 라인 및 상기 정전압 공급 라인이 교차하는 부분의 상기 게이트 절연층상에 오버 코트층이 더 배치될 수 있다.
상기 다수의 콘택 홀은, 상기 정전압 공급 라인 및 그에 인접한 상기 액티브층이 노출되는 제1 콘택 홀과, 상기 커패시터 영역으로 연장되는 제1 스위치 소자의 상기 액티브층의 끝단이 노출되어 상기 게이트 전극이 연결되는 제2 콘택 홀과, 구동 소자의 상기 액티브층의 소정 부분이 노출되는 제3 콘택 홀과, 제2 스위치 소자의 액티브층이 노출되는 제4 콘택 홀과, 상기 데이터 라인과 그에 인접한 제1 스위치 소자의 상기 액티브층의 끝단이 노출되는 제5 콘택 홀을 구비할 수 있다.
상기 제1 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 정전압 공급 라인과 상기 액티브층이 전기적으로 연결되고, 상기 제5 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 데이터 라인과 상기 액티브층이 전기적으로 연결될 수 있다.
상기 액티브층은 반도체층과 금속층이 적층되는 구조로 형성되고, 상기 게이트 전극과 중첩되는 영역의 상기 액티브층은 반도체층만 배치될 수 있다.
백색 화소 영역의 상기 발광 영역의 상기 버퍼층상에 오버 코트층이 더 배치될 수 있다.
상기 차광층과 상기 버퍼층상의 상기 액티브층과 상기 게이트 절연층상의 상기 게이트 전극층이 차례로 적층되어 스토리지 커패시터를 구성할 수 있다.
상기 액티브층은 다수의 박막 트랜지스터 및 커패시터 및 신호 라인들 간을 전기적으로 연결하는 연결 라인으로 이용될 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 유기 발광 표시 패널의 제조 방법은, 박막 트랜지스터 영역 및 커패시터 영역의 기판상에 차광층 및 커패시터의 하부 전극을 형성하고, 상기 차광층 및 커패시터의 하부 전극을 포함한 기판 전면에 버퍼층을 형성하며, 상기 버퍼층 상의 상기 박막 트랜지스터 영역 및 상기 커패시터 영역에 액티브층을 형성할 수 있다. 그리고, 상기 액티브층이 형성된 상기 버퍼층상에 다수개의 콘택 홀을 갖고 상기 발광 영역의 상기 버피층을 노출시키는 게이트 절연층을 형성하고, 상기 발광 영역의 상기 버퍼층상에 칼라 필터층을 형성하며, 박막트랜지스터 영역의 상기 게이트 절연층 상에 상기 액티브층과 중첩되도록 게이트 전극 및 스캔 라인을 형성하고, 동시에 상기 발광 영역의 칼라 필터층상에 발광 소자의 애노드 전극을 형성할 수 있다. 이어서 상기 발광소자의 애노드 전극이 노출되도록 각 서브 픽셀의 경계부에 뱅크층을 형성할 수 있다.
상기 액티브층을 형성하는 단계는, 상기 버퍼층 전면에 반도체층, 금속층 및 감광막을 차례로 증착하고, 상기 액티브층이 형성될 부분은 차광 영역을 갖고, 박막 트랜지스터 영역의 각 소자의 채널에 해당되는 부분은 반투과 영역을 갖고 나머지 부분은 투과 영역을 갖는 하프톤 마스크를 이용하여 상기 감광막을 노광 및 현상하여 1차 감광막 패턴을 형성한다. 상기 1차 감광막 패턴을 마스크로 이용하여 노출된 상기 반도체층 및 상기 금속층을 제거하고, 상기 1차 감광막 패턴을 애싱하여 상기 반투과 영역에 해당되는 상기 1차 감광막 패턴을 제거하여 2차 감광막 패턴을 형성한다. 그리고 상기 2차 감광막 패턴을 마스크로 이용하여 노출된 상기 금속층만 제거하여, 상기 박막 트랜지스터 영역에 각 소자의 채널 영역을 형성할 수 있다.
상기 게이트 전극과 상기 발광 소자의 애노드 전극을 형성하는 단계는, 상기 게이트 절연층 전면에 발광소자의 애노드 전극 물질, 금속층 및 감광막을 차례로 증착하고, 상기 스캔 라인과, 각 소자의 게이트 전극 영역과, 커패시터 영역과, 다수의 콘택 홀 영역에 해당되는 부분은 차광 영역을 구비하고, 상기 발광 영역에 해당되는 부분에 반투과 영역을 구비하고, 나머지 영역은 투과 영역을 구비한 하프톤 마스크를 이용하여 상기 감광막을 노광 및 현상하여 1차 감광막 패턴을 형성한다. 상기 1차 감광막 패턴을 마스크로 이용하여 노출된 상기 발광소자의 애노드 전극 물질 및 상기 금속층을 제거한다. 상기 1차 감광막 패턴을 애싱하여 상기 반투과 영역에 해당되는 상기 1차 감광막 패턴을 제거하여 2차 감광막 패턴을 형성한다. 그리고, 상기 2차 감광막 패턴을 마스크로 이용하여 노출된 상기 금속층만 제거하여 상기 발광 영역에 상기 발광소자의 애노드 전극을 형성할 수 있다.
본 발명에 따른 박막 트랜지스터, 유기 발광 표시 패널 및 그의 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 발광소자(OLED)의 애노드 전극 물질과 금속층을 차례로 증착한 후, 하프톤 마스크를 이용하여 각 트랜지스터의 게이트 전극과 발광소자의 애노드 전극을 형성하므로, 종래에 비하여 마스크 공정을 줄일 수 있다.
둘째, 상기와 같이 마스크 공정이 줄어들게 되므로 원가가 절감된다.
셋째, 게이트 배선의 분지 구조를 삭제할 수 있으므로, 개구율이 증가된다.
넷째, 데이터 라인 및 정전압 라인과 게이트 라인이 교차하는 부분에 오버 코팅층을 배치하므로, 데이터 라인 및 정전압 라인과 게이트 라인의 쇼트를 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치를 보여 주는 블록도
도 2는 본 발명의 유기 발광 표시 패널(100)의 일 서브 픽셀의 회로적 구성도
도 3은 본 발명에 따른 유기 발광 표시 패널의 서브 픽셀의 레이 아웃도
도 4는 본 발명의 실시예에 따른 도 3의 A-A' 선상의 유기 발광 표시 패널의 단면도
도 5는 본 발명의 실시예에 따른 도 3의 B-B' 선상의 유기 발광 표시 패널의 단면도
도 6은 본 발명의 실시예에 따른 도 3의 C-C' 선상의 유기 발광 표시 패널의 단면도
도 7은 본 발명의 실시예에 따른 도 3의 D-D' 선상의 유기 발광 표시 패널의 단면도
도 8a 내지 도 8e는 본 발명의 제1 실시예에 따른 유기 발광 표시 패널의 공정 단면도
도 9a 내지 9d는 본 발명의 실시에에 따른 하프톤 마스크를 이용하여 발광소자의 애노드 전극과 각 박막 트랜지스터의 게이트 전극을 패터닝하는 공정 단면도
이하, 상기와 같은 특징을 갖는 본 발명의 바람직한 실시예에 따른 유기 발광 표시 패널을 첨부 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치를 보여 주는 블록도이다.
본 명세서의 실시예에 따른 유기 발광 표시 장치는 유기 발광 표시 패널(100)과, 표시 패널 구동 회로를 포함한다.
표시 패널(100)은 입력 영상의 데이터를 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)의 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 전계 발광 표시 장치의 경우에 발광 소자, 다수의 TFT들, 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다.
표시 패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시 패널(100)을 구동하는 구동 회로는 데이터 구동 회로(110)와 게이트 구동 회로(120)를 구비한다. 표시 패널 구동 회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 데이터를 표시 패널(100)의 픽셀들에 기입한다.
데이터 구동 회로(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터인 디지털 데이터(V-DATA)를 감마 보상 전압으로 변환하여 데이터 신호를 출력한다. 데이터 구동 회로(110)는 데이터 신호의 전압(이하, “데이터 전압”)을 데이터 라인들(DL)에 공급한다. 데이터 구동 회로(110)는 디지털 데이터(VDATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라함)를 이용하여 데이터 전압을 출력한다.
게이트 구동 회로(120)는 표시 패널(100)의 액티브 영역(AA)에 배치되는 픽셀 어레이와 함께 표시 패널(100)의 기판 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다.
GIP 회로는 액티브 영역(AA) 밖의 표시 패널(100)의 베젤(Bezel) 영역에 배치될 수 있다. GIP 회로는 표시 패널(100)의 액티브 영역(AA) 내에 배치될 수 있다.
게이트 구동 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호(스캔 펄스)를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택한다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동 회로(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 게이트 구동 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
도 2는 본 발명의 유기 발광 표시 패널(100)의 일 서브 픽셀의 회로적 구성도이다.
서브 픽셀은, 도 2의 예와 같이, 발광 소자(OLED)와, 발광 소자(OLED)를 독립적으로 구동할 수 있는 픽셀 회로를 포함할 수 있다. 픽셀 회로는 구동 소자(DT), 제1 및 제2 스위치 소자(M1, M2), 및 커패시터(Cst)를 포함할 수 있다.
발광 소자(OLED)는 데이터 전압(Vdata)에 따라 변하는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류로 발광된다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제2 노드(n2)를 통해 구동 소자(DT)에 연결되고, 발광 소자(OLED)의 캐소드는 저전위 전원 전압(ELVSS)이 인가되는 ELVSS 전극에 연결된다.
제1 스위치 소자(M1)는 스캔 신호(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(102)을 제1 노드(n1)에 연결하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다.
제2 스위치 소자(M2)는 스캔 신호(SCAN)에 따라 턴-온되어 기준 전압(Vref)을 제2 노드(n2)에 공급한다.
구동 소자(DT)는 제1 노드(n1)에 전압에 따라 턴-온되어 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급하여 발광 소자(OLED)를 구동한다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 1 프레임간 유지한다.
최근에는, 유기 발광 표시 패널의 각 서브 화소의 발광층을 잉크젯 프린팅(inkjet printing) 방식으로 제조하는 방법과, 발광 소자의 발광 특성을 향상시키기 위하여, 각 발광 소자가 적어도 2개의 발광층을 구비한 다중 스택 구조를 구현하고 있다.
도 3은 본 발명에 따른 유기 발광 표시 패널의 일 서브 픽셀의 레이 아웃도이다.
도 1 내지 도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 유기 발광 표시 패널은 다수의 서브 픽셀들(101)을 구비하고, 각 서브 픽셀(101)은 발광소자(OLED)와, 발광 소자(OLED)를 독립적으로 구동할 수 있는 픽셀 회로를 포함할 수 있다.
도 3에서는 구동 소자(DT), 제1 및 제2 스위치 소자(M1, M2), 및 커패시터(Cst)를 포함하는 픽셀 회로의 레이 아웃을 도시하였다.
픽셀 회로는, 도 2에서 설명한 바와 같이, 구동 소자(DT)와, 제1 및 제2 스위치 소자(M1, M2)와, 커패시터(Cst)를 포함할 수 있다.
도 3에 도시한 바와 같이, 데이터 라인(DATA)과 정전압 공급 라인(ELVDD)가 서로 평행하게 수직 방향으로 배치되고, 스캔 라인(SCAN)이 데이터 라인(DATA)과 정전압 공급 라인(ELVDD)에 수직하게 수평 "?향으?* 배치된다.
제1 스위치 소자(M1)는 스캔 라인(SCAN)에 게이트 전극이 연결되고 (스캔 라인과 게이트 전극이 일체로 형성됨), 제1 전극이 데이터 라인(DATA)에 연결되며, 제2 전극이 제1 노드(n1)에 연결된다. 따라서, 제1 스위치 소자(M1)는 스캔 라인(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(DATA)을 제1 노드(n1)에 연결하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다.
제2 스위치 소자(M2)는 스캔 라인(SCAN)에 게이트 전극이 연결되고 (스캔 라인과 게이트 전극이 일체로 형성됨), 제1 전극이 기준 전압 라인(REF)에 연결되고, 제2 전극이 제2 노드(n2)에 연결된다. 따라서, 제2 스위치 소자(M2)는 스캔 신호(SCAN)에 따라 턴-온되어 기준 라인(REF)의 기준 전압(Vref)을 제2 노드(n2)에 공급한다.
구동 소자(DT)는 제1 노드(n1)에 게이트 전극이 연결되고, 제1 전극이 전원 전압 공급 라인(ELVDD)에 연결되며, 제2 전극이 발광 소자의 제1 전극(애노드 전극)에 연결된다. 따라서, 구동 소자(DT)는 제1 노드(n1)의 전압에 따라 턴-온되어 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급하여 발광 소자(OLED)를 구동한다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 1 프레임간 유지한다.
도 3에 도시한 바와 같이, 제1 및 제2 스위치 소자(M1, M2) 및 구동 소자(DT)의 게이트 전극들은 발광소자(OLED)의 애노드 전극 물질과 게이트 전극용 금속 물질이 적층되는 구조를 갖는다. 또한, 발광 영역에는 칼라 필터층(C/F)이 적층된 구조를 갖는다.
보다 구체적인 단면 구조를 설명하면 다음과 같다.
도 4는 도 3의 A-A' 선상의 본 발명의 실시예에 따른 유기 발광 표시 패널의 단면도이다.
도 5는 도 3의 B-B' 선상의 본 발명의 실시예에 따른 유기 발광 표시 패널의 단면도이다.
도 6은 도 3의 C-C' 선상의 본 발명의 실시예에 따른 유기 발광 표시 패널의 단면도이다.
도 7은 도 3의 D-D' 선상의 본 발명의 실시예에 따른 유기 발광 표시 패널의 단면도이다.
도 3 내지 도 7에 도시한 바와 같이, 본 발명의 실시예에 따른 유기 발광 표시 패널은, 픽셀 회로 영역의 기판(10)상에 구동 소자(DT), 제1 및 제2 스위치 소자(M1, M2), 및 커패시터(Cst)가 배치되고, 발광 영역에는 칼라 필터층(C/F)이 배치된다.
기판(10)은 절연 물질로 이루어질 수 있다. 예를 들어, 기판(10)은 유리, 폴리이미드(PI) 등과 같은 플라스틱 물질로 이루어질 수 있다.
구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)를 포함하는 박막트랜지스터와 커패시터(Cst)가 배치되는 픽셀 회로 영역의 기판(10) 상에는 차광층(20)이 형성된다. 차광층(20)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 차광층(20)과 동일 물질로 데이터 라인(DATA)과 정전압 공급 라인(ELVDD)이 형성될 수 있다.
상기 차광층(20)을 포함한 기판(10) 전면에 버퍼층(30)이 배치된다. 버퍼층(30)은 버퍼층(30) 상에 형성되는 층들과 기판(10) 간의 접착력을 향상시키고, 기판(10)으로부터 유출되는 알칼리 성분 등을 차단한다. 버퍼층(30)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 다만, 버퍼층(30)은 필수적인 구성요소는 아니며, 기판(10)의 종류 및 물질과, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
버퍼층(30) 상에 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)를 포함하는 박막트랜지스터의 소오스 및 드레인 영역은 반도체층(41)과 금속층(45)이 적층되는 구조의 액티브층(40)이 배치된다. 반면, 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)를 포함하는 박막트랜지스터의 채널 영역은 반도체층(41)만 배치된다.
반도체층(41)은 비정실 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 산화물(oxide) 반도체 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
반도체층(41) 및 금속층(45)이 적층되는 구조의 액티브층(40)는, 도 2에서 설명한 바와 같이, 구동 소자(DT)와, 제1 및 제2 스위치 소자(M1, M2)와 커패시터(Cst) 들 간을 전기적으로 연결하는 연결 라인으로 이용될 수 있다.
또한, 반도체층(41) 및 금속층(45)이 적층되는 구조의 액티브층(40)는, 커패시터(Cst) 영역으로 연장되어 커패시터(Cst) 의 제1 전극으로 이용된다. 즉, 제1 스위치 소자(M1)의 제2 전극(소오스 또는 드레인 영역)의 반도체층(41)과 금속층(45)이 적층되는 구조의 액티브층(40)는 커패시터(Cst) 영역으로 연장되어 커패시터(Cst) 영역에 형성된 차광층(20)과 중첩되고, 그 끝단은 구동 소자(DT)의 게이트 전극에 연결된다. 즉, 액티브층(40)과 차광층(20)이 중첩되어 제1 커패시터를 구성성한다.
반도체층(41) 및 금속층(45)이 적층된 구조의 액티브층(40)을 포함한 버퍼층(30) 상에 게이트 절연층(42)이 배치된다.
게이트 절연층(42)은 반도체층(41) 및 금속층(45)이 적층된 구조의 액티브층(40)과 박막트랜지스터의 채널 영역의 반도체층(41)과 각 박막트랜지스터(구동 소자(DT) 및 제1 및 제2 스위치 소자(M1, M2))의 게이트 전극 사이를 절연시킨다. 또한, 커패시터(Cst) 의 제1 전극과 제2 전극 사이를 절연시킨다.
게이트 절연층(42)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(42)에는 차광층(20), 데이터 라인(DATA), 정전압 공급 라인(ELVDD) 또는 반도체층(41) 및 금속층(45)이 적층된 구조의 액티브층(40)이 노출되도록 다수개의 콘택 홀(CT1-CT5)이 형성된다.
즉, 정전압 공급 라인(ELVDD)의 일부와 정전압 공급 라인(ELVDD)에 인접한 구동 소자(DT)의 액티브층(40)의 일부가 노출되도록 제1 콘택 홀(CT1)이 형성된다.
커패시터(Cst) 영역으로 연장되는 제1 스위치 소자(M1)의 액티브층(40)의 끝단이 노출되도록 제2 콘택 홀(CT2)이 형성된다.
구동 소자(DT)의 액티브층(40)의 소정 부분이 노출되도록 제3 콘택 홀(CT3)이 형성된다.
제2 스위치 소자(M2)의 액티브층(40)의 일부와 커패시터(Cst) 영역에 배치되는 차광층(20)의 일부가 노출되도록 제4 콘택 홀(CT4)이 형성된다.
데이터 라인(DATA)의 일부와 데이터 라인(DATA)에 인접한 제1 스위치 소자(M1)의 액티브층(40)의 끝단이 노출되도록 제5 콘택 홀(CT5)이 형성된다.
또한, 각 서브 픽셀의 발광 영역에 해당되는 부분의 게이트 절연층(42)이 제거된다.
각 서브 픽셀의 발광 영역의 게이트 절연층(42)이 제거된 부분의 버퍼층(30)상에 칼라 필터층(70)이 형성된다. 칼라 필터층(70)은, 적색 서브 픽셀의 해당 영역에 적색 칼라 필터층, 녹색 서브 픽셀의 해당 영역에 녹색 칼라 필터층, 청색 서브 픽셀의 해당 영역에 챙색 칼라 필터층을 포함할 수 있다.
도 3에 도시한 바와 같이, 정전압 공급 라인(ELVDD) 및 데이터 라인(DATA)과 스캔 라인(SCAN)이 교차되는 영역의 게이트 절연층(42) 상에 오버 코트층(OC, 50)이 형성된다.
도면에는 도시되지 않았지만, 단위 픽셀이 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀로 구성될 경우, 백색 서브 픽셀에 발광 영역에 오버 코트층이 더 형성될 수 있다.
한편, 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)가 형성되는 영역의 게이트 절연층(42) 상에, 반도체층(41)에 중첩되도록, 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 게이트 전극이 형성된다. 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 게이트 전극은 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조로 형성된다.
또한, 커패시터(Cst) 영역의 게이트 절연층(42) 상에 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조가 상기 액티브층(40)과 중첩되도록 배치되어 제2 커패시터를 구성한다.
즉, 커패시터(Cst) 영역에 형성되는 반도체층(41) 및 금속층(45)이 적층되는 구조의 액티브층(40)이 커패시터(Cst)의 제1 전극이 되고, 커패시터(Cst) 영역에 형성되는 차광층(20)과 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조가 커패시터(Cst)의 제2 전극이 된다.
이 때, 제 2 콘택 홀(CT2)을 통해 구동 소자(DT)의 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층된 구조의 게이트 전극과 제1 스위치 소자(M1)의 액티브층(40)이 전기적으로 연결된다. 제 3 콘택 홀(CT3)을 통해 구동 소자(DT)의 액티브층(40)과 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조가 전기적으로 연결된다.
제 4 콘택 홀(CT4)을 통해, 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조에 의해 제2 스위치 소자(M2)의 액티브층(40)과 차광층(20)이 전기적으로 서로 연결된다.
한편, 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조가 제1 콘택 홀(CT1) 부분과 제5 콘택 홀(CT5) 부분에 형성된다. 따라서, 제1 콘택 홀(CT1)에 형성되는 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조에 의해 정전압 공급 라인(ELVDD)과 구동 소자의 액티브층(40)이 전기적으로 연결되도록 하고, 제5 콘택 홀(CT5)에 형성되는 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44)이 적층되는 구조에 의해 데이터 라인(DATA)과 제1 스위치 소자(M1)의 액티브층(40)의 끝단이 전기적으로 서로 연결된다.
한편, 제 3 콘택 홀(CT3) 및 제 4 콘택 홀(CT4)을 통해 커패시터(Cst)에 전기적으로 연결된 발광소자(OLED)의 애노드 전극 물질(43)과 게이트 전극용 금속 물질(44) 중 발광소자(OLED)의 애노드 전극 물질(43)만 발광 영역으로 연장되어 칼라 필터층(70)에 중첩된다. 즉, 발광 영역으로 연장되는 발광소자(OLED)의 애노드 전극 물질(43)이 발광소자(OLED)의 제1 전극(애노드 전극)으로 이용된다.
상기 금속층(45) 및 게이트 전극용 금속 물질(44)은 도전성 금속, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
발광소자(OLED)의 애노드 전극 물질(43)은 투명 도전층 예를 들어, ITO 또는 IZO 등으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
그리고, 발광 영역의 발광소자(OLED)의 애노드 전극 물질(43)이 노출되도록 각 서브 픽셀의 경계부의 기판 상에 뱅크층(60)이 형성된다.
도면에는 도시되지 않았지만, 노출된 발광 영역의 발광소자(OLED)의 애노드 전극 물질(43)상에 복수의 유기 물질층이 배치된다. 예를 들면, 복수의 유기 물질층은 정공 주입층(Hole Injection Layer), 정공 수송층(Hole Transport Layer), 발광층(Emission Material Layer, 전자 수송층(Electron Transfer Laye), 및 전자 주입층(Electron Injection Layer) 등을 포함할 수 있다.
상기 복수의 유기 물질층을 포함한 기판 전면에 발광 영역의 발광소자(OLED)의 제2 전극(캐소드 전극)이 형성될 수 있다.
상기 복수의 유기 물질층은 잉크젯 프린팅 공정으로 형성될 수 있다.
상기와 같은 구조를 갖는 본 발명에 따른 유기 발광 표시 패널의 제조 방법을 설명하면 다음과 같다.
도 8a 내지 8i는 본 발명에 따른 유기 발광 표시 패널의 공정 단면도이다.
도 8a 내지 8i는 전원 공급 라인(ELVDD) 영역, 발광 영역(LE), 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)를 포함하는 박막 트랜지스터 영역(TFT), 커패시터 영역(Cst) 및 데이터 라인(DATA) 영역을 중심으로 도시하였다.
도 8a에 도시한 바와 같이, 기판(10) 상에 금속층을 증착하고 선택적으로 제거하여 전원 공급 라인 영역에 전원 공급 라인(도 3의 ELVDD; 21)을 형성하고, 박막 트랜지스터 영역(TFT)에 차광층(20)을 형성하고, 커패시터 영역(Cst)에 하부 전극(22)을 형성하고 데이터 라인 영역에 데이터 라인(도 3의 DATA; 23)을 형성한다 (제1 마스크 사용). 도면에는 도시되지 않았지만, 패드 영역에 패드 전극을 형성할 수도 있다.
그리고, 전원 공급 라인(21), 차광층(20), 하부 전극(22) 및 데이터 라인(23)을 포함한 기판 전면에 버퍼층(30)을 형성한다.
여기서, 기판(10)은 유리, 폴리이미드(PI) 등과 같은 플라스틱 물질로 이루어질 수 있고, 차광층(20)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등 또는 이들의 합금으로 구성될 수 있으며, 버퍼층(30)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
도 8b에 도시한 바와 같이, 상기 버퍼층(30) 전면에 반도체층(41) 및 금속층(45)을 차례로 증착하고 선택적으로 제거하여 박막 트랜지스터 영역(TFT) 및 커패시터 영역(Cst)에 액티브층(40)을 형성한다 (제2 마스크 사용).
액티브층(40)은, 박막 트랜지스터 영역(TFT) 및 커패시터 영역(Cst) 뿐만 아니라, 도 2에서 설명한 바와 같은 구동 소자(DT)와, 제1 및 제2 스위치 소자(M1, M2)와 커패시터(Cst) 들 간을 전기적으로 연결하는 연결 라인을 포함할 수 있다.
반도체층(41)은 비정실 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 산화물(oxide) 반도체 또는 유기물(organic) 반도체층을 포함할 수 있다. 금속층(45)은 도전성 금속, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 텅스텐 등 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
액티브층(40)은 하프톤 마스크를 이용하여 형성할 수 있다.
보다 구체적으로 설명하면 다음과 같다.
버퍼층(30) 전면에 반도체층(41) 및 금속층(45)을 차례로 증착하고, 금속층(45) 상에 감광막(도면에는 도시되지 않음)을 증착한다.
그리고, 액티브층(40)이 형성될 부분은 차광 영역을 갖고, 박막 트랜지스터 영역(TFT)의 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 채널에 해당되는 부분은 반투과 영역을 갖고 나머지 부분은 투과 영역을 갖는 하프톤 마스크를 이용하여 상기 감광막을 노광한다. 노광된 감광막을 현상하여 1차 감광막 패턴을 형성한다.
1차 감광막 패턴을 마스크로 이용하여 노출된 반도체층(41) 및 금속층(45)을 모두 제거한다. 1차 감광막 패턴을 애싱(Ashing)하여 상기 반투과 영역에 해당되는 1차 감광막 패턴을 제거하여 2차 감광막 패턴을 형성한다.
2차 감광막 패턴을 마스크로 이용하여 노출된 금속층(45)만 제거하여, 박막 트랜지스터 영역(TFT)의 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 채널 영역을 형성한다.
따라서, 액티브층(40)은, 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 채널 영역에 해당되는 부분은 반도체층(41)만 남게되고, 나머지 부분은 반도체층(41)과 금속층(45)이 적층되는 구조를 갖게된다.
그리고, 상기 액티브층(40)이 형성된 버퍼층(30)상에 게이트 절연층(42)을 형성한다. 게이트 절연층(42)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 8b에 도시하고 도 3에서 설명한 바와 같이, 게이트 절연층(42)을 선택적으로 제거하여 다수개의 콘택 홀(CT1-CT5)을 형성한다. 이와 동시에, 각 서브 픽셀의 발광 영역(LE)에 해당되는 부분의 게이트 절연층(42)을 제거한다 (제3 마스크 사용).
즉, 도 3에 도시한 바와 같이, 정전압 공급 라인(ELVDD)의 일부와 정전압 공급 라인(ELVDD)에 인접한 구동 소자(DT)의 액티브층(40)의 일부가 노출되도록 제1 콘택 홀(CT1)을 형성한다. 커패시터(Cst) 영역으로 연장되는 제1 스위치 소자(M1)의 액티브층(40)의 끝단이 노출되도록 제2 콘택 홀(CT2)을 형성한다. 구동 소자(DT)의 액티브층(40)의 소정 부분이 노출되도록 제3 콘택 홀(CT3)을 형성한다. 제2 스위치 소자(M2)의 액티브층(40)의 일부와 커패시터(Cst) 영역에 배치되는 차광층(20)의 일부가 노출되도록 제4 콘택 홀(CT4)을 형성한다. 데이터 라인(DATA)의 일부와 데이터 라인(DATA)에 인접한 제1 스위치 소자(M1)의 액티브층(40)의 끝단이 노출되도록 제5 콘택 홀(CT5)을 형성한다.
그리고, 도 8c에 도시한 바와 같이, 발광 영역(LE)의 게이트 절연층(42)이 제거된 부분의 버퍼층(30)상에 칼라 필터층(70)을 형성한다. 여기서, 칼라 필터층(70)은, 적색 서브 픽셀의 해당 영역에 적색 칼라 필터층, 녹색 서브 픽셀의 해당 영역에 녹색 칼라 필터층, 청색 서브 픽셀의 해당 영역에 챙색 칼라 필터층을 포함한다. 따라서, 칼라 필터층(70) 형성 공정에는 3개의 마스크 공정이 필요하게 된다 (제4 내지 제6 마스크 사용).
도 8c에는 도시되지 않았지만, 도 3 및 도 6에 도시한 바와 같이, 정전압 공급 라인(ELVDD) 및 데이터 라인(DATA)과 스캔 라인(SCAN)이 교차되는 영역의 게이트 절연층(42) 상에 오버 코트층(OC, 50)을 형성한다 (제7 마스크 사용).
도면에는 도시되지 않았지만, 단위 픽셀이 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀로 구성될 경우, 백색 서브 픽셀의 발광 영역에 오버 코트층이 더 형성될 수 있다.
도 8d에 도시한 바와 같이, 하프톤 마스크를 이용하여, 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)가 형성되는 박막트랜지스터 영역의 게이트 절연층(42) 상에, 상기 액티브층(40)의 반도체층(41)에 중첩되도록, 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 게이트 전극(48)을 형성하고, 발광 영역(LE)의 칼라 필터층(70)상에 애노드 전극을 형성한다 (제8 마스크 이용).
구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 게이트 전극(48)은 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조로 형성된다.
동시에, 커패시터(Cst) 영역의 게이트 절연층(42) 상에 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조가 상기 커패시터(Cst) 의 제1 전극으로 이용되는 액티브층(40)과 중첩되도록 배치되어 커패시터를 구성한다.
즉, 커패시터(Cst) 영역에 형성되는 액티브층(40)이 커패시터(Cst)의 제1 전극이 되고, 커패시터(Cst) 영역에 형성되는 차광층(20)과 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조가 커패시터(Cst)의 제2 전극이 된다.
여기서, 제 2 콘택 홀(CT2)통해 구동 소자(DT)의 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층된 구조의 게이트 전극과 제1 스위치 소자(M1)의 액티브층(40)이 전기적으로 연결된다. 제 3 콘택 홀(CT3)을 통해 구동 소자(DT)의 액티브층(40)과 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조가 전기적으로 연결된다.
한편, 제 4 콘택 홀(CT4)에서, 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조에 의해 제2 스위치 소자(M2)의 액티브층(40)과 차광층(20)이 전기적으로 서로 연결된다.
한편, 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조가 제1 콘택 홀(CT1) 및 제5 콘택 홀(CT5)에 형성된다.
따라서, 제1 콘택 홀(CT1)에서, 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조가 정전압 공급 라인(ELVDD)과 그에 인접한 구동 소자(DT)의 액티브층(40)이 전기적으로 서로 연결한다. 제5 콘택 홀(CT5)에서, 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)이 적층되는 구조가 데이터 라인(DATA)과 제1 스위치 소자(M1)의 액티브층(40)의 끝단을 전기적으로 서로 연결한다.
한편, 제 3 콘택 홀(CT3)을 통해 커패시터(Cst)에 전기적으로 연결된 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44) 중 발광소자(OLED)의 애노드 전극 물질(43)만 발광 영역으로 연장되어 칼라 필터층(70)에 중첩된다. 즉, 발광 영역으로 연장되는 발광소자(OLED)의 애노드 전극 물질(43)이 발광소자(OLED)의 제1 전극(애노드 전극)으로 이용된다.
상기 금속층(44)은 도전성 금속, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 등 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
발광소자(OLED)의 애노드 전극 물질(43)은 투명 도전층 예를 들어, ITO 또는 IZO 등으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
도 8d에서 설명한 하프톤 마스크를 이용하여 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)을 패터닝하는 구체적인 방법은 후술한다.
도 8e에 도시한 바와 같이, 발광 영역의 발광소자(OLED)의 애노드 전극 물질(43)이 노출되도록 각 서브 픽셀의 경계부의 기판 상에 뱅크층(60)을 형성한다 (제9 마스크 이용).
그리고, 도면에는 도시되지 않았지만, 노출된 발광 영역의 발광소자(OLED)의 애노드 전극 물질(43)상에 복수의 유기 물질층이 배치된다. 예를 들면, 복수의 유기 물질층은 정공 주입층(Hole Injection Layer), 정공 수송층(Hole Transport Layer), 발광층(Emission Material Layer, 전자 수송층(Electron Transfer Laye), 및 전자 주입층(Electron Injection Layer) 등을 포함할 수 있다.
상기 복수의 유기 물질층을 포함한 기판 전면에 발광 영역의 발광소자(OLED)의 제2 전극(캐소드 전극)이 형성될 수 있다.
상기 복수의 유기 물질층은 잉크젯 프린팅 공정으로 형성될 수 있다.
한편, 도 8d에서 설명한 하프톤 마스크를 이용하여 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)을 패터닝하는 구체적인 방법은 다음과 같다.
도 9a 내지 9d는 본 발명의 실시에에 따른 하프톤 마스크를 이용하여 발광소자의 애노드 전극과 각 박막 트랜지스터의 게이트 전극을 패터닝하는 공정 단면도이다.
도 9a에 도시한 바와 같이, 도 8c와 같은 구조를 갖는 기판상에 발광소자(OLED)의 애노드 전극 물질(43), 금속층(44) 및 감광막을 차례로 증착한다. 그리고, 하프톤 마스크를 이용하여 상기 감광막을 노광한다.
상기 하프톤 마스크는, 도 3에서 설명한 바와 같이, 스캔 라인(SCAN)과, 구동 소자(DT)의 게이트 전극 영역과, 커패시터 영역과, 제1 및 제5 콘택 홀(CT1, CT5) 영역에 해당되는 부분은 차광 영역을 구비하고, 발광 영역에 해당되는 부분에 반투과 영역을 구비하고, 나머지 영역은 투과 영역을 구비하도록 구성된다.
상기와 같은 하프톤 마스크를 이용하여 감광막을 노광한 후, 상기 감광막을 현상하여 제1 감광막 패턴(90)을 형성한다. 제1 감광막 패턴(90)은 스캔 라인(SCAN)과, 구동 소자(DT)의 게이트 전극 영역과, 커패시터 영역과, 제1 및 제5 콘택 홀(CT1, CT5) 영역에 해당되는 부분에는 감광막이 남아 있고, 발광 영역에 해당되는 부분은 스캔 라인(SCAN)과, 구동 소자(DT)의 게이트 전극 영역과, 커패시터 영역과, 제1 및 제5 콘택 홀(CT1, CT5) 영역에 해당되는 부분에 비해 얇은 두께로 남아 있으며, 나머지 부분은 모두 제거된다.
도 9b와 같이, 제1 감광막 패턴(90)을 마스크로 이용하여, 발광소자(OLED)의 애노드 전극 물질(43) 및 금속층(44)을 1차 식각한다.
도 9c와 같이, 제1 감광막 패턴(90)을 애싱(ashing)하여, 발광 영역에 해당되는 부분의 제1 감광막 패턴(90)을 제거하여 제2 감광막 패턴(90a)을 형성한다.
도 9d와 같이, 제2 감광막 패턴(90a)을 마스크로 이용하여, 발광 영역에 해당되는 부분의 금속층(44)을 제거한다. 따라서, 발광 영역에 해당되는 부분에는 발광소자(OLED)의 애노드 전극 물질(43)만 남게되어 발광 소자의 애노드 전극이 형성된다.
이상에서 설명한 바와 같이, 본 발명의 유기 발광 표시 패널 및 그의 제조 방법에 따르면, 발광소자(OLED)의 애노드 전극 물질(43)과 금속층(44)을 차례로 증착한 후, 하프톤 마스크를 이용하여 구동 소자(DT)와 제1 및 제2 스위치 소자(M1, M2)의 게이트 전극과 발광소자(OLED)의 애노드 전극을 형성하므로, 종래에 비하여 마스크 공정을 줄일 수 있는 효과가 있다.
상기와 같이 마스크 공정이 줄어들게 되므로 원가가 절감된다.
게이트 배선의 분지 구조를 삭제할 수 있으므로, 개구율이 증가된다.
또한, 데이터 라인 및 정전압 라인과 게이트 라인이 교차하는 부분에 오버 코팅층을 배치하므로, 데이터 라인 및 정전압 라인과 게이트 라인의 쇼트를 방지할 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
10: 기판 20: 차광층
21: 정전압 라인 22: 하부 전극
23: 데이터 라인 30: 버퍼층
41: 반도체층 42: 게이트 절연층
43: 발광소자의 애노드 전극 물질 44, 45: 금속층
50: 오버 코트층 60: 뱅크층
70: 칼라 필터층 90, 90a: 감광막 패턴

Claims (21)

  1. 기판;
    상기 기판상에 배치되는 액티브층;
    상기 액티브층을 커버하도록 상기 기판상에 배치되는 게이트 절연층; 그리고
    상기 액티브층에 중첩되도록 상기 게이트 절연층상에 배치되는 게이트 전극을 포함하고,
    상기 게이트 전극은 투명 도전층과 금속층이 적층된 구조를 갖는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 액티브층은 반도체층과 금속층이 적층되는 구조로 형성되고,
    상기 게이트 전극과 중첩되는 영역의 상기 액티브층은 상기 반도체층만 배치되는 박막 트랜지스터.
  3. 라인 영역과 발광 영역과 픽셀 회로 영역을 갖는 기판;
    상기 픽셀 회로 영역의 상기 기판상에 배치되는 차광층;
    상기 차광층을 커버하도록 상기 기판상에 배치되는 버퍼층;
    상기 픽셀 회로 영역의 상기 버퍼층상에 배치되는 액티브층;
    상기 액티브층을 커버하고 상기 발광 영역의 상기 버피층을 노출하며 다수개의 콘택 홀을 구비하여 상기 버퍼층상에 배치되는 게이트 절연층;
    상기 발광 영역의 상기 버퍼층상에 배치되는 칼라 필터층;
    상기 픽셀 회로 영역의 상기 게이트 절연층상에 상기 액티브층에 중첩되도록 배치되는 게이트 전극;
    상기 발광 영역의 상기 기판상에 배치되는 발광 소자의 애노드 전극을 포함하고,
    상기 게이트 전극은 상기 발광 소자의 애노드 전극 물질과 금속층이 적층된 구조를 갖는 유기 발광 표시 패널.
  4. 제 3 항에 있어서,
    상기 라인 영역의 상기 기판상에 상기 차광층과 동일 물질로 데이터 라인과 정전압 공급 라인이 더 배치되는 유기 발광 표시 패널.
  5. 제 4 항에 있어서,
    상기 픽셀 회로 영역의 상기 게이트 절연층상에 상기 데이터 라인 및 상기 정전압 공급 라인에 수직한 방향으로 스캔 라인이 더 배치되는 유기 발광 표시 패널.
  6. 제 5 항에 있어서,
    상기 스캔 라인과 상기 데이터 라인 및 상기 정전압 공급 라인이 교차하는 부분의 상기 게이트 절연층상에 오버 코트층이 더 배치되는 유기 발광 표시 패널.
  7. 제 4 항에 있어서,
    상기 다수의 콘택 홀은
    상기 정전압 공급 라인의 일부와 상기 정전압 공급 라인에 인접한 구동 소자의 일측 액티브층의 일부가 노출되는 제1 콘택 홀과,
    커패시터 영역으로 연장되는 제1 스위치 소자의 액티브층의 일측 끝단이 노출되는 제2 콘택 홀과,
    상기 구동 소자의 타측 액티브층의 소정 부분이 노출되는 제3 콘택 홀과,
    제2 스위치 소자의 액티브층의 일부와 커패시터 영역에 배치되는 차광층의 일부가 노출되는 제4 콘택 홀과,
    상기 데이터 라인과 그에 인접한 제1 스위치 소자의 액티브층의 타측 끝단이 노출되는 제5 콘택 홀을 구비한 유기 발광 표시 패널.
  8. 제 7 항에 있어서,
    상기 제1 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 정전압 공급 라인과 상기 구동 소자의 일측 액티브층이 전기적으로 연결되고,
    상기 제4 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 제2 스위치 소자의 액티브층과 상기 커패시터 영역에 배치되는 차광층이 전기적으로 연결되며,
    상기 제5 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 데이터 라인과 상기 제1 스위치 소자의 액티브층의 타측 끝단이 전기적으로 연결되는 유기 발광 표시 패널.
  9. 제 3 항에 있어서,
    상기 액티브층은 반도체층과 금속층이 적층되는 구조로 형성되고,
    상기 게이트 전극과 중첩되는 영역의 상기 액티브층은 상기 반도체층만 배치되는 유기 발광 표시 패널.
  10. 제 3 항에 있어서,
    백색 서브 화소 영역의 상기 발광 영역의 상기 버퍼층상에 오버 코트층이 더 배치되는 유기 발광 표시 패널.
  11. 제 3 항에 있어서,
    상기 차광층과, 상기 버퍼층상의 상기 액티브층과 상기 게이트 절연층상의 상기 게이트 전극층이 차례로 적층되어 스토리지 커패시터를 구성하는 유기 발광 표시 패널.
  12. 제 3 항에 있어서,
    상기 액티브층은 다수의 박막 트랜지스터 및 커패시터들과 신호 라인들 간을 전기적으로 연결하는 연결 라인으로 이용되는 유기 발광 표시 패널.
  13. 발광 영역, 박막 트랜지스터 영역 및 커패시터 영역을 구비한 기판을 준비하는 단계;
    상기 기판 상의 박막 트랜지스터 영역 및 커패시터 영역에 차광층 및 커패시터의 하부 전극을 형성하는 단계;
    상기 차광층 및 커패시터의 하부 전극을 포함한 기판 전면에 버퍼층을 형성하는 단계;
    상기 버퍼층 상의 상기 박막 트랜지스터 영역 및 상기 커패시터 영역에 액티브층을 형성하는 단계;
    상기 액티브층이 형성된 상기 버퍼층상에 게이트 절연층을 증착하고, 상기 게이트 절연층을 선택적으로 제거하여 다수개의 콘택 홀을 형성하고 상기 발광 영역의 상기 버피층을 노출시키는 단계;
    상기 발광 영역의 상기 버퍼층상에 칼라 필터층을 형성하는 단계;
    상기 박막트랜지스터 영역의 상기 게이트 절연층 상에 상기 액티브층과 중첩되도록 게이트 전극 및 스캔 라인을 형성하고, 동시에 상기 발광 영역의 칼라 필터층상에 발광 소자의 애노드 전극을 형성하는 단계; 그리고
    상기 발광소자의 애노드 전극이 노출되도록 각 서브 픽셀의 경계부에 뱅크층을 형성하는 단계로 구성되는 유기 발광 표시 패널의 제조 방법.
  14. 제 13 항에 있어서,
    상기 차광층 및 상기 커패시터의 하부 전극 형성 시, 동일 물질로 상기 스캔 라인에 수직한 방향으로 전원 공급 라인 및 데이터 라인을 더 형성하는 유기 발광 표시 패널의 제조 방법.
  15. 제 14 항에 있어서,
    상기 스캔 라인과 상기 데이터 라인 및 상기 정전압 공급 라인이 교차하는 부분의 상기 게이트 절연층상에 오버 코트층을 더 형성하는 유기 발광 표시 패널의 제조 방법.
  16. 제 14 항에 있어서,
    상기 다수의 콘택 홀은
    상기 정전압 공급 라인의 일부와 상기 정전압 공급 라인에 인접한 구동 소자의 일측 액티브층의 일부가 노출되는 제1 콘택 홀과,
    커패시터 영역으로 연장되는 제1 스위치 소자의 액티브층의 일측 끝단이 노출되는 제2 콘택 홀과,
    상기 구동 소자의 타측 액티브층의 소정 부분이 노출되는 제3 콘택 홀과,
    제2 스위치 소자의 액티브층의 일부와 커패시터 영역에 배치되는 차광층의 일부가 노출되는 제4 콘택 홀과,
    상기 데이터 라인과 그에 인접한 제1 스위치 소자의 액티브층의 타측 끝단이 노출되는 제5 콘택 홀을 구비한 유기 발광 표시 패널의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 정전압 공급 라인과 상기 구동 소자의 일측 액티브층이 전기적으로 연결되고,
    상기 제4 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 제2 스위치 소자의 액티브층과 상기 커패시터 영역에 배치되는 차광층이 전기적으로 연결되며,
    상기 제5 콘택 홀에서 상기 게이트 전극 물질에 의해 상기 데이터 라인과 상기 제1 스위치 소자의 액티브층의 타측 끝단이 전기적으로 연결되는 유기 발광 표시 패널의 제조 방법.
  18. 제 13 항에 있어서,
    백색 서브 화소 영역의 상기 발광 영역의 상기 버퍼층상에 오버 코트층을 더 형성하는 유기 발광 표시 패널의 제조 방법.
  19. 제 13 항에 있어서,
    상기 게이트 전극 물질이 상기 커페시터 영역의 상기 게이트 절연층 상에 더 형성되어, 상기 하부 전극과, 상기 액티브층과 상기 게이트 전극 물질이 차례로 적층되어 스토리지 커패시터를 구성하는 유기 발광 표시 패널의 제조 방법.
  20. 제 13 항에 있어서,
    상기 액티브층을 형성하는 단계는,
    상기 버퍼층 전면에 반도체층, 금속층 및 감광막을 차례로 증착하는 단계와,
    상기 액티브층이 형성될 부분은 차광 영역을 갖고, 박막 트랜지스터 영역의 각 소자의 채널에 해당되는 부분은 반투과 영역을 갖고 나머지 부분은 투과 영역을 갖는 하프톤 마스크를 이용하여 상기 감광막을 노광 및 현상하여 1차 감광막 패턴을 형성하는 단계와,
    상기 1차 감광막 패턴을 마스크로 이용하여 노출된 상기 반도체층 및 상기 금속층을 제거하는 단계와,
    상기 1차 감광막 패턴을 애싱하여 상기 반투과 영역에 해당되는 상기 1차 감광막 패턴을 제거하여 2차 감광막 패턴을 형성하는 단계와,
    상기 2차 감광막 패턴을 마스크로 이용하여 노출된 상기 금속층만 제거하여, 상기 박막 트랜지스터 영역에 상기 스위칭 소자의 채널 영역을 형성하는 단계로 구성되는 유기 발광 표시 패널의 제조 방법.
  21. 제 13 항에 있어서,
    상기 게이트 전극과 상기 발광 소자의 애노드 전극을 형성하는 단계는,
    상기 게이트 절연층 전면에 발광소자의 애노드 전극 물질, 금속층 및 감광막을 차례로 증착하는 단계와,
    상기 스캔 라인과, 각 소자의 게이트 전극 영역과, 커패시터 영역과, 다수의 콘택 홀 영역에 해당되는 부분은 차광 영역을 구비하고, 상기 발광 영역에 해당되는 부분에 반투과 영역을 구비하고, 나머지 영역은 투과 영역을 구비한 하프톤 마스크를 이용하여 상기 감광막을 노광 및 현상하여 1차 감광막 패턴을 형성하는 단계와,
    상기 1차 감광막 패턴을 마스크로 이용하여 노출된 상기 발광소자의 애노드 전극 물질 및 상기 금속층을 제거하는 단계와,
    상기 1차 감광막 패턴을 애싱하여 상기 반투과 영역에 해당되는 상기 1차 감광막 패턴을 제거하여 2차 감광막 패턴을 형성하는 단계와,
    상기 2차 감광막 패턴을 마스크로 이용하여 노출된 상기 금속층만 제거하여 상기 발광 영역에 상기 발광소자의 애노드 전극을 형성하는 단계로 구성되는 유기 발광 표시 패널의 제조 방법.
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