JP2023030049A - 表示パネルとそのリペア方法 - Google Patents

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Abstract

【課題】 ピクセルの発光領域を拡大し開口率を向上させる。【解決手段】 本発明の表示パネルは発光素子からの光が放出される発光領域が定義された複数のピクセル回路と、ピクセル駆動電圧を前記ピクセル回路に印加する電源ラインと、前記ピクセル駆動電圧より低い基準電圧が印加される基準電圧ラインと、前記基準電圧ラインに連結されて一つ以上の前記ピクセル回路に前記基準電圧を印加するブランチラインとを含む。前記ブランチラインの少なくとも一部は部分的に導体化された半導体層を含む。【選択図】 図８

Description

本発明は表示装置に関する。より具体的には、本発明は表示装置の表示パネルとそのリペア方法に関する。
多くの電子装置は表示装置として液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）、有機発光表示装置などを適用している。アクティブマトリクスタイプ（ａｃｔｉｖｅ ｍａｔｒｉｘ ｔｙｐｅ）の有機発光表示装置は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）のような発光素子を利用して映像を再現する。このような有機発光表示装置は応答速度が速く、発光効率、輝度および視野角が大きく、ブラック諧調を完全なブラックで表現できるため、明暗比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）と色再現率が優秀である。また、有機発光表示装置はプラスチックのような柔軟な基板上に素子を形成できるためフレキシブルな表示装置の具現に有利である。
有機表示装置の高解像度に応じて開口率を高めるための多様な方法の研究が進行されているが、ピクセル回路とこのピクセル回路に連結された配線のため開口率を拡大するための設計が難しい。
特開２０２０－９８７７５号公報
本発明は前述した必要性および／または問題点を解決することを目的とする。
特に、本発明はピクセルの開口率が向上した表示パネルを提供する。本発明は前記表示パネルの不良ピクセルを暗点化するリペア方法を提供する。
本発明の課題は以上で言及した課題に制限されず、言及されていないさらに他の課題は下記の記載から当業者に明確に理解され得るであろう。
本発明に係る表示パネルは、発光素子からの光が放出される発光領域が定義された複数のピクセル回路と、ピクセル駆動電圧を前記ピクセル回路に印加する電源ラインと、前記ピクセル駆動電圧より低い基準電圧が印加される基準電圧ラインと、前記基準電圧ラインに連結されて一つ以上の前記ピクセル回路に前記基準電圧を印加するブランチラインとを含む。前記ブランチラインの少なくとも一部は導体化された半導体層を含む。
前記表示パネルのリペア方法は、ブランチラインと前記発光素子のアノード電極をレーザービームの波長を変更することなく前記レーザービームを照射して断線させる。
本発明は、ピクセル回路に基準電圧を分配するブランチラインでサブピクセルの発光領域を横切る部分を透明な半導体層で形成することによって、ピクセルの発光領域を拡大し開口率を向上させることができる。
本発明は、ダブルキャパシタ構造を利用してピクセル回路のストレージキャパシタの容量を拡大することによって、ピクセル回路が占める面積を減らして発光領域を拡大し開口率をさらに向上させることができる。
本発明は、コンタクトホール内で導体化された半導体層または半導体層上に形成された金属層にトランジスタの電極が連結されるようにすることによってコンタクトホールの抵抗を減らすことによって、コンタクトホールの大きさを減らし、またコンタクトホールの個数を減らすことによってピクセル回路が占める面積をさらに減らして発光領域を拡大し開口率をさらに向上させることができる。
本発明のリペア方法は、ブランチラインの少なくとも一部がサブピクセルの発光領域と重なってサブピクセルの発光領域と開口部が拡大された表示装置で、発光素子のアノード電極とブランチラインの金属層が重なった部分で、レーザービームを波長を変更することなく一度照射して、不良サブピクセルに連結されたアノード電極とブランチラインを同時に断線させることができる。
本発明の効果は以上で言及した効果に制限されず、言及されていないさらに他の効果は特許請求の範囲の記載から当業者に明確に理解され得るであろう。
本発明の実施例に係る表示装置を概略的に説明するブロック図。 ピクセル回路の一例を示す回路図。 本発明の第１実施例に係る表示パネルのピクセルを示す平面図。 図３でＡ－Ａ’に沿って切り取った表示パネルの断面図。 図３でＢ－Ｂ’に沿って切り取った表示パネルの断面図。 図４および図５に図示された半導体パターンを形成する工程を示す断面図。 図４および図５に図示された半導体パターンを形成する工程を示す断面図。 図４および図５に図示された半導体パターンを形成する工程を示す断面図。 図３に図示されたピクセル回路のコンタクトホール構造を示す平面図。 図３に図示されたピクセル回路のコンタクトホール構造を示す平面図。 図３に図示されたピクセル回路のコンタクトホール構造を示す平面図。 図３に図示されたピクセル回路のコンタクトホール構造を示す平面図。 本発明の第２実施例に係る表示パネルのピクセルを示す平面図。 図８でＣ－Ｃ’に沿って切り取った表示パネルの断面図。 図８でＤ－Ｄ’に沿って切り取った表示パネルの断面図。 ハーフトーンマスクを利用して半導体層上に第３金属層のパターンを同時に形成し、半導体層を部分的に導体化するフォト工程を示す図面。 ハーフトーンマスクを利用して半導体層上に第３金属層のパターンを同時に形成し、半導体層を部分的に導体化するフォト工程を示す図面。 ハーフトーンマスクを利用して半導体層上に第３金属層のパターンを同時に形成し、半導体層を部分的に導体化するフォト工程を示す図面。 ハーフトーンマスクを利用して半導体層上に第３金属層のパターンを同時に形成し、半導体層を部分的に導体化するフォト工程を示す図面。 ハーフトーンマスクを利用して半導体層上に第３金属層のパターンを同時に形成し、半導体層を部分的に導体化するフォト工程を示す図面。 図８に図示されたピクセル回路のコンタクトホール構造を示す平面図。 図８に図示されたピクセル回路のコンタクトホール構造を示す平面図。 図８に図示されたピクセル回路のコンタクトホール構造を示す平面図。 図３でＥ領域を拡大した平面図。 図８でＦ領域を拡大した平面図。 本発明の多様な実施例に係る表示パネルの断面構造を概略的に示した断面。 本発明の多様な実施例に係る表示パネルの断面構造を概略的に示した断面。 本発明の多様な実施例に係る表示パネルの断面構造を概略的に示した断面。 トランジスタの電極とストレージキャパシタの電極に連結された半導体層および金属層の積層構造を示す断面図。 図８に図示された表示パネルで第１金属層のパターンと半導体層のパターンを詳細に示す平面図。 基準電圧ラインとブランチパターンが導体化された半導体パターンで直接連結された例を示す平面図。 基準電圧ラインとブランチラインの間のコンタクトホールの抵抗の有無を示す回路図。 基準電圧ラインとブランチラインの間のコンタクトホールの抵抗の有無を示す回路図。 本発明の第３実施例に係る表示パネルで暗点化されるサブピクセルの一部を拡大した平面図。 図２２でカッティングラインＩ－Ｉ’に沿って切り取った断面図。 本発明の第４実施例に係る表示パネルで暗点化されるサブピクセルの一部を拡大した平面図。
本発明の利点および特徴、そして、それらを達成する方法は、添付される図面と共に詳細に後述されている実施例を参照すると明確になるであろう。本発明は以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現され得、ただし、各実施例は本発明の開示を完全なものとし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によって定義されるのみである。
本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数等は例示的なものであるので、本発明は図面に図示された事項に限定されるものではない。明細書全体に亘って同一の参照符号は実質的に同一の構成要素を指し示す。また、本発明の説明において、関連した公知技術に対する具体的な説明が本発明の要旨を不要に曖昧にさせ得る恐れがあると判断される場合、その詳細な説明を省略する。
本明細書上で言及された「具備する」、「含む」、「有する」、「からなる」等が使われる場合、「～のみ」が使われない限り、他の部分が追加され得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り複数で解釈され得る。
構成要素の解釈において、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。
位置関係に対する説明の場合、例えば、「～上に」、「～上部に」、「～下部に」、「～そばに」等で二つの構成要素の間に位置関係が説明される場合、「すぐに」または「直接」が使われないそれらの構成要素の間に一つ以上の他の構成要素が介在され得る。
構成要素を区分するために第１、第２等が使われ得るが、これらの構成要素は構成要素の前についた序数や構成要素の名称でその機能や構造が制限されない。
以下の実施例は、部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能である。各実施例が互いに対して独立的に実施可能でもよく、連関関係で共に実施可能でもよい。
以下、添付された図面を参照して本明細書の実施例に係る表示装置について説明する。明細書全体に亘って同じ参照番号は実質的に同じ構成要素を意味する。以下の説明で、本明細書と関連した公知機能あるいは構成に対する具体的な説明が本明細書の要旨を不要に曖昧にさせ得る恐れがあると判断される場合、その詳細な説明を省略したり簡略に説明する。
図１は、本発明の実施例に係る表示装置を概略的に説明するブロック図である。
図１を参照すると、本発明の表示装置は少なくとも表示パネル１０、タイミングコントローラ１１、ソースドライバー１２、ゲートドライバー１３を含むように構成される。
表示パネル１０には複数のピクセルＰ、複数のデータラインＤＬ、複数の基準電圧ラインＲＬおよび複数のゲートラインＧＬが配置される。
ピクセルＰは表示パネル１０の画面上にマトリクス形態で配置されてピクセルアレイ（ａｒｒａｙ）を構成する。ピクセルＰそれぞれはカラーの具現のために、赤色サブピクセル、緑色サブピクセル、青色サブピクセルに分けられ得る。ピクセルそれぞれは白色サブピクセルをさらに含むことができる。サブピクセルそれぞれは図２に図示されたピクセル回路を含むことができる。
サブピクセルそれぞれは、データ電圧が供給されるデータラインＤＬのうちいずれか一つに、基準電圧が供給される基準電圧ラインＲＬのうちいずれか一つに、そして、ゲートラインＧＬのうちいずれか一つに連結される。各ピクセルＰは電源生成部から高電位駆動電源と低電位駆動電源が供給されるように構成される。例えば、電源生成部は高電位駆動電源配線またはパッド部を通じて高電位駆動電源を供給することができる。そして、低電位駆動電源配線またはパッド部を通じて低電位駆動電源を供給することができる。
表示装置は少なくとも一つの外部補償回路を含む。外部補償回路技術はピクセルＰに備えられた駆動素子の電気的特性をセンシングし、そのセンシング値によって入力ビデオデータＤＡＴＡを補正する技術を意味する。例えば、センシング部は駆動素子の電気的特性として、駆動素子のしきい電圧と駆動素子の電子移動度によるピクセルＰ間輝度偏差を補償するように構成される。
表示パネル１０はスイッチアレイ４０をさらに含むように構成され得る。ただし、これに制限されない。スイッチ回路４０はソースドライバー１２の出力ピンとデータラインＤＬの間に連結されたデマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ、ＤＥＭＵＸ）を含むことができる。デマルチプレクサはソースドライバー１２の一チャネルから出力されるデータ電圧を二以上のデータラインＤＬに時分割分配することによって、ソースドライバー１２のチャネル個数を減らすことができる。
ソースドライバー１２は表示パネル１０にデータ電圧を供給するデータ電圧供給部２０を含むように構成される。
ソースドライバー１２のデータ電圧供給部２０は複数のデジタル－アナログコンバータ（以下、ＤＡＣ）を含む。データ電圧供給部２０はディスプレイ駆動時にタイミングコントローラ１１から入力される補正された入力映像のデジタルデータＤＡＴＡを、ＤＡＣを通じてディスプレイ用データ電圧に変換する。
ソースドライバー１２のデータ電圧供給部２０は、センシング駆動時にタイミングコントローラ１１の制御によりＤＡＣを通じてセンシング用データ電圧を生成する。センシング用データ電圧はセンシング駆動時に各ピクセルＰに備えられた駆動素子のゲート電極に印加される電圧である。
ソースドライバー１２はセンシング部３０をさらに含むように構成され得る。ただし、これに制限されない。
タイミングコントローラ１１は、ホストシステムから入力されるビデオデータＤＡＴＡ、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ドットクロック信号ＤＣＬＫおよびデータイネーブル信号ＤＥ等のタイミング信号の入力を受けるように構成される。ただし、これに制限されない。
タイミングコントローラ１１は入力された信号に基づいて、ソースドライバー１２の動作タイミングを制御するためのデータ制御信号ＤＤＣと、ゲートドライバー１３の動作タイミングを制御するためのゲート制御信号ＧＤＣを生成するように構成される。
データ制御信号ＤＤＣは、ソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ）、およびソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）等を含む。ソーススタートパルスはソースドライバー１２のデータサンプリング開始タイミングを制御する。ソースサンプリングクロックはライジングまたはフォーリングエッジに基づいてデータのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号はソースドライバー１２の出力タイミングを制御する。
ゲート制御信号ＧＤＣはゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ）等を含む。ゲートスタートパルスは、最初の出力を生成するゲートドライバー１３のゲートステージに印加されてゲートステージを制御する。ゲートシフトクロックはゲートステージに共通で入力されるクロック信号であって、ゲートスタートパルスをシフトさせるためのクロック信号である。
例えば、タイミングコントローラ１１はディスプレイ駆動のための制御信号ＤＤＣ、ＧＤＣとセンシング駆動のための制御信号ＤＤＣ、ＧＤＣを互いに異なるように生成することができる。ただし、これに制限されない。
タイミングコントローラ１１はピクセルＰそれぞれで駆動ＴＦＴの電気的特性をセンシングし、それによる補償値をアップデートするためのセンシング駆動と、補償値が反映された入力映像を表示するためのディスプレイ駆動を制御するように構成される。
タイミングコントローラ１１はセンシング駆動とディスプレイ駆動を、定められた制御シークエンスにしたがって分離するように構成され得るが、これに制限されない。例えば、タイミングコントローラ１１の制御によって、センシング駆動はディスプレイ駆動中の垂直ブランク期間で遂行されたり、またはディスプレイ駆動が開始される前のパワーオンシークエンス期間で遂行されたり、またはディスプレイ駆動が終わった後のパワーオフシークエンス期間で遂行され得るが、これに制限されない。センシング駆動はディスプレイ駆動中に遂行されてもよい。
垂直ブランク期間は入力映像データＤＡＴＡが記入されない期間であって、１フレーム分の入力映像データＤＡＴＡが記入される垂直アクティブ区間の間ごとに配置される。パワーオンシークエンス期間は駆動電源がオンになってから入力映像が表示されるまでの過度期間を意味する。パワーオフシークエンス期間は入力映像の表示が終わってから駆動電源がオフになるまでの過度期間を意味する。ただし、センシング駆動は前述した期間に制限されない。
例えば、タイミングコントローラ１１はあらかじめ定められた感知プロセスにしたがって待機モード、スリップモード、低電力モードなどを感知し、センシング駆動のための諸動作を制御することができる。すなわち、センシング駆動はシステム電源が印加されている途中で表示装置の画面のみがオフとなった状態、例えば、待機モード、スリップモード、低電力モードなどで遂行されてもよい。ただし、これに制限されない。
タイミングコントローラ１１は、センシング駆動時にソースドライバー１２から入力されるデジタルセンシング値に基づいて、ピクセルＰの駆動素子の電気的特性の変化を補償できる補償パラメータを計算するように構成される。
例えば、有機発光表示装置はメモリ１７を含むかまたはメモリ１７と通信するように構成される。そして、補償パラメータがメモリ１７に保存され得る。メモリ１７に保存される補償パラメータはセンシング駆動時ごとにアップデートされ得、それにより駆動素子の時変特性が容易に補償され得る。ただし、これに制限されない。
タイミングコントローラ１１は、ディスプレイ駆動時にメモリ１７から補償パラメータを読み込み、この補償パラメータを基礎に入力映像のデジタルデータＤＡＴＡを補正してソースドライバー１２に供給する。
ゲートドライバー１３はピクセルアレイの回路構成要素および配線と共に表示パネル１０上に直接形成されるＧＩＰ（Ｇａｔｅ ｉｎ ｐａｎｅｌ）回路で具現され得る。ＧＩＰ回路は表示パネル１０の非表示領域であるベゼル領域（Ｂｅｚｅｌ）上に配置されるか、ピクセルアレイ内に分散配置され得る。ゲートドライバー１３はタイミングコントローラ１１の制御下でデータ電圧に同期されるスキャン信号をゲートラインＧＬに順次出力する。ゲートドライバー１３はシフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を利用してスキャン信号をシフトさせることによってスキャン信号をゲートラインＧＬに順次供給することができる。
ホストシステムはＴＶ（Ｔｅｌｅｖｉｓｉｏｎ）システム、セットトップボックス、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器、ウェアラブル機器、車両システムのうちいずれか一つであり得る。
図２は、ピクセル回路の一例を示す回路図である。
以下、図２を参照して、ピクセル回路はデータ電圧Ｖｄａｔａが供給されるデータラインＤＬ、基準電圧Ｖｒｅｆが供給される基準電圧ラインＲＬ、およびスキャン信号Ｖｓｃａｎが供給されるゲートラインＧＬに連結される。スキャン信号Ｖｓｃａｎはゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬの間でスイングする信号である。
ピクセルＰは発光素子ＯＬＥＤ、駆動素子ＤＴ、第１スイッチ素子ＳＴ１、第２スイッチ素子ＳＴ２、およびストレージキャパシタＣｓｔを含むように構成される。駆動素子ＤＴとスイッチ素子ＳＴ１、ＳＴ２それぞれはトランジスタで具現され得る。
発光素子ＯＬＥＤはアノードとカソード間に形成された有機化合物層を含んだＯＬＥＤで具現され得る。有機化合物層は正孔注入層ＨＩＬ、正孔輸送層ＨＴＬ、発光層ＥＭＬ、電子輸送層ＥＴＬおよび電子注入層ＥＩＬ等を含むことができるが、これに限定されない。発光素子ＯＬＥＤは駆動素子ＤＴのソース電極に連結された第３ノードＮｓと低電位駆動電源ＥＶＳＳの間に接続され、駆動電流により発光する発光素子である。発光素子ＯＬＥＤは赤色、緑色、青色、または白色を表示するように構成され得る。
駆動素子ＤＴは第１ノードＮｇに連結されたゲート電極と、第２ノードＮｄに連結されたドレイン電極と、第３ノードＮｓに連結されたソース電極を含む。駆動素子ＤＴＲは、ゲート－ソース間電圧Ｖｇｓにより発光素子ＯＬＥＤに印加される電流量を調節して発光素子ＯＬＥＤを駆動する。ピクセル駆動電圧ＶＤＤは駆動素子ＤＴのドレイン電極に印加され得る。
第１スイッチ素子ＳＴ１はゲートラインＧＬと接続されるゲート電極と、データラインＤＬに接続されるドレイン電極と、第１ノードＮｇに連結されたソース電極を含む。第１スイッチ素子ＳＴ１はゲートラインＧＬからのスキャン信号Ｖｓｃａｎに応答してターンオン（ｔｕｒｎ－ｏｎ）される。第１スイッチ素子ＳＴがターンオンされる時、データ電圧Ｖｄａｔａが印加されるデータラインＤＬが第１ノードＮｇに電気的に連結されてデータ電圧Ｖｄａｔａが駆動素子ＤＴのゲート電極とストレージキャパシタＣｓｔに印加される。
第２スイッチ素子ＳＴ２はゲートラインＧＬに接続されるゲート電極と、基準電圧ラインＲＬに接続されるドレイン電極と、第３ノードＮｓに連結されたソース電極を含む。第２スイッチ素子ＳＴ２はゲートラインＧＬからのスキャン信号Ｖｓｃａｎに応答してターンオンされ、基準電圧ラインＲＬと第３ノードＮｓを電気的に連結することによって、基準電圧Ｖｒｅｆを第３ノードＮｓに印加する。基準電圧Ｖｒｅｆはピクセル駆動電圧ＥＶＤＤより低い電圧で設定される。一方、第２スイッチ素子ＳＴ２は駆動素子ＤＴの電気的特性のセンシングが必要である時にターンオンされ得る。この場合、第２スイッチ素子ＳＴ２のゲート電極にゲートドライバー１３からのセンシング信号が印加され得る。センシング信号はスキャン信号Ｖｓｃａｎとは独立的に発生し得るため、望むセンシング時間で第２スイッチ素子ＳＴ２のオン／オフ（ｏｎ／ｏｆｆ）タイミングを制御することができる。
ストレージキャパシタＣｓｔは第１ノードＮｇと第３ノードＮｓの間に接続され、発光期間の間駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓを維持させる。ゲート－ソース間電圧Ｖｇｓが大きいほど駆動電流が大きくなり、このため、ピクセルＰの発光量が大きくなる。換言すると、第１ノードＮｇに印加される電圧すなわち、データ電圧Ｖｄａｔａの大きさに比例してピクセルＰの輝度が増加する。
互いに隣り合うピクセル回路は少なくとも一つの基準電圧ラインＲＬと連結されるように構成される。例えば、図２に図示されてはいないが、四個のピクセル回路が一つの基準電圧ラインＲＬを共有するように構成され得る。前述した構成によると、基準電圧ラインＲＬの個数を低減できるため、開口率を高めることができる長所がある。すなわち、基準電圧ラインＲＬの個数が低減されるため、より多くのサブピクセルが配置され得る。したがって、解像度が増加し得る長所がある。ただし、これに制限されず、基準電圧ラインＲＬの個数および共有されるピクセルＰの個数および種類は多様に変形実施され得る。
図３は、本発明の第１実施例に係る表示パネル１０のピクセルＰを示す平面図である。
図３を参照すると、ピクセルＰそれぞれは発光部ＥＡと回路部ＣＡを有するサブピクセルＳＰ１～ＳＰ４を含む。
サブピクセルＳＰ１～ＳＰ４は第１方向（例えば、ｘ軸方向）に沿って配列される。サブピクセルのカラーは一例として、第１サブピクセルＳＰ１は赤色サブピクセルＲ、第２サブピクセルＳＰ２は緑色サブピクセルＧ、第３サブピクセルＳＰ３は青色 サブピクセルＢ、そして、第４サブピクセルＳＰ４は白色サブピクセルＷであり得るが、これに限定されない。緑色および白色サブピクセルＧ、Ｗは光効率と輝度寄与率が相対的に高いため、その大きさが赤色および青色サブピクセルＲ、Ｂより小さくなり得る。
発光部ＥＡは発光素子ＯＬＥＤを含む。回路部ＣＡは発光素子ＯＬＥＤを駆動する駆動素子ＤＴ、第１スイッチ素子ＳＴ１、第２スイッチ素子ＳＴ２、ストレージキャパシタＣｓｔ等を含む。
第１実施例で、発光部ＥＡと回路部ＣＡは第１方向ｘと交差する第２方向（ｙ軸方向）に沿って配列される。サブピクセルＳＰ１～ＳＰ４それぞれで、回路部ＣＡに具現されたピクセル回路によって発光素子ＯＬＥＤが駆動されて発光され得る。
サブピクセルＳＰ１～ＳＰ４それぞれで発光領域は、発光素子ＯＬＥＤのアノード電極ＡＮＤの上に形成されてアノード電極ＡＮＤの一部を露出するバンクＢＮＫによって定義される。すなわち、バンクＢＮＫにより露出するアノード電極ＡＮＤがサブピクセルＳＰ１～ＳＰ４それぞれの発光領域と言える。
ピクセルアレイの配線はサブピクセルＳＰ１～ＳＰ４に駆動信号を印加するための横ラインおよび縦ラインを含む。ピクセルＰは横ラインと縦ラインを共有することができる。縦ラインは隣り合うサブピクセルＳＰ１～ＳＰ４の間に配置される。
縦ラインは縦電源ラインＶＤＤＶ、基準電圧ラインＲＬ、およびデータラインＤＬ１～ＤＬ４を含むことができる。縦ラインは、第１方向ｘに隣り合うサブピクセルＳＰ１～ＳＰ４の間を横切って第２方向ｙに 長い配線の形で延びる配線である。
横ラインはゲートラインＧＬ、横電源ラインＶＤＤＨを含むことができる。横ラインは縦ラインと交差する。横ラインは第１方向ｘに延びる配線である。
ピクセルに連結された配線とトランジスタを構成する電極は同一層または一つ以上の絶縁層を挟んで互いに異なる層に配置され得、電気的連結のために絶縁層を貫通するコンタクトホールを通じて互いに連結され得る。
第１～第４データラインＤＬ１～ＤＬ４は対応するサブピクセルＳＰの第１スイッチ素子ＳＴ１に連結され得る。ゲートラインＧＬはサブピクセルＳＰ１～ＳＰ４それぞれの第１スイッチ素子ＳＴ１に連結され得る。ゲートラインＧＬはサブピクセルＳＰ１～ＳＰ４それぞれの第２スイッチ素子ＳＴ２に連結され得る。
ピクセル駆動電圧ＥＶＤＤは縦電源ラインＶＤＤＶと横電源ラインＶＤＤＨを通じてサブピクセルＳＰ１～ＳＰ４のピクセル回路に共通で印加される。縦電源ラインＶＤＤＶは横電源ラインＶＤＤＨを通じて、サブピクセルＳＰ１～ＳＰ４それぞれの駆動素子ＤＴに連結され得る。横電源ラインＶＤＤＨは回路部ＣＡに配置される。横電源ラインＶＤＤＨは第１方向に延びて、第２方向に延びた縦電源ラインＶＤＤＶからの信号を第１方向に沿って配列されたサブピクセルＳＰ１～ＳＰ４に伝達する。横電源ラインＶＤＤＨは縦電源ラインＶＤＤＶと互いに異なる層に配置され、第１電源コンタクトホールＳＥＨ１を通じて電気的に連結される。横電源ラインＶＤＤＨは駆動素子ＤＴのドレイン電極と互いに異なる層に配置され、第２電源コンタクトホールＥＨ２を通じて電気的に連結される。
基準電圧ラインＲＬに印加される基準電圧ＶｒｅｆはブランチラインＲＢＬを通じて（または経由して）一つ以上のサブピクセルＳＰ１～ＳＰ４に印加される。ブランチラインＲＢＬはサブピクセルＳＰ１～ＳＰ４それぞれの第２スイッチ素子ＳＴ２に連結され得る。ブランチラインＲＢＬは回路部ＣＡに配置される。ブランチラインＲＢＬは第１方向に延びて、第２方向に延びた基準電圧ラインＲＬからの信号を第１方向に沿って配列されたサブピクセルＳＰ１～ＳＰ４に伝達する。より具体的には、第１ブランチラインＢＬａは基準電圧ラインＲＬと両終端の二つのサブピクセルＳＰ１、ＳＰ４を連結し、第２ブランチラインＢＬｂは基準電圧ラインＲＬと中の二つのサブピクセルＳＰ２、ＳＰ３を連結する。ブランチラインＲＢＬは基準電圧ラインＲＬと互いに異なる層に配置され、第１基準コンタクトホールＲＨ１を通じて基準電圧ラインＲＬに電気的に連結される。第１ブランチラインＢＬａは二つのサブピクセルＳＰ２、ＳＰ３を挟んで離隔した第１および第４サブピクセルに連結されるため、第２ブランチラインＢＬｂより長い。第１ブランチラインＢＬａは第２ブランチラインＢＬｂと干渉しないように中央部分が凹むように曲がる。第２ブランチラインＢＬｂは第１ブランチラインＢＬａの凹んだ中央部分の下に配置されて隣り合う第２および第３サブピクセルＳＰ２、ＳＰ３に連結される。第１ブランチラインＢＬａの中央部分が凹むようにパターニングされてバンクＢＮＫの下を通るため、ブランチラインＲＢＬによるサブピクセルＳＰ１～ＳＰ４の発光面積の損失を減らして開口率を高めることができる。
ブランチラインＲＢＬは第２スイッチ素子ＳＴ２のドレイン電極と同じ層に配置され、ブランチラインＲＢＬは第２スイッチ素子ＳＴ２の活性層とコンタクトホールＲＨ２を通じて電気的に連結される。第２のスイッチ素子ＳＴ２のドレイン電極Ｄ２はブランチラインＲＢＬと一体化されることができる。
本発明の第１スイッチ素子ＳＴ１のゲート電極はゲートラインＧＬの一部であるかそれから分岐されて形成される。第１スイッチ素子ＳＴ１のドレイン電極はデータラインＤＬの一部であるかそれから分岐されて形成される。第１スイッチ素子ＳＴ１の活性層はバッファー層ＢＵＦを貫通するコンタクトホールＳＴＨ１を通じてドレイン電極と連結される（図１４を参照）。ゲート電極を挟んでドレイン電極と対向するように位置する第１スイッチ素子ＳＴ１のソース電極は、駆動素子ＤＴのゲート電極と連結される。
サブピクセルＳＰ１～ＳＰ４それぞれで、発光部ＥＡに配置された発光素子ＯＬＥＤのアノード電極ＡＮＤは第２方向に延びて回路部ＣＡで対応する駆動素子ＤＴおよびストレージキャパシタＣｓｔに電気的に連結される。
次に、図４および図５を参照して本発明の第１実施例に係る表示パネルの断面構造について説明する。
図４は、図３に図示された第２スイッチ素子ＳＴ２、およびブランチラインＲＢＬの断面構造を示すために、図３で第１サブピクセルＳＰ１内の線Ａ－Ａ’に沿って切り取った断面図である。図５は、駆動素子ＤＴ、ストレージキャパシタＣｓｔ、および横電源ラインＶＤＤＨの断面構造を示すために、図３で第１サブピクセルＳＰ１内の線Ｂ－Ｂ’に沿って切り取った断面図である。
図４を参照すると、表示パネル１０は基板ＳＵＢＳ上に配置される第１金属層、バッファー層ＢＵＦ、半導体層、第１絶縁層ＧＩ、第２金属層、第２絶縁層ＰＡＳ、第３絶縁層ＯＣ、アノード電極ＡＮＤ、有機化合物層ＥＬ、カソード電極ＣＡＴ、カラーフィルタＣＦ、およびバンクＢＮＫを含む。第１金属層は少なくともデータラインＤＬ１と光遮断パターンＬＳを含む。第２金属層は第２スイッチ素子ＳＴ２の電極を含む。線Ａ－Ａ’の断面では見えないが、ピクセル回路を構成するすべてのトランジスタＤＴ、ＳＴ１、ＳＴ２の電極も第２金属層のパターンで形成される。第１および第２金属層それぞれは単一金属層または異種の金属層が積層された二重金属層で具現され得る。半導体層は少なくとも第２スイッチ素子ＳＴ２の活性層ＡＣＴ２を含む。
基板ＳＵＢＳ上にデータラインＤＬ１および光遮断パターンＬＳが配置される。データラインＤＬ１は光遮断パターンＬＳと同一層に同一の第１金属で形成され得る。光遮断パターンＬＳは駆動素子ＤＴのチャネル領域（または活性層）の下部にのみ配置されるか、駆動素子ＤＴのチャネル領域の下部だけでなく第１および第２スイッチ素子ＳＴ１、ＳＴ２のチャネル領域の下部にも配置され得る。光遮断パターンＬＳは外光を遮断する目的で使ったり、他の電極や配線と連結されてキャパシタの電極として活用され得る。
データラインＤＬ１と光遮断パターンＬＳが配置された基板ＳＵＢＳ上にバッファー層ＢＵＦが配置され得る。バッファー層ＢＵＦは一層以上の無機絶縁物質層を含んで基板ＳＵＢＳから拡散するイオンや不純物を遮断し、外部の水分の浸透を遮断する役割をすることができる。
バッファー層ＢＵＦ上には第２スイッチ素子ＳＴ２および第１ブランチラインＢＬａが形成される。図３の線Ａ－Ａ’では見えないが、第２ブランチラインＢＬｂもバッファー層ＢＵＦ上に形成され得る。
第２スイッチ素子ＳＴ２は、活性層ＡＣＴ２、ゲート電極Ｇ２、ソース電極Ｓ２、および ドレイン電極Ｄ２を含む。活性層ＡＣＴ２はバッファー層ＢＵＦ上に配置される。活性層ＡＣＴ２は半導体からなる。半導体は酸化物半導体、ポリシリコン（Ｐｏｌｙ Ｓｉｌｉｃｏｎ）、非晶質シリコン（Ａｍｏｒｐｈｏｕｓ Ｓｉ）のうちいずれか一つであり得る。
活性層ＡＣＴ２はチャネル領域、チャネル領域の一側に設けられたソース領域、チャネル領域の他側に設けられたドレイン領域に区分され得る。活性層ＡＣＴ２のソース領域とドレイン領域にイオンがドーピングされる時、第２金属層で形成されたゲート電極Ｇ２がマスクとして作用するためゲート電極Ｇ２の下のチャネル領域はイオンがドーピングされない。
ゲート電極Ｇ２は第１絶縁層ＧＩを挟んで活性層ＡＣＴ２のチャネル領域上に配置される。第１絶縁層ＧＩはシリコン酸化膜（ＳｉＯｘ）またはシリコン窒化膜（ＳｉＮｘ）からなり得るが、これに限定されるものではない。第１絶縁層ＧＩはゲート絶縁層であり得る。ゲート電極Ｇ２はゲートラインＧＬの一部であるか、ゲートラインＧＬから分岐された部分であり得る。すなわち、ゲート電極Ｇ２とゲートラインＧＬは同一層に配置された同一の第２金属で形成され得る。
ソース電極Ｓ２およびドレイン電極Ｄ２はバッファー層ＢＵＦ上で、ゲート電極Ｇ２を挟んで互いに離隔して配置される。ソース電極Ｓ２およびドレイン電極Ｄ２はゲート電極Ｇ２と同一層に配置された同一の第２金属で形成され得る。ソース電極Ｓ２とバッファー層ＢＵＦの間には第１絶縁層ＧＩが配置される。ドレイン電極Ｄ２とバッファー層ＢＵＦの間にも第１絶縁層ＧＩが配置される。
ソース電極Ｓ２は第１絶縁層ＧＩを貫通する第２ソースコンタクトホールＳＴＨ１を通じて活性層ＡＣＴ２のソース領域に連結される。ソース電極Ｓ２はバッファー層ＢＵＦを貫通する第２ソースコンタクトホールＳＴＨ２を通じて光遮断パターンＬＳと連結される。図４には図示されていないが、前述した通り、光遮断パターンＬＳは他の電極やラインとの連結を図るのに活用され得るため、光遮断パターンＬＳはソース電極Ｓ２を駆動素子ＤＴのソース電極または発光素子ＯＬＥＤのアノード電極ＡＮＤに電気的に連結するノードの一部であり得る。
ドレイン電極Ｄ２は第１絶縁層ＧＩを貫通する第２ドレインコンタクトホールＲＨ２を通じて活性層ＡＣＴ２のドレイン領域に連結される。
バッファー層ＢＵＦ上に形成されるブランチラインＢＬａは第２スイッチ素子ＳＴ２のゲート電極、ソース電極、およびドレイン電極と同一層に配置される同一金属で形成され得る。 ドレイン電極Ｄ２はブランチラインＢＬａの一部であるか、ブランチラインＢＬａから分岐された一部分であり得る。
第２スイッチ素子ＳＴ２とブランチラインＢＬａ上には第２絶縁層ＰＡＳが配置される。第２絶縁層ＰＡＳはパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）膜であり得る。パッシベーション膜は下部の素子を保護する絶縁層であって、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらが二以上積層された多層であり得る。
第２絶縁層ＰＡＳ上には第３絶縁層ＯＣが配置され得る。第３絶縁層ＯＣは下部構造の段差を緩和させるための平坦化膜であり得、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。必要に応じて、パッシベーション膜と平坦化膜のうちいずれか一つは省略され得る。第２絶縁層ＰＡＳと第３絶縁層ＯＣの間にはカラーフィルタＣＦが配置され得る。
第３絶縁層ＯＣ上に発光素子ＯＬＥＤが配置される。発光素子ＯＬＥＤは有機化合物層ＥＬを挟んで互いに対向するアノード電極ＡＮＤおよびカソード電極ＣＡＴを含む。
本発明による表示装置は下部発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式で具現されるため、アノード電極ＡＮＤは透明電極として機能することができる。一例として、アノード電極ＡＮＤは、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）またはＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）等の透明電極物質からなり得る。
アノード電極ＡＮＤが形成された基板ＳＵＢＳ上にバンクＢＮＫが配置される。バンクＢＮＫはポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。
バンクＢＮＫが形成された基板ＳＵＢＳ上に有機化合物層ＥＬが配置される。有機化合物層ＥＬは電子と正孔が結合して発光する発光層（Ｅｍｉｓｓｉｏｎ ｌａｙｅｒ、ＥＭＬ）を含む。有機化合物層ＥＬは正孔注入層（Ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬ）、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）および電子注入層（Ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬ）のうちいずれか一つ以上をさらに含むことができる。
カソード電極ＣＡＴは有機化合物層ＥＬ上に配置される。カソード電極ＣＡＴは基板ＳＵＢＳの前面に広く形成され得る。本発明の表示装置は下部発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式で具現され得る。この場合、カソード電極ＣＡＴは反射電極として機能することができる。例えば、カソード電極ＣＡＴは、仕事関数が低いマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、アルミニウム（Ａｌ）、銀（Ａｇ）またはこれらの合金のような反射物質からなり得る。
図５を参照すると、表示パネル１０は基板ＳＵＢＳ上に配置される第１金属層、バッファー層ＢＵＦ、半導体層、第１絶縁層ＧＩ、第２金属層、第２絶縁層ＰＡＳ、第３絶縁層ＯＣ、駆動素子ＤＴ、発光素子ＯＬＥＤ、およびバンクＢＮＫを含む。第１金属層は光遮断パターンＬＳを含む。第２金属層は駆動素子ＤＴの電極を含む。第１および第２金属層それぞれは単一金属層または異種の金属層が積層された二重金属層で具現され得る。半導体層は少なくとも駆動素子ＤＴの活性層ＡＣＴ０を含む。
基板ＳＵＢＳ上に光遮断パターンＬＳが配置される。光遮断パターンＬＳは駆動素子ＤＴのチャネル領域（または活性層）の下部にのみ配置されるか、駆動素子ＤＴのチャネル領域の下部だけでなく第１および第２スイッチ素子ＳＴ１、ＳＴ２のチャネル領域の下部にも配置され得る。光遮断パターンＬＳは単に外光を遮断する目的で使うか、光遮断パターンＬＳを他の電極やラインとの連結を図り、キャパシタなどを構成する電極として活用することができる。
光遮断パターンＬＳが配置された基板ＳＵＢＳ上にバッファー層ＢＵＦが配置され得る。バッファー層ＢＵＦは基板ＳＵＢＳから拡散するイオンや不純物を遮断し、外部の水分の浸透を遮断する役割をすることができる。
バッファー層ＢＵＦ上には駆動素子ＤＴおよび横電源ラインＶＤＤＨが形成される。駆動素子ＤＴは活性層ＡＣＴ０、ゲート電極Ｇ０、ソース電極Ｓ０、ドレイン電極Ｄ０を含む。
活性層ＡＣＴ０はバッファー層ＢＵＦ上に配置される。活性層ＡＣＴ０はチャネル領域、チャネル領域の一側に設けられたソース領域、チャネル領域の他側に設けられたドレイン領域に区分され得る。活性層ＡＣＴ０は金属化されていない半導体からなる。半導体は酸化物半導体、ポリシリコン（Ｐｏｌｙ Ｓｉｌｉｃｏｎ）、非晶質シリコン（Ａｍｏｒｐｈｏｕｓ Ｓｉ）のうちいずれか一つであり得る。
ゲート電極Ｇ０は第１絶縁層ＧＩを挟んで活性層ＡＣＴ０のチャネル領域上に配置される。第１絶縁層ＧＩはシリコン酸化膜（ＳｉＯｘ）またはシリコン窒化膜（ＳｉＮｘ）からなり得るが、これに限定されるものではない。ここで第１絶縁層ＧＩはゲート絶縁層ＧＩであり得る。ゲート電極Ｇ０はソース電極Ｓ０とドレイン電極Ｄ０の間にソース電極Ｓ０とドレイン電極Ｄ０と離隔して配置され得る。ゲート電極Ｇ０はソース電極Ｓ０とドレイン電極Ｄ０と同一層に配置された同一の金属で形成され得る。
ソース電極Ｓ０およびドレイン電極Ｄ０はバッファー層ＢＵＦ上でゲート電極Ｇ０を挟んで互いに離隔する。ソース電極Ｓ０およびドレイン電極Ｄ０はゲート電極Ｇ０と同一層に配置された同一の金属で形成され得る。ソース電極Ｓ０とバッファー層ＢＵＦの間には第１絶縁層ＧＩが配置される。ドレイン電極Ｄ０とバッファー層ＢＵＦの間には第１絶縁層ＧＩが配置される。
ソース電極Ｓ０は第１絶縁層ＧＩを貫通するソースコンタクトホールＥＨ３を通じて活性層ＡＣＴ０のソース領域に連結される。ソース電極Ｓ０は図３に図示された通り、ピクセルコンタクトホールＣＨ１を通じて発光素子ＯＬＥＤのアノード電極ＡＮＤに電気的に連結される。
ドレイン電極Ｄ０は第１絶縁層ＧＩを貫通するドレインコンタクトホールＥＨ２を通じて活性層ＡＣＴ０のドレイン領域に連結される。ドレイン電極Ｄ０は横電源ラインＶＤＤＨの一部であるか、横電源ラインＶＤＤＨから分岐された一部分であり得る。
表示パネル１０はバッファー層ＢＵＦ上に駆動素子ＤＴの活性層ＡＣＴ０と離隔して配置されるキャパシタＣｓｔの一電極をさらに含むことができる。ストレージキャパシタＣｓｔの一電極は駆動素子ＤＴの活性層ＡＣＴ０と一体化した半導体を含むことができる。ストレージキャパシタＣｓｔの一電極として利用される半導体は導体化され得る。
ストレージキャパシタＣｓｔは導体化された半導体パターンで形成された一電極と、バッファー層ＢＵＦ、およびバッファー層ＢＵＦを間に置いて半導体パターンと重なる光遮断パターンＬＳを含む。したがって、光遮断パターンＬＳの一部はストレージキャパシタＣｓｔの他電極の役割を兼ねる。ストレージキャパシタＣｓｔは前述した通り、駆動素子ＤＴの第１ノードＮｇと第３ノードＮｓの間に連結され得る。
駆動素子ＤＴと横電源ラインＶＤＤＨ上に第２絶縁層ＰＡＳが配置される。第２絶縁層ＰＡＳはパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）膜であり得る。パッシベーション膜は下部の素子を保護する絶縁層であって、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらが積層された多層であり得る。
第２絶縁層ＰＡＳ上には第３絶縁層ＯＣが配置され得る。第３絶縁層ＯＣは下部構造の段差を緩和させるための平坦化膜であり得、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。必要に応じて、パッシベーション膜と平坦化膜のうちいずれか一つは省略され得る。
第３絶縁層ＯＣ上には発光素子ＯＬＥＤが配置される。発光素子ＯＬＥＤはアノード電極ＡＮＤ、有機化合物層ＥＬ、カソード電極ＣＡＴを含む。アノード電極ＡＮＤは線Ｂ－Ｂ’の断面では見えないため、図４に図示されていない。
アノード電極ＡＮＤは図３に図示された通り、第２および第３絶縁層ＰＡＳ、ＯＣを貫通するピクセルコンタクトホールＣＨ１を通じて、駆動素子ＤＴのソース電極Ｓ０に連結される。本発明の表示装置は下部発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式で具現され得る。このために、発光素子のアノード電極は透明電極として機能することができる。一例として、アノード電極は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）またはＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）等の透明電極物質からなり得る。
第３絶縁層ＯＣ上にバンクＢＮＫが配置される。バンクＢＮＫはポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。
バンクＢＮＫはサブピクセルの開口部でアノード電極を露出するものの、アノード電極ＡＮＤの縁を覆うことができる。バンクＢＮＫは発光素子ＯＬＥＤからの光が外部に放射されるサブピクセルの発光領域を定義する。発光領域はサブピクセルＳＰ１～ＳＰ４それぞれの発光部ＥＡ内でバンクＢＮＫによって定義された開口部のアノード電極露出領域を含む。バンクＢＮＫによって定義された発光領域で、発光素子ＯＬＥＤのアノード電極ＡＮＤの大部分が露出する。発光領域は図３で金属なしにアノード電極ＡＮＤが露出した開口部ＡＰＴと実質的に同じである。
発光領域内のすべての薄膜層は９０％以上の媒質からなり得る。
バンクＢＮＫが形成された基板ＳＵＢＳ上に有機化合物層ＥＬが配置される。有機化合物層ＥＬは電子と正孔が結合して発光する層であって、発光層ＥＭＬを含み、正孔注入層ＨＩＬ、正孔輸送層ＨＴＬ、電子輸送層ＥＴＬおよび電子注入層ＥＩＬのうちいずれか一つ以上をさらに含むことができる。
カソード電極ＣＡＴは有機化合物層ＥＬ上に配置される。カソード電極ＣＡＴは基板ＳＵＢＳの前面に広く形成され得る。下部発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式で、カソード電極ＣＡＴは反射電極として機能することができる。例えば、カソード電極ＣＡＴは、仕事関数が低いマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、アルミニウム（Ａｌ）、銀（Ａｇ）またはこれらの合金のような反射物質からなり得る。
図３～図５に図示された表示パネル１０で、トランジスタＤＴ、ＳＴ１、ＳＴ２の活性層はフォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程（以下、「フォト工程」という）を利用して、望む形状にパターニングされる半導体パターンで具現され得る。これを図６ａ～図６ｃを結び付けて説明する。図６ａ～図６ｃで「ＰＡＤ」は表示パネル１０でデータラインＤＬとソースドライバー１２の出力ピン（ｐｉｎ）が連結されるパッド部分である。「ＡＰＴ」はサブピクセルの開口部である。「ＴＦＴ」は表示パネル１０の駆動素子部分である。「Ｃｓｔ」は表示パネル１０のストレージキャパシタ部分である。「ＤＡＴＡ」は表示パネル１０でデータライン部分である。
フォト工程は図６ａに図示された通り、バッファー層ＢＵＦ上に半導体物質を蒸着して半導体層ＳＥＭがバッファー層ＢＵＦ上に形成する。半導体物質は酸化物半導体例えば、インジウム－ガリウム－亜鉛酸化物（Ｉｎｄｉｕｍ－Ｇａｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）で選択され得る。以下において、半導体物質として非晶質インジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ）を使うものを例示するが、これに限定されるものではない。
フォト工程は図６ｂに図示された通り、半導体層ＳＥＭの上に感光物質層を塗布した後、感光物質層上に望むパターンが彫られたフォトマスクを整列し、そのフォトマスクを通じて感光物質を露光する。引き続き、フォト工程は現像液を感光物質層に噴射して感光物質層で露光された部分のみを溶かして除去する。その結果、望む形状の半導体パターンＳＥＭ’がフォトレジストパターンＰＲの下に残留する。
フォト工程は食刻液をフォトレジストパターンＰＲと半導体パターンＳＥＭ’に噴射する。このような湿式食刻工程によって図６ｃに図示された通り、フォトレジストパターンＰＲによって覆われていない半導体パターンＳＥＭ’の露出部分が除去される。
図７ａ～図７ｄは、図３に図示されたピクセル回路で半導体パターンＳＥＭ’とトランジスタＤＴ、ＳＴ１、ＳＴ２が連結されるコンタクトホール構造を示す平面図である。図７ａ～図７ｄで、「ＧＭ」はトランジスタＤＴ、ＳＴ１、ＳＴ２の電極として利用される第２金属層の一部パターンを示す。図７ａ～図７ｄに図示されたコンタクトホール構造は、図３で半導体層と第２金属層が連結されるコンタクトホールＣＨ１、ＳＴＨ１、ＳＴＨ２のうちいずれか一つであり得る。
図７ａのような不導体化された半導体パターンＳＥＭ’上に第１絶縁層ＧＩが覆われ、フォト工程によって第１絶縁層ＧＩの一部分が除去される。その結果、図７ｂに図示された通り、第１絶縁層ＧＩが除去されたコンタクトホール［ＣＨ（ＧＩ）］を通じて半導体パターンＳＥＭ’の一部が露出する。ここで、半導体パターンＳＥＭ’は導体化されていない半導体層である。
コンタクトホール［ＣＨ（ＧＩ）］によって露出した半導体パターンＳＥＭ’の一部ＣＡ１が導体化される。酸化物半導体（ＩＧＺＯ）は酸素の含量にしたがって伝導特性が変わる。酸素の含量が少なくなると、酸化物半導体（ＩＧＺＯ）の伝導性が高くなって導体の性質を有するようになって金属化される。酸化物半導体（ＩＧＺＯ）の酸素含量を減らす方法として、プラズマ処理が使われ得る。例えば、酸化物半導体をプラズマに露出すると、酸化物半導体の内部に含まれた酸素が除去されて酸化物半導体（ＩＧＺＯ）の抵抗が低くなって導体化（Ｍｅｔａｌｉｚｅｄ）され得る。プラズマ処理はヘリウム（Ｈｅ）、水素（Ｈ２）あるいはアルゴン（Ａｒ）ガスにプラズマ放電を起こす方法である。
第２金属層パターンＧＭがコンタクトホール［ＣＨ（ＧＩ）］の一部を覆うように第１絶縁層ＧＩ上に形成される。第２金属層パターンＧＭはトランジスタＤＴ、ＳＴ１、ＳＴ２のソース電極またはドレイン電極であり得る。第２金属層パターンＧＭは図７ｃに図示された通り、不導体の半導体パターンＳＥＭ’の一部とコンタクトホール［ＣＨ（ＧＩ）］の一部を覆ってその半導体パターンＳＥＭ’に接触し、コンタクトホール［ＣＨ（ＧＩ）］の一部に接触する。
図７ｄに図示された通り、第２金属層パターンＧＭによって覆われていない半導体パターンＳＥＭ’の残りの部分ＣＡ２が導体化される。この時、第２金属層パターンＧＭによって覆われた部分ＮＡはプラズマに露出しないため、導体化されない。
本発明の第１実施例に係る表示装置は、一つの基準電圧ラインＲＬを多数のサブピクセルＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４が共有するという点と二重ブランチラインＲＢＬ構造によって、ピクセルＰの開口率が改善され得る。
図８は、本発明の第２実施例に係る表示パネル１０のピクセルを示す平面図である。
図８を参照すると、ピクセルＰに共有される配線は横ラインと縦ラインを含む。縦ラインは隣り合うサブピクセルＳＰ１～ＳＰ４の間に配置される。縦ラインは縦電源ラインＶＤＤＶ、基準電圧ラインＲＬ、第４データラインＤＬ１～ＤＬ４を含むことができる。
横ラインはゲートラインＧＬ、横電源ラインＶＤＤＨ等を含むことができる。横ラインは縦ラインと交差する。横ラインは第１方向ｘに延びるラインを指し示し得る。
ピクセルに連結された配線とトランジスタを構成する電極は同一層または一つ以上の絶縁層を挟んで互いに異なる層に配置され得、電気的連結のために絶縁層を貫通するコンタクトホールを通じて互いに連結され得る。
第１～第４データラインＤＬ１～ＤＬ４は対応するサブピクセルＳＰの第１スイッチ素子ＳＴ１に連結され得る。ゲートラインＧＬはサブピクセルＳＰ１～ＳＰ４それぞれの第１スイッチ素子ＳＴ１に連結され得る。ゲートラインＧＬはまた、サブピクセルＳＰ１～ＳＰ４それぞれの第２スイッチ素子ＳＴ２に連結され得る。
縦電源ラインＶＤＤＶは横電源ラインＶＤＤＨを通じて、サブピクセルＳＰ１～ＳＰ４それぞれの駆動素子ＤＴに連結され得る。横電源ラインＶＤＤＨは回路部ＣＡに配置される。横電源ラインＶＤＤＨは第１方向ｘに延びて第２方向ｙに延びた縦電源ラインＶＤＤＶからの信号を第１方向ｘに沿って配列されたサブピクセルＳＰ１～ＳＰ４に伝達する。横電源ラインＶＤＤＨは縦電源ラインＶＤＤＶと互いに異なる層に配置され、第１電源コンタクトホールＥＨ４を通じて電気的に連結される。
横電源ラインＶＤＤＨは駆動素子ＤＴのドレイン電極と同一層に配置され得る。横電源ラインＶＤＤＨは導体化された半導体層で具現され得る。この場合、導体化された半導体層が透明であるため横電源ラインＶＤＤＨがサブピクセルの発光領域と重なり得、このため、サブピクセルの開口部と発光領域をさらに拡大することができる。
横電源ラインＶＤＤＨは少なくとも一部で半導体層と、この半導体層上に形成された第３金属層を含んだ多層の構造で具現され得る。第３金属層は銅（Ｃｕ）、モリチタン（ＭｏＴｉ）のうちいずれか一つまたはこれらの金属が積層された二重金属層であり得る。第３金属層はトランジスタの活性層とキャパシタ電極などで半導体層上に直接接触され、サブピクセルの発光領域で半導体層上に存在しない。第３金属層は半導体層上に積層されて第１金属層と第２金属層間に配置される。
基準電圧ラインＲＬはブランチラインＲＢＬを通じて（または経由して）、サブピクセルＳＰ１～ＳＰ４それぞれの第２スイッチ素子ＳＴ２に連結され得る。
ブランチラインＲＢＬは横方向すなわち、第１方向ｘに延びて基準電圧ラインＲＬからの信号を第１方向に沿って配列されたサブピクセルＳＰ１～ＳＰ４に伝達する。ブランチラインＲＢＬは基準電圧ラインＲＬと互いに異なる層に配置され、第１基準コンタクトホールＲＨ３を通じて基準電圧ラインＲＬに電気的に連結される。ブランチラインＲＢＬは前述した第１実施例とは異なり、二つに分離されない。ブランチラインＲＢＬは少なくとも一部で半導体層単独で形成され得る。ブランチラインＲＢＬは部分的に半導体層とこの半導体層上に形成された第３金属層を含んだ多層構造を含むことができる。第３金属層は銅（Ｃｕ）、モリチタン（ＭｏＴｉ）のうちいずれか一つまたはこれらの金属が積層された二重金属層であり得る。半導体層は金属よりはるかに高い光透過率を有する。第３金属層は第１金属層と第２金属層の間で半導体層上に形成される。
ブランチラインＲＢＬで半導体層と第３金属層が積層された多層部分（以下、「多層構造のブランチライン」という）は、隣り合うサブピクセルＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の間の非発光領域に配置され得る。多層構造のブランチラインはデータラインＤＬ１～ＤＬ４のような縦ラインと交差する。
ブランチラインＲＢＬで金属層なしに半導体層のみが存在する部分（以下、「単層ブランチライン」という）は透明に見える。酸化物半導体（ＩＧＺＯ）は９０％以上の光透過率を有する。単層ブランチラインの半導体層は電流が流れるように導体化され得る。多層構造のブランチラインで金属の下の半導体層は導体化されないことがありますが導体化されていない非晶質半導体であり得る。
単層ブランチラインはサブピクセルＳＰ１～ＳＰ４のうち少なくとも一つで発光領域を横切ってピクセル回路に連結される。単層ブランチラインは発光領域のアノード電極ＡＮＤと重なり得る。単層ブランチラインの半導体層のうち一部はアノード電極と重なる領域で第１方向と第２方向に沿って「Ｌ」字状に曲がってピクセル回路のうち少なくとも一つに連結され得る。
透明な単層ブランチラインによってサブピクセルの開口率が向上し、発光領域が拡大し得る。透明な単層ブランチラインがサブピクセルＳＰの発光領域と重なる領域ＯＡだけサブピクセルの開口率が増加する。サブピクセルの発光領域はバンクＢＮＫによって定義されたアノード電極ＡＮＤの露出領域を含む。
本発明の第１スイッチ素子ＳＴ１のゲート電極は、ゲートラインＧＬの一部であるかそれから分岐されて形成される。第１スイッチ素子ＳＴ１のドレイン電極は、データラインＤＬの一部であるかそれから分岐されて形成される。第１スイッチ素子ＳＴ１の活性層は、バッファー層ＢＵＦを貫通するコンタクトホールＳＴＨ３を通じてドレイン電極と連結される。第１スイッチ素子ＳＴ１のソース電極は、半導体層上に形成された第２金属層で具現され得る。第１スイッチ素子ＳＴ１は、ソース電極から延びた延長部を含むことができる。このような延長部は、一側が第１スイッチ素子ＳＴ１のソース電極と連結され、他側が駆動素子ＤＴのゲート電極と連結され得る。延長部は図２に図示された通り、第１スイッチ素子ＳＴ１のソース電極と駆動素子ＤＴのゲート電極を連結することができる。延長部は第１スイッチ素子ＳＴ１のソース電極から連続するため、ソース電極と同様に半導体層とその上に形成された第２金属層を含んだ多層構造であり得る。
サブピクセルＳＰ１～ＳＰ４それぞれの発光部ＥＡに配置された発光素子ＯＬＥＤのアノード電極ＡＮＤは、第２方向に延びて回路部ＣＡで対応する駆動素子ＤＴおよびストレージキャパシタＣｓｔに電気的に連結される。
図９は、図８に図示された第２スイッチ素子ＳＴ２、およびブランチラインＲＢＬの断面構造を示すために、図８で第１サブピクセルＳＰ１内の線Ｃ－Ｃ’に沿って切り取った断面図である。図１０は、図８に図示された駆動素子ＤＴ、ストレージキャパシタＣｓｔ、および横電源ラインＶＤＤＨの断面構造を示すために、図８で第１サブピクセルＳＰ１内の線Ｄ－Ｄ’に沿って切り取った断面図である。
図９を参照すると、表示パネル１０は基板ＳＵＢＳ上に配置される第１金属層、バッファー層ＢＵＦ、半導体層、第１絶縁層ＧＩ、第２金属層、第２絶縁層ＰＡＳ、第３絶縁層ＯＣ、アノード電極ＡＮＤ、有機化合物層ＥＬ、カソード電極ＣＡＴ、カラーフィルタＣＦ、およびバンクＢＮＫを含む。第１金属層は少なくともデータラインＤＬ１と光遮断パターンＬＳを含む。第２金属層は第２スイッチ素子ＳＴ２の電極を含むことができる。第１および第２金属層それぞれは、単一金属層または異種の金属層が積層された二重金属層で具現され得る。半導体層は少なくとも第２スイッチ素子ＳＴ２の活性層ＡＣＴ２とブランチラインＲＢＬを含む。半導体層上に部分的に第３金属層が積層される。第３金属層はデータラインＤＬ１と交差する半導体層上に形成されて多層構造のブランチラインで構成され、第２スイッチ素子ＳＴ２のソースおよびドレイン電極として利用され得る。
基板ＳＵＢＳ上にデータラインＤＬ１および光遮断パターンＬＳが配置される。データラインＤＬ１は光遮断パターンＬＳと同一層に配置された同一の第１金属で形成され得る。光遮断パターンＬＳは駆動素子ＤＴのチャネル領域（または活性層）の下部にのみ配置されるか、駆動素子ＤＴのチャネル領域の下部だけでなく第１および第２スイッチ素子２３２、２３３のチャネル領域の下部にも配置され得る。光遮断パターンＬＳは外光を遮断する目的で使うか、他のトランジスタの電極や配線と連結されてキャパシタの電極として活用され得る。
データラインＤＬ１と光遮断パターンＬＳが配置された基板ＳＵＢＳ上にバッファー層ＢＵＦが配置され得る。バッファー層ＢＵＦは基板ＳＵＢＳから拡散するイオンや不純物を遮断し、外部の水分の浸透を遮断する。
バッファー層ＢＵＦ上には第２スイッチ素子ＳＴ２の電極とブランチラインＲＢＬが配置される。ブランチラインＲＢＬは発光領域と重なる単層構造のブランチラインと、データラインＤＬ１と重なる多層構造のブランチラインを含む。ブランチラインＲＢＬでサブピクセルＳＰ１～ＳＰ４の発光領域と重なる単層構造のブランチラインの半導体層は、基準電圧ラインＲＬに印加される基準電圧ＶｒｅｆをサブピクセルＳＰ１～ＳＰ４のピクセル回路に印加するために導体化される。
第２スイッチ素子ＳＴ２のソースおよびドレイン電極Ｓ２、Ｄ２は、半導体層上に形成された第３金属層と、第３金属層上で第３金属層に接触する第２金属層を含むことができる。第２スイッチ素子ＳＴ２のゲート電極は第２金属層で形成され得る。
第２スイッチ素子ＳＴ２は活性層ＡＣＴ２、ゲート電極Ｇ２、ソース電極Ｓ２、ドレイン電極Ｄ２を含む。
活性層ＡＣＴ２はバッファー層ＢＵＦ上に配置される。活性層ＡＣＴ２はチャネル領域、チャネル領域の一側に設けられたソース領域、チャネル領域の他側に設けられたドレイン領域に区分され得る。
ゲート電極Ｇ２は第１絶縁層ＧＩを挟んで活性層ＡＣＴ２のチャネル領域上に配置された第２金属層で形成され得る。第１絶縁層ＧＩはシリコン酸化膜（ＳｉＯｘ）またはシリコン窒化膜（ＳｉＮｘ）からなり得るが、これに限定されるものではない。第１絶縁層ＧＩはゲート絶縁層であり得る。ゲート電極Ｇ２はゲートラインＧＬの一部であるか、ゲートラインＧＬから分岐された部分であり得る。すなわち、ゲート電極Ｇ２とゲートラインＧＬは同一層に、同一物質で形成され得る。
ソース電極Ｓ２およびドレイン電極Ｄ２はバッファー層ＢＵＦ上で、ゲート電極Ｇ２を挟んで配置される。したがって、第２スイッチ素子ＳＴ２の電極Ｇ２、Ｓ２、Ｄ２はバッファー層ＢＵＦ上で実質的に同一平面上に配置され得る。
ソース電極Ｓ２は半導体層のソース領域上に形成された第３金属層と、第３金属層上で第３金属層に接触した第２金属層を含む。ソース電極Ｓ２は第３金属層で形成されるため、半導体層からなる活性層ＡＣＴ２と連結される。ソース電極Ｓ２と活性層ＡＣＴ２のソース領域の間には第１絶縁層ＧＩが配置され得る。ソース電極Ｓ２の第２金属層は、第１絶縁層ＧＩを貫通するコンタクトホールＳＴＨ４を通じて第３金属層と半導体層の活性層ＡＣＴ２のソース領域に接触する。そして、ソース電極Ｓ２の第２金属層は、第１絶縁層ＧＩ、半導体層およびバッファー層ＢＵＦを貫通するコンタクトホールＳＴＨ５を通じて光遮断パターンＬＳと連結される。図９には図示されていないが、前述した通り、光遮断パターンＬＳは他のトランジスタの電極やラインと連結され得る。ソース電極Ｓ２と連結された光遮断パターンＬＳは、ソース電極Ｓ２を駆動素子ＤＴのソース電極または発光素子ＯＬＥＤのアノード電極ＡＮＤに連結することができる。
ドレイン電極Ｄ２は活性層ＡＣＴ２を含んだ半導体層上に形成された第３金属層を含む。ドレイン電極Ｄ２は第３金属層上で第３金属層に接触する第２金属層をさらに含むことができる。ブランチラインＲＢＬは半導体層上に形成された第３金属層で形成されて図２に図示された通り、ドレイン電極Ｄ２と連結される。したがって、ブランチラインＲＢＬの多層構造のブランチラインとドレイン電極Ｄ２は第３金属層で一体化される。
第２絶縁層ＰＡＳは第２スイッチ素子ＳＴ２とブランチラインＲＢＬを覆う。第２絶縁層ＰＡＳはパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）膜であり得る。パッシベーション膜は下部の素子を保護する絶縁層であって、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらが積層された多層であり得る。
第２絶縁層ＰＡＳ上には第３絶縁層ＯＣが配置され得る。第３絶縁層ＯＣは下部構造の段差を緩和させるための平坦化膜であり得、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。必要に応じて、パッシベーション膜と平坦化膜のうちいずれか一つは省略され得る。
第２絶縁層ＰＡＳと第３絶縁層ＯＣの間にはカラーフィルタＣＦが配置され得る。
第３絶縁層ＯＣ上には有機発光ダイオードＯＬＥＤが配置される。有機発光ダイオードＯＬＥＤは互いに対向するアノード電極ＡＮＤ、有機化合物層ＥＬ、カソード電極ＣＡＴを含む。
表示装置は下部発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式で具現され得る。この場合、アノード電極ＡＮＤは透明電極として機能することができる。一例として、アノード電極ＡＮＤは、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）またはＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）等の透明電極物質からなり得る。
アノード電極ＡＮＤが形成された基板ＳＵＢＳ上にバンクＢＮＫが配置される。バンクＢＮＫはポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。
バンクＢＮＫが形成された基板ＳＵＢＳ上に発光素子ＯＬＥＤの有機化合物層ＥＬが配置される。有機化合物層ＥＬは電子と正孔が結合して発光する層であって、発光層ＥＭＬを含み、正孔注入層ＨＩＬ、正孔輸送層ＨＴＬ、電子輸送層ＥＴＬおよび電子注入層ＥＩＬのうちいずれか一つ以上をさらに含むことができる。
カソード電極ＣＡＴは有機化合物層ＥＬ上に配置される。カソード電極ＣＡＴは基板ＳＵＢＳの前面に広く形成され得る。本発明の第２実施例に係る表示装置は下部発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式で具現されるため、カソード電極ＣＡＴは反射電極として機能することができる。例えば、カソード電極ＣＡＴは、仕事関数が低いマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、アルミニウム（Ａｌ）、銀（Ａｇ）またはこれらの合金のような反射物質からなり得る。
図９に図示された重なり領域ＯＡから分かるように、ブランチラインＲＢＬの透明な単層構造のブランチラインはサブピクセルＳＰ１～ＳＰ２の発光領域と重なる。その結果、本発明はサブピクセルＳＰ１～ＳＰ４の発光領域をさらに広くして輝度を高めることができ、消費電力を低くすることができる。
図１０を参照すると、表示パネル１０は基板ＳＵＢＳ上に配置される第１金属層、バッファー層ＢＵＦ、半導体層、第１絶縁層ＧＩ、第２金属層、第２絶縁層ＰＡＳ、第３絶縁層ＯＣ、アノード電極ＡＮＤ、有機化合物層ＥＬ、カソード電極ＣＡＴ、カラーフィルタＣＦ、およびバンクＢＮＫを含む。第１金属層は光遮断パターンＬＳを含む。第２金属層は、駆動素子ＤＴのゲート電極とストレージキャパシタＣｓｔの上部電極ＣＥ１として利用され得る。第１および第２金属層それぞれは単一金属層または異種の金属層が積層された二重金属層で具現され得る。半導体層は少なくとも駆動素子ＤＴの活性層ＡＣＴ０を含む。半導体層上に部分的に第３金属層が積層される。第３金属層は半導体層上に形成されて横電源ラインＶＤＤＨとしてパターニングされ、駆動素子ＤＴのソースおよびドレイン電極として利用され得る。駆動素子ＤＴのソースおよびドレイン電極は第３金属層上で第３金属層に接触する第２金属層をさらに含むことができる。
基板ＳＵＢＳ上に光遮断パターンＬＳが配置される。光遮断パターンＬＳが配置された基板ＳＵＢＳ上にバッファー層ＢＵＦが配置され得る。バッファー層ＢＵＦ上に駆動素子ＤＴおよび横電源ラインＶＤＤＨが形成される。
駆動素子ＤＴは活性層ＡＣＴ０、ゲート電極Ｇ０、ソース電極Ｓ０、ドレイン電極Ｄ０を含む。
活性層ＡＣＴ０はバッファー層ＢＵＦ上に配置された不導体化された半導体層で形成される。活性層ＡＣＴ０はチャネル領域、チャネル領域の一側に設けられたソース領域、チャネル領域の他側に設けられたドレイン領域に区分され得る。
ゲート電極Ｇ０は第１絶縁層ＧＩを挟んで活性層ＡＣＴ０のチャネル領域上に配置される。第１絶縁層ＧＩはシリコン酸化膜（ＳｉＯｘ）またはシリコン窒化膜（ＳｉＮｘ）からなり得るが、これに限定されるものではない。ここで第１絶縁層ＧＩはゲート絶縁層であり得る。ゲート電極Ｇ０は、ソース電極Ｓ０とドレイン電極Ｄ０の間に配置され得る。
ソース電極Ｓ０およびドレイン電極Ｄ０はバッファー層ＢＵＦ上でゲート電極Ｇ０を挟んで配置され得る。
ソース電極Ｓ０とバッファー層ＢＵＦの間に第１絶縁層ＧＩが配置され得る。ソース電極Ｓ０はゲート電極Ｇ０と同一層で同一の第２金属層を含むことができる。ソース電極Ｓ０の第２金属層は第１絶縁層ＧＩを貫通するソースコンタクトホールＥＨ５を通じて活性層ＡＣＴ０のソース領域に形成された第３金属層に連結され得る。ソース電極Ｓ０は図８に図示された通り、コンタクトホールＣＨ２を通じて発光素子ＯＬＥＤのアノード電極ＡＮＤに連結され得る。
ドレイン電極Ｄ０は活性層ＡＣＴのドレイン領域に形成された半導体層と、その半導体層上に形成された第３金属層を含むことができる。ドレイン電極Ｄ０は第３金属層上に形成されて第３金属層に接触した第２金属層をさらに含むことができる。ドレイン電極Ｄ０は横電源ラインＶＤＤＨの一部であるか、横電源ラインＶＤＤＨから分岐された部分であり得る。したがって、横電源ラインＶＤＤＨはドレイン電極Ｄ０と一体化され得る。したがって、ドレイン電極Ｄ０と横電源ラインＶＤＤＨは半導体層と、その上に形成された第３金属層を共有することができる。
図１０でストレージキャパシタＣｓｔ１は第１および第２キャパシタＣｓｔ１、Ｃｓｔ２を含んで、前述した第１実施例に比べてより大きな容量を有する。ストレージキャパシタＣｓｔは図２に図示された通り、駆動素子ＤＴのゲート電極Ｇ０とソース電極Ｓ０の間に連結される。
第１キャパシタＣｓｔはバッファー層ＢＵＦを挟んで対向する光遮断パターンＬＳと中間電極ＣＥ２を含む。光遮断パターンＬＳはストレージキャパシタＣｓｔ１の下部電極と一体化される。中間電極ＣＥ２は活性層ＡＣＴ０と連結された導体化された半導体層を含む。中間電極ＣＥ２は半導体層上に形成された第３金属層をさらに含むことができる。
第２キャパシタＣｓｔは第１絶縁層ＧＩを挟んで対向する中間電極ＣＥ２と上部電極ＣＥ１を含む。上部電極ＣＥ１は第１絶縁層ＧＩ上でゲート電極Ｇ０と同一の第２金属層で形成され得る。
図１０に図示された通り、本発明はサブピクセルＳＰ１～ＳＰ４それぞれのピクセル回路でダブルキャパシタ（Ｄｏｕｂｌｅ ｃａｐａｃｉｔｏｒ）を形成して十分なキャパシタ容量を確保することができる。その結果、ストレージキャパシタＣｓｔの大きさが小さくなり得るためサブピクセルＳＰ１～ＳＰ４の発光領域が拡大され得、開口率が向上し得る。
第２絶縁層ＰＡＳは駆動素子ＤＴ、横電源ラインＶＤＤＨ、およびストレージキャパシタＣｓｔを覆う。第２絶縁層ＰＡＳはパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）膜であり得る。パッシベーション膜は下部の素子を保護する絶縁層であって、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらが積層された多層であり得る。
第２絶縁層ＰＡＳ上に第３絶縁層ＯＣが配置され得る。第３絶縁層ＯＣは下部構造の段差を緩和させるための平坦化膜であり得、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾシクロブテン系樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）、アクリレート（ａｃｒｙｌａｔｅ）等の有機物からなり得る。必要に応じて、パッシベーション膜と平坦化膜のうちいずれか一つは省略され得る。
第３絶縁層ＯＣ上には発光素子ＯＬＥＤが配置される。発光素子ＯＬＥＤはアノード電極ＡＮＤ、有機化合物層ＥＬ、カソード電極ＣＡＴを含む。線「Ｄ－Ｄ」でアノード電極ＡＮＤは見えない。
一つのフォト工程において、図８～図１０に図示された表示パネルで半導体層上に第３金属層が部分的に積層され、半導体層が部分的に導体化され得る。このフォト工程はバッファー層ＢＵＦ上に半導体層と第３金属層を連続蒸着した後にハーフトーンマスク（ｈａｌｆ－ｔｏｎｅ ｍａｓｋ）を利用する。このフォト工程について図１１ａ～図１１ｅを結び付けて説明する。
図１１ａ～図１１ｅは、ハーフトーンマスクを利用して半導体層上に第３金属層のパターンを同時に形成し、半導体層を部分的に導体化するフォト工程を示す図面である。
図１１ａを参照すると、フォト工程はバッファー層ＢＵＦ上に半導体層ＳＥＭを前面蒸着し、その上に金属層ＭＭを蒸着する。半導体層ＳＥＭは金属化が容易な酸化物半導体例えば、インジウム－ガリウム－亜鉛酸化物（Ｉｎｄｉｕｍ－Ｇａｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）で選択され得る。金属層ＭＭは銅（Ｃｕ）、モリチタン（ＭｏＴｉ）のうちいずれか一つまたはこれらの金属が積層された二重金属層であり得る。金属層ＭＭは前述した第３金属層として利用される。
金属層ＭＭ上に感光物質が塗布されて感光物質層が金属層ＭＭ上に形成される。フォト工程は感光物質層に望むパターンが彫られたハーフトーンマスクが整列（ａｌｉｇｎ）し、ハーフトーンマスクを通じて感光物質層を露光し現像して感光物質層をパターニングする。その結果、フォトレジストパターンＰＲａ、ＰＲｂが金属層ＭＭ上に残る。
ハートトンマスクは透過部、反透過部、および遮断部を含むことができる。ハーフトーンマスクで透過部を通じて入射する光に露出する感光物質は現像液によって完全に除去され、半透過部を通じて入射する光に露出した感光物質は現像液によって上端の一部が除去され得る。第１フォトレジストパターンＰＲａは露光されない部分であって相対的に厚い。第２フォトレジストパターンＰＲｂはハーフトーンマスクの反透過部を通じて露光された感光物質である。第２フォトレジストパターンＰＲｂの厚さは第１フォトレジストパターンＰＲｂより薄い。第１フォトレジストパターンＰＲａは半導体層と第３金属層が積層された構造であって、残る部分上に位置する。第２フォトレジストパターンＰＲｂは第３金属層なしに半導体層のみが残る部分に位置する。フォトレジストパターンＰＲａ、ＰＲｂがない部分は食刻工程で半導体層と第３金属層がすべて除去される。
引き続き、フォト工程は食刻液を金属層ＭＭ上に噴射して湿式食刻を進める。その結果、図１１ｂに図示された通り、第１および第２フォトレジストパターンＰＲａ、ＰＲｂにより遮られた金属層ＭＭの一部は半導体層ＳＥＭ上に残り、食刻液に露出した半導体層ＳＥＭは除去される。半導体層ＳＥＭ上に残留する金属パターンＭＭ’の幅は金属層が過食刻されてフォトレジストパターンＰＲａ、ＰＲａより小さくなり得る。
引き続き、フォト工程はアッシング（Ａｓｈｉｎｇ）工程を通じてフォトレジストパターンＰＲａ、ＰＲｂの厚さを調整する。アッシング工程によって第１フォトレジストパターンＰＲａは厚さが減少し、第２フォトレジストパターンＰＲｂは完全に食刻されて除去される。その結果、図１１ｃに図示された通り、アッシング工程後に厚さが減少した第１フォトレジストパターンＰＲａ’が半導体層ＳＥＭ上に残留する。
引き続き、フォト工程は半導体層ＳＥＭに対して湿式食刻を進める。その結果、第１フォトレジストパターンＰＲａの下の半導体層ＳＥＭがバッファー層ＢＵＦ上に残留し、食刻液に露出した半導体層ＳＥＭが除去される。
引き続き、プラズマ処理が実施されてフォトレジストパターンＰＲａ’により遮られずに露出した半導体パターンＳＥＭ’が導体化される。その結果、図１１ｄに図示された通り、ストーリーキャパシタＣｓｔの中間電極ＣＥ２として利用される導体化された半導体パターンＳＥＭ’がバッファー層ＢＵＦ上に形成され得る。
図面には省略されたが、半導体パターンとトランジスタの電極または配線が連結されるコンタクトホールで半導体パターンが導体化され得る。半導体パターンの導体化後に、フォトレジストパターンＰＲａ’が図１１ｅに図示されたように除去される。
図１２ａ～図１２ｃは、図８に図示されたピクセル回路のコンタクトホール構造を示す平面図である。図１２ａ～図１２ｃで、「ＧＭ」はトランジスタＤＴ、ＳＴ１、ＳＴ２の電極として利用される第２金属層の一部のパターンを示す。図１２ａ～図１２ｃに図示されたコンタクトホール構造は、図８で半導体層と第２金属層が連結されるコンタクトホールＣＨ２、ＳＴＨ３、ＳＴＨ４のうちいずれか一つであり得る。
例えば、駆動素子ＤＴのソース電極Ｓ０が第１絶縁層ＧＩを貫通するコンタクトホールＳＴＨ４を通じてブランチラインＲＢＬに連結される。コンタクトホールＳＴＨ内でブランチラインＲＢＬの導体化された半導体層がソース電極Ｓ０と連結された第２金属層に連結され得る。他の例として、コンタクトホールＳＴＨ４内でブランチラインＲＢＬの第３金属層が駆動素子ＤＴのソース電極Ｓ０と連結され得る。
導体化された半導体パターンＣＳＥＭ／ＭＭ’上に第１絶縁層ＧＩが形成された後、第１絶縁層ＧＩが食刻される。その結果、図１２ａおよび図１２ｂに図示された通り、第１絶縁層ＧＩが除去されたコンタクトホール［ＣＨ（ＧＩ）］を通じて半導体パターンＣＳＥＭ’／ＭＭ’の一部が露出する。
第２金属層ＧＭはコンタクトホール［ＣＨ（ＧＩ）］内で導体化されていない半導体層ＳＥＭ上に形成された金属パターンＭＭ’に接触され得る。この場合、コンタクトホール［ＣＨ（ＧＩ）］内で半導体層ＳＥＭ上の金属パターンＭＭ’が露出するように第１絶縁層ＧＩが食刻される。
引き続き、図１２ｃに図示された通り、第２金属層ＧＭがコンタクトホール［ＣＨ（ＧＩ）］が完全に覆われるように第１絶縁層ＧＩ上に形成される。第２金属層ＧＭはトランジスタＤＴ、ＳＴ１、ＳＴ２のソース電極、ドレイン電極、またはゲート電極であり得る。第２金属層ＧＭは図１２ｃに図示された通り、コンタクトホール［ＣＨ（ＧＩ）］で導体化された半導体パターンＣＳＥＭまたは金属パターンＭＭ’に接触する。
図１２ｃに図示されたコンタクトホール構造は、抵抗が小さい金属層ＭＭ’または導体化された半導体層ＣＳＥＭに第２金属層ＧＭが接触するため別途の半導体導体化過程が不要である。図７ｄに図示されたコンタクトホール構造は第２金属層と重なる半導体層が導体化され得ないため、電気的な抵抗が大きくなる。この抵抗を減少させるために、図７ａ～図７ｄで半導体層を露出させるコンタクトホールを大きくして半導体層の露出領域を大きくすることによって導体化できるが、コンタクトホールの一部のみが実際の接触領域として利用され得る。
図１２ｃに図示されたコンタクトホール構造は導体化された半導体パターンＣＳＥＭまたは半導体層上の第３金属パターンＭＭ’が第２金属層ＧＭと接触するため、第２金属層ＧＭと重なる半導体層の導体化が難しいという点を考慮する必要なくコンタクトホールの抵抗を減らすことができる。したがって、本発明は図１２ｃに図示されたコンタクトホール構造を利用してコンタクトホール［ＣＨ（ＧＩ）］の大きさを減らしてサブピクセルＳＰ１～ＳＰ４でピクセル回路面積を減らすことができる。その結果、本発明はサブピクセルＳＰ１～ＳＰ４で発光領域をより大きくし、開口率を向上させることができる。さらに、本発明は図８から分かるように、ブランチラインＲＢＬとスイッチ素子ＳＴ２を連結するコンタクトホールＳＴＨ４の個数を一個に減らすことによって、ピクセル回路面積をさらに減らして発光領域をさらに拡大し、開口率をさらに向上させることができる。
図１３および図１４は、リペア（ｒｅｐａｉｒ）工程で不良サブピクセルをレーザーカッティング（ｃｕｔｔｉｎｇ）で暗点化する例を示す図面である。
図１３は、図３でＥ領域を拡大した平面図である。図１４は、図８でＦ領域を拡大した平面図である。
表示パネルのピクセルアレイが完成した後、検査工程が実施される。表示パネルの画面上で不良サブピクセルが発見され得る。この場合、リペア工程は不良サブピクセルのピクセル回路で、ピクセル回路の一部ノード（ｃｕｔｔｅｄ ｎｏｄｅ）の配線や電極にレーザービームを照射して電流パスを遮断することによって不良サブピクセルを暗点化することができる。不良サブピクセルの暗点化は使用者に視認されることを最小化することができる。図１３および図１４の例は第１サブピクセルを不良サブピクセルとして例示した場合である。
図１３を参照すると、リペア工程は不良サブピクセルを暗点化するためにピクセル回路に電源Ｖｒｅｆ、ＥＶＤＤを供給するブランチラインＲＢＬと横電源ラインＶＤＤＨの金属にレーザービームを照射する段階を含む。金属配線は一般的なレーザー（Ｌａｓｅｒ）装備で発生する１，０６４（ｎｍ）波長のレーザービームで溶けて断線され得る。横電源ラインＶＤＤＨが半導体層と第３金属層が積層された多層構造である場合、レーザービームの波長を変更することなく横電源ラインＶＤＤＨの第３金属層を溶かして横電源ラインＶＤＤＨを断線させることができる。第３金属層の下の半導体層は導体化されていないため、第３金属層が断線すると 横電源ラインＶＤＤＨが断線され得る。
リペア工程は第１スイッチ素子ＳＴ１のゲート電極をレーザービームの波長を変更することなくレーザービームで断線する段階をさらに含むことができる。
図８に図示された表示パネルで、ブランチラインＲＢＬは半導体層と、その半導体層上に部分的に形成された金属層を含む。半導体層は１，０６４（ｎｍ）波長のレーザービームで溶けないため別途のレーザー装備がさらに必要である。例えば、酸化物半導体（ＩＧＺＯ）は２６６（ｎｍ）波長のレーザービームで溶かすことができる。したがって、図８に図示された表示パネルの場合、リペア工程の費用を減らすために図１４に図示された通り、多層構造のブランチラインで半導体層上に形成された第３金属層に１，０６４（ｎｍ）波長のレーザービームを照射してブランチラインＲＢＬを断線することが好ましい。
多層構造のブランチラインで第３金属層の下の半導体層は導体化されていない部分を含み、隣接したピクセル回路の間のデータラインと交差することができる。したがって、多層構造のブランチライン第３金属層が断線すると基準電圧Ｖｒｅｆが印加される電流パスが遮断され得る。
図１５～図１７は、本発明の多様な実施例に係る表示パネル１０の断面構造を概略的に示した断面である。
図１５～図１７から分かるように、本発明のピクセル回路の断面構造は基板上に形成された第１金属層ＭＬ１、前記第１金属層を覆うバッファー層ＢＵＦ；前記バッファー層ＢＵＦ上に形成されてトランジスタＴＦＴの半導体層ＳＥＭＬを覆う絶縁層ＧＩ；および前記絶縁層ＧＩ上に形成された第２金属層ＭＬ２を含む。
前記第１金属層ＭＬは前記トランジスタＴＦＴの光遮断層ＬＳと、キャパシタＣｓｔの下部電極を含む。前記第２金属層ＭＬ２は実質的に同一平面上に配置される前記トランジスタのゲート電極Ｇ、ソース電極Ｓ、およびドレイン電極Ｄを含む。前記半導体層ＳＥＭＬは前記トランジスタＴＦＴのチャネルを形成する活性層ＡＣＴを含む。前記トランジスタＴＦＴは駆動素子ＤＴまたはスイッチ素子ＳＴ１、ＳＴ２であり得、またピクセル回路のすべてのトランジスタであり得る。
前記ブランチラインＲＢＬの少なくとも一部が図１６および図１７に図示された通り、前記半導体層ＳＥＭＬと実質的に同一平面上に配置される導体化された半導体層を含むことができる。
図３に図示された表示パネル１０でトランジスタＴＦＴ、ストレージキャパシタＣｓｔ、そして、ブランチラインＲＢＬの断面構造を、図１５のように単純に表現することができる。図１５に図示されたトランジスタＴＦＴは駆動素子ＤＴである。スイッチ素子ＳＴ１、ＳＴ２は光遮断パターンＬＳがないことを除けば、その構造は駆動素子ＤＴと実質的に同じである。
図１５を参照すると、ピクセル回路のトランジスタＴＦＴのゲート電極Ｇ、ソース電極Ｓ、およびドレイン電極Ｄは、第１絶縁層ＧＩ上に配置された第２金属層ＭＬ２から分割された金属パターンで形成され得る。トランジスタＴＦＴはピクセル回路を構成するすべてのトランジスタすなわち、駆動素子とスイッチ素子であり得る。トランジスタＴＦＴはバッファー層ＢＵＦ上に形成された活性層ＡＣＴを含む。活性層ＡＣＴはバッファー層ＢＵＦと第１絶縁層ＧＩの間の半導体層ＳＥＭＬから分割された半導体パターンで形成され得る。バッファー層ＢＵＦと第１絶縁層ＧＩそれぞれは無機絶縁膜であり得る。
トランジスタＴＦＴの下に第１金属層ＭＬ１から分割された光遮断パターンＬＳが配置され得る。光遮断パターンＬＳはバッファー層ＢＵＦによって覆われた第１金属層からパターニングされ得る。ストレージキャパシタＣｓｔは導体化された半導体パターンからなる上部電極ＣＥと、第１金属層ＭＬ１からなる下部電極を含む。光遮断パターンＬＳとストレージキャパシタＣｓｔの下部電極は、第１金属層ＭＬ１の単一パターンで一体化され得る。ブランチラインＲＢＬは第２金属層ＭＬ２からパターニングされた第１および第２ブランチラインＢＬａ、ＢＬｂを含む。
したがって、図１５に図示された表示パネル１０で第１金属層ＭＬ１は少なくともトランジスタＴＦＴの光遮断パターンＬＳと、ストレージキャパシタＣｓｔの下部電極を含む。半導体層ＳＥＭＬは少なくともトランジスタＴＦＴの活性層ＡＣＴと、ストレージキャパシタＣｓｔの上部電極ＣＥを含む。第２金属層ＭＬ２は少なくともトランジスタＴＦＴの電極と、ブランチラインＢＬａ、ＢＬｂ（すなわち、図１５に図示されたＲＢＬ）を含む。
図８に図示された表示パネル１０でトランジスタＴＦＴ、ストレージキャパシタＣｓｔ、そして、ブランチラインＲＢＬの断面構造を図１６のように単純に表現することができる。ストレージキャパシタＣｓｔは図１７に図示された構造で具現され得る。
図１６および図１７を参照すると、第１金属層ＭＬ１は少なくともトランジスタＴＦＴの光遮断パターンＬＳを含む。第１金属層ＭＬ１はストレージキャパシタＣｓｔの下部電極をさらに含むことができる。半導体層ＳＥＭＬは少なくともトランジスタＴＦＴの活性層ＡＣＴ、ストレージキャパシタＣｓｔの中間電極ＣＥ２、およびブランチラインＲＢＬを含む。第２金属層ＭＬ２は少なくともトランジスタＴＦＴの電極と、ストレージキャパシタＣｓｔの上部電極ＣＥ１を含む。
図１６に図示されたストレージキャパシタＣｓｔの中間電極ＣＥ２は導体化された半導体層で具現される。ストレージキャパシタＣｓｔは図１６に図示された通り、第１金属層ＭＬ１と半導体層ＳＥＭＬの間の第１キャパシタＣｓｔ１と、半導体層ＳＥＭＬと第２金属層ＭＬ２の間の第２キャパシタＣｓｔ２を含むことができる。他の実施例として、ストレージキャパシタＣｓｔは図１７に図示された通り、半導体層ＳＥＭＬと第２金属層ＭＬ２の間のキャパシタで具現され得る。
半導体層ＳＥＭＬは単層の半導体層である場合、部分的に導体化され得る。半導体層ＳＥＭＬ上に図面で省略された第３金属層が形成され得る。第３金属層は第１金属層ＭＬ１と第２金属層ＭＬ２の間で半導体層ＳＥＭＬ上に配置される。
ブランチラインＲＢＬは開口部ＡＰＴの発光領域に重なった単層ブランチラインを含む。単層ブランチラインは透明な導体化された半導体層で形成されるため発光領域と重なって開口部を拡大することができる。
図８に図示された表示パネルでトランジスタの電極とストレージキャパシタの電極は図１８に図示された通り、半導体層および金属層の積層構造に連結され得る。
図１８を参照すると、トランジスタＴＦＴの活性層ＡＣＴは半導体層ＳＥＭＬと第３金属層ＭＬ３が積層された多層構造であり得る。トランジスタＴＦＴのソースおよびドレイン電極Ｓ、Ｄは第１絶縁層ＧＩを貫通するコンタクトホールを通じて半導体層ＳＥＭＬ上の第３金属層ＭＬ３に接触する。
ストレージキャパシタＣｓｔの中間電極ＣＥ２は半導体層ＳＥＭＬと第３金属層ＭＬ３が積層された多層構造であり得る。この場合、中間電極ＣＥ２の半導体層ＳＥＭＬは導体化される必要がない。
パッドＰＡＤは第１金属層ＭＬ１で形成された第１電極ＰＥ１、第２金属層ＭＬ２で形成された第２電極ＰＥ２、および第２電極ＰＥ２上に形成された第３電極ＰＥ３を含むことができる。第２電極ＰＥ２はバッファー層ＢＵＦを貫通するコンタクトホールを通じて第１電極ＰＥ１に接触する。第３電極ＰＥ３は発光素子ＯＬＥＤのアノード電極ＡＮＤと同時に 透明電極物質で形成される。ソースドライバー１２の出力ピンはＡＣＦ（ａｎｉｓｏ－ｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）を通じてパッドＰＡＤの第３電極ＰＥ３に連結される。
図８に図示された表示パネル１０で第１金属層のパターンと半導体パターンは図１９と同じである。
図１９を参照すると、第１金属層ＭＬのパターンは少なくとも縦電源ラインＶＤＤＶ、基準電圧ラインＲＬ、データラインＤＬ１～ＤＬ４、および光遮断パターンＬＳを含む。
半導体パターンは少なくとも第１～第６半導体パターンＳＥＭ１～ＳＥＭ６を含む。第１半導体パターンＳＥＭ１はコンタクトホールＲＨ３を通じて基準電圧ラインＲＬと連結されるブランチラインを含む。
ブランチラインＲＢＬの半導体パターンはサブピクセルのうち少なくとも一つの発光領域を第１方向ｘに沿って横切る導体化されたライン部ＳＥＭ１－１と、第１方向ｘと交差する第２方向ｙに沿ってライン部ＳＥＭ１－１から曲がってピクセル回路に連結された分岐部ＳＥＭ１－２を含む。
ブランチラインＲＢＬのライン部ＳＥＭ１－１は一つ以上のサブピクセルの発光領域を横切ってその発光領域と重なり得る。ブランチラインＲＢＬを通じて基準電圧Ｖｒｅｆが一つ以上のサブピクセルに印加され得るように、一つのライン部ＳＥＭ１－１に複数個の分岐部ＳＥＭ１－２が連結される。分岐部ＳＥＭ１－２は第２スイッチ素子ＳＴ２で導体化されていない活性層と、第２スイッチ素子ＳＴ２の電極のうち少なくとも一電極を含むことができる。分岐部ＳＥＭ１－２は第２スイッチ素子ＳＴ２のソースおよびドレイン電極と接触する導体化された電極部分を含むことができる。
第２～第５半導体パターンＳＥＭ２～ＳＥＭ５それぞれは、ストレージキャパシタＣｓ１の電極と、第１スイッチ素子ＳＴ１のソースおよびドレイン電極と接触する部分で導体化され得る。第３半導体パターンＳＥＭ２は、ストレージキャパシタＣｓ１の電極と、第１スイッチ素子ＳＴ１のソースおよびドレイン電極と接触する部分で導体化され得る。第６半導体パターンＳＥＭ６は駆動素子ＤＴのソースおよびドレイン電極で導体化され得る。
基準電圧ラインＲＬは導体化された半導体パターンで具現され得る。この場合、図２０に図示された通り、第１半導体パターンＳＥＭ１と基準電圧ラインＲＬが同一平面上で連結されるためコンタクトホールが不要である。基準電圧ラインＲＬがピクセル回路の第２スイッチ素子ＳＴ２に連結される。基準電圧ラインＲＬと第２スイッチ素子ＳＴ２のドレイン電極と基準電圧ラインＲＬがコンタクトホールを通じて連結されると、図２１ａに図示された通り、コンタクトホールの抵抗Ｒｃｎｔと基準電圧ラインＲＬの配線抵抗Ｒｒが存在する。これに比べ、基準電圧ラインＲＬと第２スイッチ素子ＳＴ２のドレイン電極と基準電圧ラインＲＬがコンタクトホールなしに直接連結されると、図２１ｂに図示された通り、それらの間に基準電圧ラインＲＬの配線抵抗Ｒｒのみが存在する。
基準電圧ラインＲＬが導体化された半導体パターンを具現する時、基準電圧ラインと横電源ラインＶＤＤＨ間の短絡（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）を防止するために、横電源ラインＶＤＤＨは絶縁層を挟んで半導体層と分離された第１金属層ＭＬ１または第２金属層ＭＬ２で形成され得る。
リペア工程は不良サブピクセルを暗点化する時、駆動素子ＤＴと発光素子ＯＬＥＤのアノード電極ＡＮＤの間のノードすなわち、配線を断線させる必要がある。アノード電極を溶かすことができるレーザービームの波長と、金属および半導体層を溶かすことができるレーザービームの波長が異なり得る。例えば、アノード電極として利用されるＩＴＯは２６６（ｎｍ）波長のレーザービームで溶かすことができる。これに比べ、ブランチラインの半導体層は１，０６４（ｎｍ）波長のレーザービームで溶かすことができる。この場合、アノード電極を断線させるためのレーザー装備とブランチラインを断線させるためのレーザー装備は別途の装備が必要であり、リペア工程時間が長くなる。本発明の第３実施例はレーザー工程で一つのレーザー装備でアノード電極とブランチラインを同時に断線させるために、ブランチラインを図２２および図２３のような構造で具現することができる。
図２２は、本発明の第３実施例に係る表示装置の平面図である。図２３は、図２２でカッティングラインＩ－Ｉ’に沿って切り取った断面図である。この実施例はリペア工程で同一波長のレーザービームで発光素子ＯＬＥＤのアノード電極とブランチラインＲＢＬを同時に断線させることができる。図２２および図２３は図８に図示された表示パネルのピクセル回路に変更されたブランチラインの一部を拡大した図面である。この実施例において図８と同じ構成要素については同じ図面符号を付し、それに対する詳細な説明は省略することにする。
図２２および図２３を参照すると、ブランチラインＲＢＬは第１方向ｘに沿って長いライン部ＲＢＬ－１と、第１方向ｘと交差する第２方向ｙに沿ってライン部ＲＢＬ－１から曲がってピクセル回路に連結された分岐部ＲＢＬ－２を含む。ライン部ＲＢＬ－１は基準電圧ラインＲＬに連結され、データラインＤＬ１、ＤＬ２と交差する。
ブランチラインＲＢＬのライン部ＲＢＬ－１は、サブピクセルの発光領域とピクセル回路の間で一つ以上のサブピクセルを横切る長さを有する。ライン部ＲＢＬ－１はサブピクセルの発光領域とゲートラインＧＬの間で少なくとも一部が発光素子ＯＬＥＤのアノード電極ＡＮＤと重なる。ライン部ＲＢＬ－１の少なくとも一部はバンクＢＮＫに重なり得る。
ブランチラインＲＢＬを通じて基準電圧Ｖｒｅｆが一つ以上のサブピクセルに印加され得るように、一つのライン部ＲＢＬ－１に複数個の分岐部ＲＢＬ－２が連結される。分岐部ＲＢＬ－２は、対応するサブピクセルで第２スイッチ素子ＳＴ２の導体化されていない活性層と、第２スイッチ素子ＳＴ２のソースおよびドレイン電極と接触する導体化された電極部分を含む。分岐部ＲＢＬ－２の少なくとも一部は発光素子ＯＬＥＤのアノード電極ＡＮＤと重なる。分岐部ＲＢＬ－２の少なくとも一部はバンクＢＮＫに重なり得る。
ライン部ＲＢＬ－１の少なくとも一部と分岐部ＲＢＬ－２の少なくとも一部は図２３に図示された通り、半導体層ＳＥＭと第３金属層ＭＬ３が積層された多層構造を有する。第３金属層ＭＬ３は銅（Ｃｕ）、モリチタン（ＭｏＴｉ）のうちいずれか一つまたはこれらの金属が積層された二重金属層であり得る。ライン部ＲＢＬ－１の 第３金属層ＭＬ３により、ライン部ＲＢＬ－１は開口部の発光領域を回避する経路で配置され得る。例えば、ライン部ＲＢＬ－１で 第３金属層ＭＬ３が存在する部分はサブピクセルの発光領域とゲートラインＧＬの間に配置され得る。
図２２および図２３に図示されたピクセル構造を有する表示パネル１０で不良サブピクセルが検出されると、リペア工程が実施される。リペア工程は不良サブピクセルを暗点化するために、ピクセル回路に電源Ｖｒｅｆ、ＥＶＤＤを供給する電源配線にレーザービームを照射する。金属配線は一般的なレーザー（Ｌａｓｅｒ）装備で発生する１，０６４（ｎｍ）波長のレーザービームでカッティングされ得る。リペア工程はブランチラインＲＢＬで 第３金属層ＭＬ３とアノード電極ＡＮＤが重なる部分例えば、図２２および図２３でカッティングラインＩ－Ｉ’に沿ってレーザービームの波長を変更することなく、１回のレーザービームの照射でブランチラインＲＢＬを断線させることができる。この時、 第３金属層ＭＬ３の下の半導体層ＳＥＭは断線されないが、この半導体層ＳＥＭは導体化されていない状態であるため断線効果がある。
リペア工程は横電源ラインＶＤＤＨと、第１スイッチ素子ＳＴ１のゲート電極をレーザービームで断線する段階をさらに含むことができる。
図２４に図示された通り、ブランチラインＲＢＬのライン部ＲＢＬ－１と分岐部ＲＢＬ－２で少なくとも一部が導体化された半導体層を含んだ単層構造で具現され得る。例えば、分岐部ＲＢＬ－２の少なくとも一部は、半導体層ＳＥＭと第３金属層ＭＬ３が積層された多層構造であり得る。導体化された半導体層は透明であるため、サブピクセルの発光領域と重なって発光領域を含んだ開口部が拡大され得る。リペア工程はライン部ＲＢＬ－１または分岐部ＲＢＬ－２で図２３および図２４のように、アノード電極ＡＮＤとブランチラインＲＢＬの 第３金属層ＭＬ３が重なる位置にレーザービームを照射して不良サブピクセルに連結されたアノード電極ＡＮＤとブランチラインＲＢＬを同時に断線させることができる。
以上で解決しようとする課題、課題の解決手段、効果に記載した明細書の内容が、請求項の必須の特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載された事項によって制限されない。
以上、添付された図面を参照して本発明の実施例をさらに詳細に説明したが、本発明は必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施され得る。したがって、本発明に開示された実施例は本発明の技術思想を限定するためのものではなく説明するためのものであって、このような実施例によって本発明の技術思想の範囲が限定されるものではない。したがって、以上で記述した実施例はすべての面において例示的なものであって、限定的でないものと理解されるべきである。本発明の保護範囲は特許請求の範囲によって解釈されるべきであり、それと同等な範囲内にあるすべての技術思想は本発明の権利範囲に含まれるものと解釈されるべきである。
１０：表示パネル
ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４：サブピクセル
ＥＡ：発光部
ＣＡ：回路部
ＧＬ：ゲートライン
ＤＬ：データライン
ＲＬ：基準電圧ライン
Ｃｓｔ：ストレージキャパシタ
ＶＤＤＨ：横電源ライン
ＶＤＤＶ：縦電源ライン
ＤＴ：駆動素子
ＳＴ１：第１スイッチ素子
ＳＴ２：第２スイッチ素子
ＲＢＬ：ブランチライン

Claims (20)

  1. 基板と、
    前記基板上に発光領域を含む発光素子と
    前記発光素子に隣接した基準電圧ラインと、
    前記基準電圧ラインに接続されて前記発光素子に基準電圧を供給するブランチラインとを含み、
    前記発光素子は前記基板の方向に前記発光領域に光を放出し、
    前記ブランチラインは半導体層を含み、
    前記ブランチラインの前記半導体層は前記発光領域と重なる、表示パネル。
  2. 前記発光素子のアノード上に配置されたバンクをさらに含み、
    前記バンクは前記アノードの一部を露出させ、前記発光領域を含む開口部を定義し、
    前記ブランチラインの前記半導体層の少なくとも一部は前記開口部内で前記アノードと重なる、請求項１に記載の表示パネル。
  3. 前記発光素子を駆動するピクセル回路と、
    前記ピクセル回路にピクセル駆動電圧を供給する電源ラインと、
    前記ピクセル回路にデータ電圧を供給するデータラインと、
    前記ピクセル回路にゲート電圧を供給するゲートラインとをさらに含む、請求項１に記載の表示パネル。
  4. 前記電源ラインは、
    第１方向に前記ピクセル回路に接続されて前記ピクセル駆動電圧を前記ピクセル回路に供給する第１電源ライン、および
    前記第１方向と交差する第２方向に配列され、前記第１電源ラインに接続される第２電源ラインを含み、
    前記第１電源ラインの少なくとも一部は半導体層と金属層が積層された多層構造を有する、請求項３に記載の表示パネル。
  5. 前記ブランチラインは前記基準電圧ラインと異なる層に配列され、コンタクトホールを通じて前記基準電圧ラインに接続される、請求項１に記載の表示パネル。
  6. 前記ブランチラインは、
    半導体層を含む単層ブランチライン、および
    前記半導体層と前記半導体層の一部分上に積層された金属層を含んだ多層ブランチラインを含む、請求項５に記載の表示パネル。
  7. 前記多層ブランチラインは前記データラインと交差するように配列され、前記単層ブランチラインは前記発光領域と交差するように配列される、請求項６に記載の表示パネル。
  8. 前記ブランチラインは、
    前記発光領域と交差するように第１方向に沿って配列されるライン部、および
    前記ライン部から前記第１方向と交差する第２方向に折り曲げられて前記ピクセル回路に接続される少なくとも一つのブランチ部を含む、請求項３に記載の表示パネル。
  9. 前記ブランチラインと前記基準電圧ラインは同一層で互いに接続されるように配列される、請求項１に記載の表示パネル。
  10. 前記基準電圧ラインは前記半導体層を含む、請求項９に記載の表示パネル。
  11. 基板と、
    前記基板上の透明アノードと、
    前記透明アノードに隣接した基準電圧ラインと、
    前記基準電圧ラインに接続されて基準電圧を前記透明アノードに供給するブランチラインとを含み、
    前記ブランチラインは半導体層を含み、
    前記ブランチラインの前記半導体層は前記透明アノードと重なる、表示パネル。
  12. 前記透明アノード上に配置されるバンクをさらに含み、
    前記バンクは前記アノードの一部を露出させ、発光領域を含む開口部を定義し、
    前記ブランチラインの前記半導体層の少なくとも一部は前記開口部内で前記透明アノードと重なる、請求項１１に記載の表示パネル。
  13. 前記発光素子を駆動するピクセル回路と、
    前記ピクセル回路にピクセル駆動電圧を供給する電源ラインと、
    前記ピクセル回路にデータ電圧を供給するデータラインと、
    前記ピクセル回路にゲート電圧を供給するゲートラインとをさらに含む、請求項１２に記載の表示パネル。
  14. 前記ブランチラインは、
    前記透明アノード電極と交差するように第１方向に沿って配列されるライン部、および
    前記ピクセル回路に接続されるように前記第１方向と交差する第２方向に前記第１ライン部から折り曲げられた少なくとも一つのブランチ部を含む、請求項１３に記載の表示パネル。
  15. 前記ライン部の少なくとも一部は前記発光領域と前記ゲートラインの間で前記透明アノードと重なる、請求項１４に記載の表示パネル。
  16. 前記ブランチ部の少なくとも一部は前記透明アノードと重なる、請求項１４に記載の表示パネル。
  17. 前記ブランチ部の少なくとも一部は前記バンクと重なる、請求項１４に記載の表示パネル。
  18. 前記ライン部の少なくとも一部は前記半導体層と前記半導体層上に積層された金属層とを含む多層構造を有する、請求項１４に記載の表示パネル。
  19. 前記ブランチ部の少なくとも一部は前記半導体層と前記半導体層上に積層された金属層とを含む多層構造を有する、請求項１４に記載の表示パネル。
  20. 前記ライン部の少なくとも一部と前記ブランチ部の少なくとも一部は前記半導体層を含む単層構造を有する、請求項１４に記載の表示パネル。
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