KR20230117010A - 표시 장치 - Google Patents

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KR20230117010A
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KR
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area
pixel circuit
display
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KR1020220013611A
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이필석
고유민
김선호
박주찬
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 영역이 확장된 표시 장치를 위하여, 제1 표시 영역 및 제2 표시 영역을 포함하는 표시 영역이 정의된 기판; 상기 제1 표시 영역 상에 배치되고, 제1 채널 영역을 포함하는 제1 반도체층, 상기 제1 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 위치하고 상기 제1 게이트 전극에 연결되는 제1 전극을 포함하는 제1 화소 회로; 및 상기 제2 표시 영역 상에 배치되고, 제2 채널 영역을 포함하는 제2 반도체층, 상기 제2 채널 영역과 중첩하는 제2 게이트 전극, 및 상기 제2 게이트 전극 상에 위치하고 상기 제2 게이트 전극에 연결되는 제2 전극을 포함하는 제2 화소 회로를 포함하고, 상기 제1 채널 영역의 제1 채널 면적에 대한 상기 제1 전극과 중첩하는 상기 제1 채널 영역의 제1 중첩 영역의 제1 중첩 면적의 비율은 상기 제2 채널 영역의 제2 채널 면적에 대한 상기 제2 전극과 중첩하는 상기 제2 채널 영역의 제2 중첩 영역의 제2 중첩 면적의 비율보다 작은 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 표시 영역이 확장된 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 표시 영역 및 제2 표시 영역을 포함하는 표시 영역이 정의된 기판; 상기 제1 표시 영역 상에 배치되고, 제1 채널 영역을 포함하는 제1 반도체층, 상기 제1 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 위치하고 상기 제1 게이트 전극에 연결되는 제1 전극을 포함하는 제1 화소 회로; 및 상기 제2 표시 영역 상에 배치되고, 제2 채널 영역을 포함하는 제2 반도체층, 상기 제2 채널 영역과 중첩하는 제2 게이트 전극, 및 상기 제2 게이트 전극 상에 위치하고 상기 제2 게이트 전극에 연결되는 제2 전극을 포함하는 제2 화소 회로를 포함하고, 상기 제1 채널 영역의 제1 채널 면적에 대한 상기 제1 전극과 중첩하는 상기 제1 채널 영역의 제1 중첩 영역의 제1 중첩 면적의 비율은 상기 제2 채널 영역의 제2 채널 면적에 대한 상기 제2 전극과 중첩하는 상기 제2 채널 영역의 제2 중첩 영역의 제2 중첩 면적의 비율보다 작은 표시 장치가 제공된다.
일 예에 따르면, 상기 표시 장치는 상기 제1 표시 영역 상에 배치되고, 상기 제1 화소 회로에 전기적으로 연결되는 제1 표시 요소; 및 상기 제2 표시 영역 상에 배치되고, 상기 제2 화소 회로에 전기적으로 연결되는 복수의 제2 표시 요소들을 더 포함할 수 있다.
일 예에 따르면, 상기 제1 화소 회로는 상기 제1 반도체층의 일부와 상기 제1 게이트 전극을 갖고 제1 구동 전류를 상기 제1 표시 요소에 출력하는 제1 구동 트랜지스터를 더 포함하고, 상기 제2 화소 회로는 상기 제2 반도체층의 일부와 상기 제2 게이트 전극을 갖고 제2 구동 전류를 상기 복수의 제2 표시 요소들에 출력하는 제2 구동 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 표시 요소가 제1 계조로 발광하기 위한 상기 제1 구동 전류의 크기는 상기 복수의 제2 표시 요소들이 모두 상기 제1 계조로 발광하기 위한 상기 제2 구동 전류의 크기보다 작을 수 있다.
일 예에 따르면, 상기 제2 구동 전류는 상기 복수의 제2 표시 요소들에 실질적으로 균등하게 분배되고, 상기 복수의 제2 표시 요소들 각각에 흐르는 전류의 크기는 상기 제1 구동 전류의 크기와 실질적으로 동일할 수 있다.
일 예에 따르면, 상기 복수의 제2 표시 요소들 각각의 발광 면적은 상기 제1 표시 요소의 발광 면적과 실질적으로 동일할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제2 표시 영역 상에 배치되고, 상기 제1 화소 회로와 상기 제2 화소 회로에 게이트 신호를 공급하는 게이트 구동 회로를 더 포함하고, 상기 복수의 제2 표시 요소들은 상기 게이트 구동 회로와 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 제1 전극의 적어도 일부는 상기 제1 채널 영역과 중첩할 수 있다.
일 예에 따르면, 상기 제2 채널 영역의 길이에 대한 폭의 비율은 상기 제1 채널 영역의 길이에 대한 폭의 비율보다 클 수 있다.
일 예에 따르면, 상기 제2 채널 영역의 길이에 대한 폭의 비율은 상기 제1 채널 영역의 길이에 대한 폭의 비율과 실질적으로 동일할 수 있다.
일 예에 따르면, 상기 제2 채널 영역의 이동도는 상기 제1 채널 영역의 이동도보다 클 수 있다.
일 예에 따르면, 상기 제2 채널 영역에 포함된 수소의 양은 상기 제1 채널 영역에 포함된 수소의 양보다 클 수 있다.
일 예에 따르면, 상기 제1 전극 및 상기 제2 전극 각각은 제1 층, 및 상기 제1 층 상의 제2 층을 가질 수 있다.
일 예에 따르면, 상기 제1 화소 회로는 상기 제1 반도체층과 다른 물질을 포함하는 제3 반도체층, 및 상기 제1 전극과 상기 제3 반도체층을 연결하는 제1 연결 전극을 더 포함하고, 상기 제2 화소 회로는 상기 제2 반도체층과 다른 물질을 포함하는 제4 반도체층, 및 상기 제2 전극과 상기 제4 반도체층을 연결하는 제2 연결 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 제1 반도체층과 상기 제2 반도체층은 실리콘 반도체 물질을 포함하고, 상기 제3 반도체층과 상기 제4 반도체층은 산화물 반도체 물질을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 표시 영역 상에 배치되고, 제1 방향을 따라 연장되는 데이터선; 상기 표시 영역의 외곽에 위치하는 패드부; 및 상기 패드부에서 공급된 데이터 신호를 상기 데이터선에 전달하고, 상기 제1 방향으로 연장되는 제1 부분, 및 제2 방향으로 연장되고 상기 제1 부분을 상기 데이터선에 연결하는 제2 부분을 갖는 연결선을 더 포함하고, 상기 연결선의 상기 제2 부분은 상기 제1 연결 전극 및 상기 제2 연결 전극과 동일한 층에 배치될 수 있다.
일 예에 따르면, 상기 제1 화소 회로는 상기 제1 게이트 전극과 상기 제1 전극 사이에 개재되는 제3 전극, 상기 제1 전극 상에 배치되고 구동 전압이 인가되는 제1 도전 패턴, 및 상기 제3 전극과 상기 제1 도전 패턴을 연결하는 제1 콘택홀을 더 포함하고, 상기 제2 화소 회로는 상기 제2 게이트 전극과 상기 제2 전극 사이에 개재되는 제4 전극, 상기 제2 전극 상에 배치되고 상기 구동 전압이 인가되는 제2 도전 패턴, 및 상기 제4 전극과 상기 제2 도전 패턴을 연결하는 제2 콘택홀을 더 포함하고, 상기 제1 콘택홀과 상기 제1 채널 영역 사이의 제1 이격 거리는 상기 제2 콘택홀과 상기 제2 채널 영역 사이의 제2 이격 거리보다 작을 수 있다.
일 예에 따르면, 상기 기판에는 상기 표시 영역의 외곽의 주변 영역이 더 정의되고, 상기 제2 표시 영역은 상기 제1 표시 영역과 상기 주변 영역 사이에 위치할 수 있다.
본 발명의 다른 관점에 따르면, 제1 채널 영역을 포함하는 제1 반도체층, 상기 제1 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 위치하고 상기 제1 게이트 전극에 연결되는 제1 전극을 포함하는 제1 화소 회로; 제2 채널 영역을 포함하는 제2 반도체층, 상기 제2 채널 영역과 중첩하는 제2 게이트 전극, 및 상기 제2 게이트 전극 상에 위치하고 상기 제2 게이트 전극에 연결되는 제2 전극을 포함하는 제2 화소 회로; 상기 제1 화소 회로에 전기적으로 연결되는 제1 표시 요소; 및 상기 제2 화소 회로에 전기적으로 연결되는 복수의 제2 표시 요소들을 포함하고, 상기 제1 채널 영역의 제1 채널 면적에 대한 상기 제1 전극과 중첩하는 상기 제1 채널 영역의 제1 중첩 영역의 제1 중첩 면적의 비율은 상기 제2 채널 영역의 제2 채널 면적에 대한 상기 제2 전극과 중첩하는 상기 제2 채널 영역의 제2 중첩 영역의 제2 중첩 면적의 비율보다 작은 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 화소 회로는 상기 제1 반도체층의 일부와 상기 제1 게이트 전극을 갖고 제1 구동 전류를 상기 제1 표시 요소에 출력하는 제1 구동 트랜지스터를 더 포함하고, 상기 제2 화소 회로는 상기 제2 반도체층의 일부와 상기 제2 게이트 전극을 갖고 제2 구동 전류를 상기 복수의 제2 표시 요소들에 출력하는 제2 구동 트랜지스터를 더 포함하고, 상기 복수의 제2 표시 요소들의 개수는 n개이고, 상기 제2 구동 전류의 크기는 상기 제1 구동 전류의 크기의 약 n배일 수 있다.
일 예에 따르면, 상기 제2 채널 영역의 길이에 대한 폭의 비율은 상기 제1 채널 영역의 길이에 대한 폭의 비율보다 클 수 있다.
일 예에 따르면, 상기 제2 채널 영역에 포함된 수소의 양은 상기 제1 채널 영역에 포함된 수소의 양보다 클 수 있다.
일 예에 따르면, 상기 제1 전극 및 상기 제2 전극 각각은 제1 층, 및 상기 제1 층 상의 제2 층을 가질 수 있다.
일 예에 따르면, 상기 제1 화소 회로는 산화물 반도체 물질을 포함하는 제3 반도체층, 및 상기 제1 전극과 상기 제3 반도체층을 연결하는 제1 연결 전극을 더 포함하고, 상기 제2 화소 회로는 산화물 반도체 물질을 포함하는 제4 반도체층, 및 상기 제2 전극과 상기 제4 반도체층을 연결하는 제2 연결 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 제1 화소 회로는 상기 제1 게이트 전극과 상기 제1 전극 사이에 개재되는 제3 전극, 상기 제1 전극 상에 배치되고 구동 전압이 인가되는 제1 도전 패턴, 및 상기 제3 전극과 상기 제1 도전 패턴을 연결하는 제1 콘택홀을 더 포함하고, 상기 제2 화소 회로는 상기 제2 게이트 전극과 상기 제2 전극 사이에 개재되는 제4 전극, 상기 제2 전극 상에 배치되고 상기 구동 전압이 인가되는 제2 도전 패턴, 및 상기 제4 전극과 상기 제2 도전 패턴을 연결하는 제2 콘택홀을 더 포함하고, 상기 제1 콘택홀과 상기 제1 채널 영역 사이의 제1 이격 거리는 상기 제2 콘택홀과 상기 제2 채널 영역 사이의 제2 이격 거리보다 작을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 표시 영역이 확장된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 측면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 평면도이다.
도 4는 도 3의 A부분을 예시적으로 도시한 확대 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소 회로를 개략적으로 도시한 평면도이다.
도 8 내지 도 12는 도 7의 일부 층을 예시적으로 도시한 평면도들이다.
도 13은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다.
도 14는 도 13의 일부분을 I-I'을 따라 절취한 예시적인 단면도이다.
도 15a는 도 7의 B부분을 예시적으로 도시한 확대 평면도이다.
도 15b는 도 13의 일부 부재와 도 15a의 일부 부재를 비교하기 위한 도면이다.
도 16은 도 15a의 일부분을 III-III'을 따라 절취한 예시적인 단면도이다.
도 17은 도 16의 C부분을 예시적으로 도시한 확대 평면도이다.
도 18은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다.
도 19는 도 15a의 일부분을 III-III'을 따라 절취한 예시적인 단면도이다.
도 20은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다.
도 21은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다.
도 22는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 23은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 측면도이다. 본 실시예에 따른 표시 장치는 도 2와 같이 일부분이 벤딩되어 있지만, 도 1에서는 편의상 벤딩되지 않은 것으로 도시하고 있다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(10)을 포함한다. 이러한 표시 장치(1)는 표시 패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 표시 장치(1)는 스마트폰, 태블릿, 랩탑, 텔레비전, 또는 광고판 등과 같은 다양한 제품일 수 있다.
표시 패널(10)은 표시 영역(DA)과 표시 영역(DA) 외측(또는, 외곽)의 주변 영역(PA)을 포함한다. 물론 표시 패널(10)은 기판(100, 도 3 참조)을 포함하므로, 기판(100)이 표시 영역(DA) 및 주변 영역(PA)을 포함하는 것으로 이해될 수 있다. 또는, 기판(100)에 표시 영역(DA) 및 주변 영역(PA)이 정의되는 것으로 이해될 수 있다.
표시 영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소들이 배치될 수 있다. 표시 영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 예시적으로 표시 영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변 영역(PA)은 표시 영역(DA)의 외측에 배치될 수 있다. 주변 영역(PA)은 표시 영역(DA)의 적어도 일부를 둘러싸도록 배치될 수 있다.
표시 패널(10)은 메인 영역(MR), 메인 영역(MR) 외측의 벤딩 영역(BR), 및 벤딩 영역(BR)을 중심으로 메인 영역(MR)의 반대편에 위치하는 서브 영역(SR)을 가질 수 있다. 벤딩 영역(BR)에서는 도 2에 도시된 것과 같이 표시 패널(10)의 벤딩이 이루어져, z축 방향에서 바라볼 시 서브 영역(SR)의 적어도 일부가 메인 영역(MR)과 중첩되도록 할 수 있다. 물론 본 발명이 벤딩된 표시 장치에 한정되는 것은 아니며, 벤딩되지 않는 표시 장치에도 적용될 수 있다. 서브 영역(SR)은 후술하는 것과 같이 비표시영역일 수 있다. 표시 패널(10)이 벤딩 영역(BR)에서 벤딩되도록 함으로써, 표시 장치(1)를 전면(前面)에서 (-z 방향으로) 바라볼 시 비표시영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다.
표시 패널(10)의 서브 영역(SR)에는 데이터 패드부(20)가 배치될 수 있다. 데이터 패드부(20)는 표시 패널(10)을 구동하는 집적 회로(예컨대, 구동칩)를 포함할 수 있다. 이러한 집적 회로는 데이터 신호를 생성하는 데이터 구동 집적 회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
데이터 패드부(20)는 표시 패널(10)의 서브 영역(SR)에 실장될 수 있다. 데이터 패드부(20)는 표시 영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 표시 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라, 데이터 패드부(20)는 메인 영역(MR)의 배면 상에 위치하게 될 수 있다. 데이터 패드부(20)는 복수의 패드들을 포함할 수 있다.
표시 패널(10)의 서브 영역(SR) 단부에는 인쇄 회로 기판(30) 등이 부착될 수 있다. 이러한 인쇄 회로 기판(30) 등은 패드들을 통해 데이터 패드부(20) 등에 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치(1)에 구비된 표시 요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 도시하는 평면도이다.
도 3을 참조하면, 표시 패널(10)은 기판(100)을 포함한다. 표시 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다. 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 전술한 것과 같이 표시 패널(10)이 벤딩 영역(BR, 도 1 참조)에서 벤딩되는 경우, 기판(100)은 플렉서블 또는 벤더블 특성을 가질 필요가 있다. 이 경우, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물(예, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등)을 포함하는 배리어층을 포함하는 다층 구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)과 주변 영역(PA) 사이에 위치할 수 있다.
도 3에서는 제2 표시 영역(DA2)들이 제1 방향(예를 들어, ±x 방향)을 따라 제1 표시 영역(DA1)의 양측에 위치하는 것으로 도시하고 있으나, 다른 실시예로서, 제2 표시 영역(DA2)들 중 하나는 생략될 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 일측에 위치할 수 있다.
표시 영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 각 화소(PX)는 부화소(sub-pixel)를 의미하며, 화소 회로(PC)와 화소 회로(PC)에 전기적으로 연결된 표시 요소(DE)를 포함할 수 있다. 화소(PX)는 적색, 녹색, 또는 청색의 광을 방출할 수 있다.
일 실시예에 있어서, 복수의 화소(PX)들 중 일부 화소(PX)들은 하나의 화소 회로(PC)와 하나의 표시 요소(DE)를 포함하고, 다른 일부 화소(PX)들은 하나의 화소 회로(PC)와 복수의 표시 요소(DE)들을 포함할 수 있다.
예를 들어, 도 3에 도시된 바와 같이 제1 표시 영역(DA1)에 배치되는 제1 화소(PX1)들 각각은 제1 화소 회로(PC1)와 제1 화소 회로(PC1)에 전기적으로 연결된 제1 표시 요소(DE1)를 포함할 수 있다. 제2 표시 영역(DA2)에 배치되는 제2 화소(PX2)들 각각은 제2 화소 회로(PC2)와 제2 화소 회로(PC2)에 전기적으로 연결된 복수의 제2 표시 요소(DE2)들을 포함할 수 있다.
도 3에서는 하나의 제2 화소 회로(PC2)에 2개의 제2 표시 요소(DE2)들이 전기적으로 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 하나의 제2 화소 회로(PC2)에 전기적으로 연결되는 제2 표시 요소(DE2)들의 개수는 3 이상일 수 있다. 예컨대, 하나의 제2 화소 회로(PC2)에 4개의 제2 표시 요소(DE2)들이 전기적으로 연결될 수 있다.
각 화소(PX)는 제2 표시 영역(DA2) 및/또는 주변 영역(PA)에 배치된 구동 회로들과 전기적으로 연결될 수 있다. 제2 표시 영역(DA2)에는 제1 구동부(DU1)와 제2 구동부(DU2)가 배치되고, 주변 영역(PA)에는 단자(10p)가 배치될 수 있다. 이외에도 도 3에 도시되지 않았으나 전원 공급 배선들도 제2 표시 영역(DA2) 및/또는 주변 영역(PA)에 배치될 수 있다.
제1 구동부(DU1)는 복수의 게이트 구동 회로(GDC)들을 포함할 수 있다. 복수의 게이트 구동 회로(GDC)들은 서로 이격되어 배치될 수 있다. 복수의 게이트 구동 회로(GDC)들은 각각 제1 방향(예를 들어, ±x 방향)으로 연장된 복수의 게이트선(GL)들과 연결될 수 있고, 복수의 게이트선(GL)들을 통해 동일 행에 위치하는 화소(PX)들에 전기적 신호(또는, 게이트 신호)를 순차적으로 전달할 수 있다.
도 3에서는 게이트선(GL)을 하나의 배선으로 도시하고 있으나, 게이트선(GL)은 복수의 배선들로 이루어질 수 있다. 게이트선(GL)은 복수의 배선들을 포함할 수 있다. 게이트선(GL)은 발광 제어선, 스캔선 등을 포함할 수 있다. 게이트선(GL)을 통해 동일 행에 위치하는 화소(PX)들에 발광 제어 신호, 스캔 신호 등을 순차적으로 전달할 수 있다.
제2 구동부(DU2)는 제1 표시 영역(DA1)을 사이에 두고 제1 구동부(DU1)와 나란하게 배치될 수 있다. 제2 구동부(DU2)도 제1 구동부(DU1)처럼, 복수의 게이트 구동 회로(GDC)들을 포함할 수 있다. 복수의 게이트 구동 회로(GDC)들은 각각 제1 방향(예를 들어, ±x 방향)으로 연장된 복수의 게이트선(GL)들과 연결될 수 있고, 복수의 게이트선(GL)들을 통해 동일 행에 위치하는 화소(PX)들에 전기적 신호를 순차적으로 전달할 수 있다.
도 3에서는 게이트선(GL)의 일측 및 타측이 각각 제1 구동부(DU1)의 게이트 구동 회로(GDC)와 제2 구동부(DU2)의 게이트 구동 회로(GDC)에 연결되는 것으로 도시하고 있으나, 게이트선(GL)은 제1 구동부(DU1)의 게이트 구동 회로(GDC) 또는 제2 구동부(DU2)의 게이트 구동 회로(GDC) 중 하나에 연결될 수 있다. 예를 들어, 복수의 게이트선(GL)들 중 홀수 번째 게이트선(GL)들은 제1 구동부(DU1)의 게이트 구동 회로(GDC)에 연결되고, 복수의 게이트선(GL)들 중 짝수 번째 게이트선(GL)들은 제2 구동부(DU2)의 게이트 구동 회로(GDC)에 연결될 수 있다. 다른 예로, 제2 구동부(DU2)는 생략될 수도 있다.
일 실시예에 있어서, 제2 표시 영역(DA2)에 배치되는 제2 화소(PX2)는 게이트 구동 회로(GDC)와 적어도 일부 중첩할 수 있다. 제2 화소(PX2)의 제2 표시 요소(DE2)들은 게이트 구동 회로(GDC)와 적어도 일부 중첩할 수 있다. 게이트 구동 회로(GDC) 상에 제2 표시 요소(DE2)들이 배치됨에 따라 표시 패널(10)의 표시 영역(DA)이 제1 표시 영역(DA1)에서 제2 표시 영역(DA2)까지 확장될 수 있다.
주변 영역(PA)에 배치되는 단자(10p)는 절연층에 의해 덮이지 않고 노출되어 인쇄 회로 기판(30)과 전기적으로 연결될 수 있다. 인쇄 회로 기판(30)의 단자(30p)는 표시 패널(10)의 단자(10p)와 전기적으로 연결될 수 있다.
인쇄 회로 기판(30)은 제어부(미도시)의 신호 또는 전원을 표시 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄 회로 기판(30)을 통해 제1 구동부(DU1) 및 제2 구동부(DU2)에 각각 전달될 수 있다. 또한, 제어부는 도 3에 도시되지 않았지만 전원 공급 배선들에 각각 구동 전압들을 제공할 수 있다.
또한, 제어부는 데이터 신호를 생성하며, 생성된 데이터 신호는 데이터 패드부(20)를 통해 데이터선(DL)에 전달될 수 있다. 제2 방향(예를 들어, ±y 방향)으로 연장된 데이터선(DL)들을 통해 동일 열에 위치하는 화소(PX)들에 상기 데이터 신호를 순차적으로 전달할 수 있다.
도 4는 도 3의 A부분을 예시적으로 도시한 확대 평면도이다.
도 4를 참조하면, 제1 표시 영역(DA1)에는 복수의 제1 화소(PX1)들이 배치되고, 제2 표시 영역(DA2)에는 복수의 제2 화소(PX2)들이 배치될 수 있다.
제1 화소(PX1)는 제1 화소 회로(PC1)와 제1 화소 회로(PC1)에 전기적으로 연결된 제1 표시 요소(DE1)를 포함할 수 있다.
예를 들어, 복수의 제1 화소(PX1)들 중 적색의 광을 방출하는 제1 화소(PX1)들은 제1 적색 화소(PX1r)로 지칭되고, 복수의 제1 화소(PX1)들 중 녹색의 광을 방출하는 제1 화소(PX1)들은 제1 녹색 화소(PX1g)로 지칭되고, 복수의 제1 화소(PX1)들 중 청색의 광을 방출하는 제1 화소(PX1)들은 제1 청색 화소(PX1b)로 지칭될 수 있다. 제1 적색 화소(PX1r)는 제1-1 화소 회로(PC1r)와 제1-1 화소 회로(PC1r)에 전기적으로 연결된 제1 적색 표시 요소(DE1r)를 포함하고, 제1 녹색 화소(PX1g)는 제1-2 화소 회로(PC1g)와 제1-2 화소 회로(PC1g)에 전기적으로 연결된 제1 녹색 표시 요소(DE1g)를 포함하고, 제1 청색 화소(PX1b)는 제1-3 화소 회로(PC1b)와 제1-3 화소 회로(PC1b)에 전기적으로 연결된 제1 청색 표시 요소(DE1b)를 포함할 수 있다.
일 실시예에 있어서, 제1 화소(PX1)들은 펜타일 구조로 배치될 수 있다. 다른 말로, 제1 표시 요소(DE1)들은 펜타일 구조로 배치될 수 있다. 예컨대, 제1 녹색 표시 요소(DE1g)의 중심점을 사각형의 중심점으로 하는 가상의 사각형의 꼭지점들 중 서로 마주보는 제1 꼭지점 및 제3 꼭지점에는 제1 적색 표시 요소(DE1r)가 배치되고, 나머지 제2 꼭지점 및 제4 꼭지점에는 제1 청색 표시 요소(DE1b)가 배치될 수 있다. 제1 녹색 표시 요소(DE1g)의 발광 면적은 제1 적색 표시 요소(DE1r)의 발광 면적 및 제1 청색 표시 요소(DE1b)의 발광 면적보다 작을 수 있다. 이러한 화소 배열 구조를 펜타일 매트릭스(Pentile Matrix) 구조, 또는 펜타일 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 4에서는 제1 화소(PX1)들이 펜타일 매트릭스 구조로 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 화소(PX1)들은 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
일 실시예에 있어서, 제1 화소 회로(PC1)와 제1 표시 요소(DE1)는 서로 중첩할 수 있다. 예를 들어, 제1-1 화소 회로(PC1r)와 제1 적색 표시 요소(DE1r)는 서로 중첩하고, 제1-2 화소 회로(PC1g)와 제1 녹색 표시 요소(DE1g)는 서로 중첩하고, 제1-3 화소 회로(PC1b)와 제1 청색 표시 요소(DE1b)는 서로 중첩할 수 있다.
제2 화소(PX2)는 제2 화소 회로(PC2)와 제2 화소 회로(PC2)에 전기적으로 연결된 복수의 제2 표시 요소(DE2)들을 포함할 수 있다. 제2 화소 회로(PC2)와 복수의 제2 표시 요소(DE2)들은 연결 배선(CWL)을 통해 서로 연결될 수 있다.
예를 들어, 복수의 제2 화소(PX2)들 중 적색의 광을 방출하는 제2 화소(PX2)들은 제2 적색 화소(PX2r)로 지칭되고, 복수의 제2 화소(PX2)들 중 녹색의 광을 방출하는 제2 화소(PX2)들은 제2 녹색 화소(PX2g)로 지칭되고, 복수의 제2 화소(PX2)들 중 청색의 광을 방출하는 제2 화소(PX2)들은 제2 청색 화소(PX2b)로 지칭될 수 있다. 제2 적색 화소(PX2r)는 제2-1 화소 회로(PC2r)와 제2-1 화소 회로(PC2r)에 전기적으로 연결된 제2 적색 표시 요소(DE2r)들을 포함하고, 제2 녹색 화소(PX2g)는 제2-2 화소 회로(PC2g)와 제2-2 화소 회로(PC2g)에 전기적으로 연결된 제2 녹색 표시 요소(DE2g)들을 포함하고, 제2 청색 화소(PX2b)는 제2-3 화소 회로(PC2b)와 제2-3 화소 회로(PC2b)에 전기적으로 연결된 제2 청색 표시 요소(DE2b)들을 포함할 수 있다.
도 4에서는 하나의 제2 화소 회로(PC2)에 2개의 제2 표시 요소(DE2)들이 전기적으로 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 하나의 제2 화소 회로(PC2)에 전기적으로 연결되는 제2 표시 요소(DE2)들의 개수는 3 이상일 수 있다. 예컨대, 하나의 제2 화소 회로(PC2)에 4개의 제2 표시 요소(DE2)들이 전기적으로 연결될 수 있다.
일 실시예에 있어서, 제2 화소(PX2)들은 펜타일 구조로 배치될 수 있다. 다른 말로, 제2 표시 요소(DE2)들은 펜타일 구조로 배치될 수 있다. 예컨대, 제2 녹색 표시 요소(DE2g)의 중심점을 사각형의 중심점으로 하는 가상의 사각형의 꼭지점들 중 서로 마주보는 제1 꼭지점 및 제3 꼭지점에는 제2 적색 표시 요소(DE2r)가 배치되고, 나머지 제2 꼭지점 및 제4 꼭지점에는 제2 청색 표시 요소(DE2b)가 배치될 수 있다. 제2 녹색 표시 요소(DE2g)의 발광 면적은 제2 적색 표시 요소(DE2r)의 발광 면적 및 제2 청색 표시 요소(DE2b)의 발광 면적보다 작을 수 있다.
도 4에서는 제2 화소(PX2)들이 펜타일 매트릭스 구조로 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 화소(PX2)들은 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)들은 제2 화소 회로(PC2)의 적어도 일부 및/또는 게이트 구동 회로(GDC)의 적어도 일부와 중첩할 수 있다. 예를 들어, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)들을 연결하는 일부 연결 배선(CWL)은 제1 방향(예를 들어, ±x 방향)을 따라 연장될 수 있으며, 일부 제2 표시 요소(DE2)들은 게이트 구동 회로(GDC) 상에 배치될 수 있다. 일부 제2 표시 요소(DE2)들은 제2 화소 회로(PC2)와 중첩하지 않고 게이트 구동 회로(GDC)와 중첩할 수 있다. 다른 일부 제2 표시 요소(DE2)들은 게이트 구동 회로(GDC)와 중첩하지 않고 제2 화소 회로(PC2)와 중첩할 수 있다. 또 다른 일부 제2 표시 요소(DE2)들은 제2 화소 회로(PC2)의 일부 및 게이트 구동 회로(GDC)의 일부와 중첩할 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)들 각각의 발광 면적(EA2)은 제1 표시 요소(DE1)들 각각의 발광 면적(EA1)과 실질적으로 동일할 수 있다. 예를 들어, 제2 적색 표시 요소(DE2r)의 발광 면적은 제1 적색 표시 요소(DE1r)의 발광 면적과 실질적으로 동일하고, 제2 녹색 표시 요소(DE2g)의 발광 면적은 제1 녹색 표시 요소(DE1g)의 발광 면적과 실질적으로 동일하고, 제2 청색 표시 요소(DE2b)의 발광 면적은 제1 청색 표시 요소(DE1b)의 발광 면적과 실질적으로 동일할 수 있다.
도 4에서는 제2 표시 요소(DE2)의 발광 면적(EA2)과 제1 표시 요소(DE1)의 발광 면적(EA1)이 실질적으로 동일한 것으로 도시하고 있으나, 다른 실시예로서, 제2 표시 요소(DE2)의 발광 면적(EA2)과 제1 표시 요소(DE1)의 발광 면적(EA1)은 서로 상이할 수 있다.
또한, 도 4에서는 제1 표시 요소(DE1)의 형상 및 제2 표시 요소(DE2)의 형상이 팔각형인 것으로 도시하고 있으나, 다른 실시예로서, 제1 표시 요소(DE1)의 형상 및 제2 표시 요소(DE2)의 형상은 원형, 타원형, 사각형 등의 다각형, 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 여기서 제1 표시 요소(DE1)의 형상 및 제2 표시 요소(DE2)의 형상은 제1 표시 요소(DE1)와 제2 표시 요소(DE2)가 빛을 방출하는 발광 영역의 형상을 의미할 수 있다.
일 실시예에 있어서, 제1 화소 회로(PC1)는 제1 구동 전류를 제1 표시 요소(DE1)에 출력하고, 제2 화소 회로(PC2)는 제2 구동 전류를 제2 표시 요소(DE2)들에 출력할 수 있다. 이때, 제2 구동 전류는 제2 표시 요소(DE2)들에 실질적으로 균등하게 분배되고, 제2 표시 요소(DE2)들 각각에 흐르는 전류의 크기는 제1 구동 전류의 크기와 실질적으로 동일할 수 있다. 이러한 경우, 제1 표시 요소(DE1)와 제2 표시 요소(DE2)는 실질적으로 동일한 휘도로 발광하므로, 제1 표시 영역(DA1)의 휘도와 제2 표시 영역(DA2)의 휘도가 실질적으로 동일하여 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 경계가 시인되는 것을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 5를 참조하면, 표시 장치(1)는 표시 패널(10), 패널 보호 부재(PB), 및 커버 윈도우(CW)를 포함할 수 있다. 표시 패널(10)은 기판(100), 절연층(IL), 제1 화소(PX1), 제2 화소(PX2), 게이트 구동 회로(GDC), 봉지층(300), 터치 센서층(TSL), 및 광학 기능층(OFL)을 포함할 수 있다. 도 4에서 전술한 바와 같이, 제1 화소(PX1)는 제1 표시 영역(DA1)에 배치되고, 제1 화소 회로(PC1)와 제1 표시 요소(DE1)를 포함할 수 있다. 제2 화소(PX2)는 제2 표시 영역(DA2)에 배치되고, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)들을 포함할 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
절연층(IL), 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 게이트 구동 회로(GDC)는 기판(100) 상에 배치될 수 있다. 절연층(IL)은 표시 패널(10)의 구성 요소들을 절연시킬 수 있다. 절연층(IL)은 유기 물질 및 무기 물질 중 적어도 하나를 포함할 수 있다. 제1 화소 회로(PC1)는 제1 표시 요소(DE1)와 전기적으로 연결되어 제1 표시 요소(DE1)를 구동할 수 있다. 제1 화소 회로(PC1)는 절연층(IL)에 삽입될 수 있다. 제2 화소 회로(PC2)는 제2 표시 요소(DE2)들과 전기적으로 연결되어 제2 표시 요소(DE2)를 구동할 수 있다. 제2 화소 회로(PC2)는 절연층(IL)에 삽입될 수 있다. 게이트 구동 회로(GDC)는 동일 행에 배치되는 제1 화소 회로(PC1)와 제2 화소 회로(PC2)에 게이트 신호를 공급할 수 있다. 게이트 구동 회로(GDC)는 절연층(IL)에 삽입될 수 있다.
제1 표시 요소(DE1)와 제2 표시 요소(DE2)는 절연층(IL) 상에 배치될 수 있다. 일 실시예에서, 제1 표시 요소(DE1)와 제2 표시 요소(DE2)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 제1 표시 요소(DE1)와 제2 표시 요소(DE2)는 발광 다이오드(LED)일 수 있다. 발광 다이오드(LED)의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 예를 들어, 발광 다이오드는 마이크로(micro) 발광 다이오드일 수 있다. 또는, 발광 다이오드는 나노로드(nanorod) 발광 다이오드일 수 있다. 나노로드 발광 다이오드는 갈륨질소(GaN)를 포함할 수 있다. 일 실시예에서, 나노로드 발광 다이오드 상에 색변환층을 배치할 수 있다. 상기 색변환층은 양자점을 포함할 수 있다. 또는, 제1 표시 요소(DE1)와 제2 표시 요소(DE2)는 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)일 수 있다. 또는, 제1 표시 요소(DE1)와 제2 표시 요소(DE2)는 무기 반도체를 포함하는 무기 발광 다이오드일 수 있다.
일 실시예에 있어서, 하나의 제2 화소 회로(PC2)와 복수의 제2 표시 요소(DE2)들은 연결 배선(CWL)을 통해 서로 전기적으로 연결될 수 있다. 연결 배선(CWL)은 투명 전도성 물질을 포함할 수 있다. 예를 들어, 연결 배선(CWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 연결 배선(CWL)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)들은 제2 화소 회로(PC2)의 적어도 일부 및/또는 게이트 구동 회로(GDC)의 적어도 일부와 중첩할 수 있다. 예를 들어, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)들을 연결하는 일부 연결 배선(CWL)은 제1 방향(예를 들어, ±x 방향)을 따라 연장될 수 있으며, 일부 제2 표시 요소(DE2)들은 게이트 구동 회로(GDC) 상에 배치될 수 있다. 일부 제2 표시 요소(DE2)들은 제2 화소 회로(PC2)와 중첩하지 않고 게이트 구동 회로(GDC)와 중첩할 수 있다.
봉지층(300)은 제1 표시 요소(DE1) 및 제2 표시 요소(DE2)를 덮을 수 있다. 일 실시예에서, 봉지층(300)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 적어도 하나의 무기 봉지층은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 징크산화물(ZnO), 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 중 하나 이상의 무기물을 포함할 수 있다. 적어도 하나의 유기 봉지층은 폴리머(polymer) 계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 적어도 하나의 유기 봉지층은 아크릴레이트(acrylate)를 포함할 수 있다.
일 실시예에서, 봉지층(300)은 차례로 적층된 제1 무기 봉지층(310), 유기 봉지층(320), 및 제2 무기 봉지층(330)을 포함할 수 있다. 제1 무기 봉지층(310) 및 제2 무기 봉지층(330)은 유기 봉지층(320) 및/또는 제1 표시 요소(DE1) 및 제2 표시 요소(DE2)가 수분 등 이물질에 노출되는 것을 방지 또는 감소시킬 수 있다.
다른 실시예에서, 봉지층(300)은 기판(100) 및 투명한 부재인 상부 기판이 밀봉 부재로 결합되어 기판(100)과 상부 기판 사이의 내부 공간이 밀봉되는 구조일 수 있다. 이때, 내부 공간에는 흡습제나 충진재 등이 위치할 수 있다. 밀봉 부재는 실런트 일 수 있으며, 다른 실시예에서, 밀봉 부재는 레이저에 의해서 경화되는 물질을 포함할 수 있다. 예를 들어, 밀봉 부재는 프릿(frit)일 수 있다. 구체적으로 밀봉 부재는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘(silicone) 등을 포함할 수 있다. 우레탄계 수지로서는, 예를 들어, 우레탄 아크릴레이트 등을 사용할 수 있다. 아크릴계 수지로는, 예를 들어, 부틸아크릴레이트, 에틸헥실아크레이트 등을 사용할 수 있다. 한편, 밀봉 부재는 열에 의해서 경화되는 물질을 포함할 수 있다.
터치 센서층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표 정보를 획득할 수 있다. 터치 센서층(TSL)은 터치 전극 및 터치 전극과 연결된 터치 배선들을 포함할 수 있다. 터치 센서층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치 센서층(TSL)은 봉지층(300) 상에 배치될 수 있다. 일 실시예에서, 터치 센서층(TSL)은 봉지층(300) 바로 위에 배치될 수 있다. 이러한 경우, 터치 센서층(TSL) 및 봉지층(300) 사이에 광학 투명 접착제와 같은 접착층이 배치되지 않을 수 있다. 다른 실시예에서, 터치 센서층(TSL)은 터치 기판 상에 별도로 형성된 후, 광학 투명 접착제와 같은 접착층을 통해 봉지층(300) 상에 결합될 수 있다.
광학 기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시 장치(1) 을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 일부 실시예에서, 광학 기능층(OFL)은 편광 필름일 수 있다. 일부 실시예에서, 광학 기능층(OFL)은 블랙 매트릭스와 컬러 필터들을 포함하는 필터 플레이트로 구비될 수 있다.
커버 윈도우(CW)는 표시 패널(10) 상에 배치될 수 있다. 커버 윈도우(CW)는 표시 패널(10)을 보호할 수 있다. 커버 윈도우(CW)는 유리, 사파이어, 및 플라스틱 중 적어도 하나를 포함할 수 있다. 커버 윈도우(CW)는 예를 들어, 초박형 강화 유리(Ultra Thin Glass), 투명폴리이미드(Colorless Polyimide, CPI)일 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 배치될 수 있다. 패널 보호 부재(PB)는 기판(100)을 지지하고 보호할 수 있다. 패널 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 또는 폴리이미드(polyimide)를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6을 참조하면, 화소(PX)는 제1 내지 제4 스캔 신호들(GW, GC, GI, GB)을 각각 전달하는 제1 내지 제4 스캔선들(GWL, GCL, GIL, GBL), 및 데이터 전압(또는, 데이터 신호)(Dm)을 전달하는 데이터선(DL), 발광 제어 신호(EM)를 전달하는 발광 제어선(EML)에 연결된다. 화소(PX)는 제1 구동 전압(ELVDD)을 전달하는 전원선(PL), 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결된다. 화소(PX)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
이하, 화소(PX)에 포함되는 소자들에 대해 설명한다.
화소(PX)는 표시 요소(DE), 제1 내지 제7 트랜지스터(T1 내지 T7), 저장 커패시터(Cst), 및 부스팅 커패시터(Cbs)를 포함한다. 표시 요소(DE)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 내지 제7 트랜지스터(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터(T1 내지 T7) 모두 NMOS 또는 PMOS로 구비될 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
저장 커패시터(Cst)는 전원선(PL)과 구동 트랜지스터(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 전원선(PL)에 연결되는 제2 전극(CE2), 및 구동 트랜지스터(T1)의 게이트에 연결되는 제1 전극(CE1)을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 전원선(PL)에서 표시 요소(DE)로 흐르는 구동 전류(Id)의 크기를 제어할 수 있다. 구동 트랜지스터(T1)는 저장 커패시터(Cst)의 제1 전극(CE1)에 연결되는 게이트, 제1 발광 제어 트랜지스터(T5)를 통해 전원선(PL)에 연결되는 소스, 제2 발광 제어 트랜지스터(T6)를 통해 표시 요소(DE)에 연결되는 드레인을 가질 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(Id)를 표시 요소(DE)에 출력할 수 있다. 구동 전류(Id)의 크기는 구동 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 표시 요소(DE)는 구동 트랜지스터(T1)로부터 구동 전류(Id)를 수신하고, 구동 전류(Id)의 크기에 따른 밝기로 발광할 수 있다.
스캔 트랜지스터(T2)는 제1 스캔 신호(GW)에 응답하여 데이터 전압(Dm)을 구동 트랜지스터(T1)의 소스에 전달한다. 스캔 트랜지스터(T2)는 제1 스캔선(GWL)에 연결되는 게이트, 데이터선(DL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
보상 트랜지스터(T3)는 제2 스캔 신호(GC)에 응답하여 구동 트랜지스터(T1)의 드레인과 게이트를 서로 연결한다. 보상 트랜지스터(T3)는 제2 스캔선(GCL)에 연결되는 게이트, 구동 트랜지스터(T1)의 게이트에 연결되는 소스, 및 구동 트랜지스터(T1)의 드레인에 연결되는 드레인을 가질 수 있다.
게이트 초기화 트랜지스터(T4)는 제3 스캔 신호(GI)에 응답하여 제1 초기화 전압(VINT1)을 구동 트랜지스터(T1)의 게이트에 인가한다. 게이트 초기화 트랜지스터(T4)는 제3 스캔선(GIL)에 연결되는 게이트, 제1 전압 배선(VL1)에 연결되는 소스, 및 구동 트랜지스터(T1)의 게이트에 연결되는 드레인을 가질 수 있다.
애노드 초기화 트랜지스터(T7)는 제4 스캔 신호(GB)에 응답하여 제2 초기화 전압(VINT2)을 표시 요소(DE)의 애노드에 인가한다. 애노드 초기화 트랜지스터(T7)는 제4 스캔선(GBL)에 연결되는 게이트, 표시 요소(DE)의 애노드에 연결되는 소스, 및 제2 전압 배선(VL2)에 연결되는 드레인을 가질 수 있다.
도 6에서는 게이트 초기화 트랜지스터(T4)와 애노드 초기화 트랜지스터(T7)가 서로 다른 전압 배선에 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 게이트 초기화 트랜지스터(T4)와 애노드 초기화 트랜지스터(T7)는 동일한 전압 배선에 연결될 수도 있다.
제1 발광 제어 트랜지스터(T5)는 발광 제어 신호(EM)에 응답하여 전원선(PL)과 구동 트랜지스터(T1)의 소스를 서로 접속할 수 있다. 제1 발광 제어 트랜지스터(T5)는 발광 제어선(EML)에 연결되는 게이트, 전원선(PL)에 연결되는 소스, 및 구동 트랜지스터(T1)의 소스에 연결되는 드레인을 가질 수 있다.
제2 발광 제어 트랜지스터(T6)는 발광 제어 신호(EM)에 응답하여 구동 트랜지스터(T1)의 드레인과 표시 요소(DE)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 트랜지스터(T6)는 발광 제어선(EML)에 연결되는 게이트, 구동 트랜지스터(T1)의 드레인에 연결되는 소스, 및 표시 요소(DE)의 애노드에 연결되는 드레인을 가질 수 있다.
제1 스캔 신호(GW)와 제2 스캔 신호(GC)는 실질적으로 동기화될 수 있다. 제3 스캔 신호(GI)는 이전 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 제4 스캔 신호(GB)는 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제4 스캔 신호(GB)는 다음 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다.
부스팅 커패시터(Cbs)는 저장 커패시터(Cst)의 제1 전극(CE1)에 연결되는 제3 전극(CE3), 및 스캔 트랜지스터(T2)의 게이트에 연결되는 제4 전극(CE4)을 가질 수 있다. 부스팅 커패시터(Cbs)의 제4 전극(CE4)은 제1 스캔 신호(GW)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔 신호(GW)의 제공이 중단되는 시점에서 구동 트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압 강하를 보상할 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소인 화소(PX)의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 오프되고, 구동 트랜지스터(T1)는 구동 전류(Id)의 출력을 멈추고, 표시 요소(DE)는 발광을 멈춘다.
이후, 하이 레벨의 제3 스캔 신호(GI)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 트랜지스터(T4)가 턴 온되며, 제1 초기화 전압(VINT1)은 구동 트랜지스터(T1)의 게이트, 즉, 저장 커패시터(Cst)의 제1 전극(CE1)에 인가된다. 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 제1 초기화 전압(VINT1)의 차(ELVDD - VINT1)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW) 및 하이 레벨의 제2 스캔 신호(GC)가 수신되는 데이터 기입 기간 동안, 스캔 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm)은 구동 트랜지스터(T1)의 소스에 수신된다. 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 트랜지스터(T1)의 게이트 전압은 제1 초기화 전압(VINT1)에서 상승한다. 구동 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm - |Vth|)과 동일해지면, 구동 트랜지스터(T1)가 턴 오프되면서 구동 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 저장 커패시터(Cst)에는 제1 구동 전압(ELVDD)과 데이터 보상 전압(Dm - |Vth|)의 차(ELVDD - Dm + |Vth|)가 저장된다.
또한, 로우 레벨의 제4 스캔 신호(GB)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 트랜지스터(T7)가 턴 온되며, 제2 초기화 전압(VINT2)은 표시 요소(DE)의 애노드에 인가된다. 제2 초기화 전압(VINT2)을 표시 요소(DE)의 애노드에 인가하여 표시 요소(DE)를 완전히 비발광시킴으로써, 표시 요소(DE)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(GW)와 제4 스캔 신호(GB)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(EM)가 수신되면, 제1 발광 제어 트랜지스터(T5)와 제2 발광 제어 트랜지스터(T6)가 턴 온되고, 구동 트랜지스터(T1)는 저장 커패시터(Cst)에 저장되었던 전압, 즉, 구동 트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm + |Vth|)에서 구동 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm)에 대응하는 구동 전류(Id)를 출력하고, 표시 요소(DE)는 구동 전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
본 실시예에서는 제1 내지 제7 트랜지스터(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설 전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트에 연결되는 보상 트랜지스터(T3), 게이트 초기화 트랜지스터(T4) 및 애노드 초기화 트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 트랜지스터(T1)의 게이트로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비 전력을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소 회로를 개략적으로 도시한 평면도이고, 도 8 내지 도 12는 도 7의 일부 층을 예시적으로 도시한 평면도들이다.
먼저, 도 7을 참조하면, 표시 장치는 서로 이웃하는 화소(PX)들을 포함할 수 있다. 일 실시예로, 도 7에 도시된 바와 같이, 서로 이웃하는 화소(PX)들은 가상의 선을 기준으로 대칭일 수 있다. 다른 실시예로, 서로 이웃하는 화소(PX)들은 대칭 구조가 아닌 동일한 화소 구조가 연속적으로 반복되는 구조일 수도 있다. 각 화소(PX)는 화소 회로(PC)를 포함한다.
이하에서는, 설명의 편의를 위해 일부 반도체 패턴, 게이트 패턴, 전극 등에 대해서는 하나의 화소 회로(PC)를 기준으로 설명하나, 상기 반도체 패턴, 게이트 패턴, 전극 등은 이웃하는 화소 회로(PC)에도 대칭적으로 구비됨은 물론이다.
도 8을 참조하면, 화소 회로(PC)는 제1 반도체 패턴(1100) 및 제1 게이트 패턴(1220)을 포함하고, 제1 방향(예를 들어, ±x 방향)으로 연장되는 제1 도전 라인(1210), 제2 도전 라인(1230), 및 제3 도전 라인(1240)에 연결될 수 있다. 제1 도전 라인(1210)은 도 6의 제1 스캔선(GWL)에 대응하고, 제2 도전 라인(1230)은 도 6의 발광 제어선(EML)에 대응하고, 제3 도전 라인(1240)은 도 6의 제4 스캔선(GBL)에 대응한다.
제1 반도체 패턴(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1 반도체 패턴(1100)은 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 구체적으로, 제1 반도체 패턴(1100)은 저온에서 결정화된 폴리실리콘을 포함할 수 있다. 필요에 따라, 제1 반도체 패턴(1100)의 적어도 일부에는 이온이 주입될 수 있다.
제1 게이트 패턴(1220), 제1 도전 라인(1210), 제2 도전 라인(1230), 및 제3 도전 라인(1240)을 포함하는 제1 도전층(1200)은 제1 반도체 패턴(1100) 상에 배치될 수 있다. 제1 반도체 패턴(1100)과 제1 도전층(1200) 사이에는 절연층이 개재될 수 있다. 제1 도전층(1200)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 도전층(1200)은 Mo의 단층일 수 있다.
제1 반도체 패턴(1100)과 중첩하는 제1 도전 라인(1210)의 일부분은 스캔 트랜지스터(T2)의 게이트에 대응한다. 제1 반도체 패턴(1100)과 중첩하는 제2 도전 라인(1230)의 일부분들은 각각 제1 발광 제어 트랜지스터(T5)의 게이트와 제2 발광 제어 트랜지스터(T6)의 게이트에 대응한다. 제1 반도체 패턴(1100)과 중첩하는 제3 도전 라인(1240)의 일부분은 애노드 초기화 트랜지스터(T7)의 게이트에 대응한다. 제1 게이트 패턴(1220)은 구동 트랜지스터(T1)의 게이트(또는, 도 6의 저장 커패시터(Cst)의 제1 전극(CE1))에 대응한다.
도 9를 참조하면, 화소 회로(PC)는 저장 전극(1330)을 포함하고, 제1 방향(예를 들어, ±x 방향)으로 연장되는 제4 도전 라인(1310), 제5 도전 라인(1320), 및 제6 도전 라인(1340)에 연결될 수 있다. 저장 전극(1330)은 도 6의 저장 커패시터(Cst)의 제2 전극(CE2)에 대응하고, 제4 도전 라인(1310)은 도 6의 제3 스캔선(GIL)에 대응하고, 제5 도전 라인(1320)은 도 6의 제2 스캔선(GCL)에 대응하고, 제6 도전 라인(1340)은 도 6의 제1 전압 배선(VL1)에 대응한다.
저장 전극(1330), 제4 도전 라인(1310), 제5 도전 라인(1320), 및 제6 도전 라인(1340)을 포함하는 제2 도전층(1300)은 제1 도전층(1200) 상에 배치될 수 있다. 제1 도전층(1200)과 제2 도전층(1300) 사이에는 절연층이 개재될 수 있다. 저장 전극(1330)은 상기 절연층의 일부를 노출하는 개구(1330OP)를 가질 수 있다.
도 10을 참조하면, 화소 회로(PC)는 제2 반도체 패턴(1400), 제2 게이트 패턴(1520), 및 제1 연결 패턴(1540)을 포함하고, 제1 방향(예를 들어, ±x 방향)으로 연장되는 제7 도전 라인(1530)에 연결될 수 있다. 제7 도전 라인(1530)은 도 6의 제2 스캔선(GCL)에 대응한다. 제5 도전 라인(1320)과 제7 도전 라인(1530)은 이중 스캔선을 구성할 수 있다.
제2 반도체 패턴(1400)은 제2 도전층(1300) 상에 배치될 수 있다. 제2 도전층(1300)과 제2 반도체 패턴(1400) 사이에는 절연층이 개재될 수 있다. 제2 반도체 패턴(1400)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 제2 반도체 패턴(1400)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
제2 게이트 패턴(1520), 제1 연결 패턴(1540), 및 제7 도전 라인(1530)을 포함하는 제3 도전층(1500)은 제2 반도체 패턴(1400) 상에 배치될 수 있다. 제2 반도체 패턴(1400)과 제3 도전층(1500) 사이에는 절연층이 개재될 수 있다. 제3 도전층(1500)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제3 도전층(1500)은 Mo/Ti의 다층일 수 있다.
제2 반도체 패턴(1400)과 중첩하는 제2 게이트 패턴(1520)의 일부분은 게이트 초기화 트랜지스터(T4)의 게이트에 대응한다. 제2 반도체 패턴(1400)과 중첩하는 제7 도전 라인(1530)의 일부분은 보상 트랜지스터(T3)의 게이트에 대응한다.
제2 게이트 패턴(1520)은 제1 콘택홀(1520CNT)을 통해 제2 도전층(1300)의 제4 도전 라인(1310)에 연결된다. 제1 연결 패턴(1540)은 제2 콘택홀(1540CNT)을 통해 제1 도전층(1200)의 제1 게이트 패턴(1220)에 연결된다. 제2 콘택홀(1540CNT)은 제2 도전층(1300)의 저장 전극(1330)의 개구(1330OP)를 관통한다.
도 11을 참조하면, 화소 회로(PC)는 제2 연결 패턴(1620), 제3 연결 패턴(1640), 제4 연결 패턴(1650), 제5 연결 패턴(1670), 및 제6 연결 패턴(1680)을 포함하고, 제1 방향(예를 들어, ±x 방향)으로 연장되는 제8 도전 라인(1630) 및 제9 도전 라인(1660)에 연결될 수 있다. 제10 도전 라인(1610)은 화소 회로(PC)를 관통할 수 있다. 제8 도전 라인(1630)은 도 6의 제2 전압 배선(VL2)에 대응하고, 제9 도전 라인(1660)은 도 6의 전원선(PL)에 대응한다.
도 11에서는 제9 도전 라인(1660)이 제1 방향(예를 들어, ±x 방향)으로 연장되어 동일 행에 배치되는 화소 회로(PC)들에 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 제9 도전 라인(1660)은 복수의 연결 패턴들을 포함할 수 있다. 복수의 연결 패턴들은 하나의 화소 회로 또는 서로 이웃하는 화소 회로들마다 배치될 수 있다.
또한, 도 11에서는 제10 도전 라인(1610)이 화소 회로(PC)를 관통하는 것으로 도시하고 있으나, 다른 실시예로서, 제10 도전 라인(1610)은 일부 도전 라인 또는 연결 패턴에 연결될 수 있다.
제2 연결 패턴(1620), 제3 연결 패턴(1640), 제4 연결 패턴(1650), 제5 연결 패턴(1670), 제6 연결 패턴(1680), 제8 도전 라인(1630), 제9 도전 라인(1660), 및 제10 도전 라인(1610)을 포함하는 제4 도전층(1600)은 제3 도전층(1500) 상에 배치될 수 있다. 제3 도전층(1500)과 제4 도전층(1600) 사이에는 절연층이 개재될 수 있다. 제4 도전층(1600)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제4 도전층(1600)은 Ti/Al/Ti의 다층일 수 있다.
제2 연결 패턴(1620)은 제3 콘택홀(1620CNT)을 통해 제1 반도체 패턴(1100)에 연결된다. 제3 연결 패턴(1640)은 제4-1 콘택홀(1640CNTa)을 통해 제2 반도체 패턴(1400)에 연결되고, 제4-2 콘택홀(1640CNTb)을 통해 제3 도전층(1500)의 제1 연결 패턴(1540)에 연결된다. 제4 연결 패턴(1650)은 제5-1 콘택홀(1650CNTa)을 통해 제2 반도체 패턴(1400)에 연결되고, 제5-2 콘택홀(1650CNTb)을 통해 제1 반도체 패턴(1100)에 연결된다. 제5 연결 패턴(1670)은 제6 콘택홀(1670CNT)을 통해 제1 반도체 패턴(1100)에 연결된다. 제6 연결 패턴(1680)은 제7-1 콘택홀(1680CNTa)을 통해 제2 도전층(1300)의 제6 도전 라인(1340)에 연결되고, 제7-2 콘택홀(1680CNTb) 및 제7-3 콘택홀(1680CNTc)을 통해 제2 반도체 패턴(1400)에 연결된다. 제8 도전 라인(1630)은 제8 콘택홀(1630CNT)을 통해 제1 반도체 패턴(1100)에 연결된다. 제9 도전 라인(1660)은 제9-1 콘택홀(1660CNTa)을 통해 제2 도전층(1300)의 저장 전극(1330)에 연결되고, 제9-2 콘택홀(1660CNTb)을 통해 제1 반도체 패턴(1100)에 연결된다.
도 12를 참조하면, 화소 회로(PC)는 제7 연결 패턴(1740)을 포함하고, 제2 방향(예를 들어, ±y 방향)으로 연장되는 제11 도전 라인(1710) 및 제12 도전 라인(1730)에 연결될 수 있다. 제13 도전 라인(1720)은 화소 회로(PC)를 관통할 수 있다. 제11 도전 라인(1710)은 도 6의 데이터선(DL)에 대응하고, 제12 도전 라인(1730)은 도 6의 전원선(PL)에 대응한다. 제9 도전 라인(1660)과 제12 도전 라인(1730)은 메쉬 구조의 전원선을 구성할 수 있다.
도 12에서는 제13 도전 라인(1720)이 화소 회로(PC)를 관통하는 것으로 도시하고 있으나, 다른 실시예로서, 제13 도전 라인(1720)은 일부 도전 라인 또는 연결 패턴에 연결될 수 있다. 예를 들어, 제13 도전 라인(1720)은 제10 도전 라인(1610)에 연결될 수 있다.
제7 연결 패턴(1740), 제11 도전 라인(1710), 제12 도전 라인(1730), 및 제13 도전 라인(1720)을 포함하는 제5 도전층(1700)은 제4 도전층(1600) 상에 배치될 수 있다. 제4 도전층(1600)과 제5 도전층(1700) 사이에는 절연층이 개재될 수 있다. 제5 도전층(1700)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제5 도전층(1700)은 Ti/Al/Ti의 다층일 수 있다.
제7 연결 패턴(1740)은 제10-1 콘택홀(1740CNTa)을 통해 제4 도전층(1600)의 제5 연결 패턴(1670)에 연결되고, 제10-2 콘택홀(1740CNTb)을 통해 표시 요소의 애노드에 연결된다. 제11 도전 라인(1710)은 제11 콘택홀(1710CNT)을 통해 제4 도전층(1600)의 제2 연결 패턴(1620)에 연결된다. 제12 도전 라인(1730)은 제12 콘택홀(1730CNT)을 통해 제4 도전층(1600)의 제9 도전 라인(1660)에 연결된다.
도 13은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다. 구체적으로, 도 13은 도 7의 B부분에 대응하는 제1 표시 영역(DA1)에 배치되는 제1 화소 회로(PC1)의 일부분을 예시적으로 도시한 확대 평면도이다.
도 13을 참조하면, 제1 화소 회로(PC1)는 제1 반도체층(1101), 제1 게이트 전극(1221), 제1 전극(1541), 제1 연결 전극(1641), 제3 전극(1331), 및 제1 도전 패턴(1661)을 포함할 수 있다. 제1 반도체층(1101)은 도 8의 제1 반도체 패턴(1100)에 대응하고, 제1 게이트 전극(1221)은 도 8의 제1 게이트 패턴(1220)에 대응하고, 제1 전극(1541)은 도 10의 제1 연결 패턴(1540)에 대응하고, 제1 연결 전극(1641)은 도 11의 제3 연결 패턴(1640)에 대응하고, 제3 전극(1331)은 도 9의 저장 전극(1330)에 대응하고, 제1 도전 패턴(1661)은 도 11의 제9 도전 라인(1660)에 대응한다.
제1 반도체층(1101)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1 반도체층(1101)은 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 제1 반도체층(1101)은 제1 소스 영역(1101s), 제1 드레인 영역(1101d), 및 제1 소스 영역(1101s)과 제1 드레인 영역(1101d) 사이의 제1 채널 영역(1101c)을 포함할 수 있다. 제1 소스 영역(1101s) 및 제1 드레인 영역(1101d)은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다. 제1 반도체층(1101)의 일부분은 오메가(Ω) 형상일 수 있다. 제1 반도체층(1101)의 제1 채널 영역(1101c)은 오메가(Ω) 형상일 수 있다.
제1 게이트 전극(1221)은 제1 반도체층(1101) 상에 배치되고(또는, 위치하고), 제1 채널 영역(1101c)과 중첩할 수 있다. 제1 게이트 전극(1221)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 게이트 전극(1221)은 Mo의 단층일 수 있다.
제1 전극(1541)은 제1 게이트 전극(1221) 상에 배치되고(또는, 위치하고), 제1 게이트 전극(1221)에 연결될 수 있다. 제1 전극(1541)은 제3 콘택홀(1541CNT)을 통해 제1 게이트 전극(1221)에 연결될 수 있다. 제3 콘택홀(1541CNT)은 후술할 제3 전극(1331)의 개구(1331OP)를 관통할 수 있다. 제1 전극(1541)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 전극(1541)은 Mo/Ti의 다층일 수 있다.
일 실시예에 있어서, 제1 전극(1541)의 적어도 일부는 제1 반도체층(1101)의 제1 채널 영역(1101c)과 중첩할 수 있다. 제1 채널 영역(1101c)은 제1 전극(1541)과 중첩하는 제1 중첩 영역(1101ca), 및 제1 전극(1541)과 중첩하지 않는 제1 비중첩 영역(1101cb)을 포함할 수 있다.
제1 연결 전극(1641)은 제1 전극(1541) 상에 배치될 수 있다. 제1 연결 전극(1641)은 도 14에서 후술할 바와 같이 제1 전극(1541)과 제3 반도체층(1401)을 연결할 수 있다. 제1 연결 전극(1641)은 제5-1 콘택홀(1641CNTa)을 통해 제3 반도체층(1401)에 연결되고, 제5-2 콘택홀(1641CNTb)을 통해 제1 전극(1541)에 연결될 수 있다. 제3 반도체층(1401)은 제1 반도체층(1101)과 다른 물질을 포함할 수 있다. 예를 들어, 제3 반도체층(1401)은 산화물 반도체 물질을 포함할 수 있다. 제1 연결 전극(1641)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 연결 전극(1641)은 Ti/Al/Ti의 다층일 수 있다.
제3 전극(1331)은 제1 게이트 전극(1221)과 제1 전극(1541) 사이에 개재될 수 있다. 제3 전극(1331)은 제1 게이트 전극(1221)과 제3 전극(1331) 사이에 개재되는 절연층의 일부를 노출하는 개구(1331OP)를 가질 수 있다. 제3 전극(1331)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제3 전극(1331)은 Mo의 단층일 수 있다.
제1 도전 패턴(1661)은 제1 전극(1541) 상에 배치될 수 있다. 제1 도전 패턴(1661)에는 제1 구동 전압(ELVDD, 도 6 참조)이 인가될 수 있다. 제1 도전 패턴(1661)은 제1 콘택홀(1661CNTa)을 통해 제3 전극(1331)에 연결될 수 있다. 제1 도전 패턴(1661)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제1 도전 패턴(1661)은 Ti/Al/Ti의 다층일 수 있다.
제1 화소 회로(PC1)는 제1 반도체층(1101)의 일부와 제1 게이트 전극(1221)을 갖는 제1 구동 트랜지스터(T11)를 포함할 수 있다. 제1 구동 트랜지스터(T11)는 제1 구동 전류를 제1 화소 회로(PC1)와 전기적으로 연결된 제1 표시 요소(DE1, 도 3 참조)에 출력할 수 있다.
도 14는 도 13의 일부분을 I-I'을 따라 절취한 예시적인 단면도이다. 이하, 도 14를 참조하여 표시 장치에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명하고자 한다.
기판(100)은 글라스재, 세라믹재, 또는 금속재를 포함할 수 있다. 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(110) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 제1 반도체층(1101) 및 제3 반도체층(1401)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(110) 상에는 제1 반도체층(1101)이 배치될 수 있다. 제1 반도체층(1101)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 제1 반도체층(1101)은 제1 채널 영역(1101c)과 제1 채널 영역(1101c)의 양 옆에 배치된 제1 소스 영역(1101s) 및 제1 드레인 영역(1101d)을 포함할 수 있다. 제1 소스 영역(1101s) 및 제1 드레인 영역(1101d)은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다. 제1 반도체층(1101)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 제1 반도체층(1101)을 덮도록 제1 절연층(111) 및 제2 절연층(113)이 적층되어 배치될 수 있다. 제1 절연층(111) 및 제2 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 절연층(111) 상에는 제1 게이트 전극(1221)이 배치될 수 있다. 제1 게이트 전극(1221)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2 절연층(113) 상에는 제3 전극(1331)이 배치될 수 있다. 제3 전극(1331)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 게이트 전극(1221)과 제3 전극(1331)은 제2 절연층(113)을 사이에 두고 서로 중첩하며, 커패시턴스를 형성한다. 이 경우, 제2 절연층(113)은 저장 커패시터(Cst, 도 6 참조)의 유전체층의 기능을 할 수 있다.
제2 절연층(113) 상에는 제3 전극(1331)을 덮도록 제3 절연층(115)이 배치될 수 있다. 제3 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제3 절연층(115) 상에는 제3 반도체층(1401)이 배치될 수 있다. 제3 반도체층(1401)은 산화물 반도체 물질을 포함할 수 있다. 제3 반도체층(1401)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 제3 반도체층(1401)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
제3 반도체층(1401)은 채널 영역과 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제3 반도체층(1401)은 단층 또는 다층으로 구성될 수 있다.
제3 반도체층(1401) 상에는 제4 절연층(117)이 배치될 수 있다. 제4 절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
도 14에서는 제4 절연층(117)이 제3 반도체층(1401)을 덮도록 기판(100) 전면(全面)에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제4 절연층(117)은 제3 반도체층(1401)의 일부와 중첩되도록 패터닝될 수 있다. 예컨대, 제4 절연층(117)은 제3 반도체층(1401)의 채널 영역과 중첩되도록 패터닝될 수 있다.
제4 절연층(117) 상에는 제1 전극(1541) 및 제1 게이트 라인(1531)이 배치될 수 있다. 제1 전극(1541) 및 제1 게이트 라인(1531)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 전극(1541)은 제2 절연층(113), 제3 절연층(115), 및 제4 절연층(117)에 형성된 제3 콘택홀(1541CNT)을 통해 제1 게이트 전극(1221)에 연결될 수 있다. 제3 콘택홀(1541CNT)은 제3 전극(1331)의 개구(1331OP)를 관통할 수 있다.
일 실시예에 있어서, 제1 전극(1541)의 적어도 일부는 제1 반도체층(1101)의 제1 채널 영역(1101c)과 중첩할 수 있다. 제1 채널 영역(1101c)은 제1 전극(1541)과 중첩하는 제1 중첩 영역(1101ca), 및 제1 전극(1541)과 중첩하지 않는 제1 비중첩 영역(1101cb)을 포함할 수 있다.
제1 게이트 라인(1531)은 제3 반도체층(1401)과 적어도 일부 중첩할 수 있다. 제1 게이트 라인(1531)은 제3 반도체층(1401)의 채널 영역과 중첩할 수 있다. 제1 게이트 라인(1531)은 도 10의 제7 도전 라인(1530)에 대응한다.
제4 절연층(117) 상에는 제1 전극(1541) 및 제1 게이트 라인(1531)을 덮도록 제5 절연층(119)이 구비될 수 있다. 제5 절연층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제5 절연층(119) 상에는 제1 연결 전극(1641) 및 제1 도전 패턴(1661)이 배치될 수 있다. 제1 연결 전극(1641) 및 제1 도전 패턴(1661)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 연결 전극(1641)은 제4 절연층(117) 및 제5 절연층(119)에 형성된 제5-1 콘택홀(1641CNTa)을 통해 제3 반도체층(1401)에 연결될 수 있다. 제1 연결 전극(1641)은 제5 절연층(119)에 형성된 제5-2 콘택홀(1641CNTb)을 통해 제1 전극(1541)에 연결될 수 있다. 제1 연결 전극(1641)은 제3 반도체층(1401)과 제1 전극(1541)을 연결할 수 있다.
제1 도전 패턴(1661)은 제3 절연층(115), 제4 절연층(117), 및 제5 절연층(119)에 형성된 제1 콘택홀(1661CNTa)을 통해 제3 전극(1331)에 연결될 수 있다.
제5 절연층(119) 상에는 제1 평탄화층(121) 및 제2 평탄화층(123)이 적층되어 배치될 수 있다. 제1 평탄화층(121) 및 제2 평탄화층(123)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제1 평탄화층(121) 및 제2 평탄화층(123)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), PMMA(Polymethylmethacrylate)나, PS(Polystyrene)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드 등을 포함할 수 있다.
한편, 도 14에 도시되지 않았지만, 제1 평탄화층(121)과 제2 평탄화층(123) 사이에는 도 12의 제5 도전층(1700)이 개재될 수 있다.
또한, 도 14에서는 제5 절연층(119) 상에 2개의 평탄화층이 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제5 절연층(119) 상에 배치되는 평탄화층의 개수는 3개 이상일 수 있다. 또 다른 실시예로서, 제5 절연층(119) 상에 하나의 평탄화층이 배치될 수도 있다.
제2 평탄화층(123) 상에는 제1 화소 회로(PC1, 도 13 참조)에 전기적으로 연결되는 제1 표시 요소(DE1)가 배치될 수 있다. 제1 표시 요소(DE1)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220), 및 대향 전극(230)을 포함할 수 있다.
화소 전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
제2 평탄화층(123) 상에는 화소 정의막(125)이 배치될 수 있다. 또한, 화소 정의막(125)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(125)은 유기 절연물을 포함할 수 있다. 또는, 화소 정의막(125)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있다. 또는, 화소 정의막(125)은 유기 절연물 및 무기 절연물을 포함할 수 있다. 일부 실시예에서, 화소 정의막(125)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소 정의막(125)이 광차단 물질을 포함하는 경우, 화소 정의막(125)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
중간층(220)은 화소 정의막(125)에 의해 형성된 개구 내에 배치될 수 있다. 중간층(220)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer), 또는 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
중간층(220)은 복수의 화소 전극(210)들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소 전극(210)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시 영역에 걸쳐 배치되며, 중간층(220)과 화소 정의막(125)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 제1 표시 요소(DE1)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(210)들에 대응할 수 있다.
제1 표시 요소(DE1)는 봉지층(미도시)으로 커버될 수 있다. 봉지층은 적어도 하나의 유기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있다. 적어도 하나의 무기 봉지층은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 적어도 하나의 무기 봉지층은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 적어도 하나의 유기 봉지층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리메틸메타크릴레이트, 폴리아크릴산과 같은 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 적어도 하나의 유기 봉지층은 아크릴레이트 폴리머(acrylate polymer)를 포함할 수 있다.
도 15a는 도 7의 B부분을 예시적으로 도시한 확대 평면도이고, 도 15b는 도 13의 일부 부재와 도 15a의 일부 부재를 비교하기 위한 도면이다. 구체적으로, 도 15a는 도 7의 B부분에 대응하는 제2 표시 영역(DA2)에 배치되는 제2 화소 회로(PC2)의 일부분을 예시적으로 도시한 확대 평면도이다.
도 15a를 참조하면, 제2 화소 회로(PC2)는 제2 반도체층(1102), 제2 게이트 전극(1222), 제2 전극(1542), 제2 연결 전극(1642), 제4 전극(1332), 및 제2 도전 패턴(1662)을 포함할 수 있다. 제2 반도체층(1102)은 도 8의 제1 반도체 패턴(1100)에 대응하고, 제2 게이트 전극(1222)은 도 8의 제1 게이트 패턴(1220)에 대응하고, 제2 전극(1542)은 도 10의 제1 연결 패턴(1540)에 대응하고, 제2 연결 전극(1642)은 도 11의 제3 연결 패턴(1640)에 대응하고, 제4 전극(1332)은 도 9의 저장 전극(1330)에 대응하고, 제2 도전 패턴(1662)은 도 11의 제9 도전 라인(1660)에 대응한다.
제2 반도체층(1102)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제2 반도체층(1102)은 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 제2 반도체층(1102)은 제2 소스 영역(1102s), 제2 드레인 영역(1102d), 및 제2 소스 영역(1102s)과 제2 드레인 영역(1102d) 사이의 제2 채널 영역(1102c)을 포함할 수 있다. 제2 소스 영역(1102s) 및 제2 드레인 영역(1102d)은 불순물(dopant)을 첨가하여 도핑된 영역일 수 있다. 제2 반도체층(1102)의 일부분은 'Ⅰ' 형상일 수 있다. 제2 반도체층(1102)의 제2 채널 영역(1102c)은 'Ⅰ' 형상일 수 있다.
한편, 도 15b를 참조하여 제1 화소 회로(PC1)와 제2 화소 회로(PC2)를 비교하면, 제1 채널 영역(1101c)의 형상과 제2 채널 영역(1102c)의 형상은 서로 상이할 수 있다.
일 실시예에 있어서, 제2 채널 영역(1102c)의 길이(L2)에 대한 폭(W2)의 비율(W2/L2)은 제1 채널 영역(1101c)의 길이(L1)에 대한 폭(W1)의 비율(W1/L1)보다 클 수 있다.
다시 도 15a를 참조하면, 제2 게이트 전극(1222)은 제2 반도체층(1102) 상에 배치되고(또는, 위치하고), 제2 채널 영역(1102c)과 중첩할 수 있다. 제2 게이트 전극(1222)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제2 게이트 전극(1222)은 Mo의 단층일 수 있다.
제2 전극(1542)은 제2 게이트 전극(1222) 상에 배치되고(또는, 위치하고), 제2 게이트 전극(1222)에 연결될 수 있다. 제2 전극(1542)은 제4 콘택홀(1542CNT)을 통해 제2 게이트 전극(1222)에 연결될 수 있다. 제4 콘택홀(1542CNT)은 후술할 제4 전극(1332)의 개구(1332OP)를 관통할 수 있다. 제2 전극(1542)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제2 전극(1542)은 Mo/Ti의 다층일 수 있다.
일 실시예에 있어서, 제2 전극(1542)의 적어도 일부는 제2 반도체층(1102)의 제2 채널 영역(1102c)과 중첩할 수 있다. 제2 채널 영역(1102c)은 제2 전극(1542)과 중첩하는 제2 중첩 영역(1102ca), 및 제2 전극(1542)과 중첩하지 않는 제2 비중첩 영역(1102cb)을 포함할 수 있다.
한편, 도 15b를 참조하여 제1 화소 회로(PC1)와 제2 화소 회로(PC2)를 비교하면, 제1 채널 영역(1101c)의 제1 채널 면적(Ac1)에 대한 제1 전극(1541)과 중첩하는 제1 채널 영역(1101c)의 제1 중첩 영역(1101ca)의 제1 중첩 면적(Aov1)의 비율(Aov1/Ac1)은 제2 채널 영역(1102c)의 제2 채널 면적(Ac2)에 대한 제2 전극(1542)과 중첩하는 제2 채널 영역(1102c)의 제2 중첩 영역(1102ca)의 제2 중첩 면적(Aov2)의 비율(Aov2/Ac2)보다 작을 수 있다.
제1 전극(1541)과 제2 전극(1542)은 표시 패널 내의 반도체층이나 절연층으로부터 방출된 수소가 표시 패널 외부로 빠져나가는 것을 방지하는 역할을 할 수 있다. 예컨대, 제1 전극(1541)과 제2 전극(1542)의 크기(또는, 면적)가 클수록 표시 패널 외부로 빠져나가는 수소(즉, 탈수소)의 양이 감소할 수 있다. 제1 전극(1541)과 제2 전극(1542)은 반도체층의 채널 영역과 중첩하므로, 제1 전극(1541)과 제2 전극(1542)이 채널 영역과 중첩하는 면적에 기초하여 채널 영역 주변에서의 탈수소의 양이 상이할 수 있다. 제1 전극(1541)과 제2 전극(1542)이 채널 영역과 중첩하는 면적에 기초하여 채널 영역 주변에 잔존(또는, 분포)하는 수소의 양이 상이할 수 있다. 채널 영역 주변에 잔존하는 수소의 양이 많을수록 채널 영역에 포함된 수소의 양이 많을 수 있다. 예를 들어, 제2 채널 면적(Ac2)에 대한 제2 전극(1542)과 중첩하는 제2 채널 영역(1102c)의 제2 중첩 영역(1102ca)의 제2 중첩 면적(Aov2)의 비율(Aov2/Ac2)이 제1 채널 면적(Ac1)에 대한 제1 전극(1541)과 중첩하는 제1 채널 영역(1101c)의 제1 중첩 영역(1101ca)의 제1 중첩 면적(Aov1)의 비율(Aov1/Ac1)보다 크므로, 제2 채널 영역(1102c) 주변에서의 탈수소의 양은 제1 채널 영역(1101c) 주변에서의 탈수소의 양보다 작을 수 있다. 다른 말로, 제2 채널 영역(1102c) 주변에 잔존하는 수소의 양은 제1 채널 영역(1101c) 주변에 잔존하는 수소의 양보다 클 수 있다. 제2 채널 영역(1102c)에 포함된 수소의 양은 제1 채널 영역(1101c)에 포함된 수소의 양보다 클 수 있다.
채널 영역에 포함된 수소의 양에 기초하여 채널 영역의 이동도가 달라질 수 있다. 채널 영역에 흐르는 전류의 크기가 달라질 수 있다. 예를 들어, 제2 채널 영역(1102c)에 포함된 수소의 양이 제1 채널 영역(1101c)에 포함된 수소의 양보다 크므로, 제2 채널 영역(1102c)의 이동도는 제1 채널 영역(1101c)의 이동도보다 클 수 있다.
이처럼, 제2 채널 영역(1102c)의 이동도가 제1 채널 영역(1101c)의 이동도보다 큰 경우 제1 화소 회로(PC1)와 다르게 제2 화소 회로(PC2)가 복수의 제2 표시 요소(DE2, 도 3 참조)들을 동시에 구동하더라도, 하나의 제2 화소 회로(PC2)에 의해 구동되는 복수의 제2 표시 요소(DE2)들은 하나의 제1 화소 회로(PC1)에 의해 구동되는 하나의 제1 표시 요소(DE1, 도 3 참조)와 실질적으로 동일한 휘도로 발광하도록 조절될 수 있다. 제1 표시 요소(DE1)와 제2 표시 요소(DE2)가 실질적으로 동일한 휘도로 발광하도록 조절 가능하므로, 제1 표시 영역(DA1)의 휘도와 제2 표시 영역(DA2)의 휘도가 실질적으로 동일하여 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 경계가 시인되는 것을 방지할 수 있다.
다시 도 15a를 참조하면, 제2 연결 전극(1642)은 제2 전극(1542) 상에 배치될 수 있다. 제2 연결 전극(1642)은 도 11의 제3 연결 패턴(1640)에 대응하므로, 제2 연결 전극(1642)은 실질적으로 제1 방향(예를 들어, ±x 방향)을 따라 연장될 수 있다. 제2 연결 전극(1642)의 일부는 제2 전극(1542)과 중첩하고, 제2 연결 전극(1642)의 다른 일부는 후술할 도 16에 도시된 제4 반도체층(1402)과 중첩할 수 있다. 제2 연결 전극(1642)은 도 16에서 후술할 바와 같이 제2 전극(1542)과 제4 반도체층(1402)을 연결할 수 있다. 제2 연결 전극(1642)은 제6-1 콘택홀(1642CNTa)을 통해 제4 반도체층(1402)에 연결되고, 제6-2 콘택홀(1642CNTb)을 통해 제2 전극(1542)에 연결될 수 있다. 제4 반도체층(1402)은 제2 반도체층(1102)과 다른 물질을 포함할 수 있다. 예를 들어, 제4 반도체층(1402)은 산화물 반도체 물질을 포함할 수 있다. 제2 연결 전극(1642)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제2 연결 전극(1642)은 Ti/Al/Ti의 다층일 수 있다.
제4 전극(1332)은 제2 게이트 전극(1222)과 제2 전극(1542) 사이에 개재될 수 있다. 제4 전극(1332)은 제2 게이트 전극(1222)과 제4 전극(1332) 사이에 개재되는 절연층의 일부를 노출하는 개구(1332OP)를 가질 수 있다. 제4 전극(1332)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제4 전극(1332)은 Mo의 단층일 수 있다.
제2 도전 패턴(1662)은 제2 전극(1542) 상에 배치될 수 있다. 제2 도전 패턴(1662)에는 제1 구동 전압(ELVDD, 도 6 참조)이 인가될 수 있다. 제2 도전 패턴(1662)은 제2 콘택홀(1662CNTa)을 통해 제4 전극(1332)에 연결될 수 있다. 제2 도전 패턴(1662)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 제2 도전 패턴(1662)은 Ti/Al/Ti의 다층일 수 있다.
제2 화소 회로(PC2)는 제2 반도체층(1102)의 일부와 제2 게이트 전극(1222)을 갖는 제2 구동 트랜지스터(T12)를 포함할 수 있다. 제2 구동 트랜지스터(T12)는 제2 구동 전류를 제2 화소 회로(PC2)와 전기적으로 연결된 복수의 제2 표시 요소(DE2)들에 출력할 수 있다.
한편, 도 13을 함께 참조하면, 제1 화소 회로(PC1)의 제1 구동 트랜지스터(T11)는 제1 구동 전류를 제1 화소 회로(PC1)와 전기적으로 연결된 제1 표시 요소(DE1)에 출력할 수 있다.
일 실시예에 있어서, 제1 표시 요소(DE1)가 제1 계조로 발광하기 위한 제1 구동 전류의 크기는 복수의 제2 표시 요소(DE2)들이 모두 상기 제1 계조로 발광하기 위한 제2 구동 전류의 크기보다 작을 수 있다. 이는 전술한 제1 전극(1541)과 제2 전극(1542)에 의해 채널 영역에 잔존하는 수소의 양의 차이에 따른 결과일 수 있다.
일 실시예에 있어서, 제2 구동 전류는 복수의 제2 표시 요소(DE2)들에 실질적으로 균등하게 분배되고, 복수의 제2 표시 요소(DE2)들 각각에 흐르는 전류의 크기는 제1 구동 전류의 크기와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 복수의 제2 표시 요소(DE2)들의 개수는 n개이고, 제2 구동 전류의 크기는 제1 구동 전류의 크기의 약 n배일 수 있다. 여기서, n은 자연수이다.
이러한 경우, 제1 화소 회로(PC1)와 다르게 제2 화소 회로(PC2)가 복수의 제2 표시 요소(DE2)들을 동시에 구동하더라도, 제1 표시 영역(DA1)의 휘도와 제2 표시 영역(DA2)의 휘도가 실질적으로 동일하여 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 경계가 시인되는 것을 방지할 수 있다.
도 16은 도 15a의 일부분을 III-III'을 따라 절취한 예시적인 단면도이다. 도 16에 있어서, 도 14와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 16을 참조하면, 제2 전극(1542)은 제2 절연층(113), 제3 절연층(115), 및 제4 절연층(117)에 형성된 제4 콘택홀(1542CNT)을 통해 제2 게이트 전극(1222)에 연결될 수 있다. 제4 콘택홀(1542CNT)은 제4 전극(1332)의 개구(1332OP)를 관통할 수 있다.
일 실시예에 있어서, 제2 전극(1542)의 적어도 일부는 제2 반도체층(1102)의 제2 채널 영역(1102c)과 중첩할 수 있다. 제2 채널 영역(1102c)은 제2 전극(1542)과 중첩하는 제2 중첩 영역(1102ca), 및 제2 전극(1542)과 중첩하지 않는 제2 비중첩 영역(1102cb)을 포함할 수 있다.
일 실시예에 있어서, 도 14를 함께 참조하면, 제2 채널 영역(1102c)의 채널 면적에 대한 제2 전극(1542)과 중첩하는 제2 채널 영역(1102c)의 제2 중첩 영역(1102ca)의 중첩 면적의 비율은 제1 채널 영역(1101c)의 채널 면적에 대한 제1 전극(1541)과 중첩하는 제1 채널 영역(1101c)의 제1 중첩 영역(1101ca)의 중첩 면적의 비율보다 클 수 있다.
제4 반도체층(1402)은 산화물 반도체 물질을 포함할 수 있다. 제4 반도체층(1402)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 제4 반도체층(1402)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
제4 반도체층(1402)은 채널 영역과 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제4 반도체층(1402)은 단층 또는 다층으로 구성될 수 있다.
제2 게이트 라인(1532)은 제4 반도체층(1402)과 적어도 일부 중첩할 수 있다. 제2 게이트 라인(1532)은 제4 반도체층(1402)의 채널 영역과 중첩할 수 있다. 제2 게이트 라인(1532)은 도 10의 제7 도전 라인(1530)에 대응한다.
제2 연결 전극(1642)은 제4 절연층(117) 및 제5 절연층(119)에 형성된 제6-1 콘택홀(1642CNTa)을 통해 제4 반도체층(1402)에 연결될 수 있다. 제2 연결 전극(1642)은 제5 절연층(119)에 형성된 제6-2 콘택홀(1642CNTb)을 통해 제2 전극(1542)에 연결될 수 있다. 제2 연결 전극(1642)은 제4 반도체층(1402)과 제2 전극(1542)을 연결할 수 있다.
제2 도전 패턴(1662)은 제3 절연층(115), 제4 절연층(117), 및 제5 절연층(119)에 형성된 제2 콘택홀(1662CNTa)을 통해 제4 전극(1332)에 연결될 수 있다.
제2 평탄화층(123) 상에는 제2 화소 회로(PC2, 도 15a 참조)에 전기적으로 연결되는 제2 표시 요소(DE2)가 배치될 수 있다. 제2 표시 요소(DE2)는 화소 전극(211), 유기 발광층을 포함하는 중간층(221), 및 대향 전극(231)을 포함할 수 있다. 화소 전극(211)은 도 14의 화소 전극(210)에 대응하고, 중간층(221)은 도 14의 중간층(220)에 대응하고, 대향 전극(231)은 도 14의 대향 전극(230)에 대응한다.
도 17은 도 16의 C부분을 예시적으로 도시한 확대 평면도이다.
도 17을 참조하면, 제2 전극(1542)은 제1 층(1542a), 및 제1 층(1542a) 상의 제2 층(1542b)을 가질 수 있다. 제1 층(1542a)은 티타늄(Ti)을 포함할 수 있다. 제2 층(1542b)은 몰리브덴(Mo)을 포함할 수 있다.
제2 전극(1542)을 기준으로 설명하였으나, 제2 전극(1542)과 동일한 층에 배치되는 도 14의 제1 전극(1541)도 동일하게 적용될 수 있다.
도 18은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다. 도 18은 도 15a의 변형 실시예로, 제2 반도체층의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 15a의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 18을 참조하면, 제2 화소 회로(PC2')는 제2 반도체층(1102')을 포함할 수 있다. 도 15a에 도시된 제2 반도체층(1102)과 다르게 제2 반도체층(1102')의 일부분은 오메가(Ω) 형상일 수 있다. 제2 반도체층(1102')의 제2 채널 영역(1102c')은 오메가(Ω) 형상일 수 있다.
한편, 도 13을 함께 참조하여 제1 화소 회로(PC1)와 제2 화소 회로(PC2')를 비교하면, 제1 채널 영역(1101c)의 형상과 제2 채널 영역(1102c')의 형상은 실질적으로 동일할 수 있다. 예를 들어, 제2 채널 영역(1102c')의 길이에 대한 폭의 비율(W/L)은 제1 채널 영역(1101c)의 길이에 대한 폭의 비율(W/L)과 실질적으로 동일할 수 있다.
도 19는 도 15a의 일부분을 III-III'을 따라 절취한 예시적인 단면도이다. 도 19는 도 16의 변형 실시예로, 제2 전극의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 16의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 19를 참조하면 제2 전극(1542')은 제5 절연층(119) 상에 배치될 수 있다. 제2 전극(1542')은 도 16의 제2 연결 전극(1642)과 동일한 층에 배치될 수 있다. 제2 전극(1542')과 제2 연결 전극(1642)은 일체(一體)로 형성될 수 있다. 이에 따라 제2 전극(1542')과 제2 연결 전극(1642)을 연결하는 도 16의 제6-2 콘택홀(1642CNTb)은 생략될 수 있다.
제2 전극(1542')은 제2 절연층(113), 제3 절연층(115), 제4 절연층(117), 및 제5 절연층(119)에 형성된 제4 콘택홀(1542CNT')을 통해 제2 게이트 전극(1222)에 연결될 수 있다. 제4 콘택홀(1542CNT')은 제4 전극(1332)의 개구(1332OP)를 관통할 수 있다.
제2 전극(1542')은 Ti/Al/Ti의 다층일 수 있다.
한편, 도 19에서는 제2 전극(1542')이 제5 절연층(119) 상에 배치되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 전극(1542')은 제1 평탄화층(121) 상에 배치될 수도 있다.
도 20은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다. 도 20은 도 15a의 변형 실시예로, 제2 콘택홀의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 15a의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 13과 함께 도 20을 참조하면, 제1 화소 회로(PC1)의 제1 콘택홀(1661CNTa)과 제1 채널 영역(1101c) 사이의 제1 이격 거리(d1)는 제2 화소 회로(PC2'')의 제2 콘택홀(1662CNTa')과 제2 채널 영역(1102c) 사이의 제2 이격 거리(d2)보다 작을 수 있다.
예를 들어, 제1 방향(예를 들어, ±x 방향)을 따르는 제1 콘택홀(1661CNTa)과 제1 채널 영역(1101c) 사이의 제1-1 이격 거리(d1a)는 제1 방향(예를 들어, ±x 방향)을 따르는 제2 콘택홀(1662CNTa')과 제2 채널 영역(1102c) 사이의 제2-1 이격 거리(d2a)보다 작을 수 있다. 및/또는 제2 방향(예를 들어, ±y 방향)을 따르는 제1 콘택홀(1661CNTa)과 제1 채널 영역(1101c) 사이의 제1-2 이격 거리(d1b)는 제2 방향(예를 들어, ±y 방향)을 따르는 제2 콘택홀(1662CNTa')과 제2 채널 영역(1102c) 사이의 제2-2 이격 거리(d2b)보다 작을 수 있다.
제1 콘택홀(1661CNTa)과 제2 콘택홀(1662CNTa')을 통해 탈수소 공정이 진행될 수 있는데, 제1 콘택홀(1661CNTa)과 제2 콘택홀(1662CNTa')이 채널 영역과 이격되는 정도에 따라 탈수소되는 양이 상이할 수 있다. 예를 들어, 제1 채널 영역(1101c)과 제1 이격 거리(d1)만큼 이격된 제1 콘택홀(1661CNTa)을 통한 탈수소의 양은 제2 채널 영역(1102c)과 제2 이격 거리(d2)만큼 이격된 제2 콘택홀(1662CNTa')을 통한 탈수소의 양보다 클 수 있다. 반대 해석상 제2 채널 영역(1102c)에 포함된 수소의 양은 제1 채널 영역(1101c)에 포함된 수소의 양보다 클 수 있다.
도 21은 도 7의 B부분을 예시적으로 도시한 확대 평면도이다. 도 21은 도 18의 변형 실시예로, 제2 콘택홀의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 18의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 13과 함께 도 21을 참조하면, 제1 화소 회로(PC1)의 제1 콘택홀(1661CNTa)과 제1 채널 영역(1101c) 사이의 제1 이격 거리(d1)는 제2 화소 회로(PC2''')의 제2 콘택홀(1662CNTa'')과 제2 채널 영역(1102c') 사이의 제3 이격 거리(d3)보다 작을 수 있다.
예를 들어, 제1 방향(예를 들어, ±x 방향)을 따르는 제1 콘택홀(1661CNTa)과 제1 채널 영역(1101c) 사이의 제1-1 이격 거리(d1a)는 제1 방향(예를 들어, ±x 방향)을 따르는 제2 콘택홀(1662CNTa'')과 제2 채널 영역(1102c') 사이의 제3-1 이격 거리(d3a)보다 작을 수 있다. 및/또는 제2 방향(예를 들어, ±y 방향)을 따르는 제1 콘택홀(1661CNTa)과 제1 채널 영역(1101c) 사이의 제1-2 이격 거리(d1b)는 제2 방향(예를 들어, ±y 방향)을 따르는 제2 콘택홀(1662CNTa'')과 제2 채널 영역(1102c') 사이의 제3-2 이격 거리(d3b)보다 작을 수 있다.
제1 콘택홀(1661CNTa)과 제2 콘택홀(1662CNTa'')을 통해 탈수소 공정이 진행될 수 있는데, 제1 콘택홀(1661CNTa)과 제2 콘택홀(1662CNTa'')이 채널 영역과 이격되는 정도에 따라 탈수소되는 양이 상이할 수 있다. 예를 들어, 제1 채널 영역(1101c)과 제1 이격 거리(d1)만큼 이격된 제1 콘택홀(1661CNTa)을 통한 탈수소의 양은 제2 채널 영역(1102c')과 제3 이격 거리(d3)만큼 이격된 제2 콘택홀(1662CNTa'')을 통한 탈수소의 양보다 클 수 있다. 반대 해석상 제2 채널 영역(1102c')에 포함된 수소의 양은 제1 채널 영역(1101c)에 포함된 수소의 양보다 클 수 있다.
도 22는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다. 도 22에 있어서, 도 1과 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 22를 참조하면, 표시 장치(1')는 표시 영역(DA)에서 제2 방향(예를 들어, ±y 방향)을 따라 연장되는 복수의 데이터선들을 포함할 수 있다. 복수의 데이터선들 중 표시 영역(DA)의 제1 영역(AR1)에 배치되는 데이터선들은 제1 데이터선(DL1)으로 지칭되고, 복수의 데이터선들 중 표시 영역(DA)의 제2 영역(AR2)에 배치되는 데이터선들은 제2 데이터선(DL2)으로 지칭될 수 있다. 표시 영역(DA)의 제2 영역(AR2)들은 제1 방향(예를 들어, ±x 방향)을 따르는 표시 영역(DA)의 제1 영역(AR1)의 양측에 위치할 수 있다.
제1 데이터선(DL1)은 제1 연결선(CL1)을 통해 데이터 패드부(20)에 연결될 수 있다. 제1 연결선(CL1)은 데이터 패드부(20)에서 공급된 데이터 신호를 제1 데이터선(DL1)에 전달할 수 있다.
제2 데이터선(DL2)은 제2 연결선(CL2) 및 제3 연결선(CL3)을 통해 데이터 패드부(20)에 연결될 수 있다. 제2 연결선(CL2)은 제3 연결선(CL3)과 데이터 패드부(20)를 연결하고, 제3 연결선(CL3)은 제2 데이터선(DL2)과 제2 연결선(CL2)을 연결할 수 있다. 제2 연결선(CL2)과 제3 연결선(CL3)은 데이터 패드부(20)에서 공급된 데이터 신호를 제2 데이터선(DL2)에 전달할 수 있다.
제3 연결선(CL3)은 표시 영역(DA) 상에 배치될 수 있다. 제3 연결선(CL3)은 제2 방향(예를 들어, ±y 방향)을 따라 연장되는 제1 부분(CL3a)과 제1 방향(예를 들어, ±x 방향)을 따라 연장되는 제2 부분(CL3b)을 가질 수 있다. 제2 연결선(CL2)과 데이터 패드부(20)를 연결하는 제3 연결선(CL3)이 주변 영역(PA)이 아닌 표시 영역(DA)에 배치됨으로써, 주변 영역(PA)의 면적을 줄일 수 있다. 즉, 화상이 표시되지 않는 데드 스페이스를 줄일 수 있으며 상대적으로 표시 영역(DA)의 면적을 증가시킬 수 있다.
도 23은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다. 구체적으로, 도 23은 도 22의 제3 연결선과 제2 데이터선을 개략적으로 도시하는 단면도이다. 도 23에 있어서, 도 14와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 23을 참조하면, 제3 연결선(CL3)의 제2 부분(CL3b)은 제5 절연층(119) 상에 배치되고, 제2 데이터선(DL2)과 제3 연결선(CL3)의 제1 부분(CL3a)은 제1 평탄화층(121) 상에 배치될 수 있다. 제3 연결선(CL3)의 제2 부분(CL3b)은 도 14의 제1 연결 전극(1641) 및 도 16의 제2 연결 전극(1642)과 동일한 층에 배치될 수 있다.
제3 연결선(CL3)의 제2 부분(CL3b)은 제2 데이터선(DL2)과 제3 연결선(CL3)의 제1 부분(CL3a)을 연결할 수 있다. 제3 연결선(CL3)의 제2 부분(CL3b)은 제1 평탄화층(121)에 형성된 콘택홀들을 통해 각각 제2 데이터선(DL2)과 제3 연결선(CL3)의 제1 부분(CL3a)에 연결될 수 있다.
한편, 제3 연결선(CL3)의 제1 부분(CL3a)은 도 12의 제13 도전 라인(1720)에 대응할 수 있다. 제3 연결선(CL3)의 제1 부분(CL3a)은 제13 도전 라인(1720)으로 구현될 수 있다. 제3 연결선(CL3)의 제2 부분(CL3b)은 도 11의 제10 도전 라인(1610)에 대응할 수 있다. 제3 연결선(CL3)의 제2 부분(CL3b)은 제10 도전 라인(1610)으로 구현될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
10: 표시 패널
20: 데이터 패드부
30: 인쇄 회로 기판
100: 기판
DA1, DA2: 제1 및 제2 표시 영역
PC1, PC2: 제1 및 제2 화소 회로
DE2, DE2: 제1 및 제2 표시 요소
1101, 1102: 제1 및 제2 반도체층
1101c, 1102c: 제1 및 제2 채널 영역
1101ca, 1102ca: 제1 및 제2 중첩 영역
1221, 1222: 제1 및 제2 게이트 전극
1541, 1542: 제1 및 제2 전극
Ac1, Ac2: 제1 및 제2 채널 면적
Aov1, Aov2: 제1 및 제2 중첩 면적

Claims (25)

  1. 제1 표시 영역 및 제2 표시 영역을 포함하는 표시 영역이 정의된 기판;
    상기 제1 표시 영역 상에 배치되고, 제1 채널 영역을 포함하는 제1 반도체층, 상기 제1 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 위치하고 상기 제1 게이트 전극에 연결되는 제1 전극을 포함하는 제1 화소 회로; 및
    상기 제2 표시 영역 상에 배치되고, 제2 채널 영역을 포함하는 제2 반도체층, 상기 제2 채널 영역과 중첩하는 제2 게이트 전극, 및 상기 제2 게이트 전극 상에 위치하고 상기 제2 게이트 전극에 연결되는 제2 전극을 포함하는 제2 화소 회로를 포함하고,
    상기 제1 채널 영역의 제1 채널 면적에 대한 상기 제1 전극과 중첩하는 상기 제1 채널 영역의 제1 중첩 영역의 제1 중첩 면적의 비율은 상기 제2 채널 영역의 제2 채널 면적에 대한 상기 제2 전극과 중첩하는 상기 제2 채널 영역의 제2 중첩 영역의 제2 중첩 면적의 비율보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 표시 영역 상에 배치되고, 상기 제1 화소 회로에 전기적으로 연결되는 제1 표시 요소; 및
    상기 제2 표시 영역 상에 배치되고, 상기 제2 화소 회로에 전기적으로 연결되는 복수의 제2 표시 요소들을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 화소 회로는 상기 제1 반도체층의 일부와 상기 제1 게이트 전극을 갖고 제1 구동 전류를 상기 제1 표시 요소에 출력하는 제1 구동 트랜지스터를 더 포함하고,
    상기 제2 화소 회로는 상기 제2 반도체층의 일부와 상기 제2 게이트 전극을 갖고 제2 구동 전류를 상기 복수의 제2 표시 요소들에 출력하는 제2 구동 트랜지스터를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 표시 요소가 제1 계조로 발광하기 위한 상기 제1 구동 전류의 크기는 상기 복수의 제2 표시 요소들이 모두 상기 제1 계조로 발광하기 위한 상기 제2 구동 전류의 크기보다 작은 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 구동 전류는 상기 복수의 제2 표시 요소들에 실질적으로 균등하게 분배되고, 상기 복수의 제2 표시 요소들 각각에 흐르는 전류의 크기는 상기 제1 구동 전류의 크기와 실질적으로 동일한 표시 장치.
  6. 제3 항에 있어서,
    상기 복수의 제2 표시 요소들 각각의 발광 면적은 상기 제1 표시 요소의 발광 면적과 실질적으로 동일한 표시 장치.
  7. 제2 항에 있어서,
    상기 제2 표시 영역 상에 배치되고, 상기 제1 화소 회로와 상기 제2 화소 회로에 게이트 신호를 공급하는 게이트 구동 회로를 더 포함하고,
    상기 복수의 제2 표시 요소들은 상기 게이트 구동 회로와 적어도 일부 중첩하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극의 적어도 일부는 상기 제1 채널 영역과 중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 채널 영역의 길이에 대한 폭의 비율은 상기 제1 채널 영역의 길이에 대한 폭의 비율보다 큰 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 채널 영역의 길이에 대한 폭의 비율은 상기 제1 채널 영역의 길이에 대한 폭의 비율과 실질적으로 동일한 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 채널 영역의 이동도는 상기 제1 채널 영역의 이동도보다 큰 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 채널 영역에 포함된 수소의 양은 상기 제1 채널 영역에 포함된 수소의 양보다 큰 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 제1 층, 및 상기 제1 층 상의 제2 층을 갖는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 화소 회로는 상기 제1 반도체층과 다른 물질을 포함하는 제3 반도체층, 및 상기 제1 전극과 상기 제3 반도체층을 연결하는 제1 연결 전극을 더 포함하고,
    상기 제2 화소 회로는 상기 제2 반도체층과 다른 물질을 포함하는 제4 반도체층, 및 상기 제2 전극과 상기 제4 반도체층을 연결하는 제2 연결 전극을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층은 실리콘 반도체 물질을 포함하고,
    상기 제3 반도체층과 상기 제4 반도체층은 산화물 반도체 물질을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 표시 영역 상에 배치되고, 제1 방향을 따라 연장되는 데이터선;
    상기 표시 영역의 외곽에 위치하는 패드부; 및
    상기 패드부에서 공급된 데이터 신호를 상기 데이터선에 전달하고, 상기 제1 방향으로 연장되는 제1 부분, 및 제2 방향으로 연장되고 상기 제1 부분을 상기 데이터선에 연결하는 제2 부분을 갖는 연결선을 더 포함하고,
    상기 연결선의 상기 제2 부분은 상기 제1 연결 전극 및 상기 제2 연결 전극과 동일한 층에 배치되는 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 화소 회로는 상기 제1 게이트 전극과 상기 제1 전극 사이에 개재되는 제3 전극, 상기 제1 전극 상에 배치되고 구동 전압이 인가되는 제1 도전 패턴, 및 상기 제3 전극과 상기 제1 도전 패턴을 연결하는 제1 콘택홀을 더 포함하고,
    상기 제2 화소 회로는 상기 제2 게이트 전극과 상기 제2 전극 사이에 개재되는 제4 전극, 상기 제2 전극 상에 배치되고 상기 구동 전압이 인가되는 제2 도전 패턴, 및 상기 제4 전극과 상기 제2 도전 패턴을 연결하는 제2 콘택홀을 더 포함하고,
    상기 제1 콘택홀과 상기 제1 채널 영역 사이의 제1 이격 거리는 상기 제2 콘택홀과 상기 제2 채널 영역 사이의 제2 이격 거리보다 작은 표시 장치.
  18. 제1 항에 있어서,
    상기 기판에는 상기 표시 영역의 외곽의 주변 영역이 더 정의되고,
    상기 제2 표시 영역은 상기 제1 표시 영역과 상기 주변 영역 사이에 위치하는 표시 장치.
  19. 제1 채널 영역을 포함하는 제1 반도체층, 상기 제1 채널 영역과 중첩하는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 위치하고 상기 제1 게이트 전극에 연결되는 제1 전극을 포함하는 제1 화소 회로;
    제2 채널 영역을 포함하는 제2 반도체층, 상기 제2 채널 영역과 중첩하는 제2 게이트 전극, 및 상기 제2 게이트 전극 상에 위치하고 상기 제2 게이트 전극에 연결되는 제2 전극을 포함하는 제2 화소 회로;
    상기 제1 화소 회로에 전기적으로 연결되는 제1 표시 요소; 및
    상기 제2 화소 회로에 전기적으로 연결되는 복수의 제2 표시 요소들을 포함하고,
    상기 제1 채널 영역의 제1 채널 면적에 대한 상기 제1 전극과 중첩하는 상기 제1 채널 영역의 제1 중첩 영역의 제1 중첩 면적의 비율은 상기 제2 채널 영역의 제2 채널 면적에 대한 상기 제2 전극과 중첩하는 상기 제2 채널 영역의 제2 중첩 영역의 제2 중첩 면적의 비율보다 작은 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 화소 회로는 상기 제1 반도체층의 일부와 상기 제1 게이트 전극을 갖고 제1 구동 전류를 상기 제1 표시 요소에 출력하는 제1 구동 트랜지스터를 더 포함하고,
    상기 제2 화소 회로는 상기 제2 반도체층의 일부와 상기 제2 게이트 전극을 갖고 제2 구동 전류를 상기 복수의 제2 표시 요소들에 출력하는 제2 구동 트랜지스터를 더 포함하고,
    상기 복수의 제2 표시 요소들의 개수는 n개이고, 상기 제2 구동 전류의 크기는 상기 제1 구동 전류의 크기의 약 n배인 표시 장치.
  21. 제19 항에 있어서,
    상기 제2 채널 영역의 길이에 대한 폭의 비율은 상기 제1 채널 영역의 길이에 대한 폭의 비율보다 큰 표시 장치.
  22. 제19 항에 있어서,
    상기 제2 채널 영역에 포함된 수소의 양은 상기 제1 채널 영역에 포함된 수소의 양보다 큰 표시 장치.
  23. 제19 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 제1 층, 및 상기 제1 층 상의 제2 층을 갖는 표시 장치.
  24. 제19 항에 있어서,
    상기 제1 화소 회로는 산화물 반도체 물질을 포함하는 제3 반도체층, 및 상기 제1 전극과 상기 제3 반도체층을 연결하는 제1 연결 전극을 더 포함하고,
    상기 제2 화소 회로는 산화물 반도체 물질을 포함하는 제4 반도체층, 및 상기 제2 전극과 상기 제4 반도체층을 연결하는 제2 연결 전극을 더 포함하는 표시 장치.
  25. 제19 항에 있어서,
    상기 제1 화소 회로는 상기 제1 게이트 전극과 상기 제1 전극 사이에 개재되는 제3 전극, 상기 제1 전극 상에 배치되고 구동 전압이 인가되는 제1 도전 패턴, 및 상기 제3 전극과 상기 제1 도전 패턴을 연결하는 제1 콘택홀을 더 포함하고,
    상기 제2 화소 회로는 상기 제2 게이트 전극과 상기 제2 전극 사이에 개재되는 제4 전극, 상기 제2 전극 상에 배치되고 상기 구동 전압이 인가되는 제2 도전 패턴, 및 상기 제4 전극과 상기 제2 도전 패턴을 연결하는 제2 콘택홀을 더 포함하고,
    상기 제1 콘택홀과 상기 제1 채널 영역 사이의 제1 이격 거리는 상기 제2 콘택홀과 상기 제2 채널 영역 사이의 제2 이격 거리보다 작은 표시 장치.
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