CN110426906B - 像素阵列基板 - Google Patents

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Abstract

一种像素阵列基板包括基板、第一信号线、第二信号线、第三信号线、第一有源元件以及导电图案。第一信号线与第二信号线配置于基板上，且彼此相交。第三信号线配置于基板上，且重叠于第二信号线。第三信号线的延伸方向平行于第二信号线的延伸方向。第一有源元件电性连接第一信号线。第一有源元件包括半导体图案、第一栅极以及第二栅极。半导体图案位于第一栅极与第二栅极之间。第一栅极重叠于第二栅极，且连接第三信号线。第二栅极通过导电图案与第一栅极连接。

Description

像素阵列基板
技术领域
本发明是有关于一种像素阵列基板，且特别是有关于一种低功耗的像素阵列基板。
背景技术
随着显示面板的应用普及，举凡居家电视、电竞屏幕、户外的大型看板、卖场的公共信息屏幕、甚至是可携式或穿戴式的电子装置等，都可见其踪迹。近几年，行动装置的发展除了功能性与外观的追求外，节能也逐渐成为产品开发的重点项目之一。举例来说，定位在电竞专用的笔记型电脑需搭载高画面更新率(high frame rate)的显示面板，然而，此种显示面板的能耗(power consumption)较一般显示面板来得高，使笔记型电脑由电池供电时的续航力下降。
为了解决上述的问题，将显示画面局部更新的想法应运而生，即，显示面板可针对显示画面的静态影像区域与动态影像区域分别以不同的频率进行画面的更新。举例来说，位于静态影像区域的像素可以1赫兹的更新频率驱动，而位于动态影像区域的像素可以60赫兹的更新频率驱动，如此可有效降低显示面板的使用能耗，进而提升行动装置的续航力。然而，此技术在显示面板上需配置额外的多工电路，易造成像素的开口率下降或降低像素电路的可布局空间。
发明内容
本发明提供一种可节能的像素阵列基板，其驱动电路的设计裕度佳。
本发明的像素阵列基板，包括基板、第一信号线、第二信号线、第三信号线、第一有源元件以及导电图案。第一信号线与第二信号线配置于基板上，且彼此相交。第三信号线配置于基板上。第三信号线的延伸方向平行于第二信号线的延伸方向。第三信号线重叠于第二信号线。第一有源元件电性连接第一信号线。第一有源元件包括半导体图案、第一栅极以及第二栅极。半导体图案位于第一栅极与第二栅极之间。第一栅极重叠于第二栅极，且连接第三信号线。第二栅极通过导电图案与第一栅极连接。
基于上述，本发明一实施方式的像素阵列基板通过第三信号线、第一栅极与第二栅极的设置，使连接于同一条第一信号线的多个像素结构可各自以不同的更新频率进行驱动，有助于降低像素阵列基板的操作能耗。进一步而言，通过第三信号线重叠于第二信号线，可增加像素结构的开口率与驱动电路的可布局空间。另一方面，第一有源元件通过半导体图案夹设于第一栅极与第二栅极之间，可有效提升有源元件的操作电性。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明一实施方式的像素阵列基板的上视示意图。
图2及图3为图1的像素阵列基板上不同两处的剖面示意图。
图4为本发明另一实施方式的像素阵列基板的上视示意图。
图5为本发明又一实施方式的像素阵列基板的上视示意图。
其中，附图标记：
10、20、30：像素阵列基板
100：基板
210：第一绝缘层
215a、225a、225b、230a：接触窗
220：第二绝缘层
230：第三绝缘层
240：第四绝缘层
270：导电图案
280：遮光图案
CR1：第一通道区
CR2：第二通道区
D：漏极
DR：漏极区
d1：距离
G、G1～G3：栅极
G2s：上表面
L1、L2：长度
PA：像素区
PE：像素电极
PX：像素结构
S：源极
SC：半导体图案
SCa：第一段
SCb：第二段
SL1～SL4：第一信号线～第四信号线
SR：源极区
T1、T1A：第一有源元件
T2：第二有源元件
T3：第三有源元件
W1～W7：宽度
x、y、z：方向
A-A’、B-B’：剖线
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本文使用的「约」、「近似」、「本质上」、或「实质上」包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，「约」可以表示在所述值的一个或多个标准偏差内，或例如±30％、±20％、±15％、±10％、±5％内。再者，本文使用的「约」、「近似」、「本质上」、或「实质上」可依量测性质、切割性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件「上」或「连接到」另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，不存在中间元件。如本文所使用的，「连接」可以指物理和/或电性连接。再者，「电性连接」可为二元件间存在其它元件。
在本发明中，为了便于理解，晶体管的源极与漏极的位置于图中的标示为示范例，并不用以限定本发明。这是因为晶体管的源极与漏极会随着电流的流向改变，或是晶体管为NMOS晶体管或PMOS晶体管而有所不同。
现将详细地参考本发明的示范性实施方式，示范性实施方式的实例说明于所附附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1为本发明一实施方式的像素阵列基板10的上视示意图。图2及图3为图1的像素阵列基板10上不同两处的剖面示意图。图2及图3分别对应图1的剖线A-A’及剖线B-B’。需说明的是，为清楚呈现起见，图1省略了图2的第一绝缘层210、第二绝缘层220、第三绝缘层230以及第四绝缘层240的标示。
特别一提的是，本发明的像素阵列基板可应用于显示面板(display panel)，其中显示面板更包括设置在像素阵列基板上的显示介质(例如液晶材料层、发光材料层)以及覆盖显示介质的驱动电极。举例来说，图1及图4的像素阵列基板10、20可应用于非自发光的显示面板，例如液晶显示面板(Liquid Crystal Display Panel，LCD Panel)，而图5的像素阵列基板30可应用于自发光的显示面板，例如有机发光二极管(Organic Light EmittingDiode，OLED)面板、微发光二极管(Micro Light Emitting Diode，Micro LED)面板以及次毫米发光二极管(Mini Light Emitting Diode，Mini LED)面板，但本发明并不以此为限。
请参照图1，像素阵列基板10包括基板100、多条第一信号线SL1以及多条第二信号线SL2。多条第一信号线SL1与多条第二信号线SL2交叉设置于基板100上。举例而言，在本实施方式中，第一信号线SL1例如是扫描线(scan line)，第二信号线SL2例如是数据线(dataline)，且第一信号线SL1的延伸方向(即方向x)实质上可垂直于第二信号线SL2的延伸方向(即方向y)，但本发明不以此为限。
在本实施方式中，基于导电性的考量，第一信号线SL1与第二信号线SL2的材料一般是使用金属材料。然而，本发明不限于此，根据其他的实施方式，第一信号线SL1与第二信号线SL2也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆迭层。需说明的是，本发明并不以附图所揭示内容限制第一信号线SL1与第二信号线SL2的数量，在一些实施方式中，第一信号线SL1与第二信号线SL2的数量可视实际的设计需求而调整。
进一步而言，相邻的两条第一信号线SL1交错于相邻的两条第二信号线SL2可界定出像素阵列基板10的一个像素区PA。像素阵列基板10更包括位于多个像素区PA的多个像素结构PX。进一步而言，像素结构PX包括第一有源元件T1与像素电极PE。第一有源元件T1电性连接对应的一条第一信号线SL1、对应的一条第二信号线SL2与像素电极PE。特别一提的是，第一有源元件T1可作为像素电极PE的充电(或放电)开关，举例来说，在第一有源元件T1开启时，于第二信号线SL2上传递的电荷(charge)可经由第一有源元件T1传递至像素电极PE，即对像素电极PE进行充电(charging)，或像素电极PE上的电荷可经由第一有源元件T1传递至第二信号线SL2，即对像素电极PE进行放电(discharging)。
在本实施方式中，像素电极PE可选择性地为穿透式电极，穿透式电极的材质包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、或其它合适的氧化物、或者是上述至少两者的堆叠层。然而，本发明并不限于此，在其他实施方式中，像素电极PE也可以是反射式电极，反射式电极的材质包括金属、合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。
请参照图1及图2，像素阵列基板10更包括多条第三信号线SL3，分别对应多个像素结构PX设置。多条第三信号线SL3并列于基板100上，且各自的延伸方向可选择性地平行于第二信号线SL2的延伸方向。特别一提的是，多条第三信号线SL3各自在垂直基板100的法线方向z上重叠于对应的第二信号线SL2，有助于缩小像素驱动电路的布局空间。
在本实施方式中，第二信号线SL2在垂直基板100的法线方向z上可完全重叠于对应的第三信号线SL3，且第二信号线SL2在方向x上的宽度W1可选择性地小于第三信号线SL3在方向x上的宽度W2；也就是说，第二信号线SL2在基板100上的垂直投影面积可选择性地小于该第三信号线SL3在基板100上的垂直投影面积，但本发明并不以此为限。在一些实施方式中，第二信号线SL2在垂直基板100的法线方向z上也可部分重叠于对应的第三信号线SL3。在另一些实施方式中，第二信号线SL2在方向x上的宽度W1与第三信号线SL3在方向x上的宽度W2也可实质上相等。另一方面，在本实施方式中，为了增加后续的制程容许度(process latitude)，第三信号线SL3的材料可包括钼、氧化钼、或其他包含钼的合金。
进一步而言，第一有源元件T1包括半导体图案SC、源极S、漏极D、第一栅极G1以及第二栅极G2。源极S与漏极D分别电性连接第二信号线SL2与像素电极PE。在本实施方式中，源极S可以是第二信号线SL2的一部分，但本发明并不以此为限。另一方面，第一栅极G1与第二栅极G2电性连接第三信号线SL3。第一栅极G1于垂直基板100的法线方向z上重叠于第二栅极G2，且半导体图案SC位于第一栅极G1与第二栅极G2之间。在本实施方式中，第一有源元件T1还可选择性地包括连接第一信号线SL1的第三栅极G3，且第三栅极G3可选择性地设置在半导体图案SC的上方，但本发明并不以此为限，在其他实施方式中，第三栅极G3也可选择性地设置在半导体图案SC的下方。
由于第一有源元件T1具有电性连接于第三信号线SL3的第一栅极G1与第二栅极G2以及电性连接于第一信号线SL1的第三栅极G3，像素阵列基板10可通过第一信号线SL1与第三信号线SL3开启第一有源元件T1，使像素电极PE进行充电或放电；另一方面，像素阵列基板10也可通过第一信号线SL1与第三信号线SL3的至少一信号线关闭第一有源元件T1，使像素电极PE停止充电或放电。
举例来说，连接于同一条第一信号线SL1(例如是扫描线)的多个像素结构PX例如包括第一像素结构与第二像素结构。在一个扫描周期内，当第一像素结构的第三栅极G3与第二像素结构的第三栅极G3通过同一条第一信号线SL1被施以一正偏压时，第一像素结构的第一栅极G1与第二栅极G2可通过对应的第三信号线SL3被施以另一正偏压，使第一像素结构的像素电极PE通过对应的第二信号线SL2进行充电或放电；同时，第二像素结构的第一栅极G1与第二栅极G2可通过对应的第三信号线SL3被施以一负偏压，使第二像素结构的像素电极PE无法通过对应的第二信号线SL2进行充电或放电。
换句话说，连接于同一条第一信号线SL1的多个像素结构PX各自可通过第一栅极G1、第二栅极G2与第三信号线SL3的设置实现在不同更新频率下进行充电(或放电)，例如一部分的像素结构PX可以60赫兹(Hz)的更新频率驱动，而另一部分的像素结构PX可以1赫兹(Hz)的更新频率驱动，如此有助于降低像素阵列基板的操作能耗(power consumption)。另一方面，第一有源元件T1通过设置于半导体图案SC上、下两侧的第一栅极G1与第二栅极G2，可有效降低有源元件关闭时所产生的漏电流(leakage current)。
请参照图2，在本实施方式中，形成第一有源元件T1的方法可包括以下步骤：于基板100上依序形成第一栅极G1、第一绝缘层210、半导体图案SC、第二绝缘层220、第二栅极G2与第三栅极G3、第三绝缘层230、源极S与漏极D，其中半导体图案SC包括可以第二栅极G2与第三栅极G3为遮罩进行离子掺杂制程而形成的第一通道区CR1、第二通道区CR2、源极区SR与漏极区DR，第二栅极G2与第二通道区CR2在垂直基板100的法线方向z上重叠，第三栅极G3与第一通道区CR1在垂直基板100的法线方向z上重叠，源极区SR在垂直基板100的法线方向z上重叠于第三信号线SL3，源极S通过形成在第二绝缘层220及第三绝缘层230中的接触窗225a与源极区SR电性连接，漏极D通过形成在第二绝缘层220及第三绝缘层230中的接触窗225b与漏极区DR电性连接，但本发明不此以为限。
需说明的是，半导体图案SC、第一绝缘层210、第二绝缘层220、第三绝缘层230、第一栅极G1、第二栅极G2、第三栅极G3、源极S与漏极D分别可由任何所属技术领域中具有通常知识者所周知的用于像素阵列基板的任一半导体图案、任一绝缘层、任一栅极、任一源极及任一漏极来实现，且半导体图案SC、第一绝缘层210、第二绝缘层220、第三绝缘层230、第一栅极G1、第二栅极G2、第三栅极G3、源极S与漏极D分别可藉由任何所属技术领域中具有通常知识者所周知的任一方法来形成。特别一提的是，在本实施方式中，第一绝缘层210、第二绝缘层220、第三绝缘层230与第四绝缘层240可选择性地分别为缓冲层、栅极绝缘层、层间绝缘层与平坦层，但本发明并不以此为限。
由图2及图3可知，在本实施方式中，第一栅极G1与第三信号线SL3的材质可选择性地相同，源极S、漏极D与第二信号线SL2的材质可选择性地相同；也就是说，第一栅极G1与第三信号线SL3可选择性地形成于同一膜层，源极S、漏极D与第二信号线SL2可选择性地形成于同一膜层，但本发明不以此为限。在一些实施方式中，第三信号线SL3、第二栅极G2与第三栅极G3也可属于同一膜层。
另一方面，由图1及图2可知，第二栅极G2、第三栅极G3与第一信号线SL1的材质可选择性地相同；也就是说，第二栅极G2、第三栅极G3与第一信号线SL1可选择性地形成于同一膜层。然而，本发明不限于此，根据其他实施方式，第一信号线SL1与第一栅极G1也可属于同一膜层。特别一提的是，在本实施方式中，第三栅极G3可选择性地由第一信号线SL1的一部份所构成，源极S可选择性地由第二信号线SL2的一部份所构成，但本发明并不以此为限。
请参照图3，进一步而言，形成第一有源元件T1的方法更包括于第一绝缘层210、第二绝缘层220与第三绝缘层230形成接触窗230a与接触窗215a以及于第三绝缘层230上形成导电图案270，其中第一栅极G1、第二栅极G2与导电图案270于垂直基板100的法线方向z上相重叠。举例来说，导电图案270可自第三绝缘层230延伸填入接触窗230a与接触窗215a以电性连接于第一栅极G1与第二栅极G2。更具体的是，在本实施方式中，导电图案270可直接接触第一栅极G1与第二栅极G2。换句话说，第一栅极G1与第二栅极G2可通过导电图案270而电性连接于彼此。另一方面，像素阵列基板10还可包括第四绝缘层240，覆盖源极S、漏极D、第二信号线SL2、导电图案270与第三绝缘层230的部分表面。像素电极PE配置于第四绝缘层240上，且延伸贯穿第四绝缘层240以电性连接第一有源元件T1的漏极D(如图2所示)。
在本实施方式中，基于导电性的考量，导电图案270的材料一般是使用金属材料。然而，本发明不限于此，根据其他的实施方式，导电图案270也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。如图3所示，在本实施方式中，导电图案270与第二信号线SL2的材质可选择性地相同；也就是说，导电图案270与第二信号线SL2可选择性地形成于同一膜层，但本发明并不以此为限。
值得一提的是，在形成接触窗230a与接触窗215a的一蚀刻(例如湿式蚀刻)制程中，第三绝缘层230在蚀刻液的蚀刻下形成接触窗230a并暴露出第二栅极G2的部分上表面G2s。由于第二栅极G2的材料相较于第一绝缘层210、第二绝缘层220与第三绝缘层230的材料较不容易受蚀刻液所蚀刻，因此接触窗230a在垂直基板100的法线方向z上可部分重叠于第二栅极G2的上表面G2s(如图3所示)，且蚀刻液在第一绝缘层210与第二绝缘层220所蚀刻出的接触窗215a所占区域于基板100上的垂直投影会位于接触窗230a所占区域于基板100上的垂直投影内。
如图1所示，在本实施方式中，半导体图案SC可选择性地具有第一段SCa与第二段SCb，且第二段SCb连接于第一段SCa与第二信号线SL2之间。第三栅极G3在垂直基板100的法线方向z上可选择性地重叠于第一段SCa，第一栅极G1与第二栅极G2在垂直基板100的法线方向z上可选择性地重叠于第二段SCb；换句话说，半导体图案SC的第一通道区CR1与第二通道区CR2分别位于第一段SCa与第二段SCb。
请参照图1及图2，第一通道区CR1在第一段SCa的延伸方向(即方向y)上具有第一长度L1，第二通道区CR2在第二段SCb的延伸方向(即方向x)上具有第二长度L2。在本实施方式中，第一通道区CR1的第一长度L1可等于第二通道区CR2的第二长度L2。换言之，第二通道区CR2的第二长度L2与第一通道区CR1的第一长度L1之比值实质上为1。从另一观点而言，由于半导体图案SC的通道区(例如第一通道区CR1与第二通道区CR2)系以栅极(例如第二栅极G2与第三栅极G3)为遮罩进行离子掺杂而形成，因此通道区的长度大致上可等于栅极的宽度。换句话说，在本实施方式中，第二栅极G2在方向x上所具有的宽度可等于第三栅极G3在方向y上所具有的宽度。另一方面，半导体图案SC的第一段SCa在方向x上具有宽度W5，第二段SCb在方向y上具有宽度W6，且第一段SCa的宽度W5可等于第二段SCb的宽度W6。换言之，第二段SCb的宽度W6与第一段SCa的宽度W5的比值为1。
进一步而言，为了增加像素结构PX的开口率(或驱动电路的可布局空间)与避免驱动线路间发生短路，在一些实施方式中，接触窗230a所占区域于基板100上的垂直投影与接触窗225a所占区域于基板100上的垂直投影之间的最短距离d1可介于2.25μm至6μm之间。在本实施方式中，为了避免半导体图案SC在背光的长时间照射下产生劣化(degradation)，以提升有源元件的信赖性(reliability)，像素阵列基板10还可选择性地包括遮光图案280。遮光图案280位于基板100与半导体图案SC之间，且可选择性地在垂直基板100的法线方向z上重叠于半导体图案SC的第一通道区CR1。
值得一提的是，在本实施方式中，第一栅极G1与第二栅极G2在第二段SCb的延伸方向(即方向x)上分别具有宽度W3与宽度W4，且第一栅极G1的宽度W3可选择性地大于第二栅极G2的宽度W4，如此可避免半导体图案SC的第二通道区CR2在背光的长时间照射下产生劣化(degradation)，以提升有源元件的信赖性(reliability)。然而，本发明不限于此，在一些实施方式中，第一栅极G1的宽度W3与第二栅极G2的宽度W4也可实质上相等。在本实施方式中，遮光图案280、第一栅极G1与第三信号线SL3的材质可选择性地相同；也就是说，遮光图案280、第一栅极G1与第三信号线SL3可选择性地属于同一膜层，但本发明并不以此为限。
以下将列举另一些实施方式以详细说明本揭露，其中相同的构件将标示相同的符号，并且省略相同技术内容的说明，省略部分请参考前述实施方式，以下不再赘述。
图4为本发明另一实施方式的像素阵列基板20的上视示意图。请参照图4，本实施方式的像素阵列基板20与图1的像素阵列基板10的差异在于：像素阵列基板20的第一栅极G1的宽度W3与第二栅极G2的宽度W4皆小于第三栅极G3的宽度W7。从另一观点来说，在像素阵列基板20中，半导体图案SC的第二通道区(即半导体图案SC重叠于第二栅极G2的区域)的第二长度L2可小于第一通道区(即半导体图案SC重叠于第三栅极G3的区域)的第一长度L1。具体而言，在本实施方式中，第二通道区的第二长度L2与第一通道区的第一长度L1的比值可介于0.5至小于1之间。另一方面，像素阵列基板20的半导体图案SC的第二段SCb的宽度W6可小于第一段SCa的宽度W5。具体而言，在本实施方式中，第二段SCb的宽度W6与第一段SCa的宽度W5的比值可介于0.5至小于1之间。
进一步而言，第一有源元件T1A通过设置于半导体图案SC上、下两侧的第一栅极G1与第二栅极G2，可有效提升有源元件的操作电性，例如降低有源元件在关闭时所产生的漏电流(leakage current)及提升有源元件在开启时的驱动电流。也因此，从另一观点而言，可增加有源元件的设计裕度，例如缩短栅极在半导体图案的延伸方向上的宽度(即通道区的长度)以及缩小半导体图案的宽度(即通道区的宽度)。如此，有助于增加像素结构PX的开口率(aperture ratio)或驱动电路的可布局空间。
图5为本发明又一实施方式的像素阵列基板30的上视示意图。请参照图5，本实施方式的像素阵列基板30与图1的像素阵列基板10的差异主要在于：像素阵列基板30的第一有源元件T1的栅极数量为两个(即第一栅极G1与第二栅极G2)，且每一个像素结构PX更包括第二有源元件T2、第三有源元件T3与第四信号线SL4。需说明的是，本发明并不以附图所揭示内容限制像素结构与信号线的数量，在一些实施方式中，像素结构与信号线的数量可视不同设计需求而调整。
在本实施方式中，第三有源元件T3电性连接于第一有源元件T1与像素电极PE之间，第二有源元件T2电性连接第一信号线SL1、第二信号线SL2与第三有源元件T3。详细而言，第一有源元件T1的源极S与漏极D分别电性连接第四信号线SL4与第三有源元件T3的源极S，第三有源元件T3的漏极D与栅极G分别电性连接像素电极PE与第二有源元件T2的漏极D，第二有源元件T2的源极S与栅极G分别电性连接第二信号线SL2与第一信号线SL1。
特别一提的是，与前述实施方式的像素阵列基板10、20不同的是：在像素阵列基板30中，电性连接至同一像素结构PX的第二信号线SL2与第三信号线SL3分别位在像素结构PX的相对两侧，其中位于同一像素区PA的第二有源元件T2的源极S与第一有源元件T1的第一栅极G1(或第二栅极G2)分别电性连接于第二信号线SL2与第三信号线SL3。从另一观点而言，相邻的两个像素结构PX的其中一者的第一有源元件T1所电性连接的第三信号线SL3与另一者的第二有源元件T2所电性连接的第二信号线SL2在垂直基板100的法线方向z上彼此重叠。
在本实施方式中，第四信号线SL4可选择性地具有高电压准位，且像素阵列基板30可通过第一信号线SL1、第二信号线SL2与第三信号线SL3分别开启第二有源元件T2、第三有源元件T3与第一有源元件T1，使第四信号线SL4所传递的驱动电流流入像素电极PE以驱动配置在像素电极PE上的显示介质(未标示)，例如发光材料层。另一方面，像素阵列基板30也可通过第一信号线SL1、第二信号线SL2与第三信号线SL3的其中至少一者关闭第一有源元件T1、第二有源元件T2与第三有源元件T3的其中至少一者，使第四信号线SL4所传递的驱动电流无法流入像素电极PE。
举例来说，连接同一条第一信号线SL1(例如是扫描线)的多个像素结构PX例如包括第一像素结构与第二像素结构。在一个扫描周期内，当第一像素结构的第二有源元件T2的栅极G与第二像素结构的第二有源元件T2的栅极G通过同一条第一信号线SL1被施以一正偏压时，第一像素结构的第三有源元件T3的栅极G与第二像素结构的第三有源元件T3的栅极G可各自通过对应的第二信号线SL2被施以另一正偏压；此时，第一像素结构的第一栅极G1与第二栅极G2可通过对应的第三信号线SL3被施以另一正偏压，使对应的第四信号线SL4所传递的驱动电流流入像素电极PE；同时，第二像素结构的第一栅极G1与第二栅极G2可通过对应的第三信号线SL3被施以一负偏压，使对应的第四信号线SL4所传递的驱动电流无法流入像素电极PE。
换句话说，连接于同一条第一信号线SL1的多个像素结构PX各自可通过第一栅极G1、第二栅极G2与第三信号线SL3的设置实现在不同更新频率下进行电流驱动，例如一部分的像素结构PX可以60赫兹(Hz)的更新频率驱动，而另一部分的像素结构PX可以1赫兹(Hz)的更新频率驱动，如此有助于降低像素阵列基板的操作能耗(power consumption)。
需说明的是，在本实施方式中，每一像素结构PX系以三个有源元件(即3T)的架构为例进行示范性地说明，并不代表本发明以此为限制。在其他实施方式中，每一像素结构PX也可以是1T1C的架构、3T1C的架构、3T2C的架构、4T1C的架构、4T2C的架构、5T1C的架构、5T2C的架构、6T1C的架构、或6T2C的架构、7T2C的架构或是任何可能的架构。
综上所述，本发明一实施方式的像素阵列基板通过第三信号线、第一栅极与第二栅极的设置，使连接于同一条第一信号线的多个像素结构可各自以不同的更新频率进行驱动，有助于降低像素阵列基板的操作能耗。进一步而言，通过第三信号线重叠于第二信号线，可增加像素结构的开口率与驱动电路的可布局空间。另一方面，第一有源元件通过半导体图案夹设于第一栅极与第二栅极之间，可有效提升有源元件的操作电性。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (19)

1.一种像素阵列基板，其特征在于，包括：
一基板；
一第一信号线及一第二信号线，配置于该基板上，且该第一信号线相交于该第二信号线；
一第三信号线，配置于该基板上，其中该第三信号线相交于该第一信号线，且于垂直该基板的一法线方向上，该第二信号线重叠于该第三信号线；
一第一有源元件，包括一半导体图案、一第一栅极以及一第二栅极，其中该半导体图案位于该第一栅极与该第二栅极之间，该第二栅极重叠于该第一栅极，且该第一栅极电性连接于该第三信号线；以及
一导电图案，电性连接于该第一栅极与该第二栅极，其中于该法线方向上，该导电图案、该第一栅极与该第二栅极相重叠。
2.如权利要求1所述的像素阵列基板，其特征在于，该第一有源元件更包括电性连接于该第一信号线的一第三栅极，且该半导体图案电性连接于该第二信号线。
3.如权利要求2所述的像素阵列基板，其特征在于，该半导体图案具有在一第一方向上延伸的一第一段以及在一第二方向上延伸的一第二段，其中于该法线方向上，该第一段重叠于该第三栅极，该第二段重叠于该第一栅极与该第二栅极。
4.如权利要求3所述的像素阵列基板，其特征在于，该半导体图案的该第一段具有一第一通道区，且该半导体图案的该第二段具有一第二通道区，该第一通道区在该第一方向上具有一第一长度，该第二通道区在该第二方向上具有一第二长度，且该第二长度与该第一长度的比值介于0.5至1之间。
5.如权利要求3所述的像素阵列基板，其特征在于，该第一段在垂直于该第一方向上具有一第一宽度，该第二段在垂直于该第二方向上具有一第二宽度，且该第二宽度与该第一宽度的比值介于0.5至1之间。
6.如权利要求3所述的像素阵列基板，其特征在于，该第一栅极在该第二方向上具有一第一宽度，该第二栅极在该第二方向上具有一第二宽度，且该第一宽度大于该第二宽度。
7.如权利要求1所述的像素阵列基板，其特征在于，该半导体图案于该法线方向上重叠于该第二信号线及该第三信号线，该半导体图案位于该第二信号线与该第三信号线之间，且电性连接于该第二信号线。
8.如权利要求1所述的像素阵列基板，其特征在于，更包括：
一第一绝缘层，配置于该第一栅极与该半导体图案之间；以及
一第二绝缘层，配置于该第二栅极与该半导体图案之间，其中该第一绝缘层与该第二绝缘层设有重叠于该第一栅极的一第一接触窗。
9.如权利要求8所述的像素阵列基板，其特征在于，更包括：
一第三绝缘层，配置于该第二栅极上且覆盖该第二栅极的部分表面，其中该第三绝缘层设有重叠于该第一栅极与该第二栅极的一第二接触窗，且该导电图案自该第三绝缘层延伸填入该第二接触窗与该第一接触窗并接触该第一栅极与该第二栅极。
10.如权利要求9所述的像素阵列基板，其特征在于，该第一接触窗所占区域于该基板上的垂直投影位于该第二接触窗所占区域于该基板上的垂直投影内。
11.如权利要求9所述的像素阵列基板，其特征在于，该第二绝缘层与该第三绝缘层设有一第三接触窗，且该第二信号线的一部分填入该第三接触窗，以电性连接于该半导体图案。
12.如权利要求11所述的像素阵列基板，其特征在于，该第一接触窗所占区域于该基板上的垂直投影与该第三接触窗所占区域于该基板上的垂直投影之间的最短距离介于2.25μm至6μm之间。
13.如权利要求1所述的像素阵列基板，其特征在于，更包括一第二有源元件，其中该第一有源元件及该第二有源元件分别位于该第二信号线的相对两侧，且该第二有源元件电性连接于该第一信号线与该第二信号线。
14.如权利要求1所述的像素阵列基板，其特征在于，该第二信号线于该基板上的垂直投影面积小于该第三信号线于该基板上的垂直投影面积。
15.如权利要求1所述的像素阵列基板，其特征在于，更包括一遮光图案，位于该半导体图案与该基板之间，其中该遮光图案及该第三信号线属于同一膜层。
16.如权利要求1所述的像素阵列基板，其特征在于，该导电图案与该第二信号线属于同一膜层。
17.如权利要求1所述的像素阵列基板，其特征在于，该第一栅极与该第三信号线属于同一膜层。
18.如权利要求1所述的像素阵列基板，其特征在于，该第二栅极与该第一信号线属于同一膜层。
19.如权利要求1所述的像素阵列基板，其特征在于，该第三信号线的材料包括钼及氧化钼。
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