TWI695214B

TWI695214B - 畫素陣列基板

Info

Publication number: TWI695214B
Application number: TW108111006A
Authority: TW
Inventors: 李明賢; 張哲嘉
Original assignee: 友達光電股份有限公司
Priority date: 2018-08-10
Filing date: 2019-03-28
Publication date: 2020-06-01
Also published as: TWI697882B; TWI691950B; TW202009901A; TWI680450B; TW202009916A; TW202009915A; TW202009577A; TWI679626B; TW202009903A; TWI692015B; TW202009898A; TW202009582A; TW202009919A; TW202009565A; TW202009560A; TWI744600B; TWI683304B; TWI697881B; TW202009902A; TW202009576A

Abstract

一種畫素陣列基板包括基板、第一訊號線、第二訊號線、第三訊號線、第一主動元件以及導電圖案。第一訊號線與第二訊號線配置於基板上，且彼此相交。第三訊號線配置於基板上，且重疊於第二訊號線。第三訊號線的延伸方向平行於第二訊號線的延伸方向。第一主動元件電性連接第一訊號線。第一主動元件包括半導體圖案、第一閘極以及第二閘極。半導體圖案位於第一閘極與第二閘極之間。第一閘極重疊於第二閘極，且連接第三訊號線。第二閘極透過導電圖案與第一閘極連接。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板，且特別是有關於一種低功耗的畫素陣列基板。

隨著顯示面板的應用普及，舉凡居家電視、電競螢幕、戶外的大型看板、賣場的公共訊息屏幕、甚至是可攜式或穿戴式的電子裝置等，都可見其蹤跡。近幾年，行動裝置的發展除了功能性與外觀的追求外，節能也逐漸成為產品開發的重點項目之一。舉例來說，定位在電競專用的筆記型電腦需搭載高畫面更新率(high frame rate)的顯示面板，然而，此種顯示面板的能耗(power consumption)較一般顯示面板來得高，使筆記型電腦由電池供電時的續航力下降。

為了解決上述的問題，將顯示畫面局部更新的想法應運而生，即，顯示面板可針對顯示畫面的靜態影像區域與動態影像區域分別以不同的頻率進行畫面的更新。舉例來說，位於靜態影像區域的畫素可以1赫茲的更新頻率驅動，而位於動態影像區域的畫素可以60赫茲的更新頻率驅動，如此可有效降低顯示面板的使用能耗，進而提升行動裝置的續航力。然而，此技術在顯示面板上需配置額外的多工電路，易造成畫素的開口率下降或降低畫素電路的可布局空間。

本發明提供一種可節能的畫素陣列基板，其驅動電路的設計裕度佳。

本發明的畫素陣列基板，包括基板、第一訊號線、第二訊號線、第三訊號線、第一主動元件以及導電圖案。第一訊號線與第二訊號線配置於基板上，且彼此相交。第三訊號線配置於基板上。第三訊號線的延伸方向平行於第二訊號線的延伸方向。第三訊號線重疊於第二訊號線。第一主動元件電性連接第一訊號線。第一主動元件包括半導體圖案、第一閘極以及第二閘極。半導體圖案位於第一閘極與第二閘極之間。第一閘極重疊於第二閘極，且連接第三訊號線。第二閘極透過導電圖案與第一閘極連接。

基於上述，本發明一實施方式的畫素陣列基板透過第三訊號線、第一閘極與第二閘極的設置，使連接於同一條第一訊號線的多個畫素結構可各自以不同的更新頻率進行驅動，有助於降低畫素陣列基板的操作能耗。進一步而言，透過第三訊號線重疊於第二訊號線，可增加畫素結構的開口率與驅動電路的可布局空間。另一方面，第一主動元件透過半導體圖案夾設於第一閘極與第二閘極之間，可有效提升主動元件的操作電性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施方式，並配合所附圖式作詳細說明如下。

10、20、30:畫素陣列基板

100:基板

210:第一絕緣層

215a、225a、225b、230a:接觸窗

220:第二絕緣層

230:第三絕緣層

240:第四絕緣層

270:導電圖案

280:遮光圖案

CR1:第一通道區

CR2:第二通道區

D:汲極

DR:汲極區

d1:距離

G、G1~G3:閘極

G2s:上表面

L1、L2:長度

PA:畫素區

PE:畫素電極

PX:畫素結構

S:源極

SC:半導體圖案

SCa:第一段

SCb:第二段

SL1~SL4:第一訊號線~第四訊號線

SR:源極區

T1、T1A:第一主動元件

T2:第二主動元件

T3:第三主動元件

W1~W7:寬度

x、y、z:方向

A-A’、B-B’:剖線

圖1為本發明一實施方式的畫素陣列基板的上視示意圖。

圖2及圖3為圖1的畫素陣列基板上不同兩處的剖面示意圖。

圖4為本發明另一實施方式的畫素陣列基板的上視示意圖。

圖5為本發明又一實施方式的畫素陣列基板的上視示意圖。

本文使用的「約」、「近似」、「本質上」、或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或例如±30%、±20%、±15%、±10%、±5%內。再者，本文使用的「約」、「近似」、「本質上」、或「實質上」可依量測性質、切割性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」可為二元件間存在其它元件。

在本發明中，為了便於理解，電晶體的源極與汲極的位置於圖中的標示為示範例，並不用以限定本發明。這是因為電晶體的源極與汲極會隨著電流的流向改變，或是電晶體為NMOS電晶體或PMOS電晶體而有所不同。

現將詳細地參考本發明的示範性實施方式，示範性實施方式的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

圖1為本發明一實施方式的畫素陣列基板10的上視示意圖。圖2及圖3為圖1的畫素陣列基板10上不同兩處的剖面示意圖。圖2及圖3分別對應圖1的剖線A-A’及剖線B-B’。需說明的是，為清楚呈現起見，圖1省略了圖2的第一絕緣層210、第二絕緣層220、第三絕緣層230以及第四絕緣層240的繪示。

特別一提的是，本發明的畫素陣列基板可應用於顯示面板(display panel)，其中顯示面板更包括設置在畫素陣列基板上的顯示介質(例如液晶材料層、發光材料層)以及覆蓋顯示介質的驅動電極。舉例來說，圖1及圖4的畫素陣列基板10、20可應用於非自發光的顯示面板，例如液晶顯示面板(Liquid Crystal Display Panel，LCD Panel)，而圖5的畫素陣列基板30可應用於自發光的顯示面板，例如有機發光二極體(Organic Light Emitting Diode，OLED)面板、微發光二極體(Micro Light Emitting Diode，Micro LED)面板以及次毫米發光二極體(Mini Light Emitting Diode，Mini LED)面板，但本發明並不以此為限。

請參照圖1，畫素陣列基板10包括基板100、多條第一訊號線SL1以及多條第二訊號線SL2。多條第一訊號線SL1與多條第二訊號線SL2交叉設置於基板100上。舉例而言，在本實施方式中，第一訊號線SL1例如是掃描線(scan line)，第二訊號線SL2例如是資料線(data line)，且第一訊號線SL1的延伸方向(即方向x)實質上可垂直於第二訊號線SL2的延伸方向(即方向y)，但本發明不以此為限。

在本實施方式中，基於導電性的考量，第一訊號線SL1與第二訊號線SL2的材料一般是使用金屬材料。然而，本發明不限於此，根據其他的實施方式，第一訊號線SL1與第二訊號線SL2也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。需說明的是，本發明並不以圖式所揭示內容限制第一訊號線SL1與第二訊號線SL2的數量，在一些實施方式中，第一訊號線SL1與第二訊號線SL2的數量可視實際的設計需求而調整。

進一步而言，相鄰的兩條第一訊號線SL1交錯於相鄰的兩條第二訊號線SL2可界定出畫素陣列基板10的一個畫素區 PA。畫素陣列基板10更包括位於多個畫素區PA的多個畫素結構PX。進一步而言，畫素結構PX包括第一主動元件T1與畫素電極PE。第一主動元件T1電性連接對應的一條第一訊號線SL1、對應的一條第二訊號線SL2與畫素電極PE。特別一提的是，第一主動元件T1可作為畫素電極PE的充電(或放電)開關，舉例來說，在第一主動元件T1開啟時，於第二訊號線SL2上傳遞的電荷(charge)可經由第一主動元件T1傳遞至畫素電極PE，即對畫素電極PE進行充電(charging)，或畫素電極PE上的電荷可經由第一主動元件T1傳遞至第二訊號線SL2，即對畫素電極PE進行放電(discharging)。

在本實施方式中，畫素電極PE可選擇性地為穿透式電極，穿透式電極的材質包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其它合適的氧化物、或者是上述至少兩者之堆疊層。然而，本發明並不限於此，在其他實施方式中，畫素電極PE也可以是反射式電極，反射式電極的材質包括金屬、合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

請參照圖1及圖2，畫素陣列基板10更包括多條第三訊號線SL3，分別對應多個畫素結構PX設置。多條第三訊號線SL3並列於基板100上，且各自的延伸方向可選擇性地平行於第二訊號線SL2的延伸方向。特別一提的是，多條第三訊號線SL3各自在垂直基板100的法線方向z上重疊於對應的第二訊號線SL2，有助於縮小畫素驅動電路的布局空間。

在本實施方式中，第二訊號線SL2在垂直基板100的法線方向z上可完全重疊於對應的第三訊號線SL3，且第二訊號線SL2在方向x上的寬度W1可選擇性地小於第三訊號線SL3在方向x上的寬度W2；也就是說，第二訊號線SL2在基板100上的垂直投影面積可選擇性地小於該第三訊號線SL3在基板100上的垂直投影面積，但本發明並不以此為限。在一些實施方式中，第二訊號線SL2在垂直基板100的法線方向z上也可部分重疊於對應的第三訊號線SL3。在另一些實施方式中，第二訊號線SL2在方向x上的寬度W1與第三訊號線SL3在方向x上的寬度W2也可實質上相等。另一方面，在本實施方式中，為了增加後續的製程容許度(process latitude)，第三訊號線SL3的材料可包括鉬、氧化鉬、或其他包含鉬的合金。

進一步而言，第一主動元件T1包括半導體圖案SC、源極S、汲極D、第一閘極G1以及第二閘極G2。源極S與汲極D分別電性連接第二訊號線SL2與畫素電極PE。在本實施方式中，源極S可以是第二訊號線SL2的一部分，但本發明並不以此為限。另一方面，第一閘極G1與第二閘極G2電性連接第三訊號線SL3。第一閘極G1於垂直基板100的法線方向z上重疊於第二閘極G2，且半導體圖案SC位於第一閘極G1與第二閘極G2之間。在本實施方式中，第一主動元件T1還可選擇性地包括連接第一訊號線 SL1的第三閘極G3，且第三閘極G3可選擇性地設置在半導體圖案SC的上方，但本發明並不以此為限，在其他實施方式中，第三閘極G3也可選擇性地設置在半導體圖案SC的下方。

由於第一主動元件T1具有電性連接於第三訊號線SL3的第一閘極G1與第二閘極G2以及電性連接於第一訊號線SL1的第三閘極G3，畫素陣列基板10可透過第一訊號線SL1與第三訊號線SL3開啟第一主動元件T1，使畫素電極PE進行充電或放電；另一方面，畫素陣列基板10也可透過第一訊號線SL1與第三訊號線SL3的至少一者關閉第一主動元件T1，使畫素電極PE停止充電或放電。

舉例來說，連接於同一條第一訊號線SL1(例如是掃描線)的多個畫素結構PX例如包括第一畫素結構與第二畫素結構。在一個掃描週期內，當第一畫素結構的第三閘極G3與第二畫素結構的第三閘極G3透過同一條第一訊號線SL1被施以一正偏壓時，第一畫素結構的第一閘極G1與第二閘極G2可透過對應的第三訊號線SL3被施以另一正偏壓，使第一畫素結構的畫素電極PE透過對應的第二訊號線SL2進行充電或放電；同時，第二畫素結構的第一閘極G1與第二閘極G2可透過對應的第三訊號線SL3被施以一負偏壓，使第二畫素結構的畫素電極PE無法透過對應的第二訊號線SL2進行充電或放電。

換句話說，連接於同一條第一訊號線SL1的多個畫素結構PX各自可透過第一閘極G1、第二閘極G2與第三訊號線SL3 的設置實現在不同更新頻率下進行充電(或放電)，例如一部分的畫素結構PX可以60赫茲(Hz)的更新頻率驅動，而另一部分的畫素結構PX可以1赫茲(Hz)的更新頻率驅動，如此有助於降低畫素陣列基板的操作能耗(power consumption)。另一方面，第一主動元件T1透過設置於半導體圖案SC上、下兩側的第一閘極G1與第二閘極G2，可有效降低主動元件關閉時所產生的漏電流(leakage current)。

請參照圖2，在本實施方式中，形成第一主動元件T1的方法可包括以下步驟：於基板100上依序形成第一閘極G1、第一絕緣層210、半導體圖案SC、第二絕緣層220、第二閘極G2與第三閘極G3、第三絕緣層230、源極S與汲極D，其中半導體圖案SC包括可以第二閘極G2與第三閘極G3為遮罩進行離子摻雜製程而形成的第一通道區CR1、第二通道區CR2、源極區SR與汲極區DR，第二閘極G2與第二通道區CR2在垂直基板100的法線方向z上重疊，第三閘極G3與第一通道區CR1在垂直基板100的法線方向z上重疊，源極區SR在垂直基板100的法線方向z上重疊於第三訊號線SL3，源極S透過形成在第二絕緣層220及第三絕緣層230中的接觸窗225a與源極區SR電性連接，汲極D透過形成在第二絕緣層220及第三絕緣層230中的接觸窗225b與汲極區DR電性連接，但本發明不此以為限。

需說明的是，半導體圖案SC、第一絕緣層210、第二絕緣層220、第三絕緣層230、第一閘極G1、第二閘極G2、第三閘極G3、源極S與汲極D分別可由任何所屬技術領域中具有通常知識者所周知的用於畫素陣列基板的任一半導體圖案、任一絕緣層、任一閘極、任一源極及任一汲極來實現，且半導體圖案SC、第一絕緣層210、第二絕緣層220、第三絕緣層230、第一閘極G1、第二閘極G2、第三閘極G3、源極S與汲極D分別可藉由任何所屬技術領域中具有通常知識者所周知的任一方法來形成。特別一提的是，在本實施方式中，第一絕緣層210、第二絕緣層220、第三絕緣層230與第四絕緣層240可選擇性地分別為緩衝層、閘絕緣層、層間絕緣層與平坦層，但本發明並不以此為限。

由圖2及圖3可知，在本實施方式中，第一閘極G1與第三訊號線SL3的材質可選擇性地相同，源極S、汲極D與第二訊號線SL2的材質可選擇性地相同；也就是說，第一閘極G1與第三訊號線SL3可選擇性地形成於同一膜層，源極S、汲極D與第二訊號線SL2可選擇性地形成於同一膜層，但本發明不以此為限。在一些實施方式中，第三訊號線SL3、第二閘極G2與第三閘極G3也可屬於同一膜層。

另一方面，由圖1及圖2可知，第二閘極G2、第三閘極G3與第一訊號線SL1的材質可選擇性地相同；也就是說，第二閘極G2、第三閘極G3與第一訊號線SL1可選擇性地形成於同一膜層。然而，本發明不限於此，根據其他實施方式，第一訊號線SL1與第一閘極G1也可屬於同一膜層。特別一提的是，在本實施方式中，第三閘極G3可選擇性地由第一訊號線SL1的一部份所構成，源極S可選擇性地由第二訊號線SL2的一部份所構成，但本發明並不以此為限。

請參照圖3，進一步而言，形成第一主動元件T1的方法更包括於第一絕緣層210、第二絕緣層220與第三絕緣層230形成接觸窗230a與接觸窗215a以及於第三絕緣層230上形成導電圖案270，其中第一閘極G1、第二閘極G2與導電圖案270於垂直基板100的法線方向z上相重疊。舉例來說，導電圖案270可自第三絕緣層230延伸填入接觸窗230a與接觸窗215a以電性連接於第一閘極G1與第二閘極G2。更具體的是，在本實施方式中，導電圖案270可直接接觸第一閘極G1與第二閘極G2。換句話說，第一閘極G1與第二閘極G2可透過導電圖案270而電性連接於彼此。另一方面，畫素陣列基板10還可包括第四絕緣層240，覆蓋源極S、汲極D、第二訊號線SL2、導電圖案270與第三絕緣層230的部分表面。畫素電極PE配置於第四絕緣層240上，且延伸貫穿第四絕緣層240以電性連接第一主動元件T1的汲極D(如圖2所示)。

在本實施方式中，基於導電性的考量，導電圖案270的材料一般是使用金屬材料。然而，本發明不限於此，根據其他的實施方式，導電圖案270也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。如圖3所示，在本實施方式中，導電圖案270與第二訊號線SL2的材質可選擇性地相同；也就是說，導電圖案270與第二訊號線SL2可選擇性地形成於同一膜層，但本發明並不以此為限。

值得一提的是，在形成接觸窗230a與接觸窗215a的一蝕刻(例如濕式蝕刻)製程中，第三絕緣層230在蝕刻液的蝕刻下形成接觸窗230a並暴露出第二閘極G2的部分上表面G2s。由於第二閘極G2的材料相較於第一絕緣層210、第二絕緣層220與第三絕緣層230的材料較不容易受蝕刻液所蝕刻，因此接觸窗230a在垂直基板100的法線方向z上可部分重疊於第二閘極G2的上表面G2s(如圖3所示)，且蝕刻液在第一絕緣層210與第二絕緣層220所蝕刻出的接觸窗215a所佔區域於基板100上的垂直投影會位於接觸窗230a所佔區域於基板100上的垂直投影內。

如圖1所示，在本實施方式中，半導體圖案SC可選擇性地具有第一段SCa與第二段SCb，且第二段SCb連接於第一段SCa與第二訊號線SL2之間。第三閘極G3在垂直基板100的法線方向z上可選擇性地重疊於第一段SCa，第一閘極G1與第二閘極G2在垂直基板100的法線方向z上可選擇性地重疊於第二段SCb；換句話說，半導體圖案SC的第一通道區CR1與第二通道區CR2分別位於第一段SCa與第二段SCb。

請參照圖1及圖2，第一通道區CR1在第一段SCa的延伸方向(即方向y)上具有第一長度L1，第二通道區CR2在第二段SCb的延伸方向(即方向x)上具有第二長度L2。在本實施方式中，第一通道區CR1的第一長度L1可等於第二通道區CR2的第二長度L2。換言之，第二通道區CR2的第二長度L2與第一通道區CR1的第一長度L1之比值實質上為1。從另一觀點而言，由於半導體圖案SC的通道區(例如第一通道區CR1與第二通道區CR2)係以閘極(例如第二閘極G2與第三閘極G3)為遮罩進行離子摻雜而形成，因此通道區的長度大致上可等於閘極的寬度。換句話說，在本實施方式中，第二閘極G2在方向x上所具有的寬度可等於第三閘極G3在方向y上所具有的寬度。另一方面，半導體圖案SC的第一段SCa在方向x上具有寬度W5，第二段SCb在方向y上具有寬度W6，且第一段SCa的寬度W5可等於第二段SCb的寬度W6。換言之，第二段SCb的寬度W6與第一段SCa的寬度W5的比值為1。

進一步而言，為了增加畫素結構PX的開口率(或驅動電路的可布局空間)與避免驅動線路間發生短路，在一些實施方式中，接觸窗230a所佔區域於基板100上的垂直投影與接觸窗225a所佔區域於基板100上的垂直投影之間的最短距離d1可介於2.25μm至6μm之間。在本實施方式中，為了避免半導體圖案SC在背光的長時間照射下產生劣化(degradation)，以提升主動元件的信賴性(reliability)，畫素陣列基板10還可選擇性地包括遮光圖案280。遮光圖案280位於基板100與半導體圖案SC之間，且可選擇性地在垂直基板100的法線方向z上重疊於半導體圖案SC的第一通道區CR1。

值得一提的是，在本實施方式中，第一閘極G1與第二閘極G2在第二段SCb的延伸方向(即方向x)上分別具有寬度W3與寬度W4，且第一閘極G1的寬度W3可選擇性地大於第二閘極G2的寬度W4，如此可避免半導體圖案SC的第二通道區CR2在背光的長時間照射下產生劣化(degradation)，以提升主動元件的信賴性(reliability)。然而，本發明不限於此，在一些實施方式中，第一閘極G1的寬度W3與第二閘極G2的寬度W4也可實質上相等。在本實施方式中，遮光圖案280、第一閘極G1與第三訊號線SL3的材質可選擇性地相同；也就是說，遮光圖案280、第一閘極G1與第三訊號線SL3可選擇性地屬於同一膜層，但本發明並不以此為限。

以下將列舉另一些實施方式以詳細說明本揭露，其中相同的構件將標示相同的符號，並且省略相同技術內容的說明，省略部分請參考前述實施方式，以下不再贅述。

圖4為本發明另一實施方式的畫素陣列基板20的上視示意圖。請參照圖4，本實施方式的畫素陣列基板20與圖1的畫素陣列基板10的差異在於：畫素陣列基板20的第一閘極G1的寬度W3與第二閘極G2的寬度W4皆小於第三閘極G3的寬度W7。從另一觀點來說，在畫素陣列基板20中，半導體圖案SC的第二通道區(即半導體圖案SC重疊於第二閘極G2的區域)的第二長度L2可小於第一通道區(即半導體圖案SC重疊於第三閘極G3的區域)的第一長度L1。具體而言，在本實施方式中，第二通道區的第二長度L2與第一通道區的第一長度L1的比值可介於0.5至小於1之間。另一方面，畫素陣列基板20的半導體圖案SC的第二段SCb的寬度W6可小於第一段SCa的寬度W5。具體而言，在本實施方式中，第二段SCb的寬度W6與第一段SCa的寬度W5的比值可介於0.5至小於1之間。

進一步而言，第一主動元件T1A透過設置於半導體圖案SC上、下兩側的第一閘極G1與第二閘極G2，可有效提升主動元件的操作電性，例如降低主動元件在關閉時所產生的漏電流(leakage current)及提升主動元件在開啟時的驅動電流。也因此，從另一觀點而言，可增加主動元件的設計裕度，例如縮短閘極在半導體圖案的延伸方向上的寬度(即通道區的長度)以及縮小半導體圖案的寬度(即通道區的寬度)。如此，有助於增加畫素結構PX的開口率(aperture ratio)或驅動電路的可布局空間。

圖5為本發明又一實施方式的畫素陣列基板30的上視示意圖。請參照圖5，本實施方式的畫素陣列基板30與圖1的畫素陣列基板10的差異主要在於：畫素陣列基板30的第一主動元件T1的閘極數量為兩個(即第一閘極G1與第二閘極G2)，且每一個畫素結構PX更包括第二主動元件T2、第三主動元件T3與第四訊號線SL4。需說明的是，本發明並不以圖式所揭示內容限制畫素結構與訊號線的數量，在一些實施方式中，畫素結構與訊號線的數量可視不同設計需求而調整。

在本實施方式中，第三主動元件T3電性連接於第一主動元件T1與畫素電極PE之間，第二主動元件T2電性連接第一訊號線SL1、第二訊號線SL2與第三主動元件T3。詳細而言，第一主動元件T1的源極S與汲極D分別電性連接第四訊號線SL4與第三主動元件T3的源極S，第三主動元件T3的汲極D與閘極G分別電性連接畫素電極PE與第二主動元件T2的汲極D，第二主動元件T2的源極S與閘極G分別電性連接第二訊號線SL2與第一訊號線SL1。

特別一提的是，與前述實施方式的畫素陣列基板10、20不同的是：在畫素陣列基板30中，電性連接至同一畫素結構PX的第二訊號線SL2與第三訊號線SL3分別位在畫素結構PX的相對兩側，其中位於同一畫素區PA的第二主動元件T2的源極S與第一主動元件T1的第一閘極G1(或第二閘極G2)分別電性連接於第二訊號線SL2與第三訊號線SL3。從另一觀點而言，相鄰的兩個畫素結構PX的其中一者的第一主動元件T1所電性連接的第三訊號線SL3與另一者的第二主動元件T2所電性連接的第二訊號線SL2在垂直基板100的法線方向z上彼此重疊。

在本實施方式中，第四訊號線SL4可選擇性地具有高電壓準位，且畫素陣列基板30可透過第一訊號線SL1、第二訊號線SL2與第三訊號線SL3分別開啟第二主動元件T2、第三主動元件T3與第一主動元件T1，使第四訊號線SL4所傳遞的驅動電流流入畫素電極PE以驅動配置在畫素電極PE上的顯示介質(未繪示)，例如發光材料層。另一方面，畫素陣列基板30也可透過第一訊號線SL1、第二訊號線SL2與第三訊號線SL3的其中至少一者關閉第一主動元件T1、第二主動元件T2與第三主動元件T3的其中至少一者，使第四訊號線SL4所傳遞的驅動電流無法流入畫素電極PE。

舉例來說，連接同一條第一訊號線SL1(例如是掃描線)的多個畫素結構PX例如包括第一畫素結構與第二畫素結構。在一個掃描週期內，當第一畫素結構的第二主動元件T2的閘極G與第二畫素結構的第二主動元件T2的閘極G透過同一條第一訊號線SL1被施以一正偏壓時，第一畫素結構的第三主動元件T3的閘極G與第二畫素結構的第三主動元件T3的閘極G可各自透過對應的第二訊號線SL2被施以另一正偏壓；此時，第一畫素結構的第一閘極G1與第二閘極G2可透過對應的第三訊號線SL3被施以另一正偏壓，使對應的第四訊號線SL4所傳遞的驅動電流流入畫素電極PE；同時，第二畫素結構的第一閘極G1與第二閘極G2可透過對應的第三訊號線SL3被施以一負偏壓，使對應的第四訊號線SL4所傳遞的驅動電流無法流入畫素電極PE。

換句話說，連接於同一條第一訊號線SL1的多個畫素結構PX各自可透過第一閘極G1、第二閘極G2與第三訊號線SL3的設置實現在不同更新頻率下進行電流驅動，例如一部分的畫素結構PX可以60赫茲(Hz)的更新頻率驅動，而另一部分的畫素結構PX可以1赫茲(Hz)的更新頻率驅動，如此有助於降低畫素陣列基板的操作能耗(power consumption)。

需說明的是，在本實施方式中，每一畫素結構PX係以三個主動元件(即3T)的架構為例進行示範性地說明，並不代表本發明以此為限制。在其他實施方式中，每一畫素結構PX也可以是1T1C的架構、3T1C的架構、3T2C的架構、4T1C的架構、4T2C的架構、5T1C的架構、5T2C的架構、6T1C的架構、或6T2C的架構、7T2C的架構或是任何可能的架構。

綜上所述，本發明一實施方式的畫素陣列基板透過第三訊號線、第一閘極與第二閘極的設置，使連接於同一條第一訊號線的多個畫素結構可各自以不同的更新頻率進行驅動，有助於降低畫素陣列基板的操作能耗。進一步而言，透過第三訊號線重疊於第二訊號線，可增加畫素結構的開口率與驅動電路的可布局空間。另一方面，第一主動元件透過半導體圖案夾設於第一閘極與第二閘極之間，可有效提升主動元件的操作電性。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧畫素陣列基板

100‧‧‧基板

225a、225b、230a‧‧‧接觸窗

270‧‧‧導電圖案

280‧‧‧遮光圖案

D‧‧‧汲極

d1‧‧‧距離

G1~G3‧‧‧第一閘極~第三閘極

PA‧‧‧畫素區

PE‧‧‧畫素電極

PX‧‧‧畫素結構

S‧‧‧源極

SC‧‧‧半導體圖案

SCa‧‧‧第一段

SCb‧‧‧第二段

SL1~SL3‧‧‧第一訊號線~第三訊號線

T1‧‧‧第一主動元件

W1~W6‧‧‧寬度

x、y、z‧‧‧方向

A-A’、B-B’‧‧‧剖線

Claims

一種畫素陣列基板，包括：一基板；一第一訊號線及一第二訊號線，配置於該基板上，且該第一訊號線相交於該第二訊號線；一第三訊號線，配置於該基板上，其中該第三訊號線相交於該第一訊號線，且於垂直該基板的一法線方向上，該第二訊號線重疊於該第三訊號線；一第一主動元件，包括一半導體圖案、一第一閘極以及一第二閘極，其中該半導體圖案位於該第一閘極與該第二閘極之間，該第二閘極重疊於該第一閘極，且該第一閘極電性連接於該第三訊號線；以及一導電圖案，電性連接於該第一閘極與該第二閘極，其中於該法線方向上，該導電圖案、該第一閘極與該第二閘極相重疊。
如申請專利範圍第1項所述的畫素陣列基板，其中該第一主動元件更包括電性連接於該第一訊號線的一第三閘極，且該半導體圖案電性連接於該第二訊號線。
如申請專利範圍第2項所述的畫素陣列基板，其中該半導體圖案具有在一第一方向上延伸的一第一段以及在一第二方向上延伸的一第二段，其中於該法線方向上，該第一段重疊於該第三閘極，該第二段重疊於該第一閘極與該第二閘極。
如申請專利範圍第3項所述的畫素陣列基板，其中該半導體圖案的該第一段具有一第一通道區，且該半導體圖案的該第二段具有一第二通道區，該第一通道區在該第一方向上具有一第一長度，該第二通道區在該第二方向上具有一第二長度，且該第二長度與該第一長度的比值介於0.5至1之間。
如申請專利範圍第3項所述的畫素陣列基板，其中該第一段在垂直於該第一方向上具有一第一寬度，該第二段在垂直於該第二方向上具有一第二寬度，且該第二寬度與該第一寬度的比值介於0.5至1之間。
如申請專利範圍第3項所述的畫素陣列基板，其中該第一閘極在該第二方向上具有一第一寬度，該第二閘極在該第二方向上具有一第二寬度，且該第一寬度大於該第二寬度。
如申請專利範圍第1項所述的畫素陣列基板，其中該半導體圖案於該法線方向上重疊於該第二訊號線及該第三訊號線，該半導體圖案位於該第二訊號線與該第三訊號線之間，且電性連接於該第二訊號線。
如申請專利範圍第1項所述的畫素陣列基板，更包括：一第一絕緣層，配置於該第一閘極與該半導體圖案之間；以及一第二絕緣層，配置於該第二閘極與該半導體圖案之間，其中該第一絕緣層與該第二絕緣層設有重疊於該第一閘極的一第一接觸窗。
如申請專利範圍第8項所述的畫素陣列基板，更包括：一第三絕緣層，配置於該第二閘極上且覆蓋該第二閘極的部分表面，其中該第三絕緣層設有重疊於該第一閘極與該第二閘極的一第二接觸窗，且該導電圖案自該第三絕緣層延伸填入該第二接觸窗與該第一接觸窗並接觸該第一閘極與該第二閘極。
如申請專利範圍第9項所述的畫素陣列基板，其中該第一接觸窗不切齊該第二接觸窗。
如申請專利範圍第9項所述的畫素陣列基板，其中該第二絕緣層與該第三絕緣層設有一第三接觸窗，且該第二訊號線的一部分填入該第三接觸窗，以電性連接於該半導體圖案。
如申請專利範圍第11項所述的畫素陣列基板，其中該第一接觸窗所佔區域於該基板上的垂直投影與該第三接觸窗所佔區域於該基板上的垂直投影之間的最短距離介於2.25mm至6mm之間。
如申請專利範圍第1項所述的畫素陣列基板，更包括一第二主動元件，其中該第一主動元件及該第二主動元件分別位於該第二訊號線的相對兩側，且該第二主動元件電性連接於該第一訊號線與該第二訊號線。
如申請專利範圍第1項所述的畫素陣列基板，其中該第二訊號線於該基板上的垂直投影面積小於該第三訊號線於該基板上的垂直投影面積。
如申請專利範圍第1項所述的畫素陣列基板，更包括一遮光圖案，位於該半導體圖案與該基板之間，其中該遮光圖案及該第三訊號線屬於同一膜層。
如申請專利範圍第1項所述的畫素陣列基板，其中該導電圖案與該第二訊號線屬於同一膜層。
如申請專利範圍第1項所述的畫素陣列基板，其中該第一閘極與該第三訊號線屬於同一膜層。
如申請專利範圍第1項所述的畫素陣列基板，其中該第二閘極與該第一訊號線屬於同一膜層。
如申請專利範圍第1項所述的畫素陣列基板，其中該第三訊號線的材料包括鉬及氧化鉬。