TWI517123B - 畫素電路及其畫素電壓調整方法 - Google Patents

Description

畫素電路及其畫素電壓調整方法

本發明係有關於一種液晶顯示器，且特別是有關於一種液晶顯示器之畫素電路及其畫素電壓調整方法。

液晶顯示器(Liquid Crystal Display,LCD)常用作顯示裝置，這是基於其使用少許電力即可顯示高品質影像的能力。隨著科技的發展，液晶顯示器逐漸衍生出多種不同之類型，其中垂直配向型(Vertically-Aligned,VA)液晶顯示器具有反應快的特性，因此，垂直配向型液晶顯示器廣為業界採用。然而，若使用者側視垂直配向型液晶顯示器，使用者將看到嚴重之側視角偏白(color washout)的現象。

為改善側視角偏白現象，業界提出一種畫素電路架構，其內包含三個電晶體，分別配置於主畫素區及次畫素區，此畫素電路架構是由上述三個電晶體以調整主畫素區及次畫素區之畫素電壓，使得主畫素區及次畫素區之畫素電壓不同，而能改善側視角偏白的問題。然則，由於上述 三個電晶體皆耦接於同一掃描線，而由驅動電路透過此掃描線來驅動上述三個電晶體，因此，掃描線負載相當嚴重。

由此可見，上述現有的方式，顯然仍存在不便與缺陷，而有待改進。為了解決上述問題，相關領域莫不費盡心思來謀求解決之道，但長久以來仍未發展出適當的解決方案。

發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。

本發明內容之一目的是在提供一種畫素電路及其畫素電壓調整方法，藉以改善側視角偏白現象。

為達上述目的，本發明內容之一技術態樣係關於一種畫素電路，此畫素電路具有第一次畫素及第二次畫素。上述第一次畫素具有第一電晶體與第一電容單元，而上述第二次畫素具有第二電晶體、第二電容單元及電壓調整電路。進一步而言，上述第一電晶體及第二電晶體皆具有第一端、控制端及第二端。於耦接關係上，第一電晶體之第一端電性耦接於資料線，第一電晶體之控制端電性耦接於掃描線，第一電容單元電性耦接於第一電晶體之第二端以及共用電極單元之間。此外，第二電晶體之第一端電性耦接於資料線，第二電晶體之控制端電性耦接於掃描線，第 二電容單元電性耦接於第二電晶體之第二端以及共用電極單元之間，電壓調整電路電性耦接於第二電晶體之第二端以及共用電極單元。

為達上述目的，本發明內容之另一技術態樣係關於一種畫素電路之畫素電壓調整方法，上述畫素電路包含第一次畫素及第二次畫素。上述第一次畫素具有第一畫素電壓，第二次畫素具有電壓調整電路並具有第二畫素電壓，此畫素電壓調整方法包含以下步驟：由電壓調整電路接收第二畫素電壓；以及當第二畫素電壓為高位準電壓或低位準電壓時，由第二畫素電壓導通電壓調整電路，並藉由電壓調整電路以調整第二畫素電壓。

因此，根據本發明之技術內容，本發明實施例藉由提供一種畫素電路及其畫素電壓調整方法，藉以改善側視角偏白現象，並可進一步改善掃描線負載嚴重的問題。

在參閱下文實施方式後，本發明所屬技術領域中具有通常知識者當可輕易瞭解本發明之基本精神及其他發明目的，以及本發明所採用之技術手段與實施態樣。

100‧‧‧畫素電路

110、120‧‧‧次畫素

112、122‧‧‧電容單元

130‧‧‧電壓調整電路

200‧‧‧方法

210~230‧‧‧步驟

500‧‧‧共用電極單元

C1、C2‧‧‧電容

Clc1、Clc2‧‧‧畫素電容

Cst1、Cst2‧‧‧儲存電容

DL‧‧‧資料線

GL‧‧‧掃描線

N1~N2‧‧‧節點

T1~T4‧‧‧電晶體

VcomA、VcomC‧‧‧共用電極

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示依照本發明一實施例的一種畫素電路之 示意圖。

第2圖係繪示依照本發明另一實施方式的一種畫素電路之畫素電壓調整方法的流程圖。

根據慣常的作業方式，圖中各種特徵與元件並未依比例繪製，其繪製方式是為了以最佳的方式呈現與本發明相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號來指稱相似的元件/部件。

為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。

除非本說明書另有定義，此處所用的科學與技術詞彙之含義與本發明所屬技術領域中具有通常知識者所理解與慣用的意義相同。此外，在不和上下文衝突的情形下，本說明書所用的單數名詞涵蓋該名詞的複數型；而所用的複數名詞時亦涵蓋該名詞的單數型。

另外，關於本文中所使用之耦接，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

為改善側視角偏白的現象，本發明實施例提出一種 畫素電路100，繪示於第1圖。大致上來說，畫素電路100包含次畫素110及次畫素120，並在次畫素120配置電壓調整電路130，由電壓調整電路130來調整次畫素120之畫素電壓，使得次畫素110及次畫素120之畫素電壓不同，藉以改善側視角偏白現象。

詳細而言，次畫素110包含電晶體T1、電容單元112及共用電極單元500，而次畫素120包含電晶體T2、電容單元122、電壓調整電路130及共用電極單元500。進一步而言，電晶體T1及電晶體T2皆包含第一端、控制端及第二端。上述電晶體T1之第一端電性耦接於資料線DL，電晶體T1之控制端電性耦接於掃描線GL，而電容單元112電性耦接於電晶體T1之第二端以及共用電極單元500之間。

另一方面，上述電晶體T2之第一端電性耦接於資料線DL，電晶體T2之控制端電性耦接於掃描線GL，電容單元122電性耦接於電晶體T2之第二端以及共用電極單元500之間，而電壓調整電路130電性耦接於電晶體T2之第二端以及共用電極單元500。然而，第1圖所示之畫素電路100的配置方式僅用以例示性地說明本發明的實現態樣之一，在不脫離本發明之精神的狀況下，對畫素電路100的配置方式進行之更動依舊落入本發明所架構之專利範圍內。

由第1圖中得以看出掃描線GL僅耦接於電晶體T1及電晶體T2之控制端，因此，驅動電路(圖中未示)僅需 透過掃描線GL驅動電晶體T1及電晶體T2，從而，相較於先前技術，本發明實施例之畫素電路100的掃描線GL負載較低。

於一實施例中，請參閱第1圖的次畫素120部分，電壓調整電路130未與掃描線GL電性耦接。據此，更能瞭解到掃描線GL僅耦接於電晶體T1及電晶體T2之控制端，因此，相較於先前技術，本發明實施例之畫素電路100的掃描線GL負載較低。

請繼續參閱第1圖中的次畫素120部分，詳細而言，電壓調整電路130包含電容C1、電容C2、電晶體T3及電晶體T4。進一步而言，電容C1及電容C2皆包含第一端及第二端，而電晶體T3與電晶體T4皆包含第一端、控制端及第二端。上述電容C1之第一端電性耦接於電晶體T2之第二端，電晶體T3之第一端電性耦接於電容C1之第二端，電晶體T3之控制端電性耦接於電晶體T2之第二端，而電晶體T3之第二端電性耦接於共用電極單元500。

另一方面，電容C2之第一端電性耦接於電晶體T2之第二端，電晶體T4之第一端電性耦接於電容C2之第二端，電晶體T4之控制端電性耦接於電晶體T3之第二端，而電晶體T4之第二端電性耦接於共用電極單元500。

請參照第1圖中的次畫素110部分，電晶體T1之第二端與電容單元112電性耦接於節點N1，節點N1具有畫素電壓(亦即次畫素110之畫素電壓)。此外，請參照第1圖中的次畫素120部分，電容單元122與電晶體T2之第 二端耦接於節點N2，節點N2具有畫素電壓(亦即次畫素120之畫素電壓)。於一實施例中，上述節點N1之畫素電壓的電壓值與節點N2之畫素電壓的電壓值不相等。

請一併參閱第1圖之次畫素110及次畫素120，共用電極單元500包含共用電極VcomA以及共用電極VcomC，在耦接關係上，上述電壓調整電路130電性耦接於電晶體T2之第二端以及共用電極VcomA之間。另一方面，電容單元112包含畫素電容Clc1以及儲存電容Cst1，電容單元122包含畫素電容Clc2以及儲存電容Cst2，在耦接關係上，畫素電容Clc1及畫素電容Clc2電性耦接於共用電極VcomC，而上述儲存電容Cst1及儲存電容Cst2電性耦接於共用電極VcomA。

為使第1圖所示之畫素電路100的操作方式易於理解，在此配合第2圖繪示之畫素電路的畫素電壓調整方法200之流程步驟，以一併說明畫素電路100的操作方式。

於步驟210中，由電壓調整電路130接收上述次畫素120之畫素電壓(節點N2之畫素電壓)。接著，當次畫素120之畫素電壓為高位準電壓或低位準電壓時，由此畫素電壓導通電壓調整電路130，藉由電壓調整電路130以調整畫素電壓。舉例而言，電壓調整電路130可用來下拉或提升次畫素120之畫素電壓。

請參閱步驟210，在一實施例中，可由電壓調整電路130之電晶體T3來接收次畫素120之畫素電壓。隨後，於步驟220中，當次畫素120之畫素電壓為高位準電壓時， 電晶體T4因共同電極單元500之電壓關閉，電晶體T3由次畫素120之畫素電壓導通，藉使畫素電壓透過電容C1及電晶體T3對共用電極單元500進行放電，因而下拉次畫素120之畫素電壓。在另一實施例中，共用電極單元500包含共用電極VcomA，此共用電極VcomA用以提供共用電壓，因此，在步驟220的狀況下，畫素電壓透過電容C1及電晶體T3對共用電極單元500進行放電，直到畫素電壓放電至共用電壓。此外，一旦畫素電路的畫素電壓調整方法200執行完步驟220後，會在下一次掃描訊號開啟電晶體T1和T2時，在重新執行步驟210，以繼續接收畫素電壓而做相應的調整。

請參閱步驟230，於一實施例中，當次畫素120之畫素電壓為低位準電壓時，電晶體T3由次畫素120之畫素電壓關閉，而電晶體T4由共用電極單元500之共用電極VcomA所提供的共用電壓導通，藉使共用電極單元500透過電容C2及電晶體T4對節點N2進行充電，以將節點N2之電壓充電至共用電壓。此外，一旦畫素電路的畫素電壓調整方法200執行完步驟230後，會再下一次掃描線訊號開啟電晶體T1和T2時，再重新回頭執行步驟210，以繼續接收畫素電壓而做相應的調整。

在一實施例中，採用本發明實施例之畫素電路100及其畫素電壓調整方法200的實驗數據如下表一所示：

由上表一得以看出，本發明實施例之畫素電路100可藉由調配電壓調整電路130之內部元件的參數，以調整次畫素110及次畫素120之間的畫素電壓差。此外，如圖所示，本發明實施例之畫素電路100的畫素電壓差可調整到與先前技術的畫素電壓差相同之水準，需說明的是，上述先前技術的基礎為具有三個電晶體的畫素電路，這些電晶體分別配置於主畫素區及次畫素區，且三個電晶體皆耦接於同一掃描線。

請參閱表一，本發明實驗例2，其畫素電路100的畫素電壓差為0.83V(伏特)，與先前技術1之畫素電壓差相同。此外，本發明實驗例4，其畫素電路100的畫素電壓差為0.71V，與先前技術2之畫素電壓差相同。由此可知，本發明實施例之畫素電路100當可調整其畫素電壓差，以達到先前技術的畫素電壓差水準，因此，本發明實施例之畫素電路100可改善側視角偏白現象。進一步而言，由於掃描線GL僅耦接於畫素電路100的電晶體T1及電晶體T2 之控制端，因此，相較於先前技術，本發明實施例之畫素電路100的掃描線GL負載較低。

由上述本發明實施方式可知，應用本發明具有下列優點。本發明實施例藉由提供一種畫素電路100及其畫素電壓調整方法200，藉以改善側視角偏白現象，並可進一步改善掃描線負載嚴重的問題。

雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。

100‧‧‧畫素電路

110、120‧‧‧次畫素

112、122‧‧‧電容單元

130‧‧‧電壓調整電路

500‧‧‧共用電極單元

C1、C2‧‧‧電容

Clc1、Clc2‧‧‧畫素電容

Cst1、Cst2‧‧‧儲存電容

DL‧‧‧資料線

GL‧‧‧掃描線

N1~N2‧‧‧節點

T1~T4‧‧‧電晶體

VcomA、VcomC‧‧‧共用電極

Claims (13)

1. 一種畫素電路，包含：一第一次畫素，包含：一第一電晶體；包含：一第一端，電性耦接於一資料線；一控制端，電性耦接於一掃描線；以及一第二端；一第一電容單元，電性耦接於該第一電晶體之該第二端以及一共用電極單元之間；一第二次畫素；包含：一第二電晶體；包含：一第一端，電性耦接於該資料線；一控制端，電性耦接於該掃描線；以及一第二端；一第二電容單元，電性耦接於該第二電晶體之該第二端以及該共用電極單元之間；一電壓調整電路，電性耦接於該第二電晶體之該第二端以及該共用電極單元；其中該第二電容單元與該第二電晶體之該第二端耦接於一第一節點，該第一節點具有一第一畫素電壓，其中該電壓調整電路由該第一畫素電壓導通以調整該第一畫素電壓。
2. 如請求項1所述之畫素電路，其中該電壓調整電路未與該掃描線電性耦接。
3. 如請求項1所述之畫素電路，其中該電壓調整電路包含：一第一電容，包含：一第一端，電性耦接於該第二電晶體之該第二端；以及一第二端；一第三電晶體，包含：一第一端，電性耦接於該第一電容之該第二端；一控制端，電性耦接於該第二電晶體之該第二端；以及一第二端，電性耦接於該共用電極單元。
4. 如請求項3所述之畫素電路，其中該第二電晶體之該第二端與該第二電容單元電性耦接於一第一節點，該第一節點具有一第一畫素電壓，其中當該第一畫素電壓為高位準電壓時，該第三電晶體由該第一畫素電壓導通，藉使該第一畫素電壓透過該第一電容及該第三電晶體對該共用電極單元進行放電。
5. 如請求項4所述之畫素電路，其中該第一電晶體之 該第二端與該第一電容單元電性耦接於一第二節點，該第二節點具有一第二畫素電壓，其中該第一畫素電壓之電壓值與該第二畫素電壓之電壓值不相等。
6. 如請求項3所述之畫素電路，其中該電壓調整電路更包含：一第二電容，包含：一第一端，電性耦接於該第二電晶體之該第二端；以及一第二端；一第四電晶體，包含：一第一端，電性耦接於該第二電容之該第二端；一控制端，電性耦接於該第三電晶體之該第二端；以及一第二端，電性耦接於該共用電極單元。
7. 如請求項6所述之畫素電路，其中該第二電晶體之該第二端與該第二電容單元電性耦接於一第一節點，該第一節點具有一第一畫素電壓，其中當該第一畫素電壓為低位準電壓時，該第三電晶體由該第一畫素電壓關閉，而該第四電晶體由該共用電極單元所提供之共用電壓導通，藉使該共用電極單元透過該第二電容及該第四電晶體對該第一節點進行充電。
8. 如請求項7所述之畫素電路，其中該第一電晶體之該第二端與該第一電容單元電性耦接於一第二節點，該第二節點具有一第二畫素電壓，其中該第一畫素電壓之電壓值與該第二畫素電壓之電壓值不相等。
9. 如請求項1所述之畫素電路，其中該共用電極單元包含一第一共用電極以及一第二共用電極。
10. 如請求項9所述之畫素電路，其中該電壓調整電路係電性耦接於該第二電晶體之該第二端以及該第二共用電極之間。
11. 如請求項9所述之畫素電路，其中該第一電容單元包含一第一畫素電容以及一第一儲存電容，該第二電容單元包含一第二畫素電容以及一第二儲存電容，其中該第一畫素電容及該第二畫素電容電性耦接於該第一共用電極，該第一儲存電容及該第二儲存電容電性耦接於該第二共用電極。
12. 一種畫素電路之畫素電壓調整方法，其中該畫素電路包含一第一次畫素及一第二次畫素，其中該第一次畫素具有一第一畫素電壓，該第二次畫素包含一電壓 調整電路並具有一第二畫素電壓，該電壓調整電路包含一第一電容以及一第一電晶體，其中該畫素電壓調整方法包含：由該電壓調整電路接收該第二畫素電壓；以及當該第二畫素電壓為高位準電壓或低位準電壓時，由該第二畫素電壓或共用電極單元導通該電壓調整電路，並藉由該電壓調整電路以調整該第二畫素電壓；由該第一電晶體接收該第二畫素電壓；以及當該第二畫素電壓為高位準電壓時，由該第二畫素電壓導通該第一電晶體，藉使該第二畫素電壓依序透過該第一電容以及該第一電晶體以進行放電。
13. 如請求項12所述之畫素電壓調整方法，其中該電壓調整電路包含一第二電容以及一第二電晶體，其中該第二電晶體電性耦接於一共用電極，其中該畫素電壓調整方法包含：當該第二畫素電壓為低位準電壓時，由該共用電極所提供之共用電壓以導通該第二電晶體，並藉由該共用電極透過該第二電容以及該第二電晶體以提升該第二畫素電壓。