TWI697881B

TWI697881B - 半導體基板及驅動方法

Info

Publication number: TWI697881B
Application number: TW108104020A
Authority: TW
Inventors: 張哲嘉; 王賢軍; 劉品妙; 莊銘宏; 李明賢; 陳信學
Original assignee: 友達光電股份有限公司
Priority date: 2018-08-10
Filing date: 2019-02-01
Publication date: 2020-07-01
Also published as: TWI689908B; TWI690755B; TW202009902A; TWI692015B; TWI689770B; TW202009903A; TW202009560A; TWI695205B; TWI680450B; TW202009916A; TWI691950B; TWI695360B; TWI683304B; TW202009565A; TW202009577A; TW202009901A; TW202009582A; TW202009576A; TW202009994A; TWI697882B

Abstract

一種半導體基板，包括資料線、掃描線、電容控制線、第一電晶體、畫素電極、第二電晶體、儲存電容以及第三電晶體。第一電晶體的第一端電性連接至資料線。第一電晶體的控制端電性連接至掃描線。畫素電極電性連接至第一電晶體的第二端。第二電晶體的第一端電性連接至第一電晶體的第二端。儲存電容電性連接至第二電晶體的第二端。第三電晶體的第一端電性連接至電容控制線。第三電晶體的控制端電性連接至掃描線，而第三電晶體的一第二端電性連接至第二電晶體的控制端。此外，一種驅動方法也被提出。

Description

半導體基板及驅動方法

本發明是有關於一種半導體基板及驅動方法。

隨著顯示科技的發展，顯示面板已廣泛地應用在日常生活中。以行動電子裝置(例如：手機、手錶、平板電腦、筆記型電腦等)的應用為例，顯示面板的其中一項重要特性是消耗功率。若顯示面板的消耗功率低，即顯示面板省電，則有助於延長行動電子裝置的使用時間。

在習知技術中，為降低顯示面板的消耗功率，可調降顯示圖像的更新頻率，例如：30Hz或15Hz。然而，更新頻率低時，顯示面板之畫素結構的漏電量高，而於特定灰階畫面下產生閃爍(flick)問題。為改善閃爍問題，可增加顯示面板之畫素結構的儲存電容。然而，儲存電容增加時，畫素結構的充電率可能不足，而影響顯示品質。此外，儲存電容的增加還會使顯示面板更耗電。

本發明提供一種半導體基板，採用此半導體基板能實現顯示品質佳且省電的顯示面板。

本發明提供一種驅動方法，利用此驅動方法來驅動顯示面板的半導體基板能降低顯示面板的耗電量並兼顧顯示品質。

本發明的半導體基板，包括基底、資料線、掃描線、電容控制線、第一電晶體、畫素電極、第二電晶體、儲存電容以及第三電晶體。資料線、掃描線及電容控制線設置於基底上。第一電晶體的第一端電性連接至資料線。第一電晶體的控制端電性連接至掃描線。畫素電極電性連接至第一電晶體的第二端。第二電晶體的第一端電性連接至第一電晶體的第二端。儲存電容電性連接至第二電晶體的第二端。第三電晶體的第一端電性連接至電容控制線。第三電晶體的控制端電性連接至掃描線。第三電晶體的第二端電性連接至第二電晶體的控制端。

在本發明的一實施例中，上述的第二電晶體於基底上的一垂直投影位於第一電晶體於基底上的一垂直投影與第三電晶體於基底上的垂直投影之間。

在本發明的一實施例中，上述的第二電晶體於基底上的一垂直投影位於掃描線於基底上的一垂直投影與儲存電容於基底上的一垂直投影之間。

在本發明的一實施例中，上述的資料線在第一方向上延伸，掃描線在第二方向上延伸，第二電晶體的控制端在第三方向上延伸，且第三方向與第一方向及第二方向交錯。

在本發明的一實施例中，上述的第二方向與第三方向具有夾角θ，且0°<θ<60°。

在本發明的一實施例中，上述的第二電晶體包括在第四方向上延伸的半導體圖案，而第三方向與第一方向、第二方向及第四方向交錯。

在本發明的一實施例中，上述的第二方向與第四方向具有夾角Φ，且0°<Φ<60°。

在本發明的一實施例中，上述的第三方向與第四方向具有夾角α，且0°<α

90°。

在本發明的一實施例中，上述的儲存電容包括絕緣層及導電圖案。絕緣層設置於第二電晶體的第二端上。畫素電極設於絕緣層上。導電圖案設置於絕緣層上。導電圖案與畫素電極分離。導電圖案透過絕緣層的接觸窗電性連接至第二電晶體的第二端，其中導電圖案與第二電晶體的第二端重疊。

在本發明的一實施例中，上述的半導體基板更包括共用電極，設置於基底上。共用電極與畫素電極重疊，以形成一顯示介質電容。儲存電容之電容值大於顯示介質電容之電容值的一半。

在本發明的一實施例中，上述的第一電晶體的半導體圖案具有一通道寬長比

，第二電晶體的半導體圖案具有通道寬長比

，而

。

在本發明的一實施例中，上述的第三電晶體的一半導體圖案具有一通道寬長比

，而

。

本發明的驅動方法用以驅動半導體基板。半導體基板包括多個畫素結構，多個畫素結構的每一個包括資料線、掃描線、電容控制線、第一電晶體、畫素電極、第二電晶體以及儲存電容，其中第一電晶體的第一端電性連接至資料線，第一電晶體的控制端電性連接至掃描線，第一電晶體的第二端電性連接至畫素電極，第二電晶體的第一端電性連接至第一電晶體的第二端，第二電晶體的控制端電性連接至電容控制線，且第二電晶體的第二端電性連接至儲存電容。上述驅動方法包括：根據多個畫素結構之至少一者的至少一資料線的至少一資料訊號，決定多個畫素結構之至少一者的至少一第二電晶體的開啟或關閉。

在本發明的一實施例中，上述根據多個畫素結構之至少一者的至少一資料線的至少一資料訊號，決定多個畫素結構之至少一者的至少一第二電晶體的開啟或關閉的步驟包括：判斷當多個畫素結構的至少一者的至少一資料線的至少一資料訊號的灰階值介於第一預設值與第二預設值之間時，使多個畫素結構的至少一者的至少一第二電晶體開啟，其中第一預設值小於第二預設值。

在本發明的一實施例中，上述根據多個畫素結構之至少一者的至少一資料線的至少一資料訊號，決定多個畫素結構之至少一者的至少一第二電晶體的開啟或關閉的步驟包括：判斷當多個畫素結構的至少一者的至少一資料線的至少一資料訊號的灰階值小於第一預設值時，使多個畫素結構的至少一者的至少一第二電晶體關閉。

在本發明的一實施例中，上述根據多個畫素結構之至少一者的至少一資料線的至少一資料訊號，決定多個畫素結構之至少一者的至少一第二電晶體的開啟或關閉的步驟包括：判斷當多個畫素結構的至少一者的至少一資料線的至少一資料訊號的灰階值大於第二預設值時，使多個畫素結構的至少一者的至少一第二電晶體關閉。

在本發明的一實施例中，上述的多個畫素結構用以顯示多個圖像，而驅動方法更包括：根據多個圖像的多個特性，決定多個畫素結構的多個第二電晶體的開啟或關閉。

在本發明的一實施例中，上述的多個圖像包括第一圖像及第二圖像，多個畫素結構包括用以顯示第一圖像的多個第一畫素結構和用以顯示第二圖像的多個第二畫素結構，而根據多個畫素結構的多個圖像的多個特性，決定多個畫素結構的多個第二電晶體的開啟或關閉的步驟包括：判斷當第一圖像包括灰色畫面及穿插於灰色畫面中的白色文字時，使多個第一畫素結構的多個第二電晶體關閉；以及判斷當第二圖像包括一全灰畫面時，使多個第二畫素結構的多個第二電晶體開啟。

在本發明的一實施例中，上述根據多個畫素結構的多個圖像的多個特性，決定多個畫素結構的多個第二電晶體的開啟或關閉的步驟包括：根據多個圖像的多個更新頻率，決定多個畫素結構的多個第二電晶體的開啟或關閉。

在本發明的一實施例中，上述的多個圖像包括第一圖像及第二圖像，多個畫素結構包括用以顯示第一圖像的多個第一畫素結構和用以顯示第二圖像的多個第二畫素結構，而根據多個畫素結構的多個圖像的多個更新頻率，決定多個畫素結構的多個第二電晶體的開啟或關閉的步驟包括：判斷當第一圖像的更新頻率等於或低於第一預設頻率時，使多個第一畫素結構的多個第二電晶體的開啟；以及判斷當第二圖像的更新頻率等於或高於第二預設頻率時，使多個第二畫素結構的多個第二電晶體的關閉，其中第一預設頻率高於第二預設頻率。

在本發明的一實施例中，上述的多個畫素結構之多條資料線的多個資料訊號的每一個介於一高資料電位Vdh與一低資料電位Vdl，多個畫素結構之多條掃描線的多個掃描訊號的每一個介於一高掃描電位Vgh與一低掃描電位Vgl，多個畫素結構之多條電容控制線的多個控制訊號的每一個介於一高控制電位Vch與一低控制電位Vcl，Vdh<Vch<Vgh，且Vgl<Vcl<Vdl。

基於上述，在本發明一實施例中，可根據欲顯示的灰階值及/或與欲顯示之圖像的更新頻率來決定是否開啟第二電晶體，以對儲存電容充電。藉此，採用本發明一實施例之半導體基板的顯示面板可改善閃爍問題且能達到省電的效果。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、10’:顯示面板

100、100A、100B:半導體基板

110:基底

120:遮光層

132、134、140、150、162、164、170:絕緣層

142、144、146、148、149、152、153、154、156、157、158、159、162a、162b、162c、164a、164b、164c、170a、170b:接觸窗

155、174:導電圖案

172:畫素電極

180、190:共用電極

Ast1、Ast2、Acl1、Acl2:電極

Clc:顯示介質電容

Cst:儲存電容

CL、CL1、CL2:電容控制線

DL、DL1、DL2:資料線

D1、D2、D3、D4:方向

GL、GL1、GL2、GL3:掃描線

L0、L20、L192、L128、L255:灰階值

P1、P2、P3、P4、P5、P6:圖像

PX、PX1~PX3、PX’1、PX’2、PX’、PX-1、PX’-1:畫素結構

Ron、Roff:顯示區

S1、S2:曲線

T1:第一電晶體

T1a、T2a、T3a:第一端

T1b、T2b、T3b:第二端

T1c、T2c、T3c:控制端

T1d、T2d、T3d:半導體圖案

T2:第二電晶體

T3:第三電晶體

t1、t2、t3:時間區間

VCL:控制訊號

VDL、VDL1、VDL2:資料訊號

VGL、VGL1、VGL2、VGL3:掃描訊號

Vch:高控制電位

Vcl:低控制電位

Vdh:高資料電位

Vdl:低資料電位

Vgh:高掃描電位

Vgl:低掃描電位

VL20、VL128、VL192、VL255:均方根電壓值

I-I’、II-II’、III-III’:剖線

θ、Φ、α:夾角

圖1為本發明第一實施例之一個畫素結構PX的示意圖。

圖2為本發明第一實施例之半導體基板的上視示意圖。

圖3示出圖2之掃描線GL1、掃描線GL2、掃描線GL3、資料線DL及電容控制線CL於各時間區間t1、t2、t3所分別具有的掃描訊號VGL1、掃描訊號VGL2、掃描訊號VGL3、資料訊號VDL及控制訊號VCL。

圖4為本發明第一實施例之畫素結構PX之資料訊號VDL的均方根電壓值(V)與畫素結構PX之亮度(cd/m²)的關係曲線S1。

圖5為本發明第一實施例之畫素結構PX之資料訊號VDL的均方根電壓值(V)與畫素結構PX之亮度對資料訊號VDL的均方根電壓值的歸一化變化率的關係曲線S2。

圖6為本發明第一實施例之顯示面板的示意圖。

圖7為本發明第二實施例之一個畫素結構PX’的示意圖。

圖8為本發明第二實施例之半導體基板的上視示意圖。

圖9示出圖8之掃描線GL、資料線DL1、資料線DL2、電容控制線CL1及電容控制線CL2於時間區間t1所分別具有的掃描訊號VGL、資料訊號VDL1、資料訊號VDL2、控制訊號VCL1、及控制訊號VCL2。

圖10為本發明第二實施例之顯示面板的示意圖。

圖11為本發明第三實施例之一個畫素結構PX-1的示意圖。

圖12為本發明第四實施例之一個畫素結構PX’-1的示意圖。

圖13為本發明第五實施例之半導體基板100A的示意圖。

圖14為本發明第六實施例之半導體基板100B的示意圖。

圖15為採用本發明任一實施例之半導體基板的電子裝置。

圖16為採用本發明任一實施例之半導體基板的電子裝置。

圖17為採用本發明任一實施例之半導體基板的電子裝置。

圖18示出本發明一實施例之一個畫素結構PX。

圖19為對應圖18剖線I-I’所繪之半導體基板100的剖面示意圖。

圖20為對應圖18剖線II-II’所繪之半導體基板100的剖面示意圖。

圖21為對應圖18剖線III-III’所繪之半導體基板100的剖面示意圖。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。

本文使用的「約」、「近似」、或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文參考作為理想化實施方式的示意圖的截面圖來描述示例性實施方式。因此，可以預期到作為例如製造技術及/或公差的結果的圖示的形狀變化。因此，本文所述的實施方式不應被解釋為限於如本文所示的區域的特定形狀，而是包括例如由製造導致的形狀偏差。例如，示出或描述為平坦的區域通常可以具有粗糙及/或非線性特徵。此外，所示的銳角可以是圓的。因此，圖中所示的區域本質上是示意性的，並且它們的形狀不是旨在示出區域的精確形狀，並且不是旨在限制權利要求的範圍。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

圖1為本發明第一實施例之一個畫素結構PX的示意圖。請參照圖1，畫素結構PX包括資料線DL、掃描線GL、電容控制線CL、第一電晶體T1、第二電晶體T2、顯示介質電容Clc及儲存電容Cst。第一電晶體T1具有第一端T1a、控制端T1c和第二端T1b。第二電晶體T2具有第一端T2a、控制端T2c和第二端T2b。第一電晶體T1的第一端T1a電性連接至資料線DL。第一電晶體T1的控制端T1c電性連接至掃描線GL。第一電晶體T1的第二端T1b電性連接至顯示介質電容Clc的一電極Alc1。顯示介質電容 Clc的另一電極Alc2電性連接至一參考電位，其中所述參考電位可以是接地電位、固定電位或可調整的電位。第二電晶體T2的第一端T2a電性連接至第一電晶體T1的第二端T1b。第二電晶體T2的控制端T2c電性連接至電容控制線CL。第二電晶體T2的第二端T2b電性連接至儲存電容Cst的一電極Ast1。儲存電容Cst的另一電極Ast2電性連接至參考電位，其中所述參考電位可以是接地電位、固定電位或可調整的電位。在本實施例中，畫素結構PX更包括第三電晶體T3。第三電晶體T3的第一端T3a電性連接至電容控制線CL。第三電晶體T3的控制端T3c電性連接至掃描線GL。第三電晶體T3的第二端T3b電性連接至第二電晶體T2的控制端T2c。

圖2為本發明第一實施例之半導體基板的上視示意圖。請參照圖2，半導體基板100包括基底110以及設置基底110上的多個畫素結構PX。半導體基板100之部分畫素結構PX1、PX2、PX3的多條資料線DL可彼此連接。半導體基板100之部分畫素結構PX1、PX2、PX3的多條電容控制線CL可彼此連接。半導體基板100之部分畫素結構PX1、PX2、PX3的多條掃描線GL1、GL2、GL3可彼此分離且依序排列。

圖3示出圖2之掃描線GL1、掃描線GL2、掃描線GL3、資料線DL及電容控制線CL於各時間區間t1、t2、t3所分別具有的掃描訊號VGL1、掃描訊號VGL2、掃描訊號VGL3、資料訊號 VDL及控制訊號VCL。

圖4為本發明第一實施例之畫素結構PX之資料訊號VDL的均方根電壓值(V)與畫素結構PX之亮度(cd/m²)的關係曲線S1。圖5為本發明第一實施例之畫素結構PX之資料訊號VDL的均方根電壓值(V)與畫素結構PX之亮度對資料訊號VDL的均方根電壓值的歸一化變化率的關係曲線S2。將圖4關係曲線S1做微分，可獲得圖5的關係曲線S2。

在本實施例中，可選擇性地根據各畫素結構PX之資料線DL的資料訊號VDL，來決定第二電晶體T2的開啟或關閉，進而控制是否對儲存電容Cst充電。以下配合圖2至圖5舉例說明之。

請參照圖2及圖3，在本實施例中，於第一時間區間t1，畫素結構PX1之掃描線GL1的掃描訊號VGL1具有一高掃描電位Vgh，畫素結構PX1之資料線DL的資料訊號VDL由灰階值L0切換至灰階值L128。灰階值L128所對應的資料訊號VDL的均方根電壓值為VL128(標示於圖4)。判斷當灰階值L128介於第一預設值與第二預設值之間時，令畫素結構PX1之電容控制線CL的控制訊號VCL具有高控制電位Vch，其中第一預設值小於第二預設值。此時，畫素結構PX1的第一電晶體T1、第二電晶體T2及第三電晶體T3均開啟，而畫素結構PX1的儲存電容Cst及顯示介質電容Clc均會被充電。如此一來，即便在畫素結構PX1用於顯示一圖像的過程中，畫素結構PX1具有一漏電量，所述漏電量佔畫素結構PX1之儲存電容Cst及顯示介質電容Clc原本所儲存之總電荷量的比例低，因此，所述漏電量並不會使顯示介質電容Clc上的電壓過度下降。藉此，即便畫素結構PX1操作在灰階值L128，且畫素結構PX1的亮度對均方根電壓值VL128(標示於圖4)附近的電壓變化很敏感(或者說，關係曲線S1在均方根電壓值VL128處的切線斜率大)，採用畫素結構PX1的顯示面板的閃爍(flick)程度仍輕微、符合產品規格。

簡言之，判斷當畫素結構PX1的灰階值L128介於第一預設值與第二預設值之間時，可令畫素結構PX1的第二電晶體T2開啟，以對儲存電容Cst被充電。藉此，能降低畫素結構PX1的漏電量對畫素結構PX1亮度的影響，進而改善採用畫素結構PX1之顯示面板的閃爍問題。以下配合圖4及圖5舉例說明如何選取上述之第一預設值與第二預設值。

請參照圖4及圖5，關係曲線S2具有一最大歸一化變化率100%，而關係曲線S2分別於均方根電壓值VL20處及均方根電壓值VL192處具有最大歸一化變化率100%的10%。在本實施例中，第一預設值及第二預設值可以是分別對應於均方根電壓值VL20及均方根電壓值VL192的灰階值L20及灰階值L192。然而，本發明不以此為限，在其它實施例中，也可用其它方式設定第一預設值與第二預設值。

請再參照圖2及圖3，於接續第一時間區間t1的第二時間區間t2，畫素結構PX2之掃描線GL2的掃描訊號VGL2具有一高掃描電位Vgh，畫素結構PX2的資料線DL的資料訊號VDL由灰階值L128切換至灰階值L255。灰階值L255所對應的資料訊號VDL的均方根電壓值為VL255(標示於圖4)。判斷當灰階值L255大於第二預設值時，或判斷當灰階值L255小於第一預設值時，令畫素結構PX2之電容控制線CL的控制訊號VCL具有低控制電位Vcl。此時，畫素結構PX2的第一電晶體T1及第三電晶體T3開啟，畫素結構PX2的第二電晶體T2係關閉，畫素結構PX2的顯示介質電容Clc會被充電，而畫素結構PX2的儲存電容Cst不會被充電。如此一來，即便在畫素結構PX2用於顯示一圖像的過程中，畫素結構PX2具有一漏電量，且所述漏電量佔畫素結構PX2之顯示介質電容Clc原本所儲存之電荷量的比例高，由於畫素結構PX2的亮度對均方根電壓值VL255附近的電壓變化不敏感(或者說，關係曲線S1在均方根電壓值VL255處的切線斜率小)，因此所述漏電量並不會造成畫素結構PX2的亮度過度地變化。也就是說，當灰階值L255大於第二預設值或小於第一預設值時，即使關閉第二電晶體T2而不對儲存電容Cst充電，採用畫素結構PX2之顯示面板的閃爍(flick)程度仍輕微、符合產品規格。此外，由於可不對畫素結構PX2的儲存電容Cst充電，採用畫素結構PX2的顯示面板能在閃爍(flick)程度符合規格值的情況下達到省電的效果。

請再參照圖2及圖3，在本實施例中，於接續第二時間區間t2的第三時間區間t3，畫素結構PX3之掃描線GL3的掃描訊號VGL1具有一高掃描電位Vgh，畫素結構PX3的資料線DL的資料訊號VDL由灰階值L255切換至灰階值L128。灰階值L128所對應的資料訊號VDL的均方根電壓值為VL128(標示於圖4)。判斷當灰階值L128介於第一預設值與第二預設值之間時，令畫素結構PX3之電容控制線CL的控制訊號VCL具有高控制電位Vch。此時，畫素結構PX3的第一電晶體T1、第二電晶體T2及第三電晶體T3均開啟，而畫素結構PX3的儲存電容Cst及顯示介質電容Clc均會被充電。如此一來，即便在畫素結構PX3用於顯示一圖像的過程中，畫素結構PX3具有一漏電量，所述漏電量佔畫素結構PX3之儲存電容Cst及顯示介質電容Clc原本所儲存之總電荷量的比例低，因此，所述漏電量並不會使顯示介質電容Clc上的電壓過度下降。藉此，即便畫素結構PX3操作在灰階值L128，且畫素結構PX3的亮度對均方根電壓值VL128附近的電壓變化很敏感(或者說，關係曲線S1在均方根電壓值VL128處的切線斜率大)，採用畫素結構PX3的顯示面板的閃爍(flick)程度仍輕微、符合產品規格。

此外，在本實施例中，畫素結構PX之資料線DL的多個資料訊號VDL介於一高資料電位Vdh(例如但不限於：灰階值L255)與一低資料電位Vdl(例如但不限於：灰階值L0)，畫素結構PX之掃描線GL的多個掃描訊號VGL1、VGL2、VGL3的每一個介於高掃描電位Vgh與低掃描電位Vgl，畫素結構PX之電容控制線CL的多個控制訊號VCL個介於一高控制電位Vch與一低控制電位Vcl，其中Vdh<Vch<Vgh，且Vgl<Vcl<Vdl。

圖6為本發明第一實施例之顯示面板的示意圖。請參照圖6，顯示面板10包括具有前述之畫素結構PX的半導體基板100(未繪示)、相對於半導體基板100的對向基板(未繪示)以及設置於半導體基板100與對向基板之間的顯示介質(未繪示；例如但不限於：液晶)。顯示面板10具有多個顯示區Ron、Roff。在本實施例中，可針對多個顯示區Ron、Roff的每一個所顯示之圖像的特性，決定分別位於多個顯示區Ron、Roff之多個畫素結構PX的多個第二電晶體T2的開啟或關閉。在本實施例中，各畫素結構PX之第二電晶體T2的開啟或關閉可由各畫素結構PX之掃描線GL的掃描訊號VGL及電容控制線CL的控制訊號VCL來決定；也就是說，在本實施例中，能分別決定各畫素結構PX的第二電晶體T2是否開啟，其第二電晶體T2開啟之顯示區Ron與其第二電晶體T2關閉之顯示區Roff可位於同一行及/或不同行，端視實際需求而定。

圖7為本發明第二實施例之一個畫素結構PX’的示意圖。請參照圖1，畫素結構PX’包括資料線DL、掃描線GL、電容控制線CL、第一電晶體T1、第二電晶體T2、顯示介質電容Clc 及儲存電容Cst。第一電晶體T1具有第一端T1a、控制端T1c和第二端T1b。第二電晶體T2具有第一端T2a、控制端T2c和第二端T2b。第一電晶體T1的第一端T1a電性連接至資料線DL。第一電晶體T1的控制端T1c電性連接至掃描線GL。第一電晶體T1的第二端T1b電性連接至顯示介質電容Clc的一電極Alc1。顯示介質電容Clc的另一電極Alc2電性連接至一參考電位，其中所述參考電位可以是接地電位、固定電位或可調整的電位。第二電晶體T2的第一端T2a電性連接至第一電晶體T1的第二端T1b。第二電晶體T2的控制端T2c電性連接至電容控制線CL。第二電晶體T2的第二端T2b電性連接至儲存電容Cst的一電極Ast1。儲存電容Cst的另一電極Ast2電性連接至一參考電位，其中所述參考電位可以是接地電位、固定電位或可調整的電位。

圖7的畫素結構PX’與圖1的畫素結構PX的差異在於：圖7的畫素結構PX’可不包括圖1的第三電晶體T3，而圖7的畫素結構PX’的第二電晶體T2的控制端T2c可直接電性連接至電容控制線CL。

圖8為本發明第二實施例之半導體基板的上視示意圖。請參照圖8，半導體基板100’包括基底110以及設置基底110上的多個畫素結構PX’。半導體基板100’的部分畫素結構PX’1、PX’2的多條掃描線GL可彼此連接。半導體基板100’的部分畫素結構PX’1、PX’2的多條資料線DL1、DL2可彼此分離且依序排列。半導體基板100’的部分畫素結構PX’1、PX’2的多條電容控制線CL1、CL2可彼此分離且依序排列。

請參照圖8及圖9，在本實施例中，於時間區間t1，畫素結構PX’1之掃描線GL的掃描訊號VGL具有一高掃描電位Vgh，畫素結構PX’1的資料線DL1的資料訊號VDL1由灰階值L0切換至灰階值L128。灰階值L128所對應的資料訊號VDL1的均方根電壓值為VL128。判斷當灰階值L128介於第一預設值與第二預設值之間時，令畫素結構PX’1之電容控制線CL1的控制訊號VCL1具有高控制電位Vch。此時，畫素結構PX’1的第一電晶體T1及第二電晶體T2均開啟，而畫素結構PX’1的儲存電容Cst及顯示介質電容Clc均會被充電。如此一來，即便在畫素結構PX’1用於顯示一圖像的過程中，畫素結構PX’1具有一漏電量，所述漏電量佔畫素結構PX’1之儲存電容Cst及顯示介質電容Clc原本所儲存之總電荷量的比例低，因此，所述漏電量並不會使顯示介質電容Clc上的電壓過度下降。藉此，即便畫素結構PX’1操作在灰階值L128，且畫素結構PX’1的亮度對均方根電壓值VL128附近的電壓變化很敏感，採用畫素結構PX’1的顯示面板10’(繪示於圖10) 的閃爍(flick)程度仍輕微、符合產品規格。

請再參照圖8及圖9，於時間區間t1，畫素結構PX’2之掃描線GL的掃描訊號VGL具有一高掃描電位Vgh，畫素結構PX’2的資料線DL2的資料訊號VDL2由灰階值L0切換至灰階值L255。灰階值L255所對應的資料訊號VDL2的均方根電壓值為VL255。判斷當灰階值L255大於第二預設值時，或判斷當灰階值L255小於第一預設值時，令畫素結構PX’2之電容控制線CL2的控制訊號VCL2具有低控制電位Vcl。此時，畫素結構PX’2的第一電晶體T1開啟，畫素結構PX’2的第二電晶體T2係關閉，畫素結構PX’2的顯示介質電容Clc會被充電，而畫素結構PX’2的儲存電容Cst不會被充電。如此一來，即便在畫素結構PX’2用於顯示一圖像的過程中，畫素結構PX’2具有一漏電量，且所述漏電量佔顯示介質電容Clc原本所儲存之電荷量的比例高時，由於畫素結構PX’2的亮度對均方根電壓值VL255附近的電壓變化不敏感，因此，所述漏電量並不會造成畫素結構PX’2的亮度過度地變化。也就是說，當灰階值L255大於第二預設值或小於第一預設值時，即使關閉第二電晶體T2而不對儲存電容Cst充電，採用畫素結構PX’2之顯示面板10’的閃爍(flick)程度仍輕微、符合產品規格。此外，由於可不對畫素結構PX’2的儲存電容Cst充電，顯示面板10’能在閃爍(flick)程度符合規格值的情況下達到省電的效果。

圖10為本發明第二實施例之顯示面板的示意圖。請參照圖10，顯示面板10’包括具有前述之畫素結構PX’的半導體基板100’(未繪示)、相對於半導體基板100’的對向基板(未繪示)以及設置於半導體基板100’與對向基板之間的顯示介質(未繪示；例如但不限於：液晶)。顯示面板10’具有多個顯示區Ron、Roff。在本實施例中，可針對多個顯示區Ron、Roff的每一個所顯示之圖像的特性，決定分別位於多個顯示區Ron、Roff之多個畫素結構PX’的多個第二電晶體T2的開啟或關閉。顯示區Ron的多個第二電晶體T2係開啟，顯示區Roff的多個第二電晶體T2係關閉。在本實施例中，同一欄之多個畫素結構PX’之多個第二電晶體T2的開啟或關閉是由同一條電容控制線CL的控制訊號VCL來決定，其第二電晶體T2開啟之顯示區Ron與其第二電晶體T2關閉之顯示區Roff可位於不同欄，但本發明不以此為限。

圖11為本發明第三實施例之一個畫素結構PX-1的示意圖。圖11的畫素結構PX-1與圖1的畫素結構PX相似，兩者的差異在於：在圖1的實施例中，電容控制線CL與掃描線GL交錯；在圖11的實施例中，電容控制線CL與掃描線GL平行。藉此，電容控制線CL與掃描線GL可電性連接至位於顯示面板10’之至少一側的整合型閘極驅動電路(gate driver on array；GOA；未繪示)，而減少用以與晶片(未繪示)接合之接墊(未繪示)設置的數量。此外，本實施例之畫素結構PX-1可用驅動前述畫素結構 PX的方式驅動之，於此便不再重述。

圖12為本發明第四實施例之一個畫素結構PX’-1的示意圖。圖12的畫素結構PX’-1與圖7的畫素結構PX’相似，兩者的差異在於：在圖7的實施例中，電容控制線CL與掃描線GL交錯；在圖12的實施例中，電容控制線CL與掃描線GL平行。畫素結構PX’-1可用驅動畫素結構PX’的方式驅動之，於此便不再重述。

圖13為本發明第五實施例之半導體基板100A的示意圖。請參照圖13，半導體基板100A包括陣列排列的多個畫素組G。每一畫素組G除了包括前述的畫素結構PX外，每一畫素組G還包括至少一個畫素結構PX2，其中畫素結構PX與畫素結構PX2不同。具體而言，畫素結構PX2與前述之畫素結構PX的差異在於，畫素結構PX2不包括畫素結構PX的第三電晶體T3及畫素結構PX的電容控制線CL，畫素結構PX2之第二電晶體T2的控制端T2c是電性連接至同一畫素組G之畫素結構PX的第三電晶體T3的第二端T3b。在本實施例中，同一畫素組G之畫素結構PX、畫素結構PX2及畫素結構PX2例如分別用以顯示紅色、綠色與藍色，但本發明不以此為限。

圖14為本發明第六實施例之半導體基板100B的示意圖。請參照圖14，半導體基板100B包括多個畫素結構PX與多個畫素結構PX2，其中每一畫素結構PX2與畫素結構PX的差異在於，畫素結構PX2不包括畫素結構PX的第三電晶體T3及畫素結構PX的電容控制線CL。多個畫素結構PX與多個畫素結構PX2排成多行。每一行的畫素結構PX的掃描線GL與該行的畫素結構PX2的掃描線GL電性連接。特別是，同一行之所有畫素結構PX2之多個第二電晶體T2的多個控制端T2c皆電性連接至該行之畫素結構PX之第三電晶體T3的第二端T3b。

圖15為採用本發明任一實施例之半導體基板的電子裝置。請參照圖15，電子裝置1包括具有半導體基板100的顯示面板。電子裝置1根據多個畫素結構PX的多個圖像P1、P2的多個特性，決定多個畫素結構PX的多個第二電晶體T2的開啟或關閉。舉例而言，電子裝置1處於第一應用情境時，電子裝置1之顯示面板顯示靜態圖像P1、P2，其中靜態圖像P1、P2的更新頻率低，例如但不限於：5Hz。靜態圖像包括第一圖像P1及第二圖像P2，分別位於顯示區Roff及顯示區Ron。電子裝置1之顯示面板之顯示區Roff的多個第一畫素結構PX用以顯示第一圖像P1。電子裝置1之顯示面板之顯示區Ron的第二畫素結構PX用以顯示第二圖像P2。判斷當第一圖像P1包括灰色畫面及穿插於灰色畫面中的白色文字時，使顯示區Roff之多個第一畫素結構PX的多個第二電晶體T2關閉。此時，不需對顯示區Roff之多個第一畫素結構PX的多個儲存電容Cst充電，而電子裝置1能省電；此外，由於不需對顯示區Roff之多個第一畫素結構PX的多個儲存電容Cst充電，第一畫素結構PX的充電率高。當第一畫素結構PX的充電率夠高時，白字文字的邊緣不會有因充電率低所導致之亮度不足的問題。另一方面，判斷當第二圖像P2包括一全灰畫面時，使顯示區Ron之多個第二畫素結構PX的多個第二電晶體T2開啟，以改善閃爍的問題。

圖16為採用本發明任一實施例之半導體基板的電子裝置。請參照圖16，電子裝置1包括具有半導體基板100的顯示面板。電子裝置1根據多個畫素結構PX的多個圖像P3、P4、P5的多個特性，決定多個畫素結構PX的多個第二電晶體T2的開啟或關閉。舉例而言，電子裝置1處於第二應用情境時，電子裝置1之顯示面板顯示圖像P3、P4、P5包括靜態圖像P3、P5及動態圖像P4，其中靜態圖像P3、P5的更新頻率(例如但不限於：5Hz)低，動態圖像P4的更新頻率(例如但不限於：60Hz)高。靜態圖像P3、動態圖像P4及靜態圖像P5分別位於顯示區Ron、顯示區Roff及顯示區Ron。電子裝置1可根據多個圖像P3、P4、P5的多個更新頻率，決定多個畫素結構PX的多個第二電晶體T2的開啟或關閉。具體而言，圖16之上方的顯示區Ron的多個第一畫素結構PX以及圖16之下方的顯示區Ron的多個第一畫素結構PX分別用以顯示第一圖像P3及第一圖像P5。判斷當第一圖像P3、P5的更新頻率等於或低於第一預設頻率(例如但不限於：5Hz)時，使位於顯示區Ron的多個第一畫素結構PX的多個第二電晶體T2的開啟，以改善閃爍的問題。判斷當第二圖像P4的更新頻率等於或高於第二預設頻率(例如但不限於：60Hz)時，使顯示區Ron的多個第二畫素結構PX的多個第二電晶體T2的關閉，以省電並兼顧閃爍問題的改善。

圖17為採用本發明任一實施例之半導體基板的電子裝置。請參照圖17，電子裝置1包括具有半導體基板100的顯示面板。電子裝置1根據多個畫素結構PX的圖像P6的特性，決定多個畫素結構PX的多個第二電晶體T2的開啟或關閉。舉例而言，電子裝置1處於第三應用情境時，電子裝置1之顯示面板的圖像P6為黑底白字的靜態圖像。電子裝置1之顯示面板之顯示區Roff的多個畫素結構PX用以顯示圖像P6。此時，可將關閉所有畫素結構PX的第二電晶體T2，不需對顯示區Roff之多個畫素結構PX的多個儲存電容Cst充電，而電子裝置1能省電。同時間，電子裝置1的顯示面板也不會產生閃爍及充電率不足的問題。

圖18示出本發明一實施例之一個畫素結構PX。圖18所繪的畫素結構PX即為圖1之畫素結構PX的實際佈局(layout)。圖19為對應圖18剖線I-I’所繪之半導體基板100的剖面示意圖。圖20為對應圖18剖線II-II’所繪之半導體基板100的剖面示意圖。圖21為對應圖18剖線III-III’所繪之半導體基板100的剖面示意圖。需說明的是，圖18係省略圖19至圖21的遮光層120。

請參照圖18至圖21，半導體基板100包括基底110以及配置於基底110上的畫素結構PX。基底110主要是用來承載畫素結構PX之用，其材質可為玻璃、石英、有機聚合物、或是不透光/反射材料(例如：導電材料、晶圓、陶瓷、或其它可適用的材料)、或是其它可適用的材料。

在本實施例中，半導體基板100可選擇性地包括遮光層120。遮光層120配置於基底110上。舉例而言，在本實施例中，遮光層120的材質可以是金屬材料、合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物或其組合。然而，本發明不限於此，根據其它實施例，遮光層120的材質也可以是能擋光的其它導電材料、能擋光的非導電材料或其組合。

在本實施例中，半導體基板100可選擇性地包括絕緣層132、134，設置於遮光層120上。舉例而言，在本實施例中，絕緣層132、134的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。

半導體基板100包括半導體層。半導體層包括第一電晶體T1、第二電晶體T2及第三電晶體T3的多個半導體圖案T1d、T2d、T3d。在本實施例中，半導體圖案T1d、T2d、T3d可選擇性地設置於絕緣層134上。第一電晶體T1的半導體圖案T1d與第二電晶體T2的半導體圖案T2d可以選擇性地直接連接。第三電晶體T3的半導體圖案T3d與第一電晶體T1的半導體圖案T1d及第二電晶體T2的半導體圖案T2d分離。舉例而言，在本實施例中，第一電晶體T1的半導體圖案T1d大致上可呈顛倒的U型，第二電晶體T2的半導體圖案T2d大致上可呈ㄟ字型，第三電晶體T3的半導體圖案T3d大致上可呈顛倒的L型，其中ㄟ字型的半導體圖案T2d大致上位於顛倒之U型的半導體圖案T1d與顛倒之L型的半導體圖案T3d之間，但本發明不以此為限。

在本實施例中，遮光層120可遮蔽(或者說，可重疊於)第一電晶體T1、第二電晶體T2及第三電晶體T3的多個半導體圖案T1d、T2d、T3d，以防止及/或減少光漏電的產生。然而，本發明不限於此，根據其他實施例，也可省略遮光層120的設置。

在本實施例中，半導體圖案T1d、T2d、T3d可以是單層或多層結構。舉例而言，在本實施例中，半導體圖案T1d、T2d、T3d的材料可包括多晶矽。然而，本發明不限於此，根據其他實施例，半導體圖案T1d、T2d、T3d的材料也可包括非晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料(例如：銦鋅氧化物、銦鎵鋅氧化物、或是其它合適的材料、或上述之組合)、或其它合適的材料、或含有摻雜物(dopant)於上述材料中、或上述之組合。

值得注意的是，在本實施例中，資料線DL在第一方向D1上延伸，掃描線GL在第二方向D2上延伸，而第二電晶體T2之半導體圖案T2d的至少一部分是在與第一方向D1及第二方向D2交錯的第四方向D4上延伸。在第四方向D4上延伸的半導體圖案T2d有助於在有限的面積中設置做為儲存電容Cst之開關的第二電晶體T2。

在本實施例中，半導體基板100還包括絕緣層140，設置於半導體圖案T1d、T2d、T3d上。舉例而言，在本實施例中，絕緣層140的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。

在本實施例中，半導體基板100還包括第一金屬層。第一金屬層可選擇性地包括掃描線GL、第一電晶體T1的控制端T1c、第二電晶體T2的控制端T2c、第三電晶體T3的控制端T3c及共用電極190。第一電晶體T1的控制端T1c、第二電晶體T2的控制端T2c及第三電晶體T3的控制端T3c分別與第一電晶體T1的半導體圖案T1d、第二電晶體T2的半導體圖案T2d及第三電晶體T3的半導體圖案T3d重疊。

第一電晶體T1的控制端T1c電性連接至掃描線GL。舉例而言，在本實施例中，第一電晶體T1的控制端T1c可以是掃描線GL之與半導體圖案T1d交叉的兩處；也就是說，在本實施例中，第一電晶體T1可以是雙閘極型電晶體，但本發明不以此為限。第三電晶體T3的控制端T3c電性連接至掃描線GL。舉例而言，在本實施例中，第三電晶體T3的控制端T3c可以是掃描線GL之與半導體圖案T3d交叉的一處；也就是說，在本實施例中，第三電晶體T3可以是一個單閘極型電晶體，但本發明不以此為限。

第二電晶體T2的控制端T2c與掃描線GL分離。舉例而言，第二電晶體T2的控制端T2c可以是位於掃描線GL旁的一個條狀導電圖案，但本發明不以此為限。值得注意的是，在本實施例中，第二電晶體T2的控制端T2c在第三方向D3上延伸，其中第三方向D3與第一方向D1、第二方向D2及第四方向D4交錯。也就是說，第二電晶體T2的控制端T2c與第二電晶體T2的半導體圖案T2d交叉設置，且不平行於資料線DL及掃描線GL。藉此，有助於在有限的面積中設置做為儲存電容Cst之開關的第二電晶體T2。

在本實施例中，掃描線GL的延伸方向(即第二方向D2)與第二電晶體T2之控制端T2c的延伸方向(即第三方向D3)具有夾角θ。較佳地是，0°<θ<60°，但本發明不以此為限。掃描線GL的延伸方向(即第二方向D2)與第二電晶體T2之半導體圖案T2d的延伸方向(即第四方向D4)具有夾角Φ。較佳地是，0°<Φ<60°，但本發明不以此為限。第二電晶體T2之控制端T2c的延伸方向(即第三方向D3)與第二電晶體T2之半導體圖案T2d的延伸方向(即第四方向D4)具有夾角α。較佳地是，0°<α

90°，但本發明不以此為限。

共用電極190用具有一參考電位，所述參考電位可以是接地電位、固定電位或可調變的電位。共用電極190可以是儲存電容Cst之電極Ast2(標示於圖1)的至少一部分。共用電極190 與掃描線GL及第二電晶體T2的控制端T2c分離。舉例而言，在本實施例中，第二電晶體T2的控制端T2c可位於掃描線GL與共用電極190之間。也就是說，第二電晶體T2之一部分(例如：控制端T2c)於基底110上的一垂直投影位於掃描線GL於基底110上的一垂直投影與儲存電容Cst之一部分(例如：共用電極190)於基底110上的一垂直投影之間。

在本實施例中，掃描線GL、第一電晶體T1的控制端T1c、第二電晶體T2的控制端T2c、第三電晶體T3的控制端T3c及共用電極190的材質是以金屬為示例。然而，本發明不限於此，根據其他實施例，掃描線GL、第一電晶體T1的控制端T1c、第二電晶體T2的控制端T2c、第三電晶體T3的控制端T3c及共用電極190的材質也可以是其他導電材料。例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

在本實施例中，半導體基板100還包括絕緣層150，設置於掃描線GL、第一電晶體T1的控制端T1c、第二電晶體T2的控制端T2c、第三電晶體T3的控制端T3c及共用電極190上。舉例而言，在本實施例中，絕緣層150的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。

在本實施例中，半導體基板100還包括第二金屬層，設置於絕緣層150上。在本實施例中，第二導電層可以選擇性地包括資料線DL、電容控制線CL、第一電晶體T1的第一端T1a及第二端T1b、第二電晶體T2的第一端T2a及第二端T2b和第三電晶體T3的第一端T3a及第二端T3b。

資料線DL與掃描線GL交錯設置。資料線DL在第一方向D1上延伸，掃描線GL在第二方向D2上延伸，其中第一方向D1與第二方向D2交錯。舉例而言，在本實施例中，第一方向D1與第二方向D2可選擇性地垂直，但本發明不以此為限。在本實施例中，電容控制線CL可選擇性地與資料線DL平行設置，但本發明不以此為限。根據其它實施例，電容控制線CL也可以其它方式設置，例如：電容控制線CL也可與掃描線GL平行設置。

第一電晶體T1的第一端T1a與資料線DL電性連接。舉例而言，在本實施例中，第一電晶體T1的第一端T1a可為資料線DL之與半導體圖案T1d重疊的一處，但本發明不以此為限。第一電晶體T1的第一端T1a及第二端T1b分別與第一電晶體T1之半導體圖案T1c的不同兩處電性連接。具體而言，在本實施例中，第一電晶體T1的第一端T1a可透過絕緣層140、150的接觸窗142、152與第一電晶體T1的半導體圖案T1d電性連接，第一電晶體T1的第二端T1b可透過絕緣層140、150的接觸窗144、154與第一電晶體T1的半導體圖案T1d電性連接。

第二電晶體T2的第一端T2a與第一電晶體T1的第二端 T1b與電性連接。舉例而言，在本實施例中，第二電晶體T2的第一端T2a與第一電晶體T1的第二端T1b可以是同一第一島狀圖案的兩部分。第二電晶體T2的第一端T2a及第二端T2b電性連接至半導體圖案T2d的不同兩區。舉例而言，在本實施例中，第二電晶體T2的第一端T2a可透過絕緣層140、150的接觸窗144、154電性連接至第二電晶體T2之半導體圖案T2d，第二電晶體T2的第二端T2b可透過絕緣層140、150的接觸窗149、159電性連接至第二電晶體T2的半導體圖案T2d。

第二電晶體T2的第二端T2b與儲存電容Cst電性連接。舉例而言，在本實施例中，半導體基板100的第二金屬層還包括導電圖案155，與第一金屬層的共用電極190重疊。第二金屬層的導電圖案155可以是儲存電容Cst之電極Ast1(標示於圖1)的至少一部分。第二電晶體T2的第二端T2b與儲存電容Cst的導電圖案155連接。在本實施例中，第二電晶體T2的第二端T2b與儲存電容Cst的導電圖案155可以是同一第二島狀圖案的兩部分，但本發明不以此為限。

第三電晶體T3的第一端T3a電性連接至電容控制線CL。舉例而言，在本實施例中，第三電晶體T3的第一端T3a可以是電容控制線CL與半導體圖案T3d重疊的一部分。第三電晶體T3的第二端T3b電性連接至第二電晶體T2的控制端T2c。舉例而言，在本實施例中，第三電晶體T3的第二端T3b可透過絕緣層 150的接觸窗157電性連接至第二電晶體T2的控制端T2c。第三電晶體T3的第一端T3a及第二端T3b分別與半導體圖案T3c的不同兩區電性連接。舉例而言，第三電晶體T3的第一端T3a可透過絕緣層140、150的接觸窗146、156電性連接至半導體圖案T3d，第三電晶體T3的第二端T3b可透過絕緣層140、150的接觸窗148、158電性連接至半導體圖案T3d。

值得注意的是，在本實施例中，第二電晶體T2於基底110上的一垂直投影位於第一電晶體T1於基底110上的一垂直投影與第三電晶體T3於基底110上的一垂直投影之間。更詳細地說，第二電晶體T2之控制端T2c於基底110上的垂直投影位於第一電晶體T1之第二端T1b於基底110上的垂直投影與第三電晶體T3之第二端T3b於基底110上的垂直投影之間。

在本實施例中，半導體基板100還包括絕緣層162、164，設置於資料線DL、電容控制線CL、第一電晶體T1的第一端T1a及第二端T1b、第二電晶體T2的第一端T2a及第二端T2b、第三電晶體T3的第一端T3a及第二端T3b和導電圖案155上。舉例而言，在本實施例中，絕緣層162、164的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。

在本實施例中，半導體基板100還包括第一透明導電層，設置於絕緣層164上。第一透明導電層包括共用電極180。第一透明導電層的共用電極180的一部分與第一金屬層的共用電極190重疊且彼此電性連接。舉例而言，第一透明導電層的共用電極180可透過絕緣層162、164、150的接觸窗162c、164c、153電性連接至第一金屬層的共用電極190。互相電性連接的共用電極180及共用電極190可視為儲存電容Cst的一電極Ast2(標示於圖1)。在本實施例中，第一透明導電層的材質可包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。

在本實施例中，半導體基板100還包括絕緣層170，設置於共用電極180上。舉例而言，在本實施例中，絕緣層170的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。

在本實施例中，半導體基板100還包括第二透明導電層，設置於絕緣層170上。第二透明導電層包括畫素電極172。畫素電極172電性連接至第二電晶體T2的第二端T2b。具體而言，在本實施例中，畫素電極172可透過絕緣層162、164、170的接觸窗162a、164a、170a電性連接至第二電晶體T2的第二端T2b。畫素電極172與共用電極180重疊。畫素電極172與共用電極180之間的電壓差用以驅動顯示介質(例如但不限於：液晶)。畫素電極172、共用電極180以及顯示介質(未繪示)可形成顯示介質電容 Clc。也就是說，畫素電極172及共用電極180可分別為顯示介質電容Clc的兩電極Alc1、Alc2。

在本實施例中，第二透明導電層還包括導電圖案174。導電圖案174與畫素電極172分離。導電圖案174重疊且電性連接於第二電晶體T2的第二端T2b。導電圖案174還重疊於第二金屬層的導電圖案155。在本實施例中，導電圖案174可透過絕緣層162、164、170的接觸窗162b、164b、170b電性連接至第二電晶體T2的第二端T2b及第二金屬層的導電圖案155。互相電性連接之第二透明導電層的導電圖案174及第二金屬層的導電圖案155可視為儲存電容Cst的另一電極Ast1(標示於圖1)。總言之，在本實施例中，儲存電容Cst可包括互相電性連接的共用電極180、190、互相電性連接的導電圖案174、155以及夾設於共用電極180、190與導電圖案174、155之間的絕緣層150、162、164、170。

在本實施例中，為使儲存電容Cst的儲電作用能夠顯著地改善前述的閃爍問題，較佳地是，儲存電容Cst的電容值大於顯示介質電容Clc之電容值的一半，但本發明不以此為限。

此外，在本實施例中，儲存電容Cst的電容值大於顯示介質電容Clc，因此用以對儲存電容Cst充電的第二電晶體T2的充電能力優於用以對顯示介質電容Clc充電的第一電晶體T1的充電能力為佳。也就是說，第二電晶體T2的開啟電流(Ion)以大於第一電晶體T1的開啟電流為佳。舉例而言，在本實施例中，第一電晶體T1的半導體圖案T1d具有一通道寬長比

，第二電晶體T2的半導體圖案T2d具有通道寬長比

，

，但本發明不以此為限。第三電晶體T3所需的充電量很小，第三電晶體T3的設計以防止漏電為佳。舉例而言，在本實施例中，第三電晶體的一半導體圖案Td3具有一通道寬長比

，而

，但本發明不以此為限。

綜上所述，在本發明一實施例中，可根據欲顯示的灰階值及/或與欲顯示之圖像的更新頻率來決定是否開啟第二電晶體，以對儲存電容充電。藉此，採用本發明一實施例之半導體基板的顯示面板可改善閃爍問題且能達到省電的效果。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

155、174‧‧‧導電圖案

172‧‧‧畫素電極

180、190‧‧‧共用電極

CL‧‧‧電容控制線

DL‧‧‧資料線

D1、D2、D3、D4‧‧‧方向

GL‧‧‧掃描線

PX‧‧‧畫素結構

T1‧‧‧第一電晶體

T1a、T2a、T3a‧‧‧第一端

T1b、T2b、T3b‧‧‧第二端

T1c、T2c、T3c‧‧‧控制端

T1d、T2d、T3d‧‧‧半導體圖案

T2‧‧‧第二電晶體

T3‧‧‧第三電晶體

I-I’、II-II’、III-III’‧‧‧剖線

θ、Φ、α‧‧‧夾角

Claims

一種半導體基板，包括：一基底；一資料線、一掃描線及一電容控制線，設置於該基底上；一第一電晶體，其中該第一電晶體的一第一端電性連接至該資料線，而該第一電晶體的一控制端電性連接至該掃描線；一畫素電極，電性連接至該第一電晶體的一第二端；一第二電晶體，其中該第二電晶體的一第一端電性連接至該第一電晶體的該第二端；一儲存電容，電性連接至該第二電晶體的一第二端；以及一第三電晶體，其中該第三電晶體的一第一端電性連接至該電容控制線，該第三電晶體的一控制端電性連接至該掃描線，而該第三電晶體的一第二端電性連接至該第二電晶體的一控制端。
如申請專利範圍第1項所述的半導體基板，其中該第二電晶體於該基底上的一垂直投影位於該第一電晶體於該基底上的一垂直投影與該第三電晶體於該基底上的一垂直投影之間。
如申請專利範圍第1項所述的半導體基板，其中該第二電晶體於該基底上的一垂直投影位於該掃描線於該基底上的一垂直投影與該儲存電容於該基底上的一垂直投影之間。
如申請專利範圍第1項所述的半導體基板，其中該資料線在一第一方向上延伸，該掃描線在一第二方向上延伸，該第二電晶體的該控制端在一第三方向上延伸，且該第三方向與該第一方向及該第二方向交錯。
如申請專利範圍第4項所述的半導體基板，其中該第二方向與該第三方向具有一夾角θ，且0°<θ<60°。
如申請專利範圍第4項所述的半導體基板，其中該第二電晶體包括在一第四方向上延伸的一半導體圖案，而該第三方向與該第一方向、該第二方向及該第四方向交錯。
如申請專利範圍第6項所述的半導體基板，其中該第二方向與該第四方向具有一夾角Φ，且0°<Φ<60°。
如申請專利範圍第6項所述的半導體基板，其中該第三方向與該第四方向具有一夾角α，且0°<α
90°。
如申請專利範圍第1項所述的半導體基板，其中該儲存電容包括：一絕緣層，設置於該第二電晶體的該第二端上，其中該畫素電極設於該絕緣層上；以及一導電圖案，設置於該絕緣層上，與該畫素電極分離，且透過該絕緣層的一接觸窗電性連接至該第二電晶體的該第二端，其中該導電圖案與該第二電晶體的該第二端重疊。
如申請專利範圍第1項所述的半導體基板，更包括：一共用電極，設置於該基底上，其中該共用電極與該畫素電極重疊，以形成一顯示介質電容；該儲存電容之電容值大於該顯示介質電容之電容值的一半。
如申請專利範圍第1項所述的半導體基板，其中該第一電晶體的一半導體圖案具有一通道寬長比
，該第二電晶體的一半導體圖案具有一通道寬長比
，而
。
如申請專利範圍第11項所述的半導體基板，其中該第三電晶體的一半導體圖案具有一通道寬長比
，而
。
一種驅動方法，用以驅動一半導體基板，其中該半導體基板包括多個畫素結構，該些畫素結構的每一個包括一資料線、一掃描線、一電容控制線、一第一電晶體、一畫素電極、一第二電晶體以及一儲存電容，該第一電晶體的一第一端電性連接至該資料線，該第一電晶體的一控制端電性連接至該掃描線，該第一電晶體的一第二端電性連接至該畫素電極，該第二電晶體的一第一端電性連接至該第一電晶體的該第二端，該第二電晶體的一控制端電性連接至該電容控制線，該第二電晶體的一第二端電性連接至該儲存電容，而該驅動方法包括：根據該些畫素結構之至少一者的至少一資料線的至少一資料訊號，決定該些畫素結構之該至少一者的至少一第二電晶體的開啟或關閉；其中根據該些畫素結構之該至少一者的該至少一資料線的該至少一資料訊號，決定該些畫素結構之該至少一者的該至少一第二電晶體的開啟或關閉的的步驟包括：判斷當該些畫素結構的該至少一者的該至少一資料線的該至少一資料訊號的灰階值小於一第一預設值時，使該些畫素結構的該至少一者的該至少一第二電晶體關閉。
如申請專利範圍第13項所述的驅動方法，其中根據該些畫素結構之該至少一者的該至少一資料線的該至少一資料訊號，決定該些畫素結構之該至少一者的該至少一第二電晶體的開啟或關閉的步驟包括：判斷當該些畫素結構的該至少一者的該至少一資料線的該至少一資料訊號的灰階值介於一第一預設值與一第二預設值之間時，使該些畫素結構的該至少一者的該至少一第二電晶體開啟，其中該第一預設值小於該第二預設值。
如申請專利範圍第13項所述的驅動方法，其中根據該些畫素結構之該至少一者的該至少一資料線的該至少一資料訊號，決定該些畫素結構之該至少一者的該至少一第二電晶體的開啟或關閉的的步驟包括：判斷當該些畫素結構的該至少一者的該至少一資料線的該至少一資料訊號的灰階值大於一第二預設值時，使該些畫素結構的該至少一者的該至少一第二電晶體關閉。
一種驅動方法，用以驅動一半導體基板，其中該半導體基板包括多個畫素結構，該些畫素結構的每一個包括一資料線、一掃描線、一電容控制線、一第一電晶體、一畫素電極、一第二電晶體以及一儲存電容，該第一電晶體的一第一端電性連接至該資料線，該第一電晶體的一控制端電性連接至該掃描線，該第一電晶體的一第二端電性連接至該畫素電極，該第二電晶體的一第一端電性連接至該第一電晶體的該第二端，該第二電晶體的一控制端電性連接至該電容控制線，該第二電晶體的一第二端電性連接至該儲存電容，該些畫素結構用以顯示多個圖像，而該驅動方法包括：根據該些畫素結構之至少一者的至少一資料線的至少一資料訊號，決定該些畫素結構之該至少一者的至少一第二電晶體的開啟或關閉；以及根據該些圖像的多個特性，決定該些畫素結構的多個第二電晶體的開啟或關閉；其中該些圖像包括一第一圖像及一第二圖像，該些畫素結構包括用以顯示該第一圖像的多個第一畫素結構和用以顯示該第二圖像的多個第二畫素結構，而根據該些畫素結構的該些圖像的該些特性，決定該些畫素結構的該些第二電晶體的開啟或關閉的步驟包括：判斷當該第一圖像包括一灰色畫面及穿插於該灰色畫面中的一白色文字時，使該些第一畫素結構的多個第二電晶體關閉；以及判斷當該第二圖像包括一全灰畫面時，使該些第二畫素結構的多個第二電晶體開啟。
一種驅動方法，用以驅動一半導體基板，其中該半導體基板包括多個畫素結構，該些畫素結構的每一個包括一資料線、一掃描線、一電容控制線、一第一電晶體、一畫素電極、一第二電晶體以及一儲存電容，該第一電晶體的一第一端電性連接至該資料線，該第一電晶體的一控制端電性連接至該掃描線，該第一電晶體的一第二端電性連接至該畫素電極，該第二電晶體的一第一端電性連接至該第一電晶體的該第二端，該第二電晶體的一控制端電性連接至該電容控制線，該第二電晶體的一第二端電性連接至該儲存電容，該些畫素結構用以顯示多個圖像，而該驅動方法包括：根據該些畫素結構之至少一者的至少一資料線的至少一資料訊號，決定該些畫素結構之該至少一者的至少一第二電晶體的開啟或關閉；以及根據該些圖像的多個特性，決定該些畫素結構的多個第二電晶體的開啟或關閉；其中根據該些畫素結構的該些圖像的該些特性，決定該些畫素結構的該些第二電晶體的開啟或關閉的步驟包括：根據該些圖像的多個更新頻率，決定該些畫素結構的多個第二電晶體的開啟或關閉。
如申請專利範圍第17項所述的驅動方法，其中該些圖像包括一第一圖像及一第二圖像，該些畫素結構包括用以顯示該第一圖像的多個第一畫素結構和用以顯示該第二圖像的多個第二畫素結構，而根據該些畫素結構的該些圖像的該些更新頻率，決定該些畫素結構的多個第二電晶體的開啟或關閉的步驟包括：判斷當該第一圖像的一更新頻率等於或低於第一預設頻率時，使該些第一畫素結構的多個第二電晶體的開啟；以及判斷當該第二圖像的一更新頻率等於或高於第二預設頻率時，使該些第二畫素結構的多個第二電晶體的關閉，其中該第一預設頻率高於該第二預設頻率。
如申請專利範圍第13、16或17項所述的驅動方法，其中該些畫素結構之多條資料線的多個資料訊號的每一個介於一高資料電位Vdh與一低資料電位Vdl，該些畫素結構之多條掃描線的多個掃描訊號的每一個介於一高掃描電位Vgh與一低掃描電位Vgl，該些畫素結構之多條電容控制線的多個控制訊號的每一個介於一高控制電位Vch與一低控制電位Vcl，Vdh<Vch<Vgh，且Vgl<Vcl<Vdl。