CN105469765B - 多路复用型显示驱动电路 - Google Patents

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Abstract

本发明提供一种多路复用型显示驱动电路，适用于高解析度的采用RGBW四色像素结构的显示装置，其设置有多个驱动单元，每一驱动单元设置八个多路复用模块，每一多路复用模块均包括三个薄膜晶体管，该三个薄膜晶体管的栅极分别电性连接于第一分路控制信号(Demux1)、第二分路控制信号(Demux2)、和第三分路控制信号(Demux3)，源极均电性连接同一数据信号，漏极以跳线方式分别电性连接一数据线，这样能够使得每一分路控制信号的脉冲周期等于扫描信号周期的1/3，从而在不改变扫描信号脉冲周期的情况下，增加数据信号的充电时间，提升子像素的充电率。

Description

多路复用型显示驱动电路
技术领域
本发明涉及显示技术领域，尤其涉及一种多路复用型显示驱动电路。
背景技术
在液晶显示装置(Liquid Crystal Display，LCD)与有机发光二极管显示装置(Organic Light Emitting Display，OLED)等平板显示装置中均包括多个阵列式排布的像素，每个像素通常包括红、绿、蓝三种颜色的子像素，每个子像素均受控于一条栅极线与一条数据线，栅极线用于控制子像素的开启和关闭，数据线通过向子像素施加不同的数据电压信号，使子像素显示不同的灰阶，从而实现全彩画面的显示。
随着显示技术的发展，人们对显示装置的显示亮度、色彩还原性、画面色彩的丰富性等显示品质的追求越来越高，仅利用红色、绿色和蓝色三基色的显示装置，已不能满足人们对显示装置的需求。随之提出了一种由红、绿、蓝、白四种颜色组成的四色显示装置，在每个像素中增加一白色子像素，形成由红色子像素R、绿色子像素G、蓝色子像素B、及白色子像素W构成的RGBW像素结构。采用RGBW像素结构的显示装置在同样的显示画面下，比采用RGB三色子像素结构的显示装置具有更大的像素间距(pixel pitch)，且增加的白色子像素具有高穿透率，使得采用RGBW四色像素结构的显示装置具有高穿透率和高开口率的优点，受到消费者的追捧。
图1所示为一种现有的采用RGBW四色像素结构的显示装置所使用的多路复用型显示驱动电路，包括：多个驱动单元，每一驱动单元均包括：八条相互平行并依次排列的竖直的数据线D1-D8、至少两条相互平行并依次排列的水平的扫描线Gn(n为正整数)、至少二行八列共十六个呈阵列式排布的子像素100、以及第一和第二多路复用模块De10、De20；每一子像素100电性连接于该子像素100所在行对应的扫描线和该子像素100所在列对应的数据线；每一多路复用模块均包括四个薄膜晶体管，该四个薄膜晶体管的栅极分别电性连接于第一分路控制信号Demux1、第二分路控制信号Demux2、第三分路控制信号Demux3、和第四分路控制信号Demux4，源极均电性连接同一数据信号，漏极分别电性连接一数据线。具体地，所述第一多路复用模块De10包括：第一薄膜晶体管T10，所述第一薄膜晶体管T10的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第一数据信号Data10，漏极电性连接于第一数据线D1；第二薄膜晶体管T20，所述第二薄膜晶体管T20的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第一数据信号Data10，漏极电性连接于第六数据线D6；第三薄膜晶体管T30，所述第三薄膜晶体管T30的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第一数据信号Data10，漏极电性连接于第七数据线D7；第四薄膜晶体管T40，所述第四薄膜晶体管T40的栅极电性连接于第四分路控制信号Demux4，源极电性连接于第一数据信号Data10，漏极电性连接于第四数据线D4；第二多路复用模块De20包括：第五薄膜晶体管T50，所述第五薄膜晶体管T50的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第二数据信号Data20，漏极电性连接于第五数据线D5；第六薄膜晶体管T60，所述第六薄膜晶体管T60的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第二数据信号Data20，漏极电性连接于第二数据线D2；第七薄膜晶体管T70，所述第七薄膜晶体管T70的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第二数据信号Data20，漏极电性连接于第三数据线D3；第八薄膜晶体管T80，所述第八薄膜晶体管T80的栅极电性连接于第四分路控制信号Demux4，源极电性连接于第二数据信号Data20，漏极电性连接于第八数据线D8。所述第一数据信号Data10为正极性，第二数据信号Data20为负极性，所述扫描线Gn接入扫描信号Gate，所述第一、第二、第三、和第四分路控制信号Demux1、Demux2、Demux3、Demux4的脉冲周期等于扫描信号Gate的脉冲周期的1/4。
请参阅图2，随着显示装置的解析度不断提高，扫描信号Gate的脉冲周期也不断缩短，从而不断压缩第一、第二、第三、和第四分路控制信号Demux1、Demux2、Demux3、Demux4的脉冲周期，每列子像素分配到的数据开关时间也随之缩小，导致子像素的充电率不足，进入子像素的数据信号达不到位准电压。
发明内容
本发明的目的在于提供一种多路复用型显示驱动电路，适用于高解析度的显示装置，能够在不改变扫描信号脉冲周期的情况下，增加数据信号的充电时间，提升子像素的充电率。
为实现上述目的，本发明提供了一种多路复用型显示驱动电路，包括：多个驱动单元，每一驱动单元均包括：二十四条相互平行并依次排列的竖直的数据线、至少两条相互平行并依次排列的水平的扫描线、至少二行二十四列共四十八个呈阵列式排布的子像素、以及八个多路复用模块；
每一子像素电性连接于该子像素所在行对应的扫描线和该子像素所在列对应的数据线；
每一多路复用模块均包括三个薄膜晶体管，该三个薄膜晶体管的栅极分别电性连接于第一分路控制信号、第二分路控制信号、和第三分路控制信号，源极均电性连接同一数据信号，漏极分别电性连接一数据线；
第一多路复用模块包括：第一薄膜晶体管，所述第一薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第一数据信号，漏极电性连接于第一数据线；第二薄膜晶体管，所述第二薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第一数据信号，漏极电性连接于第四数据线；以及第三薄膜晶体管，所述第三薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第一数据信号，漏极电性连接于第六数据线；
第二多路复用模块包括：第四薄膜晶体管，所述第四薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第二数据信号，漏极电性连接于第二数据线；第五薄膜晶体管，所述第五薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第二数据信号，漏极电性连接于第三数据线；以及第六薄膜晶体管，所述第六薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第二数据信号，漏极电性连接于第五数据线；
第三多路复用模块包括：第七薄膜晶体管，所述第七薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第三数据信号，漏极电性连接于第七数据线；第八薄膜晶体管，所述第八薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第三数据信号，漏极电性连接于第九数据线；以及第九薄膜晶体管，所述第九薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第三数据信号，漏极电性连接于第十二数据线；
第四多路复用模块包括：第十薄膜晶体管，所述第十薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第四数据信号，漏极电性连接于第八数据线；第十一薄膜晶体管，所述第十一薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第四数据信号，漏极电性连接于第十数据线；以及第十二薄膜晶体管，所述第十二薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第四数据信号，漏极电性连接于第十一数据线；
第五多路复用模块包括：第十三薄膜晶体管，所述第十三薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第五数据信号，漏极电性连接于第十四数据线；第十四薄膜晶体管，所述第十四薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第五数据信号，漏极电性连接于第十五数据线；以及第十五薄膜晶体管，所述第十五薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第五数据信号，漏极电性连接于第十七数据线；
第六多路复用模块包括：第十六薄膜晶体管，所述第十六薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第六数据信号，漏极电性连接于第十三数据线；第十七薄膜晶体管，所述第十七薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第六数据信号，漏极电性连接于第十六数据线；以及第十八薄膜晶体管，所述第十八薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第六数据信号，漏极电性连接于第十八数据线；
第七多路复用模块包括：第十九薄膜晶体管，所述第十九薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第七数据信号，漏极电性连接于第二十数据线；第二十薄膜晶体管，所述第二十薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第七数据信号，漏极电性连接于第二十二数据线；以及第二十一薄膜晶体管，所述第二十一薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第七数据信号，漏极电性连接于第二十三数据线；
第八多路复用模块包括：第二十二薄膜晶体管，所述第二十二薄膜晶体管的栅极电性连接于第一分路控制信号，源极电性连接于第八数据信号，漏极电性连接于第十九数据线；第二十三薄膜晶体管，所述第二十三薄膜晶体管的栅极电性连接于第二分路控制信号，源极电性连接于第八数据信号，漏极电性连接于第二十一数据线；以及第二十四薄膜晶体管，所述第二十四薄膜晶体管的栅极电性连接于第三分路控制信号，源极电性连接于第八数据信号，漏极电性连接于第二十四数据线；
相邻两条数据信号的极性相反。
每一子像素由一薄膜晶体管以及一像素电极构成；所述薄膜晶体管的栅极电性连接于该子像素所在行对应的扫描线，源极电性连接于该子像素所在列对应的数据线，漏极电性连接于所述像素电极。
所述子像素包括：红色子像素、绿色子像素、蓝色子像素、和白色子像素；一红色子像素、一绿色子像素、一蓝色子像素、和一白色子像素共同构成一显示像素。
同一列子像素的极性相同；在同一行显示像素中，相邻两列显示像素的同种颜色的子像素的极性不同；在同一列显示像素中，相邻两行显示像素的同种颜色的子像素的极性不同。
在第一行显示像素中，绿色子像素、蓝色子像素、红色子像素、和白色子像素依次排列；在第二行显示像素中，红色子像素、白色子像素、绿色子像素、和蓝色子像素依次排列；在第三行显示像素中，绿色子像素、红色子像素、蓝色子像素、和白色子像素依次排列；在第四行显示像素中，蓝色子像素、白色子像素、绿色子像素、和红色子像素依次排列。
所述扫描线接入扫描信号。
所述第一、第二、和第三分路控制信号的脉冲周期等于扫描信号的脉冲周期的1/3。
在一个扫描信号的脉冲周期内，所述第一分路控制信号的上升沿与所述扫描信号的上升沿同时产生，所述第二分路控制信号的上升沿与所述第一分路控制信号的下降沿同时产生，所述第三分路控制信号的上升沿与所述第二分路控制信号的下降沿同时产生，所述第三分路控制信号的下降沿与所述扫描信号的下降沿同时产生。
优选的，所述第一、第三、第五、和第七数据信号均为正极性，所述第二、第四、第六、和第八数据信号均为负极性。
第一至第三列子像素的极性分别为正、负、负；第四至第六列子像素的极性分别为正、负、正；第七至第九列子像素的极性分别为正、负、正；第十至第十二列子像素的极性分别为负、负、正；第十三至第十五列子像素的极性分别为负、正、正；第十六至第十八列子像素的极性分别为负、正、负；第十九至第二十一列子像素的极性分别为负、正、负；第二十二至第二十四列子像素的极性分别为正、正、负。
本发明的有益效果：本发明提供的一种多路复用型显示驱动电路，适用于高解析度的采用RGBW四色像素结构的显示装置，其设置有多个驱动单元，每一驱动单元设置八个多路复用模块，每一多路复用模块均包括三个薄膜晶体管，该三个薄膜晶体管的栅极分别电性连接于第一分路控制信号、第二分路控制信号、和第三分路控制信号，源极均电性连接同一数据信号，漏极以跳线方式分别电性连接一数据线，这样能够使得每一分路控制信号的脉冲周期等于扫描信号周期的1/3，从而在不改变扫描信号脉冲周期的情况下，增加数据信号的充电时间，提升子像素的充电率。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的采用RGBW四色像素结构的显示装置所使用的多路复用型显示驱动电路的示意图；
图2为图1所示的显示驱动电路在不同解析度下分路控制信号的对比图；
图3为本发明的多路复用型显示驱动电路的示意图；
图4为本发明的多路复用型显示驱动电路与图1所示的显示驱动电路在同一高解析度下分路控制信号的对比图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图3，本发明提供一种多路复用型显示驱动电路，包括：多个驱动单元，每一驱动单元均包括：二十四条相互平行并依次排列的竖直的数据线D1-D24、至少两条相互平行并依次排列的水平的扫描线Gn(n为正整数)、至少二行二十四列共四十八个呈阵列式排布的子像素10、以及八个多路复用模块De1-De8。
每一子像素电性连接于该子像素所在行对应的扫描线和该子像素所在列对应的数据线；
每一多路复用模块均包括三个薄膜晶体管，该三个薄膜晶体管的栅极分别电性连接于第一分路控制信号Demux1、第二分路控制信号Demux2、第三分路控制信号Demux3，源极均电性连接同一数据信号，漏极分别电性连接一数据线；
其中，第一多路复用模块De1包括：第一薄膜晶体管T1，所述第一薄膜晶体管T1的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第一数据信号Data1，漏极电性连接于第一数据线D1；第二薄膜晶体管T2，所述第二薄膜晶体管T2的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第一数据信号Data1，漏极电性连接于第四数据线D4；以及第三薄膜晶体管T3，所述第三薄膜晶体管T3的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第一数据信号Data1，漏极电性连接于第六数据线D6；
第二多路复用模块De2包括：第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第二数据信号Data2，漏极电性连接于第二数据线D2；第五薄膜晶体管T5，所述第五薄膜晶体管T5的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第二数据信号Data2，漏极电性连接于第三数据线D3；以及第六薄膜晶体管T6，所述第六薄膜晶体管T6的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第二数据信号Data2，漏极电性连接于第五数据线D5；
第三多路复用模块De3包括：第七薄膜晶体管T7，所述第七薄膜晶体管T7的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第三数据信号Data3，漏极电性连接于第七数据线D7；第八薄膜晶体管T8，所述第八薄膜晶体管T8的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第三数据信号Data3，漏极电性连接于第九数据线D9；以及第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第三数据信号Data3，漏极电性连接于第十二数据线D12；
第四多路复用模块De4包括：第十薄膜晶体管T10，所述第十薄膜晶体管T10的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第四数据信号Data4，漏极电性连接于第八数据线D8；第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第四数据信号Data4，漏极电性连接于第十数据线D10；以及第十二薄膜晶体管T12，所述第十二薄膜晶体管T12的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第四数据信号Data4，漏极电性连接于第十一数据线D11；
第五多路复用模块De5包括：第十三薄膜晶体管T13，所述第十三薄膜晶体管T13的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第五数据信号Data5，漏极电性连接于第十四数据线D14；第十四薄膜晶体管T14，所述第十四薄膜晶体管T14的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第五数据信号Data5，漏极电性连接于第十五数据线D15；以及第十五薄膜晶体管T15，所述第十五薄膜晶体管T15的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第五数据信号Data5，漏极电性连接于第十七数据线D17；
第六多路复用模块De6包括：第十六薄膜晶体管T16，所述第十六薄膜晶体管T16的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第六数据信号Data6，漏极电性连接于第十三数据线D13；第十七薄膜晶体管T17，所述第十七薄膜晶体管T17的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第六数据信号Data6，漏极电性连接于第十六数据线D16；以及第十八薄膜晶体管T18，所述第十八薄膜晶体管T18的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第六数据信号Data6，漏极电性连接于第十八数据线D18；
第七多路复用模块De7包括：第十九薄膜晶体管T19，所述第十九薄膜晶体管T19的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第七数据信号Data7，漏极电性连接于第二十数据线D20；第二十薄膜晶体管T20，所述第二十薄膜晶体管T20的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第七数据信号Data7，漏极电性连接于第二十二数据线D22；以及第二十一薄膜晶体管T21，所述第二十一薄膜晶体管T21的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第七数据信号Data7，漏极电性连接于第二十三数据线D23；
第八多路复用模块De8包括：第二十二薄膜晶体管T22，所述第二十二薄膜晶体管T22的栅极电性连接于第一分路控制信号Demux1，源极电性连接于第八数据信号Data8，漏极电性连接于第十九数据线D19；第二十三薄膜晶体管T23，所述第二十三薄膜晶体管T23的栅极电性连接于第二分路控制信号Demux2，源极电性连接于第八数据信号Data8，漏极电性连接于第二十一数据线D21；以及第二十四薄膜晶体管T24，所述第二十四薄膜晶体管T24的栅极电性连接于第三分路控制信号Demux3，源极电性连接于第八数据信号Data8，漏极电性连接于第二十四数据线D24。
相邻两条数据信号的极性相反，优选的，所述第一、第三、第五、和第七数据信号Data1、Data3、Data5、Data7均为正极性，所述第二、第四、第六、和第八数据信号Data2、Data4、Data6、Data8均为负极性，由于每一多路复用模块内三个薄膜晶体管的漏极以上述跳线方式分别电性连接一数据线，使得第一至第三列子像素10的极性分别为正、负、负；第四至第六列子像素10的极性分别为正、负、正；第七至第九列子像素10的极性分别为正、负、正；第十至第十二列子像素10的极性分别为负、负、正；第十三至第十五列子像素10的极性分别为负、正、正；第十六至第十八列子像素10的极性分别为负、正、负；第十九至第二十一列子像素10的极性分别为负、正、负；第二十二至第二十四列子像素10的极性分别为正、正、负。
具体地，每一子像素10由一薄膜晶体管T以及一像素电极20构成。所述薄膜晶体管T的栅极电性连接于该子像素10所在行对应的扫描线，源极电性连接于该子像素10所在列对应的数据线，漏极电性连接于所述像素电极20。
进一步地，所述子像素10包括：红色子像素R、绿色子像素G、蓝色子像素B、和白色子像素W；一红色子像素R、一绿色子像素G、一蓝色子像素B、和一白色子像素W共同构成一显示像素。如图3所示，在第一行显示像素中，绿色子像素G、蓝色子像素B、红色子像素R、和白色子像素W依次排列；在第二行显示像素中，红色子像素R、白色子像素W、绿色子像素G、和蓝色子像素B依次排列；在第三行显示像素中，绿色子像素G、红色子像素R、蓝色子像素B、和白色子像素W依次排列；在第四行显示像素中，蓝色子像素B、白色子像素W、绿色子像素G、和红色子像素R依次排列。这样的子像素排布方式搭配上述每一多路复用模块的布线方式使得同一列子像素10的极性相同；在同一行显示像素中，相邻两列显示像素的同种颜色的子像素的极性不同；在同一列显示像素中，相邻两行显示像素的同种颜色的子像素的极性不同。在纯色画面下，同种颜色的子像素的正、负极性相抵消，能够避免画面串扰，保证显示质量。
所述扫描线接入扫描信号Gate，所述扫描信号Gate由栅极驱动器提供，数据信号由源极驱动器提供。
特别地，请参阅图4，所述第一、第二、和第三分路控制信号Demux1、Demux2、Demux3的脉冲周期等于扫描信号Gate的脉冲周期的1/3。在一个扫描信号Gate的脉冲周期内，所述第一分路控制信号Demux1的上升沿与所述扫描信号Gate的上升沿同时产生，所述第二分路控制信号Demux2的上升沿与所述第一分路控制信号Demux1的下降沿同时产生，所述第三分路控制信号Demux3的上升沿与所述第二分路控制信号Demux2的下降沿同时产生，所述第三分路控制信号Demux3的下降沿与所述扫描信号Gate的下降沿同时产生。对于采用RGBW四色像素结构的显示装置以高解析度显示时，在同一较短的扫描信号Gate脉冲周期下，本发明的多路复用型显示驱动电路设置三个分路控制信号，相比于现有技术，每一分路控制信号的脉冲周期由扫描信号脉冲周期的1/4提升至1/3，每一列子像素10的打开时间得以延长，从而能够在不改变扫描信号Gate脉冲周期的情况下，增加数据信号的充电时间，提升子像素10的充电率。
综上所述，本发明的多路复用型显示驱动电路，适用于高解析度的采用RGBW四色像素结构的显示装置，其设置有多个驱动单元，每一驱动单元设置八个多路复用模块，每一多路复用模块均包括三个薄膜晶体管，该三个薄膜晶体管的栅极分别电性连接于第一分路控制信号、第二分路控制信号、和第三分路控制信号，源极均电性连接同一数据信号，漏极以跳线方式分别电性连接一数据线，这样能够使得每一分路控制信号的脉冲周期等于扫描信号周期的1/3，从而在不改变扫描信号脉冲周期的情况下，增加数据信号的充电时间，提升子像素的充电率。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种多路复用型显示驱动电路，其特征在于，包括：多个驱动单元，每一驱动单元均包括：二十四条相互平行并依次排列的竖直的数据线(D1-D24)、至少两条相互平行并依次排列的水平的扫描线(Gn)、至少二行二十四列共四十八个呈阵列式排布的子像素(10)、以及八个多路复用模块(De1-De8)；
每一子像素(10)电性连接于该子像素(10)所在行对应的扫描线和该子像素(10)所在列对应的数据线；
每一多路复用模块均包括三个薄膜晶体管，该三个薄膜晶体管的栅极分别电性连接于第一分路控制信号(Demux1)、第二分路控制信号(Demux2)、和第三分路控制信号(Demux3)，源极均电性连接同一数据信号，漏极分别电性连接一数据线；
第一多路复用模块(De1)包括：第一薄膜晶体管(T1)，所述第一薄膜晶体管(T1)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第一数据信号(Data1)，漏极电性连接于第一数据线(D1)；第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第一数据信号(Data1)，漏极电性连接于第四数据线(D4)；以及第三薄膜晶体管(T3)，所述第三薄膜晶体管(T3)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第一数据信号(Data1)，漏极电性连接于第六数据线(D6)；
第二多路复用模块(De2)包括：第四薄膜晶体管(T4)，所述第四薄膜晶体管(T4)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第二数据信号(Data2)，漏极电性连接于第二数据线(D2)；第五薄膜晶体管(T5)，所述第五薄膜晶体管(T5)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第二数据信号(Data2)，漏极电性连接于第三数据线(D3)；以及第六薄膜晶体管(T6)，所述第六薄膜晶体管(T6)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第二数据信号(Data2)，漏极电性连接于第五数据线(D5)；
第三多路复用模块(De3)包括：第七薄膜晶体管(T7)，所述第七薄膜晶体管(T7)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第三数据信号(Data3)，漏极电性连接于第七数据线(D7)；第八薄膜晶体管(T8)，所述第八薄膜晶体管(T8)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第三数据信号(Data3)，漏极电性连接于第九数据线(D9)；以及第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第三数据信号(Data3)，漏极电性连接于第十二数据线(D12)；
第四多路复用模块(De4)包括：第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第四数据信号(Data4)，漏极电性连接于第八数据线(D8)；第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第四数据信号(Data4)，漏极电性连接于第十数据线(D10)；以及第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第四数据信号(Data4)，漏极电性连接于第十一数据线(D11)；
第五多路复用模块(De5)包括：第十三薄膜晶体管(T13)，所述第十三薄膜晶体管(T13)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第五数据信号(Data5)，漏极电性连接于第十四数据线(D14)；第十四薄膜晶体管(T14)，所述第十四薄膜晶体管(T14)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第五数据信号(Data5)，漏极电性连接于第十五数据线(D15)；以及第十五薄膜晶体管(T15)，所述第十五薄膜晶体管(T15)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第五数据信号(Data5)，漏极电性连接于第十七数据线(D17)；
第六多路复用模块(De6)包括：第十六薄膜晶体管(T16)，所述第十六薄膜晶体管(T16)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第六数据信号(Data6)，漏极电性连接于第十三数据线(D13)；第十七薄膜晶体管(T17)，所述第十七薄膜晶体管(T17)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第六数据信号(Data6)，漏极电性连接于第十六数据线(D16)；以及第十八薄膜晶体管(T18)，所述第十八薄膜晶体管(T18)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第六数据信号(Data6)，漏极电性连接于第十八数据线(D18)；
第七多路复用模块(De7)包括：第十九薄膜晶体管(T19)，所述第十九薄膜晶体管(T19)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第七数据信号(Data7)，漏极电性连接于第二十数据线(D20)；第二十薄膜晶体管(T20)，所述第二十薄膜晶体管(T20)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第七数据信号(Data7)，漏极电性连接于第二十二数据线(D22)；以及第二十一薄膜晶体管(T21)，所述第二十一薄膜晶体管(T21)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第七数据信号(Data7)，漏极电性连接于第二十三数据线(D23)；
第八多路复用模块(De8)包括：第二十二薄膜晶体管(T22)，所述第二十二薄膜晶体管(T22)的栅极电性连接于第一分路控制信号(Demux1)，源极电性连接于第八数据信号(Data8)，漏极电性连接于第十九数据线(D19)；第二十三薄膜晶体管(T23)，所述第二十三薄膜晶体管(T23)的栅极电性连接于第二分路控制信号(Demux2)，源极电性连接于第八数据信号(Data8)，漏极电性连接于第二十一数据线(D21)；以及第二十四薄膜晶体管(T24)，所述第二十四薄膜晶体管(T24)的栅极电性连接于第三分路控制信号(Demux3)，源极电性连接于第八数据信号(Data8)，漏极电性连接于第二十四数据线(D24)；
相邻两条数据信号的极性相反。
2.如权利要求1所述的多路复用型显示驱动电路，其特征在于，每一子像素(10)由一薄膜晶体管(T)以及一像素电极(20)构成；所述薄膜晶体管(T)的栅极电性连接于该子像素(10)所在行对应的扫描线，源极电性连接于该子像素(10)所在列对应的数据线，漏极电性连接于所述像素电极(20)。
3.如权利要求1所述的多路复用型显示驱动电路，其特征在于，所述子像素(10)包括：红色子像素(R)、绿色子像素(G)、蓝色子像素(B)、和白色子像素(W)；一红色子像素(R)、一绿色子像素(G)、一蓝色子像素(B)、和一白色子像素(W)共同构成一显示像素。
4.如权利要求3所述的多路复用型显示驱动电路，其特征在于，同一列子像素(10)的极性相同；在同一行显示像素中，相邻两列显示像素的同种颜色的子像素的极性不同；在同一列显示像素中，相邻两行显示像素的同种颜色的子像素的极性不同。
5.如权利要求4所述的多路复用型显示驱动电路，其特征在于，在第一行显示像素中，绿色子像素(G)、蓝色子像素(B)、红色子像素(R)、和白色子像素(W)依次排列；在第二行显示像素中，红色子像素(R)、白色子像素(W)、绿色子像素(G)、和蓝色子像素(B)依次排列；在第三行显示像素中，绿色子像素(G)、红色子像素(R)、蓝色子像素(B)、和白色子像素(W)依次排列；在第四行显示像素中，蓝色子像素(B)、白色子像素(W)、绿色子像素(G)、和红色子像素(R)依次排列。
6.如权利要求1所述的多路复用型显示驱动电路，其特征在于，所述扫描线(Gn)接入扫描信号(Gate)。
7.如权利要求6所述的多路复用型显示驱动电路，其特征在于，所述第一、第二、和第三分路控制信号(Demux1、Demux2、Demux3)的脉冲周期等于扫描信号(Gate)的脉冲周期的1/3。
8.如权利要求7所述的多路复用型显示驱动电路，其特征在于，在一个扫描信号(Gate)的脉冲周期内，所述第一分路控制信号(Demux1)的上升沿与所述扫描信号(Gate)的上升沿同时产生，所述第二分路控制信号(Demux2)的上升沿与所述第一分路控制信号(Demux1)的下降沿同时产生，所述第三分路控制信号(Demux3)的上升沿与所述第二分路控制信号(Demux2)的下降沿同时产生，所述第三分路控制信号(Demux3)的下降沿与所述扫描信号(Gate)的下降沿同时产生。
9.如权利要求1所述的多路复用型显示驱动电路，其特征在于，所述第一、第三、第五、和第七数据信号(Data1、Data3、Data5、Data7)均为正极性，所述第二、第四、第六、和第八数据信号(Data2、Data4、Data6、Data8)均为负极性。
10.如权利要求9所述的多路复用型显示驱动电路，其特征在于，第一至第三列子像素(10)的极性分别为正、负、负；第四至第六列子像素(10)的极性分别为正、负、正；第七至第九列子像素(10)的极性分别为正、负、正；第十至第十二列子像素(10)的极性分别为负、负、正；第十三至第十五列子像素(10)的极性分别为负、正、正；第十六至第十八列子像素(10)的极性分别为负、正、负；第十九至第二十一列子像素(10)的极性分别为负、正、负；第二十二至第二十四列子像素(10)的极性分别为正、正、负。
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